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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024117483
(43)【公開日】2024-08-29
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/822 20060101AFI20240822BHJP
H01L 21/768 20060101ALI20240822BHJP
【ＦＩ】
H01L27/04 P
H01L21/90 A
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023023610
(22)【出願日】2023-02-17
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105957
【弁理士】
【氏名又は名称】恩田 誠
(74)【代理人】
【識別番号】100068755
【弁理士】
【氏名又は名称】恩田 博宣
(72)【発明者】
【氏名】田中 文悟
【テーマコード（参考）】
5F033
5F038
【Ｆターム（参考）】
5F033GG01
5F033GG02
5F033HH07
5F033HH08
5F033HH11
5F033HH13
5F033HH14
5F033HH18
5F033HH19
5F033HH21
5F033HH26
5F033HH32
5F033HH33
5F033JJ01
5F033JJ08
5F033JJ11
5F033JJ13
5F033JJ14
5F033JJ18
5F033JJ19
5F033JJ21
5F033JJ32
5F033JJ33
5F033KK08
5F033KK11
5F033KK13
5F033KK14
5F033KK18
5F033KK19
5F033KK21
5F033KK32
5F033KK33
5F033PP15
5F033QQ08
5F033QQ09
5F033QQ25
5F033QQ37
5F033RR04
5F033RR06
5F033SS11
5F033TT02
5F033VV07
5F033VV09
5F033XX19
5F033XX33
5F038AR07
5F038AR12
5F038AR21
5F038AR25
5F038EZ02
5F038EZ20
(57)【要約】
【課題】半導体装置の小型化を図ること。
【解決手段】第１チップ１４は、基板と、基板上に設けられた素子絶縁層４０と、素子絶縁層４０に設けられた半導体抵抗層２０と、を備える。半導体抵抗層２０は、Ｘ方向に延びる表面側抵抗層２１と、Ｚ方向において表面側抵抗層２１よりも基板寄りに配置された基板側抵抗層２２と、素子絶縁層４０内に設けられ、表面側抵抗層２１と基板側抵抗層２２とを電気的に直列接続する内部接続部２３と、を含む。
【選択図】図９
【解決手段】第１チップ１４は、基板と、基板上に設けられた素子絶縁層４０と、素子絶縁層４０に設けられた半導体抵抗層２０と、を備える。半導体抵抗層２０は、Ｘ方向に延びる表面側抵抗層２１と、Ｚ方向において表面側抵抗層２１よりも基板寄りに配置された基板側抵抗層２２と、素子絶縁層４０内に設けられ、表面側抵抗層２１と基板側抵抗層２２とを電気的に直列接続する内部接続部２３と、を含む。
【選択図】図９
【特許請求の範囲】
【請求項1】
基板と、
前記基板上に設けられた素子絶縁層と、
前記素子絶縁層に設けられた半導体抵抗層と、
を備え、
前記半導体抵抗層は、
前記基板の厚さ方向と直交する第１方向に延びる表面側抵抗層と、
前記厚さ方向において前記表面側抵抗層よりも前記基板寄りに配置された基板側抵抗層と、
前記表面側抵抗層と前記基板側抵抗層とを電気的に直列接続する内部接続部と、
を含む、半導体装置。
前記基板上に設けられた素子絶縁層と、
前記素子絶縁層に設けられた半導体抵抗層と、
を備え、
前記半導体抵抗層は、
前記基板の厚さ方向と直交する第１方向に延びる表面側抵抗層と、
前記厚さ方向において前記表面側抵抗層よりも前記基板寄りに配置された基板側抵抗層と、
前記表面側抵抗層と前記基板側抵抗層とを電気的に直列接続する内部接続部と、
を含む、半導体装置。
【請求項2】
前記基板側抵抗層は、前記厚さ方向から視て前記表面側抵抗層とオーバーラップしているオーバーラップ領域を含む
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項3】
前記オーバーラップ領域は、前記基板側抵抗層の前記第１方向の全体にわたり形成されている
請求項２に記載の半導体装置。
請求項２に記載の半導体装置。
【請求項4】
前記第１方向において、前記表面側抵抗層は、前記基板側抵抗層よりも長い
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項5】
前記内部接続部は、
前記表面側抵抗層に接続された第１内部ビアと、
前記第１方向において前記第１内部ビアとは異なる位置に設けられ、前記基板側抵抗層に接続された第２内部ビアと、
前記厚さ方向において前記表面側抵抗層および前記基板側抵抗層の双方と異なる位置に配置され、前記第１内部ビアおよび前記第２内部ビアの双方に接続された内部配線層と、
を含む
請求項１に記載の半導体装置。
前記表面側抵抗層に接続された第１内部ビアと、
前記第１方向において前記第１内部ビアとは異なる位置に設けられ、前記基板側抵抗層に接続された第２内部ビアと、
前記厚さ方向において前記表面側抵抗層および前記基板側抵抗層の双方と異なる位置に配置され、前記第１内部ビアおよび前記第２内部ビアの双方に接続された内部配線層と、
を含む
請求項１に記載の半導体装置。
【請求項6】
前記内部接続部は、前記表面側抵抗層と前記基板側抵抗層の前記オーバーラップ領域との双方に接続された内部ビアによって構成されている
請求項２に記載の半導体装置。
請求項２に記載の半導体装置。
【請求項7】
前記表面側抵抗層および前記基板側抵抗層の双方は、前記第１方向の両端部である第１端部および第２端部を含み、
前記内部ビアは、前記第１方向における前記表面側抵抗層および前記基板側抵抗層の前記第２端部同士を接続している
請求項６に記載の半導体装置。
前記内部ビアは、前記第１方向における前記表面側抵抗層および前記基板側抵抗層の前記第２端部同士を接続している
請求項６に記載の半導体装置。
【請求項8】
前記半導体抵抗層は、前記厚さ方向から視て、前記第１方向と直交する第２方向に互いに離隔して複数配置されており、
前記複数の半導体抵抗層は、前記第２方向において互いに隣り合う第１半導体抵抗層、第２半導体抵抗層、および第３半導体抵抗層を含み、
前記第２方向において隣り合う前記第１半導体抵抗層の前記基板側抵抗層と前記第２半導体抵抗層の前記基板側抵抗層とを電気的に接続する第１外部接続部と、
前記第２方向において隣り合う前記第２半導体抵抗層の前記表面側抵抗層と前記第３半導体抵抗層の前記表面側抵抗層とを電気的に接続する第２外部接続部と、
を備える
請求項１に記載の半導体装置。
前記複数の半導体抵抗層は、前記第２方向において互いに隣り合う第１半導体抵抗層、第２半導体抵抗層、および第３半導体抵抗層を含み、
前記第２方向において隣り合う前記第１半導体抵抗層の前記基板側抵抗層と前記第２半導体抵抗層の前記基板側抵抗層とを電気的に接続する第１外部接続部と、
前記第２方向において隣り合う前記第２半導体抵抗層の前記表面側抵抗層と前記第３半導体抵抗層の前記表面側抵抗層とを電気的に接続する第２外部接続部と、
を備える
請求項１に記載の半導体装置。
【請求項9】
前記第１外部接続部は、
前記第１半導体抵抗層の前記基板側抵抗層に接続された第１基板側ビアと、
前記第２半導体抵抗層の前記基板側抵抗層に接続された第２基板側ビアと、
前記第２方向に延びており、前記第１基板側ビアおよび前記第２基板側ビアの双方に接続された第１外部配線層と、
を含む
請求項８に記載の半導体装置。
前記第１半導体抵抗層の前記基板側抵抗層に接続された第１基板側ビアと、
前記第２半導体抵抗層の前記基板側抵抗層に接続された第２基板側ビアと、
前記第２方向に延びており、前記第１基板側ビアおよび前記第２基板側ビアの双方に接続された第１外部配線層と、
を含む
請求項８に記載の半導体装置。
【請求項10】
前記第２外部接続部は、
前記第２半導体抵抗層の前記表面側抵抗層に接続された第１表面側ビアと、
前記第３半導体抵抗層の前記表面側抵抗層に接続された第２表面側ビアと、
前記第２方向に延びており、前記第１表面側ビアおよび前記第２表面側ビアの双方に接続された第２外部配線層と、
を含む
請求項８に記載の半導体装置。
前記第２半導体抵抗層の前記表面側抵抗層に接続された第１表面側ビアと、
前記第３半導体抵抗層の前記表面側抵抗層に接続された第２表面側ビアと、
前記第２方向に延びており、前記第１表面側ビアおよび前記第２表面側ビアの双方に接続された第２外部配線層と、
を含む
請求項８に記載の半導体装置。
【請求項11】
前記表面側抵抗層および前記基板側抵抗層の双方は、前記第１方向の両端部である第１端部および第２端部を含み、
前記内部接続部は、前記表面側抵抗層の前記第２端部および前記基板側抵抗層の前記第２端部に設けられており、
前記第１外部接続部および前記第２外部接続部の双方は、前記第１方向において前記半導体抵抗層の中央よりも前記第１端部寄りに配置されている
請求項８に記載の半導体装置。
前記内部接続部は、前記表面側抵抗層の前記第２端部および前記基板側抵抗層の前記第２端部に設けられており、
前記第１外部接続部および前記第２外部接続部の双方は、前記第１方向において前記半導体抵抗層の中央よりも前記第１端部寄りに配置されている
請求項８に記載の半導体装置。
【請求項12】
前記第２外部接続部は、前記厚さ方向において前記表面側抵抗層に対して前記基板側抵抗層とは反対側に配置されている
請求項１０に記載の半導体装置。
請求項１０に記載の半導体装置。
【請求項13】
前記表面側抵抗層および前記基板側抵抗層の双方は、前記第１方向の両端部である第１端部および第２端部を含み、
前記第１外部接続部および前記第２外部接続部は、前記表面側抵抗層の前記第１端部において、前記厚さ方向から視て互いに重なるように設けられている
請求項１２に記載の半導体装置。
前記第１外部接続部および前記第２外部接続部は、前記表面側抵抗層の前記第１端部において、前記厚さ方向から視て互いに重なるように設けられている
請求項１２に記載の半導体装置。
【請求項14】
前記第１外部接続部は、前記第１半導体抵抗層の前記基板側抵抗層および前記第２半導体抵抗層の前記基板側抵抗層と前記厚さ方向において同じ位置に設けられ、前記両基板側抵抗層を接続する接続配線層を含む
請求項８に記載の半導体装置。
請求項８に記載の半導体装置。
【請求項15】
前記第１外部接続部は、前記第１半導体抵抗層の前記基板側抵抗層および前記第２半導体抵抗層の前記基板側抵抗層と前記厚さ方向において同じ位置に設けられ、前記両基板側抵抗層を接続する第１接続配線層を含み、
前記第２外部接続部は、前記第２半導体抵抗層の前記表面側抵抗層および前記第３半導体抵抗層の前記表面側抵抗層と前記厚さ方向において同じ位置に設けられ、前記両表面側抵抗層を接続する第２接続配線層を含む
請求項８に記載の半導体装置。
前記第２外部接続部は、前記第２半導体抵抗層の前記表面側抵抗層および前記第３半導体抵抗層の前記表面側抵抗層と前記厚さ方向において同じ位置に設けられ、前記両表面側抵抗層を接続する第２接続配線層を含む
請求項８に記載の半導体装置。
【請求項16】
前記表面側抵抗層および前記基板側抵抗層の双方は、前記第１方向の両端部である第１端部および第２端部を含み、
前記第１接続配線層および前記第２接続配線層は、前記表面側抵抗層の前記第１端部において、前記厚さ方向から視て互いに重なる位置に設けられている
請求項１５に記載の半導体装置。
前記第１接続配線層および前記第２接続配線層は、前記表面側抵抗層の前記第１端部において、前記厚さ方向から視て互いに重なる位置に設けられている
請求項１５に記載の半導体装置。
【請求項17】
前記第１方向において、前記表面側抵抗層の長さと前記基板側抵抗層の長さとは互いに等しい
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項18】
前記厚さ方向から視て、前記表面側抵抗層の幅寸法と前記基板側抵抗層の幅寸法とは互いに等しい
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項19】
前記表面側抵抗層の厚さと前記基板側抵抗層の厚さとは互いに等しい
請求項１に記載の半導体装置。
請求項１に記載の半導体装置。
【請求項20】
前記素子絶縁層は、
前記基板上に設けられた基板側絶縁層と、
前記基板側絶縁層上に積層された表面側絶縁層と、
を備え、
前記基板側絶縁層は、複数の第１絶縁膜と、前記第１絶縁膜の応力緩和となる複数の第２絶縁膜とが１つずつ交互に積層された構成であり、
前記半導体抵抗層は、前記表面側絶縁層に埋め込まれている
請求項１～１９のいずれか一項に記載の半導体装置。
前記基板上に設けられた基板側絶縁層と、
前記基板側絶縁層上に積層された表面側絶縁層と、
を備え、
前記基板側絶縁層は、複数の第１絶縁膜と、前記第１絶縁膜の応力緩和となる複数の第２絶縁膜とが１つずつ交互に積層された構成であり、
前記半導体抵抗層は、前記表面側絶縁層に埋め込まれている
請求項１～１９のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関する。
【背景技術】
【0002】
半導体装置の一例として、半導体基板と、半導体基板上に形成された絶縁層と、絶縁層上に形成された半導体抵抗層と、を備える構成が知られている（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１７－２１２２９９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、半導体装置においては小型化が望まれている。
【課題を解決するための手段】
【0005】
上記課題を解決する半導体装置は、基板と、前記基板上に設けられた素子絶縁層と、前記素子絶縁層に設けられた半導体抵抗層と、を備え、前記半導体抵抗層は、前記基板の厚さ方向と直交する第１方向に延びる表面側抵抗層と、前記厚さ方向において前記表面側抵抗層よりも前記基板寄りに配置された基板側抵抗層と、前記表面側抵抗層と前記基板側抵抗層とを電気的に直列接続する内部接続部と、を含む。
【発明の効果】
【0006】
上記半導体装置によれば、半導体装置の小型化を図ることができる。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
以下、添付図面を参照して、本開示における半導体装置および半導体モジュールのいくつかの実施形態について説明する。なお、説明を簡単かつ明確にするため、図面に示される構成要素は、必ずしも一定の縮尺で描かれていない。また、理解を容易にするため、断面図ではハッチング線が省略されている場合がある。添付図面は、本開示の実施形態を例示するに過ぎず、本開示を制限するものとみなされるべきではない。
【0009】
以下の詳細な説明は、本開示の例示的な実施形態を具体化する装置、システム、および方法を含む。この詳細な記載は本来説明のためのものに過ぎず、本開示の実施形態またはこのような実施形態の適用および使用を限定することを意図しない。
【0010】
＜第１実施形態＞
［半導体モジュールの構成］
図１および図２を参照して、第１実施形態の半導体モジュール１０の構成について説明する。図１は、半導体モジュール１０の全体的な配置構成を概略的に示している。図２は、半導体モジュール１０の後述する第１チップ１４および第２チップ１５の各々の電気的な構成および電気的な接続構成を概略的に示している。なお、図１では、図面を容易に理解するため、後述する封止樹脂１６の内部の構成要素を実線で示している。図２では、図面を容易に理解するため、第１チップ１４および第２チップ１５の内部の構成要素を実線で示している。
［半導体モジュールの構成］
図１および図２を参照して、第１実施形態の半導体モジュール１０の構成について説明する。図１は、半導体モジュール１０の全体的な配置構成を概略的に示している。図２は、半導体モジュール１０の後述する第１チップ１４および第２チップ１５の各々の電気的な構成および電気的な接続構成を概略的に示している。なお、図１では、図面を容易に理解するため、後述する封止樹脂１６の内部の構成要素を実線で示している。図２では、図面を容易に理解するため、第１チップ１４および第２チップ１５の内部の構成要素を実線で示している。
【0011】
なお、本開示において使用される「平面視」という用語は、図１に示される互いに直交するＸＹＺ軸のＺ方向に半導体モジュール１０を視ることをいう。特に断りが無い場合、「平面視」とは半導体モジュール１０をＺ軸に沿って上方から視ることを指す。
【0012】
図１に示すように、半導体モジュール１０は、フレーム１１と、ダイパッド１２と、複数（第１実施形態では７つ）のリード１３Ａ～１３Ｇと、フレーム１１に搭載された第１チップ１４と、ダイパッド１２に搭載された第２チップ１５と、ワイヤＷ１～Ｗ１１と、これらを封止する封止樹脂１６と、を備える。ここで、本明細書では、第１チップ１４は「半導体装置」に対応し、フレーム１１は「支持部材」に対応している。
【0013】
封止樹脂１６は、例えばＺ方向を厚さ方向とする矩形平板状に形成されている。封止樹脂１６は、第１～第４封止側面１６Ａ～１６Ｄを有する。図１に示す例では、封止樹脂１６は、平面視においてＸ方向が長手方向となり、Ｙ方向が短手方向となる矩形状に形成されている。第１封止側面１６Ａおよび第２封止側面１６Ｂは封止樹脂１６のＸ方向の両端面を構成し、第３封止側面１６Ｃおよび第４封止側面１６Ｄは封止樹脂１６のＹ方向の両端面を構成している。なお、平面視における封止樹脂１６の形状は任意に変更可能である。一例では、平面視における封止樹脂１６の形状は正方形であってもよい。
【0014】
フレーム１１、ダイパッド１２、およびリード１３Ａ～１３Ｇは、Ｘ方向において互いに離隔して配列されている。つまり、Ｘ方向は、フレーム１１、ダイパッド１２、およびリード１３Ａ～１３Ｇの配列方向となる。図１に示す例では、フレーム１１、ダイパッド１２、およびリード１３Ａ～１３Ｇの配列方向は、封止樹脂１６の長手方向と一致している。このため、フレーム１１、ダイパッド１２、およびリード１３Ａ～１３Ｇは、封止樹脂１６の長手方向において互いに離隔して配列されているともいえる。フレーム１１は、ダイパッド１２よりも第１封止側面１６Ａの近くに配置されている。リード１３Ａ～１３Ｇは、ダイパッド１２よりも第２封止側面１６Ｂの近くに配置されている。つまり、ダイパッド１２は、フレーム１１とリード１３Ａ～１３ＧとのＸ方向の間に配置されている。フレーム１１、ダイパッド１２、およびリード１３Ａ～１３Ｇの各々は、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属材料によって形成されている。
【0015】
ここで、第１実施形態では、フレーム１１、ダイパッド１２、およびリード１３Ａ～１３Ｇの各々は、金属製の薄板によって形成されている。フレーム１１は第１チップ１４が搭載されるとともに第１チップ１４と電気的に接続されるものである。ダイパッド１２は第２チップ１５が搭載されるものであり、リード１３Ａ～１３Ｇは第２チップ１５と電気的に接続されるものである。このため、フレーム１１およびリード１３Ａ～１３Ｇは、金属製の薄板に限られず、導電層であればよい。また、ダイパッド１２は、金属製の薄板等の導電材料に限られず、絶縁材料によって形成された板材であってもよい。つまり、ダイパッド１２は、第２チップ１５を支持する支持部材であればよい。
【0016】
フレーム１１は、ダイパッド部１１Ａおよびリード部１１Ｂを含む。第１実施形態では、ダイパッド部１１Ａおよびリード部１１Ｂは、一体に形成されている。
ダイパッド部１１Ａは、第１チップ１４が搭載される部分であり、第１チップ１４を支持している。ダイパッド部１１Ａは、封止樹脂１６のＸ方向の中央よりも第１封止側面１６Ａ寄りに配置されている。一方、ダイパッド部１１Ａは、第１封止側面１６Ａに対して第２封止側面１６Ｂ寄りにＸ方向に離隔して配置されている。ダイパッド部１１Ａは、Ｚ方向を厚さ方向とする矩形平板状に形成されている。平面視におけるダイパッド部１１Ａの形状は、Ｙ方向が長手方向となり、Ｘ方向が短手方向となる矩形状である。つまり、ダイパッド部１１Ａは、フレーム１１、ダイパッド１２、およびリード１３Ａ～１３Ｇの配列方向が短手方向となるように形成されている。ダイパッド部１１Ａは、封止樹脂１６の長手方向が短手方向となるように形成されているともいえる。
ダイパッド部１１Ａは、第１チップ１４が搭載される部分であり、第１チップ１４を支持している。ダイパッド部１１Ａは、封止樹脂１６のＸ方向の中央よりも第１封止側面１６Ａ寄りに配置されている。一方、ダイパッド部１１Ａは、第１封止側面１６Ａに対して第２封止側面１６Ｂ寄りにＸ方向に離隔して配置されている。ダイパッド部１１Ａは、Ｚ方向を厚さ方向とする矩形平板状に形成されている。平面視におけるダイパッド部１１Ａの形状は、Ｙ方向が長手方向となり、Ｘ方向が短手方向となる矩形状である。つまり、ダイパッド部１１Ａは、フレーム１１、ダイパッド１２、およびリード１３Ａ～１３Ｇの配列方向が短手方向となるように形成されている。ダイパッド部１１Ａは、封止樹脂１６の長手方向が短手方向となるように形成されているともいえる。
【0017】
第１チップ１４は、ダイパッド部１１Ａに実装されている。より詳細には、第１チップ１４は、はんだペースト、銀（Ａｇ）ペースト等の導電性接合材によってダイパッド部１１Ａに接合されている。第１チップ１４は、ダイパッド部１１Ａにダイボンディングされているともいえる。このように、第１チップ１４は、フレーム１１に実装されているともいえる。
【0018】
リード部１１Ｂは、ダイパッド部１１ＡのＹ方向の両端部のうち第３封止側面１６Ｃに近い方の端部と、ダイパッド部１１ＡのＸ方向の両端部のうち第１封止側面１６Ａに近い方の端部とからなるコーナ部分に接続されている。図１の例では、リード部１１Ｂは、ダイパッド部１１Ａから第１封止側面１６Ａに向けてＸ方向に沿って延びている。
【0019】
なお、フレーム１１の構成は任意に変更可能であり、例えばダイパッド部１１Ａとリード部１１Ｂとが個別に設けられていてもよい。つまり、ダイパッド部１１Ａとリード部１１Ｂとが互いに離隔して配置されていてもよい。この場合、ダイパッド部１１Ａは、金属製の薄板（導電層）に限られず、絶縁材料によって形成されていてもよい。つまり、ダイパッド１２は、第１チップ１４を支持する支持部材であればよい。
【0020】
ダイパッド１２は、第２チップ１５が搭載される部分であり、第２チップ１５を支持している。平面視におけるダイパッド１２の形状は、Ｙ方向が長手方向となり、Ｘ方向が短手方向となる矩形状である。このため、ダイパッド１２の長手方向はフレーム１１のダイパッド部１１Ａの長手方向と一致し、ダイパッド１２の短手方向はダイパッド部１１Ａの短手方向と一致している。つまり、ダイパッド１２は、フレーム１１、ダイパッド１２、およびリード１３Ａ～１３Ｇの配列方向が短手方向となるように形成されている。ダイパッド１２は、封止樹脂１６の長手方向が短手方向となるように形成されているともいえる。
【0021】
第２チップ１５は、ダイパッド１２に実装されている。より詳細には、第２チップ１５は、はんだペースト、銀ペースト等の導電性接合材によってダイパッド１２に接合されている。第２チップ１５は、ダイパッド１２にダイボンディングされているともいえる。
【0022】
リード１３Ａと、リード１３Ｂ～１３Ｇとは、封止樹脂１６のＸ方向の両端部に分散して配置されている。より詳細には、リード１３Ａは、封止樹脂１６のＸ方向の両端部のうち第１封止側面１６Ａに近い方の端部に配置されている。リード１３Ｂ～１３Ｇの各々は、封止樹脂１６のＸ方向の両端部のうち第２封止側面１６Ｂに近い方の端部に配置されている。第１実施形態では、リード１３Ａは、Ｘ方向から視て、ダイパッド部１１ＡのＹ方向の両端部のうち第４封止側面１６Ｄに近い方の端部と重なる位置に配置されている。リード１３Ａは、ダイパッド部１１Ａよりも第１封止側面１６Ａの近くであってダイパッド部１１Ａから離隔して配置されている。
【0023】
リード１３Ｂ～１３Ｇの各々は、Ｘ方向において互いに揃った状態でＹ方向において互いに離隔して配列されている。リード１３Ｂ～１３Ｇは、第４封止側面１６Ｄから第３封止側面１６Ｃに向けて、リード１３Ｂ、リード１３Ｃ、リード１３Ｄ、リード１３Ｅ、リード１３Ｆ、およびリード１３Ｇの順に配列されている。図１から分かるとおり、リード１３Ａとリード部１１ＢとのＹ方向の間の距離は、リード１３Ｂ～１３ＧのうちＹ方向に隣り合うリード間の距離よりも大きい。
【0024】
ダイパッド部１１Ａに搭載された第１チップ１４は、Ｚ方向を厚さ方向とする矩形平板状に形成されている。平面視における第１チップ１４の形状は、Ｙ方向が長手方向となり、Ｘ方向が短手方向となる矩形状である。つまり、第１チップ１４の長手方向はダイパッド部１１Ａの長手方向と一致し、第１チップ１４の短手方向はダイパッド部１１Ａの短手方向と一致している。このため、第１チップ１４は、その短手方向がフレーム１１、ダイパッド１２、およびリード１３Ａ～１３Ｇの配列方向と一致するように配置されている。第１チップ１４は、その短手方向が封止樹脂１６の長手方向と一致するように配置されているともいえる。なお、平面視における第１チップ１４の形状および配置態様はそれぞれ任意に変更可能である。
【0025】
第１チップ１４は、複数の端子Ｐ１～Ｐ５を含む。端子Ｐ１～Ｐ５は、第１チップ１４のチップ表面から露出するように形成されている。端子Ｐ１，Ｐ２は、チップ表面のＸ方向の両端部のうち第１封止側面１６Ａの近い方の端部に設けられている。端子Ｐ１は、チップ表面のうちリード１３Ａの近くに設けられている。端子Ｐ２は、チップ表面のうちリード部１１Ｂの近くに設けられている。端子Ｐ３～Ｐ５は、チップ表面のＸ方向の両端部のうち第２チップ１５に近い方の端部に設けられている。端子Ｐ３～Ｐ５は、Ｙ方向において互いに離隔して配列されている。なお、第１チップ１４の端子の数は任意に変更可能である。また、端子Ｐ１～Ｐ５の配置位置は任意に変更可能である。一例では、端子Ｐ１および端子Ｐ２の少なくとも一方が第１チップ１４のＸ方向の両端部のうち第２チップ１５に近い方の端部に配置されていてもよい。
【0026】
ダイパッド１２に搭載された第２チップ１５は、Ｚ方向を厚方向とする矩形平板状に形成されている。平面視における第２チップ１５の形状は、Ｙ方向が長手方向となり、Ｘ方向が短手方向となる矩形状である。つまり、第２チップ１５の長手方向はダイパッド１２の長手方向と一致し、第２チップ１５の短手方向はダイパッド１２の短手方向と一致している。このため、第２チップ１５は、その短手方向がフレーム１１、ダイパッド１２、およびリード１３Ａ～１３Ｇの配列方向と一致するように配置されている。第２チップ１５は、その短手方向が封止樹脂１６の長手方向と一致するように配置されているともいえる。なお、平面視における第２チップ１５の形状および配置態様はそれぞれ任意に変更可能である。
【0027】
第２チップ１５は、複数の端子Ｑ１～Ｑ９を含む。複数の端子Ｑ１～Ｑ９は、第２チップ１５のチップ表面から露出するように形成されている。端子Ｑ１～Ｑ３は、チップ表面のＸ方向の両端部のうち第１チップ１４に近い方の端部に設けられている。端子Ｑ１～Ｑ３は、Ｙ方向において互いに離隔して配列されている。端子Ｑ４～Ｑ９は、チップ表面のＸ方向の両端部のうち第２封止側面１６Ｂ（リード１３Ｂ～１３Ｇ）に近い方の端部に設けられている。端子Ｑ４～Ｑ９は、Ｙ方向において互いに離隔して配列されている。なお、第２チップ１５の端子の数は任意に変更可能である。
【0028】
第１チップ１４の端子Ｐ１は、ワイヤＷ１によってリード１３Ａに電気的に接続されている。端子Ｐ２は、ワイヤＷ２によってリード部１１Ｂに電気的に接続されている。このため、端子Ｐ２は、フレーム１１に電気的に接続されているともいえる。リード１３Ａおよびリード部１１Ｂには、高電圧発生部ＶＴが電気的に接続される。高電圧発生部ＶＴは、例えば直流電源である。リード１３Ａには高電圧発生部ＶＴの正極が電気的に接続され、リード部１１Ｂには高電圧発生部ＶＴの負極が電気的に接続される。
【0029】
第１チップ１４の端子Ｐ３～Ｐ５と第２チップ１５の端子Ｑ１～Ｑ３とはワイヤＷ３～Ｗ５によって個別に電気的に接続されている。端子Ｑ４～Ｑ９は、ワイヤＷ６～Ｗ１１によってリード１３Ｂ～１３Ｇと個別に電気的に接続されている。
【0030】
ここで、第１実施形態では、端子Ｐ１～Ｐ５のうち端子Ｐ１，Ｐ２は高圧側端子を構成し、端子Ｐ３～Ｐ５は低圧側端子を構成している。つまり、第１チップ１４の端子Ｐ１～Ｐ５のうちリード１３Ａおよびリード部１１Ｂに電気的に接続された端子が高圧側端子を構成し、第２チップ１５に電気的に接続された端子が低圧側端子を構成している。
【0031】
このように、高電圧発生部ＶＴに電気的に接続されたフレーム１１のダイパッド部１１Ａは高圧側ダイパッドを構成し、ダイパッド１２が低圧側ダイパッドを構成している。このため、端子Ｐ３～Ｐ５と第１チップ１４の後述する基板３０との絶縁耐圧は、端子Ｐ１，Ｐ２と基板３０との絶縁耐圧よりも高い。一例では、端子Ｐ３～Ｐ５と基板３０との絶縁耐圧は直流電圧で３８５０Ｖ程度であり、端子Ｐ１，Ｐ２と基板３０との絶縁耐圧は、直流電圧で１４００Ｖ程度である。
【0032】
次に、第１チップ１４および第２チップ１５内の回路構成について説明する。
図２に示すように、第１チップ１４は、高電圧発生部ＶＴ（図１参照）の高電圧を降圧するための第１～第４抵抗回路１４Ａ～１４Ｄを含む。第１抵抗回路１４Ａは抵抗値ＲＡを含み、第２抵抗回路１４Ｂは抵抗値ＲＢを含み、第３抵抗回路１４Ｃは抵抗値ＲＣを含み、第４抵抗回路１４Ｄは抵抗値ＲＤを含む。
図２に示すように、第１チップ１４は、高電圧発生部ＶＴ（図１参照）の高電圧を降圧するための第１～第４抵抗回路１４Ａ～１４Ｄを含む。第１抵抗回路１４Ａは抵抗値ＲＡを含み、第２抵抗回路１４Ｂは抵抗値ＲＢを含み、第３抵抗回路１４Ｃは抵抗値ＲＣを含み、第４抵抗回路１４Ｄは抵抗値ＲＤを含む。
【0033】
抵抗値ＲＢは、抵抗値ＲＡよりも小さい。抵抗値ＲＡに対する抵抗値ＲＢの比（ＲＢ／ＲＡ）は、予め設定されている。抵抗値ＲＣは、抵抗値ＲＤよりも小さい。抵抗値ＲＤに対する抵抗値ＲＣの比（ＲＣ／ＲＤ）は、予め設定されている。比（ＲＢ／ＲＡ）および比（ＲＣ／ＲＤ）は、同一の所定値（例えば１／９９９）に設定されている。
【0034】
第１～第４抵抗回路１４Ａ～１４Ｄは、直列に接続されている。第１～第４抵抗回路１４Ａ～１４Ｄの各々は、第１端部および第２端部を有する。第１抵抗回路１４Ａの第１端部は端子Ｐ１に電気的に接続されており、第１抵抗回路１４Ａの第２端部は第２抵抗回路１４Ｂの第１端部に電気的に接続されている。第１抵抗回路１４Ａと第２抵抗回路１４Ｂとの接続点は、端子Ｐ３に電気的に接続されている。第２抵抗回路１４Ｂの第２端部は、第３抵抗回路１４Ｃの第１端部に電気的に接続されている。第２抵抗回路１４Ｂと第３抵抗回路１４Ｃとの接続点は、端子Ｐ４に電気的に接続されている。第３抵抗回路１４Ｃの第２端部は、第４抵抗回路１４Ｄの第１端部に電気的に接続されている。第３抵抗回路１４Ｃと第４抵抗回路１４Ｄとの接続点は、端子Ｐ５に電気的に接続されている。第４抵抗回路１４Ｄの第２端部は端子Ｐ２に電気的に接続されている。
【0035】
第２チップ１５は、電圧検出回路１５Ａを含む。電圧検出回路１５Ａは、オペアンプを含む。電圧検出回路１５Ａは、端子Ｑ１～Ｑ３に電気的に接続されている。端子Ｑ１はワイヤＷ３によって第１チップ１４の端子Ｐ３に電気的に接続されており、端子Ｑ２はワイヤＷ４によって第１チップ１４の端子Ｐ４に電気的に接続されており、端子Ｑ３はワイヤＷ５によって第１チップ１４の端子Ｐ５に電気的に接続されている。このため、電圧検出回路１５Ａは、第１抵抗回路１４Ａと第２抵抗回路１４Ｂとの接続点と、第２抵抗回路１４Ｂと第３抵抗回路１４Ｃとの接続点と、第３抵抗回路１４Ｃと第４抵抗回路１４Ｄとの接続点との間の電圧を検出するように構成されている。端子Ｑ４～Ｑ９（リード１３Ｂ～１３Ｇ（図１参照））は、第２チップ１５内のオペアンプに電源電圧を供給したり、電圧検出回路１５Ａの出力信号を出力したりするために用いられる。
【0036】
［第１チップの概略的な平面構造］
図３は、第１～第４抵抗回路１４Ａ～１４Ｄ（図２参照）を含む第１チップ１４の概略的な平面構造の一例を示している。なお、図３では、図面の理解を容易にするために端子Ｐ１，Ｐ２を端子Ｐ３～Ｐ５と同じ側に配置した例を示している。端子Ｐ１，Ｐ２は、図１に示すように、Ｘ方向において第１チップ１４のうち端子Ｐ３～Ｐ５とは反対側に配置されていてもよい。
図３は、第１～第４抵抗回路１４Ａ～１４Ｄ（図２参照）を含む第１チップ１４の概略的な平面構造の一例を示している。なお、図３では、図面の理解を容易にするために端子Ｐ１，Ｐ２を端子Ｐ３～Ｐ５と同じ側に配置した例を示している。端子Ｐ１，Ｐ２は、図１に示すように、Ｘ方向において第１チップ１４のうち端子Ｐ３～Ｐ５とは反対側に配置されていてもよい。
【0037】
図３に示すように、第１チップ１４は、複数の単位半導体抵抗層（以下、「半導体抵抗層２０」）を含む。各半導体抵抗層２０は、平面視においてＸ方向に沿って延びている。換言すると、各半導体抵抗層２０は、平面視において第１チップ１４の短手方向に沿って延びている。平面視において、複数の半導体抵抗層２０は、Ｘ方向において互いに揃った状態でＹ方向において互いに離隔して配列されている。換言すると、平面視において、複数の半導体抵抗層２０は、第１チップ１４の短手方向において互いに揃った状態で、第１チップ１４の長手方向において互いに離隔して配列されている。複数の半導体抵抗層２０は、電気的に直列接続されている。
【0038】
複数の半導体抵抗層２０のうちＹ方向の第１端に配置された半導体抵抗層２０Ａには、端子Ｐ１が電気的に接続されている。複数の半導体抵抗層２０のうちＹ方向の第１端とは反対側の第２端に配置された半導体抵抗層２０Ｂには、端子Ｐ２が電気的に接続されている。端子Ｐ１と半導体抵抗層２０Ａとは、配線層９１によって電気的に接続されている。端子Ｐ２と半導体抵抗層２０Ｂとは、配線層９２によって電気的に接続されている。
【0039】
複数の半導体抵抗層２０は、第１～第４抵抗回路１４Ａ～１４Ｄの構成要素として用いられている。複数の半導体抵抗層２０は、Ｙ方向において複数の抵抗領域として第１～第４抵抗領域Ｒ１～Ｒ４に区分することができる。つまり、第１～第４抵抗領域Ｒ１～Ｒ４は、第１チップ１４の長手方向に区分された領域である。第１抵抗領域Ｒ１は、複数の半導体抵抗層２０のＹ方向の第１端を含む領域である。換言すると、第１抵抗領域Ｒ１は、半導体抵抗層２０Ａを含むＹ方向の端部の領域である。第４抵抗領域Ｒ４は、複数の半導体抵抗層２０のＹ方向の第２端を含む領域である。換言すると、第４抵抗領域Ｒ４は、半導体抵抗層２０Ｂを含むＹ方向の端部の領域である。複数の半導体抵抗層２０のうち第１抵抗領域Ｒ１と第４抵抗領域Ｒ４とのＹ方向の間に配置された部分は、第２抵抗領域Ｒ２および第３抵抗領域Ｒ３によって区分されている。第２抵抗領域Ｒ２は第１抵抗領域Ｒ１と隣り合う領域であり、第３抵抗領域Ｒ３は第４抵抗領域Ｒ４と隣り合う領域である。このため、第１～第４抵抗領域Ｒ１～Ｒ４は、複数の半導体抵抗層２０のうち第１端（半導体抵抗層２０Ａ）から第２端（半導体抵抗層２０Ｂ）に向かうにつれて、抵抗領域Ｒ１，Ｒ２，Ｒ３，Ｒ４の順に並んでいる。第１抵抗領域Ｒ１は第１抵抗回路１４Ａを構成する領域であり、第２抵抗領域Ｒ２は第２抵抗回路１４Ｂを構成する領域であり、第３抵抗領域Ｒ３は第３抵抗回路１４Ｃを構成する領域であり、第４抵抗領域Ｒ４は第４抵抗回路１４Ｄを構成する領域である。
【0040】
端子Ｐ３は、第２抵抗領域Ｒ２の複数の半導体抵抗層２０のうち第１抵抗領域Ｒ１寄りの端の半導体抵抗層２０Ｃに電気的に接続されている。端子Ｐ３と半導体抵抗層２０Ｃとは配線層９３によって電気的に接続されている。
【0041】
端子Ｐ４は、第２抵抗領域Ｒ２の複数の半導体抵抗層２０のうち第３抵抗領域Ｒ３寄りの端の半導体抵抗層２０Ｄと、第３抵抗領域Ｒ３の複数の半導体抵抗層２０のうち第２抵抗領域Ｒ２寄りの端の半導体抵抗層２０Ｅとに電気的に接続されている。端子Ｐ４と半導体抵抗層２０Ｄ，２０Ｅとは配線層９４によって電気的に接続されている。
【0042】
端子Ｐ５は、第３抵抗領域Ｒ３の複数の半導体抵抗層２０のうち第４抵抗領域Ｒ４寄りの端の半導体抵抗層２０Ｆに電気的に接続されている。端子Ｐ５と半導体抵抗層２０Ｆとは配線層９５によって電気的に接続されている。
【0043】
第１～第４抵抗領域Ｒ１～Ｒ４の各々の半導体抵抗層２０の数は、個別に設定されている。第１実施形態では、第１抵抗領域Ｒ１および第４抵抗領域Ｒ４の半導体抵抗層２０の数は互いに同じであり、第２抵抗領域Ｒ２および第３抵抗領域Ｒ３の半導体抵抗層２０の数は互いに同じである。そして、第１抵抗領域Ｒ１および第４抵抗領域Ｒ４の各々の半導体抵抗層２０の数は、第２抵抗領域Ｒ２および第３抵抗領域Ｒ３の各々の半導体抵抗層２０の数よりも多い。なお、第１～第４抵抗領域Ｒ１～Ｒ４の各々の半導体抵抗層２０の数は、第１実施形態に限られず、任意に変更可能である。
【0044】
［第１チップの内部構造］
図４～図６を参照して、第１チップ１４の内部構成の一例について説明する。図４は、図３の一点鎖線の枠Ａ１を拡大した平面図である。図５は、図４のＦ５－Ｆ５線で第１チップ１４を切断した断面構造を模式的に示している。図６は、図３のＦ６－Ｆ６線で第１チップ１４を切断した断面構造を模式的に示している。なお、図５では、説明の便宜上、後述する基板側絶縁層５０と表面側絶縁層６０との界面を示している。実際には、基板側絶縁層５０と表面側絶縁層６０との界面が視認できない場合がある。また、図６では、基板側絶縁層５０の一部および基板３０を省略している。
図４～図６を参照して、第１チップ１４の内部構成の一例について説明する。図４は、図３の一点鎖線の枠Ａ１を拡大した平面図である。図５は、図４のＦ５－Ｆ５線で第１チップ１４を切断した断面構造を模式的に示している。図６は、図３のＦ６－Ｆ６線で第１チップ１４を切断した断面構造を模式的に示している。なお、図５では、説明の便宜上、後述する基板側絶縁層５０と表面側絶縁層６０との界面を示している。実際には、基板側絶縁層５０と表面側絶縁層６０との界面が視認できない場合がある。また、図６では、基板側絶縁層５０の一部および基板３０を省略している。
【0045】
図５に示すように、第１チップ１４は、基板３０と、基板３０上に形成された素子絶縁層４０と、を含む。
基板３０は、例えばＳｉ（シリコン）を含む材料によって形成された半導体基板である。基板３０の厚さは、例えば３００μｍ程度である。なお、基板３０は、ワイドバンドギャップ半導体または化合物半導体が用いられていてもよい。ワイドバンドギャップ半導体は、２．０ｅＶ以上のバンドギャップを有する半導体基板である。ワイドバンドギャップ半導体は、ＳｉＣ（炭化シリコン）であってもよい。化合物半導体は、ＩＩＩ－Ｖ族化合物半導体であってもよい。化合物半導体は、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）、ＧａＮ（窒化ガリウム）、およびＧａＡｓ（ヒ化ガリウム）のうち少なくとも１つを含んでいてもよい。
基板３０は、例えばＳｉ（シリコン）を含む材料によって形成された半導体基板である。基板３０の厚さは、例えば３００μｍ程度である。なお、基板３０は、ワイドバンドギャップ半導体または化合物半導体が用いられていてもよい。ワイドバンドギャップ半導体は、２．０ｅＶ以上のバンドギャップを有する半導体基板である。ワイドバンドギャップ半導体は、ＳｉＣ（炭化シリコン）であってもよい。化合物半導体は、ＩＩＩ－Ｖ族化合物半導体であってもよい。化合物半導体は、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）、ＧａＮ（窒化ガリウム）、およびＧａＡｓ（ヒ化ガリウム）のうち少なくとも１つを含んでいてもよい。
【0046】
素子絶縁層４０は、Ｚ方向において互いに反対側を向く素子表面４１および素子裏面４２を有する。ここで、第１実施形態では、Ｚ方向は「素子絶縁層の厚さ方向」に対応している。素子裏面４２は、基板３０と接している。素子表面４１は、Ｚ方向において基板３０とは反対側の面である。
【0047】
図６に示すように、素子絶縁層４０上には、端子Ｐ１～Ｐ５（図３参照）と、パッシベーション膜４３とが形成されている。
端子Ｐ１～Ｐ５は、素子絶縁層４０の素子表面４１上に形成されている。端子Ｐ１～Ｐ５は、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）、Ｔａ（タンタル）、ＴａＮ（窒化タンタル）、Ａｕ（金）、Ａｇ、Ｃｕ、Ａｌ、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）、およびＷ（タングステン）のうち１つまたは複数が適宜選択される。第１実施形態では、端子Ｐ１～Ｐ５は、Ａｌを含む材料によって形成されている。一例として、図６では、素子表面４１上に端子Ｐ１が形成された構造が示されている。
端子Ｐ１～Ｐ５は、素子絶縁層４０の素子表面４１上に形成されている。端子Ｐ１～Ｐ５は、Ｔｉ（チタン）、ＴｉＮ（窒化チタン）、Ｔａ（タンタル）、ＴａＮ（窒化タンタル）、Ａｕ（金）、Ａｇ、Ｃｕ、Ａｌ、Ｎｉ（ニッケル）、Ｐｄ（パラジウム）、およびＷ（タングステン）のうち１つまたは複数が適宜選択される。第１実施形態では、端子Ｐ１～Ｐ５は、Ａｌを含む材料によって形成されている。一例として、図６では、素子表面４１上に端子Ｐ１が形成された構造が示されている。
【0048】
端子Ｐ１は、パッシベーション膜４３によって覆われている。一方、パッシベーション膜４３は、端子Ｐ１を露出する開口部４３Ｘを有する。なお、図示していないが、端子Ｐ２～Ｐ５とパッシベーション膜４３との関係も端子Ｐ１とパッシベーション膜４３との関係と同様である。このように、端子Ｐ１～Ｐ５は、電極パッドを構成している。
【0049】
素子絶縁層４０の素子表面４１上に形成されたパッシベーション膜４３は、第１チップ１４の表面保護膜である。パッシベーション膜４３は、例えばＳｉＮを含む材料によって形成されている。なお、パッシベーション膜４３を構成する材料は任意に変更可能であり、例えばＳｉＯ２（酸化シリコン）を含む材料によって形成されていてもよい。また、パッシベーション膜４３は、複数の膜の積層構造であってもよく、例えばＳｉＮを含む材料によって形成された膜とＳｉＯ２を含む材料によって形成された膜との積層構造であってもよい。
【0050】
図５に示すように、素子絶縁層４０は、基板３０上に設けられた基板側絶縁層５０と、基板側絶縁層５０上に積層された表面側絶縁層６０と、を含む。
基板側絶縁層５０は、例えば第１チップ１４の絶縁耐圧を向上させるための絶縁層である。基板側絶縁層５０は、素子絶縁層４０の素子裏面４２を含む絶縁層である。このため、基板側絶縁層５０は、基板３０に接している。
基板側絶縁層５０は、例えば第１チップ１４の絶縁耐圧を向上させるための絶縁層である。基板側絶縁層５０は、素子絶縁層４０の素子裏面４２を含む絶縁層である。このため、基板側絶縁層５０は、基板３０に接している。
【0051】
基板側絶縁層５０は、複数のエッチングストッパ膜５１と、複数のエッチングストッパ膜５１上に形成された複数の層間絶縁膜５２と、を有する。複数のエッチングストッパ膜５１と複数の層間絶縁膜５２とは、Ｚ方向において１つずつ交互に積層されている。ここで、エッチングストッパ膜５１は「第１絶縁膜」に対応し、層間絶縁膜５２は「第２絶縁膜」に対応している。
【0052】
エッチングストッパ膜５１は、ＳｉＮ（窒化シリコン）、ＳｉＣ、ＳｉＣＮ（窒素添加炭化シリコン）等を含む材料によって形成されている。第１実施形態では、エッチングストッパ膜５１は、ＳｉＮを含む材料によって形成されている。
【0053】
層間絶縁膜５２は、エッチングストッパ膜５１の応力緩和となる絶縁膜である。層間絶縁膜５２は、例えばＳｉＯ２（酸化シリコン）を含む材料によって形成された酸化膜である。層間絶縁膜５２の膜厚は、エッチングストッパ膜５１の膜厚よりも厚い。エッチングストッパ膜５１は、５０ｎｍ以上１０００ｎｍ未満の厚さを有する。層間絶縁膜５２は、５００ｎｍ以上５０００ｎｍ以下の厚さを有する。第１実施形態では、エッチングストッパ膜５１は３００ｎｍ程度の厚さを有し、層間絶縁膜５２は２０００ｎｍ程度の厚さを有する。なお、図面の見やすさの観点から、図面におけるエッチングストッパ膜５１の膜厚と層間絶縁膜５２の膜厚との比率は、実際のエッチングストッパ膜５１の膜厚と層間絶縁膜５２の膜厚との比率とは異なる。
【0054】
表面側絶縁層６０は、基板側絶縁層５０のうち最上層の層間絶縁膜５２に接している。表面側絶縁層６０の厚さは、１つのエッチングストッパ膜５１と１つの層間絶縁膜５２との合計の厚さよりも厚い。表面側絶縁層６０は、例えばＳｉＯ２（酸化シリコン）を含む材料によって形成されている。
【0055】
素子絶縁層４０には、複数の半導体抵抗層２０が設けられている。第１実施形態では、複数の半導体抵抗層２０は、基板側絶縁層５０上に設けられている。複数の半導体抵抗層２０は、表面側絶縁層６０によって覆われている。このため、複数の半導体抵抗層２０は、素子絶縁層４０に埋め込まれているともいえる。このように、第１チップ１４は、基板側絶縁層５０上に設けられた半導体抵抗層２０と、半導体抵抗層２０を覆う表面側絶縁層６０と、を備えるともいえる。
【0056】
［半導体抵抗層の構成］
図６および図７を参照して、半導体抵抗層２０の構成について説明する。図６は、端子Ｐ１と電気的に接続される半導体抵抗層２０Ａの断面構造を示している。図７は、複数の半導体抵抗層２０の一部の平面構造を示している。なお、以下の半導体抵抗層２０の説明において、配線層９１と関係する場合、半導体抵抗層２０Ａを用い、配線層９１と関係しない場合、半導体抵抗層２０を用いる。なお、図７では、図面の理解を容易にするため、平面視で重なる部品の外形線を互いにずらして示している。
図６および図７を参照して、半導体抵抗層２０の構成について説明する。図６は、端子Ｐ１と電気的に接続される半導体抵抗層２０Ａの断面構造を示している。図７は、複数の半導体抵抗層２０の一部の平面構造を示している。なお、以下の半導体抵抗層２０の説明において、配線層９１と関係する場合、半導体抵抗層２０Ａを用い、配線層９１と関係しない場合、半導体抵抗層２０を用いる。なお、図７では、図面の理解を容易にするため、平面視で重なる部品の外形線を互いにずらして示している。
【0057】
図６および図７に示すように、各半導体抵抗層２０は、Ｘ方向に延びる表面側抵抗層２１と、Ｚ方向において表面側抵抗層２１よりも基板３０（図５参照）寄りに配置された基板側抵抗層２２と、表面側抵抗層２１と基板側抵抗層２２とを電気的に直列接続する内部接続部２３と、を含む。なお、基板側抵抗層２２は、Ｚ方向において表面側抵抗層２１よりも基板側絶縁層５０寄りに配置されているともいえる。
【0058】
ここで、本明細書では、Ｘ方向が「第１方向」に対応し、Ｚ方向が「基板の厚さ方向」に対応し、Ｙ方向が「第２方向」に対応している。このため、第１方向は、基板の厚さ方向と直交する方向となる。第２方向は、第１方向および基板の厚さ方向の双方と直交する方向となる。
【0059】
表面側抵抗層２１は、Ｘ方向が長さ方向となり、Ｙ方向が幅方向となる帯状に形成されている。表面側抵抗層２１の厚さは、表面側抵抗層２１の幅寸法（表面側抵抗層２１のＹ方向の大きさ）よりも薄い。表面側抵抗層２１の厚さは、例えば１ｎｍ以上１００ｎｍ以下である。一例では、表面側抵抗層２１の厚さは、２．５ｎｍ程度である。表面側抵抗層２１は、例えばＣｒＳｉ（クロムシリコン）を含む材料によって形成されている。表面側抵抗層２１は、層間絶縁膜５２よりも薄い厚さを有してもよい。表面側抵抗層２１は、エッチングストッパ膜５１よりも薄い厚さを有してもよい。
【0060】
表面側抵抗層２１は、Ｘ方向の両端部としての第１端部２１Ａおよび第２端部２１Ｂを含む。図６に示す半導体抵抗層２０Ａの表面側抵抗層２１においては、第１端部２１Ａは、Ｘ方向において例えば表面側抵抗層２１の両端部のうち端子Ｐ１に近い方の端部を構成している。第２端部２１Ｂは、Ｘ方向において例えば表面側抵抗層２１の両端部のうち端子Ｐ１から遠い方の端部を構成している。
【0061】
図６に示すように、基板側抵抗層２２は、表面側抵抗層２１に対してＺ方向に離隔して配置されている。このため、基板側抵抗層２２と表面側抵抗層２１との間には、表面側絶縁層６０の一部が介在している。基板側抵抗層２２は、基板側絶縁層５０に対して素子表面４１寄り（表面側抵抗層２１寄り）にＺ方向に離隔して配置されている。このように、基板側抵抗層２２および表面側抵抗層２１の双方は、表面側絶縁層６０に埋め込まれているといえる。つまり、半導体抵抗層２０は、表面側絶縁層６０に埋め込まれているといえる。
【0062】
基板側抵抗層２２は、Ｘ方向に延びている。基板側抵抗層２２は、Ｘ方向が長さ方向となり、Ｙ方向が幅方向となる帯状に形成されている。一例では、基板側抵抗層２２の厚さは、表面側抵抗層２１の厚さと等しい。ここで、基板側抵抗層２２の厚さと表面側抵抗層２１の厚さとの差が例えば基板側抵抗層２２の厚さの１０％以内であれば、基板側抵抗層２２の厚さが表面側抵抗層２１の厚さと等しいといえる。第１実施形態では、基板側抵抗層２２の長さ寸法（基板側抵抗層２２のＸ方向の長さ）は、表面側抵抗層２１の長さ寸法（表面側抵抗層２１のＸ方向の長さ）よりも短い。換言すると、表面側抵抗層２１の長さ寸法は、基板側抵抗層２２の長さ寸法よりも長い。平面視において、基板側抵抗層２２の幅寸法（基板側抵抗層２２のＹ方向の長さ）は、表面側抵抗層２１の幅寸法（表面側抵抗層２１のＹ方向の長さ）と等しい。ここで、基板側抵抗層２２の幅寸法と表面側抵抗層２１の幅寸法との差が例えば基板側抵抗層２２の幅寸法の１０％以内であれば、基板側抵抗層２２の幅寸法が表面側抵抗層２１の幅寸法と等しいといえる。基板側抵抗層２２は、例えばＣｒＳｉを含む材料によって形成されている。基板側抵抗層２２は、表面側抵抗層２１と同じ材料によって形成されているともいえる。
【0063】
基板側抵抗層２２は、Ｘ方向の両端部としての第１端部２２Ａおよび第２端部２２Ｂを含む。図６に示す半導体抵抗層２０Ａの基板側抵抗層２２においては、第１端部２２Ａは、Ｘ方向において例えば基板側抵抗層２２の両端部のうち端子Ｐ１に近い方の端部を構成している。第２端部２２Ｂは、Ｘ方向において例えば基板側抵抗層２２の両端部のうち端子Ｐ１から遠い方の端部を構成している。
【0064】
図７に示すように、平面視において、基板側抵抗層２２は、表面側抵抗層２１と重なる位置に配置されている。つまり、基板側抵抗層２２は、平面視において表面側抵抗層２１とオーバーラップしているオーバーラップ領域２２Ｒを含む。
【0065】
基板側抵抗層２２の第１端部２２Ａは、Ｘ方向において表面側抵抗層２１の第１端部２１Ａからずれた位置に配置されている。より詳細には、第１端部２２Ａは、Ｘ方向において第１端部２１Ａに対して第２端部２１Ｂ寄りの位置に配置されている。基板側抵抗層２２の第２端部２２Ｂは、Ｘ方向において表面側抵抗層２１の第２端部２１Ｂからずれた位置に配置されている。より詳細には、第２端部２２Ｂは、Ｘ方向において第２端部２１Ｂに対して第１端部２１Ａ寄りの位置に配置されている。このため、第１実施形態では、オーバーラップ領域２２Ｒは、基板側抵抗層２２のＸ方向の全体にわたり形成されている。また、第１実施形態では、オーバーラップ領域２２Ｒは、基板側抵抗層２２のＹ方向の全体にわたり形成されている。このように、第１実施形態では、基板側抵抗層２２は、平面視において表面側抵抗層２１からはみ出す部分を有していない。
【0066】
図６に示すように、内部接続部２３は、表面側抵抗層２１の第２端部２１Ｂと基板側抵抗層２２の第２端部２２Ｂとを電気的に接続している。内部接続部２３は、第１内部ビア２３Ａ、第２内部ビア２３Ｂ、および内部配線層２３Ｃを含む。
【0067】
第１内部ビア２３Ａは、表面側抵抗層２１に接続されている。Ｚ方向において、第１内部ビア２３Ａは、表面側抵抗層２１に対して基板側抵抗層２２寄りの位置に配置されている。第１内部ビア２３Ａは、平面視において表面側抵抗層２１の第２端部２１Ｂと重なる位置に配置されている。つまり、第１内部ビア２３Ａは、表面側抵抗層２１の第２端部２１Ｂに接続されている。第１内部ビア２３Ａは、Ｚ方向に延びている。図示された例では、第１内部ビア２３Ａは４つであるが、これに限られない。第１内部ビア２３Ａの数は任意に変更可能である。
【0068】
第２内部ビア２３Ｂは、Ｘ方向において第１内部ビア２３Ａとは異なる位置に設けられている。第２内部ビア２３Ｂは、基板側抵抗層２２に接続されている。Ｚ方向において、第２内部ビア２３Ｂは、基板側抵抗層２２に対して基板３０（図５参照）寄りの位置に配置されている。第２内部ビア２３Ｂは、平面視において基板側抵抗層２２の第２端部２２Ｂと重なる位置に配置されている。つまり、第２内部ビア２３Ｂは、基板側抵抗層２２の第２端部２２Ｂに接続されている。第２内部ビア２３Ｂは、Ｚ方向に延びている。第２内部ビア２３ＢのＺ方向の長さは、第１内部ビア２３ＡのＺ方向の長さよりも短い。図示された例では、第２内部ビア２３Ｂは４つであるが、これに限られない。第２内部ビア２３Ｂの数は任意に変更可能である。
【0069】
第１内部ビア２３Ａおよび第２内部ビア２３Ｂは、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち少なくとも１つを含む材料によって形成されている。一例では、第１内部ビア２３Ａおよび第２内部ビア２３Ｂは、Ｗを含む材料によって形成されている。このように、第１内部ビア２３Ａは、第２内部ビア２３Ｂと同じ材料によって形成されてもよい。
【0070】
内部配線層２３Ｃは、Ｚ方向において表面側抵抗層２１および基板側抵抗層２２の双方と異なる位置に配置されている。第１実施形態では、内部配線層２３Ｃは、Ｚ方向において表面側抵抗層２１および基板側抵抗層２２の双方よりも基板３０寄りの位置に配置されている。
【0071】
図７に示すように、内部配線層２３Ｃは、Ｘ方向に延びている。内部配線層２３Ｃは、Ｘ方向が長さ方向となり、Ｙ方向が幅方向となる帯状に形成されている。内部配線層２３Ｃの長さ寸法（内部配線層２３ＣのＸ方向の大きさ）は、基板側抵抗層２２の長さ寸法よりも短い。図６に示すように、内部配線層２３Ｃの厚さは、表面側抵抗層２１の厚さおよび基板側抵抗層２２の厚さよりも厚い。
【0072】
図７に示すように、平面視において、内部配線層２３Ｃは、表面側抵抗層２１および基板側抵抗層２２と重なる位置に配置されている。つまり、内部配線層２３Ｃは、平面視において表面側抵抗層２１および基板側抵抗層２２とオーバーラップしているオーバーラップ領域２３Ｒを含む。
【0073】
図６および図７に示すように、内部配線層２３Ｃは、平面視において基板側抵抗層２２の第２端部２２Ｂと表面側抵抗層２１の第２端部２１Ｂとの双方と重なる位置に配置されている。オーバーラップ領域２３Ｒは、平面視において基板側抵抗層２２の第２端部２２Ｂと重なる領域と、第２端部２２ＢからＸ方向にはみ出し、平面視において表面側抵抗層２１の第２端部２１Ｂと重なる領域と、を含む。このため、第１実施形態では、オーバーラップ領域２３Ｒは、内部配線層２３ＣのＸ方向の全体にわたり形成されている。また、第１実施形態では、オーバーラップ領域２３Ｒは、内部配線層２３ＣのＹ方向の全体にわたり形成されている。このように、第１実施形態では、内部配線層２３Ｃは、平面視において表面側抵抗層２１からはみ出す部分を有していない。
【0074】
内部配線層２３Ｃは、基板側抵抗層２２に対してＺ方向に離隔して配置されている。このため、内部配線層２３Ｃと基板側抵抗層２２とのＺ方向の間と、内部配線層２３Ｃと表面側抵抗層２１とのＺ方向の間とには、表面側絶縁層６０の一部が介在している。
【0075】
内部配線層２３Ｃは、第１内部ビア２３Ａおよび第２内部ビア２３Ｂの双方に接続されている。このため、第１内部ビア２３Ａは、内部配線層２３Ｃと表面側抵抗層２１とのＺ方向の間の表面側絶縁層６０をＺ方向に貫通している。第２内部ビア２３Ｂは、内部配線層２３Ｃと基板側抵抗層２２とのＺ方向の間の表面側絶縁層６０をＺ方向に貫通している。内部配線層２３Ｃは、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち少なくとも１つを含む材料によって形成されている。一例では、内部配線層２３Ｃは、Ａｌを含む材料によって形成されている。
【0076】
図６に示すように、半導体抵抗層２０Ａは、端子用接続部８０によって端子Ｐ１と電気的に接続されている。端子用接続部８０は、半導体抵抗層２０Ａの表面側抵抗層２１と電気的に接続されている。端子用接続部８０は、Ｘ方向において基板側抵抗層２２に対してずれた位置に配置されている。一方、端子用接続部８０は、平面視において表面側抵抗層２１と重なる位置に配置されている。端子用接続部８０は、平面視において表面側抵抗層２１からＸ方向にはみ出す部分を有する。
【0077】
端子用接続部８０は、第１端子用ビア８１、第２端子用ビア８２、および配線層９１を含む。第１端子用ビア８１、第２端子用ビア８２、および配線層９１の各々は、表面側絶縁層６０に埋め込まれている。
【0078】
第１端子用ビア８１は、表面側抵抗層２１の第１端部２１Ａに接続されている。第１端子用ビア８１は、Ｚ方向において表面側抵抗層２１に対して基板側抵抗層２２寄りの位置に配置されている。第１端子用ビア８１は、Ｚ方向に延びている。第１端子用ビア８１のＺ方向の長さは、第１内部ビア２３ＡのＺ方向の長さと等しい。ここで、第１端子用ビア８１のＺ方向の長さと第１内部ビア２３ＡのＺ方向の長さとの差が例えば第１内部ビア２３ＡのＺ方向の長さの１０％以内であれば、第１端子用ビア８１のＺ方向の長さが第１内部ビア２３ＡのＺ方向の長さと等しいといえる。
【0079】
第２端子用ビア８２は、端子Ｐ１に接続されている。第２端子用ビア８２は、Ｘ方向において表面側抵抗層２１（半導体抵抗層２０Ａ）とは異なる位置に配置されている。第２端子用ビア８２は、Ｚ方向に延びている。第２端子用ビア８２のＺ方向の長さは、第１端子用ビア８１のＺ方向の長さよりも長い。
【0080】
配線層９１は、平面視において、表面側抵抗層２１と端子Ｐ１との双方と重なる位置に配置されている。配線層９１は、表面側抵抗層２１からＸ方向にはみ出す部分を含む。配線層９１は、表面側抵抗層２１に対してＺ方向に離隔して配置されている。このため、配線層９１と表面側抵抗層２１とのＺ方向の間と、配線層９１と端子Ｐ１とのＺ方向の間とには、表面側絶縁層６０の一部が介在している。一例では、配線層９１は、Ｚ方向において内部配線層２３Ｃと同じ位置に配置されている。なお、配線層９１のＺ方向の位置は任意に変更可能である。一例では、配線層９１は、Ｚ方向において内部配線層２３Ｃよりも表面側抵抗層２１寄りに配置されていてもよい。
【0081】
配線層９１は、第１端子用ビア８１および第２端子用ビア８２の双方に接続されている。このため、第１端子用ビア８１は、配線層９１と表面側抵抗層２１とのＺ方向の間の表面側絶縁層６０をＺ方向に貫通している。第２端子用ビア８２は、配線層９１と端子Ｐ１とのＺ方向の間の表面側絶縁層６０をＺ方向に貫通している。
【0082】
第１端子用ビア８１、第２端子用ビア８２、および配線層９１の各々は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち少なくとも１つを含む材料によって形成されている。一例では、第１端子用ビア８１および第２端子用ビア８２は、Ｗを含む材料によって形成されている。つまり、第１端子用ビア８１および第２端子用ビア８２は、同じ材料によって形成されていてもよい。一例では、配線層９１は、Ａｌを含む材料によって形成されている。つまり、配線層９１は、第１端子用ビア８１および第２端子用ビア８２の材料とは異なる材料によって形成されていてもよい。配線層９１は、内部配線層２３Ｃと同じ材料によって形成されていてもよい。
【0083】
なお、図示していないが、半導体抵抗層２０Ｂ～２０Ｆ、配線層９２～９５、および端子Ｐ２～Ｐ５の接続構成は、上述の半導体抵抗層２０Ａ、配線層９１、および端子Ｐ１の構成と概ね共通であるため、その説明を省略する。
【0084】
［半導体抵抗層同士の接続構成］
図７～図１０を参照して、Ｙ方向において隣り合う半導体抵抗層２０同士の接続構成について説明する。図８は、図７のＦ８－Ｆ８線で第１チップ１４を切断した断面構造を示している。図９は、図７のＦ９－Ｆ９線で第１チップ１４を切断した断面構造を示している。図１０は、図７のＦ１０－Ｆ１０線で第１チップ１４を切断した断面構造を示している。なお、図８～図１０では、基板側絶縁層５０の一部および基板３０を省略している。
図７～図１０を参照して、Ｙ方向において隣り合う半導体抵抗層２０同士の接続構成について説明する。図８は、図７のＦ８－Ｆ８線で第１チップ１４を切断した断面構造を示している。図９は、図７のＦ９－Ｆ９線で第１チップ１４を切断した断面構造を示している。図１０は、図７のＦ１０－Ｆ１０線で第１チップ１４を切断した断面構造を示している。なお、図８～図１０では、基板側絶縁層５０の一部および基板３０を省略している。
【0085】
以下の説明において、便宜上、図７に示すとおり、Ｙ方向において隣り合う３つの半導体抵抗層２０を「第１半導体抵抗層２０１」、「第２半導体抵抗層２０２」、および「第３半導体抵抗層２０３」とする。つまり、複数の半導体抵抗層２０は、第１半導体抵抗層２０１、第２半導体抵抗層２０２、および第３半導体抵抗層２０３を含むといえる。Ｙ方向において、第２半導体抵抗層２０２は、第１半導体抵抗層２０１と第３半導体抵抗層２０３との間に配置されている。また、各半導体抵抗層２０１～２０３の共通する構成要素は、同一の符号で説明する。
【0086】
図７および図８に示すように、第１チップ１４は、Ｙ方向において隣り合う第１半導体抵抗層２０１の基板側抵抗層２２と第２半導体抵抗層２０２の基板側抵抗層２２とを電気的に接続する第１外部接続部２４を含む。第１外部接続部２４によって第１半導体抵抗層２０１と第２半導体抵抗層２０２とが電気的に直列接続されている。
【0087】
第１外部接続部２４は、Ｘ方向において半導体抵抗層２０の中央よりも第１端部２１Ａ，２２Ａ寄りに配置されている。第１外部接続部２４は、第１半導体抵抗層２０１の基板側抵抗層２２の第１端部２２Ａと第２半導体抵抗層２０２の基板側抵抗層２２の第１端部２２Ａとを接続している。第１外部接続部２４は、第１基板側ビア２４Ａ、第２基板側ビア２４Ｂ、および第１外部配線層２４Ｃを含む。
【0088】
第１基板側ビア２４Ａは、第１半導体抵抗層２０１の基板側抵抗層２２に接続されている。Ｚ方向において、第１基板側ビア２４Ａは、基板側抵抗層２２に対して基板３０（図５参照）寄りの位置に配置されている。第１基板側ビア２４Ａは、平面視において基板側抵抗層２２の第１端部２２Ａと重なる位置に配置されている。つまり、第１基板側ビア２４Ａは、第１半導体抵抗層２０１の基板側抵抗層２２における第１端部２２Ａに接続されている。第１基板側ビア２４Ａは、Ｚ方向に延びている。図７および図８の例では、第１基板側ビア２４Ａは４つであるが、これに限られない。第１基板側ビア２４Ａの数は任意に変更可能である。
【0089】
第２基板側ビア２４Ｂは、第２半導体抵抗層２０２の基板側抵抗層２２に接続されている。Ｚ方向において、第２基板側ビア２４Ｂは、基板側抵抗層２２に対して基板３０寄りの位置に配置されている。第２基板側ビア２４Ｂは、Ｚ方向において第１基板側ビア２４Ａと同じ位置に配置されている。
【0090】
第２基板側ビア２４Ｂは、平面視において基板側抵抗層２２の第１端部２２Ａと重なる位置に配置されている。つまり、第２基板側ビア２４Ｂは、第２半導体抵抗層２０２の基板側抵抗層２２における第１端部２２Ａに接続されている。このように、第２基板側ビア２４Ｂは、Ｘ方向において第１基板側ビア２４Ａと同じ位置に配置されている。第２基板側ビア２４Ｂは、Ｚ方向に延びている。第２基板側ビア２４ＢのＺ方向の長さは、第１基板側ビア２４ＡのＺ方向の長さと等しい。ここで、第２基板側ビア２４ＢのＺ方向の長さと第１基板側ビア２４ＡのＺ方向の長さとの差が例えば第１基板側ビア２４ＡのＺ方向の長さの１０％以内であれば、第２基板側ビア２４ＢのＺ方向の長さは、第１基板側ビア２４ＡのＺ方向の長さと等しいといえる。図８の例では、第２基板側ビア２４Ｂは４つであるが、これに限られない。第２基板側ビア２４Ｂの数は任意に変更可能である。
【0091】
第１基板側ビア２４Ａおよび第２基板側ビア２４Ｂは、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち少なくとも１つを含む材料によって形成されている。一例では、第１基板側ビア２４Ａおよび第２基板側ビア２４Ｂは、Ｗを含む材料によって形成されている。このように、第１基板側ビア２４Ａは、第２基板側ビア２４Ｂと同じ材料によって形成されてもよい。また、第１基板側ビア２４Ａは、第１内部ビア２３Ａおよび第２内部ビア２３Ｂ（ともに図６参照）と同じ材料によって形成されていてもよい。
【0092】
第１外部配線層２４Ｃは、Ｙ方向に延びている。第１外部配線層２４Ｃは、Ｙ方向が長さ方向となり、Ｘ方向が幅方向となる帯状に形成されている。第１外部配線層２４Ｃは、平面視において、第１半導体抵抗層２０１の基板側抵抗層２２と第２半導体抵抗層２０２の基板側抵抗層２２との双方と重なるように延びている。第１外部配線層２４Ｃは、第１半導体抵抗層２０１の基板側抵抗層２２の第１端部２２Ａと第２半導体抵抗層２０２の基板側抵抗層２２の第１端部２２Ａとの双方と重なっている。第１実施形態では、第１外部配線層２４Ｃは、第１半導体抵抗層２０１の基板側抵抗層２２および第２半導体抵抗層２０２の基板側抵抗層２２の双方よりも基板３０寄りに配置されている。図８に示すように、第１外部配線層２４Ｃが基板側抵抗層２２からＺ方向に離隔して配置されているため、第１外部配線層２４Ｃと第１半導体抵抗層２０１の基板側抵抗層２２および第２半導体抵抗層２０２の基板側抵抗層２２とのＺ方向の間には、表面側絶縁層６０の一部が介在している。
【0093】
図９に示すように、第１外部配線層２４Ｃは、内部接続部２３の内部配線層２３ＣとＺ方向において同じ位置に配置されている。第１外部配線層２４Ｃの厚さは、表面側抵抗層２１の厚さおよび基板側抵抗層２２の厚さの双方よりも厚い。一例では、第１外部配線層２４Ｃの厚さは、内部配線層２３Ｃの厚さと等しい。ここで、第１外部配線層２４Ｃの厚さと内部配線層２３Ｃの厚さとの差が例えば第１外部配線層２４Ｃの厚さの１０％以内であれば、第１外部配線層２４Ｃの厚さが内部配線層２３Ｃの厚さと等しいといえる。
【0094】
第１外部配線層２４Ｃは、第１基板側ビア２４Ａおよび第２基板側ビア２４Ｂの双方に接続されている。このため、第１基板側ビア２４Ａは、第１外部配線層２４Ｃと第１半導体抵抗層２０１の基板側抵抗層２２とのＺ方向の間の表面側絶縁層６０をＺ方向に貫通している。第２基板側ビア２４Ｂは、第１外部配線層２４Ｃと第２半導体抵抗層２０２の基板側抵抗層２２とのＺ方向の間の表面側絶縁層６０をＺ方向に貫通している。第１外部配線層２４Ｃは、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち少なくとも１つを含む材料によって形成されている。一例では、第１外部配線層２４Ｃは、Ａｌを含む材料によって形成されている。また一例では、第１外部配線層２４Ｃは、内部配線層２３Ｃと同じ材料によって形成されている。
【0095】
図７および図１０に示すように、第１チップ１４は、Ｙ方向において隣り合う第２半導体抵抗層２０２の表面側抵抗層２１と第３半導体抵抗層２０３の表面側抵抗層２１とを電気的に接続する第２外部接続部２５を含む。第２外部接続部２５によって第２半導体抵抗層２０２と第３半導体抵抗層２０３とが電気的に直列接続されている。
【0096】
第２外部接続部２５は、Ｘ方向において半導体抵抗層２０の中央よりも第１端部２１Ａ，２２Ａ寄りに配置されている。第２外部接続部２５は、第２半導体抵抗層２０２の表面側抵抗層２１の第１端部２１Ａと第３半導体抵抗層２０３の表面側抵抗層２１の第１端部２１Ａとを接続している。このため、図９に示すように、第２外部接続部２５は、Ｘ方向において第１外部接続部２４とは異なる位置に配置されている。また、図７に示すように、第２外部接続部２５は、Ｙ方向において第１外部接続部２４に対してずれて配置されている。図１０に示すように、第２外部接続部２５は、第１表面側ビア２５Ａ、第２表面側ビア２５Ｂ、および第２外部配線層２５Ｃを含む。
【0097】
第１表面側ビア２５Ａは、第２半導体抵抗層２０２の表面側抵抗層２１に接続されている。図９に示すように、Ｚ方向において、第１表面側ビア２５Ａは、表面側抵抗層２１に対して基板側抵抗層２２寄りの位置に配置されている。図１０に示すように、第１表面側ビア２５Ａは、平面視において第２半導体抵抗層２０２の表面側抵抗層２１の第１端部２１Ａと重なる位置に配置されている。つまり、第１表面側ビア２５Ａは、第２半導体抵抗層２０２の表面側抵抗層２１における第１端部２１Ａに接続されている。第１表面側ビア２５Ａは、Ｚ方向に延びている。第１表面側ビア２５ＡのＺ方向の長さは、第１基板側ビア２４ＡのＺ方向の長さよりも長い。図７および図１０に示す例では、第１表面側ビア２５Ａは４つであるが、これに限られない。第１表面側ビア２５Ａの数は任意に変更可能である。
【0098】
第２表面側ビア２５Ｂは、第３半導体抵抗層２０３の表面側抵抗層２１に接続されている。図９に示すように、Ｚ方向において、第２表面側ビア２５Ｂは、表面側抵抗層２１に対して基板側抵抗層２２寄りの位置に配置されている。図１０に示すように、第２表面側ビア２５Ｂは、平面視において第３半導体抵抗層２０３の表面側抵抗層２１の第１端部２１Ａと重なる位置に配置されている。つまり、第２表面側ビア２５Ｂは、第３半導体抵抗層２０３の表面側抵抗層２１における第１端部２１Ａに接続されている。第２表面側ビア２５Ｂは、Ｚ方向に延びている。第２表面側ビア２５ＢのＺ方向の長さは、第１表面側ビア２５ＡのＺ方向の長さと等しい。ここで、第２表面側ビア２５ＢのＺ方向の長さと第１表面側ビア２５ＡのＺ方向の長さとの差が例えば第１表面側ビア２５ＡのＺ方向の長さの１０％以内であれば、第２表面側ビア２５ＢのＺ方向の長さは、第１表面側ビア２５ＡのＺ方向の長さと等しいといえる。図７および図１０に示す例では、第２表面側ビア２５Ｂは４つであるが、これに限られない。第２表面側ビア２５Ｂの数は任意に変更可能である。
【0099】
第１表面側ビア２５Ａおよび第２表面側ビア２５Ｂは、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち少なくとも１つを含む材料によって形成されている。一例では、第１表面側ビア２５Ａおよび第２表面側ビア２５Ｂは、Ｗを含む材料によって形成されている。このように、第１表面側ビア２５Ａは、第２表面側ビア２５Ｂと同じ材料によって形成されてもよい。また、第１表面側ビア２５Ａは、第１基板側ビア２４Ａおよび第２基板側ビア２４Ｂ（ともに図９参照）と同じ材料によって形成されていてもよい。
【0100】
図７に示すように、第２外部配線層２５Ｃは、Ｙ方向に延びている。第２外部配線層２５Ｃは、Ｙ方向が長さ方向となり、Ｘ方向が幅方向となる帯状に形成されている。第２外部配線層２５Ｃは、平面視において、第２半導体抵抗層２０２の表面側抵抗層２１と第３半導体抵抗層２０３の表面側抵抗層２１との双方と重なるように延びている。第２外部配線層２５Ｃは、第２半導体抵抗層２０２の表面側抵抗層２１の第１端部２１Ａと第３半導体抵抗層２０３の表面側抵抗層２１の第１端部２１Ａとの双方と重なっている。第１実施形態では、第２外部配線層２５Ｃは、第２半導体抵抗層２０２の表面側抵抗層２１および第３半導体抵抗層２０３の表面側抵抗層２１の双方よりも基板３０（図５参照）寄りに配置されている。図１０に示すように、第２外部配線層２５Ｃが表面側抵抗層２１からＺ方向に離隔して配置されているため、第２外部配線層２５Ｃと第２半導体抵抗層２０２の表面側抵抗層２１および第３半導体抵抗層２０３の表面側抵抗層２１とのＺ方向の間には、表面側絶縁層６０の一部が介在している。
【0101】
図９に示すように、第２外部配線層２５Ｃは、第１外部配線層２４ＣとＺ方向において同じ位置に配置されている。このため、第２外部配線層２５Ｃは、内部接続部２３の内部配線層２３ＣとＺ方向において同じ位置に配置されている。第２外部配線層２５Ｃの厚さは、表面側抵抗層２１の厚さおよび基板側抵抗層２２の厚さの双方よりも厚い。一例では、第２外部配線層２５Ｃの厚さは、第１外部配線層２４Ｃの厚さと等しい。ここで、第２外部配線層２５Ｃの厚さと第１外部配線層２４Ｃの厚さとの差が例えば第１外部配線層２４Ｃの厚さの１０％以内であれば、第２外部配線層２５Ｃの厚さが第１外部配線層２４Ｃの厚さと等しいといえる。
【0102】
図１０に示すように、第２外部配線層２５Ｃは、第１表面側ビア２５Ａおよび第２表面側ビア２５Ｂの双方に接続されている。このため、第１表面側ビア２５Ａは、第２外部配線層２５Ｃと第２半導体抵抗層２０２の表面側抵抗層２１とのＺ方向の間の表面側絶縁層６０をＺ方向に貫通している。第２表面側ビア２５Ｂは、第２外部配線層２５Ｃと第３半導体抵抗層２０３の表面側抵抗層２１とのＺ方向の間の表面側絶縁層６０をＺ方向に貫通している。第２外部配線層２５Ｃは、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち少なくとも１つを含む材料によって形成されている。一例では、第２外部配線層２５Ｃは、Ａｌを含む材料によって形成されている。また一例では、第２外部配線層２５Ｃは、第１外部配線層２４Ｃと同じ材料によって形成されている。
【0103】
このように、第１外部接続部２４および第２外部接続部２５によって第１半導体抵抗層２０１、第２半導体抵抗層２０２、および第３半導体抵抗層２０３が電気的に直列接続されている。図７に示すとおり、第１外部接続部２４は、第１半導体抵抗層２０１の表面側抵抗層２１と図示していない第１半導体抵抗層２０１に対して第２半導体抵抗層２０２とは反対側に配置された半導体抵抗層２０の表面側抵抗層２１とを接続している。第２外部接続部２５は、第３半導体抵抗層２０３の基板側抵抗層２２と図示していない第３半導体抵抗層２０３に対して第２半導体抵抗層２０２とは反対側に配置された半導体抵抗層２０の表面側抵抗層２１とを接続している。これにより、複数の半導体抵抗層２０は、電気的に直列接続されている。
【0104】
第１チップ１４は、複数の第１外部接続部２４および複数の第２外部接続部２５を含むといえる。複数の第１外部接続部２４は、Ｘ方向において互いに同じ位置であってＹ方向において互いに離隔して配列されている。複数の第２外部接続部２５は、Ｘ方向において互いに同じ位置であってＹ方向において互いに離隔して配列されている。複数の第１外部接続部２４と複数の第２外部接続部２５とは、Ｙ方向において１つの半導体抵抗層２０分だけずれて配置されている。
【0105】
【0106】
第１チップ１４の製造方法は、基板８３０を用意する工程と、基板８３０上に基板側絶縁層８５０を形成する工程と、第１表面側絶縁層８６１を形成する工程と、配線層を形成する工程と、第２表面側絶縁層８６２を形成する工程と、第１ビアを形成する工程と、基板側抵抗層２２を形成する工程と、第３表面側絶縁層８６３を形成する工程と、第２ビアを形成する工程と、表面側抵抗層２１を形成する工程と、第４表面側絶縁層８６４を形成する工程と、パッシベーション膜８４３を形成する工程と、個片化する工程と、を主に備える。また、第１チップ１４の製造方法は、第３ビアを形成する工程と、端子Ｐ１～Ｐ５を形成する工程とを備える。
【0107】
図１１に示すように、基板８３０を用意する工程では、例えばＳｉ基板である基板８３０が用意される。基板８３０は、基板３０を構成する部品であり、例えば半導体ウエハである。ここで、基板８３０は、複数の基板３０を含むように構成されている。
【0108】
続いて、基板８３０上に基板側絶縁層８５０を形成する工程が実施される。この工程では、例えばＣＶＤ（chemical vapor deposition：化学気相蒸着法）によって、基板８３０上に基板側絶縁層８５０が形成される。より詳細には、基板側絶縁層８５０は、例えばＣＶＤによってエッチングストッパ膜８５１と層間絶縁膜８５２とが交互に積層するように形成される。基板側絶縁層８５０は、基板側絶縁層５０を構成する絶縁層である。エッチングストッパ膜８５１はエッチングストッパ膜５１を構成する絶縁膜であり、層間絶縁膜８５２は層間絶縁膜５２を構成する絶縁膜である。
【0109】
【0110】
図１２に示すように、第１表面側絶縁層８６１を形成する工程では、例えばＣＶＤによって基板側絶縁層８５０上に第１表面側絶縁層８６１が形成される。第１表面側絶縁層８６１は、例えばＳｉＯ２を含む材料によって形成されている。第１表面側絶縁層８６１は、表面側絶縁層６０のうち基板側絶縁層５０と、内部接続部２３の内部配線層２３Ｃ、第１外部接続部２４の第１外部配線層２４Ｃ、および第２外部接続部２５の第２外部配線層２５Ｃとの間の部分を構成する絶縁層である。このように、第１表面側絶縁層８６１を形成する工程は、表面側絶縁層８６０の一部を構成する工程である。
【0111】
図１２では、第１表面側絶縁層８６１と、第１表面側絶縁層８６１と接する基板側絶縁層５０（層間絶縁膜８５２）との間に界面を二点鎖線で示している。しかし、実際には、第１表面側絶縁層８６１と層間絶縁膜８５２とは互いに同じ材料によって形成されているため、第１表面側絶縁層８６１と層間絶縁膜８５２との間に界面が視認できない場合がある。
【0112】
続いて、配線層を形成する工程では、内部接続部２３の内部配線層２３Ｃ、第１外部接続部２４の第１外部配線層２４Ｃ、および第２外部接続部２５の第２外部配線層２５Ｃの材料膜であるメタル膜（図示略）が第１表面側絶縁層８６１上に例えばスパッタ法によって形成される。メタル膜は、例えばＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち１つまたは複数が適宜選択される。続いて、例えばリソグラフィおよびエッチングによってメタル膜をパターニングすることによって内部配線層２３Ｃ、第１外部配線層２４Ｃ、および第２外部配線層２５Ｃが形成される。つまり、内部配線層２３Ｃ、第１外部配線層２４Ｃ、および第２外部配線層２５Ｃは、メタル膜をパターニングすることによって同時に形成される。なお、図示していないが、配線層９１～９５（図３参照）もメタル膜をパターニングすることによって内部配線層２３Ｃ、第１外部配線層２４Ｃ、および第２外部配線層２５Ｃと同時に形成される。
【0113】
図１３は、第２表面側絶縁層８６２を形成する工程と第１ビアを形成する工程とを示している。
第２表面側絶縁層８６２を形成する工程では、内部配線層２３Ｃ、第１外部配線層２４Ｃ、および第２外部配線層２５Ｃと配線層９１～９５とを覆うように第１表面側絶縁層８６１上に第２表面側絶縁層８６２が例えばＣＶＤによって形成される。第２表面側絶縁層８６２は、表面側絶縁層８６０の一部を構成する絶縁層である。第２表面側絶縁層８６２は、例えばＳｉＯ２を含む材料によって形成されている。このように、第２表面側絶縁層８６２を形成する工程は、表面側絶縁層８６０の一部を形成する工程である。
第２表面側絶縁層８６２を形成する工程では、内部配線層２３Ｃ、第１外部配線層２４Ｃ、および第２外部配線層２５Ｃと配線層９１～９５とを覆うように第１表面側絶縁層８６１上に第２表面側絶縁層８６２が例えばＣＶＤによって形成される。第２表面側絶縁層８６２は、表面側絶縁層８６０の一部を構成する絶縁層である。第２表面側絶縁層８６２は、例えばＳｉＯ２を含む材料によって形成されている。このように、第２表面側絶縁層８６２を形成する工程は、表面側絶縁層８６０の一部を形成する工程である。
【0114】
続いて、第１ビアを形成する工程では、まず例えばエッチングによって複数のビア用開口部が形成される。これらビア用開口部は、第２表面側絶縁層８６２をＺ方向に貫通するとともに内部配線層２３Ｃおよび第１外部配線層２４Ｃを露出している。続いて、例えばスパッタ法によって複数のビア用開口部内に金属材料が充填される。金属材料は、例えばＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち１つまたは複数が適宜選択される。これにより、第２内部ビア２３Ｂおよび第１基板側ビア２４Ａが形成される。第２内部ビア２３Ｂおよび第１基板側ビア２４Ａの各々は、第２表面側絶縁層８６２からＺ方向に露出している。なお、図示していないが、この工程では、第２基板側ビア２４Ｂも形成される。第２基板側ビア２４Ｂは、第２表面側絶縁層８６２からＺ方向に露出している。
【0115】
図１４は、基板側抵抗層２２を形成する工程を示している。
基板側抵抗層２２を形成する工程では、第２表面側絶縁層８６２の表面８６２Ａに、基板側抵抗層２２の材料膜である抵抗材料膜が形成される。抵抗材料膜は、例えばＣｒＳｉを含む材料によって形成される。抵抗材料膜は、例えば表面８６２Ａの全体にわたり形成される。続いて、例えばリソグラフィおよびエッチングによって抵抗材料膜がパターニングされることによって基板側抵抗層２２が形成される。図示していないが、この工程では、Ｙ方向において互いに離隔して配列された複数の基板側抵抗層２２が形成される。また、第２内部ビア２３Ｂの上端および第１基板側ビア２４Ａの上端の各々が基板側抵抗層２２に接続される。なお、図示していないが、第２基板側ビア２４Ｂは、図１４の基板側抵抗層２２とＹ方向に隣り合う基板側抵抗層２２（図示略）に接続される。以上の工程を経て、第１外部接続部２４が製造される。
基板側抵抗層２２を形成する工程では、第２表面側絶縁層８６２の表面８６２Ａに、基板側抵抗層２２の材料膜である抵抗材料膜が形成される。抵抗材料膜は、例えばＣｒＳｉを含む材料によって形成される。抵抗材料膜は、例えば表面８６２Ａの全体にわたり形成される。続いて、例えばリソグラフィおよびエッチングによって抵抗材料膜がパターニングされることによって基板側抵抗層２２が形成される。図示していないが、この工程では、Ｙ方向において互いに離隔して配列された複数の基板側抵抗層２２が形成される。また、第２内部ビア２３Ｂの上端および第１基板側ビア２４Ａの上端の各々が基板側抵抗層２２に接続される。なお、図示していないが、第２基板側ビア２４Ｂは、図１４の基板側抵抗層２２とＹ方向に隣り合う基板側抵抗層２２（図示略）に接続される。以上の工程を経て、第１外部接続部２４が製造される。
【0116】
図１５は、第３表面側絶縁層８６３を形成する工程と第２ビアを形成する工程とを示している。
第３表面側絶縁層８６３を形成する工程では、基板側抵抗層２２を覆うように第２表面側絶縁層８６２上に、例えばＣＶＤによって第３表面側絶縁層８６３が形成される。第３表面側絶縁層８６３は、第２表面側絶縁層８６２の表面８６２Ａに積層される。第３表面側絶縁層８６３は、表面側絶縁層８６０の一部を構成する絶縁層である。第３表面側絶縁層８６３は、例えばＳｉＯ２を含む材料によって形成されている。
第３表面側絶縁層８６３を形成する工程では、基板側抵抗層２２を覆うように第２表面側絶縁層８６２上に、例えばＣＶＤによって第３表面側絶縁層８６３が形成される。第３表面側絶縁層８６３は、第２表面側絶縁層８６２の表面８６２Ａに積層される。第３表面側絶縁層８６３は、表面側絶縁層８６０の一部を構成する絶縁層である。第３表面側絶縁層８６３は、例えばＳｉＯ２を含む材料によって形成されている。
【0117】
続いて、第２ビアを形成する工程では、まず例えばエッチングによって複数のビア用開口部が形成される。これらビア用開口部は、第３表面側絶縁層８６３および第２表面側絶縁層８６２をＺ方向に貫通するとともに内部配線層２３Ｃおよび第２外部配線層２５Ｃを露出している。続いて、例えばスパッタ法によって複数のビア用開口部内に金属材料が充填される。金属材料は、例えばＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち１つまたは複数が適宜選択される。これにより、第１内部ビア２３Ａおよび第１表面側ビア２５Ａが形成される。第２内部ビア２３Ｂおよび第１表面側ビア２５Ａの各々は、第２表面側絶縁層８６２からＺ方向に露出している。なお、図示していないが、この工程では、第２表面側ビア２５Ｂおよび第１端子用ビア８１も形成される。第２表面側ビア２５Ｂおよび第１端子用ビア８１の各々は、第２表面側絶縁層８６２からＺ方向に露出している。以上の工程を経て、内部接続部２３が製造される。
【0118】
図１６は、表面側抵抗層２１を形成する工程を示している。
表面側抵抗層２１を形成する工程では、第３表面側絶縁層８６３の表面８６３Ａに、表面側抵抗層２１の材料膜である抵抗材料膜が形成される。抵抗材料膜は、例えばＣｒＳｉを含む材料によって形成される。一例では、表面側抵抗層２１を形成するための抵抗材料膜は、基板側抵抗層２２を形成するための抵抗材料膜と同じ材料の膜が用いられる。抵抗材料膜は、例えば表面８６３Ａの全体にわたり形成される。続いて、例えばリソグラフィおよびエッチングによって抵抗材料膜がパターニングされることによって表面側抵抗層２１が形成される。図示していないが、この工程では、Ｙ方向において互いに離隔して配列された複数の表面側抵抗層２１が形成される。平面視において、各表面側抵抗層２１は、各基板側抵抗層２２と重なる位置に形成される。
表面側抵抗層２１を形成する工程では、第３表面側絶縁層８６３の表面８６３Ａに、表面側抵抗層２１の材料膜である抵抗材料膜が形成される。抵抗材料膜は、例えばＣｒＳｉを含む材料によって形成される。一例では、表面側抵抗層２１を形成するための抵抗材料膜は、基板側抵抗層２２を形成するための抵抗材料膜と同じ材料の膜が用いられる。抵抗材料膜は、例えば表面８６３Ａの全体にわたり形成される。続いて、例えばリソグラフィおよびエッチングによって抵抗材料膜がパターニングされることによって表面側抵抗層２１が形成される。図示していないが、この工程では、Ｙ方向において互いに離隔して配列された複数の表面側抵抗層２１が形成される。平面視において、各表面側抵抗層２１は、各基板側抵抗層２２と重なる位置に形成される。
【0119】
また、第１内部ビア２３Ａの上端および第１表面側ビア２５Ａの上端の各々が表面側抵抗層２１に接続される。なお、図示していないが、第２表面側ビア２５Ｂは、図１６の表面側抵抗層２１とＹ方向に隣り合う表面側抵抗層２１（図示略）に接続される。また、図示していないが、第１端子用ビア８１は、図１６の表面側抵抗層２１、および図１６の表面側抵抗層２１とＹ方向に隣り合う表面側抵抗層２１の双方とは異なる表面側抵抗層２１に接続される。以上の工程を経て、第２外部接続部２５および半導体抵抗層２０が製造される。
【0120】
図１７は、第４表面側絶縁層８６４を形成する工程を示している。
第４表面側絶縁層８６４を形成する工程では、表面側抵抗層２１を覆うように第３表面側絶縁層８６３上に、例えばＣＶＤによって第４表面側絶縁層８６４が形成される。第４表面側絶縁層８６４は、第３表面側絶縁層８６３の表面８６３Ａに積層される。第４表面側絶縁層８６４は、表面側絶縁層８６０の一部を構成する絶縁層である。第４表面側絶縁層８６４は、例えばＳｉＯ２を含む材料によって形成されている。以上の工程を経て、表面側絶縁層８６０が形成される。
第４表面側絶縁層８６４を形成する工程では、表面側抵抗層２１を覆うように第３表面側絶縁層８６３上に、例えばＣＶＤによって第４表面側絶縁層８６４が形成される。第４表面側絶縁層８６４は、第３表面側絶縁層８６３の表面８６３Ａに積層される。第４表面側絶縁層８６４は、表面側絶縁層８６０の一部を構成する絶縁層である。第４表面側絶縁層８６４は、例えばＳｉＯ２を含む材料によって形成されている。以上の工程を経て、表面側絶縁層８６０が形成される。
【0121】
図１８は、第３ビアを形成する工程と、端子Ｐ１～Ｐ５を形成する工程と、パッシベーション膜８４３を形成する工程と、個片化する工程とを示している。図１８では、半導体抵抗層２０Ａおよびその周辺の断面構造を示している。
【0122】
第３ビアを形成する工程では、まず例えばエッチングによって複数のビア用開口部が形成される。これらビア用開口部は、第４表面側絶縁層８６４、第３表面側絶縁層８６３、および第２表面側絶縁層８６２をＺ方向に貫通するとともに配線層９１～９５（図３参照）を露出している。図１８では、配線層９１が示されている。続いて、例えばスパッタ法によって複数のビア用開口部内に金属材料が充填される。金属材料は、例えばＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち１つまたは複数が適宜選択される。これにより、第２端子用ビア８２が形成される。第２端子用ビア８２は、表面側絶縁層８６０からＺ方向に露出している。
【0123】
続いて、端子Ｐ１を形成する工程では、例えばスパッタ法によって第４表面側絶縁層８６４上に端子Ｐ１の材料膜であるメタル膜が形成される。メタル膜は、第２端子用ビア８２と接している。メタル膜は、例えばＴｉ、ＴｉＮ、Ｔａ，ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち１つまたは複数が適宜選択される。続いて、リソグラフィおよびエッチングによってメタル膜をパターニングすることによって端子Ｐ１が形成される。なお、図示していないが、端子Ｐ２～Ｐ５も同様に形成される。このように、端子Ｐ１～Ｐ５は、第２端子用ビア８２と接している。
【0124】
続いて、パッシベーション膜８４３を形成する工程では、まず例えば第４表面側絶縁層８６４上および端子Ｐ１～Ｐ５上にパッシベーション膜８４３の材料膜であるパッシベーション材料膜が形成される。続いて、例えばエッチングによってパッシベーション材料膜のうち端子Ｐ１～Ｐ５を覆う部分の一部が除去される。つまり、端子Ｐ１～Ｐ５の一部は、パッシベーション材料膜から露出する。パッシベーション膜８４３には、端子Ｐ１～Ｐ５を露出する開口部８４３Ｘが形成されるともいえる。これにより、パッシベーション材料膜からパッシベーション膜８４３が形成される。パッシベーション膜８４３は、パッシベーション膜４３を構成する膜であり、例えばＳｉＮを含む材料によって形成される。なお、図１８では、端子Ｐ１を露出する開口部８４３Ｘが示されている。開口部８４３Ｘは、開口部４３Ｘに対応する。
【0125】
続いて、個片化する工程では、例えばダイシングブレードを用いて図１８の切断線ＣＬに沿ってパッシベーション膜８４３、表面側絶縁層８６０、基板側絶縁層８５０、および基板８３０（図１１参照）が切断される。これにより、パッシベーション膜４３、表面側絶縁層６０、基板側絶縁層５０、および基板３０が形成される。以上の工程を経て、第１チップ１４が製造される。
【0126】
［作用］
第１実施形態の作用について説明する。
第１チップ１４においては、複数の半導体抵抗層２０の合計の長さに応じて抵抗値が主に設定される。第１実施形態では、半導体抵抗層２０は、Ｚ方向において互いに異なる位置に配置された表面側抵抗層２１および基板側抵抗層２２と、表面側抵抗層２１および基板側抵抗層２２を電気的に直列接続する内部接続部２３と、を含む。これにより、半導体抵抗層２０は、半導体抵抗層２０を折り返す構成となる。このため、半導体抵抗層２０が表面側抵抗層２１および基板側抵抗層２２のいずれか一方のみを含む構成と比較して、平面視における半導体抵抗層２０の長さ寸法を短くすることができる。これにより、Ｘ方向において第１チップ１４の小型化を図ることができる。また、半導体抵抗層２０が表面側抵抗層２１および基板側抵抗層２２のいずれか一方のみを含む構成と比較して、半導体抵抗層２０の合計の長さが同じであれば、複数の半導体抵抗層２０の数を減らすことができる。これにより、Ｙ方向において第１チップ１４の小型化を図ることができる。
第１実施形態の作用について説明する。
第１チップ１４においては、複数の半導体抵抗層２０の合計の長さに応じて抵抗値が主に設定される。第１実施形態では、半導体抵抗層２０は、Ｚ方向において互いに異なる位置に配置された表面側抵抗層２１および基板側抵抗層２２と、表面側抵抗層２１および基板側抵抗層２２を電気的に直列接続する内部接続部２３と、を含む。これにより、半導体抵抗層２０は、半導体抵抗層２０を折り返す構成となる。このため、半導体抵抗層２０が表面側抵抗層２１および基板側抵抗層２２のいずれか一方のみを含む構成と比較して、平面視における半導体抵抗層２０の長さ寸法を短くすることができる。これにより、Ｘ方向において第１チップ１４の小型化を図ることができる。また、半導体抵抗層２０が表面側抵抗層２１および基板側抵抗層２２のいずれか一方のみを含む構成と比較して、半導体抵抗層２０の合計の長さが同じであれば、複数の半導体抵抗層２０の数を減らすことができる。これにより、Ｙ方向において第１チップ１４の小型化を図ることができる。
【0127】
［効果］
第１実施形態によれば、以下の効果が得られる。
（１－１）第１チップ１４は、基板３０と、基板３０上に設けられた素子絶縁層４０と、素子絶縁層４０に設けられた半導体抵抗層２０と、を備える。半導体抵抗層２０は、基板３０の厚さ方向（Ｚ方向）と直交する第１方向（Ｘ方向）に延びる表面側抵抗層２１と、Ｚ方向において表面側抵抗層２１よりも基板３０寄りに配置された基板側抵抗層２２と、表面側抵抗層２１と基板側抵抗層２２とを電気的に直列接続する内部接続部２３と、を含む。
第１実施形態によれば、以下の効果が得られる。
（１－１）第１チップ１４は、基板３０と、基板３０上に設けられた素子絶縁層４０と、素子絶縁層４０に設けられた半導体抵抗層２０と、を備える。半導体抵抗層２０は、基板３０の厚さ方向（Ｚ方向）と直交する第１方向（Ｘ方向）に延びる表面側抵抗層２１と、Ｚ方向において表面側抵抗層２１よりも基板３０寄りに配置された基板側抵抗層２２と、表面側抵抗層２１と基板側抵抗層２２とを電気的に直列接続する内部接続部２３と、を含む。
【0128】
この構成によれば、半導体抵抗層２０が表面側抵抗層２１および基板側抵抗層２２のいずれか一方のみを含む構成と比較して、平面視における半導体抵抗層２０の長さ方向（Ｘ方向）の長さを短くすることができる。これにより、Ｘ方向において第１チップ１４の小型化を図ることができる。
【0129】
（１－２）基板側抵抗層２２は、Ｚ方向から視て、表面側抵抗層２１とオーバーラップしているオーバーラップ領域２２Ｒを含む。
この構成によれば、基板側抵抗層２２がオーバーラップ領域２２Ｒを含まない構成と比較して、第１チップ１４の小型化を図ることができる。
この構成によれば、基板側抵抗層２２がオーバーラップ領域２２Ｒを含まない構成と比較して、第１チップ１４の小型化を図ることができる。
【0130】
（１－３）オーバーラップ領域２２Ｒは、基板側抵抗層２２のＸ方向の全体にわたり形成されている。
この構成によれば、基板側抵抗層２２が表面側抵抗層２１に対してＸ方向にずれた部分を含む場合と比較して、Ｘ方向における第１チップ１４の小型化を図ることができる。
この構成によれば、基板側抵抗層２２が表面側抵抗層２１に対してＸ方向にずれた部分を含む場合と比較して、Ｘ方向における第１チップ１４の小型化を図ることができる。
【0131】
（１－４）オーバーラップ領域２２Ｒは、基板側抵抗層２２のＹ方向の全体にわたり形成されている。
この構成によれば、基板側抵抗層２２が表面側抵抗層２１に対してＹ方向にずれた部分を含む場合と比較して、Ｙ方向における第１チップ１４の小型化を図ることができる。
この構成によれば、基板側抵抗層２２が表面側抵抗層２１に対してＹ方向にずれた部分を含む場合と比較して、Ｙ方向における第１チップ１４の小型化を図ることができる。
【0132】
（１－５）素子絶縁層４０は、基板３０上に設けられた基板側絶縁層５０と、基板側絶縁層５０上に積層された表面側絶縁層６０と、を備える。基板側絶縁層５０は、複数のエッチングストッパ膜５１と、エッチングストッパ膜５１の応力緩和となる複数の層間絶縁膜５２とが１つずつ交互に積層された構成である。半導体抵抗層２０は、表面側絶縁層６０に埋め込まれている。
【0133】
この構成によれば、表面側絶縁層６０に埋め込まれた半導体抵抗層２０と基板３０との間に基板側絶縁層５０が介在することによって半導体抵抗層２０と基板３０とのＺ方向の間の距離を大きくとることができる。したがって、第１チップ１４の絶縁耐圧の向上を図ることができる。
【0134】
また、複数のエッチングストッパ膜５１と、エッチングストッパ膜５１の応力緩和となる複数の層間絶縁膜５２とが１つずつ交互に積層された基板側絶縁層５０が構成となることによって、基板側絶縁層５０を厚くしても第１チップ１４の反り量の増加を抑制できる。
【0135】
（１－６）内部接続部２３の内部配線層２３Ｃ、第１外部接続部２４の第１外部配線層２４Ｃ、および第２外部接続部２５の第２外部配線層２５Ｃは、Ｚ方向において互いに同じ位置に配置されている。
【0136】
この構成によれば、内部配線層２３Ｃ、第１外部配線層２４Ｃ、および第２外部配線層２５Ｃを共通の工程で形成することができる。したがって、第１チップ１４の製造工程の簡略化を図ることができる。
【0137】
（１－７）内部接続部２３の第２内部ビア２３Ｂと、第１外部接続部２４の第１基板側ビア２４Ａおよび第２基板側ビア２４Ｂとは、Ｚ方向において互いに同じ位置に配置されている。第２内部ビア２３Ｂ、第１基板側ビア２４Ａ、および第２基板側ビア２４Ｂの各々のＺ方向の長さは互いに等しい。
【0138】
この構成によれば、第２内部ビア２３Ｂ、第１基板側ビア２４Ａ、および第２基板側ビア２４Ｂを共通の工程で形成することができる。したがって、第１チップ１４の製造工程の簡略化を図ることができる。
【0139】
（１－８）内部接続部２３の第１内部ビア２３Ａと、第２外部接続部２５の第１表面側ビア２５Ａおよび第２表面側ビア２５Ｂとは、Ｚ方向において互いに同じ位置に配置されている。第１内部ビア２３Ａ、第１表面側ビア２５Ａ、および第２表面側ビア２５Ｂの各々のＺ方向の長さは互いに等しい。
【0140】
この構成によれば、第１内部ビア２３Ａ、第１表面側ビア２５Ａ、および第２表面側ビア２５Ｂを共通の工程で形成することができる。したがって、第１チップ１４の製造工程の簡略化を図ることができる。
【0141】
＜第２実施形態＞
図１９および図２０を参照して、第２実施形態の半導体モジュール１０の構成について説明する。第２実施形態の半導体モジュール１０は、第１実施形態の半導体モジュール１０と比較して、半導体抵抗層２０の基板側抵抗層２２および内部接続部２３の構成が異なる。以下では、第１実施形態と異なる点について詳細に説明し、第１実施形態と共通の構成要素には同一符号を付し、その説明を省略する。
図１９および図２０を参照して、第２実施形態の半導体モジュール１０の構成について説明する。第２実施形態の半導体モジュール１０は、第１実施形態の半導体モジュール１０と比較して、半導体抵抗層２０の基板側抵抗層２２および内部接続部２３の構成が異なる。以下では、第１実施形態と異なる点について詳細に説明し、第１実施形態と共通の構成要素には同一符号を付し、その説明を省略する。
【0142】
［半導体抵抗層の接続構成］
図１９は、複数の半導体抵抗層２０の一部の平面構造を示している。図２０は、図１９のＦ２０－Ｆ２０線で第１チップ１４を切断した断面構造を示している。なお、図１９では、図面の理解を容易にするため、平面視で重なる部品の外形線を互いにずらして示している。
図１９は、複数の半導体抵抗層２０の一部の平面構造を示している。図２０は、図１９のＦ２０－Ｆ２０線で第１チップ１４を切断した断面構造を示している。なお、図１９では、図面の理解を容易にするため、平面視で重なる部品の外形線を互いにずらして示している。
【0143】
図１９および図２０に示すように、第２実施形態の基板側抵抗層２２の長さ寸法（基板側抵抗層２２のＸ方向の長さ）は、第１実施形態の基板側抵抗層２２の長さ寸法よりも長い。第２実施形態の基板側抵抗層２２の長さ寸法は、表面側抵抗層２１の長さ寸法（表面側抵抗層２１のＸ方向の長さ）よりも短い。
【0144】
基板側抵抗層２２の第２端部２２Ｂは、平面視において表面側抵抗層２１の第２端部２１Ｂと重なる位置に配置されている。一例では、基板側抵抗層２２のＸ方向の両端面のうち第２端部２２Ｂに近い方の端面は、表面側抵抗層２１のＸ方向の両端面のうち第２端部２１Ｂに近い方の端面とＸ方向において同じ位置に配置されている。このため、基板側抵抗層２２のオーバーラップ領域２２Ｒは、基板側抵抗層２２のＸ方向の全体にわたり形成されている。また、第２実施形態では、オーバーラップ領域２２Ｒは、基板側抵抗層２２のＹ方向の全体にわたり形成されている。このように、第２実施形態では、基板側抵抗層２２は、平面視において表面側抵抗層２１からはみ出す部分を有していない。
【0145】
第２実施形態の内部接続部２３は、第１実施形態の第１内部ビア２３Ａ、第２内部ビア２３Ｂ、および内部配線層２３Ｃ（図６参照）に代えて、内部ビア２３Ｄによって構成されている。内部ビア２３Ｄは、Ｚ方向において基板側抵抗層２２と表面側抵抗層２１との間に配置されている。
【0146】
内部ビア２３Ｄは、表面側抵抗層２１と基板側抵抗層２２のオーバーラップ領域２２Ｒとの双方を接続している。一例では、内部ビア２３Ｄは、Ｘ方向における表面側抵抗層２１および基板側抵抗層２２の端部同士を接続している。第２実施形態では、内部ビア２３Ｄは、表面側抵抗層２１の第２端部２１Ｂと基板側抵抗層２２の第２端部２２Ｂとを接続している。
【0147】
内部ビア２３Ｄは、Ｚ方向に延びている。内部ビア２３Ｄは、表面側抵抗層２１と基板側抵抗層２２とのＺ方向の間の表面側絶縁層６０をＺ方向に貫通している。図１９および図２０に示すように、内部ビア２３Ｄは４つであるが、これに限られない。内部ビア２３Ｄの数は任意に変更可能である。
【0148】
［第１チップの製造方法］
次に、第１チップ１４の製造方法について説明する。以下では、第１実施形態と異なる点について説明し、第１実施形態と共通の製造工程については説明を省略する。
次に、第１チップ１４の製造方法について説明する。以下では、第１実施形態と異なる点について説明し、第１実施形態と共通の製造工程については説明を省略する。
【0149】
第２実施形態の第１チップ１４の製造方法では、第１実施形態と比較して、内部配線層２３Ｃ、第２内部ビア２３Ｂ、および第１内部ビア２３Ａが形成される工程が省略される一方、内部ビア２３Ｄを形成する工程が追加される。内部ビア２３Ｄを形成する工程は、第２表面側絶縁層８６２上に形成された基板側抵抗層２２を覆うように第３表面側絶縁層８６３（図１５参照）が形成された後、実施される。内部ビア２３Ｄを形成する工程では、例えばエッチングによって第３表面側絶縁層８６３にビア用開口部が形成される。ビア用開口部は、第３表面側絶縁層８６３をＺ方向に貫通することによって基板側抵抗層２２の第２端部２２Ｂを露出している。続いて、例えばスパッタ法によってビア用開口部内に金属材料が充填される。金属材料は、例えばＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち１つまたは複数が適宜選択される。これにより、内部ビア２３Ｄが形成される。内部ビア２３Ｄが形成された後、第３表面側絶縁層８６３上に表面側抵抗層２１が形成される。これにより、表面側抵抗層２１の第２端部２１Ｂは内部ビア２３Ｄに接続される。その後の工程は、第１実施形態と概ね共通である。
【0150】
［効果］
第２実施形態によれば、以下の効果が得られる。
（２－１）内部接続部２３は、表面側抵抗層２１と基板側抵抗層２２のオーバーラップ領域２２Ｒとの双方に接続された内部ビア２３Ｄによって構成されている。
第２実施形態によれば、以下の効果が得られる。
（２－１）内部接続部２３は、表面側抵抗層２１と基板側抵抗層２２のオーバーラップ領域２２Ｒとの双方に接続された内部ビア２３Ｄによって構成されている。
【0151】
この構成によれば、内部接続部２３として基板側抵抗層２２に接続されるビア、表面側抵抗層２１に接続されるビア、およびこれらビアと接続される配線層を備える構成と比較して、表面側抵抗層２１と基板側抵抗層２２との接続構成の簡素化を図ることができる。
【0152】
（２－２）内部ビア２３Ｄは、Ｘ方向における表面側抵抗層２１および基板側抵抗層２２の第２端部２１Ｂ，２２Ｂ同士を接続している。
この構成によれば、表面側抵抗層２１、基板側抵抗層２２、および内部ビア２３Ｄによって構成される１つの半導体抵抗層２０の電流経路を長くすることができる。
この構成によれば、表面側抵抗層２１、基板側抵抗層２２、および内部ビア２３Ｄによって構成される１つの半導体抵抗層２０の電流経路を長くすることができる。
【0153】
＜第３実施形態＞
図２１～図２３を参照して、第３実施形態の半導体モジュール１０の構成について説明する。第３実施形態の半導体モジュール１０は、第１実施形態の半導体モジュール１０と比較して、第１チップ１４における第２外部接続部２５の構成が異なる。以下では、第１実施形態と異なる点について詳細に説明し、第１実施形態と共通の構成要素には同一符号を付し、その説明を省略する。
図２１～図２３を参照して、第３実施形態の半導体モジュール１０の構成について説明する。第３実施形態の半導体モジュール１０は、第１実施形態の半導体モジュール１０と比較して、第１チップ１４における第２外部接続部２５の構成が異なる。以下では、第１実施形態と異なる点について詳細に説明し、第１実施形態と共通の構成要素には同一符号を付し、その説明を省略する。
【0154】
［半導体抵抗層の接続構成］
図２１は、複数の半導体抵抗層２０の一部の平面構造を示している。図２２は、図２１のＦ２２－Ｆ２２線で第１チップ１４を切断した断面構造を示している。図２３は、図２１のＦ２３－Ｆ２３線で第１チップ１４を切断した断面構造を示している。なお、図２１では、図面の理解を容易にするため、平面視で重なる部品の外形線を互いにずらして示している。
図２１は、複数の半導体抵抗層２０の一部の平面構造を示している。図２２は、図２１のＦ２２－Ｆ２２線で第１チップ１４を切断した断面構造を示している。図２３は、図２１のＦ２３－Ｆ２３線で第１チップ１４を切断した断面構造を示している。なお、図２１では、図面の理解を容易にするため、平面視で重なる部品の外形線を互いにずらして示している。
【0155】
図２１および図２２に示すように、第２外部接続部２５は、Ｚ方向において半導体抵抗層２０の表面側抵抗層２１に対して基板側抵抗層２２とは反対側に配置されている。第２外部接続部２５は、第１実施形態と同様に、平面視において表面側抵抗層２１の第１端部２１Ａと重なる位置に配置されている。
【0156】
図２２および図２３に示すように、第３実施形態の第２外部接続部２５では、第１表面側ビア２５Ａ、第２表面側ビア２５Ｂ、および第２外部配線層２５Ｃが一体に形成されている。第２外部接続部２５は、Ｔｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち少なくとも１つを含む材料によって形成されている。一例では、第２外部接続部２５は、Ａｌを含む材料によって形成されている。
【0157】
第１表面側ビア２５Ａは、第２半導体抵抗層２０２の表面側抵抗層２１における第１端部２１Ａに接続されている。第２表面側ビア２５Ｂは、第３半導体抵抗層２０３の表面側抵抗層２１における第１端部２１Ａに接続されている。図示された例では、第１表面側ビア２５Ａおよび第２表面側ビア２５Ｂの各々は１つであるが、これに限られない。第１表面側ビア２５Ａおよび第２表面側ビア２５Ｂの各々の数は任意に変更可能である。
【0158】
第２外部配線層２５Ｃは、Ｚ方向において表面側抵抗層２１に対して基板側抵抗層２２とは反対側に配置されている。第２外部配線層２５Ｃは、素子絶縁層４０の素子表面４１上に形成されている。第２外部配線層２５Ｃは、パッシベーション膜４３によって覆われている。第２外部配線層２５Ｃと表面側抵抗層２１とのＺ方向の間には表面側絶縁層６０の一部が介在している。このため、第１表面側ビア２５Ａおよび第２表面側ビア２５Ｂの双方は、第２外部配線層２５Ｃと表面側抵抗層２１とのＺ方向の間に介在する表面側絶縁層６０をＺ方向に貫通している。
【0159】
［第１チップの製造方法］
次に、第１チップ１４の製造方法について説明する。以下では、第１実施形態と異なる点について説明し、第１実施形態と共通の製造工程については説明を省略する。
次に、第１チップ１４の製造方法について説明する。以下では、第１実施形態と異なる点について説明し、第１実施形態と共通の製造工程については説明を省略する。
【0160】
第３実施形態の第１チップ１４の製造方法は、第１実施形態と比較して、第２外部接続部２５の製造工程が異なる。第３実施形態では、第２外部接続部２５を形成する工程は、表面側抵抗層２１を覆う第４表面側絶縁層８６４（図１７参照）が形成された後に実施される。
【0161】
第２外部接続部２５を形成する工程は、第４表面側絶縁層８６４に、表面側抵抗層２１に接続される第１表面側ビア２５Ａおよび第２表面側ビア２５Ｂを形成する工程を含む。より詳細には、まず例えばエッチングによって第１ビア用開口部および第２ビア用開口部を第４表面側絶縁層８６４に形成する。続いて、例えばスパッタ法によって第１ビア用開口部内および第２ビア用開口部内に金属材料が充填される。金属材料は、例えばＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち１つまたは複数が適宜選択される。これにより、第１表面側ビア２５Ａおよび第２表面側ビア２５Ｂが形成される。
【0162】
第２外部接続部２５を形成する工程は、第１表面側ビア２５Ａおよび第２表面側ビア２５Ｂを接続する第２外部配線層２５Ｃを形成する工程を含む。この工程では、まず例えばスパッタ法によって第４表面側絶縁層８６４上に金属層が形成される。金属層は、例えばＴｉ、ＴｉＮ、Ｔａ、ＴａＮ、Ａｕ、Ａｇ、Ｃｕ、Ａｌ、およびＷのうち１つまたは複数が適宜選択される。続いて、金属層をパターニングすることによって第２外部配線層２５Ｃが形成される。以上の工程を経て、第２外部接続部２５が製造される。
【0163】
その後、第４表面側絶縁層８６４上に第２外部配線層２５Ｃを覆うようにパッシベーション膜８４３（図１８参照）が形成される。そしてその後の工程は、第１実施形態と概ね共通である。
【0164】
［効果］
第３実施形態によれば、以下の効果が得られる。
（３－１）第２外部配線層２５Ｃは、Ｚ方向において表面側抵抗層２１に対して基板側抵抗層２２とは反対側に配置されている。
第３実施形態によれば、以下の効果が得られる。
（３－１）第２外部配線層２５Ｃは、Ｚ方向において表面側抵抗層２１に対して基板側抵抗層２２とは反対側に配置されている。
【0165】
この構成によれば、Ｚ方向において第２外部接続部２５が第１外部接続部２４と同じ位置に配置されることが回避される。Ｘ方向から視て、第２外部接続部２５が第１外部接続部２４と重なることが回避される。このため、表面側抵抗層２１のＸ方向の長さおよび基板側抵抗層２２のＸ方向の長さの各々の設定の自由度の向上を図ることができる。
【0166】
＜第４実施形態＞
図２４～図２７を参照して、第４実施形態の半導体モジュール１０の構成について説明する。第４実施形態の半導体モジュール１０では、第２実施形態の半導体モジュール１０と比較して、半導体抵抗層２０の基板側抵抗層２２、第１外部接続部２４、および第２外部接続部２５の構成が異なる。以下では、第１実施形態と異なる点について詳細に説明し、第１実施形態と共通の構成要素には同一符号を付し、その説明を省略する。
図２４～図２７を参照して、第４実施形態の半導体モジュール１０の構成について説明する。第４実施形態の半導体モジュール１０では、第２実施形態の半導体モジュール１０と比較して、半導体抵抗層２０の基板側抵抗層２２、第１外部接続部２４、および第２外部接続部２５の構成が異なる。以下では、第１実施形態と異なる点について詳細に説明し、第１実施形態と共通の構成要素には同一符号を付し、その説明を省略する。
【0167】
［半導体抵抗層の接続構成］
図２４は、複数の半導体抵抗層２０の一部の平面構造を示している。図２５は、図２４のＦ２５－Ｆ２５線で第１チップ１４を切断した断面構造を示している。図２６は、図２４のＦ２６－Ｆ２６線で第１チップ１４を切断した断面構造を示している。図２７は、図２４のＦ２７－Ｆ２７線で第１チップ１４を切断した断面構造を示している。なお、図２４では、図面の理解を容易にするため、平面視で重なる部品の外形線を互いにずらして示している。
図２４は、複数の半導体抵抗層２０の一部の平面構造を示している。図２５は、図２４のＦ２５－Ｆ２５線で第１チップ１４を切断した断面構造を示している。図２６は、図２４のＦ２６－Ｆ２６線で第１チップ１４を切断した断面構造を示している。図２７は、図２４のＦ２７－Ｆ２７線で第１チップ１４を切断した断面構造を示している。なお、図２４では、図面の理解を容易にするため、平面視で重なる部品の外形線を互いにずらして示している。
【0168】
図２４に示すように、第４実施形態の第１外部接続部２４は、第２実施形態と比較して、Ｘ方向における配置位置が異なる。具体的には、平面視において、第１外部接続部２４は、第２外部接続部２５と重なる位置に配置されている。換言すると、第１外部接続部２４は、半導体抵抗層２０の表面側抵抗層２１の第１端部２１Ａと重なる位置に配置されている。つまり、第１外部接続部２４および第２外部接続部２５は、表面側抵抗層２１の第１端部２１Ａにおいて、平面視において互いに重なるように設けられている。
【0169】
図２５に示すように、第１外部接続部２４は、Ｙ方向に隣り合う２つの半導体抵抗層２０の基板側抵抗層２２の第１端部２２Ａ同士を接続している。このため、第１端部２２Ａは平面視において表面側抵抗層２１の第１端部２１Ａと重なる位置に配置されている。図２６に示すとおり、第４実施形態では、基板側抵抗層２２の長さ寸法（基板側抵抗層２２のＸ方向の長さ）は、表面側抵抗層２１の長さ寸法（表面側抵抗層２１のＸ方向の長さ）と等しい。ここで、基板側抵抗層２２の長さ寸法と表面側抵抗層２１の長さ寸法との差が例えば表面側抵抗層２１の長さ寸法の１０％以内であれば、基板側抵抗層２２の長さ寸法が表面側抵抗層２１の長さ寸法と等しいといえる。
【0170】
図２７に示すように、第２外部接続部２５は、Ｙ方向に隣り合う２つの半導体抵抗層２０の表面側抵抗層２１の第１端部２１Ａ同士を接続している。図２５および図２７に示すように、第１外部接続部２４および第２外部接続部２５では、電気的に接続する２つの半導体抵抗層２０が１つ分ずれている。
【0171】
図２７に示すとおり、第４実施形態の第２外部接続部２５の構成は、第３実施形態の第２外部接続部２５の構成と同じである。一例では、第２外部接続部２５の第１表面側ビア２５Ａおよび第２表面側ビア２５Ｂを構成する材料と、第１外部接続部２４の第１基板側ビア２４Ａおよび第２基板側ビア２４Ｂを構成する材料とは、互いに異なる。
【0172】
［第１チップの製造方法］
次に、第１チップ１４の製造方法について説明する。以下では、第１実施形態と異なる点について説明し、第１実施形態と共通の製造工程については説明を省略する。
次に、第１チップ１４の製造方法について説明する。以下では、第１実施形態と異なる点について説明し、第１実施形態と共通の製造工程については説明を省略する。
【0173】
第４実施形態の第１チップ１４の製造方法では、第１実施形態と比較して、内部配線層２３Ｃ、第２内部ビア２３Ｂ、および第１内部ビア２３Ａが形成される工程が省略される一方、内部ビア２３Ｄを形成する工程が追加される。また、第４実施形態の第１チップ１４の製造方法は、第１実施形態と比較して、第２外部接続部２５の製造工程が異なる。内部ビア２３Ｄを形成する工程は、第２実施形態の内部ビア２３Ｄを形成する工程と同様である。第２外部接続部２５を形成する工程は、第３実施形態の第２外部接続部２５を形成する工程と同様である。
【0174】
［効果］
第４実施形態によれば、以下の効果が得られる。
（４－１）Ｘ方向において、表面側抵抗層２１の長さと基板側抵抗層２２の長さとは互いに等しい。この構成によれば、第１チップ１４のＸ方向の範囲内において、表面側抵抗層２１のＸ方向の長さおよび基板側抵抗層２２のＸ方向の長さの各々を最大限延ばすことができる。
第４実施形態によれば、以下の効果が得られる。
（４－１）Ｘ方向において、表面側抵抗層２１の長さと基板側抵抗層２２の長さとは互いに等しい。この構成によれば、第１チップ１４のＸ方向の範囲内において、表面側抵抗層２１のＸ方向の長さおよび基板側抵抗層２２のＸ方向の長さの各々を最大限延ばすことができる。
【0175】
（４－２）第１外部接続部２４および第２外部接続部２５は、表面側抵抗層２１の第１端部２１Ａにおいて、平面視において互いに重なるように設けられている。
この構成によれば、表面側抵抗層２１および基板側抵抗層２２の各々における電流経路を長くとることができる。
この構成によれば、表面側抵抗層２１および基板側抵抗層２２の各々における電流経路を長くとることができる。
【0176】
＜第５実施形態＞
図２８～図３２を参照して、第５実施形態の半導体モジュール１０の構成について説明する。第５実施形態の半導体モジュール１０は、第２実施形態の半導体モジュール１０と比較して、半導体抵抗層２０の基板側抵抗層２２、第１外部接続部２４、および第２外部接続部２５の構成が異なる。以下では、第１実施形態と異なる点について詳細に説明し、第１実施形態と共通の構成要素には同一符号を付し、その説明を省略する。
図２８～図３２を参照して、第５実施形態の半導体モジュール１０の構成について説明する。第５実施形態の半導体モジュール１０は、第２実施形態の半導体モジュール１０と比較して、半導体抵抗層２０の基板側抵抗層２２、第１外部接続部２４、および第２外部接続部２５の構成が異なる。以下では、第１実施形態と異なる点について詳細に説明し、第１実施形態と共通の構成要素には同一符号を付し、その説明を省略する。
【0177】
［半導体抵抗層の接続構成］
図２８は複数の半導体抵抗層２０の平面構造を示し、図２９は複数の基板側抵抗層２２の平面構造を示している。図３０は、図２８のＦ３０－Ｆ３０線で第１チップ１４を切断した断面構造を示している。図３１は、図２８のＦ３１－Ｆ３１線で第１チップ１４を切断した断面構造を示している。図３２は、図２８のＦ３２－Ｆ３２線で第１チップ１４を切断した断面構造を示している。なお、図２８では、図面の理解を容易にするため、平面視で重なる部品の外形線を互いにずらして示している。
図２８は複数の半導体抵抗層２０の平面構造を示し、図２９は複数の基板側抵抗層２２の平面構造を示している。図３０は、図２８のＦ３０－Ｆ３０線で第１チップ１４を切断した断面構造を示している。図３１は、図２８のＦ３１－Ｆ３１線で第１チップ１４を切断した断面構造を示している。図３２は、図２８のＦ３２－Ｆ３２線で第１チップ１４を切断した断面構造を示している。なお、図２８では、図面の理解を容易にするため、平面視で重なる部品の外形線を互いにずらして示している。
【0178】
図２８および図２９に示すように、第５実施形態の第１外部接続部２４は、第２実施形態と比較して、Ｘ方向における配置位置が異なる。具体的には、平面視において、第１外部接続部２４は、第２外部接続部２５と重なる位置に配置されている。換言すると、第１外部接続部２４は、半導体抵抗層２０の表面側抵抗層２１の第１端部２１Ａと重なる位置に配置されている。つまり、第１外部接続部２４および第２外部接続部２５は、表面側抵抗層２１の第１端部２１Ａにおいて、平面視において互いに重なるように設けられている。
【0179】
図２９に示すように、第５実施形態の第１外部接続部２４は、第１基板側ビア２４Ａ、第２基板側ビア２４Ｂ、および第１外部配線層２４Ｃ（図８参照）に代えて、接続配線層７０を含む。接続配線層７０は、Ｙ方向において隣り合う２つの基板側抵抗層２２の間に設けられ、かつこれら基板側抵抗層２２と一体に設けられている。接続配線層７０は、これら基板側抵抗層２２の第１端部２２Ａ同士を繋ぐように形成されている。一例では、接続配線層７０の幅寸法（接続配線層７０のＸ方向の大きさ）は、基板側抵抗層２２の幅寸法（基板側抵抗層２２のＹ方向の大きさ）と等しい。ここで、接続配線層７０の幅寸法と基板側抵抗層２２の幅寸法との差が例えば基板側抵抗層２２の幅寸法の１０％以内であれば、接続配線層７０の幅寸法が基板側抵抗層２２の幅寸法と等しいといえる。なお、接続配線層７０の幅寸法は任意に変更可能である。なお、図２９では、図面を容易に理解するため、基板側抵抗層２２の第１端部２２Ａと接続配線層７０との境界を二点鎖線で示している。
【0180】
図３０に示すように、接続配線層７０は、Ｚ方向において基板側抵抗層２２と同じ位置に設けられている。また、接続配線層７０の厚さは、基板側抵抗層２２の厚さと等しい。ここで、接続配線層７０の厚さと基板側抵抗層２２の厚さとの差が基板側抵抗層２２の厚さの１０％以内であれば、接続配線層７０の厚さが基板側抵抗層２２の厚さと等しいといえる。接続配線層７０は、基板側抵抗層２２と同じ材料によって形成されている。一例では、接続配線層７０は、ＣｒＳｉを含む材料によって形成されている。
【0181】
図３１に示すように、表面側抵抗層２１と基板側抵抗層２２とは、表面側抵抗層２１の第２端部２１Ｂと基板側抵抗層２２の第２端部２２Ｂとを内部ビア２３Ｄが接続することによって電気的に直列接続されている。このように、基板側抵抗層２２の長さ寸法は、表面側抵抗層２１の長さ寸法と等しい。
【0182】
図３１および図３２に示すように、第５実施形態の第２外部接続部２５は、第３実施形態の第２外部接続部２５の構成と同じである。一例では、第２外部接続部２５を構成する材料と、第１外部接続部２４を構成する材料とは、互いに異なる。
【0183】
［第１チップの製造方法］
次に、第１チップ１４の製造方法について説明する。以下では、第４実施形態と異なる点について説明し、第４実施形態と共通の製造工程については説明を省略する。
次に、第１チップ１４の製造方法について説明する。以下では、第４実施形態と異なる点について説明し、第４実施形態と共通の製造工程については説明を省略する。
【0184】
第５実施形態の第１チップ１４の製造方法は、第４実施形態と比較して、第１外部接続部２４を形成する工程が異なる。第５実施形態の第１チップ１４の製造方法は、第１外部配線層２４Ｃを形成する工程と、第１基板側ビア２４Ａおよび第２基板側ビア２４Ｂを形成する工程とが省略される一方、接続配線層７０を形成する工程を含む。
【0185】
接続配線層７０を形成する工程は、基板側抵抗層２２を形成する工程と共通の工程で実施される。つまり、基板側抵抗層２２と接続配線層７０とは一体に形成される。このため、第１チップ１４の製造方法は、第２表面側絶縁層８６２（図１４参照）に基板側抵抗層２２および接続配線層７０を形成する工程を含む。このため、接続配線層７０は、基板側抵抗層２２と同じ材料によって形成される。なお、その後の工程は、第４実施形態と同様である。
【0186】
［効果］
第５実施形態によれば、以下の効果が得られる。
（５－１）第１外部接続部２４は、第１半導体抵抗層２０１の基板側抵抗層２２および第２半導体抵抗層２０２の基板側抵抗層２２とＺ方向において同じ位置に設けられ、両基板側抵抗層２２を接続する接続配線層７０を含む。
第５実施形態によれば、以下の効果が得られる。
（５－１）第１外部接続部２４は、第１半導体抵抗層２０１の基板側抵抗層２２および第２半導体抵抗層２０２の基板側抵抗層２２とＺ方向において同じ位置に設けられ、両基板側抵抗層２２を接続する接続配線層７０を含む。
【0187】
この構成によれば、第１外部接続部２４として第１半導体抵抗層２０１の基板側抵抗層２２に接続されるビア、第２半導体抵抗層２０２の基板側抵抗層２２に接続されるビア、およびこれらビアと接続される配線層を備える構成と比較して、第１半導体抵抗層２０１の基板側抵抗層２２と第２半導体抵抗層２０２の基板側抵抗層２２との接続構成の簡素化を図ることができる。
【0188】
（５－２）内部接続部２３、第１外部接続部２４、および第２外部接続部２５の各々は、Ｚ方向において基板側抵抗層２２と同じ位置、または基板側抵抗層２２に対して基板３０とは反対側の位置に設けられている。
【0189】
この構成によれば、基板３０と、内部接続部２３、第１外部接続部２４、および第２外部接続部２５の各々とのＺ方向の間の距離を大きくとることができる。したがって、第１チップ１４の絶縁耐圧の向上を図ることができる。
【0190】
（５－３）接続配線層７０は、基板側抵抗層２２と一体に形成されている。
この構成によれば、第１外部接続部２４が基板側抵抗層２２とは別の部品として形成される場合と比較して、第１外部接続部２４および基板側抵抗層２２を容易に形成することができる。このため、第１チップ１４の製造工程の簡略化を図ることができる。
この構成によれば、第１外部接続部２４が基板側抵抗層２２とは別の部品として形成される場合と比較して、第１外部接続部２４および基板側抵抗層２２を容易に形成することができる。このため、第１チップ１４の製造工程の簡略化を図ることができる。
【0191】
（５－４）接続配線層７０は、基板側抵抗層２２と同じ材料によって形成されている。
この構成によれば、接続配線層７０が基板側抵抗層２２の一部として構成することができる。したがって、接続配線層７０が半導体抵抗層２０の一部を構成することができるので、半導体抵抗層２０の長さを長くとることができる。
この構成によれば、接続配線層７０が基板側抵抗層２２の一部として構成することができる。したがって、接続配線層７０が半導体抵抗層２０の一部を構成することができるので、半導体抵抗層２０の長さを長くとることができる。
【0192】
＜第６実施形態＞
図３３～図３６を参照して、第６実施形態の半導体モジュール１０の構成について説明する。第６実施形態の半導体モジュール１０は、第５実施形態の半導体モジュール１０と比較して、半導体抵抗層２０の表面側抵抗層２１および第２外部接続部２５の構成が異なる。以下では、第１実施形態と異なる点について詳細に説明し、第１実施形態と共通の構成要素には同一符号を付し、その説明を省略する。
図３３～図３６を参照して、第６実施形態の半導体モジュール１０の構成について説明する。第６実施形態の半導体モジュール１０は、第５実施形態の半導体モジュール１０と比較して、半導体抵抗層２０の表面側抵抗層２１および第２外部接続部２５の構成が異なる。以下では、第１実施形態と異なる点について詳細に説明し、第１実施形態と共通の構成要素には同一符号を付し、その説明を省略する。
【0193】
［半導体抵抗層の接続構成］
図３３は複数の半導体抵抗層２０の平面構造を示している。図３４は、図３３のＦ３４－Ｆ３４線で第１チップ１４を切断した断面構造を示している。図３５は、図３３のＦ３５－Ｆ３５線で第１チップ１４を切断した断面構造を示している。図３６は、図３３のＦ３６－Ｆ３６線で第１チップ１４を切断した断面構造を示している。なお、図３３では、図面の理解を容易にするため、平面視で重なる部品の外形線を互いにずらして示している。
図３３は複数の半導体抵抗層２０の平面構造を示している。図３４は、図３３のＦ３４－Ｆ３４線で第１チップ１４を切断した断面構造を示している。図３５は、図３３のＦ３５－Ｆ３５線で第１チップ１４を切断した断面構造を示している。図３６は、図３３のＦ３６－Ｆ３６線で第１チップ１４を切断した断面構造を示している。なお、図３３では、図面の理解を容易にするため、平面視で重なる部品の外形線を互いにずらして示している。
【0194】
図３３および図３５に示すように、第６実施形態の内部接続部２３は、第５実施形態（第２実施形態）の内部接続部２３と同様である。また、第５実施形態と同様に、表面側抵抗層２１のＸ方向の長さと基板側抵抗層２２のＸ方向の長さとは互いに等しい。また、基板側抵抗層２２のオーバーラップ領域２２Ｒは、Ｘ方向において基板側抵抗層２２の全体にわたり形成されている。またオーバーラップ領域２２Ｒは、Ｙ方向において基板側抵抗層２２の全体にわたり形成されている。
【0195】
図３４に示すように、第６実施形態の第１外部接続部２４は、第５実施形態の第１外部接続部２４と同様である。なお、第６実施形態では、説明の便宜上、第５実施形態の第１外部接続部２４における接続配線層７０を「第１接続配線層７１」とする。このため、第１外部接続部２４は、第１半導体抵抗層２０１の基板側抵抗層２２および第２半導体抵抗層２０２の基板側抵抗層２２とＺ方向において同じ位置に設けられ、両基板側抵抗層２２を接続する第１接続配線層７１を含む。
【0196】
図３３および図３６に示すように、第６実施形態の第２外部接続部２５は、第１表面側ビア２５Ａ、第２表面側ビア２５Ｂ、および第２外部配線層２５Ｃ（図３２参照）に代えて、第２接続配線層７２を含む。第２接続配線層７２は、Ｙ方向において隣り合う２つの表面側抵抗層２１の間に設けられ、かつこれら表面側抵抗層２１と一体に設けられている。一例では、図３３に示すように、第２半導体抵抗層２０２の表面側抵抗層２１および第３半導体抵抗層２０３の表面側抵抗層２１を接続している。なお、図３３では、図面を容易に理解するために表面側抵抗層２１の第１端部２１Ａと第２接続配線層７２との境界を二点鎖線で示している。
【0197】
第２接続配線層７２は、これら表面側抵抗層２１の第１端部２１Ａ同士を繋ぐように形成されている。第１接続配線層７１および第２接続配線層７２は、表面側抵抗層２１の第１端部２１Ａにおいて、平面視において互いに重なる位置に設けられている。
【0198】
一例では、第２接続配線層７２の幅寸法（第２接続配線層７２のＸ方向の大きさ）は、表面側抵抗層２１の幅寸法（表面側抵抗層２１のＹ方向の大きさ）と等しい。ここで、第２接続配線層７２の幅寸法と表面側抵抗層２１の幅寸法との差が例えば表面側抵抗層２１の幅寸法の１０％以内であれば、第２接続配線層７２の幅寸法が表面側抵抗層２１の幅寸法と等しいといえる。また一例では、第２接続配線層７２の幅寸法は、第１接続配線層７１の幅寸法と等しい。ここで、第２接続配線層７２の幅寸法と第１接続配線層７１の幅寸法との差が例えば第１接続配線層７１の幅寸法の１０％以内であれば、第２接続配線層７２の幅寸法が第１接続配線層７１の幅寸法と等しいといえる。また一例では、第２接続配線層７２の長さ寸法（第２接続配線層７２のＹ方向の長さ）は、第１接続配線層７１の長さ寸法（第１接続配線層７１のＹ方向の長さ）と等しい。ここで、第２接続配線層７２の長さ寸法と第１接続配線層７１の長さ寸法との差が例えば第１接続配線層７１の長さ寸法の１０％以内であれば、第２接続配線層７２の長さ寸法が第１接続配線層７１の長さ寸法と等しいといえる。なお、第２接続配線層７２の幅寸法および長さ寸法の各々は任意に変更可能である。
【0199】
図３６に示すように、第２接続配線層７２は、Ｚ方向において表面側抵抗層２１と同じ位置に設けられている。また、第２接続配線層７２の厚さは、表面側抵抗層２１の厚さと等しい。ここで、第２接続配線層７２の厚さと表面側抵抗層２１の厚さとの差が表面側抵抗層２１の厚さの１０％以内であれば、第２接続配線層７２の厚さが表面側抵抗層２１の厚さと等しいといえる。また、第２接続配線層７２の厚さは、第１接続配線層７１の厚さと等しい。ここで、第２接続配線層７２の厚さと第１接続配線層７１の厚さとの差が例えば第１接続配線層７１の厚さの１０％以内であれば、第２接続配線層７２の厚さが第１接続配線層７１の厚さと等しいといえる。
【0200】
第２接続配線層７２は、表面側抵抗層２１と同じ材料によって形成されている。一例では、第２接続配線層７２は、ＣｒＳｉを含む材料によって形成されている。また、第２接続配線層７２は、第１接続配線層７１と同じ材料によって形成されてもよい。このため、第２接続配線層７２は、基板側抵抗層２２と同じ材料によって形成されてもよい。
【0201】
［第１チップの製造方法］
次に、第１チップ１４の製造方法について説明する。以下では、第４実施形態と異なる点について説明し、第４実施形態と共通の製造工程については説明を省略する。
次に、第１チップ１４の製造方法について説明する。以下では、第４実施形態と異なる点について説明し、第４実施形態と共通の製造工程については説明を省略する。
【0202】
第６実施形態の第１チップ１４の製造方法は、第４実施形態と比較して、第１外部接続部２４を形成する工程および第２外部接続部２５を形成する工程が異なる。第６実施形態の第１チップ１４の製造方法は、第１外部配線層２４Ｃを形成する工程と、第１基板側ビア２４Ａおよび第２基板側ビア２４Ｂを形成する工程とが省略される一方、第１接続配線層７１を形成する工程を含む。第６実施形態の第１チップ１４の製造方法は、第２外部配線層２５Ｃを形成する工程と、第１表面側ビア２５Ａおよび第２表面側ビア２５Ｂを形成する工程とが省略される一方、第２接続配線層７２を形成する工程を含む。
【0203】
第１接続配線層７１を形成する工程は、基板側抵抗層２２を形成する工程と共通の工程で実施される。つまり、基板側抵抗層２２と第１接続配線層７１とは一体に形成される。このため、第１チップ１４の製造方法は、第２表面側絶縁層８６２（図１４参照）上に基板側抵抗層２２および第１接続配線層７１を形成する工程を含む。このため、第１接続配線層７１は、基板側抵抗層２２と同じ材料によって形成される。
【0204】
第２接続配線層７２を形成する工程は、表面側抵抗層２１を形成する工程と共通の工程で実施される。つまり、表面側抵抗層２１と第２接続配線層７２とは一体に形成される。このため、第１チップ１４の製造方法は、第３表面側絶縁層８６３（図１５参照）上に表面側抵抗層２１および第２接続配線層７２を形成する工程を含む。このため、第２接続配線層７２は、表面側抵抗層２１と同じ材料によって形成される。なお、その後の工程は、第４実施形態と同様である。
【0205】
［効果］
第６実施形態によれば、以下の効果が得られる。
（６－１）第１外部接続部２４は、第１半導体抵抗層２０１の基板側抵抗層２２および第２半導体抵抗層２０２の基板側抵抗層２２とＺ方向において同じ位置に設けられ、両基板側抵抗層２２を接続する第１接続配線層７１を含む。第２外部接続部２５は、第２半導体抵抗層２０２の表面側抵抗層２１および第３半導体抵抗層２０３の表面側抵抗層２１とＺ方向において同じ位置に設けられ、両表面側抵抗層２１を接続する第２接続配線層７２を含む。
第６実施形態によれば、以下の効果が得られる。
（６－１）第１外部接続部２４は、第１半導体抵抗層２０１の基板側抵抗層２２および第２半導体抵抗層２０２の基板側抵抗層２２とＺ方向において同じ位置に設けられ、両基板側抵抗層２２を接続する第１接続配線層７１を含む。第２外部接続部２５は、第２半導体抵抗層２０２の表面側抵抗層２１および第３半導体抵抗層２０３の表面側抵抗層２１とＺ方向において同じ位置に設けられ、両表面側抵抗層２１を接続する第２接続配線層７２を含む。
【0206】
この構成によれば、第１外部接続部２４として第１半導体抵抗層２０１の基板側抵抗層２２に接続されるビア、第２半導体抵抗層２０２の基板側抵抗層２２に接続されるビア、およびこれらビアと接続される配線層を備える構成と比較して、第１半導体抵抗層２０１の基板側抵抗層２２と第２半導体抵抗層２０２の基板側抵抗層２２との接続構成の簡素化を図ることができる。また、第２外部接続部２５として第２半導体抵抗層２０２の表面側抵抗層２１に接続されるビア、第３半導体抵抗層２０３の表面側抵抗層２１に接続されるビア、およびこれらビアと接続される配線層を備える構成と比較して、第２半導体抵抗層２０２の表面側抵抗層２１と第３半導体抵抗層２０３の表面側抵抗層２１との接続構成の簡素化を図ることができる。
【0207】
（６－２）第１接続配線層７１および第２接続配線層７２は、表面側抵抗層２１の第１端部２１Ａにおいて、平面視において互いに重なる位置に設けられている。
この構成によれば、表面側抵抗層２１および基板側抵抗層２２の各々における電流経路を長くとることができる。
この構成によれば、表面側抵抗層２１および基板側抵抗層２２の各々における電流経路を長くとることができる。
【0208】
（６－３）内部接続部２３、第１外部接続部２４、および第２外部接続部２５の各々は、Ｚ方向において基板側抵抗層２２と同じ位置、または基板側抵抗層２２に対して基板３０とは反対側の位置に設けられている。
【0209】
この構成によれば、基板３０と、内部接続部２３、第１外部接続部２４、および第２外部接続部２５の各々とのＺ方向の間の距離を大きくとることができる。したがって、第１チップ１４の絶縁耐圧の向上を図ることができる。
【0210】
（６－４）第１接続配線層７１は、基板側抵抗層２２と一体に形成されている。第２接続配線層７２は、表面側抵抗層２１と一体に形成されている。
この構成によれば、第１外部接続部２４が基板側抵抗層２２とは別の部品として形成される場合と比較して、第１外部接続部２４および基板側抵抗層２２を容易に形成することができる。第２外部接続部２５が表面側抵抗層２１とは別の部品として形成される場合と比較して、第２外部接続部２５および表面側抵抗層２１を容易に形成することができる。このため、第１チップ１４の製造工程の簡略化を図ることができる。
この構成によれば、第１外部接続部２４が基板側抵抗層２２とは別の部品として形成される場合と比較して、第１外部接続部２４および基板側抵抗層２２を容易に形成することができる。第２外部接続部２５が表面側抵抗層２１とは別の部品として形成される場合と比較して、第２外部接続部２５および表面側抵抗層２１を容易に形成することができる。このため、第１チップ１４の製造工程の簡略化を図ることができる。
【0211】
（６－５）第１接続配線層７１は、基板側抵抗層２２と同じ材料によって形成されている。第２接続配線層７２は、表面側抵抗層２１と同じ材料によって形成されている。
この構成によれば、第１接続配線層７１が基板側抵抗層２２の一部として構成することができ、第２接続配線層７２が表面側抵抗層２１の一部として構成することができる。したがって、第１接続配線層７１および第２接続配線層７２の双方が半導体抵抗層２０の一部を構成することができるので、半導体抵抗層２０の長さを長くとることができる。
この構成によれば、第１接続配線層７１が基板側抵抗層２２の一部として構成することができ、第２接続配線層７２が表面側抵抗層２１の一部として構成することができる。したがって、第１接続配線層７１および第２接続配線層７２の双方が半導体抵抗層２０の一部を構成することができるので、半導体抵抗層２０の長さを長くとることができる。
【0212】
＜変更例＞
上記各実施形態は、以下のように変更して実施することができる。また、上記各実施形態および以下の変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
上記各実施形態は、以下のように変更して実施することができる。また、上記各実施形態および以下の変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
【0213】
・第１～第６実施形態は技術的に矛盾しない範囲で互いに組み合わせることができる。
一例では、第３実施形態において、内部接続部２３として第２実施形態の内部ビア２３Ｄを組み合わせてもよい。この構成によれば、第２実施形態の（２－１）の効果を得ることができる。
一例では、第３実施形態において、内部接続部２３として第２実施形態の内部ビア２３Ｄを組み合わせてもよい。この構成によれば、第２実施形態の（２－１）の効果を得ることができる。
【0214】
一例では、第５実施形態において、第２外部接続部２５の構成として第１実施形態の第２外部接続部２５の構成を適用してもよい。この場合、表面側抵抗層２１のＸ方向の長さは、基板側抵抗層２２のＸ方向の長さよりも長い。つまり、第２外部接続部２５が第１外部接続部２４に対してＸ方向にずれて設けられるように、表面側抵抗層２１の第１端部２１Ａは、基板側抵抗層２２の第１端部２２ＡよりもＸ方向にずれている。
【0215】
一例では、第６実施形態において、第１外部接続部２４の構成として第１実施形態の第１外部接続部２４の構成を適用してもよい。
一例では、第４～第６実施形態において、内部接続部２３として第１または第３実施形態の内部接続部２３を組み合わせてもよい。
一例では、第４～第６実施形態において、内部接続部２３として第１または第３実施形態の内部接続部２３を組み合わせてもよい。
【0216】
・第１および第３実施形態において、内部接続部２３の構成は任意に変更可能である。一例では、図３７に示すように、内部接続部２３の内部配線層２３Ｃは、Ｚ方向において表面側抵抗層２１に対して基板側抵抗層２２とは反対側に配置されていてもよい。一例では、内部配線層２３Ｃは、素子絶縁層４０の素子表面４１上に配置されている。内部配線層２３Ｃは、パッシベーション膜４３によって覆われている。
【0217】
図３７に示すとおり、基板側抵抗層２２の第２端部２２Ｂは、表面側抵抗層２１の第２端部２１ＢからＸ方向にはみ出す位置に設けられている。つまり、基板側抵抗層２２は、平面視において表面側抵抗層２１からＸ方向にはみ出すはみ出し部を含む。このはみ出し部は、基板側抵抗層２２の第２端部２２Ｂを含む。
【0218】
第１内部ビア２３Ａは、表面側抵抗層２１の第２端部２１Ｂに接続されている。第１内部ビア２３Ａは、Ｚ方向において表面側抵抗層２１に対して基板側抵抗層２２とは反対側に設けられている。第１内部ビア２３Ａは、内部配線層２３Ｃに接続されている。
【0219】
第２内部ビア２３Ｂは、基板側抵抗層２２の第２端部２２Ｂに接続されている。第２内部ビア２３ＢのＺ方向の長さは、第１内部ビア２３ＡのＺ方向の長さよりも長い。第２内部ビア２３Ｂは、内部配線層２３Ｃに接続されている。このように、内部配線層２３Ｃは、基板側抵抗層２２よりも素子表面４１寄りに設けられていてもよい。
【0220】
・第３実施形態において、基板側抵抗層２２の第１端部２２ＡのＸ方向の位置は任意に変更可能である。一例では、基板側抵抗層２２の第１端部２２Ａは、平面視において表面側抵抗層２１の第１端部２１Ａと重なる位置に設けられていてもよい。
【0221】
・第４～第６実施形態において、表面側抵抗層２１のＸ方向の長さおよび基板側抵抗層２２のＸ方向の長さの各々は任意に変更可能である。一例では、表面側抵抗層２１のＸ方向の長さが基板側抵抗層２２のＸ方向の長さよりも長くてもよい。また一例では、基板側抵抗層２２のＸ方向の長さが表面側抵抗層２１のＸ方向の長さよりも長くてもよい。
【0222】
・第５実施形態において、接続配線層７０は基板側抵抗層２２とは異なる材料によって形成されていてもよい。
・第５実施形態において、接続配線層７０のＸ方向における位置は任意に変更可能である。一例では、接続配線層７０は、第２外部接続部２５よりも基板側抵抗層２２の第２端部２２Ｂ寄りに配置されていてもよい。
・第５実施形態において、接続配線層７０のＸ方向における位置は任意に変更可能である。一例では、接続配線層７０は、第２外部接続部２５よりも基板側抵抗層２２の第２端部２２Ｂ寄りに配置されていてもよい。
【0223】
・第５実施形態において、接続配線層７０のＺ方向における位置は任意に変更可能である。一例では、接続配線層７０はＺ方向において基板側抵抗層２２とは異なる位置に配置されていてもよい。一例では、接続配線層７０は、Ｚ方向において基板側抵抗層２２よりも基板３０寄りに配置されていてもよい。
【0224】
・第６実施形態において、第１接続配線層７１のＸ方向における位置は任意に変更可能である。一例では、第１接続配線層７１は、第２接続配線層７２よりも基板側抵抗層２２の第２端部２２Ｂ寄りに配置されていてもよい。
【0225】
・第６実施形態において、第１接続配線層７１のＺ方向における位置は任意に変更可能である。一例では、第１接続配線層７１は、Ｚ方向において基板側抵抗層２２とは異なる位置に配置されていてもよい。一例では、第１接続配線層７１は、Ｚ方向において基板側抵抗層２２よりも基板３０寄りに配置されていてもよい。
【0226】
・第６実施形態において、第２接続配線層７２のＸ方向における位置は任意に変更可能である。一例では、第２接続配線層７２は、第１接続配線層７１よりも表面側抵抗層２１の第２端部２１Ｂ寄りに配置されていてもよい。
【0227】
・第６実施形態において、第２接続配線層７２のＺ方向における位置は任意に変更可能である。一例では、第２接続配線層７２は、Ｚ方向において表面側抵抗層２１とは異なる位置に配置されていてもよい。一例では、第２接続配線層７２は、Ｚ方向において表面側抵抗層２１に対して基板側抵抗層２２とは反対側に配置されていてもよい。
【0228】
・第６実施形態において、第１接続配線層７１は基板側抵抗層２２とは異なる材料によって形成されていてもよい。
・第６実施形態において、第２接続配線層７２は表面側抵抗層２１とは異なる材料によって形成されていてもよい。
・第６実施形態において、第２接続配線層７２は表面側抵抗層２１とは異なる材料によって形成されていてもよい。
【0229】
・各実施形態において、表面側抵抗層２１の幅寸法および基板側抵抗層２２の幅寸法の関係は任意に変更可能である。一例では、表面側抵抗層２１の幅寸法は基板側抵抗層２２の幅寸法よりも大きくてもよい。また一例では、表面側抵抗層２１の幅寸法は基板側抵抗層２２の幅寸法よりも小さくてもよい。
【0230】
・各実施形態において、表面側抵抗層２１の厚さおよび基板側抵抗層２２の厚さの関係は任意に変更可能である。一例では、表面側抵抗層２１は基板側抵抗層２２よりも厚くてもよい。また一例では、表面側抵抗層２１は基板側抵抗層２２よりも薄くてもよい。
【0231】
・各実施形態において、Ｙ方向における表面側抵抗層２１および基板側抵抗層２２の配置関係は任意に変更可能である。
一例では、図３８に示すように、基板側抵抗層２２は、Ｙ方向において表面側抵抗層２１と部分的にずれた位置に配置されていてもよい。つまり、基板側抵抗層２２のオーバーラップ領域２２Ｒは、基板側抵抗層２２のＹ方向の一部に設けられている。換言すると、基板側抵抗層２２は、平面視において表面側抵抗層２１からＹ方向にはみ出すはみ出し部を含む。
一例では、図３８に示すように、基板側抵抗層２２は、Ｙ方向において表面側抵抗層２１と部分的にずれた位置に配置されていてもよい。つまり、基板側抵抗層２２のオーバーラップ領域２２Ｒは、基板側抵抗層２２のＹ方向の一部に設けられている。換言すると、基板側抵抗層２２は、平面視において表面側抵抗層２１からＹ方向にはみ出すはみ出し部を含む。
【0232】
別の例では、図３９に示すように、基板側抵抗層２２は、Ｙ方向においてその全体が表面側抵抗層２１とずれた位置に配置されていてもよい。つまり、基板側抵抗層２２は、平面視において表面側抵抗層２１と重なる部分がなくてもよい。換言すると、基板側抵抗層２２は、オーバーラップ領域２２Ｒ（図３８参照）を含んでいなくてもよい。
【0233】
・各実施形態において、Ｘ方向における表面側抵抗層２１および基板側抵抗層２２の配置関係は任意に変更可能である。一例では、基板側抵抗層２２は、表面側抵抗層２１からＸ方向においてはみ出すはみ出し部を含んでいてもよい。
【0234】
・各実施形態において、半導体抵抗層２０の数は任意に変更可能である。一例では、半導体抵抗層２０の数は１つであってもよい。半導体抵抗層２０の数が１つの場合、半導体抵抗層２０は、例えば平面視において蛇腹状に形成されていてもよい。
【0235】
・各実施形態において、内部接続部２３のＸ方向の位置は任意に変更可能である。一例では、内部接続部２３は、基板側抵抗層２２の第２端部２２Ｂよりも基板側抵抗層２２のＸ方向の中央寄りに設けられていてもよい。内部接続部２３は、表面側抵抗層２１の第２端部２１Ｂよりも表面側抵抗層２１のＸ方向の中央寄りに設けられていてもよい。
【0236】
・各実施形態において、第１外部接続部２４のＸ方向の位置は任意に変更可能である。一例では、第１外部接続部２４は、基板側抵抗層２２の第１端部２２Ａよりも基板側抵抗層２２のＸ方向の中央寄りに設けられていてもよい。
【0237】
・各実施形態において、第２外部接続部２５のＸ方向の位置は任意に変更可能である。一例では、第２外部接続部２５は、表面側抵抗層２１の第１端部２１Ａよりも表面側抵抗層２１のＸ方向の中央寄りに設けられていてもよい。
【0238】
・各実施形態において、基板側絶縁層５０の構成は任意に変更可能である。一例では、基板側絶縁層５０は、エッチングストッパ膜５１を含むことなく、層間絶縁膜５２によって形成されていてもよい。
【0239】
・各実施形態において、第１チップ１４からパッシベーション膜４３を省略してもよい。
・各実施形態において、半導体モジュール１０が備える半導体チップの数は任意に変更可能である。一例では、半導体モジュール１０は、第１チップ１４および第２チップ１５に加え、第３チップを備えていてもよい。第３チップは、例えば第１チップ１４および第２チップ１５の少なくとも一方とワイヤによって電気的に接続されている。
・各実施形態において、半導体モジュール１０が備える半導体チップの数は任意に変更可能である。一例では、半導体モジュール１０は、第１チップ１４および第２チップ１５に加え、第３チップを備えていてもよい。第３チップは、例えば第１チップ１４および第２チップ１５の少なくとも一方とワイヤによって電気的に接続されている。
【0240】
・各実施形態において、半導体モジュール１０から第２チップ１５を省略してもよい。この場合、半導体モジュール１０からダイパッド１２を省略してもよい。また、半導体モジュール１０は、リード１３Ａ～１３Ｇに代えて、第１チップ１４のＰ３～Ｐ５にワイヤＷ３～Ｗ５によって個別に接続される３つのリードを備えてもよい。なお、半導体モジュール１０からリード１３Ａ～１３Ｇを省略してもよい。つまり、半導体モジュール１０は、第１チップ１４（半導体装置）と、第１チップ１４を支持するフレーム１１と、第１チップ１４およびフレーム１１を封止する封止樹脂１６と、を備えていればよい。
【0241】
本明細書に記載の様々な例のうち１つまたは複数を、技術的に矛盾しない範囲で組み合わせることができる。
本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「ＡがＢ上に形成される」という表現は、上記各実施形態ではＡがＢに接触してＢ上に直接配置され得るが、変更例として、ＡがＢに接触することなくＢの上方に配置され得ることが意図される。すなわち、「～上に」という用語は、ＡとＢとの間に他の部材が形成される構造を排除しない。
本開示で使用される「～上に」という用語は、文脈によって明らかにそうでないことが示されない限り、「～上に」と「～の上方に」の意味を含む。したがって、「ＡがＢ上に形成される」という表現は、上記各実施形態ではＡがＢに接触してＢ上に直接配置され得るが、変更例として、ＡがＢに接触することなくＢの上方に配置され得ることが意図される。すなわち、「～上に」という用語は、ＡとＢとの間に他の部材が形成される構造を排除しない。
【0242】
本開示で使用されるＺ方向は必ずしも鉛直方向である必要はなく、鉛直方向に完全に一致している必要もない。したがって、本開示による種々の構造は、本明細書で説明されるＺ方向の「上」および「下」が鉛直方向の「上」および「下」であることに限定されない。例えば、Ｘ方向が鉛直方向であってもよく、またはＹ方向が鉛直方向であってもよい。
【0243】
＜付記＞
上記各実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載した構成について実施形態中の対応する符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各符号に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
上記各実施形態および各変更例から把握できる技術的思想を以下に記載する。なお、限定する意図ではなく理解の補助のために、付記に記載した構成について実施形態中の対応する符号を括弧書きで示す。符号は、理解の補助のために例として示すものであり、各符号に記載された構成要素は、符号で示される構成要素に限定されるべきではない。
【0244】
［付記１］
基板（３０）と、
前記基板（３０）上に設けられた素子絶縁層（４０）と、
前記素子絶縁層（４０）に設けられた半導体抵抗層（２０）と、
を備え、
前記半導体抵抗層（２０）は、
前記基板（２０）の厚さ方向（Ｚ方向）と直交する第１方向（Ｘ方向）に延びる表面側抵抗層（２１）と、
前記厚さ方向（Ｚ方向）において前記表面側抵抗層（２１）よりも前記基板（３０）寄りに配置された基板側抵抗層（２２）と、
前記表面側抵抗層（２１）と前記基板側抵抗層（２２）とを電気的に直列接続する内部接続部（２３）と、
を含む、半導体装置（１４）。
基板（３０）と、
前記基板（３０）上に設けられた素子絶縁層（４０）と、
前記素子絶縁層（４０）に設けられた半導体抵抗層（２０）と、
を備え、
前記半導体抵抗層（２０）は、
前記基板（２０）の厚さ方向（Ｚ方向）と直交する第１方向（Ｘ方向）に延びる表面側抵抗層（２１）と、
前記厚さ方向（Ｚ方向）において前記表面側抵抗層（２１）よりも前記基板（３０）寄りに配置された基板側抵抗層（２２）と、
前記表面側抵抗層（２１）と前記基板側抵抗層（２２）とを電気的に直列接続する内部接続部（２３）と、
を含む、半導体装置（１４）。
【0245】
［付記２］
前記基板側抵抗層（２２）は、前記厚さ方向（Ｚ方向）から視て前記表面側抵抗層（２１）とオーバーラップしているオーバーラップ領域（２２Ｒ）を含む
付記１に記載の半導体装置。
前記基板側抵抗層（２２）は、前記厚さ方向（Ｚ方向）から視て前記表面側抵抗層（２１）とオーバーラップしているオーバーラップ領域（２２Ｒ）を含む
付記１に記載の半導体装置。
【0246】
［付記３］
前記オーバーラップ領域（２２Ｒ）は、前記基板側抵抗層（２２）の前記第１方向（Ｘ方向）の全体にわたり形成されている
付記２に記載の半導体装置。
前記オーバーラップ領域（２２Ｒ）は、前記基板側抵抗層（２２）の前記第１方向（Ｘ方向）の全体にわたり形成されている
付記２に記載の半導体装置。
【0247】
［付記４］
前記第１方向（Ｘ方向）において、前記表面側抵抗層（２１）は、前記基板側抵抗層（２２）よりも長い
付記１～３のいずれか１つに記載の半導体装置。
前記第１方向（Ｘ方向）において、前記表面側抵抗層（２１）は、前記基板側抵抗層（２２）よりも長い
付記１～３のいずれか１つに記載の半導体装置。
【0248】
［付記５］
前記内部接続部（２３）は、
前記表面側抵抗層（２１）に接続された第１内部ビア（２３Ａ）と、
前記第１方向（Ｘ方向）において前記第１内部ビア（２３Ａ）とは異なる位置に設けられ、前記基板側抵抗層（２２）に接続された第２内部ビア（２３Ｂ）と、
前記厚さ方向（Ｚ方向）において前記表面側抵抗層（２１）および前記基板側抵抗層（２２）の双方と異なる位置に配置され、前記第１内部ビア（２３Ａ）および前記第２内部ビア（２３Ｂ）の双方に接続された内部配線層（２３Ｃ）と、
を含む
付記１～４のいずれか１つに記載の半導体装置。
前記内部接続部（２３）は、
前記表面側抵抗層（２１）に接続された第１内部ビア（２３Ａ）と、
前記第１方向（Ｘ方向）において前記第１内部ビア（２３Ａ）とは異なる位置に設けられ、前記基板側抵抗層（２２）に接続された第２内部ビア（２３Ｂ）と、
前記厚さ方向（Ｚ方向）において前記表面側抵抗層（２１）および前記基板側抵抗層（２２）の双方と異なる位置に配置され、前記第１内部ビア（２３Ａ）および前記第２内部ビア（２３Ｂ）の双方に接続された内部配線層（２３Ｃ）と、
を含む
付記１～４のいずれか１つに記載の半導体装置。
【0249】
［付記６］
前記内部接続部（２３）は、前記表面側抵抗層（２１）と前記基板側抵抗層（２２）の前記オーバーラップ領域（２２Ｒ）との双方に接続された内部ビア（２３Ｄ）によって構成されている
付記２または３に記載の半導体装置。
前記内部接続部（２３）は、前記表面側抵抗層（２１）と前記基板側抵抗層（２２）の前記オーバーラップ領域（２２Ｒ）との双方に接続された内部ビア（２３Ｄ）によって構成されている
付記２または３に記載の半導体装置。
【0250】
［付記７］
前記表面側抵抗層（２１）および前記基板側抵抗層（２２）の双方は、前記第１方向（Ｘ方向）の両端部である第１端部（２１Ａ，２２Ａ）および第２端部（２１Ｂ，２２Ｂ）を含み、
前記内部ビア（２３Ｄ）は、前記第１方向（Ｘ方向）における前記表面側抵抗層（２１）および前記基板側抵抗層（２２）の前記第２端部（２１Ｂ，２２Ｂ）同士を接続している
付記６に記載の半導体装置。
前記表面側抵抗層（２１）および前記基板側抵抗層（２２）の双方は、前記第１方向（Ｘ方向）の両端部である第１端部（２１Ａ，２２Ａ）および第２端部（２１Ｂ，２２Ｂ）を含み、
前記内部ビア（２３Ｄ）は、前記第１方向（Ｘ方向）における前記表面側抵抗層（２１）および前記基板側抵抗層（２２）の前記第２端部（２１Ｂ，２２Ｂ）同士を接続している
付記６に記載の半導体装置。
【0251】
［付記８］
前記半導体抵抗層（２０）は、前記厚さ方向（Ｚ方向）から視て、前記第１方向（Ｘ方向）と直交する第２方向（Ｙ方向）に互いに離隔して複数配置されており、
前記複数の半導体抵抗層（２０）は、前記第２方向（Ｙ方向）において互いに隣り合う第１半導体抵抗層（２０１）、第２半導体抵抗層（２０２）、および第３半導体抵抗層（２０３）を含み、
前記第２方向（Ｙ方向）において隣り合う前記第１半導体抵抗層（２０１）の前記基板側抵抗層（２２）と前記第２半導体抵抗層（２０２）の前記基板側抵抗層（２２）とを電気的に接続する第１外部接続部（２４）と、
前記第２方向（Ｙ方向）において隣り合う前記第２半導体抵抗層（２０２）の前記表面側抵抗層（２１）と前記第３半導体抵抗層（２０３）の前記表面側抵抗層（２１）とを電気的に接続する第２外部接続部（２５）と、
を備える
付記１～７のいずれか１つに記載の半導体装置。
前記半導体抵抗層（２０）は、前記厚さ方向（Ｚ方向）から視て、前記第１方向（Ｘ方向）と直交する第２方向（Ｙ方向）に互いに離隔して複数配置されており、
前記複数の半導体抵抗層（２０）は、前記第２方向（Ｙ方向）において互いに隣り合う第１半導体抵抗層（２０１）、第２半導体抵抗層（２０２）、および第３半導体抵抗層（２０３）を含み、
前記第２方向（Ｙ方向）において隣り合う前記第１半導体抵抗層（２０１）の前記基板側抵抗層（２２）と前記第２半導体抵抗層（２０２）の前記基板側抵抗層（２２）とを電気的に接続する第１外部接続部（２４）と、
前記第２方向（Ｙ方向）において隣り合う前記第２半導体抵抗層（２０２）の前記表面側抵抗層（２１）と前記第３半導体抵抗層（２０３）の前記表面側抵抗層（２１）とを電気的に接続する第２外部接続部（２５）と、
を備える
付記１～７のいずれか１つに記載の半導体装置。
【0252】
［付記９］
前記第１外部接続部（２４）は、
前記第１半導体抵抗層（２０１）の前記基板側抵抗層（２２）に接続された第１基板側ビア（２４Ａ）と、
前記第２半導体抵抗層（２０２）の前記基板側抵抗層（２２）に接続された第２基板側ビア（２４Ｂ）と、
前記第２方向（Ｙ方向）に延びており、前記第１基板側ビア（２４Ａ）および前記第２基板側ビア（２４Ｂ）の双方に接続された第１外部配線層（２４Ｃ）と、
を含む
付記８に記載の半導体装置。
前記第１外部接続部（２４）は、
前記第１半導体抵抗層（２０１）の前記基板側抵抗層（２２）に接続された第１基板側ビア（２４Ａ）と、
前記第２半導体抵抗層（２０２）の前記基板側抵抗層（２２）に接続された第２基板側ビア（２４Ｂ）と、
前記第２方向（Ｙ方向）に延びており、前記第１基板側ビア（２４Ａ）および前記第２基板側ビア（２４Ｂ）の双方に接続された第１外部配線層（２４Ｃ）と、
を含む
付記８に記載の半導体装置。
【0253】
［付記１０］
前記第２外部接続部（２５）は、
前記第２半導体抵抗層（２０２）の前記表面側抵抗層（２１）に接続された第１表面側ビア（２５Ａ）と、
前記第３半導体抵抗層（２０３）の前記表面側抵抗層（２１）に接続された第２表面側ビア（２５Ｂ）と、
前記第２方向（Ｙ方向）に延びており、前記第１表面側ビア（２５Ａ）および前記第２表面側ビア（２５Ｂ）の双方に接続された第２外部配線層（２５Ｃ）と、
を含む
付記８または９に記載の半導体装置。
前記第２外部接続部（２５）は、
前記第２半導体抵抗層（２０２）の前記表面側抵抗層（２１）に接続された第１表面側ビア（２５Ａ）と、
前記第３半導体抵抗層（２０３）の前記表面側抵抗層（２１）に接続された第２表面側ビア（２５Ｂ）と、
前記第２方向（Ｙ方向）に延びており、前記第１表面側ビア（２５Ａ）および前記第２表面側ビア（２５Ｂ）の双方に接続された第２外部配線層（２５Ｃ）と、
を含む
付記８または９に記載の半導体装置。
【0254】
［付記１１］
前記表面側抵抗層（２１）および前記基板側抵抗層（２２）の双方は、前記第１方向（Ｘ方向）の両端部である第１端部（２１Ａ，２２Ａ）および第２端部（２１Ｂ，２２Ｂ）を含み、
前記内部接続部（２３）は、前記表面側抵抗層（２１）の前記第２端部（２１Ｂ）および前記基板側抵抗層（２２）の前記第２端部（２２Ｂ）に設けられており、
前記第１外部接続部（２４）および前記第２外部接続部（２５）の双方は、前記第１方向（Ｘ方向）において前記半導体抵抗層（２０）の中央よりも前記第１端部（２１Ａ，２２Ａ）寄りに配置されている
付記８～１０のいずれか１つに記載の半導体装置。
前記表面側抵抗層（２１）および前記基板側抵抗層（２２）の双方は、前記第１方向（Ｘ方向）の両端部である第１端部（２１Ａ，２２Ａ）および第２端部（２１Ｂ，２２Ｂ）を含み、
前記内部接続部（２３）は、前記表面側抵抗層（２１）の前記第２端部（２１Ｂ）および前記基板側抵抗層（２２）の前記第２端部（２２Ｂ）に設けられており、
前記第１外部接続部（２４）および前記第２外部接続部（２５）の双方は、前記第１方向（Ｘ方向）において前記半導体抵抗層（２０）の中央よりも前記第１端部（２１Ａ，２２Ａ）寄りに配置されている
付記８～１０のいずれか１つに記載の半導体装置。
【0255】
［付記１２］
前記第２外部接続部（２５）は、前記厚さ方向（Ｚ方向）において前記表面側抵抗層（２１）に対して前記基板側抵抗層（２２）とは反対側に配置されている
付記８～１１のいずれか１つに記載の半導体装置。
前記第２外部接続部（２５）は、前記厚さ方向（Ｚ方向）において前記表面側抵抗層（２１）に対して前記基板側抵抗層（２２）とは反対側に配置されている
付記８～１１のいずれか１つに記載の半導体装置。
【0256】
［付記１３］
前記表面側抵抗層（２１）および前記基板側抵抗層（２２）の双方は、前記第１方向（Ｘ方向）の両端部である第１端部（２１Ａ，２２Ａ）および第２端部（２１Ｂ，２２Ｂ）を含み、
前記第１外部接続部（２４）および前記第２外部接続部（２５）は、前記表面側抵抗層（２１）の前記第１端部（２１Ａ）において、前記厚さ方向（Ｚ方向）から視て互いに重なるように設けられている
付記１２に記載の半導体装置。
前記表面側抵抗層（２１）および前記基板側抵抗層（２２）の双方は、前記第１方向（Ｘ方向）の両端部である第１端部（２１Ａ，２２Ａ）および第２端部（２１Ｂ，２２Ｂ）を含み、
前記第１外部接続部（２４）および前記第２外部接続部（２５）は、前記表面側抵抗層（２１）の前記第１端部（２１Ａ）において、前記厚さ方向（Ｚ方向）から視て互いに重なるように設けられている
付記１２に記載の半導体装置。
【0257】
［付記１４］
前記第１外部接続部（２４）は、前記第１半導体抵抗層（２０１）の前記基板側抵抗層（２２）および前記第２半導体抵抗層（２０２）の前記基板側抵抗層（２２）と前記厚さ方向（Ｚ方向）において同じ位置に設けられ、前記両基板側抵抗層（２２）を接続する接続配線層（７０）を含む
付記８に記載の半導体装置。
前記第１外部接続部（２４）は、前記第１半導体抵抗層（２０１）の前記基板側抵抗層（２２）および前記第２半導体抵抗層（２０２）の前記基板側抵抗層（２２）と前記厚さ方向（Ｚ方向）において同じ位置に設けられ、前記両基板側抵抗層（２２）を接続する接続配線層（７０）を含む
付記８に記載の半導体装置。
【0258】
［付記１５］
前記第１外部接続部（２４）は、前記第１半導体抵抗層（２０１）の前記基板側抵抗層（２２）および前記第２半導体抵抗層（２０２）の前記基板側抵抗層（２２）と前記厚さ方向（Ｚ方向）において同じ位置に設けられ、前記両基板側抵抗層（２２）を接続する第１接続配線層（７１）を含み、
前記第２外部接続部（２５）は、前記第２半導体抵抗層（２０２）の前記表面側抵抗層（２１）および前記第３半導体抵抗層（２０３）の前記表面側抵抗層（２１）と前記厚さ方向（Ｚ方向）において同じ位置に設けられ、前記両表面側抵抗層（２１）を接続する第２接続配線層（７２）を含む
付記８に記載の半導体装置。
前記第１外部接続部（２４）は、前記第１半導体抵抗層（２０１）の前記基板側抵抗層（２２）および前記第２半導体抵抗層（２０２）の前記基板側抵抗層（２２）と前記厚さ方向（Ｚ方向）において同じ位置に設けられ、前記両基板側抵抗層（２２）を接続する第１接続配線層（７１）を含み、
前記第２外部接続部（２５）は、前記第２半導体抵抗層（２０２）の前記表面側抵抗層（２１）および前記第３半導体抵抗層（２０３）の前記表面側抵抗層（２１）と前記厚さ方向（Ｚ方向）において同じ位置に設けられ、前記両表面側抵抗層（２１）を接続する第２接続配線層（７２）を含む
付記８に記載の半導体装置。
【0259】
［付記１６］
前記表面側抵抗層（２１）および前記基板側抵抗層（２２）の双方は、前記第１方向（Ｘ方向）の両端部である第１端部（２１Ａ，２２Ａ）および第２端部（２１Ｂ，２２Ｂ）を含み、
前記第１接続配線層（７１）および前記第２接続配線層（７２）は、前記表面側抵抗層（２１）の前記第１端部（２１Ａ）において、前記厚さ方向（Ｚ方向）から視て互いに重なる位置に設けられている
付記１５に記載の半導体装置。
前記表面側抵抗層（２１）および前記基板側抵抗層（２２）の双方は、前記第１方向（Ｘ方向）の両端部である第１端部（２１Ａ，２２Ａ）および第２端部（２１Ｂ，２２Ｂ）を含み、
前記第１接続配線層（７１）および前記第２接続配線層（７２）は、前記表面側抵抗層（２１）の前記第１端部（２１Ａ）において、前記厚さ方向（Ｚ方向）から視て互いに重なる位置に設けられている
付記１５に記載の半導体装置。
【0260】
［付記１７］
前記第１方向（Ｘ方向）において、前記表面側抵抗層（２１）の長さと前記基板側抵抗層（２２）の長さとは互いに等しい
付記１～１６のいずれか１つに記載の半導体装置。
前記第１方向（Ｘ方向）において、前記表面側抵抗層（２１）の長さと前記基板側抵抗層（２２）の長さとは互いに等しい
付記１～１６のいずれか１つに記載の半導体装置。
【0261】
［付記１８］
前記厚さ方向（Ｚ方向）から視て、前記表面側抵抗層（２１）の幅寸法と前記基板側抵抗層（２２）の幅寸法とは互いに等しい
付記１～１７のいずれか１つに記載の半導体装置。
前記厚さ方向（Ｚ方向）から視て、前記表面側抵抗層（２１）の幅寸法と前記基板側抵抗層（２２）の幅寸法とは互いに等しい
付記１～１７のいずれか１つに記載の半導体装置。
【0262】
［付記１９］
前記表面側抵抗層（２１）の厚さと前記基板側抵抗層（２２）の厚さとは互いに等しい
付記１～１８のいずれか１つに記載の半導体装置。
前記表面側抵抗層（２１）の厚さと前記基板側抵抗層（２２）の厚さとは互いに等しい
付記１～１８のいずれか１つに記載の半導体装置。
【0263】
［付記２０］
前記素子絶縁層（４０）は、
前記基板（２０）上に設けられた基板側絶縁層（５０）と、
前記基板側絶縁層（５０）上に積層された表面側絶縁層（６０）と、
を備え、
前記基板側絶縁層（６０）は、複数の第１絶縁膜（５１）と、前記第１絶縁膜（５１）の応力緩和となる複数の第２絶縁膜（５２）とが１つずつ交互に積層された構成であり、
前記半導体抵抗層（２０）は、前記表面側絶縁層（５０）に埋め込まれている
付記１～１９のいずれか１つに記載の半導体装置。
前記素子絶縁層（４０）は、
前記基板（２０）上に設けられた基板側絶縁層（５０）と、
前記基板側絶縁層（５０）上に積層された表面側絶縁層（６０）と、
を備え、
前記基板側絶縁層（６０）は、複数の第１絶縁膜（５１）と、前記第１絶縁膜（５１）の応力緩和となる複数の第２絶縁膜（５２）とが１つずつ交互に積層された構成であり、
前記半導体抵抗層（２０）は、前記表面側絶縁層（５０）に埋め込まれている
付記１～１９のいずれか１つに記載の半導体装置。
【0264】
［付記２１］
前記第２外部配線層（２５Ｃ）は、前記素子絶縁層（４０）上に設けられており、パッシベーション膜（４３）によって覆われている
付記１０に記載の半導体装置。
前記第２外部配線層（２５Ｃ）は、前記素子絶縁層（４０）上に設けられており、パッシベーション膜（４３）によって覆われている
付記１０に記載の半導体装置。
【0265】
［付記２２］
前記接続配線層（７０）は、前記基板側抵抗層（２２）と同じ材料によって形成されている
付記１４に記載の半導体装置。
前記接続配線層（７０）は、前記基板側抵抗層（２２）と同じ材料によって形成されている
付記１４に記載の半導体装置。
【0266】
［付記２３］
前記第１接続配線層（７１）は、前記基板側抵抗層（２２）と同じ材料によって形成されており、
前記第２接続配線層（７２）は、前記表面側抵抗層（２１）と同じ材料によって形成されている
付記１５に記載の半導体装置。
前記第１接続配線層（７１）は、前記基板側抵抗層（２２）と同じ材料によって形成されており、
前記第２接続配線層（７２）は、前記表面側抵抗層（２１）と同じ材料によって形成されている
付記１５に記載の半導体装置。
【0267】
［付記２４］
前記第１接続配線層（７１）は、前記基板側抵抗層（２２）と一体に形成され、
前記第２接続配線層（７２）は、前記表面側抵抗層（２１）と一体に形成されている
付記２３に記載の半導体装置。
前記第１接続配線層（７１）は、前記基板側抵抗層（２２）と一体に形成され、
前記第２接続配線層（７２）は、前記表面側抵抗層（２１）と一体に形成されている
付記２３に記載の半導体装置。
【0268】
［付記２５］
前記内部接続部（２３）は、前記厚さ方向（Ｚ方向）において前記表面側抵抗層（２１）に対して前記基板側抵抗層（２２）とは反対側に配置されている
付記１～２４のいずれか１つに記載の半導体装置。
前記内部接続部（２３）は、前記厚さ方向（Ｚ方向）において前記表面側抵抗層（２１）に対して前記基板側抵抗層（２２）とは反対側に配置されている
付記１～２４のいずれか１つに記載の半導体装置。
【0269】
［付記２６］
付記１～２５のいずれか１つに記載の半導体装置（１４）と、
前記半導体装置（１４）を支持する支持部材（１１）と、
前記半導体装置（１４）および前記支持部材（１１）を封止する封止樹脂（１６）と、
を備える、半導体モジュール（１０）。
付記１～２５のいずれか１つに記載の半導体装置（１４）と、
前記半導体装置（１４）を支持する支持部材（１１）と、
前記半導体装置（１４）および前記支持部材（１１）を封止する封止樹脂（１６）と、
を備える、半導体モジュール（１０）。
【0270】
［付記２７］
基板（８３０）上に基板側絶縁層（８５０）を形成する工程と、
前記基板側絶縁層（８５０）上に第１表面側絶縁層（８６１）を形成する工程と、
前記第１表面側絶縁層（８６１）上に第１外部配線層（２４Ｃ）、第２外部配線層（２５Ｃ）、および内部配線層（２３Ｃ）を形成する工程と、
前記第１表面側絶縁層（８６１）上に、前記第１外部配線層（２４Ｃ）、前記第２外部配線層（２５Ｃ）、および前記内部配線層（２３Ｃ）を覆うように第２表面側絶縁層（８６２）を形成する工程と、
前記第２表面側絶縁層（８６２）に、前記第１外部配線層（２４Ｃ）に接続される第１基板側ビア（２４Ａ）および第２基板側ビア（２４Ｂ）と、前記内部配線層（２３Ｃ）に接続される第２内部ビア（２３Ｂ）とを形成する工程と、
前記第２表面側絶縁層（８６２）上に基板側抵抗層（２２）を形成する工程と、
前記第２表面側絶縁層（８６２）上に前記基板側抵抗層（２２）を覆うように第３表面側絶縁層（８６３）を形成する工程と、
前記第３表面側絶縁層（８６３）および前記第２表面側絶縁層（８６２）に、前記第２外部配線層（２５Ｃ）に接続される第１表面側ビア（２５Ａ）および第２表面側ビア（２５Ｂ）と、前記内部配線層（２３Ｃ）に接続される第１内部ビア（２３Ａ）とを形成する工程と、
前記第３表面側絶縁層（８６３）上に表面側抵抗層（２１）を形成する工程と、
前記第３表面側絶縁層（８６３）上に前記表面側抵抗層（２１）を覆うように第４表面側絶縁層（８６４）を形成する工程と、
を含む、半導体装置（１４）の製造方法。
基板（８３０）上に基板側絶縁層（８５０）を形成する工程と、
前記基板側絶縁層（８５０）上に第１表面側絶縁層（８６１）を形成する工程と、
前記第１表面側絶縁層（８６１）上に第１外部配線層（２４Ｃ）、第２外部配線層（２５Ｃ）、および内部配線層（２３Ｃ）を形成する工程と、
前記第１表面側絶縁層（８６１）上に、前記第１外部配線層（２４Ｃ）、前記第２外部配線層（２５Ｃ）、および前記内部配線層（２３Ｃ）を覆うように第２表面側絶縁層（８６２）を形成する工程と、
前記第２表面側絶縁層（８６２）に、前記第１外部配線層（２４Ｃ）に接続される第１基板側ビア（２４Ａ）および第２基板側ビア（２４Ｂ）と、前記内部配線層（２３Ｃ）に接続される第２内部ビア（２３Ｂ）とを形成する工程と、
前記第２表面側絶縁層（８６２）上に基板側抵抗層（２２）を形成する工程と、
前記第２表面側絶縁層（８６２）上に前記基板側抵抗層（２２）を覆うように第３表面側絶縁層（８６３）を形成する工程と、
前記第３表面側絶縁層（８６３）および前記第２表面側絶縁層（８６２）に、前記第２外部配線層（２５Ｃ）に接続される第１表面側ビア（２５Ａ）および第２表面側ビア（２５Ｂ）と、前記内部配線層（２３Ｃ）に接続される第１内部ビア（２３Ａ）とを形成する工程と、
前記第３表面側絶縁層（８６３）上に表面側抵抗層（２１）を形成する工程と、
前記第３表面側絶縁層（８６３）上に前記表面側抵抗層（２１）を覆うように第４表面側絶縁層（８６４）を形成する工程と、
を含む、半導体装置（１４）の製造方法。
【0271】
［付記２８］
基板（８３０）上に基板側絶縁層（８５０）を形成する工程と、
前記基板側絶縁層（８５０）上に第１表面側絶縁層（８６１）を形成する工程と、
前記第１表面側絶縁層（８６１）上に第１外部配線層（２４Ｃ）および第２外部配線層（２５Ｃ）を形成する工程と、
前記第１表面側絶縁層（８６１）上に、前記第１外部配線層（２４Ｃ）および前記第２外部配線層（２５Ｃ）を覆うように第２表面側絶縁層（８６２）を形成する工程と、
前記第２表面側絶縁層（８６２）に、前記第１外部配線層（２４Ｃ）に接続される第１基板側ビア（２４Ａ）および第２基板側ビア（２４Ｂ）を形成する工程と、
前記第２表面側絶縁層（８６２）上に基板側抵抗層（２２）を形成する工程と、
前記第２表面側絶縁層（８６２）上に前記基板側抵抗層（２２）を覆うように第３表面側絶縁層（８６３）を形成する工程と、
前記第３表面側絶縁層（８６３）に前記基板側抵抗層（２２）に接続される内部ビア（２３Ｄ）を形成する工程と、
前記第３表面側絶縁層（８６３）および前記第２表面側絶縁層（８６２）に、前記第２外部配線層（２５Ｃ）に接続される第１表面側ビア（２５Ａ）および第２表面側ビア（２５Ｂ）を形成する工程と、
前記第３表面側絶縁層（８６３）上に表面側抵抗層（２１）を形成する工程と、
前記第３表面側絶縁層（８６３）上に前記表面側抵抗層（２１）を覆うように第４表面側絶縁層（８６４）を形成する工程と、
を含む、半導体装置（１４）の製造方法。
基板（８３０）上に基板側絶縁層（８５０）を形成する工程と、
前記基板側絶縁層（８５０）上に第１表面側絶縁層（８６１）を形成する工程と、
前記第１表面側絶縁層（８６１）上に第１外部配線層（２４Ｃ）および第２外部配線層（２５Ｃ）を形成する工程と、
前記第１表面側絶縁層（８６１）上に、前記第１外部配線層（２４Ｃ）および前記第２外部配線層（２５Ｃ）を覆うように第２表面側絶縁層（８６２）を形成する工程と、
前記第２表面側絶縁層（８６２）に、前記第１外部配線層（２４Ｃ）に接続される第１基板側ビア（２４Ａ）および第２基板側ビア（２４Ｂ）を形成する工程と、
前記第２表面側絶縁層（８６２）上に基板側抵抗層（２２）を形成する工程と、
前記第２表面側絶縁層（８６２）上に前記基板側抵抗層（２２）を覆うように第３表面側絶縁層（８６３）を形成する工程と、
前記第３表面側絶縁層（８６３）に前記基板側抵抗層（２２）に接続される内部ビア（２３Ｄ）を形成する工程と、
前記第３表面側絶縁層（８６３）および前記第２表面側絶縁層（８６２）に、前記第２外部配線層（２５Ｃ）に接続される第１表面側ビア（２５Ａ）および第２表面側ビア（２５Ｂ）を形成する工程と、
前記第３表面側絶縁層（８６３）上に表面側抵抗層（２１）を形成する工程と、
前記第３表面側絶縁層（８６３）上に前記表面側抵抗層（２１）を覆うように第４表面側絶縁層（８６４）を形成する工程と、
を含む、半導体装置（１４）の製造方法。
【0272】
［付記２９］
基板（８３０）上に基板側絶縁層（８５０）を形成する工程と、
前記基板側絶縁層（８５０）上に第１表面側絶縁層（８６１）を形成する工程と、
前記第１表面側絶縁層（８６１）上に第１外部配線層（２４Ｃ）および内部配線層（２３Ｃ）を形成する工程と、
前記第１表面側絶縁層（８６１）上に、前記第１外部配線層（２４Ｃ）および前記内部配線層（２３Ｃ）を覆うように第２表面側絶縁層（８６２）を形成する工程と、
前記第２表面側絶縁層（８６２）に、前記第１外部配線層（２４Ｃ）に接続される第１基板側ビア（２４Ａ）および第２基板側ビア（２４Ｂ）と、前記内部配線層（２３Ｃ）に接続される第２内部ビア（２３Ｂ）とを形成する工程と、
前記第２表面側絶縁層（８６２）上に基板側抵抗層（２２）を形成する工程と、
前記第２表面側絶縁層（８６２）上に前記基板側抵抗層（２２）を覆うように第３表面側絶縁層（８６３）を形成する工程と、
前記第３表面側絶縁層（８６３）および前記第２表面側絶縁層（８６２）に、前記内部配線層（２３Ｃ）に接続される第１内部ビア（２３Ａ）を形成する工程と、
前記第３表面側絶縁層（８６３）上に表面側抵抗層（２１）を形成する工程と、
前記第３表面側絶縁層（８６３）上に前記表面側抵抗層（２１）を覆うように第４表面側絶縁層（８６４）を形成する工程と、
前記第４表面側絶縁層（８６４）に、前記表面側抵抗層（２１）に接続される第１表面側ビア（２５Ａ）および第２表面側ビア（２５Ｂ）を形成する工程と、
前記第４表面側絶縁層（８６４）上に、前記第１表面側ビア（２５Ａ）および前記第２表面側ビア（２５Ｂ）を接続する第２外部配線層（２５Ｃ）を形成する工程と、
を含む、半導体装置（１４）の製造方法。
基板（８３０）上に基板側絶縁層（８５０）を形成する工程と、
前記基板側絶縁層（８５０）上に第１表面側絶縁層（８６１）を形成する工程と、
前記第１表面側絶縁層（８６１）上に第１外部配線層（２４Ｃ）および内部配線層（２３Ｃ）を形成する工程と、
前記第１表面側絶縁層（８６１）上に、前記第１外部配線層（２４Ｃ）および前記内部配線層（２３Ｃ）を覆うように第２表面側絶縁層（８６２）を形成する工程と、
前記第２表面側絶縁層（８６２）に、前記第１外部配線層（２４Ｃ）に接続される第１基板側ビア（２４Ａ）および第２基板側ビア（２４Ｂ）と、前記内部配線層（２３Ｃ）に接続される第２内部ビア（２３Ｂ）とを形成する工程と、
前記第２表面側絶縁層（８６２）上に基板側抵抗層（２２）を形成する工程と、
前記第２表面側絶縁層（８６２）上に前記基板側抵抗層（２２）を覆うように第３表面側絶縁層（８６３）を形成する工程と、
前記第３表面側絶縁層（８６３）および前記第２表面側絶縁層（８６２）に、前記内部配線層（２３Ｃ）に接続される第１内部ビア（２３Ａ）を形成する工程と、
前記第３表面側絶縁層（８６３）上に表面側抵抗層（２１）を形成する工程と、
前記第３表面側絶縁層（８６３）上に前記表面側抵抗層（２１）を覆うように第４表面側絶縁層（８６４）を形成する工程と、
前記第４表面側絶縁層（８６４）に、前記表面側抵抗層（２１）に接続される第１表面側ビア（２５Ａ）および第２表面側ビア（２５Ｂ）を形成する工程と、
前記第４表面側絶縁層（８６４）上に、前記第１表面側ビア（２５Ａ）および前記第２表面側ビア（２５Ｂ）を接続する第２外部配線層（２５Ｃ）を形成する工程と、
を含む、半導体装置（１４）の製造方法。
【0273】
［付記３０］
基板（８３０）上に基板側絶縁層（８５０）を形成する工程と、
前記基板側絶縁層（８５０）上に第１表面側絶縁層（８６１）を形成する工程と、
前記第１表面側絶縁層（８６１）上に第１外部配線層（２４Ｃ）を形成する工程と、
前記第１表面側絶縁層（８６１）上に、前記第１外部配線層（２４Ｃ）を覆うように第２表面側絶縁層（８６２）を形成する工程と、
前記第２表面側絶縁層（８６２）に、前記第１外部配線層（２４Ｃ）に接続される第１基板側ビア（２４Ａ）および第２基板側ビア（２４Ｂ）を形成する工程と、
前記第２表面側絶縁層（８６２）上に基板側抵抗層（２２）を形成する工程と、
前記第２表面側絶縁層（８６２）上に前記基板側抵抗層（２２）を覆うように第３表面側絶縁層（８６３）を形成する工程と、
前記第３表面側絶縁層（８６３）に前記基板側抵抗層（２２）に接続される内部ビア（２３Ｄ）を形成する工程と、
前記第３表面側絶縁層（８６３）上に表面側抵抗層（２１）を形成する工程と、
前記第３表面側絶縁層（８６３）上に前記表面側抵抗層（２１）を覆うように第４表面側絶縁層（８６４）を形成する工程と、
前記第４表面側絶縁層（８６４）に、前記表面側抵抗層（２１）に接続される第１表面側ビア（２５Ａ）および第２表面側ビア（２５Ｂ）を形成する工程と、
前記第４表面側絶縁層（８６４）上に、前記第１表面側ビア（２５Ａ）および前記第２表面側ビア（２５Ｂ）を接続する第２外部配線層（２５Ｃ）を形成する工程と、
を含む、半導体装置（１４）の製造方法。
基板（８３０）上に基板側絶縁層（８５０）を形成する工程と、
前記基板側絶縁層（８５０）上に第１表面側絶縁層（８６１）を形成する工程と、
前記第１表面側絶縁層（８６１）上に第１外部配線層（２４Ｃ）を形成する工程と、
前記第１表面側絶縁層（８６１）上に、前記第１外部配線層（２４Ｃ）を覆うように第２表面側絶縁層（８６２）を形成する工程と、
前記第２表面側絶縁層（８６２）に、前記第１外部配線層（２４Ｃ）に接続される第１基板側ビア（２４Ａ）および第２基板側ビア（２４Ｂ）を形成する工程と、
前記第２表面側絶縁層（８６２）上に基板側抵抗層（２２）を形成する工程と、
前記第２表面側絶縁層（８６２）上に前記基板側抵抗層（２２）を覆うように第３表面側絶縁層（８６３）を形成する工程と、
前記第３表面側絶縁層（８６３）に前記基板側抵抗層（２２）に接続される内部ビア（２３Ｄ）を形成する工程と、
前記第３表面側絶縁層（８６３）上に表面側抵抗層（２１）を形成する工程と、
前記第３表面側絶縁層（８６３）上に前記表面側抵抗層（２１）を覆うように第４表面側絶縁層（８６４）を形成する工程と、
前記第４表面側絶縁層（８６４）に、前記表面側抵抗層（２１）に接続される第１表面側ビア（２５Ａ）および第２表面側ビア（２５Ｂ）を形成する工程と、
前記第４表面側絶縁層（８６４）上に、前記第１表面側ビア（２５Ａ）および前記第２表面側ビア（２５Ｂ）を接続する第２外部配線層（２５Ｃ）を形成する工程と、
を含む、半導体装置（１４）の製造方法。
【0274】
［付記３１］
基板（８３０）上に基板側絶縁層（８５０）を形成する工程と、
前記基板側絶縁層（８５０）上に第１表面側絶縁層（８６１）および第２表面側絶縁層（８６２）を順に形成する工程と、
前記第２表面側絶縁層（８６２）上に基板側抵抗層（２２）および接続配線層（７０）を形成する工程と、
前記第２表面側絶縁層（８６２）上に前記基板側抵抗層（２２）を覆うように第３表面側絶縁層（８６３）を形成する工程と、
前記第３表面側絶縁層（８６３）に、前記基板側抵抗層（２２）に接続される内部ビア（２３Ｄ）を形成する工程と、
前記第３表面側絶縁層（８６３）上に表面側抵抗層（２１）を形成する工程と、
前記第３表面側絶縁層（８６３）上に前記表面側抵抗層（２１）を覆うように第４表面側絶縁層（８６４）を形成する工程と、
前記第４表面側絶縁層（８６４）に、前記表面側抵抗層（２１）に接続される第１表面側ビア（２５Ａ）および第２表面側ビア（２５Ｂ）を形成する工程と、
前記第４表面側絶縁層（８６４）上に、前記第１表面側ビア（２５Ａ）および前記第２表面側ビア（２５Ｂ）を接続する第２外部配線層（２５Ｃ）を形成する工程と、
を含む、半導体装置（１４）の製造方法。
基板（８３０）上に基板側絶縁層（８５０）を形成する工程と、
前記基板側絶縁層（８５０）上に第１表面側絶縁層（８６１）および第２表面側絶縁層（８６２）を順に形成する工程と、
前記第２表面側絶縁層（８６２）上に基板側抵抗層（２２）および接続配線層（７０）を形成する工程と、
前記第２表面側絶縁層（８６２）上に前記基板側抵抗層（２２）を覆うように第３表面側絶縁層（８６３）を形成する工程と、
前記第３表面側絶縁層（８６３）に、前記基板側抵抗層（２２）に接続される内部ビア（２３Ｄ）を形成する工程と、
前記第３表面側絶縁層（８６３）上に表面側抵抗層（２１）を形成する工程と、
前記第３表面側絶縁層（８６３）上に前記表面側抵抗層（２１）を覆うように第４表面側絶縁層（８６４）を形成する工程と、
前記第４表面側絶縁層（８６４）に、前記表面側抵抗層（２１）に接続される第１表面側ビア（２５Ａ）および第２表面側ビア（２５Ｂ）を形成する工程と、
前記第４表面側絶縁層（８６４）上に、前記第１表面側ビア（２５Ａ）および前記第２表面側ビア（２５Ｂ）を接続する第２外部配線層（２５Ｃ）を形成する工程と、
を含む、半導体装置（１４）の製造方法。
【0275】
［付記３２］
基板（８３０）上に基板側絶縁層（８５０）を形成する工程と、
前記基板側絶縁層（８５０）上に第１表面側絶縁層（８６１）および第２表面側絶縁層（８６２）を順に形成する工程と、
前記第２表面側絶縁層（８６２）上に基板側抵抗層（２２）および第１接続配線層（７１）を形成する工程と、
前記第２表面側絶縁層（８６２）上に前記基板側抵抗層（２２）を覆うように第３表面側絶縁層（８６３）を形成する工程と、
前記第３表面側絶縁層（８６３）に、前記基板側抵抗層（２２）に接続される内部ビア（２３Ｄ）を形成する工程と、
前記第３表面側絶縁層（８６３）上に表面側抵抗層（２１）および第２接続配線層（７２）を形成する工程と、
前記第３表面側絶縁層（８６３）上に前記表面側抵抗層（２１）を覆うように第４表面側絶縁層（８６４）を形成する工程と、
を含む、半導体装置（１４）の製造方法。
基板（８３０）上に基板側絶縁層（８５０）を形成する工程と、
前記基板側絶縁層（８５０）上に第１表面側絶縁層（８６１）および第２表面側絶縁層（８６２）を順に形成する工程と、
前記第２表面側絶縁層（８６２）上に基板側抵抗層（２２）および第１接続配線層（７１）を形成する工程と、
前記第２表面側絶縁層（８６２）上に前記基板側抵抗層（２２）を覆うように第３表面側絶縁層（８６３）を形成する工程と、
前記第３表面側絶縁層（８６３）に、前記基板側抵抗層（２２）に接続される内部ビア（２３Ｄ）を形成する工程と、
前記第３表面側絶縁層（８６３）上に表面側抵抗層（２１）および第２接続配線層（７２）を形成する工程と、
前記第３表面側絶縁層（８６３）上に前記表面側抵抗層（２１）を覆うように第４表面側絶縁層（８６４）を形成する工程と、
を含む、半導体装置（１４）の製造方法。
【0276】
以上の説明は単に例示である。本開示の技術を説明する目的のために列挙された構成要素および方法（製造プロセス）以外に、より多くの考えられる組み合わせおよび置換が可能であることを当業者は認識し得る。本開示は、特許請求の範囲を含む本開示の範囲内に含まれるすべての代替、変形、および変更を包含することが意図される。
【符号の説明】
【0277】
１０…半導体モジュール
１１…フレーム
１１Ａ…ダイパッド部
１１Ｂ…リード部
１２…ダイパッド
１３Ａ～１３Ｇ…リード
１４…第１チップ
１４Ａ～１４Ｄ…第１～第４抵抗回路
１５…第２チップ
１５Ａ…電圧検出回路
１６…封止樹脂
１６Ａ～１６Ｄ…第１～第４封止側面
２０，２０Ａ～２０Ｆ…半導体抵抗層
２１…表面側抵抗層
２１Ａ…第１端部
２１Ｂ…第２端部
２２…基板側抵抗層
２２Ａ…第１端部
２２Ｂ…第２端部
２２Ｒ…オーバーラップ領域
２３…内部接続部
２３Ａ…第１内部ビア
２３Ｂ…第２内部ビア
２３Ｃ…内部配線層
２３Ｄ…内部ビア
２３Ｒ…オーバーラップ領域
２４…第１外部接続部
２４Ａ…第１基板側ビア
２４Ｂ…第２基板側ビア
２４Ｃ…第１外部配線層
２５…第２外部接続部
２５Ａ…第１表面側ビア
２５Ｂ…第２表面側ビア
２５Ｃ…第２外部配線層
３０…基板
４０…素子絶縁層
４１…素子表面
４２…素子裏面
４３…パッシベーション膜
４３Ｘ…開口部
５０…基板側絶縁層
５１…エッチングストッパ膜
５２…層間絶縁膜
６０…表面側絶縁層
７０…接続配線層
７１…第１接続配線層
７２…第２接続配線層
８０…端子用接続部
８１…第１端子用ビア
８２…第２端子用ビア
９１～９５…配線層
２０１…第１半導体抵抗層
２０２…第２半導体抵抗層
２０３…第３半導体抵抗層
８３０…基板
８４３…パッシベーション膜
８５０…基板側絶縁層
８５１…エッチングストッパ膜
８５２…層間絶縁膜
８６０…表面側絶縁層
８６１…第１表面側絶縁層
８６２…第２表面側絶縁層
８６２Ａ…表面
８６３…第３表面側絶縁層
８６３Ａ…表面
８６４…第４表面側絶縁層
Ｐ１～Ｐ５，Ｑ１～Ｑ９…端子
Ｒ１～Ｒ４…第１～第４抵抗領域
ＲＡ～ＲＤ…抵抗値
Ｗ１～Ｗ１１…ワイヤ
ＶＴ…高電圧発生部
ＣＬ…切断線
１１…フレーム
１１Ａ…ダイパッド部
１１Ｂ…リード部
１２…ダイパッド
１３Ａ～１３Ｇ…リード
１４…第１チップ
１４Ａ～１４Ｄ…第１～第４抵抗回路
１５…第２チップ
１５Ａ…電圧検出回路
１６…封止樹脂
１６Ａ～１６Ｄ…第１～第４封止側面
２０，２０Ａ～２０Ｆ…半導体抵抗層
２１…表面側抵抗層
２１Ａ…第１端部
２１Ｂ…第２端部
２２…基板側抵抗層
２２Ａ…第１端部
２２Ｂ…第２端部
２２Ｒ…オーバーラップ領域
２３…内部接続部
２３Ａ…第１内部ビア
２３Ｂ…第２内部ビア
２３Ｃ…内部配線層
２３Ｄ…内部ビア
２３Ｒ…オーバーラップ領域
２４…第１外部接続部
２４Ａ…第１基板側ビア
２４Ｂ…第２基板側ビア
２４Ｃ…第１外部配線層
２５…第２外部接続部
２５Ａ…第１表面側ビア
２５Ｂ…第２表面側ビア
２５Ｃ…第２外部配線層
３０…基板
４０…素子絶縁層
４１…素子表面
４２…素子裏面
４３…パッシベーション膜
４３Ｘ…開口部
５０…基板側絶縁層
５１…エッチングストッパ膜
５２…層間絶縁膜
６０…表面側絶縁層
７０…接続配線層
７１…第１接続配線層
７２…第２接続配線層
８０…端子用接続部
８１…第１端子用ビア
８２…第２端子用ビア
９１～９５…配線層
２０１…第１半導体抵抗層
２０２…第２半導体抵抗層
２０３…第３半導体抵抗層
８３０…基板
８４３…パッシベーション膜
８５０…基板側絶縁層
８５１…エッチングストッパ膜
８５２…層間絶縁膜
８６０…表面側絶縁層
８６１…第１表面側絶縁層
８６２…第２表面側絶縁層
８６２Ａ…表面
８６３…第３表面側絶縁層
８６３Ａ…表面
８６４…第４表面側絶縁層
Ｐ１～Ｐ５，Ｑ１～Ｑ９…端子
Ｒ１～Ｒ４…第１～第４抵抗領域
ＲＡ～ＲＤ…抵抗値
Ｗ１～Ｗ１１…ワイヤ
ＶＴ…高電圧発生部
ＣＬ…切断線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】