特開 2024-117714 複数の垂直方向の薄い本体を有するトランジスタ構造

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024117714

(43)【公開日】2024-08-29

(54)【発明の名称】複数の垂直方向の薄い本体を有するトランジスタ構造

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240822BHJP

【ＦＩ】

H01L29/78 301X

H01L29/78 301P

【審査請求】有

【請求項の数】25

【出願形態】ＯＬ

(21)【出願番号】P 2023214488

(22)【出願日】2023-12-20

(31)【優先権主張番号】63/446,361

(32)【優先日】2023-02-17

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】523478702

【氏名又は名称】日日新半導體架構股▲ふん▼有限公司

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100135079

【弁理士】

【氏名又は名称】宮崎 修

(72)【発明者】

【氏名】盧 超群

【テーマコード（参考）】

5F140

【Ｆターム（参考）】

5F140AA21

5F140AA24

5F140AA29

5F140BA01

5F140BB05

5F140BC15

5F140BF43

5F140BG09

5F140BG12

5F140BG14

5F140BH06

5F140BH07

5F140BH15

5F140BH45

5F140BJ04

5F140BJ11

5F140BJ17

5F140BJ20

5F140BJ27

5F140BK09

5F140BK18

5F140CB04

5F140CC02

5F140CC03

5F140CC08

5F140CC12

5F140CE06

5F140CE07

(57)【要約】

【課題】従来のトランジスタの種々の問題点を解決するための新しいトランジスタ構造を提供すること。
【解決手段】トランジスタ構造は、本体とゲート構造とを含む。本体は、単一の凸状構造を有し、凸状構造は、第１の半導体材料から作製され、トレンチが、単一の凸状構造内に形成される。ゲート構造は、ゲート導電層とゲート誘電体層とを有し、ゲート導電層は、単一の凸状構造の上にわたっており、ゲート導電層の一部は、トレンチ内に充填されている。
【選択図】図４Ａ

【特許請求の範囲】

【請求項1】

トランジスタ構造であって、
単一の凸状構造を有する本体であって、前記凸状構造は、第１の半導体材料から作製され、トレンチは、前記単一の凸状構造内に形成される、本体と、
ゲート導電層とゲート誘電体層とを有するゲート構造であって、前記ゲート導電層は、前記単一の凸状構造の上にわたっており、前記ゲート導電層の部分は、前記トレンチ内に充填されている、ゲート構造と、を含む、トランジスタ構造。

【請求項2】

前記トレンチの底面および側壁は、前記ゲート誘電体層によって覆われる、請求項１に記載のトランジスタ構造。

【請求項3】

前記凸状構造は、前記ゲート導電層に覆われた第１の外側壁と第２の外側壁とを含み、前記凸状構造は、前記トレンチ内に第１の内側壁と第２の内側壁とをさらに含み、前記第１の内側壁または前記第２の内側壁の長さは、前記第１の外側壁または前記第２の外側壁の長さよりも短い、請求項１に記載のトランジスタ構造。

【請求項4】

前記単一の凸状構造の外側の前記ゲート導電層の底部は、前記トレンチ内に充填された前記ゲート導電層の前記部分の底部よりも低い、請求項１に記載のトランジスタ構造。

【請求項5】

前記単一の凸状構造は、２つの垂直方向の薄い本体を含み、前記ゲート誘電体層は、前記ゲート導電層と前記２つの垂直方向の薄い本体との間に配置される、請求項１に記載のトランジスタ構造。

【請求項6】

前記単一の凸状構造の第１の端部と接触するソース領域と、
前記単一の凸状構造の第２の端部と接触するドレイン領域と、
前記ソース領域を収容する第１の凹部と、
前記ドレイン領域を収容する第２の凹部と、をさらに含み、
前記第１の凹部の側壁および前記第２の凹部の側壁は、ＳＴＩ領域によって囲まれる、請求項５に記載のトランジスタ構造。

【請求項7】

前記ソース領域の縁は、前記２つの垂直方向の薄い本体に接触し、前記ドレイン領域の縁は、前記２つの垂直方向の薄い本体に接触している、請求項６に記載のトランジスタ構造。

【請求項8】

前記ソース領域は、
前記２つの垂直方向の薄い本体と接触するＬＤＤ領域と、
前記ＬＤＤ領域から横方向に延在する高濃度ドープ領域と、
前記第１の凹部内にあり、前記高濃度ドープ領域の側壁と接触する金属領域と、を含む、請求項７に記載のトランジスタ構造。

【請求項9】

前記第１の凹部内に位置する酸化物層であって、前記酸化物層は、垂直方向部と、前記第１の凹部の底部を覆う横方向部と、を含み、前記垂直方向部の上面は、前記横方向部の上面よりも高い、酸化物層と、
前記酸化物層の上にある窒化物層と、をさらに含む、請求項６に記載のトランジスタ構造。

【請求項10】

１つの垂直方向の薄い本体の幅は３ ｎｍ以下である、請求項５に記載のトランジスタ構造。

【請求項11】

トランジスタ構造であって、
元の表面を有する凸状構造を有する本体であって、前記本体は、半導体材料から作製され、前記凸状構造は、複数の導電性チャネルを有する、本体と、
前記凸状構造の第１の端部と接触するソース領域と、
前記凸状構造の第２の端部と接触するドレイン領域と、
ゲート導電層を有するゲート領域であって、前記ゲート導電層は、前記凸状構造の上にわたり、前記ゲート導電層の第１の部分は、前記凸状構造内、かつ前記元の表面の下にあり、前記ゲート導電層の第２の部分は、前記元の表面の上にある、ゲート領域と、を含み、
前記ゲート導電層の前記第２の部分の長さは、前記ゲート導電層の前記第１の部分の長さよりも長い、トランジスタ構造。

【請求項12】

トレンチは、前記凸状構造内に、かつ前記第１の端部と前記第２の端部との間に形成され、前記ゲート導電層の前記第１の部分は、前記トレンチ内に充填される、請求項１１に記載のトランジスタ構造。

【請求項13】

前記凸状構造は、上方に延びる２つの薄い本体を含み、薄い本体の各々は、前記薄い本体の側壁に沿って２つの導電性チャネルを含む、請求項１２に記載のトランジスタ構造。

【請求項14】

前記ゲート導電層の前記第１の部分で充填された前記トレンチは、前記２つの薄い本体の間にある、請求項１３に記載のトランジスタ構造。

【請求項15】

凸状構造の上にわたっているゲート誘電体層であって、前記ゲート導電層の前記第１の部分は、前記トレンチ内で前記ゲート誘電体層によって囲まれている、ゲート誘電体層をさらに含む、請求項１４に記載のトランジスタ構造。

【請求項16】

前記ゲート導電層は、前記トレンチの４つの側壁および底部に沿って前記ゲート誘電体層によって囲まれる、請求項１５に記載のトランジスタ構造。

【請求項17】

前記トレンチの前記底部の直下には、前記本体の前記半導体材料があり、前記トレンチの前記底部に沿った前記ゲート誘電体層は、前記本体の前記半導体材料と直接接触する、請求項１６に記載のトランジスタ構造。

【請求項18】

凸状構造の側壁をクランプする分離壁と、前記分離壁を囲むＳＴＩ層とをさらに含む、請求項１１に記載のトランジスタ構造。

【請求項19】

トランジスタ構造であって、
単一の凸状構造を有する半導体本体であって、前記単一の凸状構造は、少なくとも４つの上方に延在する導体－酸化物－半導体界面を含み、前記少なくとも４つの上方に延在する導体－酸化物－半導体界面は、互いに水平方向にシフトされる、半導体本体を含む、トランジスタ構造。

【請求項20】

前記単一の凸状構造は、２つの上方に延在する薄い本体を含み、上方に延在する薄い本体の各々は、２つの上方に延在する導体－酸化物－半導体界面を含む、請求項１９に記載のトランジスタ構造。

【請求項21】

単一の凸状構造には、前記２つの上方に延在する薄い本体を分離するためにトレンチが形成されている、請求項２０に記載のトランジスタ構造。

【請求項22】

前記単一の凸状構造の第１の端部から選択的に成長された単一のソース領域と、
前記単一の凸状構造の第２の端部から選択的に成長された単一のドレイン領域と、をさらに含む、請求項１９に記載のトランジスタ構造。

【請求項23】

トランジスタ構造であって、
少なくとも２つの上方に延在する本体を含む凸状構造を有する半導体本体であって、前記半導体本体は第１の半導体材料からなる、半導体本体と、
２つの上方に延在する本体を分離するために単一の凸状構造内に形成されたトレンチと、を含み、
２つの上方に延在する本体の間にはＳＴＩ領域は存在しない、トランジスタ構造。

【請求項24】

前記凸状構造の第１の端部と接触するソース領域と、
前記凸状構造の第２の端部と接触するドレイン領域と、
ゲート導電層を有するゲート領域であって、前記ゲート導電層は、前記凸状構造の上にわたる、ゲート領域と、をさらに含む、請求項２３に記載のトランジスタ構造。

【請求項25】

前記トレンチの底部は、前記第１の半導体材料と直接接触する、請求項２３に記載のトランジスタ構造。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、トランジスタ構造、特に、複数の垂直方向の薄い半導体本体（または「ＶＴＢ」）を有するトランジスタ構造に関し、ＶＴＢを有するトランジスタ構造は、一方では、トランジスタ構造のオフ状態の間の漏れ電流経路を効果的に低減することができるだけでなく、トランジスタのオン状態の間の伝導電流を劇的に高めることもできる。

【背景技術】

【0002】

シリコン集積回路（ＩＣ）のモノリシック集積は、２０２１年にダイ上に５００億個を超えるトランジスタの実現を達成し、これは、ＶＬＳＩ（ダイ上に数百万個を超えるトランジスタを有する超大規模集積）からのＧＳＩ（ギガビットスケール集積、すなわち、ダイ上に数十億個を超えるトランジスタを達成する）の時代と名付けられた。ダイ上のトランジスタの集積能力をより高くする、そのような達成により、ＰＰＡＣ（Ｐｅｒｆｏｒｍａｎｃｅ， Ｐｏｗｅｒ， Ａｒｅａ， ａｎｄ Ｃｏｓｔ）が大幅に改善されたより強力なマイクロシステムが急速に可能になり、したがって、中央処理装置（ＣＰＵ）、グラフィックス処理装置（ＧＰＵ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、システムオンチップ（ＳＯＣ）、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）などの多くの強力なチップが作成され、そのことは、指数関数的な経済成長を生み出す基礎を形成したムーアの法則を継続的にサポートするようにシステム能力を高める。

【0003】

経済規模の急速な成長を刺激する新しい用途を成長させるためにＧＳＩから生成されるそのような高い生産性により、ダイ上により多くのトランジスタを集積することが非常に強く要求されている。そのため、半導体産業は、ＴＳＩ（テラスケールインテグレーション）、すなわち、チップのダイ上に１兆個を超えるトランジスタを集積することに向けて、あらゆる最善の努力を試みることが期待されている。したがって、このＴＳＩの課題を満たすためにトランジスタをいかにして大幅に改善するかは、より良好なＰＰＡＣを有する、いくつかの根本的に変更されたトランジスタ構造の発明および工学的改善を必要とする。例えば、チップがダイ上に１兆個のトランジスタを集積する場合、各トランジスタが約０．５ ｐＡ（アンペアの略）のスタンバイ電流（またはＩｏｆｆと呼ばれる）を達成するように設定されるならば、合計１兆個のトランジスタは、ダイのＩｏｆｆが０．５アンペアに近づくことになる。

【0004】

２０ ｎｍ未満の技術を用いた最先端のトランジスタは、この０．５ ｐＡのＩｏｆｆをほとんど達成することができないが、ＦｉｎＦＥＴまたはトライゲート設計などの様々なトランジスタ構造を使用することによってさえ、いくつかのＩｏｆｆは、５～１０ ｐＡ程度に大きくなり得る。デバイス寸法を継続的に縮小し、加えてＩｏｆｆを低減する（１ ｐＡ未満など）方法は、重要な課題である。

【0005】

フィン構造として形成される活性領域を有する最先端の電界効果トランジスタ（ＦｉｎＦＥＴ）の一例が図１に示される。絶縁体または誘電体層（酸化物、酸化物／窒化物、または何らかの高ｋ誘電体など）の上に何らかの導電性材料（金属、ポリシリコン、またはポリサイドなど）を使用するトランジスタのゲート構造５が、フィン構造または三次元凸状シリコン表面上に形成される。一例としてＮＭＯＳトランジスタを使用すると、ソース領域１１及びドレイン領域１２があり、これらは、高濃度ｎ型ドーパントをｐ型基板（又はｐウェル）に注入するためのイオン注入及び熱アニール技術によって形成され、これにより、２つの分離されたｎ＋／ｐ接合領域が得られる。さらに、高濃度ドープｎ＋／ｐ接合の前に衝突イオン化およびホットキャリア注入を低減するために、イオン注入および熱アニール技術によって高濃度ドープｎ＋ソース／ドレイン領域の前に低濃度ドープドレイン（ＬＤＤ）領域１３を形成することが一般的であり、このようなイオン注入および熱アニール技術は、図１に示すように、ＬＤＤ領域１３をゲート構造の下に貫通させることが多い。このため、ＬＤＤ領域１３間の実効チャネル１４の長さが短くなることは避けられない。

【0006】

一方、製造プロセス技術の進歩は、デバイスの幾何学的形状を水平寸法及び垂直寸法の両方において縮小することによって急速に前進し続けている（例えば、ラムダ（λ）と呼ばれる最小特徴サイズが２８ ｎｍから５ ｎｍ又は３ ｎｍに縮小される）。しかし、そのようなＦｉｎＦＥＴまたはトライゲートの幾何学的スケーリングにより、多くの問題が導入され、または悪化している：

【0007】

（１）デバイスのゲート長が微細化されるにつれて、そのオフ電流（Ｉｏｆｆ）を低減することが困難になってきている。より高い漏れ電流経路（断面である図２の破線の矩形領域１６）は、フィン構造の表面に沿ってのみではなく、フィン構造内に形成される。このような漏れ電流経路を評価し、図３に示すようにシミュレーションした。図３（ａ）は、技術コンピュータ支援設計（ＴＣＡＤ）シミュレーション下の３Ｄ ＦｉｎＦＥＴ構造であり、図３（ｂ）は、図３（ａ）の赤色ドット矩形１８に対応する３Ｄ ＦｉｎＦＥＴ構造の断面図であり、図３（ｃ）は、オフ状態の電流分布である（「“Ｉｍｐａｃｔ ｏｆ Ｃｕｒｒｅｎｔ Ｆｌｏｗ Ｓｈａｐｅ ｉｎ Ｔａｐｅｒｅｄ （Ｖｅｒｓｕｓ Ｒｅｃｔａｎｇｕｌａｒ） ＦｉｎＦＥＴ ｏｎ Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ Ｖａｒｉａｔｉｏｎ Ｉｎｄｕｃｅｄ ｂｙ Ｗｏｒｋ－Ｆｕｎｃｔｉｏｎ Ｖａｒｉａｔｉｏｎ”， ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ， ＶＯＬ． ６１， ＮＯ． ６、ＪＵＮＥ ２０１４」
を参照）。

【0008】

（２）デバイスの寸法が縮小されるにつれて、ゲート、スペーサ、およびイオン注入形成を使用する従来の自己整合方法に従うだけで、ＬＤＤ接合エッジ（またはソース／ドレイン・エッジ）をゲート構造のエッジに完全な位置で整合させることがより困難になる。また、イオン注入損傷を除去するための熱アニーリング工程は、多様なエネルギー源を使用する急速熱アニーリング（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）方法や他の熱処理工程のような高温工程技術を使用しなければならない。そのため、リーク電流を低減するためにはＧＩＤＬ（Ｇａｔｅ－Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）リーク電流を抑制する必要があるにもかかわらず、ＧＩＤＬリーク電流を抑制することが困難であるという問題や、実効チャネル長を制御することが困難であるため、ＳＣＥ（Ｓｈｏｒｔ Ｃｈａｎｎｅｌ Ｅｆｆｅｃｔ）を抑制することが困難であるという問題がある。ＧＩＤＬがより良好に制御されるように、ソース／ドレイン・エッジとゲート構造のエッジとの間の相対位置を調整することは困難である。

【0009】

（３）ＬＤＤ構造（またはＮＭＯＳのｎ＋／ｐ接合、またはＰＭＯＳのｐ＋／ｎ接合）を形成するためのイオン注入は、シリコン表面の上部から基板に向かって真っ直ぐにイオンを挿入するために、衝撃のように作用するので、ドーパント濃度が、より高いドーピング濃度を有する上部表面からより低いドーピング濃度を有する接合領域に向かって垂直に不均一に分布するので、ソースおよびドレイン領域からチャネルおよび基板本体領域に向かって、より低い欠陥を有する均一な材料界面を形成することは困難である。

【0010】

（４）デバイス寸法が７ ｎｍ、５ ｎｍ、または３ ｎｍに縮小されるにつれて、ＮＭＯＳトランジスタのフィン構造の高さ（４０～１００ ｎｍなど）は、ＮＭＯＳトランジスタのフィン構造の幅（３～１０ ｎｍなど）よりもはるかに大きくなり、その結果、フィン構造は、後続のプロセス（ソース／ドレイン形成、ゲート形成など）中に脆弱になるか、または崩壊さえする。

【発明の概要】

【発明が解決しようとする課題】

【0011】

従って、本発明は、従来のトランジスタの上述の欠点を解決するための新しい３Ｄトランジスタ構造を開示し、例えば、新しい３Ｄトランジスタ構造は、Ｉｏｆｆ電流を１０～１００倍低減することができる。

【課題を解決するための手段】

【0012】

本発明の実施形態は、トランジスタ構造を提供する。トランジスタ構造は、本体とゲート構造とを含む。本体は、単一の凸状構造を有し、凸状構造は、第１の半導体材料から作製され、トレンチが、単一の凸状構造内に形成される。ゲート構造は、ゲート導電層とゲート誘電体層とを有し、ゲート導電層は、単一の凸状構造の上にわたっており、ゲート導電層の一部は、トレンチ内に充填されている。

【0013】

本発明の一態様によれば、トレンチの底面および側壁は、ゲート誘電体層によって覆われる。

【0014】

本発明の一態様によれば、凸状構造は、ゲート導電層に覆われた第１の外側壁と第２の外側壁とを含み、トレンチ内に第１の内側壁と第２の内側壁とをさらに含み、第１の内側壁または第２の内側壁の長さは、第１の外側壁または第２の外側壁の長さよりも短い。

【0015】

本発明の一態様によれば、単一凸状構造の外側のゲート導電層の底部は、トレンチ内に充填されたゲート導電層の部分の底部よりも低い。

【0016】

本発明の一態様によれば、単一の凸状構造体は、２つの垂直薄体を含み、ゲート誘電体層は、ゲート導電層と２つの垂直薄体との間に配置される。

【0017】

本発明の一態様によれば、ソース領域の縁は、２つの垂直薄体に接し、ドレイン領域の縁は、２つの垂直薄体に接している。

【0018】

本発明の一態様によれば、トランジスタ構造は、ソース領域、ドレイン領域、第１の凹部、および第２の凹部をさらに含む。ソース領域は、単一の凸状構造の第１の端部と接触する。ドレイン領域は、単一の凸状構造の第２の端部と接触する。第１の凹部は、ソース領域を収容する。第２の凹部は、ドレイン領域を収容する。第１の凹部の側壁および第２の凹部の側壁は、ＳＴＩ領域によって囲まれる。

【0019】

本発明の一態様によれば、ソース領域の縁は、２つの垂直薄体に接触し、ドレイン領域の縁は、２つの垂直薄体に接触している。

【0020】

本発明の一態様によれば、ソース領域は、ＬＤＤ領域、高濃度ドープ領域、および金属領域を含む。ＬＤＤ領域は、２つの垂直薄体と接触する。高濃度ドープ領域は、ＬＤＤ領域から横方向に延在する。金属領域は、第１の凹部内にあり、高濃度ドープ領域の側壁と接触する。

【0021】

本発明の一態様によれば、トランジスタ構造は、酸化物層および窒化物層をさらに含む。酸化物層は、第１の凹部内に位置し、酸化物層は、垂直方向部と、第１の凹部の底部を覆う横方向部とを含み、垂直方向部の上面は、横方向部の上面よりも高い。窒化物層は酸化物層の上にある。

【0022】

本発明の一態様によれば、１つの垂直薄体の幅は３ ｎｍ以下である。

【0023】

本発明の別の実施形態は、トランジスタ構造を提供する。トランジスタ構造は、本体、ソース領域、ドレイン領域、トレンチ、中央極、およびゲート領域を含む。本体は、元の表面を有する凸状構造を有し、本体は、第１の半導体材料から作製され、凸状構造は、複数の導電性チャネルを有する。ソース領域は、凸状構造の第１の端部と接触する。ドレイン領域は、凸状構造の第２の端部と接触する。ゲート領域は、凸状構造の上にわたってゲート導電層を有する。ゲート導電層の第１の部分は、凸状構造内にあり、元の表面の下にあり、ゲート導電層の第２の部分は、元の表面の上にあり、ゲート導電層の第２の部分の長さは、ゲート導電層の第１の部分の長さよりも長い。

【0024】

本発明の一態様によれば、凸状構造内に、かつ第１の端部と第２の端部との間にトレンチが形成され、ゲート導電層の第１の部分は、トレンチ内に充填される。

【0025】

凸状構造は、上方に延びる２つの薄い本体を含み、薄い本体の各々は、薄い本体の側壁に沿って２つの導電性チャネルを含む。

【0026】

ゲート導電層の第１の部分で充填されたトレンチは、２つの薄い本体の間にある。

【0027】

本発明の一態様によれば、トランジスタ構造は、ゲート誘電体層をさらに含み、ゲート誘電体層は、凸状構造の上にわたっており、ゲート導電層の第１の部分は、トレンチ内でゲート誘電体層によって囲まれている。

【0028】

本発明の一態様によれば、ゲート導電層は、トレンチの４つの側壁および底部に沿ってゲート誘電体層によって囲まれる。

【0029】

本発明の一態様によれば、トレンチの底部の直下には、本体の半導体材料があり、トレンチの底部に沿ったゲート誘電体層は、本体の半導体材料と直接接触する。

【0030】

本発明の一態様によれば、トランジスタ構造は、凸状構造の側壁をクランプする分離壁をさらに含み、ＳＴＩ層が分離壁を囲む。

【0031】

本発明の別の実施形態は、トランジスタ構造を提供する。トランジスタ構造は、半導体本体を含む。半導体本体は、単一の凸状構造を有し、単一の凸状構造は、少なくとも４つの上方に延在する導体－酸化物－半導体界面を含む。少なくとも４つの上方に延在する導体－酸化物－半導体界面は、互いに水平方向にシフトされる。

【0032】

本発明の一態様によれば、単一の凸状構造は、２つの上方に延在する薄い本体を含み、上方に延在する薄い本体の各々は、２つの上方に延在する導体－酸化物－半導体界面を含む。

【0033】

本発明の一態様によれば、単一の凸状構造には、２つの上方に延在する薄い本体を分離するためにトレンチが形成されている。

【0034】

本発明の一態様によれば、トランジスタ構造は、単一のソース領域および単一のドレイン領域をさらに含み、単一のソース領域は、単一の凸状構造の第１の端部から選択的に成長され、単一のドレイン領域は、単一の凸状構造の第２の端部から選択的に成長される。

【0035】

本発明の別の実施形態は、トランジスタ構造を提供する。トランジスタ構造は、半導体本体とトレンチとを含む。半導体本体は凸状構造を有し、凸状構造は少なくとも２つの上方に延在する本体を含み、半導体本体は第１の半導体材料からなる。トレンチは、２つの上方に延在する本体を分離するために単一の凸状構造内に形成され、２つの上方に延在する本体の間にはＳＴＩ領域は存在しない。

【0036】

本発明の一態様によれば、トレンチの底部は、第１の半導体材料と直接接触する。

【0037】

本発明の一態様によれば、トランジスタ構造は、ソース領域、ドレイン領域、およびゲート領域をさらに含む。ソース領域は、凸状構造の第１の端部と接触し、ドレイン領域は、凸状構造の第２の端部と接触し、ゲート領域は、ゲート導電層を含み、ゲート導電層は、凸状構造の上にわたる。

【0038】

本発明のこれらの目的および他の目的は、種々の図および図面に示される好ましい実施形態の以下の詳細な説明を読んだ後に、当業者に疑いなく明らかになる。

【図面の簡単な説明】

【0039】

本特許または出願ファイルは、カラーで作成された少なくとも１つの図面を含む。カラーの図を含む本出願のコピーは、オフィス要請に基づいておよび必要な料金の支払いによって提供される。

【0040】

【図1】従来技術によるＦｉｎＦＥＴを示す図である。

【図2】フィン構造内に形成されるより高いリーク電流経路を示す図である。

【図3】ＴＣＡＤ（Ｔｅｃｈｎｏｌｏｇｙ Ｃｏｍｐｕｔｅｒ－Ａｉｄｅｄ Ｄｅｓｉｇｎ）シミュレーション下の３Ｄ ＦｉｎＦＥＴ構造、３Ｄ ＦｉｎＦＥＴ構造の断面図、およびオフ状態電流分布を示す図である。

【図4A】本発明の一実施形態による垂直方向の薄い本体の電界効果トランジスタ（ＶＴＢＦＥＴ）の製造方法を示すフローチャートである。

【図4B】図４Ａを説明する図である。

【図4C】図４Ａを説明する図である。

【図4D】図４Ａを説明する図である。

【図4E】図４Ａを説明する図である。

【図5】パッド酸化物層が成長し、パッド窒化物層が堆積し、トレンチが形成されることを示す図である。

【図6】ｐ型ウェル上に堆積された酸化物スペーサと、酸化物スペーサ上に堆積された窒化物スペーサとを示す図である。

【図7】形成されている浅いトレンチ分離（ＳＴＩ）と、堆積されている薄い窒化物層とを示す図である。

【図8】活性領域、および規定された分離領域、の上にわたったゲート領域を示す図である。

【図9】フォトリソグラフィ（ＰＲ）マスクが除去されることを示す図である。

【図10】トレンチを形成するために窒化物スペーサ－２が形成され、窒化物スペーサ－２に基づくことを示す図である。

【図11】熱酸化物が成長してトレンチを充填し、中央極を形成し、次いで中央極の上に窒化物キャップが形成されることを示す図である。

【図12】露出したＳＴＩをエッチバックしてフィン形状を形成することを示す図である。

【図13】中央磁極関連領域の窒化物キャップおよび窒化物スペーサ－２が除去されることを示す図である。

【図14】中央極関連領域におけるパッド酸化物層と、フィン形状を覆う酸化物スペーサが除去され、ゲート領域に対応するＳＴＩがまたエッチングされたことを示す図である。

【図15】中央極が除去され、トレンチ２が露出されたことを示す図である。

【図16】ゲート領域にゲート誘電体が形成され、ゲート材料がゲート領域に堆積されることを示す図である。

【図17】キャップ層が堆積され、次いでＳＴＩがエッチングされることを示す図である。

【図18】パッド窒化物層およびパッド酸化物層がエッチング除去され、ＳＴＩの一部がエッチバックされ、酸化物－２スペーサおよび窒化物－２スペーサがゲート構造のエッジ上に形成されることを示す図である。

【図19】酸化物－３層を成長させるために熱酸化プロセスを使用し、窒化物を堆積し、窒化物をエッチバックするためにＣＶＤを使用して、ソースおよびドレインのための浅いトレンチを作成するためにエッチング除去されているいくつかの露出されたシリコンエリアを示す図である。

【図20】タングステン層が堆積され、次いでＴｉＮ層がその上にを堆積されることを示す図である。

【図21】酸化物－３Ｖ層の一部がエッチング除去されてシリコン側壁が露出され、次いでｎ型ＬＤＤ、ｎ＋ドープソース、およびｎ＋ドープドレインが形成され、次いでＴｉＮ層、タングステン層が堆積されることを示す図である。

【図22】ランディングパッドがｎ＋ドープされたソースおよびｎ＋ドープされたドレインの上に形成されることを示す図である。

【図23】従来のＦｉｎＦＥＴと本発明のＶＴＢＦＥＴとに関するＩｏｎのＴＣＡＤシミュレーション結果を示す図である。

【図24】従来のＦｉｎＦＥＴと本発明のＶＴＢＦＥＴとに関するＩｏｆｆのＴＣＡＤシミュレーション結果を示す図である。

【図25】従来のＦｉｎＦＥＴと本発明のＶＴＢＦＥＴｓとの間の構造の違いを示す図である。

【発明を実施するための形態】

【0041】

図４Ａ、図４Ｂ、図４Ｃ、図４Ｄ、図４Ｅ、図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５、図１６、図１７、図１８、図１９、図２０、図２１、図２２を参照すると、図４Ａは、本発明の一実施形態による垂直方向の薄い本体の電界効果トランジスタ（ＶＴＢＦＥＴ）の製造方法を示すフローチャートであり、図４ＡのＶＴＢＦＥＴの製造方法は、ＶＴＢＦＥＴがより低いスタンバイ電流、より低いゲート誘起ドレインリーク（ＧＩＤＬ）電流、およびより低い短チャネル効果（ＳＣＥ）を有するようにし、活性領域またはＶＴＢＦＥＴの狭い凸状構造をクランプするための固体フェンス壁を形成することができる。ＶＴＢＦＥＴ（Ｎ型を例とする）の製造方法の詳細なステップは以下の通りである。

【0042】

ステップ１０：開始。

【0043】

ステップ２０：半導体基板２００に基づいて、活性領域を画定し、複数の電流伝導チャネルまたは複数の垂直薄体を有する凸状構造を形成する。

【0044】

ステップ３０：ＶＴＢＦＥＴのゲート構造を形成する。

【0045】

ステップ４０：ＶＴＢＦＥＴのソース領域およびドレイン領域を形成する。

【0046】

ステップ５０：終了。

【0047】

図４Ｂ、図４Ｃ、図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５を参照されたい。ステップ２０は、以下を含む。

【0048】

ステップ１０２：パッド酸化物層２０４を成長させ、パッド窒化物層２０６を堆積させる。

【0049】

ステップ１０４：フォトリソグラフィマスクによって活性領域を画定し、活性領域の外側の半導体材料（シリコンなど）の部分を除去して、凸状構造を形成する。

【0050】

ステップ１０６：活性領域を囲む窒化物スペーサ３０６（または酸化物スペーサ３０４および窒化物スペーサ３０６）を堆積し、窒化物スペーサ３０６（または酸化物スペーサ３０４および窒化物スペーサ３０６）をエッチバックする。

【0051】

ステップ１０８：酸化物層を堆積し、化学機械研磨（ＣＭＰ）技術を用いて余分な酸化物層を除去し、浅いトレンチ絶縁体（ＳＴＩ）領域４０２を形成する。

【0052】

ステップ１１０：薄い窒化物層８０２を堆積する。

【0053】

ステップ１１２：フォトリソグラフィ（ＰＲ）マスク９０２を利用して、活性領域およびＳＴＩ領域４０２の上にわたってゲート領域を画定し、ゲート領域に対応する薄い窒化物層８０２およびパッド窒化物層２０６をエッチング除去する。

【0054】

ステップ１１４：フォトリソグラフィマスク９０２を除去し、活性領域内に中心極関連エリアを画定する。

【0055】

ステップ１１６：ＳｉＣＯＨ層（または酸化物／窒化物層の組合せ）を堆積して、ＳｉＣＯＨスペーサを形成する－２ １１０２。

【0056】

ステップ１１８：ＳｉＣＯＨスペーサ－２ １１０２および薄い窒化物層８０２に基づいて、異方性エッチング技術を利用して、凸状構造に凹部（またはトレンチ）１２０２を形成する。

【0057】

ステップ１２０：中央極１３０２としての誘電体層（熱酸化物など）から、凹部１２０２を充填する。

【0058】

ステップ１２２：窒化物層－３を堆積し、窒化物層－３をエッチバックして窒化物キャップ１４０２を形成する。

【0059】

ステップ１２４：露出したＳＴＩ ４０２をエッチバックして、画定されたゲート領域に凸状構造を形成する。

【0060】

ステップ１２６：中央極関連領域に近い窒化物キャップ１４０２およびＳｉＣＯＨスペーサ－２ １１０２、薄い窒化物層８０２、および窒化物スペーサ３０６を除去する。

【0061】

ステップ１２８：中央磁極関連領域に近いパッド酸化物層２０４、酸化物スペーサ３０４、および中央磁極１３０２を除去する。

【0062】

図４Ｄと図１６、図１７、図１８を参照されたい。ステップ３０は、以下を含む。

【0063】

ステップ１３０：ゲート領域にゲート誘電体１５０２を形成する。

【0064】

ステップ１３２：ゲート領域にゲート材料１５０４を堆積し、次いでゲート材料１５０４をエッチバックする。

【0065】

ステップ１３８：パッド窒化物層２０６およびパッド酸化物層２０４をエッチング除去して、ＯＨＳを露出させる。

【0066】

ステップ１４０：ゲート材料１５０４およびキャップ層１５０６の縁部上に酸化物－２スペーサ１８０２および窒化物－２スペーサ１８０４を形成する。

【0067】

図４Ｅ及び図１９、２０、２１、２２を参照されたい。ステップ４０は、以下を含む。

【0068】

ステップ１４２：露出したシリコンをエッチング除去する。

【0069】

ステップ１４４：酸化物－３層１００２を熱的に成長させる。

【0070】

ステップ１４６：窒化物層１９０４を形成する。

【0071】

ステップ１４８：タングステン層１９０６を形成する。

【0072】

ステップ１５０：ＴｉＮ層１９０８を形成する。

【0073】

ステップ１５２：酸化物－３層１００２の一部をエッチング除去する。

【0074】

ステップ１５４：ｎ型低濃度ドープドレイン（ＬＤＤ）２００４、２００６を形成し、次いでｎ＋ドープソース２００８およびｎ＋ドープドレイン２０１０を形成する。

【0075】

上記製造方法の詳細な説明は、以下の通りである。例示の目的でＮＭＯＳトランジスタを使用して、ｐ型半導体基板２００に設置されたウェル設計されたドープｐ型ウェル２０２から開始し（本発明の別の実施形態では、ｐ型ウェル２０２から開始するのではなく、ｐ型基板２００から開始することができる）、一例では、ｐ型ウェル２０２は、ＯＨＳから約５００ ｎｍの厚さで数えたその上面を有する。また、例えば、ｐ型基板２００は、１×１０^１６ドーパント／ｃｍ^３に近い濃度を有する。実際のドーパント濃度は、最終的な大量生産の最適化によって決定される。

【0076】

ステップ１０２において、図５（ａ）に示すように、ＯＨＳ上に、適切に設計された厚さを有するパッド酸化物層２０４を成長させ、パッド酸化物層２０４の上面に、適切に設計された厚さを有するパッド窒化物層２０６を堆積させる。

【0077】

ステップ１０４において、図５（ａ）に示すように、フォトリソグラフィマスク技術を用いて、異方性エッチング技術によりＶＴＢＦＥＴの活性領域を定義し、異方性エッチング技術により、活性領域以外のシリコン等の材料を除去して、将来のＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）の必要に応じて、例えば、深さ約３００ ｎｍのトレンチを形成し、活性領域の凸状構造を形成する。また、図５（ｂ）は、図５（ａ）に対応する上面図であり、図５（ａ）は、図５（ｂ）に示すＸ方向のカットラインに沿った断面図である。

【0078】

ステップ１０６において、図６（ａ）に示すように、活性領域のエッジに酸化物スペーサ３０４を堆積し、次いで酸化物スペーサ３０４上に窒化物スペーサ３０６を堆積し（または活性領域のエッジに窒化物スペーサ３０６を堆積するだけで）、異方性エッチング技術を用いて酸化物スペーサ３０４および窒化物スペーサ３０６をエッチバックして、酸化物スペーサ３０４および窒化物スペーサ３０６の上面をＯＨＳまでのレベルにし、酸化物スペーサ３０４および窒化物スペーサ３０６は活性領域の外側にある。したがって、ここでの重要な点は、酸化物スペーサ３０４、次いで窒化物スペーサ３０６（または窒化物スペーサ３０６のみ）が、活性領域または狭い凸状構造、特に凸状構造の側壁をクランプするための固体フェンス壁を形成することである。固体クランピング壁は、ＶＴＢＦＥＴのソース／ドレインまたはゲートを形成する間に狭い凸状またはフィン構造が崩壊するのを防ぐために、単一層（窒化物スペーサ３０６など）または他の複合層（酸化物スペーサ３０４および窒化物スペーサ３０６など）であってもよい。

【0079】

ステップ１０８において、図７（ａ）に示すように、厚い酸化層を堆積して活性領域を囲むトレンチを完全に充填し、ＣＭＰ技術を用いて余分な酸化層を除去してＳＴＩ領域４０２を形成し、ＳＴＩ領域４０２の上面はパッド窒化物層２０６の上面と同じ高さである。この場合も、ＳＴＩ領域４０２は、活性領域または狭い凸状構造、特に凸状構造のＶＴＢＦＥＴをさらに包含またはクランプして、壁のソース／ドレインまたはゲートを形成する間に狭い凸状構造が崩壊するのを防ぐ。

【0080】

ステップ１１０において、図７（ａ）に示すように、パッド窒化物層２０６およびＳＴＩ領域４０２の上に薄い窒化物層８０２を堆積する。また、図７（ｂ）は、図７（ａ）に対応する上面図であり、図７（ａ）は、図７（ｂ）に示すＸ方向のカットラインに沿った断面図である。

【0081】

ステップ１１２において、図８（ａ）に示すように、フォトリソグラフィ（ＰＲ）マスク９０２を用いて、活性領域およびＳＴＩ領域４０２の上にゲート領域を画定し、ゲート領域に対応する薄い窒化物層８０２およびパッド窒化物層２０６を除去して、凹部９０４を形成する。また、図８（ｂ）は、図８（ａ）に対応する上面図であり、図８（ａ）は、図８（ｂ）に示すＸ方向のカットラインに沿った断面図であり、図８（ｃ）は、図８（ｂ）に示すＹ方向のカットラインに沿った断面図である。

【0082】

ステップ１１４において、図９（ａ）に示すように、フォトリソグラフィ（ＰＲ）マスク９０２を除去する。従って、ＶＴＢＦＥＴのゲート領域のための薄い窒化物層８０２及びパッド窒化物層２０６に沿った滑らかなエッジが達成され、中央極に関連したエリアも活性領域内に画成される。また、図９（ｂ）は、図９（ａ）に対応する上面図であり、図９（ａ）は、図９（ｂ）に示すＸ方向のカットラインに沿った断面図である。

【0083】

ステップ１１６において、図１０（ａ）に示すように、ＳｉＣＯＨ層（または酸化物／窒化物層の組み合わせ）が、中央極関連領域内に堆積され、エッチバックされて、ＳｉＣＯＨスペーサ－２ １１０２を形成する（例えば、ＳｉＣＯＨスペーサ－２ １１０２の幅は１～３ ｎｍであり得る）。図１０（ｂ）に示すように、中心極関連領域内の４つの周囲エッジ上のＳｉＣＯＨスペーサ－２ １１０２、およびＳｉＣＯＨスペーサ－２ １１０２は、下にある元のシリコン領域を保護し、これは、ＳＲＳ－ＣＰと名付けられた、将来作成される中心極上のシリコンの周囲リング（または周囲Ｓｉリング）になる。

【0084】

ステップ１１８において、図１０（ａ）に示すように、ＳｉＣＯＨスペーサ－２ １１０２および薄い窒化物層８０２に基づいて、異方性エッチング技術を用いて、パッド酸化物層２０４および基板２００の半導体材料を中央極関連領域においてエッチングして、露出したシリコン領域に約５０～８０ ｎｍ（例えば７５ ｎｍ）の深さを有する凹部（またはトレンチ）１２０２を形成する。すなわち、ＳｉＣＯＨスペーサ－２ １１０２および薄い窒化物層８０２は、中心極関連領域における露出されたパッド酸化物層２０４が除去され得るようにマスクとして作用し、中心極関連領域における露出されたシリコンも約７５ ｎｍの深さだけ除去され、中心極関連領域に凹部１２０２を形成する。ＳｉＣＯＨスペーサ－２ １１０２は、作成されるＳＲＳ－ＣＰを保護するためにオーニングのように働く。また、図１０（ｂ）は、図１０（ａ）に対応する上面図であり、図１０（ａ）は、図１０（ｂ）に示すＸ方向のカットラインに沿った断面図であり、図１０（ｃ）は、図１０（ｂ）に示すＹ方向のカットラインに沿った断面図である。

【0085】

ステップ１２０：図１１（ａ）に示すように、誘電体層を形成し（例えば、熱酸化物の短時間成長、又は化学気相堆積（ＣＶＤ）堆積を行う）、凹部１２０２を中心極１３０２で充填し、又は中心酸化物極又はコラム極（ＣＰ）と称する。

【0086】

ステップ１２２において、図１１（ａ）に示すように、窒化物層３を堆積し、窒化物層３をエッチバックして、中央極１３０２を保護するために中央極１３０２上に窒化物キャップ１４０２を形成する。また、図１１（ｂ）は、図１１（ａ）に対応する上面図であり、図１１（ａ）は、図１１（ｂ）に示すＸ方向のカットラインに沿った断面図であり、図１１（ｃ）は、図１１（ｂ）に示すＹ方向のカットラインに沿った断面図である。

【0087】

ステップ１２４において、図１２（ａ）に示すように、露出されたＳＴＩ領域４０２を約５０～８０ ｎｍの深さだけエッチバックして、画定されたゲート領域に垂直凸状構造を形成し、画定されたゲート領域のＳＴＩ領域４０２を約７５ ｎｍエッチングして凸高さを形成し、一例では、凸高さは、ｐ型ウェル２０２の元の水平面（ＯＨＳ）から中心極１３０２の底部まで計算された中心極１３０２の高さと同じかまたは実質的に同じである。また、図１２（ｂ）は、図１２（ａ）に対応する上面図であり、図１２（ａ）は、図１２（ｂ）に示すＹ方向のカットラインに沿った断面図である。

【0088】

ステップ１２６において、図１３（ａ）に示すように、エッチングを用いて、中央極関連領域に近い窒化物キャップ１４０２及びＳｉＣＯＨスペーサ－２ １１０２、薄い窒化物層８０２、及び画定されたゲート領域の凸状構造を覆う窒化物スペーサ３０６を除去する。したがって、前に定義された中心極関連領域が再び示される。また、図１３（ｂ）は、図１３（ａ）に対応する上面図であり、図１３（ａ）は、図１３（ｂ）に示すＸ方向のカットラインに沿った断面図であり、図１３（ｃ）は、図１３（ｂ）に示すＹ方向のカットラインに沿った断面図である。

【0089】

ステップ１２８において、図１４（ａ）に示すように、エッチングを用いて、中心極関連領域に近いパッド酸化物層２０４と、凸状構造を覆う酸化物スペーサ３０４とを除去する。ゲート領域の外側のＳＴＩ領域４０２もまた、ある量（例えば、４０～８０ ｎｍの深さ）だけエッチングされ得、ＳＴＩ領域４０２の上面は、パッド窒化物層２０６の上面よりも低い。これにより、図１４（ｃ）に示すように、凸状構造の単結晶シリコンの２つの外側が露出する。より重要なことに、図１４（ｂ）に示すように、中央極（ＳＲＳ－ＣＰ）１３０２上にシリコンの周囲リングがある。また、図１４（ｂ）は、図１４（ａ）に対応する上面図であり、図１４（ａ）は、図１４（ｂ）に示すＸ方向のカットラインに沿った断面図であり、図１４（ｃ）は、図１４（ｂ）に示すＹ方向のカットラインに沿った断面図である。

【0090】

その後、図１５（ａ）に示すように、中央ポール１３０２が除去され、トレンチ－２ １５０１が露出される。図１５（ｃ）に示すように、凸状構造において、ＶＴＢＦＥＴのオン状態の間に電流を伝導するための２つの垂直な薄いシリコン本体Ｓｒｉｇｈｔ、Ｓｌｅｆｔがある。垂直薄体Ｓｒｉｇｈｔは、トレンチ－２ １５０１に隣接する１つの外側側壁および１つの内側側壁を有し、垂直薄体Ｓｌｅｆｔも同様である。垂直薄体Ｓｒｉｇｈｔの内側壁は、トレンチ－２ １５０１内の垂直薄体Ｓｌｅｆｔの内側壁に対向する。また、図１５（ｂ）は、図１５（ａ）に対応する上面図であり、図１５（ａ）は、図１５（ｂ）に示すＸ方向のカットラインに沿った断面図であり、図１５（ｃ）は、図１５（ｂ）に示すＹ方向のカットラインに沿った断面図である。

【0091】

ステップ１３０において、図１６（ａ）に示すように、ゲート領域にゲート誘電体（高Ｋ誘電体材料または酸化物など）１５０２を形成する。

【0092】

ステップ１３２において、図１６（ａ）に示すように、続いてゲート領域にゲート導電材料（ポリシリコン、またはＴｉＮ層上のタングステンのような金属、または適切な仕事関数を有する他の金属など）１５０４を堆積し、ＣＭＰ技術を用いて余分なゲート導電材料１５０４を除去し、次いでゲート導電材料１５０４をエッチバック／研磨する。もちろん、ゲートラストプロセスがある場合には、前に形成されたゲート導電性材料１５０４を除去し、他の適切なゲート導電性材料で置き換えることができる。トレンチ－２ １５０１内のゲート導電性材料１５０４の部分は、「導電性中央極」と呼ばれることがあり、導電性中央極は、トレンチ－２ １５０１内のゲート誘電体１５０２によって囲まれる。また、図１６（ｂ）は、図１６（ａ）に対応する上面図であり、図１６（ａ）は、図１６（ｂ）に示すＸ方向のカットラインに沿った断面図であり、図１６（ｃ）は、図１６（ｂ）に示すＹ方向のカットラインに沿った断面図である。

【0093】

ステップ１３４において、図１７（ａ）に示すように、ゲート材料１５０４の上面のゲート領域に、窒化物層１５０６２とハードマスク酸化物層１５０６４とから構成され得るキャップ層１５０６を堆積し、キャップ層１５０６は、ゲート導電性材料１５０４を保護するために使用される。その後、ＣＭＰ技術を用いてキャップ層５０６を研磨し、キャップ層１５０６の上面をパッド窒化膜２０６の上面と同じ高さにする。

【0094】

ステップ１３６において、図１７（ａ）に示すように、ＳＴＩ領域４０２（もしあれば、ＳＴＩ領域４０２上のゲート誘電体１５０２を含む）をエッチングして、ＳＴＩ ４０２の上面をパッド酸化物層２０４の上面までの高さにする。また、図１７（ｂ）は、図１７（ａ）に対応する上面図であり、図１７（ａ）は、図１７（ｂ）に示すＸ方向のカットラインに沿った断面図である。

【0095】

ステップ１３８において、図１８（ａ）に示すように、パッド窒化物層２０６およびパッド酸化物層２０４をエッチング除去して、ＯＨＳを露出させる。さらに、ＳＴＩ領域４０２の一部をエッチバックして、ＳＴＩ ４０２の上面をＯＨＳまでの高さにする。

【0096】

ステップ１４０において、図１８（ａ）に示すように、ゲート材料１５０４およびキャップ層５０６のエッジ上に、酸化物－２スペーサ１８０２を形成するための酸化物－２層と、窒化物－２スペーサ１８０４を形成するための窒化物－２層とを堆積する。また、図１８（ｂ）は、図１８（ａ）に対応する上面図であり、図１８（ａ）は、図１８（ｂ）に示すＸ方向のカットラインに沿った断面図である。

【0097】

ステップ１４２において、図１９（ａ）に示すように、次に、活性領域の露出したシリコン領域の一部をエッチング除去して、ＶＴＢＦＥＴのソース領域及びドレイン領域（例えば、約５０ ｎｍ～６０ ｎｍの深さ）のための浅いトレンチ１９０２を形成する。

【0098】

ステップ１４４において、図１９（ａ）に示すように、酸化－３プロセスと呼ばれる熱酸化プロセスを用いて、酸化物－３層１００２（（鋭い結晶配向（１１０）を有すると仮定して）壁のバルク体の垂直ＶＴＢＦＥＴを貫通する酸化物－３Ｖ層１００２２と、浅いトレンチ１９０２の底部上の酸化物－３Ｂ層１００２４との両方を含む）を成長させる。浅いトレンチ１９０２のＶＴＢＦＥＴの一部は、酸化物－２スペーサ１８０２と窒化物－２スペーサ１８０４の垂直複合材料を有し、浅いトレンチ１９０２のそれらの側壁は、ＳＴＩ領域４０２をさらに包囲するので、酸化－３プロセスは、これらの壁上に酸化物（すなわち、酸化物－３層１００２）をほとんど成長させず、その結果、壁のソース／ドレインの巾は、熱酸化プロセスによって実際に影響されない。また、図１９（ａ）以降に描かれている３ Ｖ酸化膜１００２２および３ Ｂ酸化膜１００２４の厚さは、あくまで説明のために描かれているものであり、その形状は、図示されているＳＴＩ領域４０２の寸法に比例するものではない。例えば、酸化物－３Ｖ層１００２２および酸化物－３Ｂ層１００２４の厚さは、約１０～３０ ｎｍであるが、ＳＴＩ領域４０２の垂直高さは、約２００～２５０ ｎｍであり得る。酸化－３プロセスに基づいて、酸化物－３Ｖ層１００２２の厚さは、精密に制御された熱酸化温度、タイミング、および成長速度の両方の下で非常に正確に制御され得る。明確に画定されたシリコン表面上の熱酸化は、酸化物－３Ｖ層１００２２の厚さの４０％が除去されることをもたらすはずであるので、ＶＴＢＦＥＴのバルク体の垂直壁における露出した（１１０）シリコン表面の厚さ、および酸化物－３Ｖ層１００２２の厚さの残りの６０％は、ＶＴＢＦＥＴのバルク体の垂直壁の外側の追加としてカウントされる。一実施形態では、酸化物－３Ｖ層１００２２のエッジは、ゲート構造のエッジと位置合わせされ、または実質的に位置合わせされ得る。

【0099】

ステップ１４６において、図１９（ａ）に示すように、ＣＶＤを用いて酸化物－３Ｂ層１００２４の上面に窒化物を堆積し、窒化物をエッチバックして窒化物層１９０４を形成する。また、図１９（ｂ）は、図１９（ａ）に対応する上面図であり、図１９（ａ）は、図１９（ｂ）に示すＸ方向のカットラインに沿った断面図である。

【0100】

ステップ１４８において、図２０（ａ）に示すように、タングステンを堆積し、タングステンをエッチバックして、窒化物層１９０４の上面にタングステン層１９０６を形成する。

【0101】

ステップ１５０において、図２０（ａ）に示すように、ＴｉＮを堆積（例えば、原子層堆積、ＡＬＤ）し、ＴｉＮをエッチバックして、タングステン層１９０６の上面の上方にＴｉＮ層１９０８を形成する。また、図２０（ｂ）は、図２０（ａ）に対応する上面図であり、図２０（ａ）は、図２０（ｂ）に示すＸ方向のカットラインに沿った断面図である。

【0102】

ステップ１５２において、図２１（ａ）に示すように、ＴｉＮ層１９０８の上面を基準として用いて、酸化物－３Ｖ層１００２２の一部をエッチング除去して、シリコン側壁２００２（シリコン領域の結晶配向（１１０）を有する）を露出させる。

【0103】

別の例では、図２０のタングステン層１９０６およびＴｉＮ層１９０８を形成するステップを省略することができ、図２１の酸化物－３Ｖ層１００２２の部分をエッチングするステップは、窒化物層１９０４の上面を基準として使用することができる。

【0104】

ステップ１５４において、図２１（ａ）に示すように、選択成長技術（例えば、選択エピタキシー成長（ＳＥＧ）技術）を用いて、ｎ型ＬＤＤ ２００４、２００６を形成し、その後、ｎ＋ドープソース２００８及びｎ＋ドープドレイン２０１０を形成する。言及すべきこととして、提案されたＶＴＢＦＥＴの全てのｎ型ＬＤＤ ２００４、２００６、ｎ＋ドープソース２００８、及びｎ＋ドープドレイン２０１０を形成するためのイオン注入は必要なく、ｎ＋ドープソース２００８及びｎ＋ドープドレイン２０１０を形成するための強い衝撃による損傷を除去するための高温熱アニールは必要ない。

【0105】

図２１（ａ）に示すように、最後に、ＴｉＮ層２０１２およびタングステン層２０１４を堆積し（例えば、原子層堆積によって実行され得る）、ＴｉＮ層２０１２およびタングステン層２０１４をエッチバックする。一例では、図２１（ａ）に示すように、導電性中心極の底部は、酸化物－３Ｂ層１００２４の底部よりも低い。ｎ＋ドープソース２００８およびｎ＋ドープドレイン２０１０の高さは、約４０～６０ ｎｍである。

【0106】

一例では、凸部の高さ（約７５ ｎｍ）は、ｎ＋ドープソース２００８およびｎ＋ドープドレイン２０１０の高さ（またはＴｉＮ層２０１２およびタングステン層２０１４の高さ）よりも約１０～３０ ｎｍ（２０ ｎｍなど）高い。したがって、ゲート構造の底部とｎ＋ドープソース２００８およびｎ＋ドープドレイン２０１０（またはＴｉＮ層２０１２およびタングステン層２０１４の底部）との間のギャップは約１０～３０ ｎｍ（２０ ｎｍなど）であり、すなわち、ゲート構造の底部（ゲート誘電体１５０２またはゲート材料１５０４のいずれか）は、ｎ＋ドープソース２００８およびｎ＋ドープドレイン２０１０の底部（またはＴｉＮ層２０１２およびタングステン層２０１４の底部）よりも低い。

【0107】

図２１（ｃ）に示すように、図２１（ｃ）は、ＶＴＢＦＥＴ表面が、ゲート材料１５０４の上部ゲート導電性部分１５０４２によって接続された３つの垂直ゲート導電性部分Ｇ１～Ｇ３を有することを示す。前述のように、ゲート誘電体１５０２およびゲート材料１５０４によって覆われた凸状構造の４つの垂直側壁が存在する。垂直ゲート導電部分Ｇ１において、１つの外側側壁に沿ったゲート導電材料、酸化物（すなわち、ゲート誘電体１５０２）、および半導体材料（すなわち、ｐ型ウェル２０２）は、ＭＯＳ構造に類似した導体－酸化物－半導体構造２１０２を形成する。また、垂直ゲート導電部分Ｇ３において、別の外側側壁に沿ったゲート導電材料、酸化物（すなわち、ゲート誘電体１５０２）、および半導体材料（すなわち、ｐ型ウェル２０２）は、導体－酸化物－半導体構造２１０４を形成する。同様に、垂直ゲート導電部分Ｇ２（または導電性中央極）では、内側側壁に沿ったゲート導電材料、酸化物、および半導体材料が、別の２つの導体－酸化物－半導体構造２１０６および２１０８を形成する。したがって、４つの導体－酸化物－半導体構造（またはＭＯＳ構造）２１０２、２１０４、２１０６、および２１０８が存在する。本発明によれば、上記の実施形態の独自性は、縦型薄型本体電界効果トランジスタにおいて１つの共通ソースおよび１つの共通ドレインを共有する４つの導体－酸化物－半導体構造２１０２、２１０４、２１０６、２１０８があることである。しかし、本発明は、単一の凸状構造内の他の複数のＭＯＳ構造（６または８）に適用することができる。

【0108】

別の例では、垂直ゲート導電部分Ｇ２の材料は、他の垂直ゲート導電部分Ｇ１、Ｇ３、または上部ゲート導電部分１５０４２の材料と異なるか、または同じであり得る。

【0109】

また、図２１（ａ）に示すように、凸状構造の中に半導体からなる周囲のリング部分があるため、ＯＨＳ上のゲート導電層の長さ「Ｂ」は、導電性中心極の長さ「Ａ」よりも長い。また、前記凸状構造の外側側壁の横方向の長さは、前記凸状構造の内側側壁の横方向の長さよりも長い。また、図２１（ｂ）は、図２１（ａ）に対応する上面図であり、図２１（ａ）は、図２１（ｂ）に示すＸ方向のカットラインに沿った断面図であり、図２１（ｃ）は、図２１（ｂ）に示すＹ方向のカットラインに沿った断面図である。

【0110】

また、図２２に示すように、ランディングパッド２２０２がｎ＋ドープソース２００８及びｎ＋ドープドレイン２０１０上に形成される場合、ｎ＋ドープドレイン２０１０（又はｎ＋ドープソース２００８）の少なくとも２つの側面（１つの側壁及び上面）は、ＴｉＮ層２０１２／タングステン層２０１４及びランディングパッドによって接触され、従って、接触抵抗は、それに応じて低減される。

【0111】

図２３は、従来のＦｉｎＦＥＴ（図２３の中央図）が８ ｎｍのフィン巾、７０ ｎｍのフィン高さ、１ ｎｍの厚さのゲート酸化物を有し、そしてＶＴＢＦＥＴ（図２３の左図）が１．５ ｎｍのＳｒｉｇｈｔ、１．５ ｎｍのＳｌｅｆｔ、及びＳｌｅｆｔ及びＳｒｉｇｈｔを覆う１ ｎｍの厚さのゲート酸化物を有する従来のＦｉｎＦＥＴ及び本発明のＶＴＢＦＥＴに関するＩｏｎのＴＣＡＤシミュレーション結果を示す。導電性中央極および／またはゲート導電性材料の仕事関数を調整するために適切なゲートメタル材料を用いると、ＶＴＢＦＥＴのオン状態の間の電流密度（青色曲線で示される）は、従来のＦｉｎＦＥＴのそれ（茶色の破線曲線で示される）の７倍であり、本発明のＩｏｎは、従来のＦｉｎＦＥＴトランジスタのそれの約２倍である。ＳｌｅｆｔおよびＳｒｉｇｈｔの薄い本体のために、新しい垂直の薄い本体の電界効果トランジスタには複数の電流伝導チャネルがあることが注目される。

【0112】

一方、図２４は、従来のＦｉｎＦＥＴと本発明のＶＴＢＦＥＴとに関するＩｏｆｆのＴＣＡＤシミュレーション結果を示す。同じ構造に基づいて、図２４の右図に示すように、従来のＦｉｎＦＥＴのオフ状態の間の電流密度（茶色の破線曲線で示す）は、本発明のＶＴＢＦＥＴのそれ（青色の曲線で示す）の１７倍であり、従来のＦｉｎＦＥＴトランジスタのＩｏｆｆは、本発明のＶＴＢＦＥＴのそれの３４倍である。従って、本発明は、従来のＦｉｎＦＥＴと比較して、Ｉｏｎ／Ｉｏｆｆ比を約６８倍に効果的に改善する。

【0113】

また、Ｓｌｅｆｔ／Ｓｒｉｇｈｔの大きさが約１．５～３ ｎｍ（即ち、周囲のＳｉリングの大きさが約１．５～３ ｎｍ）であるため、ＬＤＤ及び高濃度ドーピング領域を事前設定温度で選択的に成長させる間、他の例では、ＬＤＤ領域２００６のエッジが横方向にシフトしてゲート誘電体１５０２に接触し、ＬＤＤ領域２００８のエッジも横方向にシフトしてゲート誘電体２１０に接触する。したがって、この例では、ＶＴＢＦＥＴの有効チャネル長は、図２１（ａ）に示されるＶＴＢＦＥＴの有効チャネル長（Ｌｅｆｆ）よりも短くてもよい。

【0114】

図２５は、従来のＦｉｎＦＥＴと本発明のＶＴＢＦＥＴとの間の構造の違いを示す。従来のＦｉｎＦＥＴに対応する図２５（ａ）に示すように、Ｉｏｎ電流を増加させるために、通常、ＳＴＩ領域によって互いに分離された２つ（またはそれ以上）の独立したフィン構造があり、ＳＴＩ領域は、２つの独立したフィン構造の間にある。ゲート誘電体層およびゲート導電層は、２つの独立したフィン構造およびそれらの間のＳＴＩ領域を横切る。その後、フィン構造の各端子は、ＬＤＤ領域および高濃度にドープされた領域の選択的成長エピタキシーのための１つのシード領域を提供する。このように、２つのフィン構造の２つのＮ＋領域２５０２、２５０４は、選択的エピタキシー成長（ＳＥＧ）技術によって別々に成長され、従来のＦｉｎＦＥＴにおける２つの成長されたＮ＋領域２５０２、２５０４はＳＴＩ領域によって制限されないので、これら２つのＮ＋領域２５０２、２５０４は、２つの別々のマッシュルームのように徐々に拡張され、最終的に２つのＮ＋領域２５０２、２５０４は互いに接続される。したがって、図２５（ａ）の従来のＦｉｎＦＥＴのトランジスタ本体は、２つ（またはそれ以上）の独立したフィン構造を含み、各フィン構造の幅は６ ｎｍであり、２つの独立したフィン構造間のＳＴＩ領域の幅は２５ ｎｍであり、この従来のＦｉｎＦＥＴと別の同じ従来のＦｉｎＦＥＴとの間のＳＴＩ領域の幅も２５ ｎｍである。したがって、図２５（ａ）の２つの従来のＦＩＮＦＥＴ間のピッチ距離は６２ ｎｍである。

【0115】

しかし、本発明の一実施形態に対応する図２５（ｂ）に示すように、半導体基板に基づいて形成された単一の凸状構造体が１つだけ存在し、前述のように、２つの垂直薄体が存在するように、凸状構造体に１つのトレンチが形成される。しかし、これら２つの垂直方向の薄い本体の間にはＳＴＩ領域は存在しない。その後、ゲート誘電体層及びゲート導電層が、２つの垂直薄体及びそれらの間のトレンチを横切り、トレンチ内のゲート導電層の部分（すなわち、前述の導電性中央極）は、特にトレンチの４つの側壁及び底部に沿って、ゲート誘電体層によって囲まれる。トレンチの底部の下には、依然として基板の半導体材料がある。したがって、２つの垂直薄体の間にＳＴＩ領域は存在しない。

【0116】

２つの垂直方向の薄い本体が存在する場合であっても、前述したように周囲のＳｉリングが存在するため、周囲のＳｉリングの１つの露出した端部は、ＬＤＤ領域及び高濃度にドープされた領域の選択的成長エピタキシーのための、２つの別個のシード領域ではなく、１つのシード領域を提供するだけである。さらに、この実施形態では、ＶＴＢＦＥＴ表面のＮ＋領域２５０６は、図２１に示すように、ＳＴＩ領域によって制限された凹部内に選択的エピタキシー成長（ＳＥＧ）技術によって成長される。従って、図２５（ｂ）のＶＴＢＦＥＴのトランジスタ本体は、上方に延びる２つの垂直薄体を有する１つの単一凸状構造（又はフィン構造）を含むだけであり、垂直薄体の巾は約１．５ ｎｍであり、垂直薄体の高さは約５０～７０ ｎｍである。各垂直薄体には、垂直薄体の２つの側壁に沿って２つのＭＯＳ構造または２つの導電チャネル（図２５（ｂ）に示される「２Ｃ」）がある。この実施例では、ソース／ドレイン領域のＬＤＤ領域は、前述したように、熱プロセスによって生じる横方向シフトのために、２つの垂直方向の薄い本体と接触する。このＶＴＢＦＥＴと別の同じＶＴＢＦＥＴとの間のＳＴＩ領域の巾は、１２ ｎｍである。したがって、図２５（ｂ）の２つのＶＴＢＦＥＴｓ間のピッチ距離は、２２ ｎｍ程度に小さくすることができる。

【0117】

また、図２５（ｃ）は、別の実施形態に対応しており、図２５（ｂ）と図２５（ｃ）との間の主な違いは、Ｎ＋領域２５０８がＳＴＩ領域によって制限された凹部内に成長せず、したがって、Ｎ＋領域２５０８が単一のマッシュルームのように徐々に拡張されることである。また、単一の凸状構造に２つの垂直方向の薄い本体が存在する場合であっても、前述のように周囲のＳｉリングが存在するため、周囲のＳｉリングの１つの露出した末端は、ＬＤＤ領域および高濃度ドープ領域の選択的成長エピタキシーのために、２つの別個のシード領域ではなく、１つのシード領域を提供するだけである。

【0118】

要約すると、ＶＴＢＦＥＴの凸状構造に導電性中心極があり、導電性中心極はゲート誘電体によって取り囲まれる。単一の凸状構造内のこのような導電性中心極は、ＶＴＢＦＥＴのオフ状態中の漏れ電流経路を効果的に抑制することができる。しかしながら、ＶＴＢＦＥＴは、オン状態の間の電流伝導のための複数の垂直方向の薄い本体（すなわち、ＳｒｉｇｈｔおよびＳｌｅｆｔ）を依然として有する。また、例えば、Ｓｒｉｇｈｔ（またはＳｌｅｆｔ）の幅は、約１．５～２ ｎｍであり得る。導電性の中心極はシリコンの周囲リングによって取り囲まれているので、ＶＴＢＦＥＴのオン状態の間の導電性電流は、ドレイン領域からソース領域に延びる導電性チャネル領域に発散され、次いで収束される。

【0119】

さらに、固体フェンス壁（図６に示される酸化物スペーサ３０４、次いで窒化物スペーサ３０６など）が、活性領域または狭い凸状構造、特に凸状構造の側壁をクランプするように形成される。固体フェンス壁は、ＶＴＢＦＥＴのソース／ドレインまたはゲート構造を形成する間に狭い凸状構造が崩壊するのを防ぐために、単一層または他の複合層であってもよい。さらに、ＳＴＩ領域４０２（図７に示す）は、活性領域または狭い凸状構造、特に凸状構造のＶＴＢＦＥＴをさらに包含またはクランプして、壁のソース／ドレインまたはゲートを形成する間に狭い凸状構造が崩壊するのを防ぐ。したがって、凸状構造の高さ（例えば６０～３００ ｎｍ）がＶＴＢＦＥＴの凸状構造の厚さ（例えば３～７ ｎｍ）よりもはるかに大きくても、本発明の固体フェンス壁によって保護される凸状構造は、後続のプロセス（例えばソース／ドレイン形成、ゲート形成など）中に脆弱になる可能性が低い。

【0120】

本発明の別の利点は、ゲート領域（図１８に示す）のエッジ上に形成される酸化物－２スペーサ１８０２および窒化物－２スペーサ１８０４の厚さが制御可能であり、熱酸化プロセスによって作られる酸化物－３Ｖ層１００２２および酸化物－３Ｂ層１００２４（図１９に示す）の厚さも制御可能であるので、ソース／ドレインのエッジをゲート領域のエッジと位置合わせするか、または実質的に位置合わせすることができ（図２１に示すように）、特にソース／ドレインがＳＥＧ技法によって形成されることである。したがって、本発明によれば、ソース／ドレインのエッジとゲート領域のエッジとの間の相対的な位置または距離は制御可能であり、ゲート領域のエッジ上に形成されたスペーサの厚さおよび／または酸化物層（酸化物－３Ｖ層１００２２など）の厚さに依存し得る。したがって、有効チャネル長Ｌｅｆｆは、ゲート誘起ドレインリーク（ＧＩＤＬ）電流問題が改善され得るように制御され得る。

【0121】

要約すれば、本発明のＶＴＢＦＥＴは、以下のような利点を有する。

【0122】

（１）凸状構造内のゲート誘電体層によって囲まれた導電性中心極の存在により、オフ状態中のリーク電流経路が低減され、凸状構造内のゲート誘電体層によって囲まれたこのような導電性中心極は、トランジスタのオフ状態中のリーク電流経路を効果的に抑制することができる。また、凸状構造には複数の垂直薄体が存在し、これらの複数の垂直薄体は、トランジスタのオン状態の間の伝導電流をさらに増加させる。

【0123】

（２）例として５ ｎｍの最小特徴サイズを有するプロセスを使用することによって、複数のＭＯＳ構造および複数の導電性チャネルを有する新しい垂直薄型本体電界効果トランジスタは、以下の寸法を有する構造を有する：それらのゲート間に構築された最初の２つの薄型本体は、１．５ ｎｍの本体、１ ｎｍのゲート誘電体厚さ、約３ ｎｍの内側ゲート（導電性中心極）厚さを有し、したがって、約８ ｎｍの開始凸状厚さを必要とする。２つの凸状構造体間のＳＴＩ幅が８ ｎｍであると仮定すると、縦型薄型本体電界効果トランジスタのピッチ（スペース＋幅）は１６ ｎｍ（＝３．２Ｆ）であり、これは、６ ｎｍのフィン幅を有し、２つのフィン間のスペースが２４ ｎｍである最先端のＦｉｎＦＥＴのピッチよりもはるかに小さく、したがって、そのようなトランジスタピッチは３０ ｎｍ（＝６Ｆ）である。

【0124】

（３）図２３、図２４は、従来のＦｉｎＦＥＴ（またはトライゲート）に対する縦型薄型本体電界効果トランジスタのいくつかのデバイスシミュレーション結果を示す。本発明の縦型薄型本体電界効果トランジスタのＩｏｎは＞２Ｘであり、Ｉｏｆｆは＜３４Ｘであり、それぞれの絶対値はかなり改善される。この改善は、最新技術のＦｉｎＦＥＴの６Ｆに対して、縦型の薄い本体の電界効果トランジスタの＜４Ｆのデバイス幅ピッチで達成可能である。従って、垂直薄型本体電界効果トランジスタの生産性は、実にはるかに良好であり、非常に手頃な処理の複雑さで新しい構造を実行するのに価値がある。

【0125】

（４）活性領域または狭い凸状構造、特に凸状構造の側壁をクランプするために、固体フェンス壁が形成される。したがって、凸状構造の高さ（６０～３００ ｎｍなど）が凸状構造の幅（３～７ ｎｍなど）よりもはるかに大きい場合であっても、本発明の固体壁によって保護される凸状構造は、脆弱である可能性が低い。

【0126】

（５）ソース／ドレイン領域のエッジとゲート領域のエッジとの間の相対的な位置または距離は、ゲートのエッジ上に形成されるスペーサの厚さおよび／または酸化物層（酸化物－３Ｖ層など）の厚さに応じて制御可能である。

【0127】

（６）ソース／ドレイン領域に金属－半導体接合を形成することにより、ソース／ドレイン領域の抵抗を向上させることができた。

【0128】

（７）酸化物－３Ｂ及び／又は窒化物－３による底部構造を含む絶縁材料によって、大部分のソース／ドレイン領域が分離され、接合リークを大幅に低減することができる。

【0129】

以上、本発明の実施形態を参照して説明したが、本発明は、開示された実施形態に限定されるものではなく、添付の特許請求の範囲の思想及び範囲に含まれる多様な変形及び等価な構成を含むことが意図される。

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図4C】

【図4D】

【図4E】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】