(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024117815
(43)【公開日】2024-08-29
(54)【発明の名称】記憶装置
(51)【国際特許分類】
G11C 11/405 20060101AFI20240822BHJP
H10B 41/70 20230101ALI20240822BHJP
H10B 12/00 20230101ALI20240822BHJP
H01L 29/786 20060101ALI20240822BHJP
H10B 80/00 20230101ALI20240822BHJP
【ＦＩ】
G11C11/405
H10B41/70
H10B12/00 801
H01L29/78 613B
H01L29/78 612C
H01L29/78 618B
H10B80/00
【審査請求】有
【請求項の数】1
【出願形態】ＯＬ
(21)【出願番号】P 2024100616
(22)【出願日】2024-06-21
(62)【分割の表示】P 2021550719の分割
【原出願日】2020-09-25
(31)【優先権主張番号】P 2019187386
(32)【優先日】2019-10-11
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】000153878
【氏名又は名称】株式会社半導体エネルギー研究所
(72)【発明者】
【氏名】大下 智
(72)【発明者】
【氏名】國武 寛司
(72)【発明者】
【氏名】津田 一樹
(57)【要約】
【課題】記憶容量の大きい記憶装置を提供する。
【解決手段】書き込み用トランジスタと、読み出し用トランジスタと、容量と、を備えるメモリセルを複数接続したＮＡＮＤ型の記憶装置であって、書き込み用トランジスタの半導体層に酸化物半導体を用いる。読み出し用トランジスタはバックゲートを備える。バックゲートに読み出し用の電圧を印加することにより、メモリセルが保持している情報を読み出す。
【選択図】図２
【解決手段】書き込み用トランジスタと、読み出し用トランジスタと、容量と、を備えるメモリセルを複数接続したＮＡＮＤ型の記憶装置であって、書き込み用トランジスタの半導体層に酸化物半導体を用いる。読み出し用トランジスタはバックゲートを備える。バックゲートに読み出し用の電圧を印加することにより、メモリセルが保持している情報を読み出す。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１のメモリセル乃至第３のメモリセルと、第１のトランジスタと、を有し、
前記第１のメモリセルは、第２のトランジスタと、第３のトランジスタと、第１の容量素子と、を有し、
前記第２のメモリセルは、第４のトランジスタと、第５のトランジスタと、第２の容量素子と、を有し、
前記第３のメモリセルは、第６のトランジスタと、第７のトランジスタと、第３の容量素子と、を有し、
前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のトランジスタのゲートは、第２の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、第３の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのゲートは、第４の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのバックゲートは、第５の配線と電気的に接続され、
前記第１の容量素子の第１の電極は、前記第３のトランジスタのゲートと電気的に接続され、
前記第１の容量素子の第２の電極は、第６の配線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのゲートは、第７の配線と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第７のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第５のトランジスタのバックゲートは、第８の配線と電気的に接続され、
前記第２の容量素子の第１の電極は、前記第５のトランジスタのゲートと電気的に接続され、
前記第２の容量素子の第２の電極は、前記第６の配線と電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第７のトランジスタのゲートと電気的に接続され、
前記第６のトランジスタのゲートは、第９の配線と電気的に接続され、
前記第７のトランジスタのバックゲートは、第１０の配線と電気的に接続され、
前記第３の容量素子の第１の電極は、前記第７のトランジスタのゲートと電気的に接続され、
前記第３の容量素子の第２の電極は、前記第６の配線と電気的に接続される、
記憶装置。
前記第１のメモリセルは、第２のトランジスタと、第３のトランジスタと、第１の容量素子と、を有し、
前記第２のメモリセルは、第４のトランジスタと、第５のトランジスタと、第２の容量素子と、を有し、
前記第３のメモリセルは、第６のトランジスタと、第７のトランジスタと、第３の容量素子と、を有し、
前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第１のトランジスタのゲートは、第２の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、第３の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記第３のトランジスタのゲートと電気的に接続され、
前記第２のトランジスタのゲートは、第４の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第３のトランジスタのバックゲートは、第５の配線と電気的に接続され、
前記第１の容量素子の第１の電極は、前記第３のトランジスタのゲートと電気的に接続され、
前記第１の容量素子の第２の電極は、第６の配線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第３のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第５のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのゲートは、第７の配線と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第７のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第５のトランジスタのバックゲートは、第８の配線と電気的に接続され、
前記第２の容量素子の第１の電極は、前記第５のトランジスタのゲートと電気的に接続され、
前記第２の容量素子の第２の電極は、前記第６の配線と電気的に接続され、
前記第６のトランジスタのソース又はドレインの一方は、前記第５のトランジスタのゲートと電気的に接続され、
前記第６のトランジスタのソース又はドレインの他方は、前記第７のトランジスタのゲートと電気的に接続され、
前記第６のトランジスタのゲートは、第９の配線と電気的に接続され、
前記第７のトランジスタのバックゲートは、第１０の配線と電気的に接続され、
前記第３の容量素子の第１の電極は、前記第７のトランジスタのゲートと電気的に接続され、
前記第３の容量素子の第２の電極は、前記第６の配線と電気的に接続される、
記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の一態様は、記憶装置に関する。
【0002】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。
【0003】
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうるもの全般を指す。よって、トランジスタやダイオードなどの半導体素子や、半導体素子を含む回路は半導体装置である。また、表示装置、発光装置、照明装置、電気光学装置、撮像装置、記憶装置、通信装置および電子機器などは、半導体素子や半導体回路を含む場合がある。よって、表示装置、発光装置、照明装置、電気光学装置、撮像装置、記憶装置、通信装置および電子機器なども、半導体装置と呼ばれる場合がある。
【背景技術】
【0004】
近年、チャネル形成領域に酸化物半導体または金属酸化物を用いたトランジスタ（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒトランジスタ、以下、「ＯＳトランジスタ」または「ＯＳ－ＦＥＴ」ともいう）が注目されている（特許文献１）。
【0005】
ＯＳトランジスタはオフ電流（トランジスタがオフ状態の時に、ソースとドレインの間に流れる電流。）が非常に小さい。この特徴を利用した不揮発性メモリが、特許文献２および特許文献３に開示されている。ＯＳトランジスタを用いた不揮発性メモリは、データの書き換え可能回数に制限がなく、さらにデータを書き換えるときの消費電力も少ない。また、特許文献３には、ＯＳトランジスタのみで不揮発性メモリのメモリセルを構成した例が開示されている。
【0006】
なお、本明細書においてＯＳトランジスタを用いた不揮発性メモリをＮＯＳＲＡＭ（登録商標）と呼ぶ場合がある。ＮＯＳＲＡＭとは「Ｎｏｎｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＲＡＭ」の略称であり、ゲインセル型（２Ｔ型、３Ｔ型）のメモリセルを有するＲＡＭを指す。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開２００７－１２３８６１号公報
【特許文献2】特開２０１１－１５１３８３号公報
【特許文献3】特開２０１６－１１５３８７号公報
【発明の概要】
【発明が解決しようとする課題】
【0008】
本発明の一態様は、信頼性の高い記憶装置を提供することを課題の一とする。または、本発明の一態様は、記憶容量の大きい記憶装置を提供することを課題の一とする。または、本発明の一態様は、占有面積が小さい記憶装置を提供することを課題の一とする。または、本発明の一態様は、製造コストの低い記憶装置を提供することを課題の一とする。または、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一とする。または、本発明の一態様は、製造コストの低い半導体装置を提供することを課題の一とする。または、本発明の一態様は、新規な半導体装置を提供することを課題の一とする。
【0009】
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
【課題を解決するための手段】
【0010】
本発明の一態様は、書き込み用トランジスタと、読み出し用トランジスタと、を備えるメモリセルを複数接続したＮＡＮＤ型の記憶装置であって、書き込み用トランジスタの半導体層に酸化物半導体を用いることで、保持容量が不要もしくは保持容量の小型化が可能になる。読み出し用トランジスタはバックゲートを備える。バックゲートに読み出し用の電圧を印加することにより、メモリセルが保持している情報を読み出すことができる。
【0011】
本発明の一態様は、ｎ個（ｎは３以上の整数）のメモリセルと、ｎ本の第１配線と、ｎ本の第２配線と、第３配線と、を備え、ｉ番目（ｉは２以上ｎ未満の整数）のメモリセルは、第１トランジスタ［ｉ］と、第２トランジスタ［ｉ］と、容量［ｉ］と、を備え、ｉ－１番目のメモリセルは、第１トランジスタ［ｉ－１］と、第２トランジスタ［ｉ－１］と、容量［ｉ－１］と、を備え、ｉ＋１番目のメモリセルは、第１トランジスタ［ｉ＋１］と、第２トランジスタ［ｉ＋１］と、容量［ｉ＋１］と、を備え、第１トランジスタ［ｉ］のゲートは、ｉ番目の第１配線と電気的に接続され、第１トランジスタ［ｉ］のソースは、第１トランジスタ［ｉ－１］のドレインと電気的に接続され、第１トランジスタ［ｉ］のドレインは、第１トランジスタ［ｉ＋１］のソースと電気的に接続され、第２トランジスタ［ｉ］のゲートは、第１トランジスタ［ｉ］のドレインと電気的に接続され、第２トランジスタ［ｉ］のソースは、第２トランジスタ［ｉ－１］のドレインと電気的に接続され、第２トランジスタ［ｉ］のドレインは、第２トランジスタ［ｉ＋１］のソースと電気的に接続され、第２トランジスタ［ｉ］のバックゲートは、ｉ番目の第２配線と電気的に接続され、第２トランジスタ［ｉ－１］のバックゲートは、ｉ－１番目の第２配線と電気的に接続され、第２トランジスタ［ｉ＋１］のバックゲートは、ｉ＋１番目の第２配線と電気的に接続され、第２トランジスタ［ｉ］のゲートと第３配線の間に容量［ｉ］を備え、第２トランジスタ［ｉ－１］のゲートと第３配線の間に容量［ｉ－１］を備え、第２トランジスタ［ｉ＋１］のゲートと第３配線の間に容量［ｉ＋１］を備える、記憶装置である。
【0012】
第１トランジスタ［ｉ］は、半導体層に酸化物半導体を含むことが好ましい。第２トランジスタ［ｉ］は、半導体層に酸化物半導体を含むことが好ましい。酸化物半導体は、インジウムまたは亜鉛の少なくとも一方を含むことが好ましい。
【発明の効果】
【0013】
本発明の一態様により、信頼性の高い記憶装置を提供することができる。または、本発明の一態様により、記憶容量の大きい記憶装置を提供することができる。または、本発明の一態様により、占有面積が小さい記憶装置を提供することができる。または、本発明の一態様により、製造コストの低い記憶装置を提供することができる。または、本発明の一態様により、信頼性の高い半導体装置を提供することができる。または、本発明の一態様により、製造コストの低い半導体装置を提供することができる。または、本発明の一態様により、新規な半導体装置を提供することができる。
【0014】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【0015】
【発明を実施するための形態】
【0016】
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その説明の繰り返しは省略する。
【0017】
また、図面等において示す各構成の、位置、大きさ、範囲などは、発明の理解を容易とするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。例えば、実際の製造工程において、エッチングなどの処理によりレジストマスクなどが意図せずに目減りすることがあるが、理解を容易とするため図に反映しないことがある。
【0018】
また、上面図（「平面図」ともいう）や斜視図などにおいて、図面をわかりやすくするために、一部の構成要素の記載を省略する場合がある。
【0019】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
【0020】
また、本明細書等において、電気回路における「端子」とは、電流の入力または出力、電圧の入力または出力、もしくは、信号の受信または送信が行なわれる部位を言う。よって、配線または電極の一部が端子として機能する場合がある。
【0021】
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が直上または直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
【0022】
また、ソースおよびドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合など、動作条件などによって互いに入れ替わるため、いずれがソースまたはドレインであるかを限定することが困難である。このため、本明細書においては、ソースおよびドレインの用語は、入れ替えて用いることができるものとする。よって、本発明の一態様に係る記載を理解し易くするため、本明細書等において、ソースまたはドレインの一方を「ソース」と呼び、ソースまたはドレインの他方を「ドレイン」と呼ぶ場合がある。
【0023】
また、本明細書等において、「電気的に接続」には、直接接続している場合と、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。よって、「電気的に接続する」と表現される場合であっても、現実の回路においては、物理的な接続部分がなく、配線が延在しているだけの場合もある。
【0024】
また、本明細書などにおいて、「平行」とは、例えば、二つの直線が－１０°以上１０°以下の角度で配置されている状態をいう。従って、－５°以上５°以下の場合も含まれる。また、「垂直」および「直交」とは、例えば、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
【0025】
なお、本明細書などにおいて、計数値および計量値に関して「同一」、「同じ」、「等しい」または「均一」などと言う場合は、明示されている場合を除き、プラスマイナス２０％の誤差を含むものとする。
【0026】
また、電圧は、ある電位と、基準の電位（例えば接地電位またはソース電位）との電位差のことを示す場合が多い。よって、電圧と電位は互いに言い換えることが可能な場合が多い。本明細書などでは、特段の明示が無いかぎり、電圧と電位を言い換えることができるものとする。
【0027】
なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する。よって、「半導体」を「絶縁体」に置き換えて用いることも可能である。この場合、「半導体」と「絶縁体」の境界は曖昧であり、両者の厳密な区別は難しい。したがって、本明細書に記載の「半導体」と「絶縁体」は、互いに読み換えることができる場合がある。
【0028】
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する。よって、「半導体」を「導電体」に置き換えて用いることも可能である。この場合、「半導体」と「導電体」の境界は曖昧であり、両者の厳密な区別は難しい。したがって、本明細書に記載の「半導体」と「導電体」は、互いに読み換えることができる場合がある。
【0029】
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、工程順または積層順など、なんらかの順番や順位を示すものではない。また、本明細書等において序数詞が付されていない用語であっても、構成要素の混同を避けるため、特許請求の範囲において序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲において異なる序数詞が付される場合がある。また、本明細書等において序数詞が付されている用語であっても、特許請求の範囲などにおいて序数詞を省略する場合がある。
【0030】
なお、本明細書等において、トランジスタの「オン状態」とは、トランジスタのソースとドレインが電気的に短絡しているとみなせる状態（「導通状態」ともいう。）をいう。また、トランジスタの「オフ状態」とは、トランジスタのソースとドレインが電気的に遮断しているとみなせる状態（「非導通状態」ともいう。）をいう。
【0031】
また、本明細書等において、「オン電流」とは、トランジスタがオン状態の時にソースとドレイン間に流れる電流をいう場合がある。また、「オフ電流」とは、トランジスタがオフ状態である時にソースとドレイン間に流れる電流をいう場合がある。
【0032】
また、本明細書等において、高電源電位ＶＤＤ（以下、単に「ＶＤＤ」、「Ｈ電位」、または「Ｈ」ともいう）とは、低電源電位ＶＳＳ（以下、単に「ＶＳＳ」、「Ｌ電位」、または「Ｌ」ともいう）よりも高い電位の電源電位を示す。また、ＶＳＳとは、ＶＤＤよりも低い電位の電源電位を示す。また、接地電位（以下、単に「ＧＮＤ」、または「ＧＮＤ電位」ともいう）をＶＤＤまたはＶＳＳとして用いることもできる。例えばＶＤＤが接地電位の場合には、ＶＳＳは接地電位より低い電位であり、ＶＳＳが接地電位の場合には、ＶＤＤは接地電位より高い電位である。
【0033】
また、本明細書等に示すトランジスタは、明示されている場合を除き、エンハンスメント型（ノーマリーオフ型）のｎチャネル型電界効果トランジスタとする。よって、そのしきい値電圧（「Ｖｔｈ」ともいう。）は、０Ｖより大きいものとする。また、明示されている場合を除き、「トランジスタのゲートにＨ電位を供給する。」とは、「トランジスタをオン状態にする。」と同義の場合がある。また、明示されている場合を除き、「トランジスタのゲートにＬ電位を供給する。」とは、「トランジスタをオフ状態にする。」と同義の場合がある。
【0034】
また、本明細書等において、ゲートとは、ゲート電極およびゲート配線の一部または全部のことをいう。ゲート配線とは、少なくとも一つのトランジスタのゲート電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
【0035】
また、本明細書等において、ソースとは、ソース領域、ソース電極、およびソース配線の一部または全部のことをいう。ソース領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ソース電極とは、ソース領域に接続される部分の導電層のことをいう。ソース配線とは、少なくとも一つのトランジスタのソース電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
【0036】
また、本明細書等において、ドレインとは、ドレイン領域、ドレイン電極、及びドレイン配線の一部または全部のことをいう。ドレイン領域とは、半導体層のうち、抵抗率が一定値以下の領域のことをいう。ドレイン電極とは、ドレイン領域に接続される部分の導電層のことをいう。ドレイン配線とは、少なくとも一つのトランジスタのドレイン電極と、別の電極や別の配線とを電気的に接続させるための配線のことをいう。
【0037】
また、図面などにおいて、配線および電極などの電位をわかりやすくするため、配線および電極などに隣接してＨ電位を示す“Ｈ”、またはＬ電位を示す“Ｌ”を付記する場合がある。また、電位変化が生じた配線および電極などには、“Ｈ”または“Ｌ”を囲み文字で付記する場合がある。また、トランジスタがオフ状態である場合、当該トランジスタに重ねて“×”記号を付記する場合がある。
【0038】
また、一般に、「容量」は、２つの電極が絶縁体（誘電体）を介して向かい合う構成を有する。本明細書等において、「容量素子」とは、前述の「容量」である場合が含まれる。すなわち、本明細書等において、「容量素子」とは、２つの電極が絶縁体を介して向かい合う構成を有したもの、２本の配線が絶縁体を介して向かい合う構成を有したもの、または、２本の配線が絶縁体を介して配置されたもの、である場合が含まれる。
【0039】
また、本明細書等において、複数の要素に同じ符号を用いる場合、特にそれらを区別する必要があるときは、符号に、「＿１」、「＿２」、「［ｎ］」、「［ｍ，ｎ］」等、識別用の符号を付して記載する場合がある。例えば、２番目の配線ＧＬを、配線ＧＬ［２］と記載する場合がある。
【0040】
（実施の形態１）
図１Ａに、本発明の一態様に係る記憶装置１００の回路図を示す。記憶装置１００は、トランジスタ１３１とトランジスタ１３２の間に、複数のメモリセル１１０を含む構成を有する。
図１Ａに、本発明の一態様に係る記憶装置１００の回路図を示す。記憶装置１００は、トランジスタ１３１とトランジスタ１３２の間に、複数のメモリセル１１０を含む構成を有する。
【0041】
本実施の形態などでは、１番目のメモリセル１１０をメモリセル１１０［１］と示し、ｎ番目（ｎは３以上の整数）のメモリセル１１０をメモリセル１１０［ｎ］と示す。また、ｉ番目（ｉは２以上ｎ未満の整数）のメモリセル１１０をメモリセル１１０［ｉ］と示す。なお、メモリセル１１０［１］乃至メモリセル１１０［ｎ］に共通の事柄について説明する場合は、単に「メモリセル１１０」と示す場合がある。
【0042】
メモリセル１１０は、トランジスタ１１１、トランジスタ１１２、および容量１１３を有する。本実施の形態などでは、ｉ番目のメモリセル１１０に含まれるトランジスタ１１１、トランジスタ１１２、および容量１１３を、トランジスタ１１１［ｉ］、トランジスタ１１２［ｉ］、および容量１１３［ｉ］と示す。
【0043】
＜記憶装置の構成例＞
図１Ａに示す記憶装置１００の回路構成例について詳細に説明する。メモリセル１１０［１］に含まれるトランジスタ１１１［１］のゲートは、端子１２１［１］と電気的に接続される。トランジスタ１１１［１］のソースまたはドレインの一方は、端子１３７と電気的に接続され、他方は容量１１３［１］の一方の電極と電気的に接続される。容量１１３［１］の他方の電極は、端子１２３［１］と電気的に接続される。
図１Ａに示す記憶装置１００の回路構成例について詳細に説明する。メモリセル１１０［１］に含まれるトランジスタ１１１［１］のゲートは、端子１２１［１］と電気的に接続される。トランジスタ１１１［１］のソースまたはドレインの一方は、端子１３７と電気的に接続され、他方は容量１１３［１］の一方の電極と電気的に接続される。容量１１３［１］の他方の電極は、端子１２３［１］と電気的に接続される。
【0044】
トランジスタ１１２［１］のゲートは、トランジスタ１１１［１］のソースまたはドレインの他方と電気的に接続される。トランジスタ１１２［１］のソースまたはドレインの一方は、トランジスタ１３１と電気的に接続される。トランジスタ１１２［１］のソースまたはドレインの他方は、トランジスタ１１２［２］のソースまたはドレインの一方と電気的に接続される。トランジスタ１１２［１］のバックゲートは、端子１２２［１］と電気的に接続される。
【0045】
トランジスタ１１１［１］のソースまたはドレインの他方と、容量１１３［１］の一方の電極と、トランジスタ１１２［１］のゲートが電気的に接続する節点をノードＮＤ［１］という。
【0046】
また、トランジスタ１３１のソースまたはドレインの一方は、端子１３８と電気的に接続され、他方はトランジスタ１１２［１］のソースまたはドレインの一方と電気的に接続される。トランジスタ１３１のゲートは端子１３３と電気的に接続される。
【0047】
メモリセル１１０［２］に含まれるトランジスタ１１１［２］のゲートは、端子１２１［２］と電気的に接続される。トランジスタ１１１［２］のソースまたはドレインの一方は、ノードＮＤ［１］と電気的に接続され、他方は容量１１３［２］の一方の電極と電気的に接続される。容量１１３［２］の他方の電極は、端子１２３［２］と電気的に接続される。
【0048】
トランジスタ１１２［２］のゲートは、トランジスタ１１１［２］のソースまたはドレインの他方と電気的に接続される。トランジスタ１１２［２］のソースまたはドレインの一方は、トランジスタ１１２［１］のソースまたはドレインの他方と電気的に接続される。トランジスタ１１２［２］のソースまたはドレインの他方は、トランジスタ１１２［３］（図示せず。）のソースまたはドレインの一方と電気的に接続される。トランジスタ１１２［２］のバックゲートは、端子１２２［２］と電気的に接続される。
【0049】
トランジスタ１１１［２］のソースまたはドレインの他方と、容量１１３［２］の一方の電極と、トランジスタ１１２［２］のゲートが電気的に接続する節点をノードＮＤ［２］という。
【0050】
メモリセル１１０［ｉ］に含まれるトランジスタ１１１［ｉ］のゲートは、端子１２１［ｉ］と電気的に接続される。トランジスタ１１１［ｉ］のソースまたはドレインの一方は、ノードＮＤ［ｉ－１］（図示せず。）と電気的に接続され、他方は容量１１３［ｉ］の一方の電極と電気的に接続される。容量１１３［ｉ］の他方の電極は、端子１２３［ｉ］と電気的に接続される。
【0051】
トランジスタ１１２［ｉ］のゲートは、トランジスタ１１１［ｉ］のソースまたはドレインの他方と電気的に接続される。トランジスタ１１２［ｉ］のソースまたはドレインの一方は、トランジスタ１１２［ｉ－１］のソースまたはドレインの他方と電気的に接続される。トランジスタ１１２［ｉ］のソースまたはドレインの他方は、トランジスタ１１２［ｉ＋１］（図示せず。）のソースまたはドレインの一方と電気的に接続される。トランジスタ１１２［ｉ］のバックゲートは、端子１２２［ｉ］と電気的に接続される。
【0052】
トランジスタ１１１［ｉ］のソースまたはドレインの他方と、容量１１３［ｉ］の一方の電極と、トランジスタ１１２［ｉ］のゲートが電気的に接続する節点をノードＮＤ［ｉ］という。
【0053】
メモリセル１１０［ｎ］に含まれるトランジスタ１１１［ｎ］のゲートは、端子１２１［ｎ］と電気的に接続される。トランジスタ１１１［ｎ］のソースまたはドレインの一方は、ノードＮＤ［ｎ－１］（図示せず。）と電気的に接続され、他方は容量１１３［ｎ］の一方の電極と電気的に接続される。容量１１３［ｎ］の他方の電極は、端子１２３［ｎ］と電気的に接続される。
【0054】
トランジスタ１１２［ｎ］のゲートは、トランジスタ１１１［ｎ］のソースまたはドレインの他方と電気的に接続される。トランジスタ１１２［ｎ］のソースまたはドレインの一方は、トランジスタ１１２［ｎ－１］（図示せず。）のソースまたはドレインの他方と電気的に接続される。トランジスタ１１２［ｎ］のソースまたはドレインの他方は、トランジスタ１３２と電気的に接続される。トランジスタ１１２［ｎ］のバックゲートは、端子１２２［ｎ］と電気的に接続される。
【0055】
トランジスタ１１１［ｎ］のソースまたはドレインの他方と、容量１１３［ｎ］の一方の電極と、トランジスタ１１２［ｎ］のゲートが電気的に接続する節点をノードＮＤ［ｎ］という。
【0056】
また、トランジスタ１３２のソースまたはドレインの一方は、トランジスタ１１２［ｎ］のソースまたはドレインの他方と電気的に接続される。トランジスタ１３２のソースまたはドレインの他方は端子１３９と電気的に接続される。トランジスタ１３２のゲートは端子１３４と電気的に接続される。
【0057】
図１Ａに示す記憶装置１００は、トランジスタ１３１とトランジスタ１３２の間にｎ個のメモリセル１１０を有し、トランジスタ１１１［１］乃至トランジスタ１１１［ｎ］が、隣接トランジスタ間で一方のトランジスタのソースと他方のトランジスタのドレインを共用（電気的に接続）しながら直列に接続している。また、トランジスタ１１２［１］乃至トランジスタ１１２［ｎ］が、隣接トランジスタ間でソースとドレインを共用（電気的に接続）しながら直列に接続している。
【0058】
より具体的には、トランジスタ１１１［ｉ］のソースがトランジスタ１１１［ｉ－１］のドレインと電気的に接続し、トランジスタ１１１［ｉ］のドレインがトランジスタ１１１［ｉ＋１］のソースと電気的に接続している。また、トランジスタ１１２［ｉ］のソースがトランジスタ１１２［ｉ－１］のドレインと電気的に接続し、トランジスタ１１２［ｉ］のドレインがトランジスタ１１２［ｉ＋１］のソースと電気的に接続している。
【0059】
また、本明細書などにおいて、トランジスタのゲートを第１端子、ソースまたはドレインの一方を第２端子、ソースまたはドレインの他方を第３端子、バックゲートを第４端子と呼ぶ場合がある。例えば、トランジスタ１１１［ｉ］の第２端子がトランジスタ１１１［ｉ－１］の第３端子と電気的に接続し、トランジスタ１１１［ｉ］の第３端子がトランジスタ１１１［ｉ＋１］の第２端子と電気的に接続し、トランジスタ１１１［ｉ］の第３端子がトランジスタ１１２［ｉ］の第１端子と電気的に接続していると言うことができる。
【0060】
このように、１つのメモリセル１１０に含まれるトランジスタが、隣接するメモリセル１１０に含まれるトランジスタと直列接続して複数のメモリセル１１０が連なる構造を「ストリング」、「セルストリング」、または「メモリセルストリング」と呼ぶ場合がある。例えば、ストリング構造を有する１つの記憶装置１００を「１つのストリング」、または単に「ストリング」と言う場合がある。なお、「ストリング」、「セルストリング」、および「メモリセルストリング」を単位として呼称する場合もある。
【0061】
〔メモリセル〕
メモリセル１１０は、ノードＮＤに書き込まれた電位（電荷）を保持する機能を有する。具体的には、トランジスタ１１１のゲートにトランジスタ１１１をオン状態にする電圧を供給し、トランジスタ１１１のソースおよびドレインを介して、ノードＮＤに、ノードＮＤを所定の電圧にするための電荷を供給する。その後、トランジスタ１１１のゲートにトランジスタ１１１をオフ状態にする電圧を供給する。トランジスタ１１１をオフ状態にすることで、ノードＮＤに書き込まれた電荷を保持できる。
メモリセル１１０は、ノードＮＤに書き込まれた電位（電荷）を保持する機能を有する。具体的には、トランジスタ１１１のゲートにトランジスタ１１１をオン状態にする電圧を供給し、トランジスタ１１１のソースおよびドレインを介して、ノードＮＤに、ノードＮＤを所定の電圧にするための電荷を供給する。その後、トランジスタ１１１のゲートにトランジスタ１１１をオフ状態にする電圧を供給する。トランジスタ１１１をオフ状態にすることで、ノードＮＤに書き込まれた電荷を保持できる。
【0062】
トランジスタ１１１およびトランジスタ１１２の半導体層は、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコンや、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、酸化物半導体、窒化物半導体などの化合物半導体を用いてもよい。トランジスタ１３１の半導体層およびトランジスタ１３２の半導体層も同様の半導体材料を用いることができる。
【0063】
なお、トランジスタに用いる半導体層は積層してもよい。半導体層を積層する場合は、それぞれ異なる結晶状態を有する半導体を用いてもよいし、それぞれ異なる半導体材料を用いてもよい。
【0064】
特に、トランジスタ１１１は、ＯＳトランジスタであることが好ましい。酸化物半導体はバンドギャップが２ｅＶ以上であるため、オフ電流が著しく少ない。トランジスタ１１１にＯＳトランジスタを用いると、ノードＮＤに書き込まれた電荷を長期間保持することができる。トランジスタ１１１にＯＳトランジスタを用いた場合、メモリセル１１０を「ＯＳメモリ」と呼ぶことができる。
【0065】
ＯＳメモリは、電力の供給を停止しても、１年以上、さらには１０年以上の期間で書き込まれた情報を保持することができる。よって、ＯＳメモリを不揮発性メモリと見なすこともできる。
【0066】
また、ＯＳメモリは書き込まれた電荷量が長期間変化しにくいため、ＯＳメモリは２値（１ビット）に限らず、多値（マルチビット）の情報を保持可能である。
【0067】
また、ＯＳメモリはＯＳトランジスタを介してノードに電荷を書き込む方式であるため、従来のフラッシュメモリで必要であった高電圧が不要であり、高速な書き込み動作も実現できる。また、フラッシュメモリで行われるデータ書き換え前の消去動作が、ＯＳメモリでは不要である。また、フローティングゲートまたは電荷捕獲層への電荷注入および引き抜きも行われないため、ＯＳメモリは実質的に無制限回のデータの書き込みおよび読み出しが可能である。ＯＳメモリは、従来のフラッシュメモリと比較して劣化が少なく、高い信頼性が得られる。
【0068】
また、ＯＳメモリは磁気抵抗メモリ（ＭＲＡＭ）あるいは抵抗変化型メモリ（ＲｅＲＡＭ）などのように原子レベルでの構造変化を伴わない。よって、ＯＳメモリは、磁気抵抗メモリおよび抵抗変化型メモリよりも書き換え耐性に優れている。
【0069】
また、ＯＳトランジスタは高温環境下でもオフ電流がほとんど増加しない。具体的には室温以上２００℃以下の環境温度下でもオフ電流がほとんど増加しない。また、高温環境下でもオン電流が低下しにくい。ＯＳメモリを含む記憶装置は、高温環境下においても動作が安定し、高い信頼性が得られる。また、ＯＳトランジスタは、ソースとドレイン間の絶縁耐圧が高い。半導体装置を構成するトランジスタにＯＳトランジスタを用いることで、高温環境下においても動作が安定し、信頼性の良好な半導体装置が実現できる。
【0070】
また、図１Ｂおよび図１Ｃに示すように、メモリセル１１０に含まれるトランジスタ１１１にバックゲートを有するトランジスタを用いてもよい。図１Ｂでは、トランジスタ１１１のバックゲートが端子１２４と電気的に接続する例を示している。図１Ｃでは、トランジスタ１１１のゲートとバックゲートを電気的に接続する例を示している。
【0071】
また、図１Ｄに示すように、トランジスタ１１１にオフ電流が少ないトランジスタを用いることで、容量１１３を省略できる。
【0072】
また、図１Ｅに示すように、トランジスタ１３１および／またはトランジスタ１３２にバックゲートを有するトランジスタを用いてもよい。図１Ｅでは、トランジスタのゲートとバックゲートを電気的に接続する例を示している。
【0073】
また、トランジスタ１１１のゲートを配線ＷＬと電気的に接続してもよい。または、トランジスタ１１１のゲートを、端子１２１を介して配線ＷＬと電気的に接続してもよい。また、トランジスタ１１２のバックゲートを配線ＣＬと電気的に接続してもよい。または、トランジスタ１１２のバックゲートを、端子１２２を介して配線ＣＬと電気的に接続してもよい。また、容量１１３の他方の端子を配線ＧＬと電気的に接続してもよい。または、容量１１３の他方の端子を、端子１２３を介して配線ＧＬと電気的に接続してもよい。
【0074】
図２では、トランジスタ１１１［１］のゲートを配線ＷＬ［１］と電気的に接続し、トランジスタ１１１［２］のゲートを配線ＷＬ［２］と電気的に接続し、トランジスタ１１１［ｉ］のゲートを配線ＷＬ［ｉ］と電気的に接続し、トランジスタ１１１［ｎ］のゲートを配線ＷＬ［ｎ］と電気的に接続する例を示している。
【0075】
また、図２では、トランジスタ１１２［１］のバックゲートを配線ＣＬ［１］と電気的に接続し、トランジスタ１１２［２］のバックゲートを配線ＣＬ［２］と電気的に接続し、トランジスタ１１２［ｉ］のバックゲートを配線ＣＬ［ｉ］と電気的に接続し、トランジスタ１１２［ｎ］のバックゲートを配線ＣＬ［ｎ］と電気的に接続する例を示している。
【0076】
また、図２では、容量１１３［１］、容量１１３［２］、容量１１３［ｉ］、および容量１１３［ｎ］のそれぞれの他方の端子を配線ＧＬと電気的に接続する例を示している。配線ＧＬには固定電位が供給されることが好ましい。例えば、配線ＧＬにＶＳＳまたはＧＮＤなどの固定電位が供給されることが好ましい。なお、固定電位であればＶＳＳまたはＧＮＤ以外の電位であってもよい。例えば、ＶＤＤであってもよい。
【0077】
また、トランジスタ１３１のゲートを配線ＲＳＬと電気的に接続してもよい。または、トランジスタ１３１のゲートを、端子１３３を介して配線ＲＳＬと電気的に接続してもよい。また、トランジスタ１３１のソースまたはドレインの一方を配線ＲＢＬと電気的に接続してもよい。または、トランジスタ１３１のソースまたはドレインの一方を、端子１３８を介して配線ＲＢＬと電気的に接続してもよい。
【0078】
また、トランジスタ１３２のゲートを配線ＳＳＬと電気的に接続してもよい。または、トランジスタ１３２のゲートを、端子１３４を介して配線ＳＳＬと電気的に接続してもよい。また、トランジスタ１３２のソースまたはドレインの他方を配線ＳＬと電気的に接続してもよい。または、トランジスタ１３２のソースまたはドレインの他方を、端子１３９を介して配線ＳＬと電気的に接続してもよい。
【0079】
また、複数の記憶装置１００を用いることで、記憶装置１００を含む半導体装置の記憶容量を増やすことができる。すなわち、ストリングの数を増やすことで、半導体装置の記憶容量を増やすことができる。一例として、図３および図４に２つの記憶装置１００（２つのストリング）を並列に接続した回路図を示す。図３および図４では、１つ目の記憶装置１００を記憶装置１００［１］、２つ目の記憶装置１００を記憶装置１００［２］と示している。
【0080】
この場合、例えば図３に示すように、配線ＲＢＬ、配線ＳＳＬ、配線ＳＬ、配線ＷＬ、および配線ＣＬを、複数の記憶装置１００間で共通配線として用いることができる。よって、複数の記憶装置１００を有する半導体装置の小型化が可能になる。また、図４に示すように、配線ＲＳＬを共通配線として用いて、配線ＲＢＬを記憶装置１００毎に設けてもよい。記憶装置１００毎に配線ＲＢＬを設けることで、それぞれの記憶装置１００が保持している情報を同時に読み出すことができる。よって、複数の記憶装置１００を有する半導体装置において、情報の読み出し速度を高めることができる。
【0081】
なお、１つのストリングは１方向に延在して設けられる場合が多い。また、情報の書き込みまたは読み出しを制御する配線（例えば、配線ＷＬおよび配線ＣＬ）は、ストリングの延在方向と直交する方向に延在する場合が多い。
【0082】
＜変形例１＞
図５に記憶装置１００の変形例である記憶装置１００Ａを示す。記憶装置１００Ａの記憶装置１００と異なる点は、トランジスタ１１１［１］のソースまたはドレインの一方を、トランジスタ１３１のソースまたはドレインの他方と電気的に接続している点である。記憶装置１００Ａでは、図２乃至図４に示した配線ＷＢＬを省略することができる。よって、記憶装置１００の占有面積を低減できる。
図５に記憶装置１００の変形例である記憶装置１００Ａを示す。記憶装置１００Ａの記憶装置１００と異なる点は、トランジスタ１１１［１］のソースまたはドレインの一方を、トランジスタ１３１のソースまたはドレインの他方と電気的に接続している点である。記憶装置１００Ａでは、図２乃至図４に示した配線ＷＢＬを省略することができる。よって、記憶装置１００の占有面積を低減できる。
【0083】
＜記憶装置の動作例＞
記憶装置１００の動作例について図面を用いて説明する。本実施の形態では、４つのメモリセル１１０を備える図２に示す記憶装置１００を例示して説明する。
記憶装置１００の動作例について図面を用いて説明する。本実施の形態では、４つのメモリセル１１０を備える図２に示す記憶装置１００を例示して説明する。
【0084】
〔書き込み動作〕
本実施の形態では、メモリセル１１０［１］、メモリセル１１０［２］、およびメモリセル１１０［４］にＨ電位を書き込み、メモリセル１１０［３］にＬ電位を書き込む場合の動作例を説明する。図６Ａは書き込み動作を説明するタイミングチャートである。図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、および図９は書き込み動作を説明するための回路図である。
本実施の形態では、メモリセル１１０［１］、メモリセル１１０［２］、およびメモリセル１１０［４］にＨ電位を書き込み、メモリセル１１０［３］にＬ電位を書き込む場合の動作例を説明する。図６Ａは書き込み動作を説明するタイミングチャートである。図７Ａ、図７Ｂ、図８Ａ、図８Ｂ、および図９は書き込み動作を説明するための回路図である。
【0085】
初期状態として、メモリセル１１０［１］乃至メモリセル１１０［４］にＬ電位が書き込まれているものとする。また、配線ＷＬ［１］乃至配線ＷＬ［４］、配線ＣＬ［１］乃至配線ＣＬ［４］、配線ＲＳＬ、配線ＲＢＬ、配線ＳＳＬ、および配線ＳＬにＬ電位が供給されているものとする。また、配線ＧＬの電位はＧＮＤとする。
【0086】
［期間Ｔ１］
期間Ｔ１において、配線ＷＬ［１］乃至配線ＷＬ［４］、および配線ＷＢＬにＨ電位を供給する（図７Ａ参照。）。すると、ノードＮＤ［１］乃至ノードＮＤ［４］の電位がＨ電位になる。よって、トランジスタ１１２［１］乃至トランジスタ１１２［４］がオン状態になる。
期間Ｔ１において、配線ＷＬ［１］乃至配線ＷＬ［４］、および配線ＷＢＬにＨ電位を供給する（図７Ａ参照。）。すると、ノードＮＤ［１］乃至ノードＮＤ［４］の電位がＨ電位になる。よって、トランジスタ１１２［１］乃至トランジスタ１１２［４］がオン状態になる。
【0087】
［期間Ｔ２］
期間Ｔ２において、配線ＷＬ［４］にＬ電位を供給する（図７Ｂ参照。）。すると、トランジスタ１１１［４］がオフ状態になり、ノードＮＤ［４］に書き込まれた電荷が保持される。ここでは、Ｈ電位に相当する電荷が保持される。また、トランジスタ１１１［４］をオフ状態にした後に、配線ＷＢＬにＬ電位を供給する。すると、ノードＮＤ［１］乃至ノードＮＤ［３］の電位がＬ電位になる。よって、トランジスタ１１２［１］乃至トランジスタ１１２［３］がオフ状態になる。
期間Ｔ２において、配線ＷＬ［４］にＬ電位を供給する（図７Ｂ参照。）。すると、トランジスタ１１１［４］がオフ状態になり、ノードＮＤ［４］に書き込まれた電荷が保持される。ここでは、Ｈ電位に相当する電荷が保持される。また、トランジスタ１１１［４］をオフ状態にした後に、配線ＷＢＬにＬ電位を供給する。すると、ノードＮＤ［１］乃至ノードＮＤ［３］の電位がＬ電位になる。よって、トランジスタ１１２［１］乃至トランジスタ１１２［３］がオフ状態になる。
【0088】
［期間Ｔ３］
期間Ｔ３において、配線ＷＬ［３］にＬ電位を供給する（図８Ａ参照。）。すると、トランジスタ１１１［３］がオフ状態になり、ノードＮＤ［３］に書き込まれた電荷が保持される。ここでは、Ｌ電位に相当する電荷が保持される。また、トランジスタ１１１［３］をオフ状態にした後に、配線ＷＢＬにＨ電位を供給する。すると、ノードＮＤ［１］およびノードＮＤ［２］の電位がＨ電位になる。よって、トランジスタ１１２［１］およびトランジスタ１１２［２］がオン状態になる。
期間Ｔ３において、配線ＷＬ［３］にＬ電位を供給する（図８Ａ参照。）。すると、トランジスタ１１１［３］がオフ状態になり、ノードＮＤ［３］に書き込まれた電荷が保持される。ここでは、Ｌ電位に相当する電荷が保持される。また、トランジスタ１１１［３］をオフ状態にした後に、配線ＷＢＬにＨ電位を供給する。すると、ノードＮＤ［１］およびノードＮＤ［２］の電位がＨ電位になる。よって、トランジスタ１１２［１］およびトランジスタ１１２［２］がオン状態になる。
【0089】
［期間Ｔ４］
期間Ｔ４において、配線ＷＬ［２］にＬ電位を供給する（図８Ｂ参照。）。すると、トランジスタ１１１［２］がオフ状態になり、ノードＮＤ［２］に書き込まれた電荷が保持される。ここでは、Ｈ電位に相当する電荷が保持される。
期間Ｔ４において、配線ＷＬ［２］にＬ電位を供給する（図８Ｂ参照。）。すると、トランジスタ１１１［２］がオフ状態になり、ノードＮＤ［２］に書き込まれた電荷が保持される。ここでは、Ｈ電位に相当する電荷が保持される。
【0090】
［期間Ｔ５］
期間Ｔ５において、配線ＷＬ［１］にＬ電位を供給する（図９参照。）。すると、トランジスタ１１１［１］がオフ状態になり、ノードＮＤ［１］に書き込まれた電荷が保持される。ここでは、Ｈ電位に相当する電荷が保持される。このようにして、メモリセル１１０［１］乃至メモリセル１１０［４］に情報を書き込むことができる。
期間Ｔ５において、配線ＷＬ［１］にＬ電位を供給する（図９参照。）。すると、トランジスタ１１１［１］がオフ状態になり、ノードＮＤ［１］に書き込まれた電荷が保持される。ここでは、Ｈ電位に相当する電荷が保持される。このようにして、メモリセル１１０［１］乃至メモリセル１１０［４］に情報を書き込むことができる。
【0091】
前述した通り、本発明の一態様にかかる記憶装置１００は、フラッシュメモリで行われるデータ書き換え前の消去動作が不要である。よって、データの書き換えは上記の書き込み動作と同様に行うことができる。
【0092】
また、配線ＷＢＬに近いメモリセル１１０に情報を書き込む場合は、配線ＷＢＬから見て当該メモリセル１１０よりも遠い側のメモリセル１１０への情報の書き込み動作を省略することができる。例えば、メモリセル１１０［１］に情報を書き込む場合は、メモリセル１１０［２］乃至メモリセル１１０［４］への情報の書き込み動作を省略することができる。また、メモリセル１１０［２］に情報を書き込む場合は、メモリセル１１０［３］およびメモリセル１１０［４］への情報の書き込み動作を省略することができる。よって、書き換え頻度の高い情報は、配線ＷＢＬに近いメモリセル１１０に記憶することで、情報の書き込み（書き換え）に必要な時間を短縮することができる。すなわち、情報の書き込み（書き換え）速度を高めることができる。
【0093】
〔読み出し動作〕
本実施の形態では、メモリセル１１０［１］乃至メモリセル１１０［４］に保持されている情報のうち、メモリセル１１０［２］に保持されている情報の読み出し動作例について説明する。メモリセル１１０［２］にはＨ電位が保持されているものとする。図６Ｂは読み出し動作を説明するタイミングチャートである。図１０Ａ、図１０Ｂ、図１１Ａ、および図１１Ｂは読み出し動作を説明するための回路図である。
本実施の形態では、メモリセル１１０［１］乃至メモリセル１１０［４］に保持されている情報のうち、メモリセル１１０［２］に保持されている情報の読み出し動作例について説明する。メモリセル１１０［２］にはＨ電位が保持されているものとする。図６Ｂは読み出し動作を説明するタイミングチャートである。図１０Ａ、図１０Ｂ、図１１Ａ、および図１１Ｂは読み出し動作を説明するための回路図である。
【0094】
［期間Ｔ６］
期間Ｔ６において、配線ＣＬ［１］乃至配線ＣＬ［４］および配線ＲＳＬにＨ電位を供給し、トランジスタ１１２［１］乃至トランジスタ１１２［４］、およびトランジスタ１３１をオン状態にする。また、配線ＲＢＬにＨ電位をプリチャージする（図１０Ａ参照。）。具体的には、配線ＲＢＬにＨ電位を供給した後、配線ＲＢＬをフローティング状態にする。
期間Ｔ６において、配線ＣＬ［１］乃至配線ＣＬ［４］および配線ＲＳＬにＨ電位を供給し、トランジスタ１１２［１］乃至トランジスタ１１２［４］、およびトランジスタ１３１をオン状態にする。また、配線ＲＢＬにＨ電位をプリチャージする（図１０Ａ参照。）。具体的には、配線ＲＢＬにＨ電位を供給した後、配線ＲＢＬをフローティング状態にする。
【0095】
［期間Ｔ７］
期間Ｔ７において、配線ＣＬ［２］にＬ電位を供給する（図１０Ｂ参照。）。ノードＮＤ［２］にはＨ電位が保持されているため、トランジスタ１１２［２］はオン状態のままである。
期間Ｔ７において、配線ＣＬ［２］にＬ電位を供給する（図１０Ｂ参照。）。ノードＮＤ［２］にはＨ電位が保持されているため、トランジスタ１１２［２］はオン状態のままである。
【0096】
［期間Ｔ８］
期間Ｔ８において、配線ＳＳＬにＨ電位を供給し、トランジスタ１３２をオン状態にする（図１１Ａ参照。）。トランジスタ１１２［１］乃至トランジスタ１１２［４］は全てオン状態であるため、配線ＲＢＬと配線ＳＬが電気的に接続され、配線ＲＢＬの電位がＬ電位に変化する。
期間Ｔ８において、配線ＳＳＬにＨ電位を供給し、トランジスタ１３２をオン状態にする（図１１Ａ参照。）。トランジスタ１１２［１］乃至トランジスタ１１２［４］は全てオン状態であるため、配線ＲＢＬと配線ＳＬが電気的に接続され、配線ＲＢＬの電位がＬ電位に変化する。
【0097】
なお、ノードＮＤ［２］の電位がＬ電位だった場合は、配線ＣＬ［２］にＬ電位を供給するとトランジスタ１１２［２］はオフ状態になる。この場合、トランジスタ１３２がオン状態になっても配線ＲＢＬの電位はＨ電位のままである。配線ＲＢＬの電位変化を知ることで、メモリセル１１０に保持されている情報を知ることができる。
【0098】
すなわち、期間Ｔ８において、読み出したいメモリセル１１０に対応する配線ＣＬの電位をＬ電位にすることで、当該メモリセル１１０に保持されている情報を読み出すことができる。
【0099】
［期間Ｔ９］
期間Ｔ９において、配線ＣＬ［１］乃至配線ＣＬ［４］、配線ＲＳＬ、および配線ＳＳＬにＬ電位を供給する（図１１Ｂ参照。）。すると、トランジスタ１３１、およびトランジスタ１３２がオフ状態になる。
期間Ｔ９において、配線ＣＬ［１］乃至配線ＣＬ［４］、配線ＲＳＬ、および配線ＳＳＬにＬ電位を供給する（図１１Ｂ参照。）。すると、トランジスタ１３１、およびトランジスタ１３２がオフ状態になる。
【0100】
このように、本実施の形態などに示す記憶装置１００は、ＮＡＮＤ型の記憶装置として機能する。
【0101】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【0102】
（実施の形態２）
本実施の形態では、上記実施の形態に示した記憶装置１００の他の構成例および動作例について説明する。
本実施の形態では、上記実施の形態に示した記憶装置１００の他の構成例および動作例について説明する。
【0103】
＜記憶装置の構成例＞
図１２に記憶装置１００Ｂの回路図を示す。図１３に記憶装置１００Ｃの回路図を示す。記憶装置１００Ｂおよび記憶装置１００Ｃは、上記実施の形態に示した記憶装置１００の変形例である。説明の繰り返しを減らすため、本実施の形態では、記憶装置１００Ｂおよび記憶装置１００Ｃの記憶装置１００と異なる点について主に説明する。
図１２に記憶装置１００Ｂの回路図を示す。図１３に記憶装置１００Ｃの回路図を示す。記憶装置１００Ｂおよび記憶装置１００Ｃは、上記実施の形態に示した記憶装置１００の変形例である。説明の繰り返しを減らすため、本実施の形態では、記憶装置１００Ｂおよび記憶装置１００Ｃの記憶装置１００と異なる点について主に説明する。
【0104】
記憶装置１００Ｂおよび記憶装置１００Ｃは、記憶装置１００にトランジスタ１１６を加えた構成を有する。
【0105】
図１２に示す記憶装置１００Ｂでは、トランジスタ１１１［１］のソースまたはドレインの一方は、配線ＷＢＬ１と電気的に接続される。また、トランジスタ１１６のソースまたはドレインの一方はノードＮＤ［ｎ］と電気的に接続され、他方は配線ＷＢＬ２と電気的に接続される。トランジスタ１１６のゲートは端子１３６と電気的に接続される。
【0106】
図１３に示す記憶装置１００Ｃは、記憶装置１００Ｂの変形例である。記憶装置１００Ｃでは、トランジスタ１１１［１］のソースまたはドレインの一方は、トランジスタ１３１のソースまたはドレインの他方と電気的に接続される。また、記憶装置１００Ｃでは、トランジスタ１１６のソースまたはドレインの他方は、トランジスタ１３２のソースまたはドレインの一方と電気的に接続される。
【0107】
記憶装置１００と同様に、記憶装置１００Ｂおよび記憶装置１００Ｃが備えるトランジスタ１１１のゲートを配線ＷＬと電気的に接続してもよい。または、トランジスタ１１１のゲートを、端子１２１を介して配線ＷＬと電気的に接続してもよい。また、トランジスタ１１２のバックゲートを配線ＣＬと電気的に接続してもよい。または、トランジスタ１１２のバックゲートを、端子１２２を介して配線ＣＬと電気的に接続してもよい。また、トランジスタ１１６のゲートを後述する配線ＷＳＬと電気的に接続してもよい。または、トランジスタ１１６のゲートを、端子１３６を介して配線ＷＳＬと電気的に接続してもよい。
【0108】
トランジスタ１１６は、トランジスタ１１１と同じトランジスタを用いることができる。トランジスタ１１６としてＯＳトランジスタを用いることが好ましい。また、トランジスタ１１６は、バックゲートを有するトランジスタであってもよい。
【0109】
＜記憶装置の動作例＞
記憶装置１００Ｂの動作例を、図１４、図１５Ａ、図１５Ｂ、および図１６を用いて説明する。ここでは、４つのメモリセル１１０を備える記憶装置１００Ｂを例示して説明する。また、当該記憶装置１００Ｂは、トランジスタ１１１［１］のゲートが配線ＷＬ［１］と電気的に接続され、トランジスタ１１１［２］のゲートが配線ＷＬ［２］と電気的に接続され、トランジスタ１１１［３］のゲートが配線ＷＬ［３］と電気的に接続され、トランジスタ１１１［４］のゲートが配線ＷＬ［４］と電気的に接続され、トランジスタ１１６のゲートが配線ＷＳＬと電気的に接続されているものとする。
記憶装置１００Ｂの動作例を、図１４、図１５Ａ、図１５Ｂ、および図１６を用いて説明する。ここでは、４つのメモリセル１１０を備える記憶装置１００Ｂを例示して説明する。また、当該記憶装置１００Ｂは、トランジスタ１１１［１］のゲートが配線ＷＬ［１］と電気的に接続され、トランジスタ１１１［２］のゲートが配線ＷＬ［２］と電気的に接続され、トランジスタ１１１［３］のゲートが配線ＷＬ［３］と電気的に接続され、トランジスタ１１１［４］のゲートが配線ＷＬ［４］と電気的に接続され、トランジスタ１１６のゲートが配線ＷＳＬと電気的に接続されているものとする。
【0110】
また、当該記憶装置１００Ｂは、トランジスタ１１２［１］のバックゲートが配線ＣＬ［１］と電気的に接続され、トランジスタ１１２［２］のバックゲートが配線ＣＬ［２］と電気的に接続され、トランジスタ１１２［３］のバックゲートが配線ＣＬ［３］と電気的に接続され、トランジスタ１１２［４］のバックゲートが配線ＣＬ［４］と電気的に接続されているものとする。
【0111】
また、当該記憶装置１００Ｂは、トランジスタ１３１のゲートが配線ＲＳＬと電気的に接続され、トランジスタ１３１のソースまたはドレインの一方が配線ＲＢＬと電気的に接続されているものとする。また、トランジスタ１３２のゲートが配線ＳＳＬと電気的に接続され、トランジスタ１３２のソースまたはドレインの他方が配線ＳＬと電気的に接続されているものとする。
【0112】
〔書き込み動作〕
本実施の形態では、メモリセル１１０［１］、乃至メモリセル１１０［３］にＨ電位を書き込み、メモリセル１１０［４］にＬ電位を書き込む場合の動作例を説明する。図１４は書き込み動作を説明するタイミングチャートである。図１５Ａ、図１５Ｂ、および図１６は書き込み動作を説明するための回路図である。
本実施の形態では、メモリセル１１０［１］、乃至メモリセル１１０［３］にＨ電位を書き込み、メモリセル１１０［４］にＬ電位を書き込む場合の動作例を説明する。図１４は書き込み動作を説明するタイミングチャートである。図１５Ａ、図１５Ｂ、および図１６は書き込み動作を説明するための回路図である。
【0113】
初期状態として、メモリセル１１０［１］乃至メモリセル１１０［４］にＬ電位が書き込まれているものとする。また、配線ＷＬ［１］乃至配線ＷＬ［４］、配線ＣＬ［１］乃至配線ＣＬ［４］、配線ＲＳＬ、配線ＲＢＬ、配線ＳＳＬ、配線ＳＬ、配線ＷＳＬ、配線ＷＢＬ１、および配線ＷＢＬ２にＬ電位が供給されているものとする。
【0114】
［期間Ｔ１１］
期間Ｔ１１において、配線ＷＬ［１］、配線ＷＬ［２］、配線ＷＬ［４］、配線ＷＳＬ、配線ＷＢＬ１、および配線ＷＢＬ２にＨ電位を供給する（図１５Ａ参照。）。配線ＷＬ［３］はＬ電位のままにする。すると、トランジスタ１１１［１］、トランジスタ１１１［２］、トランジスタ１１１［４］、およびトランジスタ１１６がオン状態になり、ノードＮＤ［１］乃至ノードＮＤ［４］の電位がＨ電位になる。よって、トランジスタ１１２［１］乃至トランジスタ１１２［４］がオン状態になる。
期間Ｔ１１において、配線ＷＬ［１］、配線ＷＬ［２］、配線ＷＬ［４］、配線ＷＳＬ、配線ＷＢＬ１、および配線ＷＢＬ２にＨ電位を供給する（図１５Ａ参照。）。配線ＷＬ［３］はＬ電位のままにする。すると、トランジスタ１１１［１］、トランジスタ１１１［２］、トランジスタ１１１［４］、およびトランジスタ１１６がオン状態になり、ノードＮＤ［１］乃至ノードＮＤ［４］の電位がＨ電位になる。よって、トランジスタ１１２［１］乃至トランジスタ１１２［４］がオン状態になる。
【0115】
［期間Ｔ１２］
期間Ｔ１２において、配線ＷＬ［２］および配線ＷＬ［４］にＬ電位を供給する（図１５Ｂ参照。）。すると、トランジスタ１１１［２］およびトランジスタ１１１［４］がオフ状態になり、ノードＮＤ［２］およびノードＮＤ［３］に書き込まれた電荷が保持される。本実施の形態では、Ｈ電位に相当する電荷が保持される。また、配線ＷＢＬ２にＬ電位を供給する。すると、ノードＮＤ［４］の電位がＬ電位になる。よって、トランジスタ１１２［４］がオフ状態になる。
期間Ｔ１２において、配線ＷＬ［２］および配線ＷＬ［４］にＬ電位を供給する（図１５Ｂ参照。）。すると、トランジスタ１１１［２］およびトランジスタ１１１［４］がオフ状態になり、ノードＮＤ［２］およびノードＮＤ［３］に書き込まれた電荷が保持される。本実施の形態では、Ｈ電位に相当する電荷が保持される。また、配線ＷＢＬ２にＬ電位を供給する。すると、ノードＮＤ［４］の電位がＬ電位になる。よって、トランジスタ１１２［４］がオフ状態になる。
【0116】
［期間Ｔ１３］
期間Ｔ１３において、配線ＷＬ［１］および配線ＷＳＬにＬ電位を供給する（図１６参照。）。すると、トランジスタ１１１［１］およびトランジスタ１１６がオフ状態になり、ノードＮＤ［１］およびノードＮＤ［４］に書き込まれた電荷が保持される。本実施の形態では、ノードＮＤ［１］にＨ電位に相当する電荷が保持され、ノードＮＤ［４］にＬ電位に相当する電荷が保持される。
期間Ｔ１３において、配線ＷＬ［１］および配線ＷＳＬにＬ電位を供給する（図１６参照。）。すると、トランジスタ１１１［１］およびトランジスタ１１６がオフ状態になり、ノードＮＤ［１］およびノードＮＤ［４］に書き込まれた電荷が保持される。本実施の形態では、ノードＮＤ［１］にＨ電位に相当する電荷が保持され、ノードＮＤ［４］にＬ電位に相当する電荷が保持される。
【0117】
記憶装置１００Ｂでは、配線ＷＢＬ１および配線ＷＢＬ２の双方から情報を書き込むことができるため、書き込み動作に必要な時間を記憶装置１００よりも短くすることができる。
【0118】
記憶装置１００Ｃも記憶装置１００Ｂと同様に動作することができる。ただし、記憶装置１００Ｃでは、書き込み動作時に配線ＲＢＬが配線ＷＢＬ１として機能し、配線ＳＬが配線ＷＢＬ２として機能する。記憶装置１００Ｃでは、書き込み動作時にトランジスタ１３１およびトランジスタ１３２をオン状態にする。この時、複数の配線ＣＬの少なくとも１つにＬ電位を供給することで、配線ＲＢＬと配線ＳＬの短絡を防ぐことができる。
【0119】
記憶装置１００Ｂおよび記憶装置１００Ｃでは、ｎは偶数が好ましい。ｎが偶数の時、期間Ｔ１１でオフ状態にするトランジスタ１１１は、ｎ／２＋１番目のトランジスタ１１１である。
【0120】
〔読み出し動作〕
記憶装置１００Ｂおよび記憶装置１００Ｃの読み出し動作は、記憶装置１００と同様に行うことができる。よって、本実施の形態での説明は省略する。
記憶装置１００Ｂおよび記憶装置１００Ｃの読み出し動作は、記憶装置１００と同様に行うことができる。よって、本実施の形態での説明は省略する。
【0121】
＜変形例＞
記憶装置１００Ｂの変形例を記憶装置１００Ｄとして図１７に示す。記憶装置１００Ｃの変形例を記憶装置１００Ｅとして図１８に示す。記憶装置１００Ｄおよび記憶装置１００Ｅは、記憶装置１００Ｂおよび記憶装置１００Ｃからトランジスタ１１６を除き、トランジスタ１１１［ｋ］とトランジスタ１１１［ｋ＋１］が電気的に分離された構成を有する。
記憶装置１００Ｂの変形例を記憶装置１００Ｄとして図１７に示す。記憶装置１００Ｃの変形例を記憶装置１００Ｅとして図１８に示す。記憶装置１００Ｄおよび記憶装置１００Ｅは、記憶装置１００Ｂおよび記憶装置１００Ｃからトランジスタ１１６を除き、トランジスタ１１１［ｋ］とトランジスタ１１１［ｋ＋１］が電気的に分離された構成を有する。
【0122】
記憶装置１００Ｄおよび記憶装置１００Ｅは、ｎが偶数であることが好ましい。ｎが偶数のとき、ｋはｎ／２とすればよい。
【0123】
メモリセル１１０［ｋ＋１］において、トランジスタ１１１［ｋ＋１］のソースまたはドレインの一方はトランジスタ１１２［ｋ＋１］のゲートと電気的に接続され、他方はトランジスタ１１１［ｋ＋２］（図示せず。）のソースまたはドレインの一方と電気的に接続される。
【0124】
また、メモリセル１１０［ｎ］において、トランジスタ１１１［ｎ］のソースまたはドレインの一方はトランジスタ１１２［ｎ］のゲートと電気的に接続され、他方は配線ＷＢＬ２と電気的に接続される。また、トランジスタ１１１［ｎ］のソースまたはドレインの一方は、トランジスタ１１１［ｎ－１］（図示せず。）のソースまたはドレインの他方と電気的に接続される。
【0125】
メモリセル１１０［ｋ＋１］乃至メモリセル１１０［ｎ］において、トランジスタ１１１のソースまたはドレインの一方と、トランジスタ１１２のゲートが電気的に接続する節点が、ノードＮＤとして機能する。
【0126】
記憶装置１００Ｄおよび記憶装置１００Ｅの書き込み動作は、期間Ｔ１１でオフ状態にするトランジスタ１１１（例えば、上記の書き込み動作説明におけるトランジスタ１１１［３］。）が無いこと以外は、記憶装置１００Ｂおよび記憶装置１００Ｃと同様に行うことができる。読み出し動作も記憶装置１００Ｂおよび記憶装置１００Ｃと同様に行うことができる。
【0127】
また、記憶装置１００Ｄおよび記憶装置１００Ｅでは、メモリセル１１０［１］乃至メモリセル１１０［ｋ］の書き込み動作と、メモリセル１１０［ｋ＋１］乃至メモリセル１１０［ｎ］の書き込み動作を分けて行うことができる。よって、書き込み動作に必要な消費電力を低減することができる。
【0128】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【0129】
（実施の形態３）
本実施の形態では、記憶装置１００を含む半導体装置２００の構成例について説明する。
本実施の形態では、記憶装置１００を含む半導体装置２００の構成例について説明する。
【0130】
図１９に、本発明の一態様である半導体装置２００の構成例を示すブロック図を示す。図１９に示す半導体装置２００は、駆動回路２１０と、メモリアレイ２２０と、を有する。メモリアレイ２２０は、１以上の記憶装置１００を有する。図１９では、メモリアレイ２２０がマトリクス状に配置された複数の記憶装置１００（複数のストリング）を有する例を示している。
【0131】
駆動回路２１０は、ＰＳＷ２４１（パワースイッチ）、ＰＳＷ２４２、および周辺回路２１５を有する。周辺回路２１５は、周辺回路２１１、コントロール回路２１２（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔ）、および電圧生成回路２２８を有する。
【0132】
半導体装置２００において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。例えば、電源回路や昇圧回路などを設けてもよい。信号ＢＷ、ＣＥ、ＧＷ、ＣＬＫ、ＷＡＫＥ、ＡＤＤＲ、ＷＤＡ、ＰＯＮ１、ＰＯＮ２は外部からの入力信号であり、信号ＲＤＡは外部への出力信号である。信号ＣＬＫはクロック信号である。
【0133】
また、信号ＢＷ、ＣＥ、および信号ＧＷは制御信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。信号ＡＤＤＲはアドレス信号である。信号ＷＤＡは書き込みデータ信号であり、信号ＲＤＡは読み出しデータ信号である。信号ＰＯＮ１、ＰＯＮ２は、パワーゲーティング制御用信号である。なお、信号ＰＯＮ１、ＰＯＮ２は、コントロール回路２１２で生成してもよい。
【0134】
コントロール回路２１２は、半導体装置２００の動作全般を制御する機能を有するロジック回路である。例えば、コントロール回路は、信号ＣＥ、信号ＧＷおよび信号ＢＷを論理演算して、半導体装置２００の動作モード（例えば、書き込み動作、読み出し動作）を決定する。または、コントロール回路２１２は、この動作モードが実行されるように、周辺回路２１１の制御信号を生成する。
【0135】
電圧生成回路２２８は負電圧を生成する機能を有する。ＷＡＫＥは、ＣＬＫの電圧生成回路２２８への入力を制御する機能を有する。例えば、ＷＡＫＥにＨレベルの信号が与えられると、信号ＣＬＫが電圧生成回路２２８へ入力され、電圧生成回路２２８は負電圧を生成する。
【0136】
周辺回路２１１は、記憶装置１００に対するデータの書き込みおよび読み出しをするための回路である。周辺回路２１１は、行デコーダ２２１（Ｒｏｗ Ｄｅｃｏｄｅｒ）、列デコーダ２２２（Ｃｏｌｕｍｎ Ｄｅｃｏｄｅｒ）、行ドライバ２２３（Ｒｏｗ Ｄｒｉｖｅｒ）、列ドライバ２２４（Ｃｏｌｕｍｎ Ｄｒｉｖｅｒ）、入力回路２２５（Ｉｎｐｕｔ Ｃｉｒ．）、出力回路２２６（Ｏｕｔｐｕｔ Ｃｉｒ．）、センスアンプ２２７（Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ）を有する。
【0137】
行デコーダ２２１および列デコーダ２２２は、信号ＡＤＤＲをデコードする機能を有する。行デコーダ２２１は、アクセスする行を指定するための回路であり、列デコーダ２２２は、アクセスする列を指定するための回路である。行ドライバ２２３は、行デコーダ２２１が指定する配線ＷＬを選択する機能を有する。列ドライバ２２４は、データを記憶装置１００に書き込む機能、記憶装置１００からデータを読み出す機能、読み出したデータを保持する機能等を有する。
【0138】
入力回路２２５は、信号ＷＤＡを保持する機能を有する。入力回路２２５が保持するデータは、列ドライバ２２４に出力される。入力回路２２５の出力データが、記憶装置１００に書き込むデータ（Ｄｉｎ）である。列ドライバ２２４が記憶装置１００から読み出したデータ（Ｄｏｕｔ）は、出力回路２２６に出力される。出力回路２２６は、Ｄｏｕｔを保持する機能を有する。また、出力回路２２６は、Ｄｏｕｔを半導体装置２００の外部に出力する機能を有する。出力回路２２６から出力されるデータが信号ＲＤＡである。
【0139】
ＰＳＷ２４１は周辺回路２１５へのＶＤＤの供給を制御する機能を有する。ＰＳＷ２４２は、行ドライバ２２３へのＶＨＭの供給を制御する機能を有する。ここでは、半導体装置２００の高電源電圧がＶＤＤであり、低電源電圧はＧＮＤ（接地電位）である。また、ＶＨＭは、ワード線を高レベルにするために用いられる高電源電圧であり、ＶＤＤよりも高い。信号ＰＯＮ１によってＰＳＷ２４１のオン・オフが制御され、信号ＰＯＮ２によってＰＳＷ２４２のオン・オフが制御される。図１９では、周辺回路２１５において、ＶＤＤが供給される電源ドメインの数を１としているが、複数にすることもできる。この場合、各電源ドメインに対してパワースイッチを設ければよい。
【0140】
駆動回路２１０とメモリアレイ２２０は同一平面上に設けてもよい。また、図２０Ａに示すように、駆動回路２１０とメモリアレイ２２０を重ねて設けてもよい。駆動回路２１０とメモリアレイ２２０を重ねて設けることで、信号伝搬距離を短くすることができる。また、図２０Ｂに示すように、駆動回路２１０上にメモリアレイ２２０を複数層重ねて設けてもよい。
【0141】
また、図２０Ｃに示すように、駆動回路２１０の上層および下層に、メモリアレイ２２０を設けてもよい。図２０Ｃでは、駆動回路２１０の上層および下層にそれぞれ１層のメモリアレイ２２０を設ける例を示している。複数のメモリアレイ２２０で駆動回路２１０を挟むように配置することで、信号伝搬距離をさらに短くすることができる。なお、駆動回路２１０の上層に積層されるメモリアレイ２２０と、駆動回路２１０の下層に積層されるメモリアレイ２２０の層数は、それぞれ１層以上であればよい。駆動回路２１０の上層に積層されるメモリアレイ２２０の数と、駆動回路２１０の下層に積層されるメモリアレイ２２０の数は等しいことが好ましい。
【0142】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【0143】
（実施の形態４）
本実施の形態では、上記実施の形態で説明した記憶装置１００および半導体装置２００に適用可能なトランジスタの構成について説明する。一例として、異なる電気特性を有するトランジスタを積層して設ける構成について説明する。当該構成とすることで、半導体装置の設計自由度を高めることができる。また、異なる電気特性を有するトランジスタを積層して設けることで、半導体装置の集積度を高めることができる。
本実施の形態では、上記実施の形態で説明した記憶装置１００および半導体装置２００に適用可能なトランジスタの構成について説明する。一例として、異なる電気特性を有するトランジスタを積層して設ける構成について説明する。当該構成とすることで、半導体装置の設計自由度を高めることができる。また、異なる電気特性を有するトランジスタを積層して設けることで、半導体装置の集積度を高めることができる。
【0144】
半導体装置の断面構造の一部を図２１に示す。図２１に示す半導体装置は、トランジスタ５５０と、トランジスタ５００と、容量６００と、を有している。図２３Ａはトランジスタ５００のチャネル長方向の断面図であり、図２３Ｂはトランジスタ５００のチャネル幅方向の断面図であり、図２３Ｃはトランジスタ５５０のチャネル幅方向の断面図である。例えば、トランジスタ５００は上記実施の形態に示したトランジスタ１１１に相当し、トランジスタ５５０はトランジスタ１１２に相当する。また、容量６００は容量１１３に相当する。
【0145】
トランジスタ５００は、ＯＳトランジスタである。ＯＳトランジスタは、オフ電流が極めて少ない。よって、トランジスタ５００を介して記憶ノードに書き込んだデータ電圧あるいは電荷を長期間保持することが可能である。つまり、記憶ノード（ノードＮＤ）のリフレッシュ動作頻度を低減、あるいは、リフレッシュ動作を必要としないため、半導体装置の消費電力を低減することができる。
【0146】
図２１では、トランジスタ５００はトランジスタ５５０の上方に設けられ、容量６００はトランジスタ５５０、およびトランジスタ５００の上方に設けられている。
【0147】
トランジスタ５５０は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
【0148】
図２３Ｃに示すように、トランジスタ５５０は、半導体領域３１３の上面およびチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ５５０をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ５５０のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ５５０のオフ特性を向上させることができる。
【0149】
なお、トランジスタ５５０は、ｐチャネル型のトランジスタ、あるいはｎチャネル型のトランジスタのいずれでもよい。
【0150】
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ヒ化ガリウム）、ＧａＡｌＡｓ（ヒ化ガリウムアルミニウム）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ５５０をＨＥＭＴとしてもよい。
【0151】
低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
【0152】
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
【0153】
なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
【0154】
トランジスタ５５０は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などを用いて形成してもよい。
【0155】
また、ＳＯＩ基板としては、鏡面研磨ウエハに酸素イオンを注入した後、高温加熱することにより、表面から一定の深さに酸化層を形成させるとともに、表面層に生じた欠陥を消滅させて形成されたＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ ｂｙ Ｉｍｐｌａｎｔｅｄ Ｏｘｙｇｅｎ）基板や、水素イオン注入により形成された微小ボイドの熱処理による成長を利用して半導体基板を劈開するスマートカット法、ＥＬＴＲＡＮ法（登録商標：Ｅｐｉｔａｘｉａｌ Ｌａｙｅｒ Ｔｒａｎｓｆｅｒ）などを用いて形成されたＳＯＩ基板を用いてもよい。単結晶基板を用いて形成されたトランジスタは、チャネル形成領域に単結晶半導体を有する。
【0156】
なお、図２１に示すトランジスタ５５０は一例であり、その構成に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、半導体装置をＯＳトランジスタのみの単極性回路（ｎチャネル型トランジスタのみ、などと同極性のトランジスタを意味する）とする場合、図２２に示すように、トランジスタ５５０の構成を、トランジスタ５００と同様の構成にすればよい。なお、トランジスタ５００の詳細については後述する。
【0157】
トランジスタ５５０を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
【0158】
絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
【0159】
なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多いシリコンを指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多いシリコンを示す。このように、本明細書中において、「酸化窒化」とは、その組成として窒素よりも酸素の含有量が多い材料を指し、「窒化酸化」とは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
【0160】
絶縁体３２２は、その下方に設けられるトランジスタ５５０などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
【0161】
また、絶縁体３２４には、基板３１１、またはトランジスタ５５０などから、トランジスタ５００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
【0162】
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ５５０との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
【0163】
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
【0164】
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
【0165】
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量６００、またはトランジスタ５００と接続する導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０は、プラグまたは配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構成をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
【0166】
各プラグ、および配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
【0167】
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図２１では、絶縁体３５０、絶縁体３５２、および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、および絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ５５０と接続するプラグ、または配線としての機能を有する。なお導電体３５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
【0168】
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
【0169】
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ５５０からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構成であることが好ましい。
【0170】
絶縁体３５４、および導電体３５６上に、配線層を設けてもよい。例えば、図２１では、絶縁体３６０、絶縁体３６２、および絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、および絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグまたは配線としての機能を有する。なお導電体３６６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
【0171】
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
【0172】
絶縁体３６４、および導電体３６６上に、配線層を設けてもよい。例えば、図２１では、絶縁体３７０、絶縁体３７２、および絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、および絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグまたは配線としての機能を有する。なお導電体３７６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
【0173】
なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
【0174】
絶縁体３７４、および導電体３７６上に、配線層を設けてもよい。例えば、図２１では、絶縁体３８０、絶縁体３８２、および絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、および絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグまたは配線としての機能を有する。なお導電体３８６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
【0175】
なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ５５０とトランジスタ５００とは、バリア層により分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
【0176】
上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、および導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
【0177】
絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
【0178】
例えば、絶縁体５１０、および絶縁体５１４には、例えば、基板３１１、またはトランジスタ５５０を設ける領域などから、トランジスタ５００を設ける領域に、水素や不純物に対するバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
【0179】
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ５５０との間に、水素の拡散を抑制する膜を用いることが好ましい。
【0180】
また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、および絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
【0181】
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
【0182】
また、例えば、絶縁体５１２、および絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、および絶縁体５１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
【0183】
また、絶縁体５１０、絶縁体５１２、絶縁体５１４、および絶縁体５１６には、導電体５１８、およびトランジスタ５００を構成する導電体（例えば、導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量６００、またはトランジスタ５５０と接続するプラグ、または配線としての機能を有する。導電体５１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
【0184】
特に、絶縁体５１０、および絶縁体５１４と接する領域の導電体５１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ５５０とトランジスタ５００とは、酸素、水素、および水に対するバリア性を有する層で、分離することができ、トランジスタ５５０からトランジスタ５００への水素の拡散を抑制することができる。
【0185】
絶縁体５１６の上方には、トランジスタ５００が設けられている。
【0186】
図２３Ａおよび図２３Ｂに示すように、トランジスタ５００は、絶縁体５１４および絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６および導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａおよび導電体５４２ｂと、導電体５４２ａおよび導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面および側面に配置された絶縁体５４５と、絶縁体５４５の形成面に配置された導電体５６０と、を有する。
【0187】
また、図２３Ａおよび図２３Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、および導電体５４２ｂと、絶縁体５８０の間に絶縁体５４４が配置されることが好ましい。また、図２３Ａおよび図２３Ｂに示すように、導電体５６０は、絶縁体５４５の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図２３Ａおよび図２３Ｂに示すように、絶縁体５８０、導電体５６０、および絶縁体５４５の上に絶縁体５７４が配置されることが好ましい。
【0188】
なお、本明細書などにおいて、酸化物５３０ａ、および酸化物５３０ｂをまとめて酸化物５３０という場合がある。
【0189】
なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、および酸化物５３０ｂの２層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、または３層以上の積層構成を設ける構成にしてもよい。
【0190】
また、トランジスタ５００では、導電体５６０を２層の積層構成として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構成であってもよいし、３層以上の積層構成であってもよい。また、図２１、図２２、および図２３Ａに示すトランジスタ５００は一例であり、その構成に限定されず、回路構成や駆動方法などに応じて適切なトランジスタを用いればよい。
【0191】
ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａおよび導電体５４２ｂは、それぞれソース電極またはドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａおよび導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
【0192】
さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａまたは導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａおよび導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
【0193】
導電体５６０は、第１ゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２ゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧をより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
【0194】
導電体５０３は、酸化物５３０、および導電体５６０と、重なるように配置する。これにより、導電体５６０、および導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。
【0195】
本明細書等において、一対のゲート電極（第１のゲート電極、および第２のゲート電極）の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構成を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構成とよぶ。また、本明細書等で開示するＳ－ｃｈａｎｎｅｌ構成は、Ｆｉｎ型構成およびプレーナ型構成とは異なる。Ｓ－ｃｈａｎｎｅｌ構成を採用することで、短チャネル効果に対する耐性を高める、別言すると短チャネル効果が発生し難いトランジスタとすることができる。
【0196】
また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４および絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａおよび導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、または３層以上の積層構成として設ける構成にしてもよい。
【0197】
ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。
【0198】
例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。
【0199】
また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。なお、本実施の形態では導電体５０３を導電体５０３ａと導電体５０３ｂの積層で図示したが、導電体５０３は単層構成であってもよい。
【0200】
絶縁体５２０、絶縁体５２２、および絶縁体５２４は、第２のゲート絶縁膜としての機能を有する。
【0201】
ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。当該酸素は、加熱により膜中から放出されやすい。本明細書などでは、加熱により放出される酸素を「過剰酸素」と呼ぶ場合がある。つまり、絶縁体５２４には、過剰酸素を含む領域（「過剰酸素領域」ともいう。）が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損（ＶＯ：ｏｘｙｇｅｎ ｖａｃａｎｃｙともいう）を低減し、トランジスタ５００の信頼性を向上させることができる。なお、酸化物５３０中の酸素欠損に水素が入った場合、当該欠陥（以下、ＶＯＨと呼ぶ場合がある。）はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている酸化物半導体を用いたトランジスタは、ノーマリーオン特性となりやすい。また、酸化物半導体中の水素は、熱、電界などのストレスによって動きやすいため、酸化物半導体に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物５３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された酸化物半導体を得るには、酸化物半導体中の水分、水素などの不純物を除去すること（「脱水」または「脱水素化処理」ともいう。）と、酸化物半導体に酸素を供給して酸素欠損を補填すること（「加酸素化処理」ともいう。）が重要である。ＶＯＨなどの不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
【0202】
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上４００℃以下の範囲が好ましい。
【0203】
また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して加熱処理、マイクロ波処理、またはＲＦ処理のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物５３０中の水、または水素を除去することができる。例えば、酸化物５３０において、ＶｏＨの結合が切断される反応が起きる、別言すると「ＶＯＨ→Ｖｏ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してＨ２Ｏとして、酸化物５３０、または酸化物５３０近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体５４２にゲッタリングされる場合がある。
【0204】
また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物５３０、または酸化物５３０近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
【0205】
また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
【0206】
なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「Ｖｏ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
【0207】
また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
【0208】
絶縁体５２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４や、酸化物５３０が有する酸素と反応することを抑制することができる。
【0209】
絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層または積層で用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
【0210】
特に、不純物、および酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム、ハフニウムの一方または双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方または双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出や、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
【0211】
または、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
【0212】
また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ－ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構成の絶縁体５２０や、絶縁体５２６を得ることができる。
【0213】
なお、図２３Ａおよび図２３Ｂのトランジスタ５００では、３層の積層構成からなる第２のゲート絶縁膜として、絶縁体５２０、絶縁体５２２、および絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、２層、または４層以上の積層構成を有していてもよい。その場合、同じ材料からなる積層構成に限定されず、異なる材料からなる積層構成でもよい。
【0214】
トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いる。例えば、酸化物５３０として、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。
【0215】
酸化物半導体として機能する金属酸化物の形成は、スパッタリング法で行なってもよいし、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法で行なってもよい。なお、酸化物半導体として機能する金属酸化物については、他の実施の形態で詳細に説明する。
【0216】
また、酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
【0217】
酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構成物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
【0218】
なお、酸化物５３０は、各金属原子の原子数比が異なる複数の酸化物層の積層構成を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
【0219】
また、酸化物５３０ａの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
【0220】
ここで、酸化物５３０ａおよび酸化物５３０ｂの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａおよび酸化物５３０ｂの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
【0221】
具体的には、酸化物５３０ａと酸化物５３０ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ－Ｇａ－Ｚｎ酸化物の場合、酸化物５３０ａとして、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
【0222】
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
【0223】
酸化物５３０ｂ上には、ソース電極、およびドレイン電極として機能する導電体５４２ａ、および導電体５４２ｂが設けられる。導電体５４２ａ、および導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、または上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、または、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があるため好ましい。
【0224】
また、図２３Ａでは、導電体５４２ａ、および導電体５４２ｂを単層構成として示したが、２層以上の積層構成としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構成、銅－マグネシウム－アルミニウム合金膜上に銅膜を積層する二層構成、チタン膜上に銅膜を積層する二層構成、タングステン膜上に銅膜を積層する二層構成としてもよい。
【0225】
また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構成、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構成等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
【0226】
また、図２３Ａに示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、および領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域またはドレイン領域の一方として機能し、領域５４３ｂはソース領域またはドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
【0227】
酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア密度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
【0228】
絶縁体５４４は、導電体５４２ａ、および導電体５４２ｂを覆うように設けられ、導電体５４２ａ、および導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
【0229】
絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタンまたは、マグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコンまたは窒化シリコンなども用いることができる。
【0230】
特に、絶縁体５４４として、アルミニウム、またはハフニウムの一方または双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、およびハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、および導電体５４２ｂが耐酸化性を有する材料、または、酸素を吸収しても著しく導電性が低下しない材料である場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
【0231】
絶縁体５４４を有することで、絶縁体５８０に含まれる水、および水素などの不純物が酸化物５３０ｂに拡散することを抑制できる。また、絶縁体５８０が有する過剰酸素により、導電体５４２が酸化することを抑制できる。
【0232】
絶縁体５４５は、第１のゲート絶縁膜として機能する。絶縁体５４５は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
【0233】
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、および窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、および酸化窒化シリコンは熱に対し安定であるため好ましい。
【0234】
過剰酸素を含む絶縁体を絶縁体５４５として設けることにより、絶縁体５４５から、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５４５中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体５４５の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。また、絶縁体５４５の形成前および／または形成後に、前述したマイクロ波処理を行なってもよい。
【0235】
また、絶縁体５４５が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５４５と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５４５から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５４５から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
【0236】
なお、絶縁体５４５は、第２のゲート絶縁膜と同様に、積層構成としてもよい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ－ｋ材料と、熱的に安定している材料との積層構成とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構成とすることができる。
【0237】
【0238】
導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５４５に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、または酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
【0239】
また、導電体５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構成としてもよく、例えば、チタンまたは窒化チタンと上記導電性材料との積層構成としてもよい。
【0240】
絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、および導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、および窒素を添加した酸化シリコン、空孔を有する酸化シリコン、または樹脂などを有することが好ましい。特に、酸化シリコン、および酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
【0241】
絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を設けることで、絶縁体５８０中の酸素を酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水または水素などの不純物濃度が低減されていることが好ましい。
【0242】
絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、および導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
【0243】
半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
【0244】
絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、および絶縁体５４５の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５４５、および絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
【0245】
例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、またはマグネシウムなどから選ばれた一種、または二種以上が含まれた金属酸化物を用いることができる。
【0246】
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、および窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
【0247】
また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
【0248】
また、絶縁体５８１、絶縁体５７４、絶縁体５８０、および絶縁体５４４に形成された開口に、導電体５４０ａ、および導電体５４０ｂを配置する。導電体５４０ａおよび導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａおよび導電体５４０ｂは、後述する導電体５４６、および導電体５４８と同様の構成である。
【0249】
絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
【0250】
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
【0251】
また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
【0252】
また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、および絶縁体５８６には、導電体５４６、および導電体５４８等が埋め込まれている。
【0253】
導電体５４６、および導電体５４８は、容量６００、トランジスタ５００、またはトランジスタ５５０と接続するプラグ、または配線としての機能を有する。導電体５４６、および導電体５４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
【0254】
また、トランジスタ５００の形成後、トランジスタ５００を囲むように開口を形成し、当該開口を覆うように、水素、または水に対するバリア性が高い絶縁体を形成してもよい。上述のバリア性の高い絶縁体でトランジスタ５００を包み込むことで、外部から水分、および水素が侵入するのを防止することができる。または、複数のトランジスタ５００をまとめて、水素、または水に対するバリア性が高い絶縁体で包み込んでもよい。なお、トランジスタ５００を囲むように開口を形成する場合、例えば、絶縁体５２２または絶縁体５１４に達する開口を形成し、絶縁体５２２または絶縁体５１４に接するように上述のバリア性の高い絶縁体を形成すると、トランジスタ５００の作製工程の一部を兼ねられるため、好適である。なお、水素、または水に対するバリア性が高い絶縁体としては、例えば、絶縁体５２２または絶縁体５１４と同様の材料を用いればよい。
【0255】
続いて、トランジスタ５００の上方には、容量６００が設けられている。容量６００は、導電体６１０と、導電体６２０と、絶縁体６３０とを有する。
【0256】
また、導電体５４６、および導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、または配線としての機能を有する。導電体６１０は、容量６００の電極としての機能を有する。なお、導電体６１２、および導電体６１０は、同時に形成することができる。
【0257】
導電体６１２、および導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。または、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
【0258】
本実施の形態では、導電体６１２、および導電体６１０を単層構成で示したが、当該構成に限定されず、２層以上の積層構成でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
【0259】
絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構成と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
【0260】
導電体６２０、および絶縁体６３０上には、絶縁体６４０が設けられている。絶縁体６４０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６４０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
【0261】
本構成を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。
【0262】
本発明の一態様の半導体装置に用いることができる基板としては、ガラス基板、石英基板、サファイア基板、セラミック基板、金属基板（例えば、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板など）、半導体基板（例えば、単結晶半導体基板、多結晶半導体基板、または化合物半導体基板など）ＳＯＩ（ＳＯＩ：Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、などを用いることができる。また、本実施の形態の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノシリケートガラス、またはアルミノホウケイ酸ガラス、またはソーダライムガラスなどがある。他にも、結晶化ガラスなどを用いることができる。
【0263】
または、基板として、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、または基材フィルムなどを用いることができる。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、またはポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド樹脂、エポキシ樹脂、無機蒸着フィルム、または紙類などがある。特に、半導体基板、単結晶基板、またはＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、または形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、または回路の高集積化を図ることができる。
【0264】
また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタ、抵抗、および／または容量などを形成してもよい。または、基板と、トランジスタ、抵抗、および／または容量などの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタ、抵抗、および／または容量などは耐熱性の劣る基板や可撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構成の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成、水素を含むシリコン膜等を用いることができる。
【0265】
つまり、ある基板上に半導体装置を形成し、その後、別の基板に半導体装置を転置してもよい。半導体装置が転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、またはゴム基板などがある。これらの基板を用いることにより、可撓性を有する半導体装置の製造、壊れにくい半導体装置の製造、耐熱性の付与、軽量化、または薄型化を図ることができる。
【0266】
可撓性を有する基板上に半導体装置を設けることで、重量の増加を抑え、且つ破損しにくい半導体装置を提供することができる。
【0267】
＜トランジスタの変形例１＞
図２４Ａ、図２４Ｂ、および図２４Ｃに示すトランジスタ５００Ａは、図２３Ａ、図２３Ｂに示す構成のトランジスタ５００の変形例である。図２４Ａはトランジスタ５００Ａの上面図であり、図２４Ｂはトランジスタ５００Ａのチャネル長方向の断面図であり、図２４Ｃはトランジスタ５００Ａのチャネル幅方向の断面図である。なお、図２４Ａの上面図では、図の明瞭化のために一部の要素の記載を省略している。図２４Ａ、図２４Ｂ、および図２４Ｃに示す構成は、トランジスタ５５０等、本発明の一態様の半導体装置が有する他のトランジスタにも適用することができる。
図２４Ａ、図２４Ｂ、および図２４Ｃに示すトランジスタ５００Ａは、図２３Ａ、図２３Ｂに示す構成のトランジスタ５００の変形例である。図２４Ａはトランジスタ５００Ａの上面図であり、図２４Ｂはトランジスタ５００Ａのチャネル長方向の断面図であり、図２４Ｃはトランジスタ５００Ａのチャネル幅方向の断面図である。なお、図２４Ａの上面図では、図の明瞭化のために一部の要素の記載を省略している。図２４Ａ、図２４Ｂ、および図２４Ｃに示す構成は、トランジスタ５５０等、本発明の一態様の半導体装置が有する他のトランジスタにも適用することができる。
【0268】
図２４Ａ、図２４Ｂ、および図２４Ｃに示す構成のトランジスタ５００Ａは、絶縁体５５２、絶縁体５１３および絶縁体４０４を有する点が、図２３Ａ、図２３Ｂに示す構成のトランジスタ５００と異なる。また、導電体５４０ａの側面に接して絶縁体５５２が設けられ、導電体５４０ｂの側面に接して絶縁体５５２が設けられる点が、図２３Ａ、図２３Ｂに示す構成のトランジスタ５００と異なる。さらに、絶縁体５２０を有さない点が、図２３Ａ、図２３Ｂに示す構成のトランジスタ５００と異なる。
【0269】
【0270】
図２４Ａ、図２４Ｂ、および図２４Ｃに示す構成のトランジスタ５００Ａでは、絶縁体５１４、絶縁体５１６、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、および絶縁体５７４がパターニングされており、絶縁体４０４がこれらを覆う構成になっている。つまり、絶縁体４０４は、絶縁体５７４の上面、絶縁体５７４の側面、絶縁体５８０の側面、絶縁体５４４の側面、絶縁体５２４の側面、絶縁体５２２の側面、絶縁体５１６の側面、絶縁体５１４の側面、絶縁体５１３の上面とそれぞれ接する。これにより、酸化物５３０等は、絶縁体４０４と絶縁体５１３によって外部から隔離される。
【0271】
絶縁体５１３および絶縁体４０４は、水素（例えば、水素原子、水素分子などの少なくとも一）または水分子の拡散を抑制する機能が高いことが好ましい。例えば、絶縁体５１３および絶縁体４０４として、水素バリア性が高い材料である、窒化シリコンまたは窒化酸化シリコンを用いることが好ましい。これにより、酸化物５３０に水素等が拡散することを抑制することができるので、トランジスタ５００Ａの特性低下を抑制できる。よって、本発明の一態様の半導体装置の信頼性を高めることができる。
【0272】
絶縁体５５２は、絶縁体５８１、絶縁体４０４、絶縁体５７４、絶縁体５８０、および絶縁体５４４に接して設けられる。絶縁体５５２は、水素または水分子の拡散を抑制する機能を有することが好ましい。たとえば、絶縁体５５２として、水素バリア性が高い材料である、窒化シリコン、酸化アルミニウム、または窒化酸化シリコン等の絶縁体を用いることが好ましい。特に、窒化シリコンは水素バリア性が高い材料であるので、絶縁体５５２として用いると好適である。絶縁体５５２として水素バリア性が高い材料を用いることにより、水または水素等の不純物が、絶縁体５８０等から導電体５４０ａおよび導電体５４０ｂを通じて酸化物５３０に拡散することを抑制することができる。また、絶縁体５８０に含まれる酸素が導電体５４０ａおよび導電体５４０ｂに吸収されることを抑制することができる。以上により、本発明の一態様の半導体装置の信頼性を高めることができる。
【0273】
＜トランジスタの変形例２＞
図２５Ａ、図２５Ｂおよび図２５Ｃを用いて、トランジスタ５００Ｂの構成例を説明する。図２５Ａはトランジスタ５００Ｂの上面図である。図２５Ｂは、図２５Ａに一点鎖線で示すＬ１－Ｌ２部位の断面図である。図２５Ｃは、図２５Ａに一点鎖線で示すＷ１－Ｗ２部位の断面図である。なお、図２５Ａの上面図では、図の明瞭化のために一部の要素の記載を省略している。
図２５Ａ、図２５Ｂおよび図２５Ｃを用いて、トランジスタ５００Ｂの構成例を説明する。図２５Ａはトランジスタ５００Ｂの上面図である。図２５Ｂは、図２５Ａに一点鎖線で示すＬ１－Ｌ２部位の断面図である。図２５Ｃは、図２５Ａに一点鎖線で示すＷ１－Ｗ２部位の断面図である。なお、図２５Ａの上面図では、図の明瞭化のために一部の要素の記載を省略している。
【0274】
トランジスタ５００Ｂはトランジスタ５００の変形例であり、トランジスタ５００に置き換え可能なトランジスタである。よって、説明の繰り返しを防ぐため、主にトランジスタ５００Ｂのトランジスタ５００と異なる点について説明する。
【0275】
第１のゲート電極として機能する導電体５６０は、導電体５６０ａ、および導電体５６０ａ上の導電体５６０ｂを有する。導電体５６０ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
【0276】
導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、導電体５６０ｂの材料選択性を向上することができる。つまり、導電体５６０ａを有することで、導電体５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
【0277】
また、導電体５６０の上面および側面と絶縁体５４５の側面を覆うように、絶縁体５４４を設けることが好ましい。なお、絶縁体５４４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
【0278】
絶縁体５４４を設けることで、導電体５６０の酸化を抑制することができる。また、絶縁体５４４を有することで、絶縁体５８０が有する水、および水素などの不純物がトランジスタ５００Ｂへ拡散することを抑制することができる。
【0279】
トランジスタ５００Ｂは、導電体５４２ａの一部と導電体５４２ｂの一部に導電体５６０が重なるため、トランジスタ５００よりも寄生容量が大きくなりやすい。よって、トランジスタ５００に比べて動作周波数が低くなる傾向がある。しかしながら、絶縁体５８０などに開口を設けて導電体５６０や絶縁体５４５などを埋めこむ工程が不要であるため、トランジスタ５００と比較して生産性が高い。
【0280】
本実施の形態に示す構成、構造、方法などは、他の実施の形態および実施例などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
【0281】
（実施の形態５）
本実施の形態では、酸化物半導体の結晶構造などに関して詳細に説明する。
本実施の形態では、酸化物半導体の結晶構造などに関して詳細に説明する。
【0282】
〔結晶構造の分類〕
まず、酸化物半導体における、結晶構造の分類について、図２６Ａを用いて説明を行う。図２６Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
まず、酸化物半導体における、結晶構造の分類について、図２６Ａを用いて説明を行う。図２６Ａは、酸化物半導体、代表的にはＩＧＺＯ（Ｉｎと、Ｇａと、Ｚｎと、を含む金属酸化物）の結晶構造の分類を説明する図である。
【0283】
図２６Ａに示すように、酸化物半導体は、大きく分けて「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌｌｉｎｅ（結晶性）」と、「Ｃｒｙｓｔａｌ（結晶）」と、に分類される。また、「Ａｍｏｒｐｈｏｕｓ」の中には、ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓが含まれる。また、「Ｃｒｙｓｔａｌｌｉｎｅ」の中には、ＣＡＡＣ（ｃ－ａｘｉｓ－ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）、ｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）、及びＣＡＣ（ｃｌｏｕｄ－ａｌｉｇｎｅｄ ｃｏｍｐｏｓｉｔｅ）が含まれる。なお、「Ｃｒｙｓｔａｌｌｉｎｅ」の分類には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、ｐｏｌｙ ｃｒｙｓｔａｌ、及びｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓは除かれる。また、「Ｃｒｙｓｔａｌ」の中には、ｓｉｎｇｌｅ ｃｒｙｓｔａｌ、及びｐｏｌｙ ｃｒｙｓｔａｌが含まれる。
【0284】
なお、図２６Ａに示す太枠内の構造は、「Ａｍｏｒｐｈｏｕｓ（無定形）」と、「Ｃｒｙｓｔａｌ（結晶）」との間の中間状態であり、新しい境界領域（Ｎｅｗ ｃｒｙｓｔａｌｌｉｎｅ ｐｈａｓｅ）に属する構造である。すなわち、当該構造は、エネルギー的に不安定な「Ａｍｏｒｐｈｏｕｓ（無定形）」や、「Ｃｒｙｓｔａｌ（結晶）」とは全く異なる構造と言い換えることができる。
【0285】
なお、膜または基板の結晶構造は、Ｘ線回折（ＸＲＤ：Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）スペクトルを用いて評価することができる。ここで、「Ｃｒｙｓｔａｌｌｉｎｅ」に分類されるＣＡＡＣ－ＩＧＺＯ膜のＧＩＸＤ（Ｇｒａｚｉｎｇ－Ｉｎｃｉｄｅｎｃｅ ＸＲＤ）測定で得られるＸＲＤスペクトルを図２６Ｂに示す。なお、ＧＩＸＤ法は、薄膜法またはＳｅｅｍａｎｎ－Ｂｏｈｌｉｎ法ともいう。以降、図２６Ｂに示すＧＩＸＤ測定で得られるＸＲＤスペクトルを、単にＸＲＤスペクトルと記す。なお、図２６Ｂに示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、図２６Ｂに示すＣＡＡＣ－ＩＧＺＯ膜の厚さは、５００ｎｍである。
【0286】
図２６Ｂに示すように、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、明確な結晶性を示すピークが検出される。具体的には、ＣＡＡＣ－ＩＧＺＯ膜のＸＲＤスペクトルでは、２θ＝３１°近傍に、ｃ軸配向を示すピークが検出される。なお、図２６Ｂに示すように、２θ＝３１°近傍のピークは、ピーク強度が検出された角度を軸に左右非対称である。
【0287】
また、膜または基板の結晶構造は、極微電子線回折法（ＮＢＥＤ：Ｎａｎｏ Ｂｅａｍ Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ）によって観察される回折パターン（極微電子線回折パターンともいう。）にて評価することができる。ＣＡＡＣ－ＩＧＺＯ膜の回折パターンを、図２６Ｃに示す。図２６Ｃは、電子線を基板に対して平行に入射するＮＢＥＤによって観察される回折パターンである。なお、図２６Ｃに示すＣＡＡＣ－ＩＧＺＯ膜の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］近傍である。また、極微電子線回折法では、プローブ径を１ｎｍとして電子線回折が行われる。
【0288】
図２６Ｃに示すように、ＣＡＡＣ－ＩＧＺＯ膜の回折パターンでは、ｃ軸配向を示す複数のスポットが観察される。
【0289】
［酸化物半導体の構造］
なお、酸化物半導体は、結晶構造に着目した場合、図２６Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ－ＯＳ、及びｎｃ－ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
なお、酸化物半導体は、結晶構造に着目した場合、図２６Ａとは異なる分類となる場合がある。例えば、酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、上述のＣＡＡＣ－ＯＳ、及びｎｃ－ＯＳがある。また、非単結晶酸化物半導体には、多結晶酸化物半導体、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体、などが含まれる。
【0290】
続いて、上述のＣＡＡＣ－ＯＳ、ｎｃ－ＯＳ、及びａ－ｌｉｋｅ ＯＳの詳細について、説明を行う。
【0291】
［ＣＡＡＣ－ＯＳ］
ＣＡＡＣ－ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ－ＯＳ膜の厚さ方向、ＣＡＡＣ－ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ－ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ－ＯＳは、ａ－ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ－ＯＳは、ｃ軸配向し、ａ－ｂ面方向には明らかな配向をしていない酸化物半導体である。
ＣＡＡＣ－ＯＳは、複数の結晶領域を有し、当該複数の結晶領域はｃ軸が特定の方向に配向している酸化物半導体である。なお、特定の方向とは、ＣＡＡＣ－ＯＳ膜の厚さ方向、ＣＡＡＣ－ＯＳ膜の被形成面の法線方向、またはＣＡＡＣ－ＯＳ膜の表面の法線方向である。また、結晶領域とは、原子配列に周期性を有する領域である。なお、原子配列を格子配列とみなすと、結晶領域とは、格子配列の揃った領域でもある。さらに、ＣＡＡＣ－ＯＳは、ａ－ｂ面方向において複数の結晶領域が連結する領域を有し、当該領域は歪みを有する場合がある。なお、歪みとは、複数の結晶領域が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。つまり、ＣＡＡＣ－ＯＳは、ｃ軸配向し、ａ－ｂ面方向には明らかな配向をしていない酸化物半導体である。
【0292】
なお、上記複数の結晶領域のそれぞれは、１つまたは複数の微小な結晶（最大径が１０ｎｍ未満である結晶）で構成される。結晶領域が１つの微小な結晶で構成されている場合、当該結晶領域の最大径は１０ｎｍ未満となる。また、結晶領域が多数の微小な結晶で構成されている場合、当該結晶領域の大きさは、数十ｎｍ程度となる場合がある。
【0293】
また、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、スズ、チタンなどから選ばれた一種、または複数種）において、ＣＡＡＣ－ＯＳは、インジウム（Ｉｎ）、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛（Ｚｎ）、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能である。よって、（Ｍ，Ｚｎ）層にはインジウムが含まれる場合がある。また、Ｉｎ層には元素Ｍが含まれる場合がある。なお、Ｉｎ層にはＺｎが含まれる場合もある。当該層状構造は、例えば、高分解能ＴＥＭ像において、格子像として観察される。
【0294】
ＣＡＡＣ－ＯＳ膜に対し、例えば、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、ｃ軸配向を示すピークが２θ＝３１°またはその近傍に検出される。なお、ｃ軸配向を示すピークの位置（２θの値）は、ＣＡＡＣ－ＯＳを構成する金属元素の種類、組成などにより変動する場合がある。
【0295】
また、例えば、ＣＡＡＣ－ＯＳ膜の電子線回折パターンにおいて、複数の輝点（スポット）が観測される。なお、あるスポットと別のスポットとは、試料を透過した入射電子線のスポット（ダイレクトスポットともいう。）を対称中心として、点対称の位置に観測される。
【0296】
上記特定の方向から結晶領域を観察した場合、当該結晶領域内の格子配列は、六方格子を基本とするが、単位格子は正六角形とは限らず、非正六角形である場合がある。また、上記歪みにおいて、五角形、七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリー）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないことや、金属原子が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
【0297】
なお、明確な結晶粒界が確認される結晶構造は、いわゆる多結晶（ｐｏｌｙｃｒｙｓｔａｌ）と呼ばれる。結晶粒界は、再結合中心となり、キャリアが捕獲されトランジスタのオン電流の低下、電界効果移動度の低下などを引き起こす可能性が高い。よって、明確な結晶粒界が確認されないＣＡＡＣ－ＯＳは、トランジスタの半導体層に好適な結晶構造を有する結晶性の酸化物の一つである。なお、ＣＡＡＣ－ＯＳを構成するには、Ｚｎを有する構成が好ましい。例えば、Ｉｎ－Ｚｎ酸化物、及びＩｎ－Ｇａ－Ｚｎ酸化物は、Ｉｎ酸化物よりも結晶粒界の発生を抑制できるため好適である。
【0298】
ＣＡＡＣ－ＯＳは、結晶性が高く、明確な結晶粒界が確認されない酸化物半導体である。よって、ＣＡＡＣ－ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ－ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ－ＯＳを用いると、製造工程の自由度を広げることが可能となる。
【0299】
［ｎｃ－ＯＳ］
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ－ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ－ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ－ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。別言すると、ｎｃ－ＯＳは、微小な結晶を有する。なお、当該微小な結晶の大きさは、例えば、１ｎｍ以上１０ｎｍ以下、特に１ｎｍ以上３ｎｍ以下であることから、当該微小な結晶をナノ結晶ともいう。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ－ＯＳ膜に対し、ＸＲＤ装置を用いて構造解析を行うと、θ／２θスキャンを用いたＯｕｔ－ｏｆ－ｐｌａｎｅ ＸＲＤ測定では、結晶性を示すピークが検出されない。また、ｎｃ－ＯＳ膜に対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子線回折（制限視野電子線回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ－ＯＳ膜に対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径（例えば１ｎｍ以上３０ｎｍ以下）の電子線を用いる電子線回折（ナノビーム電子線回折ともいう。）を行うと、ダイレクトスポットを中心とするリング状の領域内に複数のスポットが観測される電子線回折パターンが取得される場合がある。
【0300】
［ａ－ｌｉｋｅ ＯＳ］
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆又は低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、結晶性が低い。また、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、膜中の水素濃度が高い。
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ－ｌｉｋｅ ＯＳは、鬆又は低密度領域を有する。即ち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、結晶性が低い。また、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、膜中の水素濃度が高い。
【0301】
［酸化物半導体の構成］
次に、上述のＣＡＣ－ＯＳの詳細について、説明を行う。なお、ＣＡＣ－ＯＳは材料構成に関する。
次に、上述のＣＡＣ－ＯＳの詳細について、説明を行う。なお、ＣＡＣ－ＯＳは材料構成に関する。
【0302】
［ＣＡＣ－ＯＳ］
ＣＡＣ－ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
ＣＡＣ－ＯＳとは、例えば、金属酸化物を構成する元素が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つまたは複数の金属元素が偏在し、該金属元素を有する領域が、０．５ｎｍ以上１０ｎｍ以下、好ましくは、１ｎｍ以上３ｎｍ以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
【0303】
さらに、ＣＡＣ－ＯＳとは、第１の領域と、第２の領域と、に材料が分離することでモザイク状となり、当該第１の領域が、膜中に分布した構成（以下、クラウド状ともいう。）である。つまり、ＣＡＣ－ＯＳは、当該第１の領域と、当該第２の領域とが、混合している構成を有する複合金属酸化物である。
【0304】
ここで、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳを構成する金属元素に対するＩｎ、Ｇａ、およびＺｎの原子数比のそれぞれを、［Ｉｎ］、［Ｇａ］、および［Ｚｎ］と表記する。例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳにおいて、第１の領域は、［Ｉｎ］が、ＣＡＣ－ＯＳ膜の組成における［Ｉｎ］よりも大きい領域である。また、第２の領域は、［Ｇａ］が、ＣＡＣ－ＯＳ膜の組成における［Ｇａ］よりも大きい領域である。または、例えば、第１の領域は、［Ｉｎ］が、第２の領域における［Ｉｎ］よりも大きく、且つ、［Ｇａ］が、第２の領域における［Ｇａ］よりも小さい領域である。また、第２の領域は、［Ｇａ］が、第１の領域における［Ｇａ］よりも大きく、且つ、［Ｉｎ］が、第１の領域における［Ｉｎ］よりも小さい領域である。
【0305】
具体的には、上記第１の領域は、インジウム酸化物、インジウム亜鉛酸化物などが主成分である領域である。また、上記第２の領域は、ガリウム酸化物、ガリウム亜鉛酸化物などが主成分である領域である。つまり、上記第１の領域を、Ｉｎを主成分とする領域と言い換えることができる。また、上記第２の領域を、Ｇａを主成分とする領域と言い換えることができる。
【0306】
なお、上記第１の領域と、上記第２の領域とは、明確な境界が観察できない場合がある。
【0307】
例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物におけるＣＡＣ－ＯＳでは、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて取得したＥＤＸマッピングにより、Ｉｎを主成分とする領域（第１の領域）と、Ｇａを主成分とする領域（第２の領域）とが、偏在し、混合している構造を有することが確認できる。
【0308】
ＣＡＣ－ＯＳをトランジスタに用いる場合、第１の領域に起因する導電性と、第２の領域に起因する絶縁性とが、相補的に作用することにより、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳに付与することができる。つまり、ＣＡＣ－ＯＳとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。導電性の機能と絶縁性の機能とを分離させることで、双方の機能を最大限に高めることができる。よって、ＣＡＣ－ＯＳをトランジスタに用いることで、高いオン電流（Ｉｏｎ）、高い電界効果移動度（μ）、および良好なスイッチング動作を実現することができる。
【0309】
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ＣＡＣ－ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
【0310】
〔酸化物半導体を有するトランジスタ〕
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
【0311】
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
【0312】
トランジスタのチャネル形成領域には、キャリア濃度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体のチャネル形成領域のキャリア濃度は、１×１０１８ｃｍ－３以下であることが好ましく、１×１０１７ｃｍ－３未満であることがより好ましく、１×１０１６ｃｍ－３未満であることがさらに好ましく、１×１０１３ｃｍ－３未満であることがさらに好ましく、１×１０１２ｃｍ－３未満であることがさらに好ましい。なお、酸化物半導体膜のキャリア濃度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。なお、キャリア濃度の低い酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ場合がある。
【0313】
また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
【0314】
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
【0315】
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
【0316】
〔不純物〕
ここで、酸化物半導体中における各不純物の影響について説明する。
ここで、酸化物半導体中における各不純物の影響について説明する。
【0317】
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体のチャネル形成領域におけるシリコンや炭素の濃度と、酸化物半導体のチャネル形成領域との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
【0318】
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
【0319】
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア濃度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。または、酸化物半導体において、窒素が含まれると、トラップ準位が形成される場合がある。この結果、トランジスタの電気特性が不安定となる場合がある。このため、ＳＩＭＳにより得られる酸化物半導体のチャネル形成領域中の窒素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下にする。
【0320】
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体のチャネル形成領域における中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体のチャネル形成領域において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満にする。
【0321】
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
【0322】
〔その他の半導体材料〕
酸化物５３０に用いることができる半導体材料は、上述の金属酸化物に限られない。酸化物５３０として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質（原子層物質、２次元材料などともいう。）などを半導体材料に用いることが好ましい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
酸化物５３０に用いることができる半導体材料は、上述の金属酸化物に限られない。酸化物５３０として、バンドギャップを有する半導体材料（ゼロギャップ半導体ではない半導体材料）を用いてもよい。例えば、シリコンなどの単体元素の半導体、ヒ化ガリウムなどの化合物半導体、半導体として機能する層状物質（原子層物質、２次元材料などともいう。）などを半導体材料に用いることが好ましい。特に、半導体として機能する層状物質を半導体材料に用いると好適である。
【0323】
ここで、本明細書等において、層状物質とは、層状の結晶構造を有する材料群の総称である。層状の結晶構造は、共有結合やイオン結合によって形成される層が、ファンデルワールス力のような、共有結合やイオン結合よりも弱い結合を介して積層している構造である。層状物質は、単位層内における電気伝導性が高く、つまり、２次元電気伝導性が高い。半導体として機能し、かつ、２次元電気伝導性の高い材料をチャネル形成領域に用いることで、オン電流の大きいトランジスタを提供することができる。
【0324】
層状物質として、グラフェン、シリセン、カルコゲン化物などがある。カルコゲン化物は、カルコゲンを含む化合物である。また、カルコゲンは、第１６族に属する元素の総称であり、酸素、硫黄、セレン、テルル、ポロニウム、リバモリウムが含まれる。また、カルコゲン化物として、遷移金属カルコゲナイド、１３族カルコゲナイドなどが挙げられる。
【0325】
酸化物５３０として、例えば、半導体として機能する遷移金属カルコゲナイドを用いることが好ましい。酸化物５３０として適用可能な遷移金属カルコゲナイドとして、具体的には、硫化モリブデン（代表的にはＭｏＳ２）、セレン化モリブデン（代表的にはＭｏＳｅ２）、モリブデンテルル（代表的にはＭｏＴｅ２）、硫化タングステン（代表的にはＷＳ２）、セレン化タングステン（代表的にはＷＳｅ２）、タングステンテルル（代表的にはＷＴｅ２）、硫化ハフニウム（代表的にはＨｆＳ２）、セレン化ハフニウム（代表的にはＨｆＳｅ２）、硫化ジルコニウム（代表的にはＺｒＳ２）、セレン化ジルコニウム（代表的にはＺｒＳｅ２）などが挙げられる。
【0326】
本実施の形態に示す構成、構造、方法などは、他の実施の形態および実施例などに示す構成、構造、方法などと適宜組み合わせて用いることができる。
【0327】
（実施の形態６）
本実施の形態では、図２７Ａおよび図２７Ｂを用いて、本発明の記憶装置が実装された半導体装置の一種であるチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
本実施の形態では、図２７Ａおよび図２７Ｂを用いて、本発明の記憶装置が実装された半導体装置の一種であるチップ１２００の一例を示す。チップ１２００には、複数の回路（システム）が実装されている。このように、複数の回路（システム）を一つのチップに集積する技術を、システムオンチップ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ：ＳｏＣ）と呼ぶ場合がある。
【0328】
図２７Ａに示すように、チップ１２００は、ＣＰＵ１２１１、ＧＰＵ１２１２、一または複数のアナログ演算部１２１３、一または複数のメモリコントローラ１２１４、一または複数のインターフェース１２１５、一または複数のネットワーク回路１２１６等を有する。
【0329】
チップ１２００には、バンプ（図示しない）が設けられ、図２７Ｂに示すように、プリント基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ：ＰＣＢ）１２０１の第１の面と接続する。また、ＰＣＢ１２０１の第１の面の裏面には、複数のバンプ１２０２が設けられており、マザーボード１２０３と接続する。
【0330】
マザーボード１２０３には、ＤＲＡＭ１２２１、フラッシュメモリ１２２２等の記憶装置が設けられていてもよい。フラッシュメモリ１２２２として、先の実施の形態に示す半導体装置を用いることが好ましい。先の実施の形態に示す半導体装置をフラッシュメモリ１２２２に用いることで、フラッシュメモリ１２２２の記憶容量を大きくすることができる。
【0331】
ＣＰＵ１２１１は、複数のＣＰＵコアを有することが好ましい。また、ＧＰＵ１２１２は、複数のＧＰＵコアを有することが好ましい。また、ＣＰＵ１２１１、およびＧＰＵ１２１２は、それぞれ一時的にデータを格納するメモリを有していてもよい。または、ＣＰＵ１２１１、およびＧＰＵ１２１２に共通のメモリが、チップ１２００に設けられていてもよい。また、ＧＰＵ１２１２は、多数のデータの並列計算に適しており、画像処理や積和演算に用いることができる。ＧＰＵ１２１２に、画像処理回路や、積和演算回路を設けることで、画像処理、および積和演算を低消費電力で実行することが可能になる。
【0332】
また、ＣＰＵ１２１１、およびＧＰＵ１２１２が同一チップに設けられていることで、ＣＰＵ１２１１およびＧＰＵ１２１２間の配線を短くすることができ、ＣＰＵ１２１１からＧＰＵ１２１２へのデータ転送、ＣＰＵ１２１１、およびＧＰＵ１２１２が有するメモリ間のデータ転送、およびＧＰＵ１２１２での演算後に、ＧＰＵ１２１２からＣＰＵ１２１１への演算結果の転送を高速に行うことができる。
【0333】
アナログ演算部１２１３はＡ／Ｄ（アナログ／デジタル）変換回路、およびＤ／Ａ（デジタル／アナログ）変換回路の一、または両方を有する。また、アナログ演算部１２１３に上記積和演算回路を設けてもよい。
【0334】
メモリコントローラ１２１４は、ＤＲＡＭ１２２１のコントローラとして機能する回路、およびフラッシュメモリ１２２２のインターフェースとして機能する回路を有する。
【0335】
インターフェース１２１５は、表示装置、スピーカー、マイクロフォン、カメラ、コントローラなどの外部接続機器とのインターフェース回路を有する。コントローラとは、マウス、キーボード、ゲーム用コントローラなどを含む。このようなインターフェースとして、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＨＤＭＩ（登録商標）（Ｈｉｇｈ－Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ）などを用いることができる。
【0336】
ネットワーク回路１２１６は、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）などと接続するためのネットワーク回路を有する。また、ネットワークセキュリティー用の回路を有してもよい。
【0337】
チップ１２００には、上記回路（システム）を同一の製造プロセスで形成することが可能である。そのため、チップ１２００に必要な回路の数が増えても、製造プロセスを増やす必要が無く、チップ１２００を低コストで作製することができる。
【0338】
ＧＰＵ１２１２を有するチップ１２００が設けられたＰＣＢ１２０１、ＤＲＡＭ１２２１、およびフラッシュメモリ１２２２が設けられたマザーボード１２０３は、ＧＰＵモジュール１２０４と呼ぶことができる。
【0339】
ＧＰＵモジュール１２０４は、ＳｏＣ技術を用いたチップ１２００を有しているため、そのサイズを小さくすることができる。また、画像処理に優れていることから、スマートフォン、タブレット端末、ラップトップＰＣ、携帯型（持ち出し可能な）ゲーム機などの携帯型電子機器に用いることが好適である。また、ＧＰＵ１２１２を用いた積和演算回路により、ディープニューラルネットワーク（ＤＮＮ）、畳み込みニューラルネットワーク（ＣＮＮ）、再帰型ニューラルネットワーク（ＲＮＮ）、自己符号化器、深層ボルツマンマシン（ＤＢＭ）、深層信念ネットワーク（ＤＢＮ）などの手法を実行することができるため、チップ１２００をＡＩチップ、またはＧＰＵモジュール１２０４をＡＩシステムモジュールとして用いることができる。
【0340】
本実施の形態に示す構成は、他の実施の形態などに示す構成と適宜組み合わせて用いることができる。
【0341】
（実施の形態７）
本実施の形態では、先の実施の形態に示す記憶装置を用いた半導体装置の応用例について説明する。先の実施の形態に示す記憶装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用することができる。図２８Ａ乃至図２８Ｅにリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
本実施の形態では、先の実施の形態に示す記憶装置を用いた半導体装置の応用例について説明する。先の実施の形態に示す記憶装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用することができる。図２８Ａ乃至図２８Ｅにリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
【0342】
図２８ＡはＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。メモリチップ１１０５などに先の実施の形態に示す記憶装置または半導体装置を組み込むことができる。
【0343】
図２８ＢはＳＤカードの外観の模式図であり、図２８Ｃは、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。メモリチップ１１１４などに先の実施の形態に示す記憶装置または半導体装置を組み込むことができる。
【0344】
図２８ＤはＳＳＤの外観の模式図であり、図２８Ｅは、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。メモリチップ１１５４などに先の実施の形態に示す記憶装置または半導体装置を組み込むことができる。
【0345】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【0346】
【0347】
＜電子機器・システム＞
本発明の一態様に係る記憶装置または半導体装置は、様々な電子機器に搭載することができる。電子機器の例としては、例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、テレビジョン装置、デジタルサイネージ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、録画再生装置、ナビゲーションシステム、音響再生装置、などが挙げられる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。
本発明の一態様に係る記憶装置または半導体装置は、様々な電子機器に搭載することができる。電子機器の例としては、例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、テレビジョン装置、デジタルサイネージ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｇｅ：電子看板）、パチンコ機などの大型ゲーム機、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機、携帯型ゲーム機、録画再生装置、ナビゲーションシステム、音響再生装置、などが挙げられる。なお、ここで、コンピュータとは、タブレット型のコンピュータ、ノート型のコンピュータ、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。
【0348】
本発明の一態様の電子機器は、アンテナを有していてもよい。アンテナで信号を受信することで、表示部で映像や情報等の表示を行うことができる。また、電子機器がアンテナ及び二次電池を有する場合、アンテナを、非接触電力伝送に用いてもよい。
【0349】
本発明の一態様の電子機器は、センサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）を有していてもよい。
【0350】
本発明の一態様の電子機器は、様々な機能を有することができる。例えば、様々な情報（静止画、動画、テキスト画像など）を表示部に表示する機能、タッチパネル機能、カレンダー、日付または時刻などを表示する機能、様々なソフトウェア（プログラム）を実行する機能、無線通信機能、記録媒体に記録されているプログラムまたはデータを読み出す機能等を有することができる。
【0351】
［情報端末］
本発明の一態様に係る記憶装置または半導体装置を用いて、マイクロコントローラのプログラム保持用記憶装置を形成することができる。よって、本発明の一態様によれば、マイクロコントローラチップを小型にすることができる。
本発明の一態様に係る記憶装置または半導体装置を用いて、マイクロコントローラのプログラム保持用記憶装置を形成することができる。よって、本発明の一態様によれば、マイクロコントローラチップを小型にすることができる。
【0352】
図２９Ａには、情報端末の一種である携帯電話（スマートフォン）が図示されている。情報端末５１００は、筐体５１０１と、表示部５１０２と、を有しており、入力用インターフェースとして、タッチパネルが表示部５１０２に備えられ、ボタンが筐体５１０１に備えられている。本発明の一態様に係る、小型化されたマイクロコントローラを用いることで、携帯電話内部の限られた空間を有効に利用することができる。また、携帯電話のストレージに、本発明の一態様に係る記憶装置を用いてもよい。これにより、当該ストレージの単位面積当たりの記憶容量を大きくすることができる。
【0353】
図２９Ｂには、ノート型情報端末５２００が図示されている。ノート型情報端末５２００は、情報端末の本体５２０１と、表示部５２０２と、キーボード５２０３と、を有する。本発明の一態様に係る、小型化されたマイクロコントローラを用いることで、ノート型情報端末内部の限られた空間を有効に利用することができる。また、ノート型情報端末のストレージに、本発明の一態様に係る記憶装置を用いてもよい。これにより、当該ストレージの単位面積当たりの記憶容量を大きくすることができる。
【0354】
なお、上述では、電子機器としてスマートフォン、およびノート型情報端末を例として、それぞれ図２９Ａ、図２９Ｂに図示したが、スマートフォン、およびノート型情報端末以外の情報端末を適用することができる。スマートフォン、およびノート型情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、デスクトップ型情報端末、ワークステーションなどが挙げられる。
【0355】
［ゲーム機］
図２９Ｃは、ゲーム機の一例である携帯ゲーム機５３００を示している。携帯ゲーム機５３００は、筐体５３０１、筐体５３０２、筐体５３０３、表示部５３０４、接続部５３０５、操作キー５３０６等を有する。筐体５３０２、および筐体５３０３は、筐体５３０１から取り外すことが可能である。筐体５３０１に設けられている接続部５３０５を別の筐体（図示せず）に取り付けることで、表示部５３０４に出力される映像を、別の映像機器（図示せず）に出力することができる。このとき、筐体５３０２、および筐体５３０３は、それぞれ操作部として機能することができる。これにより、複数のプレイヤーが同時にゲームを行うことができる。筐体５３０１、筐体５３０２、および筐体５３０３の基板に設けられているチップなどに本発明の一態様に係る記憶装置または半導体装置などを組み込むことができる。
図２９Ｃは、ゲーム機の一例である携帯ゲーム機５３００を示している。携帯ゲーム機５３００は、筐体５３０１、筐体５３０２、筐体５３０３、表示部５３０４、接続部５３０５、操作キー５３０６等を有する。筐体５３０２、および筐体５３０３は、筐体５３０１から取り外すことが可能である。筐体５３０１に設けられている接続部５３０５を別の筐体（図示せず）に取り付けることで、表示部５３０４に出力される映像を、別の映像機器（図示せず）に出力することができる。このとき、筐体５３０２、および筐体５３０３は、それぞれ操作部として機能することができる。これにより、複数のプレイヤーが同時にゲームを行うことができる。筐体５３０１、筐体５３０２、および筐体５３０３の基板に設けられているチップなどに本発明の一態様に係る記憶装置または半導体装置などを組み込むことができる。
【0356】
また、図２９Ｄは、ゲーム機の一例である据え置き型ゲーム機５４００を示している。据え置き型ゲーム機５４００には、無線または有線でコントローラ５４０２が接続されている。
【0357】
携帯ゲーム機５３００、据え置き型ゲーム機５４００などのゲーム機に本発明の一態様に係る、小型化されたマイクロコントローラを用いることで、ゲーム機内部の限られた空間を有効に利用することができる。また、携帯ゲーム機のストレージに、本発明の一態様に係る記憶装置または半導体装置などを用いてもよい。これにより、当該ストレージの単位面積当たりの記憶容量を大きくすることができる。
【0358】
図２９Ｃ、図２９Ｄでは、ゲーム機の一例として携帯ゲーム機、および据え置き型ゲーム機を図示しているが、本発明の一態様のマイクロコントローラを適用するゲーム機はこれに限定されない。本発明の一態様のマイクロコントローラを適用するゲーム機としては、例えば、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
【0359】
［大型コンピュータ］
本発明の一態様の記憶装置または半導体装置などは、大型コンピュータに適用することができる。
本発明の一態様の記憶装置または半導体装置などは、大型コンピュータに適用することができる。
【0360】
【0361】
スーパーコンピュータ５５００は、ラック５５０１と、複数のラックマウント型の計算機５５０２と、を有する。なお、複数の計算機５５０２は、ラック５５０１に格納されている。また、計算機５５０２には、複数の基板５５０４が設けられ、当該基板上に本発明の一態様に係るマイクロコントローラを搭載することができる。本発明の一態様に係る、小型化されたマイクロコントローラを用いることで、大型コンピュータの限られた空間を有効に利用することができる。また、大型コンピュータのストレージに、本発明の一態様に係る記憶装置または半導体装置などを用いてもよい。これにより、当該ストレージの単位面積当たりの記憶容量を大きくすることができる。
【0362】
図２９Ｅ、図２９Ｆでは、大型コンピュータの一例としてスーパーコンピュータを図示しているが、本発明の一態様に係るマイクロコントローラを適用する大型コンピュータはこれに限定されない。本発明の一態様に係るマイクロコントローラを適用する大型コンピュータとしては、例えば、サービスを提供するコンピュータ（サーバー）、大型汎用コンピュータ（メインフレーム）などが挙げられる。
【0363】
［電化製品］
図２９Ｇは、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
図２９Ｇは、電化製品の一例である電気冷凍冷蔵庫５８００を示している。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
【0364】
本発明の一態様に係る記憶装置または半導体装置などは、電気冷凍冷蔵庫５８００に適用することもできる。例えば、電気冷凍冷蔵庫５８００に本発明の一態様に係る小型化されたマイクロコントローラを適用することによって、電気冷凍冷蔵庫の限られた空間を有効に利用することができる。
【0365】
電化製品の一例として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電気オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
【0366】
本実施の形態で説明した電子機器、その電子機器の機能、その効果などは、他の電子機器の記載と適宜組み合わせることができる。
【0367】
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【実施例0368】
上記実施の形態に示した記憶装置１００Ｂに相当する記憶装置９００を試作し、動作の検証を行った。図３０Ａに、記憶装置９００の上面の光学式顕微鏡写真を示す。図３０Ｂに、記憶装置９００の一部の断面ＴＥＭ写真を示す。
【0369】
＜記憶装置９００の回路構成＞
図３１に記憶装置９００の回路図を示す。記憶装置９００は、書き込み用のトランジスタであるトランジスタＷＴｒ１乃至トランジスタＷＴｒ５、読み出し用のトランジスタであるトランジスタＲＴｒ１乃至トランジスタＲＴｒ４、トランジスタＳＴｒ１、およびトランジスタＳＴｒ２を備える。これらのトランジスタは、チャネルが形成される半導体層にＣＡＡＣ－ＩＧＺＯを用いたトランジスタ（「ＣＡＡＣ－ＩＧＺＯ ＦＥＴ」ともいう。）である。また、これらのトランジスタのチャネル長Ｌは６０ｎｍ、チャネル幅Ｗは６０ｎｍである。また、これらのトランジスタは、バックゲートを有するトランジスタである。
図３１に記憶装置９００の回路図を示す。記憶装置９００は、書き込み用のトランジスタであるトランジスタＷＴｒ１乃至トランジスタＷＴｒ５、読み出し用のトランジスタであるトランジスタＲＴｒ１乃至トランジスタＲＴｒ４、トランジスタＳＴｒ１、およびトランジスタＳＴｒ２を備える。これらのトランジスタは、チャネルが形成される半導体層にＣＡＡＣ－ＩＧＺＯを用いたトランジスタ（「ＣＡＡＣ－ＩＧＺＯ ＦＥＴ」ともいう。）である。また、これらのトランジスタのチャネル長Ｌは６０ｎｍ、チャネル幅Ｗは６０ｎｍである。また、これらのトランジスタは、バックゲートを有するトランジスタである。
【0370】
また、記憶装置９００は、容量Ｃｓ１乃至容量Ｃｓ４を備える。また、図３１ではノードＳＮ１乃至ノードＳＮ４を示している。容量Ｃｓ１乃至容量Ｃｓ４の静電容量は、それぞれ３ｆＦである。
【0371】
記憶装置９００において、トランジスタＷＴｒ１が上記実施の形態に示した記憶装置１００Ｂのトランジスタ１１１［１］に相当し、トランジスタＲＴｒ１が記憶装置１００Ｂのトランジスタ１１２［１］に相当する。また、トランジスタＳＴｒ１がトランジスタ１３１に相当し、トランジスタＳＴｒ２がトランジスタ１３２に相当する。また、容量Ｃｓ１が容量１１３［１］に相当し、ノードＳＮ１がノードＮＤ［１］に相当する。
【0372】
トランジスタＷＴｒ１のゲートは配線ＷＧ１と電気的に接続され、トランジスタＷＴｒ２のゲートは配線ＷＧ２と電気的に接続され、トランジスタＷＴｒ３のゲートは配線ＷＧ３と電気的に接続され、トランジスタＷＴｒ４のゲートは配線ＷＧ４と電気的に接続され、トランジスタＷＴｒ５のゲートは配線ＷＧ５と電気的に接続される。トランジスタＷＴｒ１乃至トランジスタＷＴｒ５のバックゲートは配線ＷＢＧと電気的に接続される。トランジスタＷＴｒ１は配線ＷＢＬと電気的に接続され、トランジスタＷＴｒ５は配線ＷＳＬと電気的に接続される。
【0373】
トランジスタＲＴｒ１のゲートはノードＳＮ１と電気的に接続され、トランジスタＲＴｒ２のゲートはノードＳＮ２と電気的に接続され、トランジスタＲＴｒ３のゲートはノードＳＮ３と電気的に接続され、トランジスタＲＴｒ４のゲートはノードＳＮ４と電気的に接続される。
【0374】
トランジスタＲＴｒ１のバックゲートは配線ＣＧ１と電気的に接続され、トランジスタＲＴｒ２のバックゲートは配線ＣＧ２と電気的に接続され、トランジスタＲＴｒ３のバックゲートは配線ＣＧ３と電気的に接続され、トランジスタＲＴｒ４のバックゲートは配線ＣＧ４と電気的に接続される。トランジスタＳＴｒ１のゲートは配線ＳＥＬ１と電気的に接続され、バックゲートは配線ＲＢＧ１と電気的に接続される。トランジスタＳＴｒ２のゲートは配線ＳＥＬ２と電気的に接続され、バックゲートは配線ＲＢＧ２と電気的に接続される。また、トランジスタＳＴｒ１は配線ＲＢＬと電気的に接続され、トランジスタＳＴｒ２は配線ＲＳＬと電気的に接続される。
【0375】
＜書き込みおよび読み出し動作の検証＞
図３２Ａに書き込み動作の検証に用いたタイミングチャートを示す。配線ＷＧ１乃至配線ＷＧ５に供給するＨ電位は３．３Ｖ、Ｌ電位は－１．５Ｖとした。配線ＷＳＬに供給するＨ電位は１．２Ｖ、Ｌ電位は０Ｖとした。なお、配線ＷＳＬに供給するＨ電位はＤａｔａ“１”に相当し、配線ＷＳＬに供給するＬ電位はＤａｔａ“０”に相当する。配線ＷＢＬには０Ｖを供給した。図３２Ａにおいて、Ｗｒｉｔｅ ＳＮ１乃至Ｗｒｉｔｅ ＳＮ４は、ノードＳＮ１乃至ノードＳＮ４に情報を書き込む期間を示している。
図３２Ａに書き込み動作の検証に用いたタイミングチャートを示す。配線ＷＧ１乃至配線ＷＧ５に供給するＨ電位は３．３Ｖ、Ｌ電位は－１．５Ｖとした。配線ＷＳＬに供給するＨ電位は１．２Ｖ、Ｌ電位は０Ｖとした。なお、配線ＷＳＬに供給するＨ電位はＤａｔａ“１”に相当し、配線ＷＳＬに供給するＬ電位はＤａｔａ“０”に相当する。配線ＷＢＬには０Ｖを供給した。図３２Ａにおいて、Ｗｒｉｔｅ ＳＮ１乃至Ｗｒｉｔｅ ＳＮ４は、ノードＳＮ１乃至ノードＳＮ４に情報を書き込む期間を示している。
【0376】
図３２Ｂに読み出し動作の検証に用いたタイミングチャートを示す。配線ＣＧ１乃至配線ＣＧ４に供給するＨ電位は３．３Ｖ、Ｌ電位は０Ｖとした。配線ＲＳＬに供給するＨ電位は１．２Ｖ、Ｌ電位は０Ｖとした。配線ＲＢＬに供給するＨ電位は３．３Ｖ、Ｌ電位は０Ｖとした。配線ＳＥＬ１および配線ＳＥＬ２に供給するＨ電位は３．３Ｖ、Ｌ電位は０Ｖとした。また、配線ＲＢＧ１および配線ＲＢＧ２には１．０Ｖを供給した。図３２Ｂにおいて、Ｒｅａｄ ＳＮ１乃至Ｒｅａｄ ＳＮ４は、ノードＳＮ１乃至ノードＳＮ４が保持している情報を読み出す期間を示している。
【0377】
＜ＣＡＡＣ－ＩＧＺＯ ＦＥＴのオフ電流の温度依存＞
ここで、図３３Ａに、記憶装置９００に用いたＣＡＡＣ－ＩＧＺＯ ＦＥＴのオフ電流（リーク電流）の温度依存を示す。図３３Ａの横軸は温度Ｔの逆数を示し、縦軸はチャネル幅１μｍ当たりのオフ電流（Ｏｆｆ－ｓｔａｔｅ Ｃｕｒｒｅｎｔ）を示す。また、図３３Ａは、チャネル長Ｌが６０ｎｍでチャネル幅Ｗが６０ｎｍのトランジスタを、２００００個並列接続して（Ｍ＝２００００）測定した結果を示している。
ここで、図３３Ａに、記憶装置９００に用いたＣＡＡＣ－ＩＧＺＯ ＦＥＴのオフ電流（リーク電流）の温度依存を示す。図３３Ａの横軸は温度Ｔの逆数を示し、縦軸はチャネル幅１μｍ当たりのオフ電流（Ｏｆｆ－ｓｔａｔｅ Ｃｕｒｒｅｎｔ）を示す。また、図３３Ａは、チャネル長Ｌが６０ｎｍでチャネル幅Ｗが６０ｎｍのトランジスタを、２００００個並列接続して（Ｍ＝２００００）測定した結果を示している。
【0378】
１５０℃、１２５℃、１００℃、８５℃でのオフ電流をアレニウスプロットすることにより、室温（Ｒ．Ｔ．）でのオフ電流が約２［ｚＡ／μｍ］であることが確認できた。
【0379】
図３３Ｂに、８５℃における記憶装置９００に書き込まれた情報の、保持可能時間の測定結果を示す。保持可能時間は、ノードＳＮ（ノードＳＮ１乃至ノードＳＮ４のいずれか１つ）の電位が、当該ノードＳＮと電気的に接続するトランジスタＷＴｒ（トランジスタＷＴｒ１乃至トランジスタＷＴｒ５のいずれか１つ）をオフにした時の電位から０．２Ｖ低下するまでの時間とした。図３３Ｂの横軸は保持時間（Ｒｅｔｅｎｔｉｏｎ Ｔｉｍｅ）であり、縦軸はノードＳＮの電位（電位ＶＳＮ）である。図３３Ｂより、８５℃の環境下において１時間以上の情報保持が可能であることがわかる。なお、８５℃でのオフ電流は、室温時の５０倍であるため（図３３Ａ参照）、室温時では２日程度のデータ保持が可能であることが示唆される。
【0380】
＜書き換え耐性の検証＞
次に、記憶装置９００の書き換え耐性の検証を行なった。書き換え耐性の検証は、配線ＷＧ１乃至配線ＷＧ４に－１．５Ｖを供給し、配線ＷＢＬ、配線ＷＢＧ、および配線ＲＢＬに０Ｖを供給し、配線ＣＧ１乃至配線ＣＧ３に３．３Ｖを供給し、配線ＲＢＧ１および配線ＲＢＧ２に１Ｖを供給し、配線ＲＳＬに１．２Ｖを供給した状態で行なった。上記の状態で、配線ＷＳＬからノードＳＮ４にＨ電位（Ｄａｔａ“１”）とＬ電位（Ｄａｔａ“０”）を交互に書き込んだ。ノードＳＮ４に書き込まれる情報（電位）は、配線ＷＧ５にパルス幅２０ｎｓの信号（Ｈ電位）が供給される度に切り替わる。図３４Ａに、配線ＷＧ５と配線ＷＳＬに供給される信号のタイミングチャートを示す。
次に、記憶装置９００の書き換え耐性の検証を行なった。書き換え耐性の検証は、配線ＷＧ１乃至配線ＷＧ４に－１．５Ｖを供給し、配線ＷＢＬ、配線ＷＢＧ、および配線ＲＢＬに０Ｖを供給し、配線ＣＧ１乃至配線ＣＧ３に３．３Ｖを供給し、配線ＲＢＧ１および配線ＲＢＧ２に１Ｖを供給し、配線ＲＳＬに１．２Ｖを供給した状態で行なった。上記の状態で、配線ＷＳＬからノードＳＮ４にＨ電位（Ｄａｔａ“１”）とＬ電位（Ｄａｔａ“０”）を交互に書き込んだ。ノードＳＮ４に書き込まれる情報（電位）は、配線ＷＧ５にパルス幅２０ｎｓの信号（Ｈ電位）が供給される度に切り替わる。図３４Ａに、配線ＷＧ５と配線ＷＳＬに供給される信号のタイミングチャートを示す。
【0381】
書き込み回数が１０のＸ乗（Ｘは０以上の自然数）回になる度に、ノードＳＮ４にＤａｔａ“１”が書き込まれている時の電位ＶＳＮと、ノードＳＮ４にＤａｔａ“０”が書き込まれている時の電位ＶＳＮを、トランジスタのＩｄ－Ｖｇ特性と配線ＲＢＬの電流値から求めた。
【0382】
図３４Ｂに、書き換え耐性の検証結果を示す。図３４Ｂの横軸は書き込み回数（Ｗｒｉｔｅ ｃｙｃｌｅ）であり、縦軸は電位ＶＳＮである。図３４Ｂより、記憶装置９００は１０の１３乗回の書き込み動作後もＤａｔａ“１”とＤａｔａ“０”で明確な電位差（電圧ウィンドウ）が得られており、良好な書き換え耐性を示していることがわかる。
【0383】
＜書き乱し耐性の検証＞
次に、記憶装置９００の書き乱し（Ｗｒｉｔｅ ｄｉｓｔｕｒｂ）耐性の検証を行なった。記憶装置９００は、トランジスタを介してノードＳＮが１本の配線で電気的に接続しており、配線ＷＢＬと配線ＷＳＬの両方から同時に別々のノードＳＮに情報を書き込むことができる。この場合、隣接するノードＳＮの書き込み動作に影響されて、保持中のデータが破損することが懸念される。
次に、記憶装置９００の書き乱し（Ｗｒｉｔｅ ｄｉｓｔｕｒｂ）耐性の検証を行なった。記憶装置９００は、トランジスタを介してノードＳＮが１本の配線で電気的に接続しており、配線ＷＢＬと配線ＷＳＬの両方から同時に別々のノードＳＮに情報を書き込むことができる。この場合、隣接するノードＳＮの書き込み動作に影響されて、保持中のデータが破損することが懸念される。
【0384】
図３５Ａは、書き乱し耐性を検証するための初期動作を説明するタイミングチャートである。初期動作として、ノードＳＮ１とノードＳＮ３にＤａｔａ“０”を書き込み、ノードＳＮ２とノードＳＮ４にＤａｔａ“１”を書き込み、これらの情報を保持する。なお、ノードＳＮ１およびノードＳＮ２へは配線ＷＢＬから情報を書き込んだ（Ｗｒｉｔｅ ｆｒｏｍ ＷＢＬ）。ノードＳＮ３およびノードＳＮ４へは配線ＷＳＬから情報を書き込んだ（Ｗｒｉｔｅ ｆｒｏｍ ＷＳＬ）。
【0385】
その後、ノードＳＮ１とノードＳＮ４の情報を、書き換え耐性の検証と同様の方法で繰り返し書き換えた。図３５Ｂに書き乱し耐性を検証するためのタイミングチャートを示す。
【0386】
検証期間中、ノードＳＮ２にはＤａｔａ“１”が保持され、ノードＳＮ３にはＤａｔａ“０”が保持されている。ノードＳＮ１とノードＳＮ４への書き込み（書き換え）回数が１０のＸ乗（Ｘは０以上の自然数）回になる度に、ノードＳＮ２およびノードＳＮ３に保持されている情報（電位）を測定した。図３６Ａに、書き乱し耐性の検証結果を示す。図３６Ａの横軸は、ノードＳＮ１およびノードＳＮ４への書き込み回数（Ｗｒｉｔｅ ｃｙｃｌｅ）であり、縦軸はノードＳＮ２およびノードＳＮ３の電位ＶＳＮである。
【0387】
図３６Ａより、１０の９乗回経過後もノードＳＮ２およびノードＳＮ３に大きな電位変化が生じておらず、情報が保持されていることがわかる。よって、記憶装置９００は、Ｗｒｉｔｅ ｄｉｓｔｕｒｂの影響を受けにくいことがわかった。ＣＡＡＣ－ＩＧＺＯ ＦＥＴはフリンジ要因などの寄生容量が小さい。よって、容量Ｃｓが小さくてもＷｒｉｔｅ ｄｉｓｔｕｒｂの影響を受けにくいことが推測される。
【0388】
＜トランジスタＷＴｒのゲート電位と書き込み速度のＳｈｍｏｏプロット＞
図３６Ｂに、メモリセルに情報を書き込む際に書き込みトランジスタＷＴｒのゲートに供給する信号の電位ＶＷＧと、当該信号のパルス幅のＳｈｍｏｏプロットを示す。図３６Ｂの横軸は当該信号のパルス幅（Ｗｒｉｔｅ ｐｕｌｓｅ ｗｉｄｔｈ）であり、縦軸は電位ＶＷＧである。また、図３６Ｂでは、情報の書き込みが正常に行われた時の電位ＶＷＧとパルス幅の組み合わせに「ＰＡＳＳ」と記し、情報の書き込みが正常に行われなかった時の組み合わせに「ＦＡＩＬ」と記している。
図３６Ｂに、メモリセルに情報を書き込む際に書き込みトランジスタＷＴｒのゲートに供給する信号の電位ＶＷＧと、当該信号のパルス幅のＳｈｍｏｏプロットを示す。図３６Ｂの横軸は当該信号のパルス幅（Ｗｒｉｔｅ ｐｕｌｓｅ ｗｉｄｔｈ）であり、縦軸は電位ＶＷＧである。また、図３６Ｂでは、情報の書き込みが正常に行われた時の電位ＶＷＧとパルス幅の組み合わせに「ＰＡＳＳ」と記し、情報の書き込みが正常に行われなかった時の組み合わせに「ＦＡＩＬ」と記している。
【0389】
図３６Ｂより、電位ＶＷＧが３．３Ｖであればパルス幅が２０ｎｓでも情報の書き込みが正常に行われることがわかる。なお、Ｄａｔａ“１”をＤａｔａ“０”に書き換えた場合と、Ｄａｔａ“０”をＤａｔａ“１”に書き換えた場合も同様である。なお、パルス幅は書き込み速度に相当する。情報の書き込みが正常に行われた時のパルス幅が短時間であるほど、書き込み速度が速いと言える。
【0390】
表１に、試作した記憶装置９００（Ｔｈｉｓ ｗｏｒｋ）と、ＮＡＮＤ ｆｌａｓｈ、ＰＣＭ、およびＳＴＴ－ＭＲＡＭとの比較表を示す。
【0391】
【表1】
【0392】
一般に、コンピュータなどの半導体装置では、用途に応じて様々な記憶装置が用いられる。図３７に、各種の記憶装置を階層ごとに示す。上層に位置する記憶装置ほど速いアクセス速度が求められ、下層に位置する記憶装置ほど大きな記憶容量と高い記録密度が求められる。図３７では、最上層から順に、ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリ、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、３Ｄ ＮＡＮＤメモリを示している。
【0393】
ＣＰＵなどの演算処理装置にレジスタとして混載されるメモリは、演算結果の一時保存などに用いられるため、演算処理装置からのアクセス頻度が高い。よって、記憶容量よりも速い動作速度が求められる。また、レジスタは演算処理装置の設定情報などを保持する機能も有する。
【0394】
ＳＲＡＭは、例えばキャッシュに用いられる。キャッシュは、メインメモリに保持されている情報の一部を複製して保持する機能を有する。使用頻度が高いデータをキャッシュに複製しておくことで、データへのアクセス速度を高めることができる。
【0395】
ＤＲＡＭは、例えばメインメモリに用いられる。メインメモリは、ストレージから読み出されたプログラムやデータを保持する機能を有する。ＤＲＡＭの記録密度は、おおよそ０．１乃至０．３Ｇｂｉｔ／ｍｍ２である。
【0396】
３Ｄ ＮＡＮＤメモリは、例えばストレージに用いられる。ストレージは、長期保存が必要なデータや、演算処理装置で使用する各種のプログラムなどを保持する機能を有する。よって、ストレージには動作速度よりも大きな記憶容量と高い記録密度が求められる。ストレージに用いられる記憶装置の記録密度は、おおよそ０．６乃至６．０Ｇｂｉｔ／ｍｍ２である。
【0397】
本発明の一態様に係る記憶装置は、動作速度が速く、長期間のデータ保持が可能である。本発明の一態様に係る記憶装置は、キャッシュが位置する階層とメインメモリが位置する階層の双方を含む境界領域９０１に位置する記憶装置として好適に用いることができる。また、本発明の一態様に係る記憶装置は、メインメモリが位置する階層とストレージが位置する階層の双方を含む境界領域９０２に位置する記憶装置として好適に用いることができる。
【0398】
＜３Ｄ ＯＳ ＮＡＮＤ型記憶装置のデバイスシミュレーション＞
記憶装置９００に用いたＣＡＡＣ－ＩＧＺＯはＡＬＤ法によっても形成することができる。このことは、本発明の一態様に係るトランジスタなどを、Ｘ－Ｙ平面方向だけでなく三次元方向（Ｚ軸方向）に作製可能であることを示唆している。本発明の一態様に係るＮＡＮＤ型の記憶装置を３次元方向に設ける３Ｄ ＯＳ ＮＡＮＤ型の記憶装置を想定したデバイスシミュレーションを行なった。
記憶装置９００に用いたＣＡＡＣ－ＩＧＺＯはＡＬＤ法によっても形成することができる。このことは、本発明の一態様に係るトランジスタなどを、Ｘ－Ｙ平面方向だけでなく三次元方向（Ｚ軸方向）に作製可能であることを示唆している。本発明の一態様に係るＮＡＮＤ型の記憶装置を３次元方向に設ける３Ｄ ＯＳ ＮＡＮＤ型の記憶装置を想定したデバイスシミュレーションを行なった。
【0399】
デバイスシミュレーションは、シノプシス社ＴＣＡＤ Ｓｅｎｔａｕｒｕｓを用いて行った。図３８に当該デバイスシミュレーションで用いた記憶装置９５０の２次元構造図を示す。当該デバイスシミュレーションは、図３８に示した２次元構造を、Ｚ軸（Ｚ－ａｘｉｓ）を中心軸として３６０°回転させた円柱構造の記憶装置９５０を想定して行なった。なお、記憶装置９５０ではノードＳＮ１乃至ノードＳＮ４に相当する導電体ＦＧ１乃至導電体ＦＧ４を想定している。また、Ｉｎｎｅｒ ａｃｔｉｖｅ ｌａｙｅｒのＩＧＺＯ層と、Ｏｕｔｅｒ ａｃｔｉｖｅ ｌａｙｅｒのＩＧＺＯ層のそれぞれに、不純物が導入された領域（ｄｏｐｅｄ ｒｅｇｉｏｎ）と導入されていない領域（ｎｏｔ ｄｏｐｅｄ ｒｅｇｉｏｎ）を設定した。
【0400】
表２に、当該デバイスシミュレーションに用いた計算用パラメータを示す。
【0401】
【表2】
【0402】
記憶装置９５０の書き込み動作および読み出し動作の計算結果を図３９に示す。図９は、書き込み動作（Ｗｒｉｔｅ Ｏｐｅｒａｔｉｏｎ）および読み出し動作（Ｒｅａｄ Ｏｐｅｒａｔｉｏｎ）における、配線ＲＢＬ、配線ＣＧ、配線ＷＧ、および配線ＷＳＬの電位変化を示している。図３９の横軸は経過時間（Ｔｉｍｅ）である。
【0403】
図３９より、記憶装置９５０は上記実施の形態などに示した記憶装置と同様の原理でデータの書き込み、読み出し動作が行えることがわかった。これにより、試作した記憶装置９００を縦型に作製することが可能であり、さらなる微細化および高集積化が可能であることが示された。
【0404】
本実施例は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
【符号の説明】
【0405】
１００：記憶装置、１１０：メモリセル、１１１：トランジスタ、１１２：トランジスタ、１２１：端子、１２２：端子、１２３：端子、１３１：トランジスタ、１３２：トランジスタ、１３３：端子、１３４：端子、２００：半導体装置、２１０：駆動回路、２１１：周辺回路、２１２：コントロール回路、２１５：周辺回路、２２０：メモリアレイ、２２１：行デコーダ、２２２：列デコーダ、２２３：行ドライバ、２２４：列ドライバ、２２５：入力回路、２２６：出力回路、２２７：センスアンプ、２２８：電圧生成回路
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】