特開 2024-118052 レベルシフタ、ドライブ回路、スイッチング電源装置、及び車両

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024118052

(43)【公開日】2024-08-30

(54)【発明の名称】レベルシフタ、ドライブ回路、スイッチング電源装置、及び車両

(51)【国際特許分類】

   H02M 1/08 20060101AFI20240823BHJP

   H03K 19/0185 20060101ALI20240823BHJP

【ＦＩ】

H02M1/08 C

H03K19/0185 220

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2023024227

(22)【出願日】2023-02-20

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】弁理士法人 佐野特許事務所

(72)【発明者】

【氏名】田古部 勲

【テーマコード（参考）】

5H740

5J056

【Ｆターム（参考）】

5H740AA04

5H740BA12

5H740BC01

5H740BC02

5H740HH05

5H740JA01

5H740JB01

5H740KK01

5J056AA11

5J056BB34

5J056CC21

5J056CC29

5J056DD13

5J056DD28

5J056DD55

(57)【要約】

【課題】誤動作を防止でき且つ遅延時間を抑制することができるレベルシフタを提供する。
【解決手段】レベルシフタ（ＬＳ２）は、第１～３信号生成部（１１、１２、１３）を備える。第１，２信号生成部は、第１電圧が第２電圧より高い場合には第１電圧に基づく第１内部電圧を、第２電圧が第１電圧より高い場合には第２電圧に基づく第２内部電圧を上側電源電圧として用いる。第３信号生成部は、第２電圧を上側電源電圧として用いる。第１信号生成部は、第３電圧が第４電圧より高い場合には第３電圧に基づく第３内部電圧を、第４電圧が第３電圧より高い場合には第４電圧に基づく第４内部電圧を下側電源電圧として用いる。第３電圧は第１電圧より低く、第４電圧は第２電圧より低い。
【選択図】図６

【特許請求の範囲】

【請求項1】

入力信号に応じた第１の二値信号を生成するように構成された第１信号生成部と、
前記第１の二値信号に応じた第２の二値信号を生成するように構成された第２信号生成部と、
前記第２の二値信号に応じた第３の二値信号を生成するように構成された第３信号生成部と、を備え、
前記第１信号生成部及び前記第２信号生成部は、第１電圧が第２電圧より高い場合には前記第１電圧に基づく第１内部電圧を、前記第２電圧が前記第１電圧より高い場合には前記第２電圧に基づく第２内部電圧を上側電源電圧として用いるように構成され、
前記第３信号生成部は、前記第２電圧を上側電源電圧として用いるように構成され、
前記第１信号生成部は、第３電圧が第４電圧より高い場合には前記第３電圧に基づく第３内部電圧を、前記第４電圧が前記第３電圧より高い場合には前記第４電圧に基づく第４内部電圧を下側電源電圧として用いるように構成され、
前記第２信号生成部及び前記第３信号生成部は、前記第４電圧を下側電源電圧として用いるように構成され、
前記第３電圧は前記第１電圧より低く、前記第４電圧は前記第２電圧より低い、レベルシフタ。

【請求項2】

前記第１内部電圧及び前記第２内部電圧を生成するように構成された上側電源部を備える、請求項１に記載のレベルシフタ。

【請求項3】

前記上側電源部は、
アノードに前記第１電圧が印加されるように構成された第１ダイオードと、
アノードに前記第２電圧が印加されるように構成された第２ダイオードと、を備え、
前記第１ダイオード及び前記第２ダイオードの各カソードが前記第１信号生成部及び前記第２信号生成部に接続される、請求項２に記載のレベルシフタ。

【請求項4】

前記第３内部電圧及び前記第４内部電圧を生成するように構成された下側電源部を備える、請求項１に記載のレベルシフタ。

【請求項5】

前記下側電源部は、
アノードに前記第３電圧が印加されるように構成された第３ダイオードと、
アノードに前記第４電圧が印加されるように構成された第４ダイオードと、を備え、
前記第３ダイオード及び前記第４ダイオードの各カソードが前記第１信号生成部に接続される、請求項４に記載のレベルシフタ。

【請求項6】

請求項１～５のいずれか一項に記載のレベルシフタを備え、スイッチング素子を駆動するように構成されている、ドライブ回路。

【請求項7】

請求項６に記載のドライブ回路と、
前記スイッチング素子である第１スイッチング素子及び第２スイッチング素子と、
前記第１スイッチング素子と前記第２スイッチング素子との接続ノードに発生する前記第４電圧から前記第２電圧を生成するように構成されたブートストラップ回路と、
を備える、スイッチング電源装置。

【請求項8】

前記第１スイッチング素子及び前記第２スイッチング素子はそれぞれ、ＧＡＮデバイスである、請求項７に記載のスイッチング電源装置。

【請求項9】

請求項７に記載のスイッチング電源装置を備える、車両。

【発明の詳細な説明】

【技術分野】

【0001】

本明細書中に開示されている発明は、レベルシフタ、ドライブ回路、スイッチング電源装置、及び車両に関する。

【背景技術】

【0002】

降圧型スイッチング電源装置の電力密度向上を実現する技術として、高周波でも高い降圧比を実現することができるスイッチング電源装置がある（例えば特許文献１参照）。

【0003】

また、近年のスイッチング電源装置における大電力要求に対する解決手段として、スイッチング素子にＧａＮデバイスを用いる手法が台頭してきている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１６－６７１０９号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

降圧型スイッチング電源装置の上側スイッチング素子及び下側スイッチング素子として用いられるＧａＮデバイスが高周波条件下で相補的にスイッチングする際に、上側スイッチング素子及び下側スイッチング素子の接続ノードに発生するスイッチング電圧は、デッドタイム中に負側に大きく落ち込む。

【0006】

スイッチング電圧の負側への大きな落ち込みによって、降圧型スイッチング電源装置の制御回路に設けられるレベルシフタが誤動作するおそれがある。

【課題を解決するための手段】

【0007】

本明細書中に開示されているレベルシフタは、入力信号に応じた第１の二値信号を生成するように構成された第１信号生成部と、前記第１の二値信号に応じた第２の二値信号を生成するように構成された第２信号生成部と、前記第２の二値信号に応じた第３の二値信号を生成するように構成された第３信号生成部と、を備える。前記第１信号生成部及び前記第２信号生成部は、第１電圧が第２電圧より高い場合には前記第１電圧に基づく第１内部電圧を、前記第２電圧が前記第１電圧より高い場合には前記第２電圧に基づく第２内部電圧を上側電源電圧として用いるように構成されている。前記第３信号生成部は、前記第２電圧を上側電源電圧として用いるように構成されている。前記第１信号生成部は、第３電圧が第４電圧より高い場合には前記第３電圧に基づく第３内部電圧を、前記第４電圧が前記第３電圧より高い場合には前記第４電圧に基づく第４内部電圧を下側電源電圧として用いるように構成されている。前記第２信号生成部及び前記第３信号生成部は、前記第４電圧を下側電源電圧として用いるように構成されている。前記第３電圧は前記第１電圧より低く、前記第４電圧は前記第２電圧より低い。

【0008】

本明細書中に開示されているドライブ回路は、上記構成のレベルシフタを備え、スイッチング素子を駆動するように構成されている。

【0009】

本明細書中に開示されているスイッチング電源装置は、上記構成のドライブ回路と、前記スイッチング素子である第１スイッチング素子及び第２スイッチング素子と、前記第１スイッチング素子と前記第２スイッチング素子との接続ノードに発生する前記第４電圧から前記第２電圧を生成するように構成されたブートストラップ回路と、を備える。

【0010】

本明細書中に開示されている車両は、上記構成のスイッチング電源装置を備える。

【発明の効果】

【0011】

本明細書中に開示されている発明によれば、レベルシフタの誤動作を防止でき且つレベルシフタ内での遅延時間を抑制することができる。

【図面の簡単な説明】

【0012】

【図1】図１は、スイッチング電源装置の比較例を示す図である。

【図2】図２は、図１に示すスイッチング電源装置の各部電圧等を示すタイミングチャートである。

【図3】図３は、比較例に係るレベルシフタの一構成例を示す図である。

【図4】図４は、図３に示すレベルシフタの各部電圧等を示すタイミングチャートである。

【図5】図５は、スイッチング電源装置の実施形態を示す図である。

【図6】図６は、実施形態に係るレベルシフタの概略構成例を示す図である。

【図7】図７は、実施形態に係るレベルシフタの具体例を示す図である。

【図8】図８は、図７に示すレベルシフタの各部電圧等を示すタイミングチャートである。

【図9】図９は、車両の外観図である。

【発明を実施するための形態】

【0013】

本明細書において、ＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタとは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐ型、Ｎ型、又は真性の半導体層」の少なくとも３層からなる電界効果トランジスタをいう。つまり、ＭＯＳ電界効果トランジスタのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。

【0014】

＜スイッチング電源装置（比較例）＞
図１は、スイッチング電源装置の比較例（＝後出の実施形態と対比される一般的な構成）を示す図である。本比較例のスイッチング電源装置１００は、制御部ＣＮＴ１と、ドライバ回路ＤＲＶ１と、Ｎチャネル型ＭＯＳ電界効果トランジスタＱ１及びＱ２と、インダクタＬ１と、出力コンデンサＣ０と、ブートストラップ回路ＢＳＴ１と、を備える。ドライバ回路ＤＲＶ１は、レベルシフタＬＳ１と、ドライバＤ１及びＤ２と、を備え、スイッチング素子を駆動する回路である。

【0015】

スイッチング素子であるＮチャネル型ＭＯＳ電界効果トランジスタＱ１及びＱ２は、直列接続される。Ｎチャネル型ＭＯＳ電界効果トランジスタＱ１及びＱ２はＧＡＮデバイスである。Ｎチャネル型ＭＯＳ電界効果トランジスタＱ１は、Ｎチャネル型ＭＯＳ電界効果トランジスタＱ２より高電位側に設けれられるハイサイドスイッチである。Ｎチャネル型ＭＯＳ電界効果トランジスタＱ２は、Ｎチャネル型ＭＯＳ電界効果トランジスタＱ１より低電位側に設けれられるローサイドスイッチである。

【0016】

制御部ＣＮＴ１は、制御信号ＨＤ０及びＬＤを出力する。制御信号ＨＤ０と制御信号ＬＤとは、基本的に一方がＨＩＧＨレベルであるときに他方がＬＯＷレベルである。なお、制御部ＣＮＴ１は、制御信号ＨＤ０及びＬＤの双方がＬＯＷレベルであるデッドタイムを設ける。

【0017】

レベルシフタＬＳ１は、制御信号ＨＤ０をレベルシフトした制御信号ＨＤを出力する。ドライバＤ１は、制御信号ＨＤを増幅したゲート駆動信号ＨＧをＮチャネル型ＭＯＳ電界効果トランジスタＱ１のゲートに供給し、Ｎチャネル型ＭＯＳ電界効果トランジスタＱ１を駆動する。ドライバＤ１は、ブートストラップ電圧ＢＳＴを正側電源電圧として用い、スイッチング電圧ＳＷを負側電源電圧として用いる。

【0018】

ドライバＤ２は、制御信号ＬＤを増幅したゲート駆動信号ＬＧをＮチャネル型ＭＯＳ電界効果トランジスタＱ２のゲートに供給し、Ｎチャネル型ＭＯＳ電界効果トランジスタＱ２を駆動する。ドライバＤ２は、定電圧ＶＲＥＧ（＜入力電圧ＶＩＮ）を正側電源電圧として用い、グランド電圧ＧＮＤ（＝０Ｖ）を負側電源電圧として用いる。定電圧ＶＲＥＧは、グランド電圧ＧＮＤより高い電圧である。

【0019】

入力電圧ＶＩＮは、Ｎチャネル型ＭＯＳ電界効果トランジスタＱ１のドレインに印加される。Ｎチャネル型ＭＯＳ電界効果トランジスタＱ２のソースにグランド電圧ＧＮＤが印加される。Ｎチャネル型ＭＯＳ電界効果トランジスタＱ１及びＱ２のスイッチングによって、Ｎチャネル型ＭＯＳ電界効果トランジスタＱ１及び２の接続ノードにスイッチング電圧ＳＷが発生する。

【0020】

インダクタＬ１及び出力コンデンサＣ０は、スイッチング電圧ＳＷを平滑化して出力電圧ＶＯＵＴを生成する。

【0021】

ブートストラップ回路ＢＳＴ１は、定電圧ＶＲＥＧ及びスイッチング電圧ＳＷを用いて、入力電圧ＶＩＮ及びスイッチング電圧ＳＷより高いブートストラップ電圧ＢＳＴを生成する。

【0022】

図２は、スイッチング電源装置１００の各部電圧等を示すタイミングチャートである。図２では、上から順に、ゲート駆動信号ＨＧと、ゲート駆動信号ＬＧと、スイッチング電圧ＳＷと、が描写されている。ゲート駆動信号ＨＧ及びＬＧの双方がＬＯＷレベルであるデッドタイムＤＴにおいて、インダクタＬ１に流れる電流によってスイッチング電圧ＳＷが負側に落ち込む。

【0023】

仮にＮチャネル型ＭＯＳ電界効果トランジスタＱ２がＳｉデバイスとすると、デッドタイムＤＴにおけるスイッチング電圧ＳＷの負側への落ち込み量ＮＶは、Ｎチャネル型ＭＯＳ電界効果トランジスタＱ２のボディダイオードの順方向電圧である約０．７Ｖとなる。

【0024】

ＧａＮデバイスであるＮチャネル型ＭＯＳ電界効果トランジスタＱ２にはボディダイオードが存在しないが、ドレイン電圧に対してゲート電圧が高くなりゲート電圧とドレイン電圧との差が閾値電圧を超えるとチャネルが形成される。このため、デッドタイムＤＴにおけるスイッチング電圧ＳＷの負側への落ち込み量ＮＶは、ＧａＮデバイスであるＮチャネル型ＭＯＳ電界効果トランジスタＱ２の閾値電圧である約２．５Ｖとなる。

【0025】

つまり、スイッチング電源装置１００では、Ｎチャネル型ＭＯＳ電界効果トランジスタＱ１及びＱ２がＧａＮデバイスであるため、デッドタイムＤＴにおけるスイッチング電圧ＳＷの負側への落ち込み量ＮＶが大きくなる。

【0026】

図３は、比較例に係るレベルシフタＬＳ１の一構成例を示す図である。図３に示す構成例のレベルシフタＬＳ１は、バッファＢ１と、インバータＩＮＶ１と、Ｎチャネル型ＭＯＳ電界効果トランジスタＭ１及びＭ２と、Ｐチャネル型ＭＯＳ電界効果トランジスタＭ３及びＭ４と、バッファＢ２と、を備える。

【0027】

図４は、図３に示すレベルシフタの各部電圧等を示すタイミングチャートである。図４は、スイッチング電圧ＳＷが０Ｖを維持している期間からデッドタイムを経由して立ち上がる期間に遷移する部分のタイミングチャートである。図４では、上から順に、ブートストラップ電圧ＢＳＴと、制御信号ＨＤ０及びスイッチング電圧ＳＷと、レベルシフタＬＳ１から見た制御信号ＨＤ０と、制御信号ＨＤと、が描写されている。

【0028】

制御信号ＨＤ０は、レベルシフタＬＳ１の入力信号である。レベルシフタＬＳ１から見た制御信号ＨＤ０の波形は、レベルシフタＬＳ１の負側電源電圧であるスイッチング電圧ＳＷを基準してみた場合の信号波形である。制御信号ＨＤは、レベルシフタＬＳ１の出力信号である。

【0029】

スイッチング電圧ＳＷが負側に大きく落ち込むことによって、０Ｖである制御信号ＨＤ０がスイッチング電圧ＳＷよりブートストラップ電圧ＢＳＴに近づく期間Ｔ１が現れる。この期間Ｔ１において、レベルシフタＬＳ１は、０Ｖである制御信号ＨＤ０をＨＩＧＨレベルの入力信号であるとみなして誤動作して制御信号ＨＤをＨＩＧＨレベルの出力信号としてしまう。

【0030】

上記の考察に鑑み、以下では、レベルシフタの誤動作を防止できる新規な実施形態を提案する。

【0031】

＜スイッチング電源装置（実施形態）＞
図５は、スイッチング電源装置の実施形態を示す図である。本実施形態のスイッチング電源装置２００は、ドライバ回路ＤＲＶ１の代わりにドライバ回路ＤＲＶ１を備える点で上述したスイッチング電源装置１００と異なり、それ以外の点で上述したスイッチング電源装置１００と基本的に同様である。ドライバ回路ＤＲＶ２は、レベルシフタＬＳ２と、ドライバＤ１及びＤ２と、を備え、スイッチング素子を駆動する回路である。

【0032】

図６は、レベルシフタＬＳ２の概略構成例を示す図である。図６に示す概略構成例のレベルシフタＬＳ２は、前段部１０と、第１信号生成部１１と、第２信号生成部１２と、第３信号生成部１３と、を備える。

【0033】

前段部１０は、レベルシフタＬＳ２の入力信号である制御信号ＨＤ０をアップシフトした中間信号Ｓ０を生成する。

【0034】

第１信号生成部１１は、中間信号Ｓ０に応じた第１の二値信号Ｓ１を生成する。中間信号Ｓ０は、制御信号ＨＤ０に応じた二値信号である。したがって、第１信号生成部１１は、レベルシフタＬＳ２の入力信号である制御信号ＨＤ０に応じた第１の二値信号Ｓ１を生成する。

【0035】

第２信号生成部１２は、第１の二値信号Ｓ１に応じた第２の二値信号Ｓ２を生成する。

【0036】

第３信号生成部１３は、第２の二値信号Ｓ２に応じた制御信号ＨＤを生成する。制御信号ＨＤは、第２の二値信号Ｓ２に応じた二値信号である。

【0037】

第１信号生成部１１及び第２信号生成部１２は、定電圧ＶＲＥＧがブートストラップ電圧ＢＳＴより高い場合には定電圧ＶＲＥＧに基づく第１内部電圧を、ブートストラップ電圧ＢＳＴが定電圧ＶＲＥＧより高い場合にはブートストラップ電圧ＢＳＴに基づく第２内部電圧を上側電源電圧として用いる。第１内部電圧は、定電圧ＶＲＥＧより第１所定値だけ低い電圧である。第２内部電圧は、ブートストラップ電圧ＢＳＴより第２所定値だけ低い電圧である。

【0038】

第３信号生成部１３は、ブートストラップ電圧ＢＳＴを上側電源電圧として用いる。

【0039】

第１信号生成部１１は、グランド電圧ＧＮＤがスイッチング電圧ＳＷより高い場合にはグランド電圧ＧＮＤに基づく第３内部電圧を、スイッチング電圧ＳＷがグランド電圧ＧＮＤより高い場合にはスイッチング電圧ＳＷに基づく第４内部電圧を下側電源電圧として用いる。第３内部電圧は、グランド電圧ＧＮＤより第３所定値だけ低い電圧である。第４内部電圧は、スイッチング電圧ＳＷより第４所定値だけ低い電圧である。

【0040】

第２信号生成部１２及び第３信号生成部１３は、スイッチング電圧ＳＷを下側電源電圧として用いる。

【0041】

上側電源部１４は、第１内部電圧及び第２内部電圧を生成する。上側電源部１４は、定電圧ＶＲＥＧがブートストラップ電圧ＢＳＴより高い場合には第１内部電圧を、ブートストラップ電圧ＢＳＴが定電圧ＶＲＥＧより高い場合には第２内部電圧を第１信号生成部１１及び第２信号生成部１２に供給する。

【0042】

下側電源部１５は、第３内部電圧及び第４内部電圧を生成する。下側電源部１５は、グランド電圧ＧＮＤがスイッチング電圧ＳＷより高い場合には第３内部電圧を、スイッチング電圧ＳＷがグランド電圧ＧＮＤより高い場合には第４内部電圧を第１信号生成部１１に供給する。

【0043】

定電圧ＶＲＥＧがブートストラップ電圧ＢＳＴより高い場合に第１信号生成部１１が第１内部電圧を上側電源電圧として用いることで、第１信号生成部１１は、０Ｖである中間信号Ｓ０をＬＯＷレベルであると判定することができる。したがって、レベルシフタＬＳ２は、０Ｖである制御信号ＨＤ０をＨＩＧＨレベルの入力信号であるとみなして誤動作することを防止できる。

【0044】

そして、第２信号生成部１２及び第３信号生成部１３によって、中間信号Ｓ０は制御信号ＨＤに変換される。制御信号ＨＤは、ＨＩＧＨレベルであるときにブートストラップ電圧ＢＳＴと同じ値になり、ＬＯＷレベルであるときにスイッチング電圧ＳＷと同じ値になる。

【0045】

上述した通り、第１信号生成部１１は、定電圧ＶＲＥＧがブートストラップ電圧ＢＳＴより高い場合には定電圧ＶＲＥＧに基づく第１内部電圧を、ブートストラップ電圧ＢＳＴが定電圧ＶＲＥＧより高い場合にはブートストラップ電圧ＢＳＴに基づく第２内部電圧を上側電源電圧として用いる。また、第１信号生成部１１は、グランド電圧ＧＮＤがスイッチング電圧ＳＷより高い場合にはグランド電圧ＧＮＤに基づく第３内部電圧を、スイッチング電圧ＳＷがグランド電圧ＧＮＤより高い場合にはスイッチング電圧ＳＷに基づく第４内部電圧を下側電源電圧として用いる。これにより、第１信号生成部１１の上側電源電圧と下側電源電圧との電圧差を低く抑えることができる。したがって、第１信号生成部１１に高耐圧素子を設ける必要がなくなり、その結果、レベルシフタＬＳ２は、高耐圧素子によって生じる信号の遅延時間を抑制することができる。

【0046】

図７は、レベルシフタＬＳ２の具体例を示す図である。

【0047】

図７に示すレベルシフタＬＳ２の前段部１０は、バッファＢ１と、インバータＩＮＶ１と、Ｎチャネル型ＭＯＳ電界効果トランジスタＭ１及びＭ２並びにＰチャネル型ＭＯＳ電界効果トランジスタＭ３及びＭ４を含むレベルシフタと、を備える。

【0048】

バッファＢ１の正側電源電圧は定電圧ＶＲＥＧである。バッファＢ１の負側電源電圧はグランド電圧ＧＮＤである。

【0049】

Ｎチャネル型ＭＯＳ電界効果トランジスタＭ１及びＭ２並びにＰチャネル型ＭＯＳ電界効果トランジスタＭ３及びＭ４を含むレベルシフタの正側電源電圧は電圧ＢＳＴ’である。Ｎチャネル型ＭＯＳ電界効果トランジスタＭ１及びＭ２並びにＰチャネル型ＭＯＳ電界効果トランジスタＭ３及びＭ４を含むレベルシフタの負側電源電圧はグランド電圧ＧＮＤである。

【0050】

図７に示すレベルシフタＬＳ２の第１信号生成部１１は、バッファＢ２である。

【0051】

バッファＢ２の正側電源電圧は電圧ＢＳＴ’である。バッファＢ２の負側電源電圧は電圧ＳＷ’である。

【0052】

図７に示すレベルシフタＬＳ２の第２信号生成部１２は、インバータＩＮＶ２と、Ｐチャネル型ＭＯＳ電界効果トランジスタＭ５及びＭ６並びにＮチャネル型ＭＯＳ電界効果トランジスタＭ７及びＭ８を含むダウンシフタと、を備える。

【0053】

Ｐチャネル型ＭＯＳ電界効果トランジスタＭ５及びＭ６並びにＮチャネル型ＭＯＳ電界効果トランジスタＭ７及びＭ８を含むダウンシフタの正側電源電圧は電圧ＢＳＴ’である。Ｐチャネル型ＭＯＳ電界効果トランジスタＭ５及びＭ６並びにＮチャネル型ＭＯＳ電界効果トランジスタＭ７及びＭ８を含むダウンシフタの負側電源電圧はスイッチング電圧SWである。

【0054】

図７に示すレベルシフタＬＳ２の第３信号生成部１３は、バッファＢ３である。

【0055】

バッファＢ３の正側電源電圧はブートストラップ電圧ＢＳＴである。バッファＢ３の負側電源電圧はスイッチング電圧ＳＷである。

【0056】

図７に示すレベルシフタＬＳ２のダイオードＤｉ１及びＤｉ２は、上側電源部１４の具体例である。

【0057】

ダイオードＤｉ１のアノードに定電圧ＶＲＥＧが印加される。ダイオードＤｉ２のアノードにブートストラップ電圧ＢＳＴが印加される。

【0058】

定電圧ＶＲＥＧがブートストラップ電圧ＢＳＴより高い場合、ダイオードＤｉ１及びＤｉ２の各カソードに印加される電圧ＢＳＴ’は、定電圧ＶＲＥＧからダイオードＤｉ１の順方向電圧だけ降下した電圧となる。一方、ブートストラップ電圧ＢＳＴが定電圧ＶＲＥＧより高い場合、ダイオードＤｉ１及びＤｉ２の各カソードに印加される電圧ＢＳＴ’は、ブートストラップ電圧ＢＳＴからダイオードＤｉ２の順方向電圧だけ降下した電圧となる。

【0059】

図７に示すレベルシフタＬＳ２のダイオードＤｉ３及びＤｉ４は、下側電源部１５の具体例である。

【0060】

ダイオードＤｉ３のアノードにグランド電圧ＧＮＤが印加される。ダイオードＤｉ４のアノードにスイッチング電圧ＳＷが印加される。

【0061】

グランド電圧ＧＮＤがスイッチング電圧ＳＷより高い場合、ダイオードＤｉ３及びＤｉ４の各カソードに印加される電圧ＳＷ’は、グランド電圧ＧＮＤからダイオードＤｉ３の順方向電圧だけ降下した電圧となる。一方、スイッチング電圧ＳＷがグランド電圧ＧＮＤより高い場合、ダイオードＤｉ３及びＤｉ４の各カソードに印加される電圧ＳＷ’は、スイッチング電ＳＷからダイオードＤｉ４の順方向電圧だけ降下した電圧となる。

【0062】

図７に示すレベルシフタＬＳ２は、コンデンサＣ１も備える。コンデンサＣ１の第１端は、ダイオードＤｉ１及びＤｉ２の各カソードに接続される。コンデンサＣ１の第２端は、ダイオードＤｉ３及びＤｉ４の各カソードに接続される。

【0063】

図８は、図７に示すレベルシフタＬＳ２の各部電圧等を示すタイミングチャートである。図８では、上から順に、ブートストラップ電圧ＢＳＴ及び電圧ＢＳＴ’と、制御信号ＨＤ０、電圧ＳＷ’、及びスイッチング電圧ＳＷと、中間信号Ｓ０と、第２の二値信号Ｓ２と、制御信号ＨＤと、が描写されている。

【0064】

スイッチング電圧ＳＷが負側に大きく落ち込むことによって、０Ｖである制御信号ＨＤ０がスイッチング電圧ＳＷよりブートストラップ電圧ＢＳＴに近づく期間Ｔ１において、中間信号Ｓ０は、電圧ＢＳＴ’より電圧ＳＷ’に近づく。したがって、この期間Ｔ１において、レベルシフタＬＳ２は、０Ｖである制御信号ＨＤ０をＬＯＷレベルの入力信号であると正しく判定して制御信号ＨＤをＬＯＷレベルの出力信号とする。

【0065】

＜適用例＞
図９は、車両Ｘの外観図である。本構成例の車両Ｘは、不図示のバッテリから出力される電圧の供給を受けて動作する種々の電子機器Ｘ１１～Ｘ１８を搭載している。なお、本図における電子機器Ｘ１１～Ｘ１８の搭載位置は、図示の便宜上、実際とは異なる場合がある。

【0066】

電子機器Ｘ１１は、エンジンに関連する制御（インジェクション制御、電子スロットル制御、アイドリング制御、酸素センサヒータ制御、及び、オートクルーズ制御など）を行うエンジンコントロールユニットである。

【0067】

電子機器Ｘ１２は、ＨＩＤ［high intensity discharged lamp］、ＤＲＬ［daytime running lamp］などの点消灯制御を行うランプコントロールユニットである。

【0068】

電子機器Ｘ１３は、トランスミッションに関連する制御を行うトランスミッションコントロールユニットである。

【0069】

電子機器Ｘ１４は、車両Ｘの運動に関連する制御（ＡＢＳ［anti-lock brake system］制御、ＥＰＳ［electric power steering］制御、電子サスペンション制御など）を行う制動ユニットである。

【0070】

電子機器Ｘ１５は、ドアロック、防犯アラームなどの駆動制御を行うセキュリティコントロールユニットである。

【0071】

電子機器Ｘ１６は、ワイパー、電動ドアミラー、パワーウィンドウ、ダンパー（ショックアブソーバー）、電動サンルーフ、及び、電動シートなど、標準装備品又はメーカーオプション品として、工場出荷段階で車両Ｘに組み込まれている電子機器である。

【0072】

電子機器Ｘ１７は、車載Ａ／Ｖ［audio/visual］機器、カーナビゲーションシステム、及び、ＥＴＣ［electronic toll collection system］など、ユーザオプション品として任意で車両Ｘに装着される電子機器である。

【0073】

電子機器Ｘ１８は、車載ブロア、オイルポンプ、ウォーターポンプ、バッテリ冷却ファンなど、高耐圧系モータを備えた電子機器である。

【0074】

なお、先に説明したスイッチング電源装置２００は、電子機器Ｘ１１～Ｘ１８のいずれにも組み込むことが可能である。また、先に説明したスイッチング電源装置２００の用途としては、車両Ｘに搭載される電源に限定されず、例えば産業機器に搭載される電源であってもよい。

【0075】

＜その他＞
発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

【0076】

上述した実施形態では、Ｎチャネル型ＭＯＳ電界効果トランジスタＱ１及びＱ２はＧａＮデバイスであったが、Ｎチャネル型ＭＯＳ電界効果トランジスタＱ１及びＱ２は例えばＳｉデバイスであってもよい。Ｎチャネル型ＭＯＳ電界効果トランジスタＱ１及びＱ２がＳｉデバイスである場合には、デッドタイムにおけるスイッチング電圧の負側への落ち込みは小さいが、定電圧ＶＲＥＧが例えば３Ｖ等の低い電圧であればレベルシフタが誤動作するおそれがあるからである。

【0077】

＜付記＞
上述の実施形態にて具体的構成例が示された本開示について付記を設ける。

【0078】

本開示のレベルシフタ（ＬＳ２）は、入力信号に応じた第１の二値信号を生成するように構成された第１信号生成部（１１）と、前記第１の二値信号に応じた第２の二値信号を生成するように構成された第２信号生成部（１２）と、前記第２の二値信号に応じた第３の二値信号を生成するように構成された第３信号生成部（１３）と、を備え、前記第１信号生成部及び前記第２信号生成部は、第１電圧が第２電圧より高い場合には前記第１電圧に基づく第１内部電圧を、前記第２電圧が前記第１電圧より高い場合には前記第２電圧に基づく第２内部電圧を上側電源電圧として用いるように構成され、前記第３信号生成部は、前記第２電圧を上側電源電圧として用いるように構成され、前記第１信号生成部は、第３電圧が第４電圧より高い場合には前記第３電圧に基づく第３内部電圧を、前記第４電圧が前記第３電圧より高い場合には前記第４電圧に基づく第４内部電圧を下側電源電圧として用いるように構成され、前記第２信号生成部及び前記第３信号生成部は、前記第４電圧を下側電源電圧として用いるように構成され、前記第３電圧は前記第１電圧より低く、前記第４電圧は前記第２電圧より低い構成（第１の構成）である。

【0079】

上記第１の構成のレベルシフタにおいて、前記第１内部電圧及び前記第２内部電圧を生成するように構成された上側電源部（１４）を備える構成（第２の構成）であってもよい。

【0080】

上記第２の構成のレベルシフタにおいて、前記上側電源部は、アノードに前記第１電圧が印加されるように構成された第１ダイオード（Ｄｉ１）と、アノードに前記第２電圧が印加されるように構成された第２ダイオード（Ｄｉ２）と、を備え、前記第１ダイオード及び前記第２ダイオードの各カソードが前記第１信号生成部及び前記第２信号生成部に接続される構成（第３の構成）であってもよい。

【0081】

上記第１～第３いずれかの構成のレベルシフタにおいて、前記第３内部電圧及び前記第４内部電圧を生成するように構成された下側電源部（１５）を備える構成（第４の構成）であってもよい。

【0082】

上記第４の構成のレベルシフタにおいて、前記下側電源部は、アノードに前記第３電圧が印加されるように構成された第３ダイオード（Ｄｉ３）と、アノードに前記第４電圧が印加されるように構成された第４ダイオード（Ｄｉ４）と、を備え、前記第３ダイオード及び前記第４ダイオードの各カソードが前記第１信号生成部に接続される構成（第５の構成）であってもよい。

【0083】

本開示のドライブ回路（ＤＲＶ２）は、上記第１～第５いずれかの構成のレベルシフタを備え、スイッチング素子（Ｑ１、Ｑ２）を駆動するように構成されている構成（第６の構成）である。

【0084】

本開示のスイッチング電源装置は、上記第６の構成のドライブ回路と、前記スイッチング素子である第１スイッチング素子及び第２スイッチング素子と、前記第１スイッチング素子と前記第２スイッチング素子との接続ノードに発生する前記第４電圧から前記第２電圧を生成するように構成されたブートストラップ回路（ＢＳＴ１）と、を備える構成（第７の構成）である。

【0085】

上記第７の構成のスイッチング電源装置において、前記第１スイッチング素子及び前記第２スイッチング素子はそれぞれ、ＧＡＮデバイスである構成（第８の構成）であってもよい。

【0086】

本開示の車両（Ｘ）は、上記第７又は第８の構成のスイッチング電源装置を備える構成（第９の構成）である。

【符号の説明】

【0087】

１０ 前段部
１１～１３ 第１～第３信号生成部
１００、２００ スイッチング電源装置
Ｂ１～Ｂ３ バッファ
ＢＳＴ１ ブートストラップ回路
Ｃ０ 出力コンデンサ
Ｃ１ コンデンサ
ＣＮＴ１ 制御部
Ｄ１、Ｄ２ ドライバ
Ｄｉ１～Ｄｉ４ ダイオード
ＤＲＶ１、ＤＲＶ２ ドライブ回路
ＩＮＶ１、ＩＮＶ２ インバータ
ＬＳ１、ＬＳ２ レベルシフタ
Ｌ１ インダクタ
Ｍ１、Ｍ２、Ｍ７、Ｍ８Ｑ１、Ｑ２ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｍ３、Ｍ４、Ｍ５、Ｍ６ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｘ 車両
Ｘ１１～Ｘ１８ 電子機器

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】