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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024118306
(43)【公開日】2024-08-30
(54)【発明の名称】ゲートドライバ回路
(51)【国際特許分類】
H02M 1/08 20060101AFI20240823BHJP
H03K 17/687 20060101ALI20240823BHJP
【ＦＩ】
H02M1/08 A
H03K17/687 A
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2023024662
(22)【出願日】2023-02-20
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】杉江 尚
【テーマコード（参考）】
5H740
5J055
【Ｆターム（参考）】
5H740BA12
5H740BB09
5H740BB10
5H740BC01
5H740BC02
5H740JA01
5H740JB01
5H740KK01
5J055AX11
5J055AX55
5J055AX56
5J055AX65
5J055BX16
5J055CX20
5J055DX12
5J055DX22
5J055EY01
5J055EY10
5J055EY12
5J055EY21
5J055EZ04
5J055EZ09
5J055EZ10
5J055EZ20
5J055GX01
5J055GX02
(57)【要約】
【課題】ゲートドライブ回路で内部生成されるデッドタイムの長さをゼロに近づける。
【解決手段】設定ピンＲＳＥＴには、外部抵抗Ｒ１が接続される。ハイサイド用デッドタイム回路４２０は、第１ハイサイド制御信号ＳＨ１を受け、第２ハイサイド制御信号ＳＨ２を生成する。アナログ遅延回路４２２は、第１ハイサイド制御信号ＳＨ１を、外部抵抗Ｒ１の抵抗値に応じた遅延時間、遅延し、遅延ハイサイド制御信号ＳＨ１ｄを生成する。セレクタ４２４は、第１ハイサイド制御信号ＳＨ１と遅延ハイサイド制御信号ＳＨ１ｄと、を受け、設定ピンＲＳＥＴの電気的状態に応じた一方を選択し、第２ハイサイド制御信号ＳＨ２として出力する。
【選択図】図２
【解決手段】設定ピンＲＳＥＴには、外部抵抗Ｒ１が接続される。ハイサイド用デッドタイム回路４２０は、第１ハイサイド制御信号ＳＨ１を受け、第２ハイサイド制御信号ＳＨ２を生成する。アナログ遅延回路４２２は、第１ハイサイド制御信号ＳＨ１を、外部抵抗Ｒ１の抵抗値に応じた遅延時間、遅延し、遅延ハイサイド制御信号ＳＨ１ｄを生成する。セレクタ４２４は、第１ハイサイド制御信号ＳＨ１と遅延ハイサイド制御信号ＳＨ１ｄと、を受け、設定ピンＲＳＥＴの電気的状態に応じた一方を選択し、第２ハイサイド制御信号ＳＨ２として出力する。
【選択図】図２
【特許請求の範囲】
【請求項1】
駆動対象のハイサイドトランジスタおよびローサイドトランジスタの状態を指定するそれぞれが二値の第１制御入力および第２制御入力を受け、前記第１制御入力および前記第２制御入力の信号レベルの組み合わせに応じて、前記ハイサイドトランジスタのオン、オフを規定する第１ハイサイド制御信号と、前記ローサイドトランジスタのオン、オフを規定する第１ローサイド制御信号と、を生成するロジック回路と、
外部抵抗を接続すべき設定ピンと、
前記第１ハイサイド制御信号を受け、第２ハイサイド制御信号を生成するハイサイド用デッドタイム回路と、
前記第１ローサイド制御信号を受け、第２ローサイド制御信号を生成するローサイド用デッドタイム回路と、
前記第１ハイサイド制御信号と、前記第２ハイサイド制御信号と、を受け、前記ハイサイドトランジスタのターンオフ動作のときに前記第１ハイサイド制御信号を選択し、前記ハイサイドトランジスタのターンオン動作のときに前記第２ハイサイド制御信号を選択するハイサイドセレクタと、
前記第１ローサイド制御信号と、前記第２ローサイド制御信号と、を受け、前記ローサイドトランジスタのターンオフ動作のときに前記第１ローサイド制御信号を選択し、前記ローサイドトランジスタのターンオン動作のときに前記第２ローサイド制御信号を選択するローサイドセレクタと、
を備え、
前記ハイサイド用デッドタイム回路は、
前記第１ハイサイド制御信号を、前記外部抵抗の抵抗値に応じた遅延時間、遅延し、遅延ハイサイド制御信号を生成するハイサイド用アナログ遅延回路と、
前記第１ハイサイド制御信号と、前記遅延ハイサイド制御信号と、を受け、前記設定ピンの電気的状態に応じた一方を選択し、前記第２ハイサイド制御信号として出力するハイサイド用セレクタと、
を含み、
前記ローサイド用デッドタイム回路は、
前記第１ローサイド制御信号を、前記外部抵抗の抵抗値に応じた遅延時間、遅延し、遅延ローサイド制御信号を生成するローサイド用アナログ遅延回路と、
前記第１ローサイド制御信号と、前記遅延ローサイド制御信号と、を受け、前記設定ピンの電気的状態に応じた一方を選択し、前記第２ローサイド制御信号として出力するローサイド用セレクタと、
を含む、ゲートドライバ回路。
外部抵抗を接続すべき設定ピンと、
前記第１ハイサイド制御信号を受け、第２ハイサイド制御信号を生成するハイサイド用デッドタイム回路と、
前記第１ローサイド制御信号を受け、第２ローサイド制御信号を生成するローサイド用デッドタイム回路と、
前記第１ハイサイド制御信号と、前記第２ハイサイド制御信号と、を受け、前記ハイサイドトランジスタのターンオフ動作のときに前記第１ハイサイド制御信号を選択し、前記ハイサイドトランジスタのターンオン動作のときに前記第２ハイサイド制御信号を選択するハイサイドセレクタと、
前記第１ローサイド制御信号と、前記第２ローサイド制御信号と、を受け、前記ローサイドトランジスタのターンオフ動作のときに前記第１ローサイド制御信号を選択し、前記ローサイドトランジスタのターンオン動作のときに前記第２ローサイド制御信号を選択するローサイドセレクタと、
を備え、
前記ハイサイド用デッドタイム回路は、
前記第１ハイサイド制御信号を、前記外部抵抗の抵抗値に応じた遅延時間、遅延し、遅延ハイサイド制御信号を生成するハイサイド用アナログ遅延回路と、
前記第１ハイサイド制御信号と、前記遅延ハイサイド制御信号と、を受け、前記設定ピンの電気的状態に応じた一方を選択し、前記第２ハイサイド制御信号として出力するハイサイド用セレクタと、
を含み、
前記ローサイド用デッドタイム回路は、
前記第１ローサイド制御信号を、前記外部抵抗の抵抗値に応じた遅延時間、遅延し、遅延ローサイド制御信号を生成するローサイド用アナログ遅延回路と、
前記第１ローサイド制御信号と、前記遅延ローサイド制御信号と、を受け、前記設定ピンの電気的状態に応じた一方を選択し、前記第２ローサイド制御信号として出力するローサイド用セレクタと、
を含む、ゲートドライバ回路。
【請求項2】
前記外部抵抗の抵抗値に応じた充電電流を生成するアナログ調節回路をさらに備え、
前記ハイサイド用アナログ遅延回路および前記ローサイド用アナログ遅延回路はそれぞれ、充電電流によって充電されるキャパシタを含む、請求項１に記載のゲートドライバ回路。
前記ハイサイド用アナログ遅延回路および前記ローサイド用アナログ遅延回路はそれぞれ、充電電流によって充電されるキャパシタを含む、請求項１に記載のゲートドライバ回路。
【請求項3】
前記設定ピンの電圧をしきい値電圧と比較するコンパレータをさらに備え、
前記ハイサイド用セレクタおよび前記ローサイド用セレクタは前記コンパレータの出力に応じて制御される、請求項２に記載のゲートドライバ回路。
前記ハイサイド用セレクタおよび前記ローサイド用セレクタは前記コンパレータの出力に応じて制御される、請求項２に記載のゲートドライバ回路。
【請求項4】
前記アナログ調節回路は、
第１端が前記設定ピンと接続された内部抵抗と、
第１電極が、前記内部抵抗の第２端と接続されたトランジスタと、
第１入力に基準電圧を受け、第２入力に前記設定ピンの電圧を受け、出力が前記トランジスタの制御電極と接続されたオペアンプと、
を含む、請求項２または３に記載のゲートドライバ回路。
第１端が前記設定ピンと接続された内部抵抗と、
第１電極が、前記内部抵抗の第２端と接続されたトランジスタと、
第１入力に基準電圧を受け、第２入力に前記設定ピンの電圧を受け、出力が前記トランジスタの制御電極と接続されたオペアンプと、
を含む、請求項２または３に記載のゲートドライバ回路。
【請求項5】
モータの駆動用である、請求項１から３のいずれかに記載のゲートドライバ回路。
【請求項6】
ひとつの半導体基板に一体集積化される、請求項１から３のいずれかに記載のゲートドライバ回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、ゲートドライバ回路に関する。
【背景技術】
【0002】
単相ブリッジ回路、Ｈブリッジ回路、３相ブリッジ回路などのスイッチング回路は、ハイサイドアームとローサイドアームからなるレグを備える。ハイサイドアームおよびローサイドアームは、並列に接続されたパワートランジスタおよびフライホイルダイオードを備える。
【0003】
各レグは、ハイサイドトランジスタがオン、ローサイドトランジスタがオフであるハイ出力状態と、ハイサイドトランジスタがオフ、ローサイドトランジスタがオンであるロー出力状態と、が切替可能である。ハイ出力状態からロー出力状態への遷移、あるいはロー出力状態からハイ出力状態への遷移の途中で、ハイサイドトランジスタとローサイドトランジスタが同時にオンとなると、貫通電流が流れる。この貫通電流を防止するため、ハイ出力状態からロー出力状態への遷移、あるいはロー出力状態からハイ出力状態への遷移には、ハイサイドトランジスタとローサイドトランジスタが両方オフであるハイインピーダンス状態が挿入される。このハイインピーダンス状態は、デッドタイムと呼ばれる。
【0004】
スイッチング回路を駆動するゲートドライバ回路には、デッドタイムを自動で挿入する機能が実装される。またゲートドライバ回路は、デッドタイムの長さを設定するための設定ピンを備え、ユーザがデッドタイムの長さを外部から設定可能となっている。
【発明の概要】
【発明が解決しようとする課題】
【0005】
デッドタイムの生成をゲードライバ回路に委ねずに、ゲートドライバ回路の外部のコントローラ回路において生成したい場合がある。従来このような場合、ゲートドライバ回路の内部のデッドタイムの長さがゼロとなるように、ユーザは、ゲートドライバ回路の設定ピンの状態を設定する。
【0006】
しかしながら、従来のゲートドライバ回路は、内部で生成するデッドタイムの長さを完全にゼロとすることは難しかった。そのため、外部で設定されるデッドタイムに、非ゼロの内部のデッドタイムが加算されることとなり、デッドタイムが長くなってしまうという問題があった。長いデッドタイムは、効率の低下を招く。
【0007】
本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、ゲートドライブ回路で内部生成されるデッドタイム（内部デッドタイム）の長さをゼロに近づけることが可能なゲートドライバ回路の提供にある。
【課題を解決するための手段】
【0008】
本開示のある態様はゲートドライバ回路に関する。ゲートドライバ回路は、駆動対象のハイサイドトランジスタおよびローサイドトランジスタの状態を指定するそれぞれが二値の第１制御入力および第２制御入力を受け、第１制御入力および第２制御入力の信号レベルの組み合わせに応じて、ハイサイドトランジスタのオン、オフを規定する第１ハイサイド制御信号と、ローサイドトランジスタのオン、オフを規定する第１ローサイド制御信号と、を生成するロジック回路と、外部抵抗を接続すべき設定ピンと、第１ハイサイド制御信号を受け、第２ハイサイド制御信号を生成するハイサイド用デッドタイム回路と、第１ローサイド制御信号を受け、第２ローサイド制御信号を生成するローサイド用デッドタイム回路と、第１ハイサイド制御信号と、第２ハイサイド制御信号と、を受け、ハイサイドトランジスタのターンオフ動作のときに第１ハイサイド制御信号を選択し、ハイサイドトランジスタのターンオン動作のときに第２ハイサイド制御信号を選択するハイサイドセレクタと、第１ローサイド制御信号と、第２ローサイド制御信号と、を受け、ローサイドトランジスタのターンオフ動作のときに第１ローサイド制御信号を選択し、ローサイドトランジスタのターンオン動作のときに第２ローサイド制御信号を選択するローサイドセレクタと、を備える。ハイサイド用デッドタイム回路は、第１ハイサイド制御信号を、外部抵抗の抵抗値に応じた遅延時間、遅延し、遅延ハイサイド制御信号を生成するハイサイド用アナログ遅延回路と、第１ハイサイド制御信号と、遅延ハイサイド制御信号と、を受け、設定ピンの電気的状態に応じた一方を選択し、第２ハイサイド制御信号として出力するハイサイド用セレクタと、を含む。ローサイド用デッドタイム回路は、第１ローサイド制御信号を、外部抵抗の抵抗値に応じた遅延時間、遅延し、遅延ローサイド制御信号を生成するローサイド用アナログ遅延回路と、第１ローサイド制御信号と、遅延ローサイド制御信号と、を受け、設定ピンの電気的状態に応じた一方を選択し、第２ローサイド制御信号として出力するローサイド用セレクタと、を含む。
【0009】
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
【発明の効果】
【0010】
本開示のある態様によれば、ゲートドライバ回路の内部のデッドタイムをゼロに近づけることができる。
【図面の簡単な説明】
【0011】
【発明を実施するための形態】
【0012】
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【0013】
一実施形態に係るゲートドライバ回路は、駆動対象のハイサイドトランジスタおよびローサイドトランジスタの状態を指定するそれぞれが二値の第１制御入力および第２制御入力を受け、第１制御入力および第２制御入力の信号レベルの組み合わせに応じて、ハイサイドトランジスタのオン、オフを規定する第１ハイサイド制御信号と、ローサイドトランジスタのオン、オフを規定する第１ローサイド制御信号と、を生成するロジック回路と、外部抵抗を接続すべき設定ピンと、第１ハイサイド制御信号を受け、第２ハイサイド制御信号を生成するハイサイド用デッドタイム回路と、第１ローサイド制御信号を受け、第２ローサイド制御信号を生成するローサイド用デッドタイム回路と、第１ハイサイド制御信号と、第２ハイサイド制御信号と、を受け、ハイサイドトランジスタのターンオフ動作のときに第１ハイサイド制御信号を選択し、ハイサイドトランジスタのターンオン動作のときに第２ハイサイド制御信号を選択するハイサイドセレクタと、第１ローサイド制御信号と、第２ローサイド制御信号と、を受け、ローサイドトランジスタのターンオフ動作のときに第１ローサイド制御信号を選択し、ローサイドトランジスタのターンオン動作のときに第２ローサイド制御信号を選択するローサイドセレクタと、を備える。ハイサイド用デッドタイム回路は、第１ハイサイド制御信号を、外部抵抗の抵抗値に応じた遅延時間、遅延し、遅延ハイサイド制御信号を生成するハイサイド用アナログ遅延回路と、第１ハイサイド制御信号と、遅延ハイサイド制御信号と、を受け、設定ピンの電気的状態に応じた一方を選択し、第２ハイサイド制御信号として出力するハイサイド用セレクタと、を含む。ローサイド用デッドタイム回路は、第１ローサイド制御信号を、外部抵抗の抵抗値に応じた遅延時間、遅延し、遅延ローサイド制御信号を生成するローサイド用アナログ遅延回路と、第１ローサイド制御信号と、遅延ローサイド制御信号と、を受け、設定ピンの電気的状態に応じた一方を選択し、第２ローサイド制御信号として出力するローサイド用セレクタと、を含む。
【0014】
この構成によると、設定ピンの状態を外部から適切に設定することにより、ハイサイド用アナログ遅延回路とローサイド用アナログ遅延回路が完全にバイパスされるため、ゲートドライブ回路の内部のデッドタイムをゼロに近づけることができる。
【0015】
一実施形態において、ゲートドライバ回路は、外部抵抗の抵抗値に応じた充電電流を生成するアナログ調節回路をさらに備えてもよい。ハイサイド用アナログ遅延回路およびローサイド用アナログ遅延回路はそれぞれ、充電電流によって充電されるキャパシタを含んでもよい。
【0016】
一実施形態において、ゲートドライバ回路は、設定ピンの電圧をしきい値電圧と比較するコンパレータをさらに含んでもよい。ハイサイド用セレクタおよびローサイド用セレクタは、コンパレータの出力に応じて制御されてもよい。
【0017】
一実施形態において、電流源は、第１端が設定ピンと接続された内部抵抗と、第１電極が、内部抵抗の第２端と接続されたトランジスタと、第１入力に基準電圧を受け、第２入力に設定ピンの電圧を受け、出力がトランジスタの制御電極と接続されたオペアンプと、を含んでもよい。
【0018】
一実施形態において、ゲートドライバ回路は、モータの駆動用であってもよい。
【0019】
一実施形態において、ゲートドライバ回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
【0020】
（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
【0021】
本明細書において、「部材Ａが、部材Ｂに接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0022】
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
【0023】
また本明細書に示される波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化されている。
【0024】
図１は、実施形態に係るゲートドライバ回路４００を備えるスイッチング回路５００のブロック図である。スイッチング回路５００は、ハイサイドトランジスタＭ１、ローサイドトランジスタＭ２、ゲートドライバ回路４００、外部コントローラ５１０、キャパシタＣ１を備える。
【0025】
ハイサイドトランジスタＭ１は、入力ライン５０２と出力ライン５０４の間に接続され、ローサイドトランジスタＭ２は、出力ライン５０４と接地ライン５０６の間に接続される。
【0026】
ゲートドライバ回路４００は、外部コントローラ５１０からの制御入力Ｓ１およびＳ２に応じて、ハイサイドトランジスタＭ１およびローサイドトランジスタＭ２の状態を制御する。第１制御入力Ｓ１および第２制御入力Ｓ２はそれぞれ２値のデジタル信号であり、ハイサイドトランジスタＭ１とローサイドトランジスタＭ２は、第１制御入力Ｓ１および第２制御入力Ｓ２のハイ／ローの状態の組み合わせによって、以下の状態を取り得る。
ハイ出力状態φＨ Ｍ１：ＯＮ， Ｍ２：ＯＦＦ
ロー出力状態φＬ Ｍ１：ＯＦＦ， Ｍ２：ＯＮ
ハイインピーダンス状態φＨｚ Ｍ１：ＯＦＦ， Ｍ２：ＯＦＦ
ハイ出力状態φＨ Ｍ１：ＯＮ， Ｍ２：ＯＦＦ
ロー出力状態φＬ Ｍ１：ＯＦＦ， Ｍ２：ＯＮ
ハイインピーダンス状態φＨｚ Ｍ１：ＯＦＦ， Ｍ２：ＯＦＦ
【0027】
第１制御入力Ｓ１および第２制御入力Ｓ２と、ハイ出力状態φＨ、ロー出力状態φＬ、ハイインピーダンス状態φＨｚの対応関係は特に限定されず、任意に決めることができる。
【0028】
ゲートドライバ回路４００は、ハイサイドドライバ４０２、ローサイドドライバ４０４、レベルシフタ４０６、ロジック回路４１０、ハイサイド用デッドタイム回路４２０、ローサイド用デッドタイム回路４３０、ハイサイド用セレクタ４４０、ローサイド用セレクタ４５０を備え、ひとつの半導体基板に集積化されたＩＣ（Integrated Circuit）である。
【0029】
ゲートドライバ回路４００は、入力ピンＩＮ１，ＩＮ２、スイッチングピンＳＷ、ブートストラップピンＢＳＴ、ハイサイドゲートピンＨＧ、ローサイドゲートピンＬＧ、設定ピンＲＳＥＴを備える。
【0030】
第１入力ピンＩＮ１には、第１制御入力Ｓ１が入力され、第２入力ピンＩＮ２には、第２制御入力Ｓ２が入力される。
【0031】
ＢＳＴピンとＳＷピンの間には、ブートストラップ用のキャパシタＣ１が接続される。整流素子Ｄ１は、カソードがＢＳＴピンと接続され、アノードに電源電圧ＶＤＤを受ける。整流素子Ｄ１およびキャパシタＣ１は、ブートストラップ回路を形成しており、ＢＳＴピンと接続されるＢＳＴライン４０８に、ＳＷピンの電圧ＶＳＷよりもＶＤＤ－Ｖｆだけ高いブートストラップ電圧ＶＢＳＴを発生させる。Ｖｆは整流素子Ｄ１の順方向電圧である。整流素子Ｄ１は、スイッチであってもよい。
【0032】
ＳＷピンは、出力ライン５０４と接続される。ＨＧピンはハイサイドトランジスタＭ１のゲートと接続され、ＬＧピンはローサイドトランジスタＭ２のゲートと接続される。ＲＳＥＴピンには、外部抵抗Ｒ１が接続される。
【0033】
ロジック回路４１０は、第１制御入力Ｓ１および第２制御入力Ｓ２を受け、それらの信号レベルの組み合わせに応じて、ハイサイドトランジスタＭ１のオン、オフを指示する第１ハイサイド制御信号ＳＨ１と、ローサイドトランジスタＭ２のオン、オフを指示する第１ローサイド制御信号ＳＬ１を生成する。
【0034】
一実施例において、制御入力Ｓ１，Ｓ２と、制御信号ＳＨ１，ＳＬ１は以下のように対応付けてもよい。
Ｓ１＝０，Ｓ２＝０ ＳＨ１＝Ｌ，ＳＨ２＝Ｌ （φＨｚ）
Ｓ１＝０，Ｓ２＝１ ＳＨ１＝Ｌ，ＳＬ１＝Ｈ （φＬ）
Ｓ１＝１，Ｓ２＝０ ＳＨ１＝Ｈ，ＳＬ１＝Ｌ （φＨ）
Ｓ１＝１，Ｓ２＝１ ＳＨ１＝Ｌ，ＳＨ２＝Ｌ （φＨｚ）
Ｓ１＝０，Ｓ２＝０ ＳＨ１＝Ｌ，ＳＨ２＝Ｌ （φＨｚ）
Ｓ１＝０，Ｓ２＝１ ＳＨ１＝Ｌ，ＳＬ１＝Ｈ （φＬ）
Ｓ１＝１，Ｓ２＝０ ＳＨ１＝Ｈ，ＳＬ１＝Ｌ （φＨ）
Ｓ１＝１，Ｓ２＝１ ＳＨ１＝Ｌ，ＳＨ２＝Ｌ （φＨｚ）
【0035】
別の実施例において、制御入力Ｓ１，Ｓ２と、制御信号ＳＨ１，ＳＬ１は以下のように対応付けてもよい。
Ｓ１＝０，Ｓ２＝０ ＳＨ１＝Ｌ，ＳＨ２＝Ｌ （φＨｚ）
Ｓ１＝１，Ｓ２＝０ ＳＨ１＝Ｌ，ＳＬ１＝Ｌ （φＨｚ）
Ｓ１＝０，Ｓ２＝１ ＳＨ１＝Ｌ，ＳＬ１＝Ｈ （φＬ）
Ｓ１＝１，Ｓ２＝１ ＳＨ１＝Ｈ，ＳＨ２＝Ｌ （φＨ）
Ｓ１＝０，Ｓ２＝０ ＳＨ１＝Ｌ，ＳＨ２＝Ｌ （φＨｚ）
Ｓ１＝１，Ｓ２＝０ ＳＨ１＝Ｌ，ＳＬ１＝Ｌ （φＨｚ）
Ｓ１＝０，Ｓ２＝１ ＳＨ１＝Ｌ，ＳＬ１＝Ｈ （φＬ）
Ｓ１＝１，Ｓ２＝１ ＳＨ１＝Ｈ，ＳＨ２＝Ｌ （φＨ）
【0036】
ハイサイド用デッドタイム回路４２０は、第１ハイサイド制御信号ＳＨ１を受け、第２ハイサイド制御信号ＳＨ２を生成する。第２ハイサイド制御信号ＳＨ２は、第１ハイサイド制御信号ＳＨ１の遅延信号である。ハイサイド用デッドタイム回路４２０は、第１ローサイド制御信号ＳＬ１を受け、第２ローサイド制御信号ＳＬ２を生成する。第２ローサイド制御信号ＳＬ２は、第１ローサイド制御信号ＳＬ１の遅延信号である。
【0037】
ハイサイド用デッドタイム回路４２０およびローサイド用デッドタイム回路４３０の遅延量τｄは、外部抵抗Ｒ１の抵抗値に応じて設定可能である。アナログ調節回路４６０は、外部抵抗Ｒ１の抵抗値に応じたアナログ信号Ａ１を生成する。ハイサイド用デッドタイム回路４２０およびローサイド用デッドタイム回路４３０の遅延時間τｄは、アナログ信号Ａ１に応じて定まる。たとえばアナログ信号Ａ１は、外部抵抗Ｒ１の抵抗値に応じた電流量をもつ電流信号であってもよい。
【0038】
ハイサイド用セレクタ４４０は、第１ハイサイド制御信号ＳＨ１と、第２ハイサイド制御信号ＳＨ２と、を受け、第３ハイサイド制御信号ＳＨ３を出力する。ハイサイド用セレクタ４４０は、ロジック回路４１０からのエッジ選択信号Ｓ４Ｈに応じて、ハイサイドトランジスタＭ１のターンオフ動作のときに第１ハイサイド制御信号ＳＨ１を選択し、ハイサイドトランジスタＭ１のターンオン動作のときに第２ハイサイド制御信号ＳＨ２を選択する。つまり第３ハイサイド制御信号ＳＨ３のポジティブエッジは、第２ハイサイド制御信号ＳＨ２と一致し、第３ハイサイド制御信号ＳＨ３のネガティブエッジは、第１ハイサイド制御信号ＳＨ１と一致する。
【0039】
ローサイド用セレクタ４５０は、第１ローサイド制御信号ＳＬ１と、第２ローサイド制御信号ＳＬ２と、を受け、第３ローサイド制御信号ＳＬ３を出力する。ローサイド用セレクタ４５０は、ロジック回路４１０からのエッジ選択信号Ｓ４Ｌに応じて、ローサイドトランジスタＭ２のターンオフ動作のときに第１ローサイド制御信号ＳＬ１を選択し、ローサイドトランジスタＭ２のターンオン動作のときに第２ローサイド制御信号ＳＬ２のを選択する。つまり第３ローサイド制御信号ＳＬ３のポジティブエッジは、第２ローサイド制御信号ＳＬ２と一致し、第３ローサイド制御信号ＳＬ３のネガティブエッジは、第１ローサイド制御信号ＳＬ１と一致する。
【0040】
レベルシフタ４０６は、ハイサイド用セレクタ４４０の出力信号ＳＨ３をレベルシフトアップする。ハイサイドドライバ４０２は、レベルシフト後の信号ＳＨ４にもとづいて、ハイサイドトランジスタＭ１を駆動する。
【0041】
ローサイドドライバ４０４は、ローサイド用セレクタ４５０の出力信号ＳＬ３にもとづいてローサイドトランジスタＭ２を駆動する。
【0042】
ゲートドライバ回路４００は、ユーザ（スイッチング回路５００の設計者）が、外部抵抗Ｒ１の抵抗値に応じて決まるデッドタイム（内部デッドタイム）を利用する第１モードと、内部デッドタイムを利用しない第２モードと、を選択して使用することができる。モード判定部４７０は、第１モードと第２モードを判定する。モード判定部４７０は、モードを示す判定信号Ｓ５を、ハイサイド用デッドタイム回路４２０およびローサイド用デッドタイム回路４３０に供給する。
【0043】
ハイサイド用デッドタイム回路４２０およびローサイド用デッドタイム回路４３０は、判定信号Ｓ５が第１モードを指示するときイネーブル状態となり、判定信号Ｓ５が第２モードを指示するときディセーブル状態となる。ハイサイド用デッドタイム回路４２０（４３０）は、イネーブル状態において、入力信号ＳＨ１（ＳＬ１）に、アナログ信号Ａ１に応じた遅延を与える。ハイサイド用デッドタイム回路４２０（４３０）はディセーブル状態において、入力信号ＳＨ１（ＳＬ１）を遅延せずにそのまま出力する。
【0044】
図２は、ゲートドライバ回路４００の一部分の具体的な構成例を示す回路図である。図２には、アナログ調節回路４６０、ハイサイド用デッドタイム回路４２０、ローサイド用デッドタイム回路４３０、モード判定部４７０の構成が示される。
【0045】
アナログ調節回路４６０は、抵抗Ｒ２、トランジスタＭ３、オペアンプ４６２、カレントミラー回路４６４を含む。抵抗Ｒ２、トランジスタＭ３およびオペアンプ４６２は、外部抵抗Ｒ１とともに、定電流源を構成する。
【0046】
抵抗Ｒ２の第１端はＲＳＥＴピンと接続される。トランジスタＭ３の第１電極（ソース）は、抵抗Ｒ２の第２端と接続される。オペアンプ４６２の第１入力（非反転入力端子）には基準電圧ＶＲＥＦが印加される。オペアンプ４６２の第２入力（反転入力端子）はトランジスタＭ３のソースと接続される。トランジスタＭ３には、
Ｉ１＝ＶＲＥＦ／（Ｒ１＋Ｒ２）
の電流量の電流Ｉ１が流れる。カレントミラー回路４６４は、電流Ｉ１を折り返し、アナログ信号Ａ１である充電電流Ｉ２,Ｉ３を、ハイサイド用デッドタイム回路４２０およびローサイド用デッドタイム回路４３０に供給する。
Ｉ１＝ＶＲＥＦ／（Ｒ１＋Ｒ２）
の電流量の電流Ｉ１が流れる。カレントミラー回路４６４は、電流Ｉ１を折り返し、アナログ信号Ａ１である充電電流Ｉ２,Ｉ３を、ハイサイド用デッドタイム回路４２０およびローサイド用デッドタイム回路４３０に供給する。
【0047】
ハイサイド用デッドタイム回路４２０は、アナログ遅延回路４２２およびセレクタ４２４を含む。
【0048】
アナログ遅延回路４２２は、キャパシタを利用して構成される。たとえばアナログ遅延回路４２２は、キャパシタＣ２を含み、第１ハイサイド制御信号ＳＨ１の遷移をトリガーとして、充電電流Ｉ２によるキャパシタＣ２の充電を開始する。そしてキャパシタＣ２に所定幅ΔＶの電圧変化が発生すると、遅延ハイサイド制御信号ＳＨ１ｄを変化させる。アナログ遅延回路４２２は公知技術を利用して構成することができる。アナログ遅延回路４２２の遅延時間τｄは、充電電流Ｉ１に反比例し、したがって（Ｒ１＋Ｒ２）に比例する。つまり遅延時間τｄは、外部抵抗Ｒ１の抵抗値が大きいほど長く、外部抵抗Ｒ１の抵抗値が小さいほど短くなる。
【0049】
セレクタ４２４は、遅延ハイサイド制御信号ＳＨ１ｄと、第１ハイサイド制御信号ＳＨ１と、を受ける。セレクタ４２４は、ＲＳＥＴピンの電気的状態に応じた一方を選択し、第２ハイサイド制御信号ＳＨ２として出力する。
【0050】
本実施例では、モード判定部４７０は、ＲＳＥＴピンの電気的状態にもとづいて、モードを判定する。モード判定部４７０は、コンパレータ４７２を含む。コンパレータ４７２は、ＲＳＥＴピンの電圧ＶＲＳＥＴを所定のしきい値電圧ＶＴＨと比較し、比較結果に応じて、内部デッドタイムの無効・無効を示す判定信号Ｓ５を生成する。
【0051】
ＲＳＥＴピンの電圧は、以下の式で表される。
ＶＲＳＥＴ＝ＶＲＥＦ×Ｒ１／（Ｒ１＋Ｒ２）
つまり、抵抗値Ｒ１が高いほど、言い換えると、遅延時間τｄが長いほど、ＶＲＳＥＴは高くなり、抵抗値Ｒ１が低いほど、言い換えると、遅延時間τｄが短いほど、ＶＲＳＥＴは低くなる。
ＶＲＳＥＴ＝ＶＲＥＦ×Ｒ１／（Ｒ１＋Ｒ２）
つまり、抵抗値Ｒ１が高いほど、言い換えると、遅延時間τｄが長いほど、ＶＲＳＥＴは高くなり、抵抗値Ｒ１が低いほど、言い換えると、遅延時間τｄが短いほど、ＶＲＳＥＴは低くなる。
【0052】
たとえば、判定信号Ｓ５は、ＶＲＳＥＴ＞ＶＴＨのときに内部デッドタイムが有効であることを示す第１レベル（ここではハイ）をとり、ＶＲＳＥＴ＜ＶＴＨのときに内部デッドタイムが無効であることを示す第２レベル（ここではロー）をとる。
【0053】
セレクタ４２４は、判定信号Ｓ５が第１レベルであるとき、アナログ遅延回路４２２によって遅延された遅延ハイサイド制御信号ＳＨ１ｄを選択し、判定信号Ｓ５が第２レベルであるとき、遅延される前のハイサイド制御信号ＳＨ１を選択する。
【0054】
ローサイド用デッドタイム回路４３０は、アナログ遅延回路４３２およびセレクタ４３４を含み、ハイサイド用デッドタイム回路４２０と同様に構成され、また同様に動作する。
【0055】
以上がゲートドライバ回路４００の構成である。続いてその動作を説明する。
【0056】
【0057】
ハイサイド用デッドタイム回路４２０の遅延時間τｄは、Ｒ１＋Ｒ２に比例する。ＲＳＥＴピンの電圧ＶＲＳＥＴは、外部抵抗Ｒ１の抵抗値が低いほど、低くなる。ＲＳＥＴピンの電圧ＶＲＳＥＴがしきい値電圧ＶＴＨより高い範囲では、判定信号Ｓ５は第１レベルとなり、アナログ遅延回路４２２の遅延時間τｄが、内部デッドタイムの長さとなる。
【0058】
ＶＲＳＥＴ＝ＶＴＨとなるときの外部抵抗Ｒ１の抵抗値をＲ０とするとき、Ｒ１＞Ｒ０の範囲において、内部デッドタイムの長さは、Ｒ１に対して線形に変化する。
【0059】
Ｒ１＜Ｒ０の範囲では、判定信号Ｓ５が第２レベルとなり、アナログ遅延回路４２２はバイパスされる。その結果、内部デッドタイムの長さは、遅延時間τｄとは無関係にゼロとなる。
【0060】
ゲートドライバ回路４００は、ユーザ（スイッチング回路５００の設計者）が、内部デッドタイムを利用した第１モードと、内部デッドタイムを利用しない第２モードと、を選択して使用することができる。
【0061】
（第１モード）
第１モードでは、デッドタイムの制御が、ゲートドライバ回路４００に委ねられる。ユーザは、所望の内部デッドタイムに対応する抵抗値を有する外部抵抗Ｒ１をＲＳＥＴピンに接続する。このときの外部抵抗Ｒ１の抵抗値はＲ０よりも高い。
第１モードでは、デッドタイムの制御が、ゲートドライバ回路４００に委ねられる。ユーザは、所望の内部デッドタイムに対応する抵抗値を有する外部抵抗Ｒ１をＲＳＥＴピンに接続する。このときの外部抵抗Ｒ１の抵抗値はＲ０よりも高い。
【0062】
図４は、第１モードを説明するタイムチャートである。第１モードでは、第１制御入力Ｓ１と第２制御入力Ｓ２の組み合わせによって決まる状態（入力ステート）は、ハイ出力状態φＨとロー出力状態φＬを交互に繰り返す。
【0063】
第１モードでは、遅延ハイサイド制御信号ＳＨ１ｄが第２ハイサイド制御信号ＳＨ２として使用され、遅延ローサイド制御信号ＳＬ１ｄが第２ローサイド制御信号ＳＬ２として使用される。第３ハイサイド制御信号ＳＨ３と第３ローサイド制御信号ＳＬ３の組み合わせによって決まる状態（出力ステート）は、ハイインピーダンス状態φＨｚを含んでおり、ハイインピーダンス状態φＨｚの長さは、遅延時間τｄである。
【0064】
（第２モード）
第２モードでは、外部コントローラ５１０がデッドタイムの制御を行い、ゲートドライバ回路４００の内部デッドタイムが無効化される。ユーザは、Ｒ０よりも低い抵抗値を有する外部抵抗Ｒ１を、ＲＳＥＴピンに接続する。
第２モードでは、外部コントローラ５１０がデッドタイムの制御を行い、ゲートドライバ回路４００の内部デッドタイムが無効化される。ユーザは、Ｒ０よりも低い抵抗値を有する外部抵抗Ｒ１を、ＲＳＥＴピンに接続する。
【0065】
図５は、第２モードを説明するタイムチャートである。第２モードでは、第１制御入力Ｓ１と第２制御入力Ｓ２の組み合わせによって決まる状態（入力ステート）は、ハイ出力状態φＨ、ハイインピーダンス状態φＨｚ、ロー出力状態φＬ、ハイインピーダンス状態φＨｚを順に繰り返す。ハイインピーダンス状態φＨｚは、デッドタイムに相当する。
【0066】
第２モードでは、第１ハイサイド制御信号ＳＨ１が第２ハイサイド制御信号ＳＨ２として使用され、第１ローサイド制御信号ＳＬ１が第２ローサイド制御信号ＳＬ２として使用される。遅延ハイサイド制御信号ＳＨ１ｄおよび遅延ローサイド制御信号ＳＬ１ｄは使用されない。
【0067】
第３ハイサイド制御信号ＳＨ３と第３ローサイド制御信号ＳＬ３の組み合わせによって決まる状態（出力ステート）は、ハイインピーダンス状態φＨｚを含んでおり、ハイインピーダンス状態φＨｚの長さＴｄは、制御入力Ｓ１，Ｓ２のみによって決まり、外部抵抗Ｒ１の抵抗値、すなわちアナログ遅延回路４２２の遅延時間τｄとは無関係となる。つまりゲートドライバ回路４００では、第２モードを選択することで、内部デッドタイムを限りなくゼロに近づけることができる。
【0068】
ゲートドライバ回路４００の利点は、比較技術との対比によって明確となる。比較技術では、図２のセレクタ４２４が省略されており、常に、ＳＨ２＝ＳＨ１ｄである。比較技術において、デッドタイムを外部コントローラ５１０において制御したい場合、外部抵抗Ｒ１の抵抗値を限りなく小さくして、アナログ遅延回路４２２の遅延時間τｄを短くする。ただし遅延時間τｄは完全にはゼロにできないため、外部コントローラ５１０において設定したデッドタイムに、内部デッドタイムが加算されることとなり、効率が悪化する。
【0069】
実施形態に係るゲートドライバ回路４００では、デッドタイムを外部コントローラ５１０において制御する場合に、アナログ遅延回路４２２をバイパスし、内部デッドタイムを限りなくゼロに近づけることができるため、効率を改善できる。
【0070】
続いてゲートドライバ回路４００の用途を説明する。
【0071】
図６は、ゲートドライバ回路４００を備えるモータ制御システム６００の回路図である。モータ制御システム６００は、モータ６０２、マイクロコントローラ６１０、三相ゲートドライバ回路６２０を備える。この例ではモータ６０２は３相モータであり、三相ゲートドライバ回路６２０は、３相分のゲートドライバ回路４００Ａ，４００Ｂ，４００Ｃを備える。マイクロコントローラ６１０は、モータ６０２の状態（たとえば回転数や可動子の位置）が目標とする状態に近づくように、３相の制御信号を生成し、三相ゲートドライバ回路６２０に供給する。ＲＳＥＴピンは３相で共通化される。
【0072】
なおゲートドライバ回路４００の用途はモータドライバに限定されず、スイッチング回路を備えるさまざまなアプリケーションに利用できる。
【0073】
（付記）
本明細書には以下の技術が開示される。
本明細書には以下の技術が開示される。
【0074】
（項目１）
駆動対象のハイサイドトランジスタおよびローサイドトランジスタの状態を指定するそれぞれが二値の第１制御入力および第２制御入力を受け、前記第１制御入力および前記第２制御入力の信号レベルの組み合わせに応じて、前記ハイサイドトランジスタのオン、オフを規定する第１ハイサイド制御信号と、前記ローサイドトランジスタのオン、オフを規定する第１ローサイド制御信号と、を生成するロジック回路と、
外部抵抗を接続すべき設定ピンと、
前記第１ハイサイド制御信号を受け、第２ハイサイド制御信号を生成するハイサイド用デッドタイム回路と、
前記第１ローサイド制御信号を受け、第２ローサイド制御信号を生成するローサイド用デッドタイム回路と、
前記第１ハイサイド制御信号と、前記第２ハイサイド制御信号と、を受け、前記ハイサイドトランジスタのターンオフ動作のときに前記第１ハイサイド制御信号を選択し、前記ハイサイドトランジスタのターンオン動作のときに前記第２ハイサイド制御信号を選択するハイサイドセレクタと、
前記第１ローサイド制御信号と、前記第２ローサイド制御信号と、を受け、前記ローサイドトランジスタのターンオフ動作のときに前記第１ローサイド制御信号を選択し、前記ローサイドトランジスタのターンオン動作のときに前記第２ローサイド制御信号を選択するローサイドセレクタと、
を備え、
前記ハイサイド用デッドタイム回路は、
前記第１ハイサイド制御信号を、前記外部抵抗の抵抗値に応じた遅延時間、遅延し、遅延ハイサイド制御信号を生成するハイサイド用アナログ遅延回路と、
前記第１ハイサイド制御信号と、前記遅延ハイサイド制御信号と、を受け、前記設定ピンの電気的状態に応じた一方を選択し、前記第２ハイサイド制御信号として出力するハイサイド用セレクタと、
を含み、
前記ローサイド用デッドタイム回路は、
前記第１ローサイド制御信号を、前記外部抵抗の抵抗値に応じた遅延時間、遅延し、遅延ローサイド制御信号を生成するローサイド用アナログ遅延回路と、
前記第１ローサイド制御信号と、前記遅延ローサイド制御信号と、を受け、前記設定ピンの電気的状態に応じた一方を選択し、前記第２ローサイド制御信号として出力するハイサイド用セレクタと、
を含む、ゲートドライバ回路。
駆動対象のハイサイドトランジスタおよびローサイドトランジスタの状態を指定するそれぞれが二値の第１制御入力および第２制御入力を受け、前記第１制御入力および前記第２制御入力の信号レベルの組み合わせに応じて、前記ハイサイドトランジスタのオン、オフを規定する第１ハイサイド制御信号と、前記ローサイドトランジスタのオン、オフを規定する第１ローサイド制御信号と、を生成するロジック回路と、
外部抵抗を接続すべき設定ピンと、
前記第１ハイサイド制御信号を受け、第２ハイサイド制御信号を生成するハイサイド用デッドタイム回路と、
前記第１ローサイド制御信号を受け、第２ローサイド制御信号を生成するローサイド用デッドタイム回路と、
前記第１ハイサイド制御信号と、前記第２ハイサイド制御信号と、を受け、前記ハイサイドトランジスタのターンオフ動作のときに前記第１ハイサイド制御信号を選択し、前記ハイサイドトランジスタのターンオン動作のときに前記第２ハイサイド制御信号を選択するハイサイドセレクタと、
前記第１ローサイド制御信号と、前記第２ローサイド制御信号と、を受け、前記ローサイドトランジスタのターンオフ動作のときに前記第１ローサイド制御信号を選択し、前記ローサイドトランジスタのターンオン動作のときに前記第２ローサイド制御信号を選択するローサイドセレクタと、
を備え、
前記ハイサイド用デッドタイム回路は、
前記第１ハイサイド制御信号を、前記外部抵抗の抵抗値に応じた遅延時間、遅延し、遅延ハイサイド制御信号を生成するハイサイド用アナログ遅延回路と、
前記第１ハイサイド制御信号と、前記遅延ハイサイド制御信号と、を受け、前記設定ピンの電気的状態に応じた一方を選択し、前記第２ハイサイド制御信号として出力するハイサイド用セレクタと、
を含み、
前記ローサイド用デッドタイム回路は、
前記第１ローサイド制御信号を、前記外部抵抗の抵抗値に応じた遅延時間、遅延し、遅延ローサイド制御信号を生成するローサイド用アナログ遅延回路と、
前記第１ローサイド制御信号と、前記遅延ローサイド制御信号と、を受け、前記設定ピンの電気的状態に応じた一方を選択し、前記第２ローサイド制御信号として出力するハイサイド用セレクタと、
を含む、ゲートドライバ回路。
【0075】
（項目２）
前記外部抵抗の抵抗値に応じた充電電流を生成するアナログ調節回路をさらに備え、
前記ハイサイド用アナログ遅延回路および前記ローサイド用アナログ遅延回路はそれぞれ、前記充電電流によって充電されるキャパシタを含む、項目１に記載のゲートドライバ回路。
前記外部抵抗の抵抗値に応じた充電電流を生成するアナログ調節回路をさらに備え、
前記ハイサイド用アナログ遅延回路および前記ローサイド用アナログ遅延回路はそれぞれ、前記充電電流によって充電されるキャパシタを含む、項目１に記載のゲートドライバ回路。
【0076】
（項目３）
前記設定ピンの電圧をしきい値電圧と比較するコンパレータをさらに備え、
前記ハイサイド用セレクタおよび前記ローサイド用セレクタは、前記コンパレータの出力に応じて制御される、項目２に記載のゲートドライバ回路。
前記設定ピンの電圧をしきい値電圧と比較するコンパレータをさらに備え、
前記ハイサイド用セレクタおよび前記ローサイド用セレクタは、前記コンパレータの出力に応じて制御される、項目２に記載のゲートドライバ回路。
【0077】
（項目４）
前記アナログ調節回路は、
第１端が前記設定ピンと接続された内部抵抗と、
第１電極が、前記内部抵抗の第２端と接続されたトランジスタと、
第１入力に基準電圧を受け、第２入力に前記設定ピンの電圧を受け、出力が前記トランジスタの制御電極と接続されたオペアンプと、
を含む、項目２または３に記載のゲートドライバ回路。
前記アナログ調節回路は、
第１端が前記設定ピンと接続された内部抵抗と、
第１電極が、前記内部抵抗の第２端と接続されたトランジスタと、
第１入力に基準電圧を受け、第２入力に前記設定ピンの電圧を受け、出力が前記トランジスタの制御電極と接続されたオペアンプと、
を含む、項目２または３に記載のゲートドライバ回路。
【0078】
（項目５）
モータの駆動用である、項目１から４のいずれかに記載のゲートドライバ回路。
モータの駆動用である、項目１から４のいずれかに記載のゲートドライバ回路。
【0079】
（項目６）
ひとつの半導体基板に一体集積化される、項目１から５のいずれかに記載のゲートドライバ回路。
ひとつの半導体基板に一体集積化される、項目１から５のいずれかに記載のゲートドライバ回路。
【符号の説明】
【0080】
５００ スイッチング回路
５０２ 入力ライン
５０４ 出力ライン
５０６ 接地ライン
Ｃ１ キャパシタ
５１０ 外部コントローラ
４００ ゲートドライバ回路
４０２ ハイサイドドライバ
４０４ ローサイドドライバ
４０６ レベルシフタ
Ｍ１ ハイサイドトランジスタ
Ｍ２ ローサイドトランジスタ
４１０ ロジック回路
ＲＳＥＴ 設定ピン
４２０ ハイサイド用デッドタイム回路
４２２ アナログ遅延回路
４２４ セレクタ
４２６ コンパレータ
４３０ ローサイド用デッドタイム回路
４４０ ハイサイド用セレクタ
４５０ ローサイド用セレクタ
Ｒ１ 外部抵抗
Ｓ１ 第１制御入力
Ｓ２ 第２制御入力
ＳＨ１ 第１ハイサイド制御信号
ＳＨ２ 第２ハイサイド制御信号
ＳＬ１ 第１ローサイド制御信号
ＳＬ２ 第２ローサイド制御信号
４６０ アナログ調節回路
４７０ モード判定部
４７２ コンパレータ
５０２ 入力ライン
５０４ 出力ライン
５０６ 接地ライン
Ｃ１ キャパシタ
５１０ 外部コントローラ
４００ ゲートドライバ回路
４０２ ハイサイドドライバ
４０４ ローサイドドライバ
４０６ レベルシフタ
Ｍ１ ハイサイドトランジスタ
Ｍ２ ローサイドトランジスタ
４１０ ロジック回路
ＲＳＥＴ 設定ピン
４２０ ハイサイド用デッドタイム回路
４２２ アナログ遅延回路
４２４ セレクタ
４２６ コンパレータ
４３０ ローサイド用デッドタイム回路
４４０ ハイサイド用セレクタ
４５０ ローサイド用セレクタ
Ｒ１ 外部抵抗
Ｓ１ 第１制御入力
Ｓ２ 第２制御入力
ＳＨ１ 第１ハイサイド制御信号
ＳＨ２ 第２ハイサイド制御信号
ＳＬ１ 第１ローサイド制御信号
ＳＬ２ 第２ローサイド制御信号
４６０ アナログ調節回路
４７０ モード判定部
４７２ コンパレータ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】