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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024118307
(43)【公開日】2024-08-30
(54)【発明の名称】ΔΣ変調器およびΔΣ型Ａ／Ｄコンバータ
(51)【国際特許分類】
H03M 3/02 20060101AFI20240823BHJP
【ＦＩ】
H03M3/02
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2023024663
(22)【出願日】2023-02-20
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】伊藤 謹司
【テーマコード（参考）】
5J064
【Ｆターム（参考）】
5J064BA03
5J064BC06
5J064BC07
5J064BC08
5J064BC10
5J064BC11
5J064BC15
5J064BC16
(57)【要約】
【課題】ΔΣ変調器の低消費電力化を可能とする技術を提供する。
【解決手段】アナログの入力信号をデジタルの出力信号に変換するΔΣ変調器１０は、デジタルの出力信号をアナログの帰還信号に変換するＤ／Ａコンバータ１６と、アナログの入力信号に応じた信号と帰還信号に応じた信号との差分に応じた信号を積分する積分回路１２と、積分回路１２の出力信号を量子化し、デジタルの出力信号を生成する量子化器１４と、を備える。積分回路１２は、直列に接続された複数の積分器を含む。複数の積分器のそれぞれは、入力される信号をサンプリングするサンプリング回路と、サンプリング回路のサンプリング結果に応じた信号を出力する増幅器とを有し、サンプリング回路によるサンプリングと増幅器による出力のホールドとが交互に繰り返されるように制御される。複数の積分器の少なくとも１つは、ホールドの時間がサンプリングの時間よりも長くなるように制御される。
【選択図】図８
【解決手段】アナログの入力信号をデジタルの出力信号に変換するΔΣ変調器１０は、デジタルの出力信号をアナログの帰還信号に変換するＤ／Ａコンバータ１６と、アナログの入力信号に応じた信号と帰還信号に応じた信号との差分に応じた信号を積分する積分回路１２と、積分回路１２の出力信号を量子化し、デジタルの出力信号を生成する量子化器１４と、を備える。積分回路１２は、直列に接続された複数の積分器を含む。複数の積分器のそれぞれは、入力される信号をサンプリングするサンプリング回路と、サンプリング回路のサンプリング結果に応じた信号を出力する増幅器とを有し、サンプリング回路によるサンプリングと増幅器による出力のホールドとが交互に繰り返されるように制御される。複数の積分器の少なくとも１つは、ホールドの時間がサンプリングの時間よりも長くなるように制御される。
【選択図】図８
【特許請求の範囲】
【請求項1】
アナログの入力信号をデジタルの出力信号に変換するΔΣ変調器であって、
前記デジタルの出力信号をアナログの帰還信号に変換するＤ／Ａコンバータと、
前記アナログの入力信号に応じた信号と前記帰還信号に応じた信号との差分に応じた信号を積分する積分回路と、
前記積分回路の出力信号を量子化し、前記デジタルの出力信号を生成する量子化器と、を備え、
前記積分回路は、直列に接続された複数の積分器を含み、
前記複数の積分器のそれぞれは、入力される信号をサンプリングするサンプリング回路と、前記サンプリング回路のサンプリング結果に応じた信号を出力する増幅器とを有し、前記サンプリング回路によるサンプリングと前記増幅器による出力のホールドとが交互に繰り返されるように制御され、
前記複数の積分器の少なくとも１つは、前記ホールドの時間が前記サンプリングの時間よりも長くなるように制御される、
ΔΣ変調器。
前記デジタルの出力信号をアナログの帰還信号に変換するＤ／Ａコンバータと、
前記アナログの入力信号に応じた信号と前記帰還信号に応じた信号との差分に応じた信号を積分する積分回路と、
前記積分回路の出力信号を量子化し、前記デジタルの出力信号を生成する量子化器と、を備え、
前記積分回路は、直列に接続された複数の積分器を含み、
前記複数の積分器のそれぞれは、入力される信号をサンプリングするサンプリング回路と、前記サンプリング回路のサンプリング結果に応じた信号を出力する増幅器とを有し、前記サンプリング回路によるサンプリングと前記増幅器による出力のホールドとが交互に繰り返されるように制御され、
前記複数の積分器の少なくとも１つは、前記ホールドの時間が前記サンプリングの時間よりも長くなるように制御される、
ΔΣ変調器。
【請求項2】
前記複数の積分器のうちの１段目の積分器は、前記ホールドの時間が前記サンプリングの時間よりも長くなるように制御される、
請求項１に記載のΔΣ変調器。
請求項１に記載のΔΣ変調器。
【請求項3】
前記サンプリング回路は、前記サンプリングを行うためのキャパシタと、前記キャパシタに接続されたサンプリングスイッチと、前記キャパシタに接続された出力スイッチとを有し、フェーズφ１とフェーズφ２とが交互に繰り返されるように制御され、
前記フェーズφ１は、前記サンプリングスイッチがオンとなり、前記出力スイッチがオフとなり、前記キャパシタが、前記サンプリング回路に入力される信号に応じた電荷を蓄積することによって、前記サンプリングを行うフェーズであり、
前記フェーズφ２は、前記サンプリングスイッチがオフとなり、前記出力スイッチがオンとなり、前記増幅器による出力がホールドされるフェーズであり、
前記フェーズφ２の時間は、前記フェーズφ１の時間よりも長い、
請求項１に記載のΔΣ変調器。
前記フェーズφ１は、前記サンプリングスイッチがオンとなり、前記出力スイッチがオフとなり、前記キャパシタが、前記サンプリング回路に入力される信号に応じた電荷を蓄積することによって、前記サンプリングを行うフェーズであり、
前記フェーズφ２は、前記サンプリングスイッチがオフとなり、前記出力スイッチがオンとなり、前記増幅器による出力がホールドされるフェーズであり、
前記フェーズφ２の時間は、前記フェーズφ１の時間よりも長い、
請求項１に記載のΔΣ変調器。
【請求項4】
クロック信号に基づいて第１区間と第２区間とが交互に繰り返される信号を生成し、生成した信号に基づいて前記サンプリング回路を制御する制御部をさらに備え、
前記第１区間は、前記クロック信号のＭサイクル（Ｍ：自然数）に対応する、ハイまたはローの区間であり、
前記第２区間は、前記Ｍサイクルに続くＮサイクル（Ｎ：自然数）に対応する、前記第１区間とは逆のハイまたはローの区間であり、
前記Ｍおよび前記Ｎは、Ｎ＞Ｍを満たし、
前記制御部は、生成した信号に基づいて、前記第１区間において前記サンプリング回路が前記フェーズφ１となり、前記第２区間において前記サンプリング回路が前記フェーズφ２となるように、前記サンプリングスイッチおよび前記出力スイッチを制御する、
請求項３に記載のΔΣ変調器。
前記第１区間は、前記クロック信号のＭサイクル（Ｍ：自然数）に対応する、ハイまたはローの区間であり、
前記第２区間は、前記Ｍサイクルに続くＮサイクル（Ｎ：自然数）に対応する、前記第１区間とは逆のハイまたはローの区間であり、
前記Ｍおよび前記Ｎは、Ｎ＞Ｍを満たし、
前記制御部は、生成した信号に基づいて、前記第１区間において前記サンプリング回路が前記フェーズφ１となり、前記第２区間において前記サンプリング回路が前記フェーズφ２となるように、前記サンプリングスイッチおよび前記出力スイッチを制御する、
請求項３に記載のΔΣ変調器。
【請求項5】
クロック信号に基づく信号を生成する遅延回路と、ＡＮＤ回路と、前記ＡＮＤ回路の出力に基づいて前記サンプリング回路を制御する制御回路とを有する制御部をさらに備え、
前記遅延回路は、前記クロック信号の半サイクルをＴｃｋとして、前記クロック信号をΔＴ（０＜ΔＴ＜Ｔｃｋ）遅延させた信号を生成し、
前記ＡＮＤ回路は、前記クロック信号を第１入力とし、前記遅延回路が生成した信号を第２入力として、Ｔｃｋ－ΔＴの長さの第１区間とＴｃｋ＋ΔＴｃｋの長さの第２区間とが交互に繰り返される信号を生成し、
前記制御回路は、前記ＡＮＤ回路が生成した信号に基づいて、前記第１区間において前記サンプリング回路が前記フェーズφ１となり、前記第２区間において前記サンプリング回路が前記フェーズφ２となるように、前記サンプリングスイッチおよび前記出力スイッチを制御する、
請求項３に記載のΔΣ変調器。
前記遅延回路は、前記クロック信号の半サイクルをＴｃｋとして、前記クロック信号をΔＴ（０＜ΔＴ＜Ｔｃｋ）遅延させた信号を生成し、
前記ＡＮＤ回路は、前記クロック信号を第１入力とし、前記遅延回路が生成した信号を第２入力として、Ｔｃｋ－ΔＴの長さの第１区間とＴｃｋ＋ΔＴｃｋの長さの第２区間とが交互に繰り返される信号を生成し、
前記制御回路は、前記ＡＮＤ回路が生成した信号に基づいて、前記第１区間において前記サンプリング回路が前記フェーズφ１となり、前記第２区間において前記サンプリング回路が前記フェーズφ２となるように、前記サンプリングスイッチおよび前記出力スイッチを制御する、
請求項３に記載のΔΣ変調器。
【請求項6】
前記複数の積分器は、遅延器による遅延を受けた信号を出力する第１積分器と、遅延器による遅延を受けていない信号を出力する第２積分器とを含み、
前記第１積分器および前記第２積分器は、前記積分回路の出力信号が収束するように配置される、
請求項１に記載のΔΣ変調器。
前記第１積分器および前記第２積分器は、前記積分回路の出力信号が収束するように配置される、
請求項１に記載のΔΣ変調器。
【請求項7】
前記増幅器に入力されるバイアス電流を調整する電流調整回路をさらに備え、
前記増幅器は、前記バイアス電流に応じた速度で動作する、
請求項１に記載のΔΣ変調器。
前記増幅器は、前記バイアス電流に応じた速度で動作する、
請求項１に記載のΔΣ変調器。
【請求項8】
請求項１に記載のΔΣ変調器と、
前記ΔΣ変調器が生成した前記デジタルの出力信号をフィルタリングするデジタルフィルタと、を備える、
ΔΣ型Ａ／Ｄコンバータ。
前記ΔΣ変調器が生成した前記デジタルの出力信号をフィルタリングするデジタルフィルタと、を備える、
ΔΣ型Ａ／Ｄコンバータ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、ΔΣ変調器およびΔΣ型Ａ／Ｄコンバータに関する。
【背景技術】
【0002】
オーディオ信号処理などにおいて、ΔΣ変調を利用したＡ／Ｄコンバータ（以下、「ΔΣ型Ａ／Ｄコンバータ」ともいう。）が広く利用されている（特許文献１，２を参照）。ΔΣ型Ａ／Ｄコンバータは、アナログの入力信号をオーバーサンプリングし、オーバーサンプリングした結果をデジタルフィルタで平滑化し、デジタルの出力信号を生成する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１１－１０１２４７号公報
【特許文献2】特開２０１４－１７１０３５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、ΔΣ型Ａ／Ｄコンバータにおいてオーバーサンプリングを行うためのΔΣ変調器には、増幅器を有する積分器が用いられる。ΔΣ型Ａ／Ｄコンバータの変換精度を高めるためには、この増幅器における動作電流を高める必要があった。
【0005】
本開示はこうした状況に鑑みてなされたものであり、その例示的な目的の一つは、ΔΣ変調器の低消費電力化を可能とする技術を提供することにある。
【課題を解決するための手段】
【0006】
本開示のある態様は、アナログの入力信号をデジタルの出力信号に変換するΔΣ変調器である。ΔΣ変調器は、デジタルの出力信号をアナログの帰還信号に変換するＤ／Ａコンバータと、アナログの入力信号に応じた信号と帰還信号に応じた信号との差分に応じた信号を積分する積分回路と、積分回路の出力信号を量子化し、デジタルの出力信号を生成する量子化器と、を備える。積分回路は、直列に接続された複数の積分器を含む。複数の積分器のそれぞれは、入力される信号をサンプリングするサンプリング回路と、サンプリング回路のサンプリング結果に応じた信号を出力する増幅器とを有し、サンプリング回路によるサンプリングと増幅器による出力のホールドとが交互に繰り返されるように制御される。複数の積分器の少なくとも１つは、ホールドの時間がサンプリングの時間よりも長くなるように制御される。
【0007】
本開示の別の態様は、ΔΣ型Ａ／Ｄコンバータである。ΔΣ型Ａ／Ｄコンバータは、上記ΔΣ変調器と、ΔΣ変調器が生成したデジタルの出力信号をフィルタリングするデジタルフィルタと、を備える。
【0008】
なお、以上の構成要素の任意の組合せ、本開示の表現を方法、装置、システムなどの間で変換したものもまた、本開示の態様として有効である。
【発明の効果】
【0009】
本開示によれば、ΔΣ変調器の低消費電力化を可能とする技術を提供できる。
【図面の簡単な説明】
【0010】
【図9】図９（ａ）は、サンプリング時間とホールド時間とが同じである場合の積分器によるサンプリングおよび出力のタイミングチャートを示す図である。図９（ｂ）は、ホールド時間がサンプリング時間よりも長い場合の積分器によるサンプリングおよび出力の一例のタイミングチャートを示す図である。
【発明を実施するための形態】
【0011】
（概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【0012】
一実施形態に係るΔΣ変調器は、アナログの入力信号をデジタルの出力信号に変換する。ΔΣ変調器は、デジタルの出力信号をアナログの帰還信号に変換するＤ／Ａコンバータと、アナログの入力信号に応じた信号と帰還信号に応じた信号との差分に応じた信号を積分する積分回路と、積分回路の出力信号を量子化し、デジタルの出力信号を生成する量子化器と、を備える。積分回路は、直列に接続された複数の積分器を含む。複数の積分器のそれぞれは、入力される信号をサンプリングするサンプリング回路と、サンプリング回路のサンプリング結果に応じた信号を出力する増幅器とを有し、サンプリング回路によるサンプリングと増幅器による出力のホールドとが交互に繰り返されるように制御される。複数の積分器の少なくとも１つは、ホールドの時間がサンプリングの時間よりも長くなるように制御される。この構成によれば、ΔΣ変調器の低消費電力化を実現できる。
【0013】
一実施形態において、複数の積分器のうちの１段目の積分器は、ホールドの時間がサンプリングの時間よりも長くなるように制御されてよい。
【0014】
一実施形態において、サンプリング回路は、サンプリングを行うためのキャパシタと、キャパシタに接続されたサンプリングスイッチと、キャパシタに接続された出力スイッチとを有し、フェーズφ１とフェーズφ２とが交互に繰り返されるように制御されてよい。フェーズφ１は、サンプリングスイッチがオンとなり、出力スイッチがオフとなり、キャパシタが、サンプリング回路に入力される信号に応じた電荷を蓄積することによって、サンプリングを行うフェーズであってよい。フェーズφ２は、サンプリングスイッチがオフとなり、出力スイッチがオンとなり、増幅器による出力がホールドされるフェーズであってよい。フェーズφ２の時間は、フェーズφ１の時間よりも長くてよい。
【0015】
一実施形態において、ΔΣ変調器は、クロック信号に基づいて第１区間と第２区間とが交互に繰り返される信号を生成し、生成した信号に基づいてサンプリング回路を制御する制御部をさらに備えてよい。第１区間は、クロック信号のＭサイクル（Ｍ：自然数）に対応する、ハイまたはローの区間であってよい。第２区間は、Ｍサイクルに続くＮサイクル（Ｎ：自然数）に対応する、第１区間とは逆のハイまたはローの区間であってよい。ＭおよびＮは、Ｎ＞Ｍを満たしてよい。制御部は、生成した信号に基づいて、第１区間においてサンプリング回路がフェーズφ１となり、第２区間においてサンプリング回路がフェーズφ２となるように、サンプリングスイッチおよび出力スイッチを制御してよい。
【0016】
一実施形態において、ΔΣ変調器は、クロック信号に基づく信号を生成する遅延回路と、ＡＮＤ回路と、ＡＮＤ回路の出力に基づいてサンプリング回路を制御する制御回路とを有する制御部をさらに備えてよい。遅延回路は、クロック信号の半サイクルをＴｃｋとして、クロック信号をΔＴ（０＜ΔＴ＜Ｔｃｋ）遅延させた信号を生成してよい。ＡＮＤ回路は、クロック信号を第１入力とし、遅延回路が生成した信号を第２入力として、Ｔｃｋ－ΔＴの長さの第１区間とＴｃｋ＋ΔＴｃｋの長さの第２区間とが交互に繰り返される信号を生成してよい。制御回路は、ＡＮＤ回路が生成した信号に基づいて、第１区間においてサンプリング回路がフェーズφ１となり、第２区間においてサンプリング回路がフェーズφ２となるように、サンプリングスイッチおよび出力スイッチを制御してよい。
【0017】
一実施形態において、複数の積分器は、遅延器による遅延を受けた信号を出力する第１積分器と、遅延器による遅延を受けていない信号を出力する第２積分器とを含んでよい。第１積分器および第２積分器は、積分回路の出力信号が収束するように配置されてよい。
【0018】
一実施形態において、ΔΣ変調器は、増幅器に入力されるバイアス電流を調整する電流調整回路をさらに備えてよい。増幅器は、バイアス電流に応じた速度で動作してよい。
【0019】
一実施形態において、ΔΣ型Ａ／Ｄコンバータは、上記ΔΣ変調器と、ΔΣ変調器が生成したデジタルの出力信号をフィルタリングするデジタルフィルタと、を備える。この構成によれば、ΔΣ変調器の低消費電力化を実現できる。
【0020】
（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
【0021】
（第１実施形態）
図１は、第１実施形態に係るΔΣ型Ａ／Ｄコンバータ１を示すブロック図である。ΔΣ型Ａ／Ｄコンバータ１は、アナログの入力信号ＡｉｎをＡ／Ｄ変換し、デジタル信号Ｄｏｕｔを出力する。ΔΣ型Ａ／Ｄコンバータ１は、主として、ΔΣ変調器１０、デジタルフィルタ２０および制御部３０を備える。
図１は、第１実施形態に係るΔΣ型Ａ／Ｄコンバータ１を示すブロック図である。ΔΣ型Ａ／Ｄコンバータ１は、アナログの入力信号ＡｉｎをＡ／Ｄ変換し、デジタル信号Ｄｏｕｔを出力する。ΔΣ型Ａ／Ｄコンバータ１は、主として、ΔΣ変調器１０、デジタルフィルタ２０および制御部３０を備える。
【0022】
ΔΣ変調器１０は、アナログの入力信号Ａｉｎをオーバーサンプリングするものであり、アナログの入力信号Ａｉｎをデジタルの出力信号Ｓｏｕｔに変換する。デジタルフィルタ２０は、ΔΣ変調器１０が生成したデジタルの出力信号Ｓｏｕｔを平滑化（フィルタリング）し、デジタル信号Ｄｏｕｔを生成する。制御部３０は、ΔΣ変調器１０の動作を制御する。制御部３０は、必要に応じて、ＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）およびＲＯＭ（Read Only Memory）を有してよい。
【0023】
図２は、本実施形態に係るΔΣ変調器１０の構成を示すブロック図である。ΔΣ変調器１０は、３次の積分回路１２、量子化器１４およびＤ／Ａコンバータ１６を備える。
【0024】
Ｄ／Ａコンバータ１６は、ΔΣ変調器１０のデジタルの出力信号Ｓｏｕｔをアナログの帰還信号Ｓｆｂに変換する。
【0025】
積分回路１２は、アナログの入力信号Ａｉｎに応じた信号と帰還信号Ｓｆｂに応じた信号との差分に応じた信号を積分する。積分回路１２は、直列に接続された複数の積分器（具体的には、１段目の積分器１２１、２段目の積分器１２２、３段目の積分器１２３）、係数回路ＣＯａ１～ＣＯａ３，ＣＯｂ４および加算器ＡＤＤ４を有する。なお、積分回路１２の回路構成は、図２に示す構成に限定されるものではなく、当業者には各種の変形例が存在することが理解される。たとえば、本実施形態に係る積分回路１２は、３つの積分器を有するが、積分器の数は２であってよいし、４つ以上であってよい。
【0026】
１段目の積分器１２１は、入力信号Ａｉｎに応じた信号Ａｉｎ’と、帰還信号Ｓｆｂに応じた信号Ｓｆｂ’の差分に応じた信号Ｓａ１を生成する。１段目の積分器１２１は、係数回路ＣＯｂ１，ＣＯｃ１、加算器ＡＤＤ１および遅延器ＤＥ１を有する。係数回路ＣＯｂ１は、入力信号Ａｉｎに係数ｂ１を乗じ、信号Ａｉｎ’（＝ｂ１×Ｓｉｎ）を生成する。係数回路ＣＯｃ１は、帰還信号Ｓｆｂに係数－ｃ１を乗じ、信号Ｓｆｂ’（＝－ｃ１×Ｓｆｂ）を生成する。加算器ＡＤＤ１は、信号Ａｉｎ’、信号Ｓｆｂ’および１段目の積分器１２１の出力信号Ｓｄ１を加算して、
Ｓａ１＝ｂ１×Ｓｉｎ－ｃ１×Ｓｆｂ＋Ｓｄ１
で表される信号Ｓａ１を生成する。遅延器ＤＥ１は、加算器ＡＤＤ１が生成した信号Ｓａ１を遅延させ、出力信号Ｓｄ１を生成する。
Ｓａ１＝ｂ１×Ｓｉｎ－ｃ１×Ｓｆｂ＋Ｓｄ１
で表される信号Ｓａ１を生成する。遅延器ＤＥ１は、加算器ＡＤＤ１が生成した信号Ｓａ１を遅延させ、出力信号Ｓｄ１を生成する。
【0027】
２段目の積分器１２２は、係数回路ＣＯｂ２，ＣＯｃ２，ＣＯｇ１、加算器ＡＤＤ２および遅延器ＤＥ２を有する。係数回路ＣＯｂ２は、入力信号Ａｉｎに係数ｂ２を乗じた信号（＝ｂ２×Ａｉｎ）を生成する。係数回路ＣＯｃ２は、１段目の積分器１２１の出力信号Ｓｄ１に係数ｃ２を乗じた信号（＝ｃ２×Ｓｄ１）を生成する。係数回路ｇ１は、３段目の積分器１２３の出力信号Ｓｄ３に係数－ｇ１を乗じた信号（＝－ｇ１×Ｓｄ３）を生成する。加算器ＡＤＤ２は、係数回路ＣＯｂ２，ＣＯｃ２，ＣＯｇ１が生成した信号および２段目の積分器１２２の出力信号Ｓｄ２を加算して、
Ｓａ２＝ｂ２×Ａｉｎ＋ｃ２×Ｓｄ１＋Ｓｄ２－ｇ１×Ｓｄ３
で表される信号Ｓａ２を生成する。遅延器ＤＥ２は、Ｓａ２を遅延させた出力信号Ｓｄ２を生成する。
Ｓａ２＝ｂ２×Ａｉｎ＋ｃ２×Ｓｄ１＋Ｓｄ２－ｇ１×Ｓｄ３
で表される信号Ｓａ２を生成する。遅延器ＤＥ２は、Ｓａ２を遅延させた出力信号Ｓｄ２を生成する。
【0028】
３段目の積分器１２３は、係数回路ＣＯｂ３，ＣＯｃ３、加算器ＡＤＤ３および遅延器ＤＥ３を有する。係数回路ＣＯｂ３は、入力信号Ａｉｎに係数ｂ３を乗じた信号（＝ｂ３×Ａｉｎ）を生成する。係数回路ＣＯｃ３は、２段目の積分器１２２の出力信号Ｓｄ２に係数ｃ３を乗じた信号（＝ｃ３×Ｓｄ２）を生成する。加算器ＡＤＤ３は、係数回路ＣＯｂ３，ＣＯｃ３が生成した信号および３段目の積分器１２３の出力信号Ｓｄ３を加算して、
Ｓａ３＝ｂ３×Ａｉｎ＋ｃ３×Ｓｄ２＋Ｓｄ３
で表される信号Ｓａ３を生成する。遅延器ＤＥ３は、信号Ｓａ３を遅延させた出力信号Ｓｄ３を生成する。
Ｓａ３＝ｂ３×Ａｉｎ＋ｃ３×Ｓｄ２＋Ｓｄ３
で表される信号Ｓａ３を生成する。遅延器ＤＥ３は、信号Ｓａ３を遅延させた出力信号Ｓｄ３を生成する。
【0029】
係数回路ＣＯｂ４は、入力信号Ａｉｎに係数ｂ４を乗じた信号（＝ｂ４×Ａｉｎ）を生成する。係数回路ＣＯａ１は、１段目の積分器１２１の出力信号Ｓｄ１に係数ａ１を乗じた信号（＝ａ１×Ｓｄ１）を生成する。係数回路ＣＯａ２は、２段目の積分器１２２の出力信号Ｓｄ２に係数ａ２を乗じた信号（＝ａ２×Ｓｄ２）を生成する。係数回路ＣＯａ３は、３段目の積分器１２３の出力信号Ｓｄ３に係数ａ３を乗じた信号（＝ａ３×Ｓｄ３）を生成する。加算器ＡＤＤ４は、係数回路ＣＯａ１～ＣＯａ３，ＣＯｂ４が生成した信号を加算して、
Ｓａ４＝ｂ４×Ａｉｎ＋ａ１×Ｓｄ１＋ａ２×Ｓｄ２＋ａ３×Ｓｄ３
で表される出力信号Ｓａ４を生成し、この出力信号Ｓａ４を積分回路１２の出力信号として量子化器１４に入力する。
Ｓａ４＝ｂ４×Ａｉｎ＋ａ１×Ｓｄ１＋ａ２×Ｓｄ２＋ａ３×Ｓｄ３
で表される出力信号Ｓａ４を生成し、この出力信号Ｓａ４を積分回路１２の出力信号として量子化器１４に入力する。
【0030】
量子化器１４は、積分回路１２の出力信号Ｓａ４を量子化し、デジタルの出力信号Ｓｏｕｔを生成する。
【0031】
図３は、本実施形態に係る積分器１００の回路図である。本実施形態に係る１段目の積分器１２１、２段目の積分器１２２および３段目の積分器１２３は、それぞれ、図３に示す積分器１００と同様の回路構成を有してよい。なお、１段目の積分器１２１、２段目の積分器１２２および３段目の積分器１２３の回路構成は、図３に示す回路構成に限定されるものではなく、当業者には各種の変形例が存在することが理解される。
【0032】
積分器１００は、第１入力端子１０２、第２入力端子１０４、サンプリング回路１０６、完全差動型の増幅器１１０、第１出力端子１１２、第２出力端子１１４、第３キャパシタＣ３および第４キャパシタＣ４を有する。
【0033】
サンプリング回路１０６は、第１入力端子１０２および第２入力端子１０４を通じて入力される信号をサンプリングする。サンプリング回路１０６は、後述するフェーズφ１とフェーズφ２とが交互に繰り返されるように制御される。サンプリング回路１０６は、基準電圧が供給される基準電圧ライン１０８、第１スイッチＳＷ１～第８スイッチＳＷ８、第１キャパシタＣ１および第２キャパシタＣ２を有する。
【0034】
第１スイッチＳＷ１は、一端が第１入力端子１０２に接続され、他端が第１キャパシタＣ１の一端に接続されるように配置される。第２スイッチＳＷ２は、一端が第２入力端子１０４に接続され、他端が第２キャパシタＣ２の一端に接続されるように配置される。第３スイッチＳＷ３は、一端が第１キャパシタＣ１の一端に接続され、他端が基準電圧ライン１０８に接続されるように配置される。第４スイッチＳＷ４は、一端が基準電圧ライン０８に接続され、他端が第２キャパシタＣ２の一端に接続されるように配置される。
【0035】
第５スイッチＳＷ５は、一端が第１キャパシタＣ１の他端に接続され、他端が基準電圧ライン１０８に接続されるように配置される。第６スイッチＳＷ６は、一端が基準電圧ライン１０８に接続され、他端が第２キャパシタＣ２の他端に接続されるように配置される。第７スイッチＳＷ７は、一端が第１キャパシタＣ１の他端に接続され、他端が第３キャパシタＣ３の一端に接続されるように配置される。第８スイッチＳＷ８は、一端が第２キャパシタＣ２の他端に接続され、他端が第４キャパシタＣ４の一端に接続されるように配置される。
【0036】
第１スイッチＳＷ１、第２スイッチＳＷ２、第５スイッチＳＷ５および第６スイッチＳＷ６は、サンプリングスイッチとして機能する。第３スイッチＳＷ３、第４スイッチＳＷ４、第７スイッチＳＷ７および第８スイッチＳＷ８は、出力スイッチとして機能する。
【0037】
フェーズφ１では、第１スイッチＳＷ１、第２スイッチＳＷ２、第５スイッチＳＷ５および第６スイッチＳＷ６がオンとなり、第３スイッチＳＷ３、第４スイッチＳＷ４、第７スイッチＳＷ７および第８スイッチＳＷ８がオフとなる。このように各スイッチが動作することにより、フェーズφ１では、第１キャパシタＣ１および第２キャパシタＣ２は、サンプリング回路１０６に入力された信号に応じた電荷をそれぞれ蓄積してサンプリングを行う。
【0038】
第３キャパシタＣ３は、一端が増幅器１１０の反転入力端子（－）に接続され、他端が第１出力端子１１２および増幅器１１０の非反転出力端子（＋）に接続されるように配置される。第４キャパシタＣ４は、一端が増幅器１１０の非反転入力端子（＋）に接続され、他端が第２出力端子１１４および増幅器１１０の反転出力端子（－）に接続されるように配置される。積分器１００が形成する係数回路の特性は、積分器１００が有するキャパシタの容量値によって決定されてよい。具体的には、１段目の積分器１２１の場合、係数回路ＣＯｂ１がもつ係数ｂ１は、第１キャパシタＣ１および第３キャパシタＣ３の比によって決定されてよい。
【0039】
増幅器１１０は、サンプリング回路１０６のサンプリング結果に応じた信号を第１出力端子１１２および第２出力端子１１４に出力する。増幅器１１０は、外部から入力されるバイアス電流に応じた動作電流で動作する。増幅器１１０は、動作電流が大きいほど高速で動作する。
【0040】
フェーズφ２では、第３スイッチＳＷ３、第４スイッチＳＷ４、第７スイッチＳＷ７および第８スイッチＳＷ８がオンとなり、第１スイッチＳＷ１、第２スイッチＳＷ２、第５スイッチＳＷ５および第６スイッチＳＷ６がオフとなる。このように各スイッチが動作することにより、フェーズφ２では、第１キャパシタＣ１および第２キャパシタＣ２に蓄積した電荷が、第３キャパシタＣ３および第４キャパシタＣ４に移動して蓄えられ、第３キャパシタＣ３および第４キャパシタＣ４において積分が行われる。このとき、増幅器１１０による出力は、ホールドされる。本実施形態では、フェーズφ２の時間は、フェーズφ１の時間より長い。
【0041】
図４は、本実施形態に係るＤ／Ａコンバータ１６の回路図である。Ｄ／Ａコンバータ１６は、第１入力端子１６０、第２入力端子１６２、基準電圧が供給される基準電圧ライン１６４、第１出力端子１６６、第２出力端子１６８、第１スイッチＳＷ１１～第１２スイッチＳＷ２２、第１キャパシタＣ１１および第２キャパシタＣ１２を有する。
【0042】
第１スイッチＳＷ１１は、一端が第１入力端子１６０に接続され、他端が第１キャパシタＣ１１の一端に接続されるように配置される。第２スイッチＳＷ１２は、一端が第２入力端子１６２に接続され、他端が第２キャパシタＣ１２の一端に接続されるように配置される。第３スイッチＳＷ１３は、一端が第１キャパシタＣ１１の一端に接続され、他端が第２入力端子１６２に接続されるように配置される。第４スイッチＳＷ１４は、一端が第１入力端子１６０に接続され、他端が第２キャパシタＣ１２の一端に接続されるように配置される。第５スイッチＳＷ１５は、一端が第１キャパシタＣ１１の他端に接続され、他端が基準電圧ライン１６４に接続されるように配置される。第６スイッチＳＷ１６は、一端が基準電圧ライン１６４に接続され、他端が第２キャパシタＣ１２の他端に接続されるように配置される。
【0043】
第７スイッチＳＷ１７は、一端が第１キャパシタＣ１１の他端に接続され、他端が第１１スイッチＳＷ２１の一端に接続されるように配置される。第８スイッチＳＷ１８は、一端が第１キャパシタＣ１１の他端に接続され、他端が第１２スイッチＳＷ２２の一端に接続されるように配置される。第９スイッチＳＷ１９は、一端が第２キャパシタＣ１２の他端に接続され、他端が第１１スイッチＳＷ２１の一端に接続されるように配置される。第１０スイッチＳＷ２０は、一端が第２キャパシタＣ１２の他端に接続され、他端が第１２スイッチＳＷ２２の一端に接続されるように配置される。
【0044】
第１出力端子１６６は、第１１スイッチＳＷ２１の他端に接続される。第２出力端子１６８は、第１２スイッチＳＷ２２の他端に接続される。第１出力端子１６６は、１段目の積分器１２１が図３に示す積分器１００で構成される場合、第７スイッチＳＷ７の他端に接続される。第２出力端子１６８は、１段目の積分器１２１が図３に示す積分器１００で構成される場合、第８スイッチＳＷ８の他端に接続される。
【0045】
Ｄ／Ａコンバータ１６では、データＤ（Ｄｘは、Ｄの反転）に応じて、第７スイッチＳＷ１７～第１０スイッチＳＷ２０のオン、オフが切り替わる。具体的には、第７スイッチＳＷ１７および第９スイッチＳＷ１９は、Ｄ＝１（Ｄｘ＝０）の場合にオンとなり、Ｄ＝０（Ｄｘ＝１）の場合にオフとなるように制御される。第８スイッチＳＷ１８および第１０スイッチＳＷ２０は、Ｄｘ＝１（Ｄ＝０）の場合にオンとなり、Ｄｘ＝０（Ｄ＝１）の場合にオフとなるように制御される。これらのスイッチのオン、オフは、量子化器１４によって決定されてよい。
【0046】
第１スイッチＳＷ１１、第２スイッチＳＷ１２、第５スイッチＳＷ１５および第６スイッチＳＷ１６は、フェーズφ１においてオンとなり、フェーズφ２においてオフとなるように制御される。第３スイッチＳＷ１３、第４スイッチＳＷ１４、第１１スイッチＳＷ２１および第１２スイッチＳＷ２２は、フェーズφ２においてオンとなり、フェーズφ１においてオフとなるように制御される。このように各スイッチが制御されることにより、フェーズφ１において第１キャパシタＣ１１および第２キャパシタＣ１２において、Ｄ／Ａコンバータ１６に入力される信号に応じた電荷がそれぞれ蓄積される。またフェーズφ２において、第１出力端子１６６および第２出力端子１６８から１段目の積分器１２１への出力が行われる。
【0047】
図５は、本実施形態に係る制御部３０のブロック図である。制御部３０は、クロック信号ＣＫに基づいて第１区間と第２区間とが交互に繰り返される信号Ｓｓを生成し、生成した信号に基づいてサンプリング回路１０６およびＤ／Ａコンバータ１６を制御できる。また、制御部３０は、積分器１００が有する増幅器１１０にバイアス電流を入力できる。本実施形態に係る制御部３０は、統括回路３００（電流調整回路）、電流生成回路３２０、信号生成回路３４０および信号調整回路３６０（制御回路）を有する。
【0048】
統括回路３００は、制御部３０の動作を統括する。具体的には、電流生成回路３２０の動作および信号生成回路３４０の動作を制御する。たとえば、統括回路３００は、電流生成回路３２０が生成するバイアス電流の大きさを調整できる。
【0049】
電流生成回路３２０は、バイアス電流を生成する。電流生成回路３２０は、たとえば複数のカレントミラー回路を有してよい。電流生成回路３２０におけるスイッチング動作に応じて、バイアス電流の大きさが調整されてよい。バイアス電流は、積分器１００が有する増幅器１１０に入力される。バイアス電流を小さくすることにより、増幅器１１０における動作電流を小さくできる。
【0050】
信号生成回路３４０は、積分器１００が有するサンプリング回路１０６によるサンプリングの時間（以下、「サンプリング時間」ともいう。）および増幅器１１０の出力がホールドされる時間（以下、「ホールド時間」ともいう。）を制御するための信号Ｓｓを生成する。具体的には、信号生成回路３４０は、統括回路３００から制御信号Ｓｃｏｎを受け、クロック信号ＣＫに基づいて信号Ｓｓを生成する。本実施形態に係る信号生成回路３４０の構成は、図６を参照して後述する。
【0051】
信号調整回路３６０は、信号生成回路３４０が生成した信号Ｓｓに基づいて、積分器１００が有するサンプリング回路１０６の第１スイッチＳＷ１～第８スイッチＳＷ８のオン、オフを制御するための信号Ｓφ１，Ｓφ２を生成する。具体的には、信号調整回路３６０は、第１スイッチＳＷ１、第２スイッチＳＷ２、第５スイッチＳＷ５および第６スイッチＳＷ６を、フェーズφ１においてオンにし、フェーズφ２においてオフにするための信号Ｓφ１を生成してよい。また、信号調整回路３６０は、第３スイッチＳＷ３、第４スイッチＳＷ４、第７スイッチＳＷ７および第８スイッチＳＷ８を、フェーズφ１においてオフにし、フェーズφ２においてオフにするための信号Ｓφ２を生成してよい。
【0052】
信号Ｓφ１，Ｓφ２は、Ｄ／Ａコンバータ１６が有する第１スイッチＳＷ１１～第６スイッチＳＷ１６、第１１スイッチＳＷ２１および第１２スイッチＳＷ２２のオン、オフを制御するために用いられてよい。なお、Ｄ／Ａコンバータ１６が有する第７スイッチＳＷ１７～第１０スイッチＳＷ２０は、図示しない回路によって生成される信号に基づき制御されてよい。
【0053】
信号調整回路３６０は、フェーズφ１でオンとなるスイッチと、フェーズφ２でオフとなるスイッチとが同時にオンにならないように、信号Ｓφ１および信号Ｓφ２を生成してよい。これらのスイッチが同時にオンになると、積分器１００が有する各キャパシタに蓄えられた電荷が意図せず移動する可能性がある。これらのスイッチが同時にオンにならないように信号Ｓφ１および信号Ｓφ２を生成することにより、キャパシタにおける意図しない電荷の移動が抑制される。
【0054】
図６は、本実施形態に係る信号生成回路３４０のブロック図である。信号生成回路３４０は、ディバイダ回路３４２、遅延回路３４４およびＡＮＤ回路３４６を有する。
【0055】
ディバイダ回路３４２は、制御信号Ｓｃｏｎを受け、クロック信号ＣＫに基づく信号Ｓｄｉを生成する。具体的には、ディバイダ回路３４２は、ハイまたはローの第１区間と第１区間とは逆のハイまたはローの第２区間とが交互に続く信号Ｓｄｉを生成してよい。より具体的には、ディバイダ回路３４２は、クロック信号ＣＫのＭサイクル（Ｍ：自然数）に対応する区間を第１区間とし、そのＭサイクルに続くＮサイクル（Ｎ：自然数）に対応する区間を第２区間とするように信号Ｓｄｉを生成してよい。このとき、クロック信号ＣＫのＭサイクルがフェーズφ１の時間に対応し、クロック信号ＣＫのＮサイクルがフェーズφ２の時間に対応してよい。この場合、ＮをＭよりも大きくすることにより、ホールド時間をサンプリング時間よりも長くすることができる。
【0056】
遅延回路３４４は、ディバイダ回路３４２からの信号Ｓｄｉを遅延させ、信号Ｓｄｅを生成する。遅延回路３４４は、信号Ｓｄｉをクロック信号ＣＫの半サイクルよりも短い時間で遅延させてよい。これにより、ディバイダ回路３４２のみでサンプリング回路１０６の各スイッチを制御するための信号を生成する場合よりも、より精度よく各スイッチを制御するための信号を生成できる。
【0057】
ＡＮＤ回路３４６は、ディバイダ回路３４２からの信号Ｓｄｉを第１入力とし、遅延回路３４４からの信号Ｓｄｅを第２入力として、信号調整回路３６０に入力される信号Ｓｓを生成する。
【0058】
図７は、本実施形態に係る信号生成回路３４０の動作を説明するためのタイミングチャートである。図７には、クロック信号ＣＫ、ディバイダ回路３４２が生成する信号Ｓｄｉ、遅延回路３４４が生成する信号ＳｄｅおよびＡＮＤ回路３４６が出力する信号Ｓｓを示す。
【0059】
図７に示す例では、ディバイダ回路３４２は、クロック信号ＣＫの４サイクルに対応するタイミングｔ１～ｔ３の区間がハイ、その区間に続くクロック信号ＣＫの７サイクルに対応するタイミングｔ３～ｔ４の区間がローとなるように、信号Ｓｄｅを生成する。信号Ｓｄｅは、このハイの区間とローの区間とが繰り返されるように生成される。
【0060】
遅延回路３４４は、信号ＳｄｅをΔＴ遅延させる。これにより、遅延回路３４４が生成する信号Ｓｄｉにおいて、たとえばハイの区間は、タイミングｔ１からΔＴ遅れたタイミングｔ２で始まる。ここで、クロック信号ＣＫの１サイクルの長さをＴｃｋとするとき、ΔＴは、０＜ΔＴ＜Ｔｃｋを満たしてよい。これにより、遅延回路３４４は、ディバイダ回路３４２単独で信号Ｓｄｅを生成する場合より、精度の良い信号を生成することが可能となる。
【0061】
ＡＮＤ回路３４６は、信号Ｓｄｅおよび信号Ｓｄｉがともにハイである区間でハイ、それ以外の区間でローとなるように、信号Ｓｓを生成する。信号Ｓｓは、タイミングｔ２～ｔ３においてハイとなり、タイミングｔ３～ｔ４においてローとなる。信号Ｓｓがハイとなる区間の長さは、４×Ｔｃｋ－ΔＴである。また、信号Ｓｓがローとなる区間の長さは、７×Ｔｃ＋ΔＴである。信号Ｓｓは、このハイの区間およびこのローの区間が繰り返されるように生成される。信号Ｓｓのハイの区間は、フェーズφ１に対応し、信号Ｓｓのローの区間は、フェーズφ２に対応する。
【0062】
図８は、本実施形態に係る１段目の積分器１２１、２段目の積分器１２２および３段目の積分器１２３のそれぞれのサンプリングおよび出力の一例のタイミングチャートを示す図である。タイミングｔ１１～ｔ１２およびタイミングｔ１３～ｔ１４においてフェーズがφ１となり、サンプリング時間Ｔｓでサンプリングが行われる。タイミングｔ１２～ｔ１３およびタイミングｔ１４～ｔ１５においてフェーズがφ２となり、ホールド時間Ｔｈで増幅器１１０の出力がホールドされる。本実施形態では、各積分器のうちの少なくとも１つにおいて、ホールド時間Ｔｈがサンプリング時間Ｔｓよりも長く、より具体的には、すべての積分器において、ホールド時間Ｔｈがサンプリング時間Ｔｓよりも長い。
【0063】
図９（ａ）は、サンプリング時間とホールド時間とが同じである場合の積分器によるサンプリングおよび出力のタイミングチャートを示す図である。図９（ｂ）は、ホールド時間がサンプリング時間よりも長い場合の積分器１００によるサンプリングおよび出力の一例のタイミングチャートを示す図である。
【0064】
図９（ａ）に示す例では、タイミングｔ２１～ｔ２２およびタイミングｔ２３～ｔ２４においてフェーズがφ１となり、タイミングｔ２２～ｔ２３およびタイミングｔ２４～ｔ２５においてフェーズがφ２となる。フェーズφ１が始まる領域Ａでは、スイッチの能力がサンプリングの速度に影響を与える。またフェーズφ２が始まる領域Ｂでは、スイッチの能力および増幅器１１０の動作速度（動作電流）がホールドの速度に影響を与える。スイッチを大きくして当該スイッチの抵抗成分を小さくすることにより、スイッチの能力を向上させることができる。しかしながら、スイッチを大きくしただけでは、適切に積分器１００を動作させるうえで、増幅器１１０の動作電流を下げることは難しい。
【0065】
そこで、本実施形態に係る積分器１００は、図９（ｂ）に示すように、ホールド時間がサンプリング時間よりも長くなるように制御される。これにより、増幅器１１０に求められる動作速度を下げ、増幅器１１０の動作電流を下げることができる。これにより、ΔΣ型Ａ／Ｄコンバータ１の低消費電力化が可能となる。
【0066】
Ａ／Ｄコンバータにおいて、高精度を実現するために、ΔΣ型Ａ／Ｄコンバータが使用される。高精度なＡ／Ｄ変換を実現するためには、増幅器において高精度に信号をセトリングさせる必要がある。このため、増幅器の動作電流を上げ、その動作速度を大きくする必要があり、結果として消費電力が大きくなる。本実施形態に係るΔΣ変調器１０によれば、ホールド時間をサンプリング時間よりも長くすることにより、増幅器に必要な動作速度が緩和され、必要な動作電流を下げることができ、ΔΣ変調器１０の消費電力を下げることができる。
【0067】
（第２実施形態）
第２実施形態では、ΔΣ変調器の構成が第１実施形態とは異なる。第２実施形態の他の構成は、第１実施形態と実質的に同一であってよい。第１実施形態および第２実施形態の各構成は、任意に組み合わせられてよい。
第２実施形態では、ΔΣ変調器の構成が第１実施形態とは異なる。第２実施形態の他の構成は、第１実施形態と実質的に同一であってよい。第１実施形態および第２実施形態の各構成は、任意に組み合わせられてよい。
【0068】
図１０は、第２実施形態に係るΔΣ変調器４０の構成を示すブロック図である。図１０では、第１実施形態に係るΔΣ変調器１０のと実質的に同一の構成には同一の符号を付し、その説明を適宜省略する。ΔΣ変調器４０は、アナログの入力信号Ａｉｎをデジタルの出力信号Ｓｏｕｔ１に変換する。第２実施形態に係るΔΣ変調器４０は、第１実施形態に係る積分回路１２に代えて、２次の積分回路４２を有する。積分回路４２は、１段目の積分器４２１、２段目の積分器４２２、係数回路ＣＯａ１１、ＣＯａ１２、ＣＯｂ１３および加算器ＡＤＤ１３を有する。
【0069】
１段目の積分器４２１は、係数回路ＣＯｂ１１、ＣＯｃ１１、加算器ＡＤＤ１１および遅延器ＤＥ１１を有する。係数回路ＣＯｂ１１は、入力信号Ａｉｎに係数ｂ１１を乗じる。係数回路ＣＯｃ１１は、Ｄ／Ａコンバータ１６の出力信号Ｖｆ１に係数－ｃ１１を乗じる。加算器ＡＤＤ１１は、係数回路ＣＯｂ１１が生成した信号（＝ｂ１１×Ａｉｎ）と、係数回路ＣＯｃ１１が生成した信号（＝－ｃ１１×Ｖｆ１）と、１段目の積分器４２１の出力信号Ｓｄ１１と、２段目の積分器４２２からの帰還信号Ｓｇ２１（＝－ｇ１１×Ｓｄ１２）とを加算して、
Ｓａ１１＝ｂ１１×Ａｉｎ－ｃ１１×Ｖｆ１＋Ｓｄ１１－ｇ１１×Ｓｄ１２
で表される信号Ｓａ１１を生成する。遅延器ＤＥ１１は、信号Ｓａ１１を遅延させ、出力信号Ｓｄ１１を生成する。
Ｓａ１１＝ｂ１１×Ａｉｎ－ｃ１１×Ｖｆ１＋Ｓｄ１１－ｇ１１×Ｓｄ１２
で表される信号Ｓａ１１を生成する。遅延器ＤＥ１１は、信号Ｓａ１１を遅延させ、出力信号Ｓｄ１１を生成する。
【0070】
２段目の積分器４２２は、係数回路ＣＯｂ１２、ＣＯｃ１２、ＣＯｇ１１、加算器ＡＤＤ１２および遅延器ＤＥ１２を有する。係数回路ＣＯｂ１２は、入力信号Ａｉｎに係数ｂ１２を乗じる。係数回路ＣＯｃ１２は、１段目の積分器４２１の出力信号Ｓｄ１１に係数ｃ１２を乗じる。係数回路ＣＯｇ１１は、２段目の積分器４２２の出力信号Ｓｄ１２に係数－ｇ１１を乗じる。加算器ＡＤＤ１２は、係数回路ＣＯｂ１２が生成した信号（＝ｂ１２×Ａｉｎ）と、係数回路ＣＯｃ１２が生成した信号（＝ｃ１２×Ｓｄ１１）と、２段目の積分器４２２の出力信号Ｓｄ１２とを加算して、
Ｓａ１２＝ｂ１２×Ａｉｎ＋ｃ１２×Ｓｄ１１＋Ｓｄ１２
で表される信号Ｓａ１２を生成する。遅延器ＤＥ１２は、信号Ｓａ１２を遅延させ、出力信号Ｓｄ１２を生成する。
Ｓａ１２＝ｂ１２×Ａｉｎ＋ｃ１２×Ｓｄ１１＋Ｓｄ１２
で表される信号Ｓａ１２を生成する。遅延器ＤＥ１２は、信号Ｓａ１２を遅延させ、出力信号Ｓｄ１２を生成する。
【0071】
係数回路ＣＯｂ１３は、入力信号Ａｉｎに係数ｂ１３を乗じる。係数回路ＣＯａ１１は、１段目の積分器４２１の出力信号Ｓｄ１１に係数ａ１１を乗じる。係数回路ＣＯａ１２は、２段目の積分器４２２の出力信号Ｓｄ１２に係数ａ１２を乗じる。加算器ＡＤＤ１３は、係数回路ＣＯｂ１３が生成した信号と、係数回路ＣＯａ１１が生成した信号と、係数回路ＣＯａ１２が生成した信号とを加算し、
Ｓａ１３＝ｂ１３×Ａｉｎ＋ａ１１×Ｓｄ１１＋ａ１２×Ｓｄ１２
で表される信号Ｓａ１３を積分回路４２の出力信号として生成する。
Ｓａ１３＝ｂ１３×Ａｉｎ＋ａ１１×Ｓｄ１１＋ａ１２×Ｓｄ１２
で表される信号Ｓａ１３を積分回路４２の出力信号として生成する。
【0072】
第２実施形態のように積分回路４２を２次としたΔΣ変調器４０は、第１実施形態と同様にホールド時間をサンプリング時間よりも長くすることによって、低消費電力化を実現できる。
【0073】
（第３実施形態）
第３実施形態では、ΔΣ変調器の構成が第１実施形態とは異なる。第３実施形態の他の構成は、第１実施形態と実質的に同一であってよい。第１～第３実施形態の各構成は、任意に組み合わせられてよい。
第３実施形態では、ΔΣ変調器の構成が第１実施形態とは異なる。第３実施形態の他の構成は、第１実施形態と実質的に同一であってよい。第１～第３実施形態の各構成は、任意に組み合わせられてよい。
【0074】
図１１は、第３実施形態に係るΔΣ変調器５０の構成を示すブロック図である。図１１では、第１実施形態に係るΔΣ変調器１０の構成と実質的に同一の構成には同一の符号を付し、その説明を適宜省略する。ΔΣ変調器５０は、アナログの入力信号Ａｉｎをデジタルの出力信号Ｓｏｕｔ２に変換する。第３実施形態に係るΔΣ変調器５０は、第１実施形態に係る積分回路１２に代えて、４次の積分回路５２を有する。積分回路５２は、１段目の積分器５２１、２段目の積分器５２２、３段目の積分器５２３、４段目の積分器５２４、係数回路ＣＯａ２１～ＣＯａ２４，ＣＯｂ２５および加算器ＡＤＤ２５を有する。
【0075】
１段目の積分器５２１は、係数回路ＣＯｂ２１，ＣＯｃ２１、加算器ＡＤＤ２１および遅延器ＤＥ２１を有する。係数回路ＣＯｂ２１は、入力信号Ａｉｎに係数ｂ２１を乗じる。係数回路ＣＯｃ２１は、Ｄ／Ａコンバータ１６の出力信号Ｖｆ２に係数－ｃ２１を乗じる。加算器ＡＤＤ２１は、係数回路ＣＯｂ２１が生成した信号（＝ｂ２１×Ａｉｎ）と、係数回路ＣＯｃ２１が生成した信号（＝－ｃ２１×Ｖｆ２）と、１段目の積分器５２１の出力信号Ｓｄ２１と、２段目の積分器５２２からの帰還信号Ｓｇ２１（＝－ｇ２１×Ｓｄ２２）とを加算し、
Ｓａ２１＝ｂ２１×Ａｉｎ－ｃ２１×Ｖｆ２＋Ｓｄ２１－ｇ２１×Ｓｄ２２
で表される信号Ｓａ２１を生成する。遅延器ＤＥ２１は、信号Ｓａ２１を遅延させ、出力信号Ｓｄ２１を生成する。
Ｓａ２１＝ｂ２１×Ａｉｎ－ｃ２１×Ｖｆ２＋Ｓｄ２１－ｇ２１×Ｓｄ２２
で表される信号Ｓａ２１を生成する。遅延器ＤＥ２１は、信号Ｓａ２１を遅延させ、出力信号Ｓｄ２１を生成する。
【0076】
２段目の積分器５２２は、係数回路ＣＯｂ２２，ＣＯｃ２２，ＣＯｇ２１、加算器ＡＤＤ２２および遅延器ＤＥ２２を有する。係数回路ＣＯｂ２２は、入力信号Ａｉｎに係数ｂ２２を乗じる。係数回路ＣＯｃ２２は、１段目の積分器５２１の出力信号Ｓｄ２１に係数ｃ２２を乗じる。係数回路ＣＯｇ２１は、２段目の積分器５２２の出力信号Ｓｄ２２に係数－ｇ２１を乗じて帰還信号Ｓｇ２１を生成する。加算器ＡＤＤ２２は、係数回路ＣＯｂ２２が生成した信号（＝ｂ２２×Ａｉｎ）と、係数回路ＣＯｃ２２が生成した信号（＝ｃ２２×Ｓｄ２１）と、２段目の積分器５２２の出力信号Ｓｄ２２とを加算して、
Ｓａ２２＝ｂ２２×Ａｉｎ＋ｃ２２×Ｓｄ２１＋Ｓｄ２２
で表されるＳａ２２を生成する。遅延器ＤＥ２２は、信号Ｓａ２２を遅延させ、出力信号Ｓｄ２２を生成する。
Ｓａ２２＝ｂ２２×Ａｉｎ＋ｃ２２×Ｓｄ２１＋Ｓｄ２２
で表されるＳａ２２を生成する。遅延器ＤＥ２２は、信号Ｓａ２２を遅延させ、出力信号Ｓｄ２２を生成する。
【0077】
３段目の積分器５２３は、係数回路ＣＯｂ２３，ＣＯｃ２３、加算器ＡＤＤ２３および遅延器ＤＥ２３を有する。係数回路ＣＯｂ２３は、入力信号Ａｉｎに係数ｂ２３を乗じる。係数回路ＣＯｃ２３は、２段目の積分器５２２の出力信号Ｓｄ２２に係数ｃ２３を乗じる。加算器ＡＤＤ２３は、係数回路ＣＯｂ２３が生成した信号（＝ｂ２３×Ａｉｎ）と、係数回路ＣＯｃ２３が生成した信号（＝ｃ２３×Ｓｄ２２）と、３段目の積分器５２３の出力信号Ｓｄ２３と、４段目の積分器５２４からの帰還信号Ｓｇ２２（＝－ｇ２２×Ｓｄ２４）とを加算して、
Ｓａ２３＝ｂ２３×Ａｉｎ＋ｃ２３×Ｓｄ２２＋Ｓｄ２３－ｇ２２×Ｓｄ２４
で表される信号Ｓａ２３を生成する。遅延器ＤＥ２３は、信号Ｓａ２３を遅延させ、３段目の積分器５２３の出力信号Ｓｄ２３を生成する。
Ｓａ２３＝ｂ２３×Ａｉｎ＋ｃ２３×Ｓｄ２２＋Ｓｄ２３－ｇ２２×Ｓｄ２４
で表される信号Ｓａ２３を生成する。遅延器ＤＥ２３は、信号Ｓａ２３を遅延させ、３段目の積分器５２３の出力信号Ｓｄ２３を生成する。
【0078】
４段目の積分器５２４は、係数回路ＣＯｂ２４，ＣＯｃ２４，ＣＯｇ２２、加算器ＡＤＤ２４および遅延器ＤＥ２４を有する。係数回路ＣＯｂ２４は、入力信号Ａｉｎに係数ｂ２４を乗じる。係数回路ＣＯｃ２４は、３段目の積分器５２３の出力信号Ｓｄ２３に係数ｃ２４を乗じる。係数回路ＣＯｇ２２は、４段目の積分器５２４の出力信号Ｓｄ２４に係数－ｇ２２を乗じて帰還信号Ｓｇ２２を生成する。加算器ＡＤＤ２４は、係数回路ＣＯｂ２４が生成した信号（＝ｂ２４×Ａｉｎ）と、係数回路ＣＯｃ２４が生成した信号（＝ｃ２４×Ｓｄ２３）と、４段目の積分器５２４の出力信号Ｓｄ２４とを加算して、
Ｓａ２４＝ｂ２４×Ａｉｎ＋ｃ２４×Ｓｄ２３＋Ｓｄ２４
で表される信号Ｓａ２４を生成する。遅延器ＤＥ２４は、信号Ｓａ２４を遅延させ、４段目の積分器５２４の出力信号Ｓｄ２４を生成する。
Ｓａ２４＝ｂ２４×Ａｉｎ＋ｃ２４×Ｓｄ２３＋Ｓｄ２４
で表される信号Ｓａ２４を生成する。遅延器ＤＥ２４は、信号Ｓａ２４を遅延させ、４段目の積分器５２４の出力信号Ｓｄ２４を生成する。
【0079】
係数回路ＣＯｂ２５は、入力信号Ａｉｎに係数ｂ２５を乗じる。係数回路ＣＯａ２１は、１段目の積分器５２１の出力信号Ｓｄ２１に係数ａ２１を乗じる。係数回路ＣＯａ２２は、２段目の積分器５２２の出力信号Ｓｄ２２に係数ａ２２を乗じる。係数回路ＣＯａ２３は、３段目の積分器５２３の出力信号Ｓｄ２３に係数ａ２３を乗じる。係数回路ＣＯａ２４は、４段目の積分器５２４の出力信号Ｓｄ２４に係数ａ２４を乗じる。加算器ＡＤＤ２５は、係数回路ＣＯｂ２５が生成した信号（＝ｂ２５×Ａｉｎ）と、係数回路ＣＯａ２１が生成した信号（＝ａ２１×Ｓｄ２１）と、係数回路ＣＯａ２２が生成した信号（＝ａ２２×Ｓｄ２２）と、係数回路ＣＯａ２３が生成した信号（＝ａ２３×Ｓｄ２３）と、係数回路ＣＯａ２４が生成した信号（＝ａ２１×Ｓｄ２４）とを加算して、
Ｓａ２５＝ｂ２５×Ａｉｎ＋ａ２１×Ｓｄ２１＋ａ２２×Ｓｄ２２＋ａ２３×Ｓｄ２３＋ａ２４×Ｓｄ２４
で表される信号Ｓａ２５を積分回路５２の出力信号として生成する。
Ｓａ２５＝ｂ２５×Ａｉｎ＋ａ２１×Ｓｄ２１＋ａ２２×Ｓｄ２２＋ａ２３×Ｓｄ２３＋ａ２４×Ｓｄ２４
で表される信号Ｓａ２５を積分回路５２の出力信号として生成する。
【0080】
第３実施形態のように積分回路５２を４次としたΔΣ変調器５０は、第１実施形態と同様にホールド時間をサンプリング時間よりも長くすることによって、低消費電力化を実現できる。
【0081】
（第４実施形態）
第４実施形態では、ΔΣ変調器の構成が第１実施形態とは異なる。第４実施形態の他の構成は、第１実施形態と実質的に同一であってよい。第１～第４実施形態の各構成は、任意に組み合わせられてよい。
第４実施形態では、ΔΣ変調器の構成が第１実施形態とは異なる。第４実施形態の他の構成は、第１実施形態と実質的に同一であってよい。第１～第４実施形態の各構成は、任意に組み合わせられてよい。
【0082】
図１２は、第４実施形態に係るΔΣ変調器６０の構成を示すブロック図である。図１２では、第１実施形態に係るΔΣ変調器１０の構成と実質的に同一の構成には同一の符号を付し、その説明を適宜省略する。ΔΣ変調器６０は、アナログの入力信号Ａｉｎをデジタルの出力信号Ｓｏｕｔ３に変換する。
【0083】
第４実施形態に係るΔΣ変調器６０は、第１実施形態に係る積分回路１２に代えて、３次の積分回路６２を有する。ΔΣ変調器６０は、１段目の積分器６２１、２段目の積分器６２２、３段目の積分器６２３、係数回路ＣＯａ３１～ＣＯａ３３，ＣＯｂ３４および加算器ＡＤＤ３４を有する。積分回路６２は、遅延器による遅延を受けた信号を出力する第１積分器と（１段目の積分器６２１および３段目の積分器６２３）、遅延器による遅延を受けていない信号を出力する第２積分器（２段目の積分器６２２）とを含む。第１積分器および第２積分器は、積分回路６２の出力信号Ｓａ３４が収束するように配置される。
【0084】
１段目の積分器６２１は、係数回路ＣＯｂ３１，ＣＯｃ３１、加算器ＡＤＤ３１および遅延器ＤＥ３１を有する。係数回路ＣＯｂ３１は、入力信号Ａｉｎに係数ｂ３１を乗じる。係数回路ＣＯｃ３１は、Ｄ／Ａコンバータ１６の出力信号Ｖｆ３に係数－ｃ３１を乗じる。加算器ＡＤＤ３１は、係数回路ＣＯｂ３１が生成した信号（＝ｂ３１×Ａｉｎ）と、係数回路ＣＯｃ３１が生成した信号（＝－ｃ３１×Ｖｆ２）と、１段目の積分器６２１の出力信号Ｓｄ３１とを加算し、
Ｓａ３１＝ｂ３１×Ａｉｎ－ｃ３１×Ｖｆ３＋Ｓｄ３１
で表される信号Ｓａ３１を生成する。遅延器ＤＥ３１は、信号Ｓａ３１を遅延させ、出力信号Ｓｄ３１を生成する。
Ｓａ３１＝ｂ３１×Ａｉｎ－ｃ３１×Ｖｆ３＋Ｓｄ３１
で表される信号Ｓａ３１を生成する。遅延器ＤＥ３１は、信号Ｓａ３１を遅延させ、出力信号Ｓｄ３１を生成する。
【0085】
２段目の積分器６２２は、係数回路ＣＯｂ３２，ＣＯｃ３２、ＣＯｇ３１、加算器ＡＤＤ３２および遅延器ＤＥ３２を有する。係数回路ＣＯｂ３２は、入力信号Ａｉｎに係数ｂ３２を乗じる。係数回路ＣＯｃ３２は、１段目の積分器６２１の出力信号Ｓｄ３１に係数ｃ３２を乗じる。係数回路ＣＯｇ３１は、３段目の積分器６２３の出力信号Ｓｄ３３に係数－ｇ３１を乗じる。遅延器ＤＥ３２は、２段目の積分器６２２の出力信号Ｓａ３２を遅延させ、信号Ｓｄ３２を生成する。加算器ＡＤＤ３２は、係数回路ＣＯｂ３２が生成した信号（＝ｂ３２×Ａｉｎ）と、係数回路ＣＯｃ３２が生成した信号（＝ｃ３２×Ｓｄ３１）と、遅延器ＤＥ３２が生成した信号Ｓｄ３２と、係数回路ＣＯｇ３１が生成した信号（＝－ｇ３１×Ｓｄ３３）とを加算して、
Ｓａ３２＝ｂ３２×Ａｉｎ＋ｃ３２×Ｓｄ３１＋Ｓｄ３２－ｇ３１×Ｓｄ３３
で表される出力信号Ｓａ３２を生成する。この出力信号Ｓａ３２は、遅延器ＤＥ３２による遅延を受けずに３段目の積分器６２３に出力される。
Ｓａ３２＝ｂ３２×Ａｉｎ＋ｃ３２×Ｓｄ３１＋Ｓｄ３２－ｇ３１×Ｓｄ３３
で表される出力信号Ｓａ３２を生成する。この出力信号Ｓａ３２は、遅延器ＤＥ３２による遅延を受けずに３段目の積分器６２３に出力される。
【0086】
３段目の積分器６２３は、係数回路ＣＯｂ３３，ＣＯｃ３３、加算器ＡＤＤ３３および遅延器ＤＥ３３を有する。係数回路ＣＯｂ３３は、入力信号Ａｉｎに係数ｂ３３を乗じる。係数回路ＣＯｃ３３は、２段目の積分器６２２の出力信号Ｓａ３２に係数ｃ３３を乗じる。加算器ＡＤＤ３３は、係数回路ＣＯｂ３３が生成した信号（＝ｂ３３×Ａｉｎ）と、係数回路ＣＯｃ３３が生成した信号（＝ｃ３３×Ｓａ３２）と、３段目の積分器６２３の出力信号Ｓｄ３３とを加算して、
Ｓａ３３＝ｂ３３×Ａｉｎ＋ｃ３３×Ｓａ３２＋Ｓｄ３３
で表される出力信号Ｓａ３３を生成する。遅延器ＤＥ３３は、出力信号Ｓａ３３を遅延させ、出力信号Ｓｄ３３を生成する。
Ｓａ３３＝ｂ３３×Ａｉｎ＋ｃ３３×Ｓａ３２＋Ｓｄ３３
で表される出力信号Ｓａ３３を生成する。遅延器ＤＥ３３は、出力信号Ｓａ３３を遅延させ、出力信号Ｓｄ３３を生成する。
【0087】
係数回路ＣＯｂ３４は、入力信号Ａｉｎに係数ｂ３４を乗じる。係数回路ＣＯａ３１は、１段目の積分器６２１の出力信号Ｓｄ３１に係数ａ３１を乗じる。係数回路ＣＯａ３２は、２段目の積分器６２２の出力信号Ｓａ３２に係数ａ３２を乗じる。係数回路ＣＯａ３３は、３段目の積分器６２３の出力信号Ｓｄ３３に係数ａ３３を乗じる。加算器ＡＤＤ３４は、係数回路ＣＯｂ３４が生成した信号（＝ｂ３４×Ａｉｎ）と、係数回路ＣＯａ３１が生成した信号（＝ａ３１×Ｓｄ３１）と、係数回路ＣＯａ３２が生成した信号（＝ａ３２×Ｓａ３２）と、係数回路ＣＯａ３３が生成した信号（＝ａ３３×Ｓｄ３３）とを加算して、
Ｓａ３４＝ｂ３４×Ａｉｎ＋ａ３１×Ｓｄ３１＋ａ３２×Ｓａ３２＋ａ３３×Ｓｄ３３
で表される信号Ｓａ３４を積分回路６２の出力信号として生成する。
Ｓａ３４＝ｂ３４×Ａｉｎ＋ａ３１×Ｓｄ３１＋ａ３２×Ｓａ３２＋ａ３３×Ｓｄ３３
で表される信号Ｓａ３４を積分回路６２の出力信号として生成する。
【0088】
図１３（ａ）は、第４実施形態に係る積分回路６２の動作の一例を示すタイミングチャートである。タイミングｔ４１～タイミングｔ４２およびタイミングｔ４３～タイミングｔ４４においてフェーズがφ１となり、タイミングｔ４２～ｔ４３およびタイミングｔ４４～ｔ４５においてフェーズがφ２となる。
【0089】
積分回路６２は、フェーズφ２はフェーズφ１よりも長くなるように制御される。１段目の積分器６２１は、フェーズφ１においてサンプリングを行い、フェーズφ２において出力をホールドする。２段目の積分器６２２は、フェーズφ１において出力をホールドし、フェーズφ２においてサンプリングを行う。３段目の積分器６２３は、フェーズφ１においてサンプリングを行い、フェーズφ２において出力をホールドする。１段目の積分器６２１および３段目の積分器６２３において、ホールド時間はサンプリング時間よりも長い。このため、１段目の積分器６２１および３段目の積分器６２３において、増幅器の動作電流を小さくし、積分回路６２を低消費電力化することが可能となる。特に、１段目の積分器６２１は、高い精度を求められ、その動作電流が大きくなる傾向にあるため、ホールド時間をサンプリング時間よりも長くすることによる低消費電力化の効果は大きい。
【0090】
図１３（ｂ）は、フェーズφ１およびフェーズφ２のそれぞれの長さを同一とした場合の積分回路６２の動作を示すタイミングチャートである。図１３（ｂ）に示す例では、タイミングｔ５１～タイミングｔ５２およびタイミングｔ５３～タイミングｔ５４においてフェーズがφ１となり、タイミングｔ５２～ｔ５３およびタイミングｔ５４～ｔ５５においてフェーズがφ２となる。フェーズφ１およびフェーズφ２の長さは同じであり、いずれの積分器においても、サンプリング時間およびホールド時間は同じ長さである。このため、図１３（ａ）を参照しながら説明したような積分回路の低消費電力化を実現できない。
【0091】
（第１変形例）
第１変形例では、積分器が有するサンプリング回路の構成が第１実施形態とは異なる。第１変形例の他の構成は、第１実施形態と実質的に同一であってよい。第１変形例および第１～第４実施形態の各構成は、任意に組み合わせられてよい。
第１変形例では、積分器が有するサンプリング回路の構成が第１実施形態とは異なる。第１変形例の他の構成は、第１実施形態と実質的に同一であってよい。第１変形例および第１～第４実施形態の各構成は、任意に組み合わせられてよい。
【0092】
図１４は、第１変形例に係るサンプリング回路７２の回路図である。第１変形例に係るサンプリング回路７２は、第１入力端子７２０、第２入力端子７２２、基準電圧が供給される基準電圧ライン７２４、第１出力端子７２６、第２出力端子７２８、第１スイッチＳＷ３１～第７スイッチＳＷ３７、第１キャパシタＣ３１および第２キャパシタＣ３２を有する。
【0093】
第１スイッチＳＷ３１は、一端が第１入力端子７２０に接続され、他端が第１キャパシタＣ３１に接続されるように配置される。第２スイッチＳＷ３２は、一端が第２入力端子７２２に接続され、他端が第２キャパシタＣ３２の一端に接続されるように配置される。第３スイッチＳＷ３３は、一端が第１キャパシタＣ３１の一端に接続され、他端が第２キャパシタＣ３２の一端に接続されるように配置される。
【0094】
第４スイッチＳＷ３４は、一端が第１キャパシタＣ３１の他端に接続され、他端が基準電圧ライン７２４に接続されるように配置される。第５スイッチＳＷ３５は、一端が基準電圧ライン７２４に接続され、他端が第２キャパシタＣ３２の他端に接続されるように配置される。第６スイッチＳＷ３６は、一端が第１キャパシタＣ３１の他端に接続され、他端が第１出力端子７２６に接続されるように配置される。第７スイッチＳＷ３７は、一端が第２キャパシタＣ３２の他端に接続され、他端が第２出力端子７２８に接続されるように配置される。
【0095】
第１スイッチＳＷ３１、第２スイッチＳＷ３２、第４スイッチＳＷ３４および第５スイッチＳＷ３５は、サンプリングスイッチとして機能し、具体的には、フェーズφ１においてオンとなり、フェーズφ２においてオフとなるように制御される。第３スイッチＳＷ３３、第６スイッチＳＷ３６および第７スイッチＳＷ３７は、出力スイッチとして機能し、具体的には、フェーズφ２においてオンとなり、フェーズφ１においてオフとなるように制御される。
【0096】
第１変形例のようにサンプリング回路７２を構成した場合にも、上記実施形態と同様にホールド時間をサンプリング時間よりも長くすることにより、ΔΣ変調器の低消費電力化を実現できる。
【0097】
（第２変形例）
第２変形例では、積分器が有するサンプリング回路の構成が第１実施形態とは異なる。第２変形例の他の構成は、第１実施形態と実質的に同一であってよい。第２変形例および第１～第４実施形態の各構成は、任意に組み合わせられてよい。
第２変形例では、積分器が有するサンプリング回路の構成が第１実施形態とは異なる。第２変形例の他の構成は、第１実施形態と実質的に同一であってよい。第２変形例および第１～第４実施形態の各構成は、任意に組み合わせられてよい。
【0098】
図１５は、第２変形例に係るサンプリング回路７４の回路図である。第２変形例に係るサンプリング回路７４は、第１入力端子７４０、第２入力端子７４２、基準電圧が供給される基準電圧ライン７４４、第１出力端子７４６、第２出力端子７４８、第１スイッチＳＷ４１～第８スイッチＳＷ４８、第１キャパシタＣ４１および第２キャパシタＣ４２を有する。
【0099】
第１スイッチＳＷ４１は、一端が第１入力端子７４０に接続され、他端が第１キャパシタＣ４１の一端に接続されるように配置される。第２スイッチＳＷ４２は、一端が第２入力端子７４２に接続され、他端が第２キャパシタＣ４２の一端に接続されるように配置される。第３スイッチＳＷ４３は、一端が第１キャパシタＣ４１の一端に接続され、他端が第２入力端子７４２に接続されるように配置される。第４スイッチＳＷ４４は、一端が第１入力端子７４０に接続され、他端が第２キャパシタＣ４２の一端に接続されるように配置される。
【0100】
第５スイッチＳＷ４５は、一端が第１キャパシタＣ４１の他端に接続され、他端が基準電圧ライン７４４に接続されるように配置される。第６スイッチＳＷ４６は、一端が基準電圧ライン７４４に接続され、他端が第２キャパシタＣ４２の他端に接続されるように配置される。第７スイッチＳＷ４７は、一端が第１キャパシタＣ４１の他端に接続され、他端が第１出力端子７４６に接続されるように配置される。第８スイッチＳＷ４８は、一端が第２キャパシタＣ４２の他端に接続され、他端が第２出力端子７４８に接続されるように配置される。
【0101】
第１スイッチＳＷ４１、第２スイッチＳＷ４２、第５スイッチＳＷ４５および第６スイッチＳＷ４６は、サンプリングスイッチとして機能し、具体的には、フェーズφ１においてオンとなり、フェーズφ２においてオフとなるように制御される。第３スイッチＳＷ４３、第４スイッチＳＷ４４、第７スイッチＳＷ４７および第８スイッチＳＷ４８は、出力スイッチとして機能し、具体的には、フェーズφ２においてオンとなり、フェーズφ１においてオフとなるように制御される。
【0102】
第２変形例のようにサンプリング回路７４を構成した場合にも、上記実施形態と同様にホールド時間をサンプリング時間よりも長くすることにより、ΔΣ変調器の低消費電力化を実現できる。
【0103】
（第３変形例）
第３変形例では、制御部が有する信号生成回路の構成が第１実施形態とは異なる。第３変形例の他の構成は、第１実施形態と実質的に同一であってよい。第３変形例ならびに第１～第４実施形態および第１，第２変形例の各構成は、任意に組み合わせられてよい。
第３変形例では、制御部が有する信号生成回路の構成が第１実施形態とは異なる。第３変形例の他の構成は、第１実施形態と実質的に同一であってよい。第３変形例ならびに第１～第４実施形態および第１，第２変形例の各構成は、任意に組み合わせられてよい。
【0104】
図１６（ａ）は、第３変形例に係る信号生成回路８０の回路図である。第３変形例に係る信号生成回路８０は、遅延回路８００およびＡＮＤ回路８０２を有する。遅延回路８００は、クロック信号ＣＫ１を受け、そのクロック信号ＣＫ１を遅延させて、信号Ｓｄｅ１を生成する。ＡＮＤ回路８０２は、クロック信号ＣＫ１を第１入力、遅延回路８００が生成した信号Ｓｄｅ１を第２入力として、サンプリング回路を制御するための信号Ｓｓ１を生成する。
【0105】
図１６（ｂ）は、第３変形例に係る信号生成回路８０の動作の一例を示すタイミングチャートである。遅延回路８００によって生成される信号Ｓｄｅ１は、クロック信号ＣＫ１よりもΔＴ１遅延する。たとえば、信号Ｓｄｅ１における立ち上がりのタイミングｔ４２は、クロック信号ＣＫ１における立ち上がりのタイミングｔ４１よりもΔＴ１遅延する。ここで、クロック信号ＣＫ１の半サイクルの長さをＴｃｋ１とするとき、ΔＴ１は、０＜ΔＴ１＜Ｔｃｋ１を満たしてよい。
【0106】
信号Ｓｓ１は、クロック信号ＣＫ１および信号Ｓｄｅ１がともにハイであるときにハイとなり、その他のときにローとなるように生成される。このため、信号Ｓｓ１は、信号Ｓｄｅ１が立ち上がるタイミングｔ４２からクロック信号ＣＫ１が立ち下がるタイミングｔ４３までの区間（第１区間）がハイとなり、クロック信号ＣＫ１が立ち下がるタイミングｔ４３から信号Ｓｄｅ１が立ち上がるタイミングｔ４４までの区間（第２区間）がローとなるように生成される。信号Ｓｓ１がハイである区間の長さは、Ｔｃｋ１－ΔＴ１である。信号Ｓｓがローである区間の長さは、Ｔｃｋ１＋ΔＴ１である。信号Ｓｓ１がハイの区間をフェーズφ１とし、信号Ｓｓ１のローの区間をフェーズφ２とすることにより、ホールド時間をサンプリング時間よりも長くすることができる。
【0107】
また、上記実施形態において説明した信号生成回路３４０と第３変形例に係る信号生成回路８０とを制御部に設けてよい。この場合、積分器が有する増幅器の動作速度に応じて、使用される信号生成回路が選択されてよい。
【0108】
（第４変形例）
第４変形例では、制御部が有する信号生成回路の構成が第１実施形態とは異なる。第４変形例の他の構成は、第１実施形態と実質的に同一であってよい。第４変形例ならびに第１～第４実施形態および第１，第２変形例の各構成は、任意に組み合わせられてよい。
第４変形例では、制御部が有する信号生成回路の構成が第１実施形態とは異なる。第４変形例の他の構成は、第１実施形態と実質的に同一であってよい。第４変形例ならびに第１～第４実施形態および第１，第２変形例の各構成は、任意に組み合わせられてよい。
【0109】
図１７（ａ）は、第４変形例に係る信号生成回路８２の回路図である。第４変形例に係る信号生成回路８２は、主としてディバイダ回路８２０を有する。ディバイダ回路８２０は、第１区間と第２区間とが交互に繰り返される信号Ｓｓ２を生成する。第４変形例に係る第１区間は、クロック信号ＣＫ２のＭ１サイクル（Ｍ１：自然数）に対応する、ハイまたはローの区間である。第４変形例に係る第２区間は、そのＭ１サイクルに続くＮ１サイクル（Ｎ１：自然数）に対応する、第１区間とは逆のハイまたはローの区間である。ここで、Ｍ１およびＮ１は、Ｎ１＞Ｍ１を満たす。
【0110】
図１７（ｂ）は、第４変形例に係る信号生成回路８２の動作の一例を示すタイミングチャートである。信号Ｓｓ２は、ハイの区間とローの区間とが繰り返されるように生成される。具体的には、信号Ｓｓ２は、クロック信号ＣＫ２の６サイクルに対応する第１区間（タイミングｔ５１～ｔ５２）がハイとなり、その６サイクルに続く１０サイクルに対応する第２区間（タイミングｔ５２～ｔ５３）がローとなるように信号Ｓｓ２が生成される。第１区間をフェーズφ１に対応させ、第２区間をフェーズφ２に対応させることにより、ホールド時間をサンプリング時間よりも長くすることができる。
【0111】
また、上記実施形態において説明した信号生成回路３４０と第４変形例に係る信号生成回路８２とを制御部に設けてよい。この場合、積分器が有する増幅器の動作速度に応じて、使用される信号生成回路が選択されてよい。
【0112】
（補足）
本開示に係る実施形態について、具体的な用語を用いて説明したが、この説明は、理解を助けるための例示に過ぎず、本開示あるいは請求の範囲を限定するものではなく、本発明の範囲は、請求の範囲によって規定されるものである。また、実施形態のみでなく、ここでは説明しない実施形態、実施例、変形例も、本発明の範囲に含まれる。
本開示に係る実施形態について、具体的な用語を用いて説明したが、この説明は、理解を助けるための例示に過ぎず、本開示あるいは請求の範囲を限定するものではなく、本発明の範囲は、請求の範囲によって規定されるものである。また、実施形態のみでなく、ここでは説明しない実施形態、実施例、変形例も、本発明の範囲に含まれる。
【0113】
（付記）
本明細書に開示される技術は、一側面において以下のように把握できる。
本明細書に開示される技術は、一側面において以下のように把握できる。
【0114】
（項目１）
アナログの入力信号をデジタルの出力信号に変換するΔΣ変調器であって、
前記デジタルの出力信号をアナログの帰還信号に変換するＤ／Ａコンバータと、
前記アナログの入力信号に応じた信号と前記帰還信号に応じた信号との差分に応じた信号を積分する積分回路と、
前記積分回路の出力信号を量子化し、前記デジタルの出力信号を生成する量子化器と、を備え、
前記積分回路は、直列に接続された複数の積分器を含み、
前記複数の積分器のそれぞれは、入力される信号をサンプリングするサンプリング回路と、前記サンプリング回路のサンプリング結果に応じた信号を出力する増幅器とを有し、前記サンプリング回路によるサンプリングと前記増幅器による出力のホールドとが交互に繰り返されるように制御され、
前記複数の積分器の少なくとも１つは、前記ホールドの時間が前記サンプリングの時間よりも長くなるように制御される、
ΔΣ変調器。
アナログの入力信号をデジタルの出力信号に変換するΔΣ変調器であって、
前記デジタルの出力信号をアナログの帰還信号に変換するＤ／Ａコンバータと、
前記アナログの入力信号に応じた信号と前記帰還信号に応じた信号との差分に応じた信号を積分する積分回路と、
前記積分回路の出力信号を量子化し、前記デジタルの出力信号を生成する量子化器と、を備え、
前記積分回路は、直列に接続された複数の積分器を含み、
前記複数の積分器のそれぞれは、入力される信号をサンプリングするサンプリング回路と、前記サンプリング回路のサンプリング結果に応じた信号を出力する増幅器とを有し、前記サンプリング回路によるサンプリングと前記増幅器による出力のホールドとが交互に繰り返されるように制御され、
前記複数の積分器の少なくとも１つは、前記ホールドの時間が前記サンプリングの時間よりも長くなるように制御される、
ΔΣ変調器。
【0115】
（項目２）
前記複数の積分器のうちの１段目の積分器は、前記ホールドの時間が前記サンプリングの時間よりも長くなるように制御される、
項目１に記載のΔΣ変調器。
前記複数の積分器のうちの１段目の積分器は、前記ホールドの時間が前記サンプリングの時間よりも長くなるように制御される、
項目１に記載のΔΣ変調器。
【0116】
（項目３）
前記サンプリング回路は、前記サンプリングを行うためのキャパシタと、前記キャパシタに接続されたサンプリングスイッチと、前記キャパシタに接続された出力スイッチとを有し、フェーズφ１とフェーズφ２とが交互に繰り返されるように制御され、
前記フェーズφ１は、前記サンプリングスイッチがオンとなり、前記出力スイッチがオフとなり、前記キャパシタが、前記サンプリング回路に入力される信号に応じた電荷を蓄積することによって、前記サンプリングを行うフェーズであり、
前記フェーズφ２は、前記サンプリングスイッチがオフとなり、前記出力スイッチがオンとなり、前記増幅器による出力がホールドされるフェーズであり、
前記フェーズφ２の時間は、前記フェーズφ１の時間よりも長い、
項目１または２に記載のΔΣ変調器。
前記サンプリング回路は、前記サンプリングを行うためのキャパシタと、前記キャパシタに接続されたサンプリングスイッチと、前記キャパシタに接続された出力スイッチとを有し、フェーズφ１とフェーズφ２とが交互に繰り返されるように制御され、
前記フェーズφ１は、前記サンプリングスイッチがオンとなり、前記出力スイッチがオフとなり、前記キャパシタが、前記サンプリング回路に入力される信号に応じた電荷を蓄積することによって、前記サンプリングを行うフェーズであり、
前記フェーズφ２は、前記サンプリングスイッチがオフとなり、前記出力スイッチがオンとなり、前記増幅器による出力がホールドされるフェーズであり、
前記フェーズφ２の時間は、前記フェーズφ１の時間よりも長い、
項目１または２に記載のΔΣ変調器。
【0117】
（項目４）
クロック信号に基づいて第１区間と第２区間とが交互に繰り返される信号を生成し、生成した信号に基づいて前記サンプリング回路を制御する制御部をさらに備え、
前記第１区間は、前記クロック信号のＭサイクル（Ｍ：自然数）に対応する、ハイまたはローの区間であり、
前記第２区間は、前記Ｍサイクルに続くＮサイクル（Ｎ：自然数）に対応する、前記第１区間とは逆のハイまたはローの区間であり、
前記Ｍおよび前記Ｎは、Ｎ＞Ｍを満たし、
前記制御部は、生成した信号に基づいて、前記第１区間において前記サンプリング回路が前記フェーズφ１となり、前記第２区間において前記サンプリング回路が前記フェーズφ２となるように、前記サンプリングスイッチおよび前記出力スイッチを制御する、
項目３に記載のΔΣ変調器。
クロック信号に基づいて第１区間と第２区間とが交互に繰り返される信号を生成し、生成した信号に基づいて前記サンプリング回路を制御する制御部をさらに備え、
前記第１区間は、前記クロック信号のＭサイクル（Ｍ：自然数）に対応する、ハイまたはローの区間であり、
前記第２区間は、前記Ｍサイクルに続くＮサイクル（Ｎ：自然数）に対応する、前記第１区間とは逆のハイまたはローの区間であり、
前記Ｍおよび前記Ｎは、Ｎ＞Ｍを満たし、
前記制御部は、生成した信号に基づいて、前記第１区間において前記サンプリング回路が前記フェーズφ１となり、前記第２区間において前記サンプリング回路が前記フェーズφ２となるように、前記サンプリングスイッチおよび前記出力スイッチを制御する、
項目３に記載のΔΣ変調器。
【0118】
（項目５）
クロック信号に基づく信号を生成する遅延回路と、ＡＮＤ回路と、前記ＡＮＤ回路の出力に基づいて前記サンプリング回路を制御する制御回路とを有する制御部をさらに備え、
前記遅延回路は、前記クロック信号の半サイクルをＴｃｋとして、前記クロック信号をΔＴ（０＜ΔＴ＜Ｔｃｋ）遅延させた信号を生成し、
前記ＡＮＤ回路は、前記クロック信号を第１入力とし、前記遅延回路が生成した信号を第２入力として、Ｔｃｋ－ΔＴの長さの第１区間とＴｃｋ＋ΔＴｃｋの長さの第２区間とが交互に繰り返される信号を生成し、
前記制御回路は、前記ＡＮＤ回路が生成した信号に基づいて、前記第１区間において前記サンプリング回路が前記フェーズφ１となり、前記第２区間において前記サンプリング回路が前記フェーズφ２となるように、前記サンプリングスイッチおよび前記出力スイッチを制御する、
項目３に記載のΔΣ変調器。
クロック信号に基づく信号を生成する遅延回路と、ＡＮＤ回路と、前記ＡＮＤ回路の出力に基づいて前記サンプリング回路を制御する制御回路とを有する制御部をさらに備え、
前記遅延回路は、前記クロック信号の半サイクルをＴｃｋとして、前記クロック信号をΔＴ（０＜ΔＴ＜Ｔｃｋ）遅延させた信号を生成し、
前記ＡＮＤ回路は、前記クロック信号を第１入力とし、前記遅延回路が生成した信号を第２入力として、Ｔｃｋ－ΔＴの長さの第１区間とＴｃｋ＋ΔＴｃｋの長さの第２区間とが交互に繰り返される信号を生成し、
前記制御回路は、前記ＡＮＤ回路が生成した信号に基づいて、前記第１区間において前記サンプリング回路が前記フェーズφ１となり、前記第２区間において前記サンプリング回路が前記フェーズφ２となるように、前記サンプリングスイッチおよび前記出力スイッチを制御する、
項目３に記載のΔΣ変調器。
【0119】
（項目６）
前記複数の積分器は、遅延器による遅延を受けた信号を出力する第１積分器と、遅延器による遅延を受けていない信号を出力する第２積分器とを含み、
前記第１積分器および前記第２積分器は、前記積分回路の出力信号が収束するように配置される、
項目１～５のいずれか一項に記載のΔΣ変調器。
前記複数の積分器は、遅延器による遅延を受けた信号を出力する第１積分器と、遅延器による遅延を受けていない信号を出力する第２積分器とを含み、
前記第１積分器および前記第２積分器は、前記積分回路の出力信号が収束するように配置される、
項目１～５のいずれか一項に記載のΔΣ変調器。
【0120】
（項目７）
前記増幅器に入力されるバイアス電流を調整する電流調整回路をさらに備え、
前記増幅器は、前記バイアス電流に応じた速度で動作する、
項目１～６のいずれか一項に記載のΔΣ変調器。
前記増幅器に入力されるバイアス電流を調整する電流調整回路をさらに備え、
前記増幅器は、前記バイアス電流に応じた速度で動作する、
項目１～６のいずれか一項に記載のΔΣ変調器。
【0121】
（項目８）
項目１～７のいずれか一項に記載のΔΣ変調器と、
前記ΔΣ変調器が生成した前記デジタルの出力信号をフィルタリングするデジタルフィルタと、を備える、
ΔΣ型Ａ／Ｄコンバータ。
（符号の説明）
項目１～７のいずれか一項に記載のΔΣ変調器と、
前記ΔΣ変調器が生成した前記デジタルの出力信号をフィルタリングするデジタルフィルタと、を備える、
ΔΣ型Ａ／Ｄコンバータ。
（符号の説明）
【0122】
１ ΔΣ型Ａ／Ｄコンバータ、１０ ΔΣ変調器、１２ 積分回路、１４ 量子化器、１６ Ｄ／Ａコンバータ、１０６ サンプリング回路、１２１，１２２，１２３ 積分器、ＳＷ１～ＳＷ８ 第１スイッチ～第８スイッチ、Ｃ１～Ｃ４ 第１キャパシタ～第４キャパシタ、１１０ 増幅器、２０ デジタルフィルタ、３０ 制御部、３００ 統括回路、３２０ 電流生成回路、３４０ 信号生成回路、３４２ ディバイダ回路、３４４ 遅延回路、３６０ 信号調整回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】