▶ サムソン エレクトロ−メカニックス カンパニーリミテッド．の特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024118423
(43)【公開日】2024-08-30
(54)【発明の名称】回路基板及びその製造方法
(51)【国際特許分類】
H05K 3/46 20060101AFI20240823BHJP
H05K 1/02 20060101ALI20240823BHJP
H05K 1/09 20060101ALI20240823BHJP
【ＦＩ】
H05K3/46 Q
H05K3/46 N
H05K1/02 C
H05K1/09 C
【審査請求】未請求
【請求項の数】16
【出願形態】ＯＬ
(21)【出願番号】P 2023220297
(22)【出願日】2023-12-27
(31)【優先権主張番号】10-2023-0022416
(32)【優先日】2023-02-20
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】594023722
【氏名又は名称】サムソン エレクトロ－メカニックス カンパニーリミテッド．
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】奇 明 柱
【テーマコード（参考）】
4E351
5E316
5E338
【Ｆターム（参考）】
4E351BB33
4E351DD04
4E351DD05
4E351DD06
4E351DD10
4E351DD11
4E351DD12
4E351DD19
4E351GG20
5E316AA32
5E316AA43
5E316BB02
5E316BB03
5E316BB04
5E316CC09
5E316CC10
5E316CC32
5E316CC33
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5E316CC38
5E316CC39
5E316DD23
5E316DD24
5E316DD33
5E316EE31
5E316EE33
5E316FF07
5E316FF08
5E316FF09
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5E316FF13
5E316FF14
5E316GG15
5E316GG17
5E316GG22
5E316GG28
5E316HH24
5E316HH32
5E316JJ02
5E316JJ03
5E338AA03
5E338AA16
5E338BB19
5E338BB25
5E338BB75
5E338CC01
5E338CC04
5E338CC06
5E338EE32
(57)【要約】 （修正有）
【課題】パッケージ全体の厚さを減らし、外形加工及びデスミア工程を削除することができ、工程にかかる時間を短縮することができる回路基板及びその製造方法を提供する。
【解決手段】本発明による回路基板１００は、少なくとも一つの配線層ＭＬ及び少なくとも一つのビア層ＶＬを埋め込み、対向する第１面ＩＬａと第２面ＩＬｂとを有する絶縁層ＩＬと、を有する。第１配線層ＭＬ１は、絶縁層ＩＬの第１面ＩＬａ上に一部突出し、絶縁層ＩＬに一部が埋め込められ、絶縁層ＩＬの第１面ＩＬａから突出した第１配線層ＭＬ１の表面には、表面処理層ＳＦＬが配置される。絶縁層ＩＬは、第１面ＩＬａから陥没した凹状のキャビティＣＶを有し、ビア層ＶＬの一部は、キャビティＣＶの底面ＦＬを通じて絶縁層ＩＬから露出する。
【選択図】図１
【解決手段】本発明による回路基板１００は、少なくとも一つの配線層ＭＬ及び少なくとも一つのビア層ＶＬを埋め込み、対向する第１面ＩＬａと第２面ＩＬｂとを有する絶縁層ＩＬと、を有する。第１配線層ＭＬ１は、絶縁層ＩＬの第１面ＩＬａ上に一部突出し、絶縁層ＩＬに一部が埋め込められ、絶縁層ＩＬの第１面ＩＬａから突出した第１配線層ＭＬ１の表面には、表面処理層ＳＦＬが配置される。絶縁層ＩＬは、第１面ＩＬａから陥没した凹状のキャビティＣＶを有し、ビア層ＶＬの一部は、キャビティＣＶの底面ＦＬを通じて絶縁層ＩＬから露出する。
【選択図】図１
【特許請求の範囲】
【請求項1】
少なくとも一つの配線層及び少なくとも一つのビア層を埋め込み、対向する第１面と第２面とを有する絶縁層と、
前記絶縁層の前記第１面上に一部突出し、前記絶縁層に一部が埋め込められる第１配線層と、を有し、
前記絶縁層は、前記第１面から陥没した凹状のキャビティを有し、
前記ビア層の一部は、前記キャビティの底面を通じて前記絶縁層から露出することを特徴とする回路基板。
前記絶縁層の前記第１面上に一部突出し、前記絶縁層に一部が埋め込められる第１配線層と、を有し、
前記絶縁層は、前記第１面から陥没した凹状のキャビティを有し、
前記ビア層の一部は、前記キャビティの底面を通じて前記絶縁層から露出することを特徴とする回路基板。
【請求項2】
前記絶縁層の前記第１面から突出した前記第１配線層の表面に配置される表面処理層をさらに有することを特徴とする請求項１に記載の回路基板。
【請求項3】
前記表面処理層は、ニッケル、パラジウム、及び金を含むことを特徴とする請求項２に記載の回路基板。
【請求項4】
前記キャビティは、底面と内側面の表面粗さが同じであることを特徴とする請求項１に記載の回路基板。
【請求項5】
前記絶縁層の前記第２面上に配置されるソルダレジスト層をさらに有することを特徴とする請求項１に記載の回路基板。
【請求項6】
前記キャビティの底面の表面粗さと前記絶縁層の前記第１面の表面粗さとが同じであることを特徴とする請求項１に記載の回路基板。
【請求項7】
キャリア基板上にキャビティパターン層を形成する段階と、
前記キャビティパターン層上にキャビティ導電層を形成する段階と、
前記キャビティパターン層と前記キャビティ導電層が埋め込められるように第１絶縁層を形成する段階と、
前記キャリア基板から前記キャビティパターン層を分離し、前記キャビティパターン層及び前記キャビティ導電層をエッチングして前記第１絶縁層にキャビティを形成する段階と、を有することを特徴とする回路基板製造方法。
前記キャビティパターン層上にキャビティ導電層を形成する段階と、
前記キャビティパターン層と前記キャビティ導電層が埋め込められるように第１絶縁層を形成する段階と、
前記キャリア基板から前記キャビティパターン層を分離し、前記キャビティパターン層及び前記キャビティ導電層をエッチングして前記第１絶縁層にキャビティを形成する段階と、を有することを特徴とする回路基板製造方法。
【請求項8】
前記キャリア基板上の前記キャビティパターン層が形成される領域を除いた領域に第１導電層を形成する段階と、
前記キャビティ形成後、前記第１導電層をエッチングして除去するする段階と、をさらに有することを特徴とする請求項７に記載の回路基板製造方法。
前記キャビティ形成後、前記第１導電層をエッチングして除去するする段階と、をさらに有することを特徴とする請求項７に記載の回路基板製造方法。
【請求項9】
前記第１導電層上に第１配線層を形成する段階をさらに有することを特徴とする請求項８に記載の回路基板製造方法。
【請求項10】
前記第１導電層上の前記第１配線層が形成されない領域に第２導電層を形成する段階をさらに有することを特徴とする請求項９に記載の回路基板製造方法。
【請求項11】
前記第２導電層を除去して前記第１配線層を少なくとも部分的に露出させる段階をさらに有することを特徴とする請求項１０に記載の回路基板製造方法。
【請求項12】
前記第１絶縁層外部に露出した前記第１配線層の表面に、ＥＮＥＰＩＧ（Ｅｌｅｃｔｒｏｌｅｓｓ Ｎｉ Ｅｌｅｃｔｒｏｌｅｓｓ Ｐｄ Ｉｍｍｅｒｓｉｏｎ Ｇｏｌｄ）方法を通じて、表面処理層を形成する段階をさらに有することを特徴とする請求項１１に記載の回路基板製造方法。
【請求項13】
前記キャビティ導電層を形成する段階、前記第１導電層を形成する段階、及び前記第２導電層を形成する段階は、それぞれニッケルメッキ層を形成する段階を含むことを特徴とする請求項１０に記載の回路基板製造方法。
【請求項14】
前記第１絶縁層の少なくとも一部を貫通し、少なくとも一部が前記キャビティ導電層と接するように第１ビア層を形成する段階をさらに有することを特徴とする請求項７に記載の回路基板製造方法。
【請求項15】
前記第１絶縁層上に、少なくとも一つの絶縁層、少なくとも一つの配線層、及び少なくとも一つのビア層を形成する段階をさらに有することを特徴とする請求項１４に記載の回路基板製造方法。
【請求項16】
前記キャビティパターン層を形成する段階は、銅パターン層を形成する段階を含むことを特徴とする請求項７に記載の回路基板製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、回路基板及びその製造方法に関し、特に、製造工程にかかる時間を短縮することができる回路基板及びその製造方法に関する。
【背景技術】
【0002】
回路基板は、絶縁材に銅のような伝導性材料で回路パターンを形成したものであり、携帯電話をはじめとするＩＴ分野の電子機器が小型化されることに伴い、回路基板にキャビティを形成し、キャビティ内にＩＣ、能動素子又は受動素子などの電子部品を実装する方法が提案された。
【0003】
一般的に外形加工工程を通じてキャビティを形成する。
この場合、キャビティ内部に炭化及び異物が発生し、基板が汚染され、収率が低下する危険がある。
また異物を除去するために、デスミア（Ｄｅｓｍｅａｒ）工程が追加的に行われて工程の所要時間が増加する。
そこで、外形加工工程の代わりに回路工程を利用してキャビティを形成することができる方法に対する開発の必要となり、課題となっている。
この場合、キャビティ内部に炭化及び異物が発生し、基板が汚染され、収率が低下する危険がある。
また異物を除去するために、デスミア（Ｄｅｓｍｅａｒ）工程が追加的に行われて工程の所要時間が増加する。
そこで、外形加工工程の代わりに回路工程を利用してキャビティを形成することができる方法に対する開発の必要となり、課題となっている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１１－４０６４８号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は上記従来の回路基板における課題に鑑みてなされたものであって、本発明の目的は、パッケージ全体の厚さを減らし、外形加工及びデスミア工程を削除することができ、工程にかかる時間を短縮することができる回路基板及びその製造方法を提供することにある。
また、キャビティの大きさ及び高さの制御が容易であり、サイズが均一で整合力に優れたキャビティを形成することができ、回路基板の収率が改善され得る回路基板及びその製造方法を提供することにある。
また、キャビティの大きさ及び高さの制御が容易であり、サイズが均一で整合力に優れたキャビティを形成することができ、回路基板の収率が改善され得る回路基板及びその製造方法を提供することにある。
【課題を解決するための手段】
【0006】
上記目的を達成するためになされた本発明による回路基板は、少なくとも一つの配線層及び少なくとも一つのビア層を埋め込み、対向する第１面と第２面とを有する絶縁層と、前記絶縁層の前記第１面上に一部突出し、前記絶縁層に一部が埋め込められる第１配線層と、を有し、前記絶縁層は、前記第１面から陥没した凹状のキャビティを有し、前記ビア層の一部は、前記キャビティの底面を通じて前記絶縁層から露出することを特徴とする。
【0007】
前記絶縁層の前記第１面から突出した前記第１配線層の表面に配置される表面処理層をさらに有することが好ましい。
前記表面処理層は、ニッケル、パラジウム、及び金を含むことが好ましい。
前記キャビティは、底面と内側面の表面粗さが同じであることが好ましい。
前記絶縁層の前記第２面上に配置されるソルダレジスト層をさらに有することが好ましい。
前記キャビティの底面の表面粗さと前記絶縁層の前記第１面の表面粗さとが同じであることが好ましい。
前記表面処理層は、ニッケル、パラジウム、及び金を含むことが好ましい。
前記キャビティは、底面と内側面の表面粗さが同じであることが好ましい。
前記絶縁層の前記第２面上に配置されるソルダレジスト層をさらに有することが好ましい。
前記キャビティの底面の表面粗さと前記絶縁層の前記第１面の表面粗さとが同じであることが好ましい。
【0008】
上記目的を達成するためになされた本発明による回路基板製造方法は、キャリア基板上にキャビティパターン層を形成する段階と、前記キャビティパターン層上にキャビティ導電層を形成する段階と、前記キャビティパターン層と前記キャビティ導電層が埋め込められるように第１絶縁層を形成する段階と、前記キャリア基板から前記キャビティパターン層を分離し、前記キャビティパターン層及び前記キャビティ導電層をエッチングして前記第１絶縁層にキャビティを形成する段階と、を有することを特徴とする。
【0009】
前記キャリア基板上の前記キャビティパターン層が形成される領域を除いた領域に第１導電層を形成する段階と、前記キャビティ形成後、前記第１導電層をエッチングして除去するする段階と、をさらに有することが好ましい。
前記第１導電層上に第１配線層を形成する段階をさらに有することが好ましい。
前記第１導電層上の前記第１配線層が形成されない領域に第２導電層を形成する段階をさらに有することが好ましい。
前記第２導電層を除去して前記第１配線層を少なくとも部分的に露出させる段階をさらに有することが好ましい。
前記第１絶縁層外部に露出した前記第１配線層の表面に、ＥＮＥＰＩＧ（Ｅｌｅｃｔｒｏｌｅｓｓ Ｎｉ Ｅｌｅｃｔｒｏｌｅｓｓ Ｐｄ Ｉｍｍｅｒｓｉｏｎ Ｇｏｌｄ）方法を通じて、表面処理層を形成する段階をさらに有することが好ましい。
前記キャビティ導電層を形成する段階、前記第１導電層を形成する段階、及び前記第２導電層を形成する段階は、それぞれニッケルメッキ層を形成する段階を含むことが好ましい。
前記第１絶縁層の少なくとも一部を貫通し、少なくとも一部が前記キャビティ導電層と接するように第１ビア層を形成する段階をさらに有することが好ましい。
前記第１絶縁層上に、少なくとも一つの絶縁層、少なくとも一つの配線層、及び少なくとも一つのビア層を形成する段階をさらに有することが好ましい。
前記キャビティパターン層を形成する段階は、銅パターン層を形成する段階を含むことが好ましい。
前記第１導電層上に第１配線層を形成する段階をさらに有することが好ましい。
前記第１導電層上の前記第１配線層が形成されない領域に第２導電層を形成する段階をさらに有することが好ましい。
前記第２導電層を除去して前記第１配線層を少なくとも部分的に露出させる段階をさらに有することが好ましい。
前記第１絶縁層外部に露出した前記第１配線層の表面に、ＥＮＥＰＩＧ（Ｅｌｅｃｔｒｏｌｅｓｓ Ｎｉ Ｅｌｅｃｔｒｏｌｅｓｓ Ｐｄ Ｉｍｍｅｒｓｉｏｎ Ｇｏｌｄ）方法を通じて、表面処理層を形成する段階をさらに有することが好ましい。
前記キャビティ導電層を形成する段階、前記第１導電層を形成する段階、及び前記第２導電層を形成する段階は、それぞれニッケルメッキ層を形成する段階を含むことが好ましい。
前記第１絶縁層の少なくとも一部を貫通し、少なくとも一部が前記キャビティ導電層と接するように第１ビア層を形成する段階をさらに有することが好ましい。
前記第１絶縁層上に、少なくとも一つの絶縁層、少なくとも一つの配線層、及び少なくとも一つのビア層を形成する段階をさらに有することが好ましい。
前記キャビティパターン層を形成する段階は、銅パターン層を形成する段階を含むことが好ましい。
【発明の効果】
【0010】
本発明に係る回路基板及びその製造方法によれば、パッケージ全体の厚さを減らし、外形加工及びデスミア工程を削除することができ、工程にかかる時間を短縮することができる。
また、キャビティの大きさ及び高さの制御が容易であり、サイズが均一で整合力に優れたキャビティを形成することができ、回路基板の収率が改善され得る。
また、キャビティの大きさ及び高さの制御が容易であり、サイズが均一で整合力に優れたキャビティを形成することができ、回路基板の収率が改善され得る。
【図面の簡単な説明】
【0011】
【図1】本発明の一実施形態による回路基板の概略構成を示す断面図である。
【図2】本発明の一実施形態による回路基板の製造方法を説明するための工程断面図である。
【図3】本発明の一実施形態による回路基板の製造方法を説明するための工程断面図である。
【図4】本発明の一実施形態による回路基板の製造方法を説明するための工程断面図である。
【図5】本発明の一実施形態による回路基板の製造方法を説明するための工程断面図である。
【図6】本発明の一実施形態による回路基板の製造方法を説明するための工程断面図である。
【図7】本発明の一実施形態による回路基板の製造方法を説明するための工程断面図である。
【図8】本発明の一実施形態による回路基板の製造方法を説明するための工程断面図である。
【図9】本発明の一実施形態による回路基板の製造方法を説明するための工程断面図である。
【図10】本発明の一実施形態による回路基板の製造方法を説明するための工程断面図である。
【図11】本発明の一実施形態による回路基板の製造方法を説明するための工程断面図である。
【発明を実施するための形態】
【0012】
次に、本発明に係る回路基板及びその製造方法を実施するための形態の具体例を図面を参照しながら説明する。
【0013】
以下、添付した図面を参照して本発明が属する技術分野における通常の知識を有する者が容易に実施することができるように本発明の実施形態を詳しく説明する。
図面において、本発明を明確に説明するために、説明上不要な部分は省略し、明細書全体にわたって同一又は類似の構成要素については、同一の参照符号を付した。
また、添付図面において一部の構成要素は誇張される、省略される、又は概略的に図示されており、各構成要素の大きさは実際の大きさを全面的に反映するのではない。
添付した図面は、本明細書に開示した実施形態を容易に理解できるようにするためのものに過ぎず、添付した図面により本明細書に開示された技術的な思想が制限されず、本発明の思想及び技術範囲に含まれる全ての変更、均等物乃至代替物を含むものと理解されなければならない。
図面において、本発明を明確に説明するために、説明上不要な部分は省略し、明細書全体にわたって同一又は類似の構成要素については、同一の参照符号を付した。
また、添付図面において一部の構成要素は誇張される、省略される、又は概略的に図示されており、各構成要素の大きさは実際の大きさを全面的に反映するのではない。
添付した図面は、本明細書に開示した実施形態を容易に理解できるようにするためのものに過ぎず、添付した図面により本明細書に開示された技術的な思想が制限されず、本発明の思想及び技術範囲に含まれる全ての変更、均等物乃至代替物を含むものと理解されなければならない。
【0014】
第１、第２などのように序数を含む用語は、多様な構成要素を説明することに使用され得るが、構成要素は上記用語により限定されない。
上記用語は一つの構成要素を他の構成要素から区別する目的のみで使用される。
また、層、膜、領域、板などの部分が他の部分の「上」にあるという時、これは他の部分の「直上」にある場合だけでなく、その中間にまた他の部分がある場合も含む。
反対に、ある部分が他の部分の「直上」にあるという時には中間にまた他の部分がないことを意味する。また、基準となる部分の「上」にあるということは、基準となる部分の上又は下に位置することであり、必ずしも重力反対方向に向かって「上」に位置することを意味するのではない。
上記用語は一つの構成要素を他の構成要素から区別する目的のみで使用される。
また、層、膜、領域、板などの部分が他の部分の「上」にあるという時、これは他の部分の「直上」にある場合だけでなく、その中間にまた他の部分がある場合も含む。
反対に、ある部分が他の部分の「直上」にあるという時には中間にまた他の部分がないことを意味する。また、基準となる部分の「上」にあるということは、基準となる部分の上又は下に位置することであり、必ずしも重力反対方向に向かって「上」に位置することを意味するのではない。
【0015】
明細書全体において、「含む」又は「有する」などの用語は、明細書上に記載された特徴、数字、段階、動作、構成要素、部品又はこれらを組み合わせたものが存在することを指定しようとするものであり、一つ又はそれ以上の他の特徴や数字、段階、動作、構成要素、部品又はこれらを組み合わせたものの存在又は付加可能性を予め排除しないものと理解されなければならない。
したがって、ある部分がある構成要素を「含む」という時、これは特に反対になる記載がない限り、他の構成要素を除くのではなく、他の構成要素をさらに含むことができることを意味する。
また、明細書全体において、「平面上」という時、これは対象部分を上方から見た時を意味し、「断面上」という時、これは対象部分を垂直に切断した断面を側方から見た時を意味する。
明細書全体において、ある部分が他の部分と「カップリング（ｃｏｕｐｌｉｎｇ）」されているという時、これは「直接的に又は物理的にカップリング」されている場合だけでなく、その中間に他の素子を介して「間接的に又は非接触カップリング」されている場合を含む。
また、明細書全体において、「連結される」という時、これは二つ以上の構成要素が直接的に接続（連結）されることだけを意味するのではなく、二つ以上の構成要素が他の構成要素を通じて間接的に接続されること、物理的に接続されることだけでなく、電気的に接続されること、又は位置や機能により相異なる名称で称されたが一体であることを意味し得る。
したがって、ある部分がある構成要素を「含む」という時、これは特に反対になる記載がない限り、他の構成要素を除くのではなく、他の構成要素をさらに含むことができることを意味する。
また、明細書全体において、「平面上」という時、これは対象部分を上方から見た時を意味し、「断面上」という時、これは対象部分を垂直に切断した断面を側方から見た時を意味する。
明細書全体において、ある部分が他の部分と「カップリング（ｃｏｕｐｌｉｎｇ）」されているという時、これは「直接的に又は物理的にカップリング」されている場合だけでなく、その中間に他の素子を介して「間接的に又は非接触カップリング」されている場合を含む。
また、明細書全体において、「連結される」という時、これは二つ以上の構成要素が直接的に接続（連結）されることだけを意味するのではなく、二つ以上の構成要素が他の構成要素を通じて間接的に接続されること、物理的に接続されることだけでなく、電気的に接続されること、又は位置や機能により相異なる名称で称されたが一体であることを意味し得る。
【0016】
以下、図面を参照して本発明の多様な実施形態と変形例を詳細に説明する。
図１を参照して、本発明の一実施形態による回路基板について説明する。
図１は、本発明の一実施形態による回路基板の概略構成を示す断面図である。
図１を参照して、本発明の一実施形態による回路基板について説明する。
図１は、本発明の一実施形態による回路基板の概略構成を示す断面図である。
【0017】
図１を参照すると、本実施形態による回路基板１００は、少なくとも一つの配線層ＭＬ及び少なくとも一つのビア層ＶＬを埋め込み、対向する第１面ＩＬａと第２面ＩＬｂを有する絶縁層ＩＬ、及び絶縁層ＩＬの第１面ＩＬａ上に一部突出し、絶縁層ＩＬに一部埋め込められる第１配線層ＭＬ１を含む。
絶縁層ＩＬは、第１面ＩＬａから陥没した凹状のキャビティＣＶを有し、ビア層ＶＬの一部は、キャビティＣＶの底面ＦＬを通じて絶縁層ＩＬから露出する。
絶縁層ＩＬは、少なくとも一つの配線層ＭＬ及び少なくとも一つのビア層ＶＬを埋め込むように配置される。
絶縁層ＩＬは、第１面ＩＬａから陥没した凹状のキャビティＣＶを有し、ビア層ＶＬの一部は、キャビティＣＶの底面ＦＬを通じて絶縁層ＩＬから露出する。
絶縁層ＩＬは、少なくとも一つの配線層ＭＬ及び少なくとも一つのビア層ＶＬを埋め込むように配置される。
【0018】
絶縁層ＩＬの材料としては、絶縁物質を使用することができ、絶縁物質は、エポキシ樹脂のような熱硬化性樹脂やポリイミドのような熱可塑性樹脂、又はこれら樹脂にシリカなどの無機フィラーとガラス繊維などの補強材が含まれたものを含み得る。
例えば、絶縁層ＩＬの材料としては、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ－Ｂｕｉｌｄ ｕｐ Ｆｉｌｍ）を使用することができるが、これに限定されるのではなく、プリプレグ（ｐｒｅｐｒｅｇ）などを利用することもできる。
必要に応じて、絶縁層ＩＬの材料としてＰＩＤ（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ）のような感光性絶縁材料を利用することもできる。
例えば、絶縁層ＩＬの材料としては、ＡＢＦ（Ａｊｉｎｏｍｏｔｏ－Ｂｕｉｌｄ ｕｐ Ｆｉｌｍ）を使用することができるが、これに限定されるのではなく、プリプレグ（ｐｒｅｐｒｅｇ）などを利用することもできる。
必要に応じて、絶縁層ＩＬの材料としてＰＩＤ（Ｐｈｏｔｏ Ｉｍａｇｅａｂｌｅ Ｄｉｅｌｅｃｔｒｉｃ）のような感光性絶縁材料を利用することもできる。
【0019】
例えば、絶縁層ＩＬは、第１絶縁層ＩＬ１、第１絶縁層ＩＬ１上に配置される第２絶縁層ＩＬ２、及び第２絶縁層上に配置される第３絶縁層ＩＬ３を含む。
第１絶縁層ＩＬ１の一面には、キャビティＣＶが配置される。
キャビティＣＶは、第１絶縁層ＩＬ１の一面である絶縁層ＩＬの第１面ＩＬａから陥没した凹み形状である。
キャビティＣＶは、回路形成過程でエッチング工程を通じて形成され得、したがって、キャビティＣＶの底面ＦＬと内側面ＩＳの表面粗さが同じである。
図１を参照すると、絶縁層ＩＬは、第１～第３絶縁層（ＩＬ１、ＩＬ２、ＩＬ３）を含むものとして示しているが、これに限定されるのではなく、絶縁層ＩＬは、示したものより多い層を含むこともでき、より少ない層を含むこともできる。
第１絶縁層ＩＬ１の一面には、キャビティＣＶが配置される。
キャビティＣＶは、第１絶縁層ＩＬ１の一面である絶縁層ＩＬの第１面ＩＬａから陥没した凹み形状である。
キャビティＣＶは、回路形成過程でエッチング工程を通じて形成され得、したがって、キャビティＣＶの底面ＦＬと内側面ＩＳの表面粗さが同じである。
図１を参照すると、絶縁層ＩＬは、第１～第３絶縁層（ＩＬ１、ＩＬ２、ＩＬ３）を含むものとして示しているが、これに限定されるのではなく、絶縁層ＩＬは、示したものより多い層を含むこともでき、より少ない層を含むこともできる。
【0020】
配線層ＭＬは、絶縁層ＩＬの一面上に配置される。
配線層ＭＬは、回路基板１００の信号を伝達する。
配線層ＭＬのそれぞれの材料としては、金属物質を使用する。
金属物質には、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタニウム（Ｔｉ）、又はこれらの合金などが含まれ得る。
配線層ＭＬは、グラウンドパターン、パワーパターン、信号パターンなどのような設計デザインにより多様な機能を有する。
これらパターンは、それぞれライン（ｌｉｎｅ）、プレーン（ｐｌａｎｅ）、又はパッド（ｐａｄ）形態を有し得る。
複数の配線層ＭＬの内の最外層に位置する配線層の場合、他の基板又は部品との接続のためのパッドとして機能する。
配線層ＭＬは、回路基板１００の信号を伝達する。
配線層ＭＬのそれぞれの材料としては、金属物質を使用する。
金属物質には、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタニウム（Ｔｉ）、又はこれらの合金などが含まれ得る。
配線層ＭＬは、グラウンドパターン、パワーパターン、信号パターンなどのような設計デザインにより多様な機能を有する。
これらパターンは、それぞれライン（ｌｉｎｅ）、プレーン（ｐｌａｎｅ）、又はパッド（ｐａｄ）形態を有し得る。
複数の配線層ＭＬの内の最外層に位置する配線層の場合、他の基板又は部品との接続のためのパッドとして機能する。
【0021】
配線層ＭＬは、第１～第４配線層（ＭＬ１、ＭＬ２、ＭＬ３、ＭＬ４）を含む。
第１配線層ＭＬ１は、絶縁層ＩＬの第１面ＩＬａ上に一部突出し、絶縁層ＩＬに一部埋め込められる。
第１配線層ＭＬ１は、バンプパッドである。
第１配線層ＭＬ１は、他の基板又は部品との接続のためのパッドとして機能する。
第１配線層ＭＬ１は、絶縁層ＩＬの第１面ＩＬａ上に配置される。
第１配線層ＭＬ１は、下部が絶縁層ＩＬに埋め込められ、上部は絶縁層ＩＬの第１面ＩＬａから外部に突出する形状である。
第１配線層ＭＬ１は、金属を含み得る。
第１配線層ＭＬ１は、絶縁層ＩＬの第１面ＩＬａ上に一部突出し、絶縁層ＩＬに一部埋め込められる。
第１配線層ＭＬ１は、バンプパッドである。
第１配線層ＭＬ１は、他の基板又は部品との接続のためのパッドとして機能する。
第１配線層ＭＬ１は、絶縁層ＩＬの第１面ＩＬａ上に配置される。
第１配線層ＭＬ１は、下部が絶縁層ＩＬに埋め込められ、上部は絶縁層ＩＬの第１面ＩＬａから外部に突出する形状である。
第１配線層ＭＬ１は、金属を含み得る。
【0022】
第２配線層ＭＬ２は、絶縁層ＩＬの第１面ＩＬａと対応する第１絶縁層ＩＬ１の一面と対向する他面上に配置される。
第３配線層ＭＬ３は、第２絶縁層ＩＬ２の一面上に配置される。
第４絶縁層ＭＬ４は、第３絶縁層ＩＬ３の一面上に配置される。
第２及び第３配線層（ＭＬ２、ＭＬ３）は、絶縁層ＩＬに埋め込められる。
回路基板１００の最外層に位置する第４配線層ＭＬ４は、他の基板又は部品との接続のためのパッドとして機能する。
図１を参照すると、第１～第４配線層（ＭＬ１、ＭＬ２、ＭＬ３、ＭＬ４）のみを示しているが、これに限定されるのではなく、示したものより多い数の配線層が配置されることもでき、より少ない数の配線層が配置されることもできる。
第３配線層ＭＬ３は、第２絶縁層ＩＬ２の一面上に配置される。
第４絶縁層ＭＬ４は、第３絶縁層ＩＬ３の一面上に配置される。
第２及び第３配線層（ＭＬ２、ＭＬ３）は、絶縁層ＩＬに埋め込められる。
回路基板１００の最外層に位置する第４配線層ＭＬ４は、他の基板又は部品との接続のためのパッドとして機能する。
図１を参照すると、第１～第４配線層（ＭＬ１、ＭＬ２、ＭＬ３、ＭＬ４）のみを示しているが、これに限定されるのではなく、示したものより多い数の配線層が配置されることもでき、より少ない数の配線層が配置されることもできる。
【0023】
ビア層ＶＬは第１～第４配線層（ＭＬ１、ＭＬ２、ＭＬ３、ＭＬ４）を互いに電気的に接続するように配置される。
ビア層ＶＬのそれぞれのビアは、上面の幅が下面の幅より大きいテーパ形状を有する。
ビア層ＶＬの材料としては、金属物質を使用する。
金属物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタニウム（Ｔｉ）、又はこれらの合金などが含まれ得る。
ビア層ＶＬは、設計デザインにより信号用ビア、グラウンド用ビア、パワー用ビアなどを含む。
ビア層ＶＬのそれぞれのビアは、上面の幅が下面の幅より大きいテーパ形状を有する。
ビア層ＶＬの材料としては、金属物質を使用する。
金属物質としては、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタニウム（Ｔｉ）、又はこれらの合金などが含まれ得る。
ビア層ＶＬは、設計デザインにより信号用ビア、グラウンド用ビア、パワー用ビアなどを含む。
【0024】
ビア層ＶＬのビアは、それぞれビアホールが金属物質で完全に充填されたものであるか、又は金属物質がビアホールの壁面に沿って形成されたものである。
ビア層ＶＬは、メッキ工程、例えば、ＡＰ（Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）、ＳＡＰ（Ｓｅｍｉ ＡＰ）、ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ ＳＡＰ）、ＴＴ（Ｔｅｎｔｉｎｇ）などの工程で形成され得る。
ビア層ＶＬは、無電解メッキ層であるシード層とこのようなシード層に基づいて形成される電解メッキ層を含む。
ビア層ＶＬは、メッキ工程、例えば、ＡＰ（Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）、ＳＡＰ（Ｓｅｍｉ ＡＰ）、ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ ＳＡＰ）、ＴＴ（Ｔｅｎｔｉｎｇ）などの工程で形成され得る。
ビア層ＶＬは、無電解メッキ層であるシード層とこのようなシード層に基づいて形成される電解メッキ層を含む。
【0025】
ビア層ＶＬは、第１絶縁層ＩＬ１内に配置される第１ビア層ＶＬ１、第２絶縁層ＩＬ２内に配置される第２ビア層ＶＬ２、及び第３絶縁層内に配置される第３ビア層ＶＬ３を含む。
第１ビア層ＶＬ１は、第１絶縁層ＩＬ１を貫通して第１配線層ＭＬ１と第２配線層ＭＬ２とを接続する。
したがって、第１ビア層ＶＬ１は、第１配線層ＭＬ１と第２配線層ＭＬ２を電気的に接続する。
また、第１ビア層ＶＬ１に形成されたビアの一部がキャビティＣＶの底面ＦＬを通じて露出され、したがって、以降キャビティＣＶに実装される部品と回路基板１００が電気的に接続される。
第１ビア層ＶＬ１は、第１絶縁層ＩＬ１を貫通して第１配線層ＭＬ１と第２配線層ＭＬ２とを接続する。
したがって、第１ビア層ＶＬ１は、第１配線層ＭＬ１と第２配線層ＭＬ２を電気的に接続する。
また、第１ビア層ＶＬ１に形成されたビアの一部がキャビティＣＶの底面ＦＬを通じて露出され、したがって、以降キャビティＣＶに実装される部品と回路基板１００が電気的に接続される。
【0026】
第２ビア層ＶＬ２は、第２絶縁層ＩＬ２を貫通して第２配線層ＭＬ２と第３配線層ＭＬ３とを接続する。
したがって、第２ビア層ＶＬ２は、第２配線層ＭＬ２と第３配線層ＭＬ３を電気的に接続する。
第３ビア層ＶＬ３は、第３絶縁層ＩＬ３を貫通して第３配線層ＭＬ３と第４配線層ＭＬ４とを接続する。
したがって、第３ビア層ＶＬ３は、第３配線層ＭＬ３と第４配線層ＭＬ４を電気的に接続する。
図１を参照すると、第１～第３ビア層（ＶＬ１、ＶＬ２、ＶＬ３）のみを示しているが、これに限定されるのではなく、必要に応じてより多い層又はより少ない層のビア層が配置され得る。
したがって、第２ビア層ＶＬ２は、第２配線層ＭＬ２と第３配線層ＭＬ３を電気的に接続する。
第３ビア層ＶＬ３は、第３絶縁層ＩＬ３を貫通して第３配線層ＭＬ３と第４配線層ＭＬ４とを接続する。
したがって、第３ビア層ＶＬ３は、第３配線層ＭＬ３と第４配線層ＭＬ４を電気的に接続する。
図１を参照すると、第１～第３ビア層（ＶＬ１、ＶＬ２、ＶＬ３）のみを示しているが、これに限定されるのではなく、必要に応じてより多い層又はより少ない層のビア層が配置され得る。
【0027】
表面処理層ＳＦＬは、絶縁層ＩＬの第１面ＩＬａから突出した第１配線層ＭＬ１の表面に配置される。
表面処理層ＳＦＬは、第１配線層ＭＬ１の表面に酸化膜が形成されることを防止するために形成される。
例えば、表面処理層ＳＦＬは、ＥＮＥＰＩＧ（Ｅｌｅｃｔｒｏｌｅｓｓ Ｎｉ Ｅｌｅｃｔｒｏｌｅｓｓ Ｐｄ Ｉｍｍｅｒｓｉｏｎ Ｇｏｌｄ）方法を通じて形成されて、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、及び金（Ａｕ）を含み得る。
ただし、これに限定されるのではなく、表面処理層ＳＦＬは、ニッケル（Ｎｉ）、スズ（Ｓｎ）、金（Ａｕ）、パラジウム（Ｐｄ）などをメッキしたり、有機物保護膜（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒ ａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅ：ＯＳＰ）をコーティングするなど回路基板分野で公知の表面処理方法で形成され得る。
表面処理層ＳＦＬは、第１配線層ＭＬ１の表面に酸化膜が形成されることを防止するために形成される。
例えば、表面処理層ＳＦＬは、ＥＮＥＰＩＧ（Ｅｌｅｃｔｒｏｌｅｓｓ Ｎｉ Ｅｌｅｃｔｒｏｌｅｓｓ Ｐｄ Ｉｍｍｅｒｓｉｏｎ Ｇｏｌｄ）方法を通じて形成されて、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、及び金（Ａｕ）を含み得る。
ただし、これに限定されるのではなく、表面処理層ＳＦＬは、ニッケル（Ｎｉ）、スズ（Ｓｎ）、金（Ａｕ）、パラジウム（Ｐｄ）などをメッキしたり、有機物保護膜（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒ ａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅ：ＯＳＰ）をコーティングするなど回路基板分野で公知の表面処理方法で形成され得る。
【0028】
ソルダレジスト層ＳＲＬは、不必要な短絡を防止するために配線層ＭＬの一部を覆うように絶縁層ＩＬの第２面ＩＬｂ上に配置される。
ソルダレジスト層ＳＲＬは、第４配線層ＭＬ４の一部を露出するように配置される。
ソルダレジスト層ＳＲＬは、感光性樹脂材を含み得る。
ソルダレジスト層ＳＲＬは、第４配線層ＭＬ４の一部を露出するように配置される。
ソルダレジスト層ＳＲＬは、感光性樹脂材を含み得る。
【0029】
本実施形態による回路基板１００によると、既存の外形加工の代わりに回路工程を通じて形成されたキャビティを利用することによって、パッケージ全体の厚さを減らすことができ、キャビティの大きさ及び高さの制御が容易であり、キャビティの底面と内側面の表面粗さが均一なキャビティを実現することができる。
【0030】
以下、図２～図１１を参照して、本発明の一実施形態による回路基板１００の製造方法について説明する。
図２～図１１は、本発明の一実施形態による回路基板の製造方法を説明するための工程断面図である。
図２を参照すると、キャリア基板ＣＳ上に第１導電層ＣＬ１を形成する。
図２～図１１は、本発明の一実施形態による回路基板の製造方法を説明するための工程断面図である。
図２を参照すると、キャリア基板ＣＳ上に第１導電層ＣＬ１を形成する。
【0031】
キャリア基板ＣＳは、コア部ＣＯ、コア部ＣＯの両側に積層された薄膜金属層ＭＳ、及び薄膜金属層ＭＳ上に積層された銅箔層ＴＣを含む。
ここで、キャリア基板ＣＳ上のキャビティパターン層（ＣＰＬ、図３～図９参照）が形成される領域を除いた領域に第１導電層ＣＬ１を形成する。
例えば、キャリア基板ＣＳ上にメッキレジストパターンを形成してメッキされる領域を露出させ、露出した領域に無電解／電解メッキ工程を行って第１導電層ＣＬ１を形成する。
メッキ工程は、ＡＰ（Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）、ＳＡＰ（Ｓｅｍｉ ＡＰ）、ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ ＳＡＰ）、ＴＴ（Ｔｅｎｔｉｎｇ）などの工程を含み得る。
第１導電層ＣＬ１は、ニッケルを含むが、これに限定されない。
ここで、キャリア基板ＣＳ上のキャビティパターン層（ＣＰＬ、図３～図９参照）が形成される領域を除いた領域に第１導電層ＣＬ１を形成する。
例えば、キャリア基板ＣＳ上にメッキレジストパターンを形成してメッキされる領域を露出させ、露出した領域に無電解／電解メッキ工程を行って第１導電層ＣＬ１を形成する。
メッキ工程は、ＡＰ（Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）、ＳＡＰ（Ｓｅｍｉ ＡＰ）、ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ ＳＡＰ）、ＴＴ（Ｔｅｎｔｉｎｇ）などの工程を含み得る。
第１導電層ＣＬ１は、ニッケルを含むが、これに限定されない。
【0032】
図３を参照すると、キャリア基板ＣＳ上にキャビティパターン層ＣＰＬを形成する。
ここで、キャリア基板ＣＳ上の第１導電層ＣＬ１が形成される領域を除いた領域にキャビティパターン層ＣＰＬを形成する。
キャビティパターン層ＣＰＬは、銅を含むがこれに限定されない。
キャビティパターン層ＣＰＬの厚さは、第１導電層ＣＬ１の厚さよりも厚く形成され、キャビティパターン層ＣＰＬの幅方向両側縁は、第１導電層ＣＬ１の縁と接する。
ここで、キャリア基板ＣＳ上の第１導電層ＣＬ１が形成される領域を除いた領域にキャビティパターン層ＣＰＬを形成する。
キャビティパターン層ＣＰＬは、銅を含むがこれに限定されない。
キャビティパターン層ＣＰＬの厚さは、第１導電層ＣＬ１の厚さよりも厚く形成され、キャビティパターン層ＣＰＬの幅方向両側縁は、第１導電層ＣＬ１の縁と接する。
【0033】
図４を参照すると、第１導電層ＣＬ１上に第１配線層ＭＬ１を形成する。
キャビティパターン層ＣＰＬと離隔して配置されるように第１配線層ＭＬ１を形成する。
キャビティパターン層ＣＰＬと離隔して配置されるように第１配線層ＭＬ１を形成する。
【0034】
図５を参照すると、キャビティパターン層ＣＰＬ上にキャビティ導電層ＣＬ３を形成する。
また、第１導電層ＣＬ１上の第１配線層ＭＬ１が形成されない領域に第２導電層ＣＬ２を形成する。
例えば、メッキレジストパターンを形成してメッキされる領域を露出させ、露出した領域に無電解／電解メッキ工程を行ってキャビティ導電層ＣＬ３及び第２導電層ＣＬ２を形成する。
メッキ工程は、ＡＰ（Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）、ＳＡＰ（Ｓｅｍｉ ＡＰ）、ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ ＳＡＰ）、ＴＴ（Ｔｅｎｔｉｎｇ）などの工程を含み得る。
第２導電層ＣＬ２は、第１配線層ＭＬ１の一部を囲むように形成される。
第２導電層ＣＬ２は、ニッケルを含むがこれに限定されない。
また、第１導電層ＣＬ１上の第１配線層ＭＬ１が形成されない領域に第２導電層ＣＬ２を形成する。
例えば、メッキレジストパターンを形成してメッキされる領域を露出させ、露出した領域に無電解／電解メッキ工程を行ってキャビティ導電層ＣＬ３及び第２導電層ＣＬ２を形成する。
メッキ工程は、ＡＰ（Ａｄｄｉｔｉｖｅ Ｐｒｏｃｅｓｓ）、ＳＡＰ（Ｓｅｍｉ ＡＰ）、ＭＳＡＰ（Ｍｏｄｉｆｉｅｄ ＳＡＰ）、ＴＴ（Ｔｅｎｔｉｎｇ）などの工程を含み得る。
第２導電層ＣＬ２は、第１配線層ＭＬ１の一部を囲むように形成される。
第２導電層ＣＬ２は、ニッケルを含むがこれに限定されない。
【0035】
図６を参照すると、キャビティパターン層ＣＰＬと第１導電層ＣＬ１が埋め込められるように第１絶縁層ＩＬ１を形成する。
【0036】
図７を参照すると、第１絶縁層ＩＬ１上に第２配線層ＭＬ２を形成し、第１絶縁層ＩＬ１の少なくとも一部を貫通して第１ビア層ＶＬ１を形成する。
第１ビア層ＶＬ１の一部のビアを第１導電層ＣＬ１と接するように形成する。
言い換えると、第２配線層ＭＬ２と第１導電層ＣＬ１とを接続するように第１ビア層ＶＬ１を形成する。
第１ビア層ＶＬ１の他の一部のビアを第１配線層ＭＬ１と接するように形成する。
言い換えると、第２配線層ＭＬ２と第１配線層ＭＬ１とを接続するように第１ビア層ＶＬ１を形成する。
第１ビア層ＶＬ１の一部のビアを第１導電層ＣＬ１と接するように形成する。
言い換えると、第２配線層ＭＬ２と第１導電層ＣＬ１とを接続するように第１ビア層ＶＬ１を形成する。
第１ビア層ＶＬ１の他の一部のビアを第１配線層ＭＬ１と接するように形成する。
言い換えると、第２配線層ＭＬ２と第１配線層ＭＬ１とを接続するように第１ビア層ＶＬ１を形成する。
【0037】
図８を参照すると、第１絶縁層ＩＬ１上に少なくとも一つの絶縁層、少なくとも一つの配線層、及び少なくとも一つのビア層を形成してビルドアップ構造を形成する。
例えば、第２配線層ＭＬ２を埋め込むように第２絶縁層ＩＬ２を形成する。
第２絶縁層ＩＬ２上に第３配線層ＭＬ３を形成し、第２絶縁層ＩＬ２の少なくとも一部を貫通して第２ビア層ＶＬ２を形成する。
また、第２絶縁層ＩＬ２を埋め込むように第３絶縁層ＩＬ３を形成する。
第３絶縁層ＩＬ３上に第４配線層ＭＬ４を形成し、第３絶縁層ＩＬ３の少なくとも一部を貫通して第３ビア層ＶＬ３を形成する。
第４配線層ＭＬ４は、絶縁層ＩＬの第２面ＩＬｂ上に配置される。
第３絶縁層ＩＬ３の一面上にソルダレジスト層ＳＲＬを形成する。
第４配線層ＭＬ４の一部を露出するようにソルダレジスト層ＳＲＬを形成する。
例えば、第２配線層ＭＬ２を埋め込むように第２絶縁層ＩＬ２を形成する。
第２絶縁層ＩＬ２上に第３配線層ＭＬ３を形成し、第２絶縁層ＩＬ２の少なくとも一部を貫通して第２ビア層ＶＬ２を形成する。
また、第２絶縁層ＩＬ２を埋め込むように第３絶縁層ＩＬ３を形成する。
第３絶縁層ＩＬ３上に第４配線層ＭＬ４を形成し、第３絶縁層ＩＬ３の少なくとも一部を貫通して第３ビア層ＶＬ３を形成する。
第４配線層ＭＬ４は、絶縁層ＩＬの第２面ＩＬｂ上に配置される。
第３絶縁層ＩＬ３の一面上にソルダレジスト層ＳＲＬを形成する。
第４配線層ＭＬ４の一部を露出するようにソルダレジスト層ＳＲＬを形成する。
【0038】
次に、キャリア基板ＣＳの両側から基板部ＳＵＢを分離する。
以下、キャリア基板ＣＳから分離された一つの基板部ＳＵＢについて説明する。
図９に示すように、基板部ＳＵＢで銅箔層ＴＣを除去して、キャリア基板ＣＳからキャビティパターン層ＣＰＬ及び第１導電層ＣＬ１を分離する。
以下、キャリア基板ＣＳから分離された一つの基板部ＳＵＢについて説明する。
図９に示すように、基板部ＳＵＢで銅箔層ＴＣを除去して、キャリア基板ＣＳからキャビティパターン層ＣＰＬ及び第１導電層ＣＬ１を分離する。
【0039】
図１０及び図１１を参照すると、キャビティパターン層ＣＰＬ及びキャビティ導電層ＣＬ３をエッチングして除去することによって、キャビティＣＶを形成する。
例えば、エッチング液を利用してキャビティパターン層ＣＰＬを選択的にエッチングする。
以降、他のエッチング液を利用してキャビティ導電層ＣＬ３をエッチングする。
キャビティパターン層ＣＰＬとキャビティ導電層ＣＬ３は、互いに異なるエッチング液により選択的に除去が可能な金属物質を含み、前述のように、例えば、キャビティパターン層ＣＰＬは銅を含み、キャビティ導電層ＣＬ３はニッケルを含む。
ただし、これに制限されるのではない。
キャビティパターン層ＣＰＬとキャビティ導電層ＣＬ３は、全てエッチング液を利用したエッチング工程を通じて除去されるため、キャビティＣＶの底面ＦＬと内側面ＩＳの表面粗さが同じであるようにキャビティＣＶが形成される。
例えば、エッチング液を利用してキャビティパターン層ＣＰＬを選択的にエッチングする。
以降、他のエッチング液を利用してキャビティ導電層ＣＬ３をエッチングする。
キャビティパターン層ＣＰＬとキャビティ導電層ＣＬ３は、互いに異なるエッチング液により選択的に除去が可能な金属物質を含み、前述のように、例えば、キャビティパターン層ＣＰＬは銅を含み、キャビティ導電層ＣＬ３はニッケルを含む。
ただし、これに制限されるのではない。
キャビティパターン層ＣＰＬとキャビティ導電層ＣＬ３は、全てエッチング液を利用したエッチング工程を通じて除去されるため、キャビティＣＶの底面ＦＬと内側面ＩＳの表面粗さが同じであるようにキャビティＣＶが形成される。
【0040】
図１１を参照すると、第１導電層ＣＬ１及び第２導電層ＣＬ２をエッチングして除去する。
したがって、第１配線層ＭＬ１の第２導電層ＣＬ２で囲まれた一部が外部に露出して、第３絶縁層ＩＬ３の一面から突出するように第１配線層ＭＬ１を形成する。
言い換えると、第２導電層ＣＬ２を除去して第１配線層ＭＬ１を少なくとも部分的に露出させる。
また、第１ビア層ＶＬ１の一部がキャビティＣＶの底面を通じて絶縁層ＩＬから露出する。
したがって、第１配線層ＭＬ１の第２導電層ＣＬ２で囲まれた一部が外部に露出して、第３絶縁層ＩＬ３の一面から突出するように第１配線層ＭＬ１を形成する。
言い換えると、第２導電層ＣＬ２を除去して第１配線層ＭＬ１を少なくとも部分的に露出させる。
また、第１ビア層ＶＬ１の一部がキャビティＣＶの底面を通じて絶縁層ＩＬから露出する。
【0041】
図１を参照すると、第１絶縁層ＩＬ１外部に露出した第１配線層ＭＬ１の表面に表面処理層ＳＦＬを形成し、図１と同一の回路基板１００を形成する。
例えば、表面処理層ＳＦＬは、ＥＮＥＰＩＧ（Ｅｌｅｃｔｒｏｌｅｓｓ Ｎｉ Ｅｌｅｃｔｒｏｌｅｓｓ Ｐｄ Ｉｍｍｅｒｓｉｏｎ Ｇｏｌｄ）方法を通じて形成される。
例えば、表面処理層ＳＦＬは、ＥＮＥＰＩＧ（Ｅｌｅｃｔｒｏｌｅｓｓ Ｎｉ Ｅｌｅｃｔｒｏｌｅｓｓ Ｐｄ Ｉｍｍｅｒｓｉｏｎ Ｇｏｌｄ）方法を通じて形成される。
【0042】
本発明の実施形態による回路基板１００の製造方法によれば、既存の外形加工の代わりに回路工程を通じてキャビティを形成することによって、外形加工及びデスミア（Ｄｅｓｍｅａｒ）工程を削除することができ、工程にかかる時間を短縮することができる。
また、キャビティの大きさ及び高さの制御が容易であり、サイズが均一で整合力に優れたキャビティを形成することができ、外形加工工程で発生する異物や炭化が発生しないため、回路基板の収率が改善される。
また、キャビティの大きさ及び高さの制御が容易であり、サイズが均一で整合力に優れたキャビティを形成することができ、外形加工工程で発生する異物や炭化が発生しないため、回路基板の収率が改善される。
【0043】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【0044】
１００ 回路基板
ＣＬ１、ＣＬ２、ＣＬ３ （第１～第３）導電層
ＣＯ コア部
ＣＰＬ キャビティパターン層
ＣＳ キャリア基板
ＣＶ キャビティ
ＦＬ （キャビティの）底面
ＩＬ 絶縁層
ＩＬ１、ＩＬ２、ＩＬ３ （第１～第３）絶縁層
ＩＳ （キャビティの）内側面
ＭＬ 配線層
ＭＬ１、ＭＬ２、ＭＬ３、ＭＬ４ （第１～第４）配線層
ＭＳ 薄膜金属層
ＳＦＬ 表面処理層
ＳＲＬ ソルダレジスト層
ＴＣ 銅箔層
ＶＬ ビア層
ＶＬ１、ＶＬ２、ＶＬ３ （第１～第３）ビア層
ＣＬ１、ＣＬ２、ＣＬ３ （第１～第３）導電層
ＣＯ コア部
ＣＰＬ キャビティパターン層
ＣＳ キャリア基板
ＣＶ キャビティ
ＦＬ （キャビティの）底面
ＩＬ 絶縁層
ＩＬ１、ＩＬ２、ＩＬ３ （第１～第３）絶縁層
ＩＳ （キャビティの）内側面
ＭＬ 配線層
ＭＬ１、ＭＬ２、ＭＬ３、ＭＬ４ （第１～第４）配線層
ＭＳ 薄膜金属層
ＳＦＬ 表面処理層
ＳＲＬ ソルダレジスト層
ＴＣ 銅箔層
ＶＬ ビア層
ＶＬ１、ＶＬ２、ＶＬ３ （第１～第３）ビア層
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】