特開 2024-118434 発光表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024118434

(43)【公開日】2024-08-30

(54)【発明の名称】発光表示装置

(51)【国際特許分類】

   H10K 59/122 20230101AFI20240823BHJP

   G09F 9/30 20060101ALI20240823BHJP

   H10K 59/124 20230101ALI20240823BHJP

   H10K 59/123 20230101ALI20240823BHJP

   H10K 50/824 20230101ALI20240823BHJP

   H10K 59/131 20230101ALI20240823BHJP

   H10K 71/13 20230101ALI20240823BHJP

【ＦＩ】

H10K59/122

G09F9/30 365

G09F9/30 349Z

G09F9/30 338

H10K59/124

H10K59/123

H10K50/824

H10K59/131

H10K71/13

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2024011066

(22)【出願日】2024-01-29

(31)【優先権主張番号】10-2023-0022139

(32)【優先日】2023-02-20

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】512187343

【氏名又は名称】三星ディスプレイ株式會社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】１， Ｓａｍｓｕｎｇ－ｒｏ， Ｇｉｈｅｕｎｇ－ｇｕ， Ｙｏｎｇｉｎ－ｓｉ， Ｇｙｅｏｎｇｇｉ－ｄｏ， Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ

(74)【代理人】

【識別番号】100121382

【弁理士】

【氏名又は名称】山下 託嗣

(72)【発明者】

【氏名】申 東 熹

(72)【発明者】

【氏名】孫 宣 權

(72)【発明者】

【氏名】盧 相 龍

【テーマコード（参考）】

3K107

5C094

【Ｆターム（参考）】

3K107AA01

3K107BB01

3K107BB08

3K107CC33

3K107CC45

3K107DD37

3K107DD38

3K107DD39

3K107DD89

3K107DD90

3K107EE03

3K107FF15

3K107GG06

3K107GG08

3K107HH05

5C094AA42

5C094BA03

5C094BA27

5C094DA13

5C094DB01

5C094EA04

5C094FA01

5C094FA02

(57)【要約】

【課題】画素画定膜の下に位置し、一部分が画素画定膜によって露出されているセパレータを含む発光表示装置を提供する。
【解決手段】実施形態によれば、基板；前記基板上に位置し、トランジスタおよび前記トランジスタを覆う平坦化膜を含む駆動素子層；前記平坦化膜の上に位置し、コンタクト用オープニングを含む第２電極；前記平坦化膜の上に位置し逆テーパ構造の側壁面を有するセパレータ；前記第２電極の一部分を露出させる第１オープニング、前記セパレータの一部分を露出させる第２オープニング、および前記第２電極の前記コンタクト用オープニングに対応する第３オープニングを含む画素画定膜；前記画素画定膜の上側に位置する第１電極を含み、前記第１電極は、前記第２電極の前記コンタクト用オープニングおよび前記画素画定膜の前記第３オープニングを通じて、前記駆動素子層の前記トランジスタと電気的に連結されている。
【選択図】図３

【特許請求の範囲】

【請求項1】

基板；
前記基板の上に位置し、トランジスタおよび前記トランジスタを覆う平坦化膜を含む駆動素子層；
前記平坦化膜の上に位置し、コンタクト用オープニングを含む第２電極；
前記平坦化膜の上に位置し逆テーパ構造の側壁面を有するセパレータ；
前記第２電極の一部分を露出させる第１オープニング、前記セパレータの一部分を露出させる第２オープニング、および前記第２電極の前記コンタクト用オープニングに対応する第３オープニングを含む画素画定膜；
前記画素画定膜の上側に位置する第１電極を含み、
前記第１電極は、前記第２電極の前記コンタクト用オープニングおよび前記画素画定膜の前記第３オープニングを通じて前記駆動素子層の前記トランジスタと電気的に連結される、発光表示装置。

【請求項2】

前記セパレータは外側部および内側部を含み、
前記画素画定膜の前記第２オープニングは、前記セパレータにおける前記外側部について、その少なくとも一部分を露出させる、請求項１に記載の発光表示装置。

【請求項3】

前記第１電極の周縁は、平面上にて、前記第２オープニングによって露出されている前記外側部と一致する、請求項２に記載の発光表示装置。

【請求項4】

前記内側部は、側面が全て前記画素画定膜によって覆われている、請求項３に記載の発光表示装置。

【請求項5】

前記内側部は、前記第１電極と平面上にて重畳する、請求項４に記載の発光表示装置。

【請求項6】

前記セパレータは追加部をさらに含み、
前記画素画定膜の前記第２オープニングは前記追加部の少なくとも一部分を露出させる、請求項４に記載の発光表示装置。

【請求項7】

前記第１電極と同一の物質で形成される追加電極をさらに含み、
前記追加電極の周縁のうちの一部は、平面上にて、前記第２オープニングによって露出されている前記追加部と一致する、請求項６に記載の発光表示装置。

【請求項8】

前記追加電極の前記周縁のうちの残りの部分は、前記外側部の一部と平面上一致する、請求項７に記載の発光表示装置。

【請求項9】

前記追加電極における前記周縁を除いた中央部分は、平面上にて、前記画素画定膜と重畳する、請求項８に記載の発光表示装置。

【請求項10】

前記追加部の両側の側壁面は、いずれも第２オープニングと重畳する、請求項６に記載の発光表示装置。

【請求項11】

基板；
前記基板の上に位置し、駆動トランジスタおよび前記駆動トランジスタを覆う平坦化膜を含む駆動素子層；
前記平坦化膜の上に位置し、前記駆動トランジスタのゲート電極と平面上にて重畳する駆動ゲート電極重畳オープニングを含む第２電極；
前記平坦化膜の上に位置し逆テーパ構造の側壁面を有し、外側部、内側部、および追加部を含むセパレータ；
前記第２電極の一部分を露出させる第１オープニング、前記セパレータのうちの前記外側部および前記追加部の少なくとも一部分を露出させる第２オープニングを含む画素画定膜；
前記画素画定膜の上側に位置する第１電極および追加電極を含み、
前記第１電極の周縁は、平面上にて、前記第２オープニングによって露出されている前記外側部と一致し、
前記追加電極の周縁のうちの一部は、平面上にて、前記第２オープニングによって露出されている、発光表示装置。

【請求項12】

前記追加電極の周縁のうちの一部は、平面上にて、前記第２オープニングによって露出されている前記追加部と一致する、請求項１１に記載の発光表示装置。

【請求項13】

前記追加電極の前記周縁のうちの残りの部分は、前記外側部の一部と平面上にて一致する、請求項１２に記載の発光表示装置。

【請求項14】

前記追加電極における前記周縁を除いた中央部分は、平面上にて、前記画素画定膜と重畳する、請求項１１に記載の発光表示装置。

【請求項15】

前記追加部の両側の側壁面は、いずれも第２オープニングと重畳する、請求項１１に記載の発光表示装置。

【請求項16】

前記セパレータは、一つの前記外側部に１つ以上の前記追加部が連結されている、請求項１１に記載の発光表示装置。

【請求項17】

前記第１電極の周縁は、平面上にて、前記第２オープニングによって露出されている前記外側部と一致する、請求項１１に記載の発光表示装置。

【請求項18】

前記内側部は、側面が全て前記画素画定膜によって覆われており、
前記内側部は前記第１電極と平面上重畳する、請求項１７に記載の発光表示装置。

【請求項19】

前記第２電極はコンタクト用オープニングをさらに含み、
前記画素画定膜は、前記第２電極の前記コンタクト用オープニングに対応する第３オープニングをさらに含み、
前記第１電極は、前記第２電極の前記コンタクト用オープニングおよび前記画素画定膜の前記第３オープニングを通じて、前記駆動素子層の前記トランジスタと電気的に連結されている、請求項１１に記載の発光表示装置。

【請求項20】

前記第２電極には、前記駆動ゲート電極重畳オープニングと、前記コンタクト用オープニングとが一体に形成されている、請求項１９に記載の発光表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、発光表示装置に関するものである。

【背景技術】

【0002】

表示装置は、画面を表示する装置であって、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、ＬＣＤ）、有機発光表示装置（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）などがある。このような表示装置は、携帯電話、ナビゲーション、デジタルカメラ、電子ブック、携帯用ゲーム機、または各種端末器などといった多様な電子機器に使用されている。

【0003】

有機発光表示装置は、自発光（ｓｅｌｆ－ｌｕｍｉｎａｎｃｅ）特性を有し、液晶表示装置と異なり別途の光源を必要としないので、厚さと重量を減らすことができる。また、有機発光表示装置は、低い消費電力、高い輝度、および速い応答速度などの高品位特性を有する。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】韓国公開特許2019-0063929

【特許文献2】韓国公開特許2015-0027486

【発明の概要】

【発明が解決しようとする課題】

【0005】

実施形態は、画素画定膜の下に位置し、一部分が画素画定膜によって露出されている、セパレータを含む発光表示装置を提供するためのものである。

【課題を解決するための手段】

【0006】

一実施形態による発光表示装置は、基板；前記基板の上に位置し、トランジスタおよび前記トランジスタを覆う平坦化膜を含む駆動素子層；前記平坦化膜の上に位置し、コンタクト用オープニング（具体例において、画素電極としての上側の第１電極を駆動素子層中の端子とコンタクトさせるための開口ないし抜き部）を含む第２電極；前記平坦化膜の上に位置し逆テーパ構造の側壁面を有するセパレータ；前記第２電極の一部分を露出させる第１オープニング、前記セパレータの一部分を露出させる第２オープニング、および前記第２電極の前記コンタクト用オープニングに対応する第３オープニングを含む画素画定膜；前記画素画定膜の上側に位置する第１電極(画素電極)を含み、前記第１電極は、前記第２電極の前記コンタクト用オープニングおよび前記画素画定膜の前記第３オープニングを通じて前記駆動素子層の前記トランジスタと電気的に連結される。

【0007】

前記セパレータは外側部および内側部を含み、前記画素画定膜の前記第２オープニングは前記セパレータ中の前記外側部の少なくとも一部分を露出させることができる。

【0008】

前記第１電極の周縁は、平面上にて、前記第２オープニングによって露出されている前記外側部と一致していてよい。

【0009】

前記内側部は、側面が全て前記画素画定膜によって覆われていてもよい。

【0010】

前記内側部は、前記第１電極と平面上にて重畳していてもよい（平面図で見た場合に重なり合っていてもよい）。

【0011】

前記セパレータは追加部をさらに含み、前記画素画定膜の前記第２オープニングは前記追加部の少なくとも一部分を露出させることができる。

【0012】

前記第１電極と同一の物質(材料)で形成される追加電極をさらに含み、前記追加電極の周縁のうちの一部は、平面上にて、前記第２オープニングによって露出されている前記追加部と一致していてもよい。

【0013】

前記追加電極の前記周縁のうちの残りの部分は、前記外側部の一部と平面上にて一致していてもよい。

【0014】

前記追加電極における前記周縁を除いた中央部分は、平面上にて、前記画素画定膜と重畳していてもよい。

【0015】

前記追加部の両側の側壁面は、いずれも第２オープニングと重畳していてもよい。

【0016】

一実施形態による発光表示装置は、基板；前記基板の上に位置し、駆動トランジスタおよび前記駆動トランジスタを覆う平坦化膜を含む駆動素子層；前記平坦化膜の上に位置し、前記駆動トランジスタのゲート電極と平面上にて重畳する駆動ゲート電極重畳オープニングを含む第２電極；前記平坦化膜の上に位置し逆テーパ構造の側壁面を有し、外側部、内側部、および追加部を含むセパレータ；前記第２電極の一部分を露出させる第１オープニング、前記セパレータ中の前記外側部および前記追加部の少なくとも一部分を露出させる第２オープニングを含む画素画定膜；前記画素画定膜の上側に位置する第１電極および追加電極を含み、前記第１電極の周縁は、平面上にて前記第２オープニングによって露出されている前記外側部と一致し、前記追加電極の周縁のうちの一部は、平面上にて、前記第２オープニングによって露出されている。

【0017】

前記追加電極の周縁中の一部は、平面上にて、前記第２オープニングによって露出されている前記追加部と一致していてもよい。

【0018】

前記追加電極の前記周縁中の残りは、前記外側部の一部と平面上一致していてもよい。

【0019】

前記追加電極における前記周縁を除いた中央部分は、平面上前記画素画定膜と重畳していてもよい。

【0020】

前記追加部の両側の側壁面は、いずれも第２オープニングと重畳していてもよい。

【0021】

前記セパレータは、一つの前記外側部に１つ以上の前記追加部が連結されうる。

【0022】

前記第１電極の周縁は、平面上にて、前記第２オープニングによって露出されている前記外側部と一致していてもよい。

【0023】

前記内側部は側面が全て前記画素画定膜によって覆われており、前記内側部は前記第１電極と平面上にて重畳していてもよい。

【0024】

前記第２電極はコンタクト用オープニングをさらに含み、前記画素画定膜は前記第２電極の前記コンタクト用オープニングに対応する第３オープニングをさらに含み、前記第１電極は前記第２電極の前記コンタクト用オープニングおよび前記画素画定膜の前記第３オープニングを通じて前記駆動素子層の前記トランジスタと電気的に連結されうる。

【0025】

前記第２電極に前記駆動ゲート電極重畳オープニングと前記コンタクト用オープニングが一体に形成できる。

【発明の効果】

【0026】

実施形態によれば、画素画定膜によって露出されたセパレータによって、セパレータの上側に積層される導電層が、セパレータを基準にして明確に途切れて分離されうる。セパレータの上に画素画定膜が位置することから、画素画定膜の上側の面が有する疎水性の特性によって、インクジェット工程に提供される発光層が画素画定膜を乗り越えず、画素画定膜で区画される領域内に位置することから、不良が発生しないことになり得る。

【図面の簡単な説明】

【0027】

【図1】一実施形態による発光表示装置の画素の回路図である。

【図2】一実施形態による発光表示装置の表示領域の平面図である。

【図3】図２の一部分を分離して示した平面図である。

【図4】図２の一部分を分離して示した平面図である。

【図5】図２の一部分を分離して示した平面図である。

【図6】インクジェット方式で発光層を提供する段階を示した断面図である。

【図7】図２の実施形態による発光表示装置の断面図である。

【図8】他の実施形態による発光表示装置の画素の回路図である。

【図9】他の実施形態による発光表示装置の表示領域を製造順序によって示した平面図である。

【図10】他の実施形態による発光表示装置の表示領域を製造順序によって示した平面図である。

【図11】他の実施形態による発光表示装置の表示領域を製造順序によって示した平面図である。

【図12】他の実施形態による発光表示装置の表示領域を製造順序によって示した平面図である。

【図13】他の実施形態による発光表示装置の表示領域を製造順序によって示した平面図である。

【図14】図９～図１３の実施形態による発光表示装置の断面図である。

【発明を実施するための形態】

【0028】

以下、添付した図面を参照して本発明の様々な実施形態について本発明の属する技術分野における通常の知識を有する者が容易に実施することができるように詳しく説明する。本発明は様々の異なる形態に実現することができ、ここで説明する実施形態に限定されない。

【0029】

本発明を明確に説明するために説明上不必要な部分は省略し、明細書全体にわたって同一または類似の構成要素については同一な参照符号を付けるようにする。

【0030】

また、図面に示された各構成の大きさおよび厚さは説明の便宜のために任意に示したので、本発明が必ずしも図示されたところに限定されない。図面において様々の層および領域を明確に表現するために厚さを拡大して示した。そして図面において、説明の便宜のために、一部層および領域の厚さを誇張して示した。

【0031】

また、層、膜、領域、板、構成要素などの部分が他の部分“の上に”または“上に”あるという時、これは他の部分“の直上に”ある場合だけでなく、その中間にまた他の部分がある場合も含む。逆に、ある部分が他の部分“の直上に”あるという時には中間に他の部分がないことを意味する。また、基準となる部分“の上に”または“上に”あるというのは基準となる部分の上または下に位置することであり、必ずしも重力反対方向に“の上に”または“上に”位置することを意味するのではない。

【0032】

また、明細書全体で、ある部分がある構成要素を“含む”というとき、これは、特に反する記載がない限り、他の構成要素を除くのではなく、他の構成要素をさらに含むことができることを意味する。

【0033】

また、明細書全体で、“平面上”というとき、これは対象部分を上から見た時を意味し、“断面上”という時、これは対象部分を垂直に切断した断面を横から見た場合を意味する。

【0034】

また、明細書全体で、“連結される”というとき、これは二つ以上の構成要素が直接的に連結される場合のみを意味するのではなく、二つ以上の構成要素が他の構成要素を通じて間接的に連結される場合、物理的に連結される場合や電気的に連結される場合、だけでなく、位置や機能によって異なる名称で称されたが、実質的に一体である各部分が互いに連結されることを含むことができる。

【0035】

また、明細書全体で、配線、層、膜、領域、板、構成要素などの部分が“第１方向または第２方向に延長される”というとき、これは当該方向にまっすぐ伸びた直線形状のみを意味するのではなく、第１方向または第２方向に沿って全般的に延長される構造であって、一部分で折り曲げられるか、ジグザグ構造を有するか、曲線構造を含みながら延長される構造も含む。

【0036】

また、明細書で説明された表示装置、表示パネルなどが含まれている電子機器（例えば、携帯電話機、ＴＶ、モニター、ノートパソコンなど）や明細書で説明された製造方法によって製造された表示装置、表示パネルなどが含まれている電子機器も本明細書の権利範囲から排除されない。

【0037】

まず、以下では、一実施形態による発光表示装置に含まれる画素の回路構造を、図１を参照して説明する。

【0038】

図１は、一実施形態による発光表示装置の画素の回路図である。

【0039】

図１では、三つの画素ＰＸａ、ＰＸｂ、ＰＸｃの回路図を示している。

【0040】

複数の画素は、第１画素ＰＸａ、第２画素ＰＸｂ、および第３画素ＰＸｃを含むことができる。第１画素ＰＸａ、第２画素ＰＸｂ、および第３画素ＰＸｃそれぞれは、複数のトランジスタＴ１、Ｔ２、Ｔ３、維持キャパシタＣｓｔ、および発光素子ＥＤａ、ＥＤｂ、ＥＤｃを含む。ここで、一つの画素ＰＸａ、ＰＸｂ、ＰＸｃは、発光素子ＥＤａ、ＥＤｂ、ＥＤｃと、画素駆動部ＰＣａ、ＰＣｂ、ＰＣｃとに区分することができる。図１を参照すれば、画素駆動部ＰＣａ、ＰＣｂ、ＰＣｃは、各画素ＰＸａ、ＰＸｂ、ＰＸｃで発光素子ＥＤａ、ＥＤｂ、ＥＤｃを除いた部分に対応して複数のトランジスタＴ１、Ｔ２、Ｔ３および維持キャパシタＣｓｔを含むことができる。また、実施形態によっては、発光素子ＥＤａ、ＥＤｂ、ＥＤｃの両端に連結されているキャパシタＣｌｅｄａ、Ｃｌｅｄｂ、Ｃｌｅｄｃ（以下、発光部キャパシタという）をさらに含むことができ、発光部キャパシタＣｌｅｄａ、Ｃｌｅｄｂ、Ｃｌｅｄｃは画素駆動部に含まれなくてもよく、発光素子ＥＤａ、ＥＤｂ、ＥＤｃに含まれてもよい。

【0041】

複数のトランジスタＴ１、Ｔ２、Ｔ３は、一つの駆動トランジスタＴ１（第１トランジスタとも言う）と二つのスイッチングトランジスタＴ２、Ｔ３から形成され、二つのスイッチングトランジスタは入力トランジスタＴ２（第２トランジスタとも言う）と初期化トランジスタＴ３（第３トランジスタとも言う）に区分される。各トランジスタＴ１、Ｔ２、Ｔ３は、ゲート電極、第１電極、および第２電極をそれぞれ含み、チャンネルを含む半導体層も含んで、ゲート電極の電圧によって半導体層のチャンネルに電流が流れるか遮断される。ここで、第１電極と第２電極は、各トランジスタＴ１、Ｔ２、Ｔ３に印加される電圧に応じて、二つの電極のうちの一つがソース電極であり、他の一つがドレイン電極であってもよい。

【0042】

駆動トランジスタＴ１のゲート電極は、維持キャパシタＣｓｔの一端と連結されており、入力トランジスタＴ２の第２電極（出力側電極）とも連結されている。また、駆動トランジスタＴ１の第１電極は第１電圧ＥＬＶＤＤ（以下、駆動電圧ともいう）を伝達する駆動電圧線１７２と連結されており、駆動トランジスタＴ１の第２電極は、発光素子ＥＤａ、ＥＤｂ、ＥＤｃのアノード、維持キャパシタＣｓｔの他端、初期化トランジスタＴ３の第１電極、および発光部キャパシタＣｌｅｄａ、Ｃｌｅｄｂ、Ｃｌｅｄｃの一端と連結されている。駆動トランジスタＴ１は、入力トランジスタＴ２のスイッチング動作によってデータ電圧ＤＶａ、ＤＶｂ、ＤＶｃをゲート電極に伝達を受け、ゲート電極の電圧によって発光素子ＥＤａ、ＥＤｂ、ＥＤｃに駆動電流を供給することができる。この時、維持キャパシタＣｓｔは、駆動トランジスタＴ１のゲート電極の電圧を格納し保持する。

【0043】

入力トランジスタＴ２のゲート電極は、第１スキャン信号ＳＣを伝達する第１スキャン信号線１５１と連結されている。入力トランジスタＴ２の第１電極はデータ電圧ＤＶａ、ＤＶｂ、ＤＶｃを伝達するデータ線１７１ａ、１７１ｂ、１７１ｃと連結されており、入力トランジスタＴ２の第２電極は維持キャパシタＣｓｔの一端および駆動トランジスタＴ１のゲート電極と連結されている。複数のデータ線１７１ａ、１７１ｂ、１７１ｃは互いに異なるデータ電圧ＤＶａ、ＤＶｂ、ＤＶｃをそれぞれ伝達し、各画素ＰＸａ、ＰＸｂ、ＰＸｃの入力トランジスタＴ２は互いに異なるデータ線１７１ａ、１７１ｂ、１７１ｃに連結されている。各画素ＰＸａ、ＰＸｂ、ＰＸｃの入力トランジスタＴ２のゲート電極は、同一の第１スキャン信号線１５１に連結されて同一なタイミングの第１スキャン信号ＳＣの入力を受けることができる。同一のタイミングの第１スキャン信号ＳＣによって各画素ＰＸａ、ＰＸｂ、ＰＸｃの入力トランジスタＴ２は同時にターンオンされても、互いに異なるデータ線１７１ａ、１７１ｂ、１７１ｃを通じて互いに異なるデータ電圧ＤＶａ、ＤＶｂ、ＤＶｃが各画素ＰＸａ、ＰＸｂ、ＰＸｃの駆動トランジスタＴ１のゲート電極および維持キャパシタＣｓｔの一端に伝達される。

【0044】

図１の実施形態は、初期化トランジスタＴ３のゲート電極が入力トランジスタＴ２のゲート電極と異なるスキャン信号の伝達を受ける実施形態である。

【0045】

初期化トランジスタＴ３のゲート電極は、第２スキャン信号ＳＳを伝達する第２スキャン信号線１５１－１と連結されている。初期化トランジスタＴ３の第１電極は、維持キャパシタＣｓｔの他端、駆動トランジスタＴ１の第２電極、発光素子ＥＤａ、ＥＤｂ、ＥＤｃのアノードおよび発光部キャパシタＣｌｅｄａ、Ｃｌｅｄｂ、Ｃｌｅｄｃの一端と連結されており、初期化トランジスタＴ３の第２電極は、初期化電圧ＶＩＮＴを伝達する初期化電圧線１７３と連結されている。初期化トランジスタＴ３は、第２スキャン信号ＳＳによってターンオンされて初期化電圧ＶＩＮＴを発光素子ＥＤａ、ＥＤｂ、ＥＤｃのアノード、発光部キャパシタＣｌｅｄａ、Ｃｌｅｄｂ、Ｃｌｅｄｃの一端、および維持キャパシタＣｓｔの他端に伝達して発光素子ＥＤａ、ＥＤｂ、ＥＤｃのアノードの電圧を初期化させる。

【0046】

初期化電圧線１７３は、初期化電圧ＶＩＮＴを印加する前に発光素子ＥＤａ、ＥＤｂ、ＥＤｃのアノードの電圧を感知する動作を行って感知配線ＳＬとしての役割を果たすこともできる。感知動作を通じてアノードの電圧がターゲット電圧に維持されているか確認することができる。感知動作と初期化電圧ＶＩＮＴを伝達する初期化動作は時間的に区分されて行うことができ、感知動作が行われた後に初期化動作が行われてもよい。

【0047】

図１の実施形態では、初期化トランジスタＴ３と入力トランジスタＴ２のターンオン区間が区分されうるのであり、入力トランジスタＴ２が行う記入動作と初期化トランジスタＴ３が行う初期化動作（および／または感知動作）が互いに異なるタイミングに行われてもよい。

【0048】

維持キャパシタＣｓｔの一端は駆動トランジスタＴ１のゲート電極および入力トランジスタＴ２の第２電極と連結されており、他端は初期化トランジスタＴ３の第１電極、駆動トランジスタＴ１の第２電極、発光素子ＥＤａ、ＥＤｂ、ＥＤｃのアノード、および発光部キャパシタＣｌｅｄａ、Ｃｌｅｄｂ、Ｃｌｅｄｃの一端と連結されている。

【0049】

発光素子ＥＤａ、ＥＤｂ、ＥＤｃは、アノードに駆動トランジスタＴ１の出力電流が伝達され、カソードは駆動低電圧線１７４を通じて第２電圧ＥＬＶＳＳ（以下、駆動低電圧ともいう）の伝達を受け、発光素子ＥＤａ、ＥＤｂ、ＥＤｃは駆動トランジスタＴ１の出力電流によって光を放出して階調を表示する。

【0050】

また、発光素子ＥＤａ、ＥＤｂ、ＥＤｃの両端には、発光部キャパシタＣｌｅｄａ、Ｃｌｅｄｂ、Ｃｌｅｄｃが形成されていて発光素子ＥＤａ、ＥＤｂ、ＥＤｃ両端電圧が一定に維持されるようにして発光素子ＥＤａ、ＥＤｂ、ＥＤｃが一定の輝度を表示することができるようにする。

【0051】

以下では、図１のような回路を有する画素の動作について簡単に説明する。

【0052】

図１では各トランジスタＴ１、Ｔ２、Ｔ３がＮ型トランジスタである実施形態であり、ハイレベルの電圧がゲート電極に印加されるとターンオンされる特徴を有する。しかし、実施形態によっては、各トランジスタＴ１、Ｔ２、Ｔ３の全部または一部が、Ｐ型トランジスタであるかＮ型トランジスタであってもよい。

【0053】

発光区間が終了するにつれて一フレームが始まる。ハイレベルの第２スキャン信号ＳＳが供給されて初期化トランジスタＴ３がターンオンされる。初期化トランジスタＴ３がターンオンされると、初期化動作および／または感知動作を行うことができる。

【0054】

初期化動作と感知動作が全て行われる実施形態を中心にして説明すれば、以下の通りである。

【0055】

初期化動作が行われる前に、先に感知動作を行うことができる。即ち、初期化トランジスタＴ３がターンオンされるにつれて初期化電圧線１７３が感知配線ＳＬの役割を果たして発光素子ＥＤａ、ＥＤｂ、ＥＤｃのアノードの電圧を感知する。感知動作を通じてアノードの電圧がターゲット電圧に維持されているか確認することができる。

【0056】

その後、初期化動作を行うことができ、維持キャパシタＣｓｔの他端、駆動トランジスタＴ１の第２電極、および発光素子ＥＤａ、ＥＤｂ、ＥＤｃのアノードの電圧が初期化電圧線１７３から伝達された初期化電圧ＶＩＮＴに変更されるようにして初期化を行う。

【0057】

このように、感知動作と初期化電圧ＶＩＮＴを伝達する初期化動作は時間的に区分されて行われて最小限のトランジスタを使用しながら画素が占める面積を減らしながら画素が多様な動作を行うようにすることができる。その結果、表示パネルの解像度が向上できる。

【0058】

初期化動作と共にまたは別途のタイミングに、第１スキャン信号ＳＣもハイレベルに変更されながら印加されて、入力トランジスタＴ２がターンオンされ、記入動作が行われる。即ち、ターンオンされた入力トランジスタＴ２を通じてデータ線１７１ａ、１７１ｂ、１７１ｃからのデータ電圧ＤＶａ、ＤＶｂ、ＤＶｃが駆動トランジスタＴ１のゲート電極および維持キャパシタＣｓｔの一端に入力され貯蔵される。

【0059】

初期化動作および記入動作によって維持キャパシタＣｓｔの両端には、それぞれデータ電圧ＤＶａ、ＤＶｂ、ＤＶｃと初期化電圧ＶＩＮＴが印加される。初期化トランジスタＴ３がターンオンされている状態では、駆動トランジスタＴ１で出力電流が生成されても初期化トランジスタＴ３および初期化電圧線１７３を通じて外部に出力できて発光素子ＥＤａ、ＥＤｂ、ＥＤｃのアノードに入力されないことになり得る。また、実施形態によっては、ハイレベルの第１スキャン信号ＳＣが供給される記入区間の間に、第１電圧ＥＬＶＤＤをローレベルの電圧で印加するか、第２電圧ＥＬＶＳＳをハイレベルの電圧で印加して発光素子ＥＤａ、ＥＤｂ、ＥＤｃに電流が流れないようにすることができる。

【0060】

その後、第１スキャン信号ＳＣがローレベルに変更されると、駆動トランジスタＴ１に印加されるハイレベルの第１電圧ＥＬＶＤＤおよび維持キャパシタＣｓｔに格納(貯蔵)された駆動トランジスタＴ１のゲート電圧に応じて、駆動トランジスタＴ１が出力電流を生成して出力する。駆動トランジスタＴ１の出力電流は発光素子ＥＤａ、ＥＤｂ、ＥＤｃに入力されて発光素子ＥＤａ、ＥＤｂ、ＥＤｃが光を放出するようになる発光区間が行われる。

【0061】

一方、実施形態によっては、第１スキャン信号ＳＣを伝達する第１スキャン信号線１５１と第２スキャン信号ＳＳを伝達する第２スキャン信号線１５１－１が同一の一つのスキャン信号線で形成されて同一なタイミングのスキャン信号の印加を受けることもできる。

【0062】

以上のような回路構造を有する画素を含む発光表示装置の平面構造および断面構造について図２～図７を参照して説明する。

【0063】

まず、図２～図５を参照して平面構造を説明する。

【0064】

図２は一実施形態による発光表示装置の表示領域の平面図であり、図３～図５は図２の一部分を分離して示した平面図である。

【0065】

図２は全体的な平面構造を示しており、図３はセパレータＳＥＰ、画素画定膜３８０、および発光層ＥＭＬａ、ＥＭＬｂ、ＥＭＬｃの平面構造を示しており、図４はセパレータＳＥＰの平面構造のみを示しており、図５は画素画定膜３８０に形成されたオープニング(開口)の構造を示している。

【0066】

発光表示装置は、図７の断面図を参照すれば、画素に含まれる画素駆動部ＰＣａ、ＰＣｂ、ＰＣｃを下部に形成し、その上に発光素子ＥＤａ、ＥＤｂ、ＥＤｃと共にセパレータＳＥＰおよび画素画定膜３８０を形成することができる。ここで、画素駆動部ＰＣａ、ＰＣｂ、ＰＣｃに対応する層は駆動素子層と言い、駆動素子層の上に位置する層を発光素子層と言える。

【0067】

図２にて、画素に含まれる画素駆動部ＰＣａ、ＰＣｂ、ＰＣｃは、それぞれ 点線で領域のみが示されており、画素駆動部ＰＣａ、ＰＣｂ、ＰＣｃと連結される発光素子ＥＤａ、ＥＤｂ、ＥＤｃにおける、カソードＣａｔｈｏｄｅと、各アノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃとが示されている。ここで、発光素子ＥＤａ、ＥＤｂ、ＥＤｃの各アノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃは、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃによって分離されている。即ち、図２にて、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃのパターンの内側に、各アノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃが位置する。

【0068】

一方、本実施形態のカソードＣａｔｈｏｄｅは、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃおよび画素画定膜（図７の３８０参照）の下方に位置する。即ち、図７を参照すれば、図２の実施形態では、発光素子に含まれる発光層（図７のＥＭＬ参照）、アノードおよびカソードのうちで、発光層の下方に位置する電極は、カソードＣａｔｈｏｄｅであり、発光層の上にアノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃが位置する。

【0069】

図２で、カソードＣａｔｈｏｄｅは、オープニングＯＰ－ｃａｔ（以下、コンタクト用オープニングという）を有しており、カソードＣａｔｈｏｄｅは、オープニングＯＰ－ｃａｔを除いた全領域にわたって形成されている。発光層の上に位置するアノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃは、カソードＣａｔｈｏｄｅのオープニングＯＰ－ｃａｔを通じて、画素画定膜３８０の下方に位置する画素回路部ＰＣａ、ＰＣｂ、ＰＣｃから電流の伝達を受ける。

【0070】

また、図２では、画素画定膜３８０が、発光層ＥＭＬａ、ＥＭＬｂ、ＥＭＬｃと重畳するオープニングＯＰ１ａ、ＯＰ１ｂ、ＯＰ１ｃ、および、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃの少なくとも一部と重畳するオープニングＯＰ２ａ、ＯＰ２ｂ、ＯＰ２ｃを含む。また、画素画定膜３８０は、アノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃと画素回路部ＰＣａ、ＰＣｂ、ＰＣｃを連結するためのオープニングＯＰｃｏｎ（以下、アノード連結用オープニングまたは第３オープニングという）を含むことができる。また、画素画定膜３８０は、アノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃと同一の物質で形成され、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃの外側に位置する補助電極ＣＥ－ａｄｄに対して、カソードＣａｔｈｏｄｅに印加される電圧と同一の電圧を印加するためのオープニングＯＰ４をさらに含むことができる。ここで、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃは、画素画定膜３８０の下に位置し、画素画定膜３８０に位置するオープニングＯＰ２ａ、ＯＰ２ｂ、ＯＰ２ｃと少なくとも一部重畳していてもよい。オープニングＯＰ１、ＯＰｃｏｎは、画素画定膜３８０およびその下方に位置する絶縁膜に位置するオープニングであってもよい。

【0071】

図２を参照して、画素駆動部ＰＣａ、ＰＣｂ、ＰＣｃに対応する層は、駆動素子層の構造を中心にして詳細に説明すれば以下の通りである。

【0072】

図２では、表示領域中の一部分を示しており、一つの画素は発光素子と画素駆動部を含む。図２は、アノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃ、発光層ＥＭＬａ、ＥＭＬｂ、ＥＭＬｃ、カソードＣａｔｈｏｄｅ、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃ、および画素駆動部ＰＣａ、ＰＣｂ、ＰＣｃを中心にして示している。ここで、アノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃ、発光層ＥＭＬａ、ＥＭＬｂ、ＥＭＬｃ、カソードＣａｔｈｏｄｅは、それぞれが合わさって発光素子を構成することができるのであり、発光素子と画素駆動部ＰＣａ、ＰＣｂ、ＰＣｃとは合わさって画素を構成する。また、図２にて、発光層ＥＭＬａ、ＥＭＬｂ、ＥＭＬｃは、画素画定膜（図７の３８０参照）に位置するオープニングの内側に位置する発光層ＥＭＬａ、ＥＭＬｂ、ＥＭＬｃであってもよく、画素画定膜（図７の３８０参照）のオープニングの内側に位置する発光層ＥＭＬａ、ＥＭＬｂ、ＥＭＬｃを発光領域と言うことができる。

【0073】

図２にて、隣接するトータルで３つの画素駆動部ＰＣａ、ＰＣｂ、ＰＣｃについて、その第２方向ＤＲでの位置が概略的に示されている。

【0074】

図２に位置する３つの画素駆動部ＰＣａ、ＰＣｂ、ＰＣｃは、それぞれ第１方向ＤＲ１に長く延長される構造を有することができ、３つはそれぞれ光の三原色を表示する画素に対応する画素駆動部ＰＣａ、ＰＣｂ、ＰＣｃであってもよい。画素駆動部ＰＣａ、ＰＣｂ、ＰＣｃの構造は多様であり、一実施形態によれば図１と同一の回路構造を有することができる。

【0075】

図２では、さらに、画素駆動部ＰＣａ、ＰＣｂ、ＰＣｃと連結されている配線のうちの一部が、追加的に示されている。図２では第１方向ＤＲ１に延長されている第１スキャン信号線１５１および第２スキャン信号線１５１－１が示されており、また、第２方向ＤＲ２に延長されているデータ線１７１ａ、１７１ｂ、１７１ｃ、駆動電圧線１７２、初期化電圧線１７３、および駆動低電圧線１７４（以下、第２駆動電圧線という）も示されている。

【0076】

ここで、画素駆動部ＰＣａ、ＰＣｂ、ＰＣｃは、第１スキャン信号線１５１、第２スキャン信号線１５１－１、駆動電圧線１７２、初期化電圧線１７３、および駆動低電圧線１７４に、共通に連結されうる。また、第１画素駆動部ＰＣａは、第１データ線１７１ａに連結され、第２画素駆動部ＰＣｂは第２データ線１７１ｂに連結され、第３画素駆動部ＰＣｃは第３データ線１７１ｃに連結されるのでありうる。

【0077】

画素駆動部ＰＣａ、ＰＣｂ、ＰＣｃは、第１スキャン信号線１５１、第２スキャン信号線１５１－１、および駆動低電圧線１７４によって区画される平面領域を三つに分けた各領域に対応できる。実施形態によっては、第１スキャン信号線１５１と、第２スキャン信号線１５１－１とが、一つのスキャン線として形成されてもよい。

【0078】

図２および図３を参照すれば、第１画素駆動部ＰＣａは、オープニングＯＰｃｏｎ（以下、アノード連結用オープニングまたは第３オープニングという）と、カソードＣａｔｈｏｄｅに位置するオープニングＯＰ－ｃａｔとを通じて、第１アノードＡｎｏｄｅａに連結されていて、第２画素駆動部ＰＣｂは、オープニングＯＰｃｏｎと、カソードＣａｔｈｏｄｅに位置するオープニングＯＰ－ｃａｔとを通じて第２アノードＡｎｏｄｅｂに連結されており、第３画素駆動部ＰＣｃは、オープニングＯＰｃｏｎと、カソードＣａｔｈｏｄｅに位置するオープニングＯＰ－ｃａｔとを通じて、第３アノードＡｎｏｄｅｃに連結される。

【0079】

第１発光素子は、第１アノードＡｎｏｄｅａ、第１発光層ＥＭＬａ、およびカソードＣａｔｈｏｄｅを含み、第２発光素子は第２アノードＡｎｏｄｅｂ、第２発光層ＥＭＬｂ、およびカソードＣａｔｈｏｄｅを含み、第３発光素子は第３アノードＡｎｏｄｅｃ、第３発光層ＥＭＬｃ、およびカソードＣａｔｈｏｄｅを含むのでありうる。

【0080】

カソードＣａｔｈｏｄｅは、オープニングＯＰ－ｃａｔを除いて、全体の表示領域にわたって形成できる。一方、カソードＣａｔｈｏｄｅは、下方に位置する駆動低電圧線１７４と連結されて、第２電圧ＥＬＶＳＳの伝達を受けることができる。

【0081】

カソードＣａｔｈｏｄｅの上には、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃおよび画素画定膜３８０が位置するのであり、明確に図示して説明するために、図４ではセパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃのみを示したのであって、図５では画素画定膜３８０に位置するオープニングのみを示した。

【0082】

図３および図４を参照して、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃの構造を詳細に説明すれば、以下の通りである。

【0083】

セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃは、図７を参照すれば、逆テーパ構造の側壁を有する構造で形成されうる。セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃは、それぞれ平面上に帯状の閉曲線（閉ループの帯状パターン）を成し、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃを基準にしてアノードが分離できる。セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃのそれぞれは、互いに一定の距離をおくように分離されて配置されうるが、実施形態によっては、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃのうちの少なくとも一部を互いに共有する構造で形成されうる。セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃのそれぞれは、(1)変形リング状の外側部ＳＥＰａ１、ＳＥＰａ２、ＳＥＰｂ１、ＳＥＰｂ２、ＳＥＰｃ１、ＳＥＰｃ２と、(2)これによって囲まれて区画される領域を横切って二つの部分に仕切る直線状などの内側部ＳＥＰａｍ、ＳＥＰｂｍ、ＳＥＰｃｍとを含むのでありうる。内側部ＳＥＰａｍ、ＳＥＰｂｍ、ＳＥＰｃｍは、一つのセパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃによって区画される領域について、発光層ＥＭＬａ、ＥＭＬｂ、ＥＭＬｃが位置して発光領域に対応しうる第１領域（以下、発光領域ともいう）と、上部のアノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃに画素回路部ＰＣａ、ＰＣｂ、ＰＣｃを連結するための画素画定膜３８０のオープニングＯＰｃｏｎに対応する第２領域（以下、コンタクト領域ともいう）とに区分する。ここで、第１領域は、画素画定膜３８０のオープニングＯＰ１ａ、ＯＰ１ｂ、ＯＰ１ｃに対応しうる。

【0084】

図４を参照すれば、第１セパレータＳＥＰａは、第１領域の第１外側部ＳＥＰａ１と、第２領域の第２外側部ＳＥＰａ２と、第１領域と第２領域との間に位置する内側部ＳＥＰａｍとに区分されうる。平面上にて、第１セパレータＳＥＰａにおける第１外側部ＳＥＰａ１および第２外側部ＳＥＰａ２により囲まれて区画される領域に、即ち、第１領域および第２領域にわたって第１アノードＡｎｏｄｅａが位置する。平面上にて、第１セパレータＳＥＰａの第１領域の内側には、第１発光層ＥＭＬａが位置する。第１発光層ＥＭＬａは、第１アノードＡｎｏｄｅａおよび第１発光層ＥＭＬａの下方に位置するカソードＣａｔｈｏｄｅと共に、第１発光素子を構成する。第１発光素子の第１アノードＡｎｏｄｅａは、カソードＣａｔｈｏｄｅに位置するオープニングＯＰ－ｃａｔを通じて、第１画素駆動部ＰＣａが電気的に連結され、第１画素駆動部ＰＣａから電流の伝達を受けることができる。

【0085】

第２セパレータＳＥＰｂは、第１領域の第１外側部ＳＥＰｂ１と、第２領域の第２外側部ＳＥＰｂ２と、第１領域と第２領域の間に位置する内側部ＳＥＰｂｍとに区分されうる。平面上にて、第２セパレータＳＥＰｂにおける第１外側部ＳＥＰｂ１および第２外側部ＳＥＰｂ２により囲まれて区画される領域に、即ち、第１領域および第２領域にわたって第２アノードＡｎｏｄｅｂが位置する。平面上第２セパレータＳＥＰｂの第１領域の内側には第２発光層ＥＭＬｂが位置する。第２発光層ＥＭＬｂは、第２アノードＡｎｏｄｅｂおよび第２発光層ＥＭＬｂの下方に位置するカソードＣａｔｈｏｄｅと共に、第２発光素子を構成する。第２発光素子の第２アノードＡｎｏｄｅｂは、カソードＣａｔｈｏｄｅに位置するオープニングＯＰ－ｃａｔを通じて、第２画素駆動部ＰＣｂが電気的に連結され、第２画素駆動部ＰＣｂから電流の伝達を受けることができる。

【0086】

第３セパレータＳＥＰｃは、第１領域の第１外側部ＳＥＰｃ１と、第２領域の第２外側部ＳＥＰｃ２と、第１領域と第２領域の間に位置する内側部ＳＥＰｃｍとに区分されうる。平面上にて、第３セパレータＳＥＰｃにおける第１外側部ＳＥＰｃ１および第２外側部ＳＥＰｃ２に囲まれて区画される領域に、即ち、第１領域および第２領域にわたって第３アノードＡｎｏｄｅｃが位置する。平面上第３セパレータＳＥＰｃの第１領域の内側には第３発光層ＥＭＬｃが位置する。第３発光層ＥＭＬｃは、第３アノードＡｎｏｄｅｃおよび第３発光層ＥＭＬｃの下方に位置するカソードＣａｔｈｏｄｅと共に、第１発光素子を構成する。第１発光素子の第３アノードＡｎｏｄｅｃは、カソードＣａｔｈｏｄｅに位置するオープニングＯＰ－ｃａｔを通じて、第３画素駆動部ＰＣｃと電気的に連結され、第３画素駆動部ＰＣｃから電流の伝達を受けることができる。

【0087】

図２および図３を参照すれば、画素駆動部ＰＣａ、ＰＣｂ、ＰＣｃは、平面上にて、カソードＣａｔｈｏｄｅに位置するオープニングＯＰ－ｃａｔの内側で、画素画定膜３８０のオープニングＯＰｃｏｎを通じてアノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃと連結されている。アノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃと、画素駆動部ＰＣａ、ＰＣｂ、ＰＣｃとが電気的に連結される箇所は、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃの内側における第２領域に対応しうる。

【0088】

セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃの外側には、アノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃと同一の物質で形成されるものの、第２電圧ＥＬＶＳＳの伝達を受けてカソードと同一の電圧の印加を受ける補助電極ＣＥ－ａｄｄが配置されうる。ここで、補助電極ＣＥ－ａｄｄは、画素画定膜３８０に位置するオープニングＯＰ４を通じて、カソードＣａｔｈｏｄｅと連結されうるのであり、その結果、駆動低電圧線１７４とも連結されて、第２電圧ＥＬＶＳＳの伝達を受けることができる。一方、実施形態によっては、補助電極ＣＥ－ａｄｄは、他の電圧が印加されるかフローティングされるのであってもよい。

【0089】

以下では、図３および図５を中心にして画素画定膜３８０の構造を詳細に説明する。

【0090】

図２、図３、図５では、画素画定膜３８０に位置するオープニングを示しており、画素画定膜３８０のオープニングの外側には全て画素画定膜３８０が位置している。

【0091】

具体的に、画素画定膜３８０は、第１オープニングＯＰ１ａ、ＯＰ１ｂ、ＯＰ１ｃ（以下、発光領域オープニングともいう）、第２オープニングＯＰ２ａ、ＯＰ２ｂ、ＯＰ２ｃ（セパレータ露出用オープニングともいう）、第３オープニングＯＰｃｏｎ（アノード連結用オープニングともいう）、および第４オープニングＯＰ１（電圧連結用オープニングともいう）を含む。

【0092】

図５を参照すれば、第１オープニングＯＰ１ａ、ＯＰ１ｂ、ＯＰ１ｃは、発光層ＥＭＬａ、ＥＭＬｂ、ＥＭＬｃに対応するオープニングであって、発光素子または発光領域に対応するオープニングである。第１オープニングＯＰ１ａ、ＯＰ１ｂ、ＯＰ１ｃは、色別に異なる大きさを有することができ、四角形や多角形、円形または楕円形の平面形状を有するか、角が面取りされた平面形状を有することもできる。

【0093】

第２オープニングＯＰ２ａ、ＯＰ２ｂ、ＯＰ２ｃは、帯状の閉曲線（閉ループの帯状パターン）を成し、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃの少なくとも一部分と重畳することで、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃの少なくとも一部分を露出させる環濠状のオープニングである。第２オープニングＯＰ２ａ、ＯＰ２ｂ、ＯＰ２ｃによって、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃにおける、逆テーパ構造を有する一側辺が露出されるのであり、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃにおける、このように露出された一側辺の逆テーパ面でもって、上側に位置する層（特には、アノードをなす導電層）が上下へと分離されて途切れるようにすることができる（図７参照）。

【0094】

具体的に、第２オープニングＯＰ２ａ、ＯＰ２ｂ、ＯＰ２ｃは、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃ中にあって、各セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃの内側の領域を横切るように形成されている内側部ＳＥＰａｍ、ＳＥＰｂｍ、ＳＥＰｃｍとは重畳しない。即ち、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃの内側部ＳＥＰａｍ、ＳＥＰｂｍ、ＳＥＰｃｍは、画素画定膜３８０で覆われている（図６～７参照）。

【0095】

また、図３を参照すれば、第２オープニングＯＰ２ａ、ＯＰ２ｂ、ＯＰ２ｃは、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃの外側面と重畳しつつ、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃの外側面に沿って形成されており、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃの外側面が、第２オープニングＯＰ２ａ、ＯＰ２ｂ、ＯＰ２ｃによって露出されている。

【0096】

このような、画素画定膜３８０の第２オープニングＯＰ２ａ、ＯＰ２ｂ、ＯＰ２ｃと、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃとの重畳構造によれば、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃおよび画素画定膜３８０の上側に位置するアノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃは、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃの外側面を基準にして、その外側にある他の部分の導電層(補助電極ＣＥ－ａｄｄ)と分離されている。また、上側に位置するアノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃの導電層は、画素画定膜３８０によって覆われているセパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃの内側部ＳＥＰａｍ、ＳＥＰｂｍ、ＳＥＰｃｍによって分離されることがなく、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃの内側面によっても分離されない。すなわち、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃの内側部ＳＥＰａｍ、ＳＥＰｂｍ、ＳＥＰｃｍが、画素画定膜３８０で覆われているので、この上側に位置するアノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃが、いずれも、第１領域と第２領域とに分離されずに、一体に形成されている。

【0097】

アノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃの周縁は、平面上にて、画素画定膜３８０の第２オープニングＯＰ２によって露出されている外側部ＳＥＰａ１、ＳＥＰａ２、ＳＥＰｂ１、ＳＥＰｂ２、ＳＥＰｃ１、ＳＥＰｃ２の外周縁と一致していてもよい。

【0098】

図５を参照すれば、第３オープニングＯＰｃｏｎは、アノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃと、画素回路部ＰＣａ、ＰＣｂ、ＰＣｃとを連結するためのオープニングＯＰｃｏｎであって、画素画定膜３８０およびその下方に位置する絶縁膜に位置するオープニングを含むことができる。図２および図３を参照すれば、画素駆動部ＰＣａ、ＰＣｂ、ＰＣｃは、平面上にて、カソードＣａｔｈｏｄｅに位置するオープニングＯＰ－ｃａｔの内側で、画素画定膜３８０のオープニングＯＰｃｏｎを通じてアノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃと連結されている。アノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃと画素駆動部ＰＣａ、ＰＣｂ、ＰＣｃとが電気的に連結される部分は、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃは第２領域に対応できる。

【0099】

第４オープニングＯＰ４は、補助電極ＣＥ－ａｄｄとカソードＣａｔｈｏｄｅを連結させるオープニングであって、カソードＣａｔｈｏｄｅに印加される駆動低電圧ＥＬＶＳＳが、アノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃと同一の物質で形成された補助電極ＣＥ－ａｄｄにも伝達されるようにする。一方、実施形態によっては、補助電極ＣＥ－ａｄｄは、他の電圧が印加されるかフローティングされてもよい。

【0100】

以上のような構造によれば、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃは、一部の外側面を除いて画素画定膜３８０によって覆われている。ここで時、画素画定膜３８０は、インクジェット工程を適用するために画素画定膜３８０の上面が疎水性（Ｈｙｄｒｏｐｈｏｂｉｃ）を有し、側面が親水性（Ｈｙｄｒｏｐｈｉｌｉｃ）を有するように処理されうる。

【0101】

以上のような構造によれば、発光層ＥＭＬａ、ＥＭＬｂ、ＥＭＬｃをインクジェット方式で形成することができるのであり、これについては図６を参照して詳細に説明する。

【0102】

図６は、インクジェット方式で発光層を提供する段階を示した断面図である。

【0103】

セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃの上側に位置する画素画定膜３８０は、上部面が疎水性（Ｈｙｄｒｏｐｈｏｂｉｃ）を有し、側面が親水性（Ｈｙｄｒｏｐｈｉｌｉｃ）を有する。具体的に、画素画定膜３８０をネガティブ（ｎｅｇａｔｉｖｅ）タイプの有機物質を使用して形成した後、露光工程によって画素画定膜３８０の上側の面が疎水性（Ｈｙｄｒｏｐｈｏｂｉｃ）を有するようにし、その後、現像工程によって画素画定膜３８０の側面が、親水性（Ｈｙｄｒｏｐｈｉｌｉｃ）を有するようにすることができる。ここで、画素画定膜３８０は、ネガティブタイプの有機物質を使用するので、マスクで覆われた部分が除去される特性を有することができる。

【0104】

その後、各発光層ＥＭＬａ、ＥＭＬｂ、ＥＭＬｃを形成するためにインクジェット工程にて、当該溶液を発光領域に対応する第１領域に噴射すれば、画素画定膜３８０の上側の面が疎水性を有することで、図６にて点線で示したように、溶液ｉｎｋｊが画素画定膜３８０の上側の面を乗り越えないようにする構造を有することができる。このような工程によれば、各発光層ＥＭＬａ、ＥＭＬｂ、ＥＭＬｃを形成するための溶液を十分に提供するようにして、各発光層ＥＭＬａ、ＥＭＬｂ、ＥＭＬｃを一定の厚さ以上に厚く形成することで、各発光層ＥＭＬａ、ＥＭＬｂ、ＥＭＬｃの特性および寿命を十分に確保することができる。

【0105】

以上のようなインクジェット工程のために、本実施形態では、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃの上側に画素画定膜３８０を形成した。セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃが、画素画定膜３８０の上部に位置するようになれば、画素画定膜３８０の上側の面が疎水性（Ｈｙｄｒｏｐｈｏｂｉｃｉｃｉｔｙ）を有し、側面が親水性（Ｈｙｄｒｏｐｈｉｌｉｃｉｃｉｔｙ）を有するように処理されるとしても、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃを形成する工程によって画素画定膜３８０の上側の面が疎水性（Ｈｙｄｒｏｐｈｏｂｉｃｉｃｉｔｙ）を有することができなくなることから、溶液があふれるという問題が発生しうる。特に、図２～図６を参照すれば、発光領域に対応する第１領域と、コンタクト領域である第２領域との間には、アノードを分離させるセパレータが位置する必要がないことから、溶液が第１領域から第２領域へと容易に乗り越えていきうる。

【0106】

しかし、本実施形態でのように、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃの上部に画素画定膜３８０を形成すれば、画素画定膜３８０の上側の面が疎水性（Ｈｙｄｒｏｐｈｏｂｉｃｉｃｉｔｙ）を維持した状態でのインクジェット工程が可能であって、溶液が第２領域へと乗り越えて行かないという長所を有する。

【0107】

以上のようなインクジェット方式で、発光層ＥＭＬａ、ＥＭＬｂ、ＥＭＬｃを形成した後、その上にアノード用導電物質を積層すれば、露出されたセパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃの外側壁によって、各アノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃおよび補助電極ＣＥ－ａｄｄが形成される。

【0108】

このような発光表示装置の積層構造は図７を参照して説明する。

【0109】

図７は、図２の実施形態による発光表示装置の断面図である。

【0110】

図７の断面構造にて、発光素子は、画素画定膜３８０の第１オープニングＯＰ１内に位置する発光層ＥＭＬに対応しうるのであり、画素画定膜３８０の第１オープニングＯＰ１は発光領域ともいう。

【0111】

図７では一つの発光領域、即ち、画素画定膜３８０の第１オープニングＯＰ１内に位置する一つの発光層ＥＭＬが示されており、発光層ＥＭＬの上方に位置するアノードＡｎｏｄｅへと、画素駆動部ＰＣａ、ＰＣｂ、ＰＣｃのトランジスタ電流がオープニングＯＰｃｏｎを通じて伝達される経路、および画素画定膜３８０の下に位置するセパレータＳＥＰが示されている。

【0112】

図７の断面図上、カソードＣａｔｈｏｄｅ、セパレータＳＥＰ、画素画定膜３８０、発光層ＥＭＬ、アノードＡｎｏｄｅに対応する層を発光素子層とも言うのであり、発光素子層の下方、即ち、カソードＣａｔｈｏｄｅの下方に位置する平坦化膜１８１、およびその内部ないし下方（平坦化膜「以下」の箇所）に位置する、トランジスタ、キャパシタを構成する導電層、半導体層、および絶縁層については、駆動素子層とも言うことができる。

【0113】

図７では、駆動素子層の構造は簡略に示し、簡略に一つのトランジスタのみを示しており、基板１１０から平坦化膜１８１までの駆動素子層の構造を簡略に説明すれば以下の通りである。

【0114】

基板１１０は、ガラスなどの、リジッド（ｒｉｇｉｄ）な特性を有し曲げられない材料(物質)を含むのであるか、プラスチックやポリイミド（Ｐｏｌｙｉｍｉｄ）のように、曲げられるフレキシブルな材料(物質)を含むのでありうる。フレキシブルな基板の場合、ポリイミド（Ｐｏｌｙｉｍｉｄ）と、その上の無機絶縁物質とで形成されるバリア層の２層構造が繰り返し形成された構造を有することができる。

【0115】

基板１１０の上には金属を含む下部シールディング層ＢＭＬが位置し、下部シールディング層ＢＭＬは画素に含まれる画素駆動部ＰＣａ、ＰＣｂ、ＰＣｃに位置するトランジスタ中の一つのチャンネルと平面上にて重畳していてもよい。図７の実施形態では、下部シールディング層ＢＭＬと同一の層に、第２電圧ＥＬＶＳＳが印加される駆動低電圧線１７４が位置する。実施形態によっては、下部シールディング層ＢＭＬが省略されてもよいのであり、このとき、駆動低電圧線１７４は他の導電層に配置されうる。

【0116】

基板１１０、下部シールディング層ＢＭＬ、および駆動低電圧線１７４は、バッファー層１１１によって覆われている。バッファー層１１１は、半導体層ＡＣＴへの不純元素の浸透を遮断する役割を果たし、酸化ケイ素（ＳｉＯｘ）または窒化ケイ素（ＳｉＮｘ）、酸窒化ケイ素（ＳｉＯＮｘ）などを含む無機絶縁膜であってもよい。

【0117】

バッファー層１１１の上には、シリコン半導体（例えば、多結晶半導体（Ｐ－Ｓｉ））や酸化物半導体から形成された半導体層ＡＣＴが位置する。半導体層ＡＣＴは画素に含まれる画素駆動部ＰＣａ、ＰＣｂ、ＰＣｃに位置する半導体層であって、駆動トランジスタを含むトランジスタのチャンネルとその両側に位置する第１領域および第２領域を含むことができる。ここで、トランジスタのチャンネルは半導体層ＡＣＴ中のゲート電極ＧＥと重畳する部分であってもよく、第１領域および第２領域はゲート電極ＧＥと重畳しない半導体層ＡＣＴの部分であって、二つのうちの一つはソース領域であり、他の一つはドレイン領域であってもよい。即ち、半導体層ＡＣＴのチャンネルの両側に位置する第１領域および第２領域は、ゲート電極ＧＥで覆われず、プラズマ処理またはドーピングによって導電層特性を有することから、トランジスタの第１電極および第２電極の役割を果たすことができる。

【0118】

半導体層ＡＣＴの上にはゲート絶縁膜１４１が配置できる。ゲート絶縁膜１４１は、酸化ケイ素（ＳｉＯｘ）または窒化ケイ素（ＳｉＮｘ）、酸窒化ケイ素（ＳｉＯＮｘ）などを含む無機絶縁膜であってもよい。

【0119】

ゲート絶縁膜１４１の上に画素駆動部ＰＣａ、ＰＣｂ、ＰＣｃに位置するトランジスタのゲート電極ＧＥを含む第１ゲート導電層が配置されうる。第１ゲート導電層は、画素駆動部ＰＣａ、ＰＣｂ、ＰＣｃに位置するトランジスタのゲート電極ＧＥ以外にスキャン線が形成されてもよい。一方、第１ゲート導電層は、画素駆動部ＰＣａ、ＰＣｂ、ＰＣｃに位置する一キャパシタの一電極を含むことができる。また、図７では、駆動低電圧線１７４とカソードＣａｔｈｏｄｅを連結させる補助電極ＣＥ－ｃａｔを含み、補助電極ＣＥ－ｃａｔは第１ゲート導電層で形成されうる。第１ゲート導電層はアルミニウム（Ａｌ）、銅（Ｃｕ）、モリブデン（Ｍｏ）、チタニウム（Ｔｉ）などの金属や金属合金を含むことができ、単一層または多重層で構成されうる。

【0120】

第１ゲート導電層を形成した後、プラズマ処理またはドーピング工程を行って第１半導体層の露出された領域を導体化させることができる。即ち、ゲート電極ＧＥによって覆われた半導体層ＡＣＴは導体化されず、ゲート電極ＧＥによって覆われていない半導体層ＡＣＴの部分は、導電層と同一の特性を有することができる。

【0121】

第１ゲート導電層およびゲート絶縁膜１４１の上には、層間絶縁膜１６１が配置されうる。第１層間絶縁膜１６１は酸化ケイ素（ＳｉＯｘ）または窒化ケイ素（ＳｉＮｘ）、酸窒化ケイ素（ＳｉＯＮｘ）などを含む無機絶縁膜を含むことができ、実施形態によっては、無機絶縁物質を厚く形成することができる。また、実施形態によっては、層間絶縁膜１６１を有機絶縁膜で形成することができ、ポリイミド、ポリアミド、アクリル樹脂、ベンゾシクロブテン、およびフェノール樹脂からなる群より選択される一つ以上の物質を含むことができる。

【0122】

層間絶縁膜１６１の上には平坦化膜１８１が位置する。平坦化膜１８１は、画素駆動部ＰＣａ、ＰＣｂ、ＰＣｃとアノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃを連結させるためのオープニングＯＰｃｏｎを含む。図７では、トランジスタに含まれる半導体層ＡＣＴの一部分が後続して形成される連結電極ＣＥ－ａｎを通じてアノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃと電気的に連結する構造を有する。しかし、実施形態によっては、連結電極ＣＥ－ａｎと半導体層ＡＣＴとの間に追加的な連結部材を含んでもよい。

【0123】

また、図７で、駆動素子層に含まれる絶縁膜（バッファー層１１１、ゲート絶縁膜１４１、層間絶縁膜１６１、および平坦化膜１８１）には、補助電極ＣＥ－ｃａｔを通じて、駆動低電圧線１７４とカソードＣａｔｈｏｄｅとを電気的に連結させるためのオープニングも形成されている。平坦化膜１８１は、有機絶縁膜で形成することができ、ポリイミド、ポリアミド、アクリル樹脂、ベンゾシクロブテン、およびフェノール樹脂からなる群より選択される一つ以上の物質を含むことができる。

【0124】

層間絶縁膜１６１と平坦化膜１８１との間には連結電極を含むデータ導電層が配置されてもよいが、図７では示していない。

【0125】

以上では駆動素子層の構造を説明したが、以下では発光素子層の構造を詳細に説明する。

【0126】

平坦化膜１８１の上には、カソードＣａｔｈｏｄｅとアノード連結電極ＣＥ－ａｎとを含む第１電極層が形成されている。アノード連結電極ＣＥ－ａｎは、カソードＣａｔｈｏｄｅのオープニングＯＰ－ｃａｔの内側に位置することから、カソードＣａｔｈｏｄｅと電気的に分離されている。カソードＣａｔｈｏｄｅの一部分は画素画定膜３８０の第１オープニングＯＰ１内に位置する発光層ＥＭＬと重畳して、発光領域と重畳し、発光素子を構成することができる。アノード連結電極ＣＥ－ａｎは、後続する工程でアノードＡｎｏｄｅと電気的に連結される。

【0127】

第１電極層は、透明導電性酸化膜または金属物質を含む単一層またはこれらを含む多重層で構成できる。透明導電性酸化膜は、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、ポリ（ｐｏｌｙ）－ＩＴＯ、ＩＺＯ（Ｉｎｄｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、ＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）、およびＩＴＺＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｚｉｎｃ Ｏｘｉｄｅ）などを含むことができる。金属物質は、銀（Ａｇ）、モリブデン（Ｍｏ）、銅（Ｃｕ）、金（Ａｕ）、およびアルミニウム（Ａｌ）などを含むことができる。

【0128】

平坦化膜１８１の上にはセパレータＳＥＰが位置し、セパレータＳＥＰ中の少なくとも一部は、第１電極層の一部分と重畳できる。

【0129】

セパレータＳＥＰは、逆テーパ構造を有する側壁を有しており、カソードＣａｔｈｏｄｅの外側に位置する第１領域の第１外側部ＳＥＰ１と、アノード連結電極ＣＥ－ａｎの外側に位置する第２領域の第２外側部ＳＥＰ２と、カソードＣａｔｈｏｄｅとアノード連結電極ＣＥ－ａｎとの間に位置する内側部ＳＥＰｍとに区分されうる。第１領域の第１外側部ＳＥＰ１および第２領域の第２外側部ＳＥＰ２によってアノードＡｎｏｄｅが分離されており、内側部ＳＥＰｍはアノードＡｎｏｄｅと重畳することからアノードＡｎｏｄｅを分離させない。第１領域は第１外側部ＳＥＰ１と内側部ＳＥＰｍとの間の領域であり、第２領域は第２外側部ＳＥＰ２と内側部ＳＥＰｍとの間の領域であってもよい。

【0130】

平坦化膜１８１、第１電極層、およびセパレータＳＥＰの上には、オープニングＯＰ１、ＯＰ２、ＯＰｃｏｎを含む画素画定膜３８０が形成されている。

【0131】

画素画定膜３８０の第１オープニングＯＰ１は、発光素子および／または発光領域に対応する部分であって、セパレータＳＥＰによって区画される第１領域に対応しうる。画素画定膜３８０の第１オープニングＯＰ１を区画する画素画定膜３８０は、セパレータＳＥＰの第１外側部ＳＥＰ１と内側部ＳＥＰｍとに重畳していてもよい。

【0132】

画素画定膜３８０の第１オープニングＯＰ１は、カソードＣａｔｈｏｄｅの一部分を露出させるのであり、画素画定膜３８０の第１オープニングＯＰ１には発光層ＥＭＬが配置されうる。ここで、発光層ＥＭＬはインクジェット方式で形成することができる。

【0133】

画素画定膜３８０の第２オープニングＯＰ２は、セパレータＳＥＰの第１外側部ＳＥＰ１および第２外側部ＳＥＰ２に沿って形成されたオープニングであって、第１外側部ＳＥＰ１および第２外側部ＳＥＰ２のテーパ構造の一側面を露出させることから、後続して形成されるアノードＡｎｏｄｅがセパレータＳＥＰを基準にして分離されうるようにする。ここで、画素画定膜３８０の第２オープニングＯＰ２を区画する画素画定膜３８０は、セパレータＳＥＰの第１外側部ＳＥＰ１および第２外側部ＳＥＰ２と重畳し、外側壁を露出させることができる。

【0134】

画素画定膜３８０の第３オープニングＯＰｃｏｎはアノード連結電極ＣＥ－ａｎとアノードＡｎｏｄｅが連結される部分であって、セパレータＳＥＰによって区画される第２領域に対応できる。画素画定膜３８０の第３オープニングＯＰｃｏｎを区画する画素画定膜３８０は、セパレータＳＥＰの第２外側部ＳＥＰ２と内側部ＳＥＰｍと重畳していてもよい。画素画定膜３８０の第３オープニングＯＰｃｏｎは、アノード連結電極ＣＥ－ａｎの一部分を露出させて後続して形成されるアノードＡｎｏｄｅと電気的に連結できる。

【0135】

平坦化膜１８１、露出されたカソードＣａｔｈｏｄｅ、露出されたアノード連結電極ＣＥ－ａｎ、露出されたセパレータＳＥＰ、および画素画定膜３８０の上には発光層ＥＭＬ、アノードＡｎｏｄｅ、および補助電極ＣＥ－ａｄｄが配置されうる。

【0136】

画素画定膜３８０の第１オープニングＯＰ１の内側には発光層ＥＭＬが位置し、カソードＣａｔｈｏｄｅと発光層ＥＭＬとの間には第２機能層（図示せず）が配置されうる。また、発光層ＥＭＬの上には第１機能層（図示せず）が配置されうる。ここで、第１機能層は正孔注入層および／または正孔伝達層を含むことができ、第２機能層は電子伝達層および／または電子注入層を含むことができる。実施形態によっては、第１機能層および第２機能層は画素画定膜３８０の上部にも配置されうるのであり、露出されたセパレータＳＥＰ（の外側面）を基準にして、その両側が互いに分離されうる。

【0137】

発光層ＥＭＬの上であり、画素画定膜３８０およびオープニングＯＰ１、ＯＰ２、ＯＰｃｏｎの上には、アノードＡｎｏｄｅを含む第２電極層が形成されている。

【0138】

アノードＡｎｏｄｅは露出されたセパレータＳＥＰによって分離されており、アノードＡｎｏｄｅは、画素画定膜３８０およびオープニングＯＰ１、ＯＰｃｏｎにも形成され、一部分は発光層ＥＭＬの上にも位置する。

【0139】

一方、第２電極層は、画素画定膜３８０並びにその第２オープニングＯＰ２（ＯＰ２ａ、ＯＰ２ｂ、ＯＰ２ｃ）、およびセパレータＳＥＰでもって区画された第１領域および第２領域の外側に位置する補助電極ＣＥ－ａｄｄをさらに含むことができる。補助電極ＣＥ－ａｄｄは、第４オープニングＯＰ４によってカソードＣａｔｈｏｄｅと連結されて第２電圧ＥＬＶＳＳが印加されうる。

【0140】

アノードＡｎｏｄｅおよび補助電極ＣＥ－ａｄｄを含む第２電極層は、別途のマスクを用いることなしに成膜（積層）を行いさえすれば、画素画定膜３８０によって覆われていないセパレータＳＥＰの一部分（第１外側部ＳＥＰ１および第２外側部ＳＥＰ２）によって、自動的に途切れて分離された構造が形成される。即ち、露出されたセパレータＳＥＰの逆テーパ構造の側壁によって、セパレータＳＥＰの上側に形成される第２電極層が、別途のエッチング工程なくアノードＡｎｏｄｅおよび補助電極ＣＥ－ａｄｄに分離される。

【0141】

図７を参照すれば、トランジスタの半導体層ＡＣＴ中の第２電極の役割を果たす部分とアノード連結電極ＣＥ－ａｎがゲート絶縁膜１４１、層間絶縁膜１６１、および平坦化膜１８１に位置するオープニングを通じて電気的に連結され、アノード連結電極ＣＥ－ａｎは第３オープニングＯＰｃｏｎを通じてアノードＡｎｏｄｅに電流が伝達される。アノードＡｎｏｄｅａに伝達された電流は発光層ＥＭＬを通過してカソードＣａｔｈｏｄｅに伝達され、発光層ＥＭＬを流れる電流によって発光層ＥＭＬが光を放出するようになって、発光素子は輝度を示す。実施形態によっては、トランジスタの半導体層ＡＣＴとアノードＡｎｏｄｅの間には、アノード連結電極ＣＥ－ａｎを含まないか、追加的な連結電極をさらに含むのでありうる。

【0142】

図７は、一実施形態による断面構造であるので、多様な変形構造も可能である。

【0143】

以下では、図１と異なる回路構造を有する実施形態を、図８を参照して説明する。

【0144】

図８は、他の実施形態による発光表示装置の画素の回路図である。

【0145】

図８では、図１と異なり、入力トランジスタＴ２と初期化トランジスタＴ３と連結されたスキャン信号線が同一の信号線である。即ち、図８の実施形態では、第２スキャン信号ＳＳを伝達する第２スキャン信号線１５１－１を含まず、第１スキャン信号ＳＣを伝達する第１スキャン信号線１５１が、入力トランジスタＴ２のゲート電極および初期化トランジスタＴ３のゲート電極と連結されている。

【0146】

また、図８の実施形態では、駆動トランジスタＴ１がこれと重畳する下部シールディング層ＢＭＬａ、ＢＭＬｂ、ＢＭＬｃをさらに含むことができる。下部シールディング層ＢＭＬａ、ＢＭＬｂ、ＢＭＬｃは、導電物質で形成されており、駆動トランジスタＴ１の一電極と電気的に連結されている。具体的に、図８で、下部シールディング層ＢＭＬａ、ＢＭＬｂ、ＢＭＬｃは駆動トランジスタＴ１の第２電極、発光素子ＥＤａ、ＥＤｂ、ＥＤｃのアノード、維持キャパシタＣｓｔの他端、および初期化トランジスタＴ３の第１電極と連結されている。

【0147】

その他の構造は、図１の回路構造と同一であってもよいので説明を省略する。

【0148】

図８のような回路構造を有する画素は、図９～図１４のような平面構造および断面構造を有することができる。

【0149】

まず、図８のような回路構造を有する画素ＰＸａ、ＰＸｂ、ＰＸｃ中の画素回路部の具体的な平面構造を、図９～図１３を参照して説明すれば、以下の通りである。

【0150】

図９～図１３は、他の実施形態による発光表示装置の表示領域を製造の順序にしたがって示した平面図である。

【0151】

まず、図９を参照して、駆動素子層および発光素子層に位置するカソードＣａｔｈｏｄｅまでの平面構造を説明する。駆動素子層とカソードＣａｔｈｏｄｅとの間には平坦化膜１８１が形成されている。

【0152】

具体的に、下部シールディング層を含む下部シールディング導電層の平面構造を説明すれば以下の通りである。

【0153】

基板１１０の上には、下部シールディング層ＢＭＬａ、ＢＭＬｂ、ＢＭＬｃ、下部維持電極１２５ａ、１２５ｂ、１２５ｃ、データ線１７１ａ、１７１ｂ、１７１ｃ、第１駆動電圧線１７２ｖ、初期化電圧線１７３、および駆動低電圧線１７４を含む下部シールディング導電層が形成されている。

【0154】

下部シールディング層ＢＭＬａ、ＢＭＬｂ、ＢＭＬｃは、島型に形成されており、後続する工程で各駆動トランジスタＴ１のチャンネルを含む半導体層と重畳していてもよい。

【0155】

下部維持電極１２５ａ、１２５ｂ、１２５ｃは、下部シールディング層ＢＭＬａ、ＢＭＬｂ、ＢＭＬｃに隣接して島型に形成されている。下部維持電極１２５ａ、１２５ｂ、１２５ｃは、維持キャパシタＣｓｔの一電極の役割を果たす。

【0156】

データ線１７１ａ、１７１ｂ、１７１ｃは、第２方向ＤＲ２に延長されており、画素ＰＸａ、ＰＸｂ、ＰＸｃとそれぞれ連結されて各データ電圧ＤＶａ、ＤＶｂ、ＤＶｃを各画素ＰＸａ、ＰＸｂ、ＰＸｃに伝達する。

【0157】

第１駆動電圧線１７２ｖ、初期化電圧線１７３、および駆動低電圧線１７４はそれぞれ第２方向ＤＲ２に延長されており、それぞれ駆動電圧ＥＬＶＤＤ、初期化電圧ＶＩＮＴ、および駆動低電圧ＥＬＶＳＳを伝達する。

【0158】

下部シールディング導電層は、バッファー層１１１によって覆われている。

【0159】

バッファー層１１１の上には、シリコン半導体（例えば、多結晶半導体（Ｐ－Ｓｉ））や酸化物半導体から形成された半導体層が位置する。半導体層は、駆動トランジスタＴ１の半導体１３１ａ、１３１ｂ、１３１ｃ（以下、第１半導体とも言う）、入力トランジスタＴ２の半導体１３２ａ、１３２ｂ、１３２ｃ（以下、第２半導体とも言う）、および初期化トランジスタＴ３の半導体１３３ａ、１３３ｂ、１３３ｃ（以下、第３半導体とも言う）を含む。第１半導体１３１ａ、１３１ｂ、１３１ｃは、下部維持電極１２５ａ、１２５ｂ、１２５ｃと重畳する一部分（以下、上部維持電極ともいう）を含む。

【0160】

半導体層はゲート絶縁膜１４１で覆われている。

【0161】

ゲート絶縁膜１４１には、オープニングＯＰ０１が形成されて、下方に位置する下部シールディング導電層および半導体層中の一部分を露出させる。

【0162】

第１半導体１３１ａ、１３１ｂ、１３１ｃの一端はオープニングＯＰ０１を通じて第１駆動電圧線１７２ｖと連結され、他端はオープニングＯＰ０１を通じて下部シールディング層ＢＭＬａ、ＢＭＬｂ、ＢＭＬｃと連結される。

【0163】

第２半導体１３２ａ、１３２ｂ、１３２ｃの一端はオープニングＯＰ０１を通じてデータ線１７１ａ、１７１ｂ、１７１ｃと連結され、他端はオープニングＯＰ０１を通じて下部維持電極１２５ａ、１２５ｂ、１２５ｃと連結される。

【0164】

第３半導体１３３ａ、１３３ｂ、１３３ｃの一端はオープニングＯＰ０１を通じて初期化電圧線１７３と連結され、他端はオープニングＯＰ０１を通じて下部シールディング層ＢＭＬａ、ＢＭＬｂ、ＢＭＬｃと連結される。

【0165】

第１駆動電圧線１７２ｖ、初期化電圧線１７３、および駆動低電圧線１７４と重畳する複数のオープニングＯＰ０１をさらに含むことができる。

【0166】

ゲート絶縁膜１４１の上には、第１ゲート導電層が形成されている。

【0167】

第１ゲート導電層は、第１スキャン信号線１５１、追加駆動低電圧線１７４ｈ、駆動トランジスタＴ１の第１ゲート電極ＧＥ１ａ、ＧＥ１ｂ、ＧＥ１ｃ、連結部材ＣＥ２ａ、ＣＥ２ｂ、ＣＥ２ｃ、ＣＥ１３ａ、ＣＥ１３ｂ、ＣＥ１３ｃ、ＣＥ３、ＣＥ３ｃ、ＣＥ－ｄｄ１、ＣＥ－ｄｄ２、および補助電極ＣＥ－ｉｎｔ１、ＣＥ－ｉｎｔ２、ＣＥ－ｃａｔを含む。

【0168】

第１スキャン信号線１５１は第１方向ＤＲ１に延長されており、第２方向ＤＲ２に突出している第２ゲート電極ＧＥ２、および第３ゲート電極ＧＥ３をさらに含むことができる。第２ゲート電極ＧＥ２は第２方向ＤＲ２に延長されて第２半導体１３２ａ、１３２ｂ、１３２ｃのそれぞれの一部分と重畳し、第３ゲート電極ＧＥ３も第２方向ＤＲ２に延長されて第３半導体１３３ａ、１３３ｂ、１３３ｃのそれぞれの一部分と重畳する。

【0169】

追加駆動低電圧線１７４ｈは、第１方向ＤＲ１に延長されており、駆動低電圧線１７４とオープニングＯＰ０１を通じて電気的に連結されて駆動低電圧ＥＬＶＳＳを伝達する。

【0170】

駆動トランジスタＴ１の第１ゲート電極ＧＥ１ａ、ＧＥ１ｂ、ＧＥ１ｃの一端は、オープニングＯＰ０１を通じて第２半導体１３２ａ、１３２ｂ、１３２ｃの一端および下部維持電極１２５ａ、１２５ｂ、１２５ｃと連結されている。駆動トランジスタＴ１の第１ゲート電極ＧＥ１ａ、ＧＥ１ｂ、ＧＥ１ｃの他端は、第１方向ＤＲ１に延長されて第２方向ＤＲ２に折り曲げられて延長されており、第２方向ＤＲ２に延長された部分は、下部シールディング層ＢＭＬａ、ＢＭＬｂ、ＢＭＬｃおよび第１半導体１３１ａ、１３１ｂ、１３１ｃの一部分と重畳する。

【0171】

連結部材ＣＥ２ａ、ＣＥ２ｂ、ＣＥ２ｃは、第２半導体１３２ａ、１３２ｂ、１３２ｃの一端を、オープニングＯＰ０１を通じてデータ線１７１ａ、１７１ｂ、１７１ｃと連結させる。

【0172】

連結部材ＣＥ１３ａ、ＣＥ１３ｂ、ＣＥ１３ｃは、第１半導体１３１ａ、１３１ｂ、１３１ｃの一端と第３半導体１３３ａ、１３３ｂ、１３３ｃの一端を、オープニングＯＰ０１を通じて下部シールディング層ＢＭＬａ、ＢＭＬｂ、ＢＭＬｃと連結させる。

【0173】

連結部材ＣＥ３、ＣＥ３ｃは、第３半導体１３３ａ、１３３ｂ、１３３ｃの一端を、オープニングＯＰ０１を通じて初期化電圧線１７３と連結させる。

【0174】

連結部材ＣＥ－ｄｄ１、ＣＥ－ｄｄ２は、第１半導体１３１ａ、１３１ｂ、１３１ｃの一端と第１駆動電圧線１７２ｖを、オープニングＯＰ０１を通じて連結させる。

【0175】

補助電極ＣＥ－ｉｎｔ１、ＣＥ－ｉｎｔ２は複数のオープニングＯＰ０１を通じて初期化電圧線１７３と連結されており、補助電極ＣＥ－ｃａｔは複数のオープニングＯＰ０１を通じて駆動低電圧線１７４と連結されている。

【0176】

第１ゲート導電層は、層間絶縁膜１６１および平坦化膜１８１によって覆われている。

【0177】

層間絶縁膜１６１および平坦化膜１８１にオープニングＯＰ０２が形成されている。

【0178】

オープニングＯＰ０２は第３半導体１３３ａ、１３３ｂ、１３３ｃの一部分を露出させ、また他のオープニングＯＰ０２は補助電極ＣＥ－ｃａｔの一部分を露出させる。

【0179】

図９および図１２を参照すれば、平坦化膜１８１の上には、オープニングＯＰｔ１ａ、ＯＰｔ１ｂ、ＯＰｔ１ｃ、ＯＰ－ｃａｔを含むカソードＣａｔｈｏｄｅが形成されている。カソードＣａｔｈｏｄｅは、層間絶縁膜１６１および平坦化膜１８１に位置するオープニングＯＰ０２によって補助電極ＣＥ－ｃａｔおよび駆動低電圧線１７４と電気的に連結されている。ここで、オープニングＯＰ－ｃａｔは、第１オープニングまたはコンタクト用オープニングとも言うのであり、オープニングＯＰｔ１ａは、第２オープニングまたは駆動ゲート電極重畳オープニングとも言う。一方、オープニングＯＰｔ１ｂ、ＯＰｔ１ｃは、第１オープニングおよび第２オープニングを全て含むオープニングであって、それぞれ二つのオープニングに対応する領域に区分されうる。

【0180】

オープニングＯＰｔ１ａ、ＯＰｔ１ｂ、ＯＰｔ１ｃは、駆動トランジスタＴ１の第１ゲート電極ＧＥ１ａ、ＧＥ１ｂ、ＧＥ１ｃと重畳する。オープニングＯＰｔ１ａ、ＯＰｔ１ｂ、ＯＰｔ１ｃはカソードＣａｔｈｏｄｅと駆動トランジスタＴ１の第１ゲート電極ＧＥ１ａ、ＧＥ１ｂ、ＧＥ１ｃが平面上にて重畳しないようにするためのものであって、駆動トランジスタＴ１の第１ゲート電極ＧＥ１ａ、ＧＥ１ｂ、ＧＥ１ｃが、カソードＣａｔｈｏｄｅとの間で寄生キャパシタンスが発生しないようにする。

【0181】

オープニングＯＰｔ１ｂ、ＯＰｔ１ｃは、それぞれ、層間絶縁膜１６１および平坦化膜１８１に位置し、第１半導体１３１ｂ、１３１ｃの一部分を露出させるオープニングＯＰ０２（以下、画素回路部オープニングとも言う）とも重畳する。一方、オープニングＯＰｔ１ａは、画素回路部オープニングＯＰ０２と重畳しないのであり、残りの画素回路部オープニングＯＰ０２は、カソードＣａｔｈｏｄｅに位置するオープニングＯＰ－ｃａｔと重畳する。オープニングＯＰ－ｃａｔと重畳する画素回路部オープニングＯＰ０２は層間絶縁膜１６１および平坦化膜１８１に位置し、第３半導体１３３ａの一部分を露出させるオープニングＯＰ０２であってもよい。画素回路部オープニングＯＰ０２は発光層の上に位置するアノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃと重畳して下部に位置する画素回路部ＰＣａ、ＰＣｂ、ＰＣｃがアノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃに電流を伝達することができるようにする。

【0182】

一方、実施形態によっては、図７のようにカソードＣａｔｈｏｄｅと同一の物質で形成されるアノード連結電極ＣＥ－ａｎをさらに含むことができる。アノード連結電極ＣＥ－ａｎは、カソードＣａｔｈｏｄｅに形成されるオープニングＯＰｔ１ｂ、ＯＰｔ１ｃおよび画素回路部オープニングＯＰ０２の内側に配置されうる。

【0183】

図１０および図１２を参照すれば、カソードＣａｔｈｏｄｅの上には、セパレータＳＥＰが形成されている。

【0184】

セパレータＳＥＰはセパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃに区分され、各セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃは外側部ＳＥＰａ１、ＳＥＰｂ１、ＳＥＰｃ１、ＳＥＰａ２、ＳＥＰｂ２、ＳＥＰｃ２、内側部ＳＥＰａｍ、ＳＥＰｂｍ、ＳＥＰｃｍ、および追加部ＳＥＰｏ(ＳＥＰａ３、ＳＥＰｂ３、ＳＥＰｃ３)を含むことができる。セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃは、逆テーパ構造の側壁を有する構造で形成されうる。セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃは、それぞれ平面上閉曲線を成し、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃを基準にしてアノードが分離されうる。セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃのそれぞれは、互いに一定の距離をおいて分離されて配置されうるが、実施形態によっては、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃ中の少なくとも一部を互いに共有する構造で形成されてもよい。セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃのそれぞれは、外側部ＳＥＰａ１、ＳＥＰｂ１、ＳＥＰｃ１、ＳＥＰａ２、ＳＥＰｂ２、ＳＥＰｃ２が区画する領域を、二つの部分に分離させるように横切る内側部ＳＥＰａｍ、ＳＥＰｂｍ、ＳＥＰｃｍをさらに含むことができる。内側部ＳＥＰａｍ、ＳＥＰｂｍ、ＳＥＰｃｍは、外側部ＳＥＰａ１、ＳＥＰｂ１、ＳＥＰｃ１、ＳＥＰａ２、ＳＥＰｂ２、ＳＥＰｃ２によって区画される領域を、発光層ＥＭＬａ、ＥＭＬｂ、ＥＭＬｃが位置して発光領域に対応しうる第１領域（以下、発光領域とも言う）と、上部のアノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃと画素回路部ＰＣａ、ＰＣｂ、ＰＣｃとを連結するための画素画定膜３８０のオープニングＯＰｃｏｎに対応する第２領域（以下、コンタクト領域とも言う）とに区分させる。ここで、第１領域は、画素画定膜３８０のオープニングＯＰ１ａ、ＯＰ１ｂ、ＯＰ１ｃに対応しうる。ここで、外側部ＳＥＰａ１、ＳＥＰｂ１、ＳＥＰｃ１、ＳＥＰａ２、ＳＥＰｂ２、ＳＥＰｃ２は、第１領域の第１外側部ＳＥＰａ１、ＳＥＰｂ１、ＳＥＰｃ１と第２領域の第２外側部ＳＥＰａ２、ＳＥＰｂ２、ＳＥＰｃ２に区分されうる。

【0185】

また、外側部ＳＥＰａ１、ＳＥＰｂ１、ＳＥＰｃ１、ＳＥＰａ２、ＳＥＰｂ２、ＳＥＰｃ２によって区画される領域の外側には、追加部ＳＥＰａ３、ＳＥＰｂ３、ＳＥＰｃ３によって区画される追加領域（以下、第３領域とも言う）が位置し、追加領域は、カソードＣａｔｈｏｄｅに位置するオープニングＯＰｔ１ａ、ＯＰｔ１ｂ、ＯＰｔ１ｃ、ＯＰ－ｃａｔに対応しうる。より具体的に、追加部ＳＥＰａ３、ＳＥＰｂ３、ＳＥＰｃ３によって区画される追加領域は、オープニングＯＰｔ１ａ、ＯＰｔ１ｂ、ＯＰｔ１ｃ中における駆動トランジスタＴ１の第１ゲート電極ＧＥ１ａ、ＧＥ１ｂ、ＧＥ１ｃと重畳する部分と重畳していてもよい。その結果、駆動トランジスタＴ１の第１ゲート電極ＧＥ１ａ、ＧＥ１ｂ、ＧＥ１ｃがアノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃとも平面上にて重畳しないようにして寄生キャパシタンスを減少させることができる。

【0186】

図１２を参照すれば、カソードＣａｔｈｏｄｅに位置するオープニングＯＰｔ１ｂ、ＯＰｔ１ｃの周縁は、平面上にて、セパレータＳＥＰｂ１、ＳＥＰｂ２、ＳＥＰｂ３、ＳＥＰｃ１、ＳＥＰｃ２、ＳＥＰｃ３と重畳するのであり、セパレータＳＥＰｂ１、ＳＥＰｂ２、ＳＥＰｃ１、ＳＥＰｃ２によって、平面上にて追加領域に対応するオープニングＯＰｔ１ｂ－１、ＯＰｔ１ｃ－１と第２領域に対応するオープニングＯＰｔ１ｂ－２、ＯＰｔ１ｃ－２に区分できる。カソードＣａｔｈｏｄｅに位置するオープニングＯＰｔ１ａの縁は、平面上セパレータＳＥＰｂ１、ＳＥＰｂ２、ＳＥＰａ３と重畳する構造を有することができる。

【0187】

図１１および図１２を参照すれば、カソードＣａｔｈｏｄｅおよびセパレータＳＥＰの上には、オープニングＯＰ１ａ、ＯＰ１ｂ、ＯＰ１ｃ、ＯＰ２、ＯＰｃｏｎを含む画素画定膜３８０が形成されている。

【0188】

具体的に、画素画定膜３８０は、第１オープニングＯＰ１ａ、ＯＰ１ｂ、ＯＰ１ｃ（以下、発光領域オープニングとも言う）、第２オープニングＯＰ２（セパレータ露出用オープニングとも言う）、および第３オープニングＯＰｃｏｎ（アノード連結用オープニングとも言う）を含む。

【0189】

第１オープニングＯＰ１ａ、ＯＰ１ｂ、ＯＰ１ｃは、発光層ＥＭＬａ、ＥＭＬｂ、ＥＭＬｃに対応するオープニングであって、発光素子または発光領域に対応するオープニングである。第１オープニングＯＰ１ａ、ＯＰ１ｂ、ＯＰ１ｃは色別に異なる大きさを有しうるのであり、四角形や多角形、円形または楕円形の平面形状を有するか、角が面取りされた平面形状を有することもありうる。

【0190】

第２オープニングＯＰ２は閉曲線を成し、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃの少なくとも一部分と重畳してセパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃの少なくとも一部分を露出させるオープニングであって、図１１および図１２の実施形態ではセパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃの全体に対して一体に連結されたオープニングが形成されている。第２オープニングＯＰ２によって、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃの逆テーパ構造を有する外側部ＳＥＰａ１、ＳＥＰｂ１、ＳＥＰｃ１、ＳＥＰａ２、ＳＥＰｂ２、ＳＥＰｃ２、および追加部ＳＥＰａ３、ＳＥＰｂ３、ＳＥＰｃ３の少なくとも一側辺が露出されているのであり、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃの露出された一側辺でもって、上側に位置する導電層が途切れて分離されるようにすることができる。図１１および図１２の実施形態であると、外側部ＳＥＰａ１、ＳＥＰｂ１、ＳＥＰｃ１、ＳＥＰａ２、ＳＥＰｂ２、ＳＥＰｃ２は、第２オープニングＯＰ２によって一側辺のみが露出され、追加部ＳＥＰａ３、ＳＥＰｂ３、ＳＥＰｃ３は、第２オープニングＯＰ２によって両側辺が全て露出される。一方、第２オープニングＯＰ２は、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃ中の内側部ＳＥＰａｍ、ＳＥＰｂｍ、ＳＥＰｃｍとは重畳しない。即ち、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃの内側部ＳＥＰａｍ、ＳＥＰｂｍ、ＳＥＰｃｍは、両側辺も含めて画素画定膜３８０で覆われている。

【0191】

第２オープニングＯＰ２は、外側部ＳＥＰａ１、ＳＥＰｂ１、ＳＥＰｃ１、ＳＥＰａ２、ＳＥＰｂ２、ＳＥＰｃ２の外側面と重畳しているのであって、外側部ＳＥＰａ１、ＳＥＰｂ１、ＳＥＰｃ１、ＳＥＰａ２、ＳＥＰｂ２、ＳＥＰｃ２の外側面が、第２オープニングＯＰ２ａ、ＯＰ２ｂ、ＯＰ２ｃによって露出されている。

【0192】

このような画素画定膜３８０の第２オープニングＯＰ２とセパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃの重畳構造によれば、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃおよび画素画定膜３８０の上側に位置するアノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃは、外側部ＳＥＰａ１、ＳＥＰｂ１、ＳＥＰｃ１、ＳＥＰａ２、ＳＥＰｂ２、ＳＥＰｃ２の外側面を基準にして、その外側にある他の部分の導電層(補助電極ＣＥ－ａｄｄ)と分離されている。また、上側に位置するアノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃの導電層は、画素画定膜３８０によって覆われているセパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃの内側部ＳＥＰａｍ、ＳＥＰｂｍ、ＳＥＰｃｍによって分離されることがなく、外側部ＳＥＰａ１、ＳＥＰｂ１、ＳＥＰｃ１、ＳＥＰａ２、ＳＥＰｂ２、ＳＥＰｃ２の内側面によってによっても分離されない。すなわち、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃの内側部ＳＥＰａｍ、ＳＥＰｂｍ、ＳＥＰｃｍが、画素画定膜３８０で覆われているので、この上側に位置するアノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃが、いずれも、第１領域と第２領域とに分離されずに、一体に形成されている。一方、第２オープニングＯＰ２によって両速面が全て露出されている追加部ＳＥＰａ３、ＳＥＰｂ３、ＳＥＰｃ３によるならば、両側面の全てを基準にして（これら両側面にて）、上側の導電層が途切れて分離される構造を有することができる。

【0193】

一方、第３オープニングＯＰｃｏｎは、アノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃと画素回路部ＰＣａ、ＰＣｂ、ＰＣｃとを連結するためのオープニングＯＰｃｏｎであって、画素画定膜３８０およびその下方に位置する絶縁膜に位置するオープニングを含むことができる。図９を参照すれば、カソードＣａｔｈｏｄｅに位置するオープニングＯＰ－ｃａｔおよびオープニングＯＰｔ１ｂ、ＯＰｔ１ｃの内側にあって、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃは、第２領域内で、画素画定膜３８０のオープニングＯＰｃｏｎを通じてアノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃと連結されうるようにする。

【0194】

一方、図１１および図１２では示されていないが、図３の実施形態のように補助電極ＣＥ－ａｄｄとカソードＣａｔｈｏｄｅを連結させる第４オープニングＯＰ４がさらに追加されて、カソードＣａｔｈｏｄｅに印加される駆動低電圧ＥＬＶＳＳがアノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃと同一の物質で形成された補助電極ＣＥ－ａｄｄにも伝達されるようにすることもできる。

【0195】

図１２および図１３を参照すれば、セパレータＳＥＰおよび画素画定膜３８０の上には、アノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃを含むアノード導電層（または第２導電層とも言う）が形成されている。

【0196】

図１２は、図９～図１１と異なり、全体的な構造を示さず、カソードＣａｔｈｏｄｅ、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃ、画素画定膜３８０、およびアノード導電層のみを示している。図１２は、カソードＣａｔｈｏｄｅ、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃ、画素画定膜３８０、およびアノード導電層の構造をより明確に確認することができるようにするために先行する各層の構造は省略した。一方、図１３は、図１２の一部分を拡大して示した図である。

【0197】

図１１のような構造の上にアノード導電層用物質を積層すれば、画素画定膜３８０のオープニングＯＰ２によって露出されているセパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃの逆テーパ構造の側壁によって自動的に分離されたアノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃが形成できる。

【0198】

具体的に、図１２および図１３で、画素画定膜３８０のオープニングＯＰ２と重畳する外側部ＳＥＰａ１、ＳＥＰｂ１、ＳＥＰｃ１、ＳＥＰａ２、ＳＥＰｂ２、ＳＥＰｃ２によって各アノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃが形成される。各アノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃは、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃによって区画されるような第１領域と第２領域とに分離されずに一体に形成されており、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃ中の内側部ＳＥＰａｍ、ＳＥＰｂｍ、ＳＥＰｃｍとは重畳する構造を有する。内側部ＳＥＰａｍ、ＳＥＰｂｍ、ＳＥＰｃｍは、画素画定膜３８０によって覆われていることから、上側に位置するアノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃに途切れや分離が生じない。

【0199】

アノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃの周縁は、平面上にて、画素画定膜３８０の第２オープニングＯＰ２によって露出されている外側部ＳＥＰａ１、ＳＥＰｂ１、ＳＥＰｃ１、ＳＥＰａ２、ＳＥＰｂ２、ＳＥＰｃ２と一致していてもよい。

【0200】

一方、第２領域に位置する各アノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃは、画素画定膜３８０に位置する第３オープニングＯＰｃｏｎおよびカソードＣａｔｈｏｄｅに位置するオープニングＯＰ－ｃａｔおよびオープニングＯＰｔ１ｂ、ＯＰｔ１ｃを通じて、その下方に位置する画素回路部ＰＣａ、ＰＣｂ、ＰＣｃと電気的に連結されている。その結果、画素回路部ＰＣａ、ＰＣｂ、ＰＣｃからの電流の伝達を受けることができる。

【0201】

一方、アノード導電層は、追加電極ＡＦＥおよび補助電極ＣＥ－ａｄｄをさらに含むことができる。

【0202】

追加電極ＡＦＥは、画素画定膜３８０のオープニングＯＰ２によって露出されているセパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃの追加部ＳＥＰａ３、ＳＥＰｂ３、ＳＥＰｃ３および外側部ＳＥＰｂ１、ＳＥＰｃ１、ＳＥＰｂ２、ＳＥＰｃ２によって分離された電極であって、追加部ＳＥＰａ３、ＳＥＰｂ３、ＳＥＰｃ３などの逆テーパ構造の側壁によって自動的に分離されうる。追加電極ＡＦＥは別途の電圧の伝達を受けずにフローティングされていてもよく、実施形態によっては一定の電圧の伝達を受けることもできる。

【0203】

追加電極ＡＦＥは、追加部ＳＥＰａ３、ＳＥＰｂ３、ＳＥＰｃ３および外側部ＳＥＰｂ１、ＳＥＰｃ１、ＳＥＰｂ２、ＳＥＰｃ２によって囲まれるように区画された追加領域に対応して形成されるのであって、カソードＣａｔｈｏｄｅに位置するオープニングＯＰｔ１ａ、ＯＰｔ１ｂ、ＯＰｔ１ｃ、ＯＰ－ｃａｔ中の駆動トランジスタＴ１の第１ゲート電極ＧＥ１ａ、ＧＥ１ｂ、ＧＥ１ｃと重畳する部分と重畳していてもよい。追加領域は、駆動トランジスタＴ１の第１ゲート電極ＧＥ１ａ、ＧＥ１ｂ、ＧＥ１ｃが、カソードＣａｔｈｏｄｅおよびアノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃと平面上にて重畳しないようにすることで寄生キャパシタンスを減少させることができる。追加電極ＡＦＥが、駆動トランジスタＴ１の第１ゲート電極ＧＥ１ａ、ＧＥ１ｂ、ＧＥ１ｃと平面上にて重畳するのであるが、画素画定膜３８０が中間に位置することから相対的に距離が遠く、アノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃと異なり、電流が印加されないことから駆動トランジスタＴ１の第１ゲート電極ＧＥ１ａ、ＧＥ１ｂ、ＧＥ１ｃに影響を与えないという長所もある。

【0204】

追加電極ＡＦＥは、アノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃと同一の物質で形成されうるのであり、追加電極ＡＦＥの周縁中の一部は、画素画定膜３８０の第２オープニングＯＰ２によって露出されている追加部ＳＥＰａ３、ＳＥＰｂ３、ＳＥＰｃ３と平面上一致していてもよく、追加電極ＡＦＥの残りの周縁は、画素画定膜３８０の第２オープニングＯＰ２によって露出されている外側部ＳＥＰｂ１、ＳＥＰｃ１、ＳＥＰｂ２、ＳＥＰｃ２中の一部と平面上一致していてもよい。

【0205】

補助電極ＣＥ－ａｄｄは、画素画定膜３８０のオープニングＯＰ２およびセパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃによって分離されたアノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃおよび追加電極ＡＦＥの以外の部分で一体に連結された構造を有することができる。実施形態によって補助電極ＣＥ－ａｄｄは別途の電圧の伝達を受けなくてフローティングされていてもよく、実施形態によっては一定の電圧の伝達を受けることもできる。図３の実施形態のように、画素画定膜３８０が第４オープニングＯＰ４を有する場合、補助電極ＣＥ－ａｄｄにはカソードＣａｔｈｏｄｅに印加される駆動低電圧ＥＬＶＳＳが印加できる。

【0206】

図１２および図１３を参照すれば、セパレータＳＥＰａ、ＳＥＰｂ、ＳＥＰｃのうちの第２セパレータＳＥＰｂの外側部ＳＥＰｂ１、ＳＥＰｂ２には二つの追加部ＳＥＰａ３、ＳＥＰｂ３が連結されており、第１セパレータＳＥＰａの外側部ＳＥＰａ１、ＳＥＰａ２には追加部が連結されておらず、第３セパレータＳＥＰｃの外側部ＳＥＰｃ１、ＳＥＰｃ２には一つの追加部ＳＥＰｃ３が連結された構造を有する。実施形態によっては、セパレータの外側部は、追加部と連結されないか、一つ以上の追加部と連結されうる。

【0207】

また、第１セパレータＳＥＰａ、第２セパレータＳＥＰｂ、および第３セパレータＳＥＰｃは互いに分離されており、分離された部分は、画素画定膜３８０の第２オープニングＯＰ２と重畳することで第２導電層（むアノード導電層）が途切れて分離されるように構成されている。その結果、隣接するアノードＡｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃが電気的に分離されうる。

【0208】

以下では、図１４を参照して発光表示装置の断面構造を説明する。

【0209】

図１４は、図９～図１３の実施形態による発光表示装置の断面図である。

【0210】

図９では、カソードＣａｔｈｏｄｅのオープニングＯＰｔ１ｂ、ＯＰｔ１ｃおよび画素回路部オープニングＯＰ０２の内側には別途のアノード連結電極ＣＥ－ａｎが形成されていないが、図１４の実施形態ではアノード連結電極ＣＥ－ａｎが形成されている実施形態を中心にして説明する。しかし、実施形態によっては、図９のように、アノード連結電極ＣＥ－ａｎなくアノードが画素回路部ＰＣａ、ＰＣｂ、ＰＣｃのトランジスタと電気的に連結できる。

【0211】

図１４の構造は、図７の構造と比較するとき、平坦化膜１８１およびその以下に位置する駆動素子層の構造には差がないことから、その説明を省略する。

【0212】

図１４の実施形態による駆動素子層の上に位置する発光素子層の構造を説明すれば、以下の通りである。

【0213】

平坦化膜１８１の上には、カソードＣａｔｈｏｄｅとアノード連結電極ＣＥ－ａｎを含む第１電極層が形成されている。アノード連結電極ＣＥ－ａｎは、カソードＣａｔｈｏｄｅのオープニングＯＰ－ｃａｔの内側に位置してカソードＣａｔｈｏｄｅと電気的に分離されている。カソードＣａｔｈｏｄｅの一部分は画素画定膜３８０の第１オープニングＯＰ１内に位置する発光層ＥＭＬと重畳して、発光領域と重畳し、発光素子を構成することができる。アノード連結電極ＣＥ－ａｎは、後続する工程でアノードＡｎｏｄｅと電気的に連結される。

【0214】

平坦化膜１８１の上にはセパレータＳＥＰが位置し、セパレータＳＥＰ中の少なくとも一部は第１電極層の一部分と重畳していてもよい。

【0215】

セパレータＳＥＰは、逆テーパ構造の側壁を有しており、カソードＣａｔｈｏｄｅの外側に位置する第１領域の第１外側部ＳＥＰ１と、アノード連結電極ＣＥ－ａｎの外側に位置する第２領域の第２外側部ＳＥＰ２と、カソードＣａｔｈｏｄｅとアノード連結電極ＣＥ－ａｎの間に位置する内側部ＳＥＰｍと、追加部ＳＥＰ３とに区分されうる。第１領域の第１外側部ＳＥＰ１および第２領域の第２外側部ＳＥＰ２によって、アノードＡｎｏｄｅが分離されており、内側部ＳＥＰｍはアノードＡｎｏｄｅと重畳することからアノードＡｎｏｄｅを分離させない。第１領域は第１外側部ＳＥＰ１と内側部ＳＥＰｍの間の領域であり、第２領域は第２外側部ＳＥＰ２と内側部ＳＥＰｍとの間の領域であってもよい。追加部ＳＥＰ３と外側部ＳＥＰ１、ＳＥＰ２との間には、追加領域が配置されうる。

【0216】

平坦化膜１８１、第１電極層、およびセパレータＳＥＰの上には、オープニングＯＰ１、ＯＰ２、ＯＰｃｏｎを含む画素画定膜３８０が形成されている。

【0217】

画素画定膜３８０の第１オープニングＯＰ１は、発光素子および／または発光領域に対応する部分であって、セパレータＳＥＰによって区画される第１領域に対応しうる。画素画定膜３８０の第１オープニングＯＰ１を区画する画素画定膜３８０は、セパレータＳＥＰの第１外側部ＳＥＰ１と内側部ＳＥＰｍと重畳していてもよい。

【0218】

画素画定膜３８０の第１オープニングＯＰ１はカソードＣａｔｈｏｄｅの一部分を露出させるのであって、画素画定膜３８０の第１オープニングＯＰ１には発光層ＥＭＬが配置されうる。ここで、発光層ＥＭＬはインクジェット方式で形成されうる。

【0219】

画素画定膜３８０の第２オープニングＯＰ２は、セパレータＳＥＰの外側部ＳＥＰ１、ＳＥＰ２および追加部ＳＥＰ３に沿って形成されたオープニングであって、第１外側部ＳＥＰ１および第２外側部ＳＥＰ２のテーパを有する一側面を露出させて後続して形成されるアノードＡｎｏｄｅがセパレータＳＥＰを基準にして分離できるようにする。一方、追加部ＳＥＰ３を基準にして後続して形成される第２導電層が分離できる。ここで、画素画定膜３８０の第２オープニングＯＰ２を区画する画素画定膜３８０はセパレータＳＥＰの第１外側部ＳＥＰ１および第２外側部ＳＥＰ２と重畳し、外側壁を露出させることができる。追加部ＳＥＰ３は、両側壁が全て画素画定膜３８０の第２オープニングＯＰ２によって露出される。

【0220】

画素画定膜３８０の第３オープニングＯＰｃｏｎはアノード連結電極ＣＥ－ａｎとアノードＡｎｏｄｅが連結される部分であって、セパレータＳＥＰによって区画される第２領域に対応できる。画素画定膜３８０の第３オープニングＯＰｃｏｎを区画する画素画定膜３８０は、セパレータＳＥＰの第２外側部ＳＥＰ２と内側部ＳＥＰｍと重畳していてもよい。画素画定膜３８０の第３オープニングＯＰｃｏｎは、アノード連結電極ＣＥ－ａｎの一部分を露出させて後続して形成されるアノードＡｎｏｄｅと電気的に連結できる。

【0221】

平坦化膜１８１、露出されたカソードＣａｔｈｏｄｅ、露出されたアノード連結電極ＣＥ－ａｎ、露出されたセパレータＳＥＰ、および画素画定膜３８０の上には、発光層ＥＭＬ、アノードＡｎｏｄｅ、追加電極ＡＦＥ、および補助電極ＣＥ－ａｄｄが配置できる。

【0222】

画素画定膜３８０の第１オープニングＯＰ１の内側には発光層ＥＭＬが位置するのであり、カソードＣａｔｈｏｄｅと発光層ＥＭＬとの間には第２機能層（図示せず）が配置されうる。また、発光層ＥＭＬの上には第１機能層（図示せず）が配置されうる。ここで、第１機能層は正孔注入層および／または正孔伝達層を含むことができ、第２機能層は電子伝達層および／または電子注入層を含むことができる。実施形態によっては、第１機能層および第２機能層は画素画定膜３８０の上部にも配置されうるのであり、露出されたセパレータＳＥＰを基準にして両側が互いに分離されうる。

【0223】

発光層ＥＭＬの上であって、画素画定膜３８０およびオープニングＯＰ１、ＯＰ２、ＯＰｃｏｎの上には、アノードＡｎｏｄｅを含む第２電極層が形成されている。

【0224】

アノードＡｎｏｄｅは露出されたセパレータＳＥＰによって分離されており、アノードＡｎｏｄｅは、画素画定膜３８０およびオープニングＯＰ１、ＯＰｃｏｎにも形成され、一部分は発光層ＥＭＬの上にも位置する。

【0225】

一方、第２電極層は、画素画定膜３８０で覆われていない追加部ＳＥＰ３の上側の面に位置する追加電極ＡＦＥをさらに含むことができる。また、第２電極層は、アノードＡｎｏｄｅおよび追加電極ＡＦＥの外側に位置する補助電極ＣＥ－ａｄｄをさらに含むことができる。補助電極Ｃａｔｈｏｄｅ－ａｄｄは、カソードＣａｔｈｏｄｅと連結されて第２電圧ＥＬＶＳＳが印加されうる。

【0226】

アノードＡｎｏｄｅ、追加電極ＡＦＥ、および補助電極ＣＥ－ａｄｄを含む第２電極層は、別途のマスクを用いることなしに成膜・積層しさえすれば、画素画定膜３８０によって覆われていないセパレータＳＥＰの一部分によって、自動的に途切れて分離された構造が形成される。即ち、露出されたセパレータＳＥＰの逆テーパ構造の側壁によって、セパレータＳＥＰの上側に形成される第２電極層が別途のエッチング工程なくアノードＡｎｏｄｅおよび補助電極ＣＥ－ａｄｄに分離される。

【0227】

図１４を参照すれば、トランジスタの半導体層ＡＣＴ中の第２電極の役割を果たす部分と、アノード連結電極ＣＥ－ａｎとが、ゲート絶縁膜１４１、層間絶縁膜１６１、および平坦化膜１８１に位置するオープニングを通じて、電気的に連結されるのであって、アノード連結電極ＣＥ－ａｎは、第３オープニングＯＰｃｏｎを通じてアノードＡｎｏｄｅへと電流が伝達されるようにする。アノードＡｎｏｄｅａに伝達された電流は、発光層ＥＭＬを通過してカソードＣａｔｈｏｄｅに伝達され、発光層ＥＭＬを流れる電流に応じて発光層ＥＭＬが光を放出するようになることから、発光素子は輝度を示す。実施形態によっては、トランジスタの半導体層ＡＣＴとアノードＡｎｏｄｅとの間には、アノード連結電極ＣＥ－ａｎを含まないか、追加的な連結電極をさらに含むのでありうる。

【0228】

図１４は一実施形態による断面構造であるので、多様な変形構造も可能である。

【0229】

以上ではカソードが下部に位置し、アノードが上部に位置することと示したが、実施形態によっては、カソードが上部に位置し、アノードが下部に配置されうるのであり、このとき、カソードが画素画定膜上のオープニングを通じて下部のトランジスタと連結される構造を有することができる。よって、アノードとカソードの区分の代わりに第１電極と第２電極という表現を使用することができる。

【0230】

以上で本発明の実施形態について詳細に説明したが、本発明の権利範囲はこれに限定されるのではなく、次の特許請求の範囲で画定している本発明の基本概念を用いた当業者の様々な変形および改良形態も、本発明の権利範囲に属するのである。

【0231】

好ましい位置実施形態によると、下記のとおりである。

【0232】

本件の背景及び課題は下記(i)～(vii)のとおりである。

【0233】

(i) 有機発光表示装置(OLED)を製造するにあたり、平坦化膜などの厚い絶縁膜上に、OLED素子の下側電極を配置してから、厚みの大きい画素画定膜(画素区画形成膜；PDL)のパターンにより、画素発光部に相当する画素開口(凹部)を形成し、この中にインクジェット法を用いて、積層膜からなる発光層を形成し、この上に、上側電極を形成するということが行われている。

【0234】

(ii) 一般に、下側電極が、画素開口に対応して配置されて、画素ごとの電極（画素電極）をなし、上側電極が、共通電極として、複数の画素にわたる領域を覆うように配置される。

【0235】

(iii) 画素画定膜(PDL)を形成する際に、逆テーパー状の隔壁を形成する場合もある（特許文献１～２）。

【0236】

(iv) 特に、特許文献１～２では、逆テーパー状の隔壁を、画素画定膜(PDL)を形成するに先立って形成することで、画素画定膜(PDL)が部分的に逆テーパー状の隔壁を覆っている。

【0237】

(v) 特許文献１(KR2019-0063929A)の図３～４及び６～７並びに関連説明によると、走査線方向に整列された矩形状の画素開口（第１開口部）の間ごとに矩形状のダミー開口（第２開口部）が備えられ、このダミー開口（第２開口部）の一長辺（図での右辺または左辺）の箇所で、上側電極（カソードCAT）が途切れている。これは、表示面中の輝度の不均一を抑制・防止するためものである。（[0008]-[0009]）。

【0238】

(vi) 特許文献２(KR2015-0027486A)の第1実施形態（図５～７及び関連説明）などによると、データ線方向に整列された略矩形状の画素開口(サブ領域180, 182)のうちの一方における一辺（一短辺）のみに沿った箇所にて、逆テーパー状の隔壁(140)により、上側電極（第２電極170）を途切れさせている。このような構造は、有機発光素子を分割する（図４）ことにより、消費電力を減少させるためのもの（[0062]）と考えられる。

【0239】

(vii) 一方、有機発光表示装置(OLED)の消費電力の低減や輝度の均一性などを一層向上するために、さらなる大きな改良が求められる。

【0240】

そこで、好ましい一実施形態によると、下記Ａ１～Ａ５またはＡ１～Ａ７のとおりとすることができる。また、さらに下記Ａ８～１１のとおりとすることができる。

【0241】

Ａ１ 上側電極を画素（色ごとのサブ画素；subpixel）ごとに配置して、周囲の上側電極層から分離されるようにする。すなわち、画素開口に対応する箇所で上側電極を画素電極としうるようにする。

【0242】

Ａ２ また、画素開口の近傍を除く箇所では、上側電極層に、下側電極と同一または類似の電圧を供給することで、一種の共通電極の一部として、輝度バラツキなどの原因を抑えるのに用いることを可能にする。

【0243】

Ａ３ 上記Ａ１を実現すべく、第１には、画素画定膜(PDL)のパターンについて、
画素開口（発光領域）に対応する、矩形状などのバルク状の「第１オープニング」(OP1; OP1a, OP1b, OP1c；「コンタクト用オープニング」)と、
これを取り囲むリング帯状の「第２オープニング」(OP2; OP2a, OP2b, OP2c；「駆動ゲート電極重畳オープニング」)とを
備えるようにする。（本願図５）

【0244】

Ａ４ 上記Ａ１を実現すべく、第２には、画素画定膜(PDL)を形成する前に、逆テーパー状の隔壁（「セパレータ」；SEP： SEPa, SEPb, SEPc）のメイン部分（「外側部」；SEPa1, SEPa2など）を、「第２オープニング」(OP2; OP2a, OP2b, OP2c)の内縁に沿って延びるリング状とする。（本願図４）

【0245】

Ａ５ 特には、隔壁（「セパレータ」；SEP： SEPa, SEPb, SEPc）の逆テーパーの側面が露出する箇所を、「第２オープニング」(OP2; OP2a, OP2b, OP2c)の内縁に沿った箇所の全てに、かつこのような箇所にのみ形成するようにする。（本願図７）

【0246】

Ａ６ 画素開口ごとの上側電極（上側電極による画素電極；「第１電極」, 「アノード」Anodea, Anodeb, Anodec）と、下層側に位置する画素回路（特には駆動トランジスタ）とを導通させるための導通部(本願図５及び７の「OPcon」の近傍；「第２領域」)を、画素開口（「第１オープニング」(OP1）に隣接して、「第２オープニング」(OP2)に囲まれる範囲内に設置することができる。

【0247】

Ａ７ 上記Ａ６の導通部を形成するために、画素画定膜(PDL)の対応する箇所に「第３オープニング」（連結用オープニングOPcon）を形成し、この内側に連結電極(CE-an)を配置する。
Ａ８ 上記Ａ６の導通部(本願図５及び７の「OPcon」の近傍；「第２領域」)では、下側電極（「第２電極」Cathode）の電極層が省かれるのであり、これを「コンタクト用オープニング」（図２のOP-cat）と呼ぶことができる。

【0248】

Ａ９ 上記Ａ６の導通部（「OPcon」の近傍；「第２領域」）に位置する連結電極(CE-an)と、画素開口中の「第２電極」(カソードCathode)とを確実に絶縁すべく、これらの間を仕切るように、逆テーパー状の隔壁（「セパレータ」の内側部；SEPam, SEPbm, SEPcm）を形成しておくことができる。

【0249】

Ａ１０ 上記Ａ２の目的で、「第２オープニング」(OP2)の外側にある上側電極層（「補助電極」CE-add）を、下層側に位置する画素回路中のカソード電圧供給部とを連結させる、第４オープニング(OP4)を、平坦化膜(181)及びその下方の絶縁層に形成しておく。

【0250】

Ａ１１ 画素画定膜(PDL)の「第２オープニング」(OP2)と、隔壁（「セパレータ」；SEP： SEPa, SEPb, SEPc）によって形成される、上側電極層の途切れ・分離箇所について、部分的に、より確実にするために、２重にすることができる。（図１０～１４）
このために、隔壁（「セパレータ」；SEP： SEPa, SEPb, SEPc）に、折れ曲がりC字状の「追加部」（SEPa3, SEPb3, SEPc3）を追加し、「第２オープニング」(OP2)にも対応する部分を追加する。

【符号の説明】

【0251】

ＳＥＰ、ＳＥＰａ、ＳＥＰｂ、ＳＥＰｃ：セパレータ
ＳＥＰ１、ＳＥＰ２、ＳＥＰａ１、ＳＥＰａ２、ＳＥＰｂ１、ＳＥＰｂ２、ＳＥＰｃ１、ＳＥＰｃ２：外側部
ＳＥＰ３、ＳＥＰａ３、ＳＥＰｂ３、ＳＥＰｃ３：追加部
ＳＥＰｍ、ＳＥＰａｍ、ＳＥＰｂｍ、ＳＥＰｃｍ：内側部
３８０：画素画定膜
Ｃａｔｈｏｄｅ：カソード
ＯＰ－ｃａｔ、ＯＰ０１、ＯＰ０２、ＯＰ１、ＯＰ２、ＯＰｃｏｎ、ＯＰ１ａ、ＯＰ１ｂ、ＯＰ１ｃ、ＯＰ２ａ、ＯＰ２ｂ、ＯＰ２ｃ、ＯＰ４、ＯＰｔ１ａ、ＯＰｔ１ｂ、ＯＰｔ１ｃ、ＯＰｔ１ｂ－１、ＯＰｔ１ｃ－１、ＯＰｔ１ｂ－２、ＯＰｔ１ｃ－２：オープニング
Ａｎｏｄｅ、Ａｎｏｄｅａ、Ａｎｏｄｅｂ、Ａｎｏｄｅｃ：アノード
ＣＥ－ａｄｄ：補助電極
ＡＦＥ：追加電極
ＣＥ－ａｎ：アノード連結電極
ＣＥ－ｉｎｔ１、ＣＥ－ｉｎｔ２、ＣＥ－ｃａｔ：補助電極
ＣＭ、ＣＥ２ａ、ＣＥ２ｂ、ＣＥ２ｃ、ＣＥ１３ａ、ＣＥ１３ｂ、ＣＥ１３ｃ、ＣＥ３、ＣＥ３ｃ、ＣＥ－ｄｄ１、ＣＥ－ｄｄ２：連結部材
ＰＣａ、ＰＣｂ、ＰＣｃ：画素駆動部
ＰＸａ、ＰＸｂ、ＰＸｃ：画素
ＥＤａ、ＥＤｂ、ＥＤｃ：発光素子
ＥＭＬ、ＥＭＬａ、ＥＭＬｂ、ＥＭＬｃ：発光層
Ｔ１、Ｔ２、Ｔ３：トランジスタ
１１０：基板
１１１：バッファー層
１４１：ゲート絶縁膜
１６１：層間絶縁膜
１８１：平坦化膜
ＢＭＬ、ＢＭＬａ、ＢＭＬｂ、ＢＭＬｃ：下部シールディング層
１２５ａ、１２５ｂ、１２５ｃ：下部維持電極
ＡＣＴ：半導体層
１３１ａ、１３１ｂ、１３１ｃ：第１半導体
１３２ａ、１３２ｂ、１３２ｃ：第２半導体
１３３ａ、１３３ｂ、１３３ｃ：第３半導体
１５１、１５１－１：スキャン信号線
１７１ａ、１７１ｂ、１７１ｃ：データ線
１７２、１７２ｖ：駆動電圧線
１７３：初期化電圧線
１７４、１７４ｈ：駆動低電圧線
Ｃｌｅｄａ、Ｃｌｅｄｂ、Ｃｌｅｄｃ：発光部キャパシタ
Ｃｓｔ：維持キャパシタ
ＧＥ、ＧＥ１ａ、ＧＥ１ｂ、ＧＥ１ｃ：ゲート電極
ＳＬ：感知配線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】