(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024118727
(43)【公開日】2024-09-02
(54)【発明の名称】電子機器
(51)【国際特許分類】
G06F 13/24 20060101AFI20240826BHJP
G06F 13/12 20060101ALI20240826BHJP
【ＦＩ】
G06F13/24 310G
G06F13/24 310B
G06F13/12 340F
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023025167
(22)【出願日】2023-02-21
(71)【出願人】
【識別番号】319006047
【氏名又は名称】シャープセミコンダクターイノベーション株式会社
(74)【代理人】
【識別番号】110002848
【氏名又は名称】弁理士法人ＮＩＰ＆ＳＢＰＪ国際特許事務所
(72)【発明者】
【氏名】アハマド シャヒール ビン アハマド ノール
(72)【発明者】
【氏名】井上 高広
(72)【発明者】
【氏名】池田 徹朗
(72)【発明者】
【氏名】河辺 勇
(57)【要約】
【課題】割り込みが発生しているスレーブを短時間で特定することができる電子機器を提供する。
【解決手段】電子機器は、マスタと、互いに異なる複数の識別子がそれぞれ付与される複数のスレーブと、を備え、前記複数のスレーブに含まれる各スレーブは、前記各スレーブにおいて割り込みが発生しているか否かを示すビットを含むビット列を示す第１の信号を前記マスタへ送信し、前記各スレーブに付与された識別子に基づいて前記ビットの位置を変更する。
【選択図】図６
【解決手段】電子機器は、マスタと、互いに異なる複数の識別子がそれぞれ付与される複数のスレーブと、を備え、前記複数のスレーブに含まれる各スレーブは、前記各スレーブにおいて割り込みが発生しているか否かを示すビットを含むビット列を示す第１の信号を前記マスタへ送信し、前記各スレーブに付与された識別子に基づいて前記ビットの位置を変更する。
【選択図】図６
【特許請求の範囲】
【請求項1】
マスタと、
互いに異なる複数の識別子がそれぞれ付与される複数のスレーブと、
を備え、
前記複数のスレーブに含まれる各スレーブは、前記各スレーブにおいて割り込みが発生しているか否かを示すビットを含むビット列を示す第１の信号を前記マスタへ送信し、前記各スレーブに付与された識別子に基づいて前記ビットの位置を変更する
電子機器。
互いに異なる複数の識別子がそれぞれ付与される複数のスレーブと、
を備え、
前記複数のスレーブに含まれる各スレーブは、前記各スレーブにおいて割り込みが発生しているか否かを示すビットを含むビット列を示す第１の信号を前記マスタへ送信し、前記各スレーブに付与された識別子に基づいて前記ビットの位置を変更する
電子機器。
【請求項2】
前記マスタは、第１のデータ端子を備え、
前記複数のスレーブは、複数の第２のデータ端子をそれぞれ備え、
前記複数の第２のデータ端子を互いにワイヤードＯＲ接続し前記複数の第２のデータ端子を前記第１のデータ端子に電気的に接続するデータバスを備え、
前記各スレーブは、前記各スレーブが備える第２のデータ端子から前記第１の信号を送信し、
前記複数のスレーブは、前記複数のスレーブによりそれぞれ送信される複数の第１の信号を同時に送信し、
前記データバスは、前記複数の第１の信号を重ね合わせて第２の信号を生成し、前記第１のデータ端子まで前記第２の信号を伝送し、
前記マスタは、前記第１のデータ端子で前記第２の信号を受信する
請求項１に記載の電子機器。
前記複数のスレーブは、複数の第２のデータ端子をそれぞれ備え、
前記複数の第２のデータ端子を互いにワイヤードＯＲ接続し前記複数の第２のデータ端子を前記第１のデータ端子に電気的に接続するデータバスを備え、
前記各スレーブは、前記各スレーブが備える第２のデータ端子から前記第１の信号を送信し、
前記複数のスレーブは、前記複数のスレーブによりそれぞれ送信される複数の第１の信号を同時に送信し、
前記データバスは、前記複数の第１の信号を重ね合わせて第２の信号を生成し、前記第１のデータ端子まで前記第２の信号を伝送し、
前記マスタは、前記第１のデータ端子で前記第２の信号を受信する
請求項１に記載の電子機器。
【請求項3】
前記識別子は、複数のビットを含み、
前記各スレーブは、前記複数のビットの一部に基づいて前記位置を変更する
請求項１又は２に記載の電子機器。
前記各スレーブは、前記複数のビットの一部に基づいて前記位置を変更する
請求項１又は２に記載の電子機器。
【請求項4】
前記複数のスレーブに含まれる、前記割り込みが発生している割り込みスレーブは、第３の信号を前記マスタへ送信し、
前記マスタは、前記第３の信号を受信するのに応答して第４の信号を前記複数のスレーブへ送信し、
前記各スレーブは、前記第４の信号を受信するのに応答して前記第１の信号を送信する
請求項１に記載の電子機器。
前記マスタは、前記第３の信号を受信するのに応答して第４の信号を前記複数のスレーブへ送信し、
前記各スレーブは、前記第４の信号を受信するのに応答して前記第１の信号を送信する
請求項１に記載の電子機器。
【請求項5】
前記複数のスレーブは、共通アドレスを有し、
前記第４の信号は、前記共通アドレスを示す
請求項４に記載の電子機器。
前記第４の信号は、前記共通アドレスを示す
請求項４に記載の電子機器。
【請求項6】
前記マスタは、第１のデータ端子と、第１の割り込み端子と、を備え、
前記複数のスレーブは、複数の第２のデータ端子をそれぞれ備え、複数の第２の割り込み端子をそれぞれ備え、
前記複数の第２のデータ端子を互いにワイヤードＯＲ接続し前記複数の第２のデータ端子を前記第１のデータ端子に電気的に接続するデータバスと、
前記複数の第２の割り込み端子を互いにワイヤードＯＲ接続し前記複数の第２の割り込み端子を前記第１の割り込み端子に電気的に接続する割り込みバスと、
を備え、
前記割り込みスレーブは、前記割り込みスレーブが備える第２の割り込み端子から前記第３の信号を送信し、
前記割り込みバスは、前記割り込みスレーブが備える第２の割り込み端子から前記第１の割り込み端子まで前記第３の信号を伝送し、
前記マスタは、前記第１の割り込み端子で前記第３の信号を受信し、前記第３の信号を受信するのに応答して前記第１のデータ端子から前記第４の信号を送信し、
前記データバスは、前記第１のデータ端子から前記複数の第２のデータ端子まで前記第４の信号を伝送し、
前記複数のスレーブは、前記複数の第２のデータ端子で前記第４の信号をそれぞれ受信し、
前記各スレーブは、前記第４の信号を受信するのに応答して前記各スレーブが備える第２のデータ端子から前記第１の信号を送信する
請求項４又は５に記載の電子機器。
前記複数のスレーブは、複数の第２のデータ端子をそれぞれ備え、複数の第２の割り込み端子をそれぞれ備え、
前記複数の第２のデータ端子を互いにワイヤードＯＲ接続し前記複数の第２のデータ端子を前記第１のデータ端子に電気的に接続するデータバスと、
前記複数の第２の割り込み端子を互いにワイヤードＯＲ接続し前記複数の第２の割り込み端子を前記第１の割り込み端子に電気的に接続する割り込みバスと、
を備え、
前記割り込みスレーブは、前記割り込みスレーブが備える第２の割り込み端子から前記第３の信号を送信し、
前記割り込みバスは、前記割り込みスレーブが備える第２の割り込み端子から前記第１の割り込み端子まで前記第３の信号を伝送し、
前記マスタは、前記第１の割り込み端子で前記第３の信号を受信し、前記第３の信号を受信するのに応答して前記第１のデータ端子から前記第４の信号を送信し、
前記データバスは、前記第１のデータ端子から前記複数の第２のデータ端子まで前記第４の信号を伝送し、
前記複数のスレーブは、前記複数の第２のデータ端子で前記第４の信号をそれぞれ受信し、
前記各スレーブは、前記第４の信号を受信するのに応答して前記各スレーブが備える第２のデータ端子から前記第１の信号を送信する
請求項４又は５に記載の電子機器。
【請求項7】
前記マスタは、前記複数のスレーブによりそれぞれ送信される複数の第１の信号を重ね合わせて生成された第２の信号に基づいて、前記複数のスレーブに含まれる、前記割り込みが発生している割り込みスレーブを特定し、第５の信号を前記複数のスレーブへ送信し、
前記割り込みスレーブは、前記第５の信号を受信するのに応答して第６の信号を前記マスタへ送信し、
前記マスタは、前記第６の信号を受信する
請求項１に記載の電子機器。
前記割り込みスレーブは、前記第５の信号を受信するのに応答して第６の信号を前記マスタへ送信し、
前記マスタは、前記第６の信号を受信する
請求項１に記載の電子機器。
【請求項8】
前記第５の信号は、前記割り込みスレーブに付与された識別子を示し、
前記各スレーブは、前記第５の信号により示される識別子が前記各スレーブに付与された識別子と一致する場合に前記第６の信号を前記マスタへ送信し、前記第５の信号により示される識別子が前記各スレーブに付与された識別子と一致しない場合に前記第６の信号を前記マスタへ送信しない
請求項７に記載の電子機器。
前記各スレーブは、前記第５の信号により示される識別子が前記各スレーブに付与された識別子と一致する場合に前記第６の信号を前記マスタへ送信し、前記第５の信号により示される識別子が前記各スレーブに付与された識別子と一致しない場合に前記第６の信号を前記マスタへ送信しない
請求項７に記載の電子機器。
【請求項9】
前記マスタは、第１のデータ端子を備え、
前記複数のスレーブは、複数の第２のデータ端子をそれぞれ備え、
前記複数の第２のデータ端子を互いにワイヤードＯＲ接続し前記複数の第２のデータ端子を前記第１のデータ端子に電気的に接続するデータバスを備え、
前記マスタは、前記第１のデータ端子から前記第５の信号を送信し、
前記データバスは、前記第１のデータ端子から前記複数の第２のデータ端子まで前記第５の信号を伝送し、
前記割り込みスレーブは、前記割り込みスレーブが備える第２のデータ端子で前記第５の信号を受信し、前記第５の信号を受信するのに応答して前記割り込みスレーブが備える第２のデータ端子から前記第６の信号を送信し、
前記データバスは、前記割り込みスレーブが備える第２のデータ端子から前記第１のデータ端子まで前記第６の信号を伝送し、
前記マスタは、前記第１のデータ端子で前記第６の信号を受信する
請求項８に記載の電子機器。
前記複数のスレーブは、複数の第２のデータ端子をそれぞれ備え、
前記複数の第２のデータ端子を互いにワイヤードＯＲ接続し前記複数の第２のデータ端子を前記第１のデータ端子に電気的に接続するデータバスを備え、
前記マスタは、前記第１のデータ端子から前記第５の信号を送信し、
前記データバスは、前記第１のデータ端子から前記複数の第２のデータ端子まで前記第５の信号を伝送し、
前記割り込みスレーブは、前記割り込みスレーブが備える第２のデータ端子で前記第５の信号を受信し、前記第５の信号を受信するのに応答して前記割り込みスレーブが備える第２のデータ端子から前記第６の信号を送信し、
前記データバスは、前記割り込みスレーブが備える第２のデータ端子から前記第１のデータ端子まで前記第６の信号を伝送し、
前記マスタは、前記第１のデータ端子で前記第６の信号を受信する
請求項８に記載の電子機器。
【請求項10】
前記各スレーブは、シリアル通信で動作し動作完了の割り込み信号を出力する装置である
請求項７から９までのいずれかに記載の電子機器。
請求項７から９までのいずれかに記載の電子機器。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、電子機器に関する。
【背景技術】
【0002】
特許文献１は、デバイスを開示する。当該デバイスにおいては、ＩＲＱバスが、複数のスレーブデバイス及びマスタデバイスに結合される。各スレーブデバイスは、各スレーブデバイスの識別情報に対応する長さを有する期間にわたってＩＲＱバスをドライブすることによって、割込み要求をアサートする。各スレーブデバイスは、各スレーブデバイスが属するグループに対して規定された幅を有するパルスを生成する。優先順位が高いスレーブデバイスには、長いパルス幅が割り当てられる。優先順位が低いスレーブデバイスには、短いパルス幅が割り当てられる。マスタデバイスは、ＩＲＱバスのアサーションの持続時間を用いて、アサート中スレーブデバイスを含む最も優先順位が高いグループを識別する。マスタデバイスは、ＩＲＱバス上で観察されたパルス幅が割り当てられたスレーブデバイス上のＩＲＱステータスレジスタをスキャンする（段落００３４，００３５及び００３６）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特表２０１６－５３２９６７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献１に開示されたデバイスにおいては、ＩＲＱバスのアサーションの持続時間以下のパルス幅が割り当てられたグループに属するスレーブデバイスが割込み要求をアサートしていることを特定することができる。しかし、各スレーブデバイスが割込み要求をアサートしているか否かを特定するために、当該グループに属するスレーブデバイスをスキャンしなければならない。このため、割込み要求をアサートしたスレーブデバイスを特定するのに長時間を要する。
【0005】
本開示の一態様は、この問題に鑑みてなされた。本開示の一態様は、例えば、割り込みが発生しているスレーブを短時間で特定することができる電子機器を提供することを目的とする。
【課題を解決するための手段】
【0006】
本開示の一態様の電子機器は、マスタと、互いに異なる複数の識別子がそれぞれ付与される複数のスレーブと、を備え、前記複数のスレーブに含まれる各スレーブは、前記各スレーブにおいて割り込みが発生しているか否かを示すビットを含むビット列を示す第１の信号を前記マスタへ送信し、前記各スレーブに付与された識別子に基づいて前記ビットの位置を変更する。
【図面の簡単な説明】
【0007】
【図1】第１実施形態の電子機器のブロック図である。
【図2】第１実施形態の電子機器の、当該電子機器に備えられるマスタの付近のブロック図である。
【図3】第１実施形態の電子機器の、当該電子機器に備えられる各スレーブの付近のブロック図である。
【図4】第１実施形態の電子機器に備えられる各スレーブに備えられる割り込み要求回路及びコントローラのブロック図である。
【図5A】第１実施形態の電子機器に備えられるエンコーダにより得られる割り込みステータスを示す図である。
【図5B】第１実施形態の電子機器に備えられるエンコーダにより得られる割り込みステータスを示す図である。
【図5C】第１実施形態の電子機器に備えられるエンコーダにより得られる割り込みステータスを示す図である。
【図5D】第１実施形態の電子機器に備えられるエンコーダにより得られる割り込みステータスを示す図である。
【図6】第１実施形態の電子機器に備えられるスレーブに付与されたマルチスレーブアドレス（ＭＳＡ）、当該スレーブにおいて割り込みが発生していない場合の割り込みステータスの値、及び当該スレーブにおいて割り込みが発生している場合の割り込みステータスの値の関係を示すテーブルである。
【図7A】第１実施形態の電子機器に備えられるマスタと複数のスレーブとの間で行われる通信の流れを示すシーケンス図である。
【図7B】第１実施形態の電子機器に備えられるマスタと複数のスレーブとの間で行われる通信の流れを示すシーケンス図である。
【図7C】第１実施形態の電子機器に備えられるマスタと複数のスレーブとの間で行われる通信の流れを示すシーケンス図である。
【図8】第１実施形態の電子機器に備えられるクロックバス、データバス、第１のデータ端子及び第２のデータ端子に与えられる電位の波形を示すタイミングチャートである。
【図9】デイジーチェーン方式によりマルチスレーブアドレスが付与される場合の第１実施形態の電子機器のブロック図である。
【発明を実施するための形態】
【0008】
以下、本開示の実施形態について、図面を参照しつつ説明する。なお、図面については、同一又は同等の要素には同一の符号を付し、重複する説明は省略する。
【0009】
１ 第１実施形態
１．１ 割り込みが発生しているスレーブの特定
マスタが複数の割り込み端子を備え、複数の配線が複数のスレーブをマスタの複数の割り込み端子にそれぞれ接続する場合は、マスタは、割り込み信号が入力されたときに、割り込み信号が入力された割り込み端子に接続されたスレーブにおいて割り込みが発生していることを特定することができる。しかし、この場合は、スレーブの数が増えるにつれて配線の数が増える。このため、スレーブの数が増えるにつれて配線が占める面積が大きくなる。
１．１ 割り込みが発生しているスレーブの特定
マスタが複数の割り込み端子を備え、複数の配線が複数のスレーブをマスタの複数の割り込み端子にそれぞれ接続する場合は、マスタは、割り込み信号が入力されたときに、割り込み信号が入力された割り込み端子に接続されたスレーブにおいて割り込みが発生していることを特定することができる。しかし、この場合は、スレーブの数が増えるにつれて配線の数が増える。このため、スレーブの数が増えるにつれて配線が占める面積が大きくなる。
【0010】
マスタが複数のスレーブに共通の割り込み端子を備え、配線が複数のスレーブをマスタの割り込み端子に接続する場合は、マスタは、割り込み信号が入力されたときに、割り込みが発生しているスレーブを特定することができない。このため、マスタは、各スレーブにおいて割り込みが発生しているか否かをひとつづつ確認する。この方式は、ポーリング方式とも呼ばれる。しかし、この場合は、スレーブの数が増えるにつれて割り込みが発生しているか否かを確認するのに要する時間が長くなる。
【0011】
第１実施形態は、これらの問題に鑑みて、スレーブの数が増えた場合でも、配線が占める面積が大きくならず、割り込みが発生しているか否かを確認するのに要する時間が長くならない電子機器を提供する。
【0012】
１．２ 電子機器
図１は、第１実施形態の電子機器のブロック図である。
図１は、第１実施形態の電子機器のブロック図である。
【0013】
図１に図示される第１実施形態の電子機器１は、ロボット掃除機である。電子機器１は、周辺の状況を検知し、検知した周辺の状況に基づいて掃除を行う。電子機器１が、ロボット掃除機以外の電子機器であってもよい。
【0014】
図１に図示されるように、電子機器１は、マスタ１１、複数のスレーブ２１，２２及び２３、クロックバス３１、データバス３２、割り込みバス３３、プルアップ抵抗４１、プルアップ抵抗４２、プルアップ抵抗４３並びに電源線５１を備える。マスタ１１は、第１のクロック（ＳＣＬ）端子１１ａ、第１のデータ（ＳＤＡ）端子１１ｂ及び第１の割り込み端子（ＩＮＴ）１１ｃを備える。複数のスレーブ２１，２２及び２３は、複数の第２のクロック（ＳＣＬ）端子２１ａ，２２ａ及び２３ａをそれぞれ備え、複数の第２のデータ（ＳＤＡ）端子２１ｂ，２２ｂ及び２３ｂをそれぞれ備え、複数の第２の割り込み（ＩＮＴ）端子２１ｃ，２２ｃ及び２３ｃをそれぞれ備える。第１実施形態においては、複数のスレーブ２１，２２及び２３は、３つのスレーブである。電子機器が備えるスレーブの数が増減されてもよい。電子機器が備えるスレーブの数は、クロックバス３１及びデータバス３２の性能の範囲内において、増やすことができる。
【0015】
マスタ１１並びに複数のスレーブ２１，２２及び２３は、電子回路である。電子回路は、集積回路、ディスクリート回路等を含む。クロックバス３１、データバス３２及び割り込みバス３３は、配線である。配線は、プリント基板に備えられるパターン、電線等を含む。
【0016】
第１のクロック端子１１ａ並びに第２のクロック端子２１ａ，２２ａ及び２３ａは、共通のクロックバス３１に電気的に接続される。これにより、クロックバス３１は、第２のクロック端子２１ａ，２２ａ及び２３ａを第１のクロック端子１１ａに電気的に接続する。
【0017】
第１のデータ端子１１ｂ並びに第２のデータ端子２１ｂ，２２ｂ及び２３ｂは、共通のデータバス３２に電気的に接続される。これにより、データバス３２は、第２のデータ端子２１ｂ，２２ｂ及び２３ｂを第１のデータ端子１１ｂに電気的に接続する。
【0018】
第１の割り込み端子１１ｃ並びに第２の割り込み端子２１ｃ，２２ｃ及び２３ｃは、共通の割り込みバス３３に電気的に接続される。これにより、割り込みバス３３は、第２の割り込み端子２１ｃ，２２ｃ及び２３ｃを第１の割り込み端子１１ｃに電気的に接続する。
【0019】
プルアップ抵抗４１の一端は、クロックバス３１に接続される。プルアップ抵抗４１の他端は、電源線５１に接続される。プルアップ抵抗４２の一端は、データバス３２に接続される。プルアップ抵抗４２の他端は、電源線５１に接続される。プルアップ抵抗４３の一端は、割り込みバス３３に接続される。プルアップ抵抗４３の他端は、電源線５１に接続される。これにより、クロックバス３１、データバス３２及び割り込みバス３３は、電源線５１にプルアップされる。電源線５１には、電源電位ＶＩＯが与えられる。これにより、クロックバス３１、データバス３２及び割り込みバス３３には、電源電位ＶＩＯに相当する電位Ｈｉｇｈ（Ｈ）が与えられる。
【0020】
マスタ１１は、第１のクロック端子１１ａから、クロック信号を送信する。クロックバス３１は、第１のクロック端子１１ａから第２のクロック端子２１ａ，２２ａ及び２３ａまで、送信されたクロック信号を伝送する。スレーブ２１，２２及び２３は、第２のクロック端子２１ａ，２２ａ及び２３ａで、伝送されてきたクロック信号をそれぞれ受信する。これにより、マスタ１１は、クロック信号をスレーブ２１，２２及び２３へ送信する。
【0021】
マスタ１１は、第１のデータ端子１１ｂから、データ信号を送信する。データバス３２は、第１のデータ端子１１ｂから第２のデータ端子２１ｂ，２２ｂ及び２３ｂまで、送信されたデータ信号を伝送する。スレーブ２１，２２及び２３は、第２のデータ端子２１ｂ，２２ｂ及び２３ｂで、伝送されてきたデータ信号をそれぞれ受信する。これにより、マスタ１１は、データ信号をスレーブ２１，２２及び２３へ送信する。マスタ１１は、第１のクロック端子１１ａから送信するクロック信号に同期してデータ信号を送信する。スレーブ２１，２２及び２３は、第２のクロック端子２１ａ，２２ａ及び２３ａで受信したクロック信号に同期してデータ信号をそれぞれ受信する。
【0022】
スレーブ２１，２２及び２３に含まれる各スレーブ２０は、各スレーブ２０が備える第２のデータ端子２０ｂから、データ信号を送信する。データバス３２は、第２のデータ端子２０ｂから第１のデータ端子１１ｂまで、送信されたデータ信号を伝送する。マスタ１１は、第１のデータ端子１１ｂで、伝送されてきたデータ信号を受信する。これにより、各スレーブ２０は、データ信号をマスタ１１へ送信する。各スレーブ２０は、各スレーブ２０が備える第２のクロック端子２０ａで受信したクロック信号に同期してデータ信号を送信する。マスタ１１は、第１のクロック端子１１ａから送信するクロック信号に同期してデータ信号を受信する。
【0023】
各スレーブ２０は、各スレーブ２０が備える第２の割り込み端子２０ｃから割り込み信号を送信する。割り込みバス３３は、第２の割り込み端子２０ｃから第１の割り込み端子１１ｃまで、送信された割り込み信号を伝送する。マスタ１１は、第１の割り込み端子１１ｃで、伝送されてきた割り込み信号を受信する。これにより、各スレーブ２０は、割り込み信号をマスタ１１へ送信する。
【0024】
クロックバス３１及びデータバス３２は、シリアルバスである。このため、クロックバス３１は、シリアルクロックバスである。データバス３２は、シリアルデータバスである。第１のクロック端子１１ａ並びに第２のクロック端子２１ａ，２２ａ及び２３ａは、シリアルクロック端子である。第１のデータ端子１１ｂ並びに第２のデータ端子２１ｂ，２２ｂ及び２３ｂは、シリアルデータ端子である。シリアルバスは、アイ・スクエアド・シー（Ｉ２Ｃ）バスである。
【0025】
各スレーブ２０は、シリアル通信で動作し動作完了の割り込み信号を出力する装置である。第１実施形態においては、各スレーブ２０は、測定を行って測定値を取得するセンサである。各スレーブ２０が、センサ以外の装置であってもよい。
【0026】
スレーブ２１，２２及び２３に含まれる、マスタ１１へ送信する測定値を取得したスレーブ（以下では、「割り込みスレーブ」という）は、割り込み信号をマスタ１１へ送信する。マスタ１１は、送信された割り込み信号を受信した場合に、測定値の読み出しの要求を示す信号を割り込みスレーブへ送信する。割り込みスレーブは、送信された測定値の読み出しの要求を示す信号を受信するのに応答して、測定値を示す信号をマスタ１１へ送信する。マスタ１１は、送信された測定値を示す信号を受信する。マスタ１１又はマスタ１１と通信可能に接続されたコントローラは、受信された信号により示される測定値を電子機器１の制御に用いる。例えば、各スレーブ２０は、距離の測定を行って距離の測定値を取得するタイムオブフライト（ＴＯＦ）センサである。また、マスタ１１又はコントローラは、距離の測定値をロボット掃除の自動走行の制御に用いる。
【0027】
マスタ１１は、受信した割り込み信号そのものから割り込み信号を送信した割り込みスレーブを特定することができない。このため、電子機器１には、マスタ１１が割り込み信号を受信した後にマスタ１１が割り込みスレーブを特定するための機能が実装される。
【0028】
スレーブ２１，２２及び２３は、共通アドレスを有する。共通アドレスは、グローバルアドレス（ＧＡ）とも呼ばれる。複数のスレーブ２１，２２及び２３は、互いに異なる複数の固有アドレスをそれぞれ有する。複数の固有アドレスは、マルチスレーブアドレス（ＭＳＡ）とも呼ばれる。複数のＭＳＡは、複数のスレーブ２１，２２及び２３を互いに識別するための識別子である。第１実施形態においては、複数のＭＳＡは、マスタ１１により付与される。マスタ１１が複数のスレーブ２１，２２及び２３にＭＳＡを付与しない場合もある。例えば、複数のスレーブ２１，２２及び２３が既に識別することができるデバイスである場合は、マスタ１１は複数のスレーブ２１，２２及び２３にＭＳＡを付与しない。
【0029】
マスタ１１は、アドレス及びリード要求を示すデータ信号を送信することにより、当該アドレスを有するスレーブに、ビット列を示すデータ信号を送信させることができる。また、マスタ１１は、送信された、ビット列を示すデータ信号を受信することができる。マスタ１１は、アドレスをＧＡとすることにより、スレーブ２１，２２及び２３に、ビット列を示すデータ信号を送信させることができる。マスタ１１は、アドレスをＭＳＡとすることにより、スレーブ２１，２２及び２３に含まれる、当該ＭＳＡと一致するＭＳＡが付与されたスレーブに、ビット列を示すデータ信号を送信させることができる。
【0030】
マスタ１１は、アドレス及びライト要求を示すデータ信号を送信し、ビット列を示すデータ信号を続いて送信することにより、当該アドレスを有するスレーブに、ビット列を示すデータ信号を受信させることができる。マスタ１１は、アドレスをＧＡとすることにより、スレーブ２１，２２及び２３に、ビット列を示すデータ信号を受信させることができる。マスタ１１は、アドレスをＭＳＡとすることにより、スレーブ２１，２２及び２３に含まれる、当該ＭＳＡと一致するＭＳＡを有するスレーブに、ビット列を示すデータ信号を受信させることができる。
【0031】
１．３ マスタ
図２は、第１実施形態の電子機器の、当該電子機器に備えられるマスタの付近のブロック図である。
図２は、第１実施形態の電子機器の、当該電子機器に備えられるマスタの付近のブロック図である。
【0032】
図２に図示されるように、マスタ１１は、コントローラ７１、バッファ７２、バッファ７３、バッファ７４、バッファ７５、プルダウントランジスタ７６及びプルダウントランジスタ７７を備える。
【0033】
第１のクロック端子１１ａは、バッファ７２の入力端子に電気的に接続される。バッファ７２の出力端子は、コントローラ７１に電気的に接続される。これにより、コントローラ７１には、第１のクロック端子１１ａから送信されるクロック信号がバッファ７２を経由して入力される。
【0034】
第１のデータ端子１１ｂは、バッファ７３の入力端子に電気的に接続される。バッファ７３の出力端子は、コントローラ７１に電気的に接続される。これにより、コントローラ７１には、第１のデータ端子１１ｂから送信されるデータ信号又は第１のデータ端子１１ｂで受信されたデータ信号がバッファ７３を経由して入力される。
【0035】
コントローラ７１は、バッファ７４の入力端子に電気的に接続される。バッファ７４の出力端子は、プルダウントランジスタ７６のゲートに電気的に接続される。プルダウントランジスタ７６のドレインは、第１のクロック端子１１ａに電気的に接続される。プルダウントランジスタ７６のソースは、グランド９１に電気的に接続される。グランド９１には、グランド電位が与えられる。プルダウントランジスタ７６は、プルダウントランジスタ７６のゲートにオン電位Ｈが与えられた場合は、プルダウントランジスタ７６のドレインをプルダウントランジスタ７６のソースと導通させ、第１のクロック端子１１ａをグランド９１にプルダウンし、第１のクロック端子１１ａにグランド電位に相当する電位Ｌｏｗ（Ｌ）を与える。プルダウントランジスタ７６は、プルダウントランジスタ７６のゲートにオフ電位Ｌが与えられた場合は、プルダウントランジスタ７６のドレインをプルダウントランジスタ７６のソースと導通させず、第１のクロック端子１１ａに電位Ｈを与える。コントローラ７１は、バッファ７４を経由してプルダウントランジスタ７６のゲートにオン電位Ｈ又はオフ電位Ｌを与える。これにより、コントローラ７１は、マスタ１１に、第１のクロック端子１１ａからクロック信号を送信させる。
【0036】
コントローラ７１は、バッファ７５の入力端子に電気的に接続される。バッファ７５の出力端子は、プルダウントランジスタ７７のゲートに電気的に接続される。プルダウントランジスタ７７のドレインは、第１のデータ端子１１ｂに電気的に接続される。プルダウントランジスタ７７のソースは、グランド９１に電気的に接続される。プルダウントランジスタ７７は、プルダウントランジスタ７７のゲートにオン電位Ｈが与えられた場合は、プルダウントランジスタ７７のドレインをプルダウントランジスタ７７のソースと導通させ、第１のデータ端子１１ｂをグランド９１にプルダウンし、第１のデータ端子１１ｂに電位Ｌを与える。プルダウントランジスタ７７は、プルダウントランジスタ７７のゲートにオフ電位Ｌが与えられた場合は、プルダウントランジスタ７７のドレインをプルダウントランジスタ７７のソースと導通させず、第１のデータ端子１１ｂに電位Ｈを与える。コントローラ７１は、バッファ７５を経由してプルダウントランジスタ７７のゲートにオン電位Ｈ又はオフ電位Ｌを与える。これにより、コントローラ７１は、マスタ１１に、第１のデータ端子１１ｂからデータ信号を送信させる。
【0037】
１．４ スレーブ
図３は、第１実施形態の電子機器の、当該電子機器に備えられる各スレーブの付近のブロック図である。
図３は、第１実施形態の電子機器の、当該電子機器に備えられる各スレーブの付近のブロック図である。
【0038】
図３に図示されるように、各スレーブ２０は、割り込み要求回路１１１、コントローラ１１２、バッファ１１３、バッファ１１４、バッファ１１５、バッファ１１６、バッファ１１７、プルダウントランジスタ１１８、プルダウントランジスタ１１９及びプルダウントランジスタ１２０を備える。
【0039】
割り込み要求回路１１１は、マスタ１１に送信する測定値が取得された場合に、割り込みを要求する。割り込み要求回路１１１は、割り込みを要求するか否かを示す電位１４１をコントローラ１１２に与える。割り込み要求回路１１１は、割り込みを要求する場合に、電位１４１を電位Ｈとする。割り込み要求回路１１１は、割り込みを要求しない場合に、電位１４１を電位Ｌとする。
【0040】
各スレーブ２０が備える第２のクロック端子２０ａは、バッファ１１３の入力端子に電気的に接続される。バッファ１１３の出力端子は、コントローラ１１２に電気的に接続される。これにより、コントローラ１１２には、第２のクロック端子２０ａで受信されたクロック信号がバッファ１１３を経由して入力される。
【0041】
各スレーブ２０が備える第２のデータ端子２０ｂは、バッファ１１４の入力端子に電気的に接続される。バッファ１１４の出力端子は、コントローラ１１２に電気的に接続される。これにより、コントローラ１１２には、第２のデータ端子２０ｂから送信されるデータ信号又は第２のデータ端子２０ｂで受信されたデータ信号がバッファ１１４を経由して入力される。
【0042】
コントローラ１１２は、バッファ１１５の入力端子に電気的に接続される。バッファ１１５の出力端子は、プルダウントランジスタ１１８のゲートに電気的に接続される。プルダウントランジスタ１１８のドレインは、第２のクロック端子２０ａに電気的に接続される。プルダウントランジスタ１１８のソースは、グランド９１に電気的に接続される。プルダウントランジスタ１１８は、プルダウントランジスタ１１８のゲートにオン電位Ｈが与えられた場合は、プルダウントランジスタ１１８のドレインをプルダウントランジスタ１１８のソースと導通させ、第２のクロック端子２０ａをグランド９１にプルダウンし、第２のクロック端子２０ａに電位Ｌを与える。プルダウントランジスタ１１８は、プルダウントランジスタ１１８のゲートにオフ電位Ｌが与えられた場合は、プルダウントランジスタ１１８のドレインをプルダウントランジスタ１１８のソースと導通させず、第２のクロック端子２０ａに電位Ｈを与える。コントローラ１１２は、バッファ１１５を経由してプルダウントランジスタ１１８のゲートにオン電位Ｈ又はオフ電位Ｌを与える。
【0043】
コントローラ１１２は、バッファ１１６の入力端子に電気的に接続される。バッファ１１６の出力端子は、プルダウントランジスタ１１９のゲートに電気的に接続される。プルダウントランジスタ１１９のドレインは、第２のデータ端子２０ｂに電気的に接続される。プルダウントランジスタ１１９のソースは、グランド９１に電気的に接続される。プルダウントランジスタ１１９は、プルダウントランジスタ１１９のゲートにオン電位Ｈが与えられた場合は、プルダウントランジスタ１１９のドレインをプルダウントランジスタ１１９のソースと導通させ、第２のデータ端子２０ｂをグランド９１にプルダウンし、第２のデータ端子２０ｂに電位Ｌを与える。プルダウントランジスタ１１９は、プルダウントランジスタ１１９のゲートにオフ電位Ｌが与えられた場合は、プルダウントランジスタ１１９のドレインをプルダウントランジスタ１１９のソースと導通させず、第２のデータ端子２０ｂに電位Ｈを与える。コントローラ１１２は、バッファ１１６を経由してプルダウントランジスタ１１９のゲートにオン電位Ｈ又はオフ電位Ｌを与える。これにより、コントローラ１１２は、各スレーブ２０に、第２のデータ端子２０ｂからデータ信号を送信させる。
【0044】
コントローラ１１２は、バッファ１１７の入力端子に電気的に接続される。バッファ１１７の出力端子は、プルダウントランジスタ１２０のゲートに電気的に接続される。プルダウントランジスタ１２０のドレインは、各スレーブ２０が備える第２の割り込み端子２０ｃに電気的に接続される。プルダウントランジスタ１２０のソースは、グランド９１に電気的に接続される。プルダウントランジスタ１２０は、プルダウントランジスタ１２０のゲートにオン電位Ｈが与えられた場合は、プルダウントランジスタ１２０のドレインをプルダウントランジスタ１２０のソースと導通させ、第２の割り込み端子２０ｃをグランド９１にプルダウンし、第２の割り込み端子２０ｃに電位Ｌを与える。プルダウントランジスタ１２０は、プルダウントランジスタ１２０のゲートにオフ電位Ｌが与えられた場合は、プルダウントランジスタ１２０のドレインをプルダウントランジスタ１２０のソースと導通させず、第２の割り込み端子２０ｃに電位Ｈを与える。コントローラ１１２は、バッファ１１７を経由してプルダウントランジスタ１２０のゲートにオン電位Ｈ又はオフ電位Ｌを与える。これにより、コントローラ１１２は、各スレーブ２０に、第２の割り込み端子２０ｃから割り込み信号を送信させる。コントローラ１１２は、割り込み要求回路１１１により与えられた電位をプルダウントランジスタ１２０のゲートに与える。このため、第２の割り込み端子２０ｃには、割り込みが発生している場合に、電位Ｌが与えられる。第２の割り込み端子２０ｃには、割り込みが発生していない場合に、電位Ｈが与えられる。電位Ｌ及び電位Ｈは、論理値１及び論理値０を示す。論理値１及び論理値０は、互いに反転している。したがって、第２の割り込み端子２０ｃに与えられる電位により示される論理値は、割り込み要求回路１１１により与えられる電位に示される論理値から反転している。
【0045】
これらにより、第２のクロック端子２０ａは、入力及び出力の両方に用いることができる。また、第２のデータ端子２０ｂは，入力及び出力の両方に用いることができる。また、第２の割り込み端子２０ｃは、出力に用いることができる。
【0046】
第２のデータ端子２１ｂ，２２ｂ及び２３ｂは、オープンドレイン出力である。第２のデータ端子２１ｂ，２２ｂ及び２３ｂは、共通のデータバス３２に接続される。このため、データバス３２は、第２のデータ端子２１ｂ，２２ｂ及び２３ｂを互いにワイヤードＯＲ接続する。このため、第２のデータ端子２１ｂ，２２ｂ及び２３ｂのいずれかに電位Ｌが与えられた場合は、第１のデータ端子１１ｂ並びに第２のデータ端子２１ｂ，２２ｂ及び２３ｂの全部に電位Ｌが与えられる。この点は、第２のデータ端子２１ｂ，２２ｂ及び２３ｂがオープンコレクタ出力であっても同様である。
【0047】
第２の割り込み端子２１ｃ，２２ｃ及び２３ｃは、オープンドレイン出力である。第２の割り込み端子２１ｃ，２２ｃ及び２３ｃは、共通の割り込みバス３３に接続される。このため、割り込みバス３３は、第２の割り込み端子２１ｃ，２２ｃ及び２３ｃを互いにワイヤードＯＲ接続する。このため、第２の割り込み端子２１ｃ，２２ｃ及び２３ｃのいずれかに電位Ｌが与えられた場合は、第１の割り込み端子１１ｃ並びに第２の割り込み端子２１ｃ，２２ｃ及び２３ｃの全部に電位Ｌが与えられる。この点は、第２の割り込み端子２１ｃ，２２ｃ及び２３ｃがオープンコレクタ出力であっても同様である。
【0048】
１．５ スレーブのコントローラ
図４は、第１実施形態の電子機器に備えられる各スレーブに備えられる割り込み要求回路及びコントローラのブロック図である。
図４は、第１実施形態の電子機器に備えられる各スレーブに備えられる割り込み要求回路及びコントローラのブロック図である。
【0049】
図４に図示されるように、各スレーブ２０に備えられるコントローラ１１２は、ＭＳＡ出力部１６１、エンコーダ１６２及びインターフェース１６３を備える。インターフェース１６３は、レジスタ１８１を備える。
【0050】
ＭＳＡ出力部１６１は、各スレーブ２０が有するＭＳＡ２０１を出力する。各スレーブ２０が有するＭＳＡ２０１は、他のスレーブが有するＭＳＡと異なる、各スレーブ２０に固有の識別子である。出力されるＭＳＡ２０１は、複数のビットを含むビット列である。第１実施形態においては、複数のビットは、８つのビットである。ＭＳＡ２０１を出力するＭＳＡ出力部１６１は、各スレーブ２０に固有の識別子を出力する識別子出力部の例である。このため、コントローラ１１２が、ＭＳＡ出力部１６１に代えて、ＭＳＡ２０１以外の識別子を出力する識別子出力部を備えてもよい。ＭＳＡ２０１以外の識別子は、各スレーブ２０に備えられるワンタイムプログラマブル（ＯＴＰ）メモリに記憶させられた値、各スレーブ２０に備えられる端子に与えられる電位を示す値等である。ただし、ＭＳＡ２０１は、ＭＳＡ２０１以外の識別子と比較して、効率的に設定することができ、電子機器１を構成する回路を簡単にすることができる。
【0051】
エンコーダ１６２は、出力されたＭＳＡ２０１に応じて、与えられた電位１４１を、割り込みステータス２０２にエンコードする。エンコードにより得られる割り込みステータス２０２は、複数のビットを含むビット列である。第１実施形態においては、複数のビットは、８つのビットである。割り込みステータス２０２は、各スレーブ２０において割り込みが発生しているか否かを示すビットを含む。当該ビットの値は、割り込み要求回路１１１により与えられた電位１４１を示す値から反転している。このため、当該ビットの値が０であることは、割り込みが発生していることを示す。当該ビットの値が１であることは、割り込みが発生していないことを示す。エンコーダ１６２は、ＭＳＡ２０１に基づいて、割り込みが発生しているか否かを示すビットの位置を変更する。これにより、当該位置により、割り込みが発生している割り込みスレーブを特定することができる。エンコーダ１６２は、ＭＳＡ２０１に含まれる複数のビットの一部に基づいて、当該位置を変更する。例えば、エンコーダ１６２は、複数のビットに含まれる下位の３ビットに基づいて、当該位置を変更する。これにより、電位１４１を効率的にエンコードすることができ、電子機器１を構成する回路を簡単にすることができる。エンコーダ１６２は、割り込みステータス２０２をレジスタ１８１に設定する。
【0052】
インターフェース１６３は、バッファ１１３，１１４，１１５及び１１６に電気的に接続される。インターフェース１６３は、各スレーブ２０が有するＧＡ及びリード要求を示すデータ信号が第２のデータ端子２０ｂで受信されるのに応答して、各スレーブ２０に、レジスタ１８１に設定された割り込みステータス２０２を示すデータ信号を第２のデータ端子２０ｂから送信させる。インターフェース１６３は、Ｉ２Ｃインターフェースである。
【0053】
【0054】
図５Ａから図５Ｄまでに示されるように、割り込みステータス２０２は、第１のビット２２１、第２のビット２２２、第３のビット２２３、第４のビット２２４、第５のビット２２５、第６のビット２２６、第７のビット２２７及び第８のビット２２８を含む。第１のビット２２１、第２のビット２２２、第３のビット２２３、第４のビット２２４、第５のビット２２５、第６のビット２２６、第７のビット２２７及び第８のビット２２８は、記載された順に上位から下位へ配列される。エンコーダ１６２は、各スレーブ２０が有するＭＳＡ２０１の下位の３ビットの値と一致する回数だけ、各スレーブ２０において割り込みが発生しているか否かを示すビットを、最下位の第８のビット２２８から上位へシフトする。これにより、エンコーダ１６２は、当該値に基づいて当該位置を変更する。他の方法により、当該値に基づいて当該位置が変更されてもよい。
【0055】
各スレーブ２０は、マスタ１１によりＭＳＡ２０１が付与されていない場合は、ＭＳＡ［００ｈ］を有する。このため、マスタ１１により各スレーブ２０にＭＳＡ２０１が付与されていない場合でもエンコーダ１６２がＭＳＡ２０１に応じて電位１４１を割り込みステータス２０２にエンコードするときは、第１のスレーブ２１、第２のスレーブ２２及び第３のスレーブ２３により得られる割り込みステータス２０２においては、ＭＳＡ［００ｈ］の下位の３ビットの値「０ｘ０」に対応する第８のビット２２８が、第１のスレーブ２１、第２のスレーブ２２及び第３のスレーブ２３において割り込みが発生しているか否かを示す。例えば、図５Ａに示されるように、第１のスレーブ２１、第２のスレーブ２２及び第３のスレーブ２３がＧＡ２００（ＧＡ「０ｘ２９」）を有するが、第１のスレーブ２１、第２のスレーブ２２及び第３のスレーブ２３にＭＳＡ２０１が付与されていない場合は、第１のスレーブ２１、第２のスレーブ２２及び第３のスレーブ２３により得られる割り込みステータス２０２においては、共通の第８のビット２２８が、第１のスレーブ２１、第２のスレーブ２２及び第３のスレーブ２３において割り込みが発生しているか否かを示す。一方、マスタ１１により各スレーブ２０にＭＳＡ２０１が付与されていない場合はエンコーダ１６２が電位１４１を割り込みステータス２０２にエンコードしないときは、第１のスレーブ２１、第２のスレーブ２２及び第３のスレーブ２３により得られる割り込みステータス２０２は、第１のスレーブ２１、第２のスレーブ２２及び第３のスレーブ２３において割り込みが発生しているか否かを示すビットを含まない。
【0056】
図５Ｂに示されるように、第１のスレーブ２１にＭＳＡ２０１（ＭＳＡ「０ｘ４０」）が付与された場合は、第１のスレーブ２１に備えられるエンコーダ１６２は、第１のスレーブ２１に付与されたＭＳＡ「０ｘ４０」の下位の３ビットの値「０ｘ０」と一致する回数である０回だけ、第１のスレーブ２１において割り込みが発生しているか否かを示すビットを、最下位の第８のビット２２８から上位へシフトする。すなわち、当該ビットを、最下位の第８のビット２２８からシフトしない。このため、第１のスレーブ２１により得られる割り込みステータス２０２においては、最下位の第８のビット２２８が、第１のスレーブ２１において割り込みが発生しているか否かを示す。
【0057】
図５Ｃに示されるように、第２のスレーブ２２にＭＳＡ２０１（ＭＳＡ「０ｘ４１」）がさらに付与された場合は、第２のスレーブ２２に備えられるエンコーダ１６２は、第２のスレーブ２２に付与されたＭＳＡ「０ｘ４１」の下位の３ビットの値「０ｘ１」と一致する回数である１回だけ、第２のスレーブ２２において割り込みが発生しているか否かを示すビットを、最下位の第８のビット２２８から上位へシフトする。このため、第２のスレーブ２２により得られる割り込みステータス２０２においては、最下位の第８のビット２２８より１桁上位の第７のビット２２７が、第２のスレーブ２２において割り込みが発生しているか否かを示す。
【0058】
図５Ｄに示されるように、第３のスレーブ２３にＭＳＡ２０１（ＭＳＡ「０ｘ４２」）がさらに付与された場合は、第３のスレーブ２３に備えられるエンコーダ１６２は、第３のスレーブ２３に付与されたＭＳＡ「０ｘ４２」の下位の３ビットの値「０ｘ２」と一致する回数である２回だけ、第３のスレーブ２３において割り込みが発生しているか否かを示すビットを、最下位の第８のビット２２８から上位へシフトする。このため、第３のスレーブ２３により得られる割り込みステータス２０２においては、最下位の第８のビット２２８より２桁上位の第６のビット２２６が、第３のスレーブ２３において割り込みが発生しているか否かを示す。
【0059】
図５Ｂから図５Ｄまでに示されるように、第１のスレーブ２１、第２のスレーブ２２及び第３のスレーブ２３において割り込みが発生しているか否かをそれぞれ示す第８のビット２２８、第７のビット２２７及び第６のビット２２６の位置は、互いに異なる。このため、第１のスレーブ２１、第２のスレーブ２２及び第３のスレーブ２３により得られる割り込みステータス２０２からは、第１のスレーブ２１、第２のスレーブ２２及び第３のスレーブ２３において割り込みが発生しているか否かをそれぞれ特定することができる。このことは、第１のスレーブ２１、第２のスレーブ２２及び第３のスレーブ２３により得られた割り込みステータス２０２が論理和により重ねられても、同様である。マスタ１１は、このことを利用して、第１のスレーブ２１、第２のスレーブ２２及び第３のスレーブ２３において割り込みが発生しているか否かを特定する。
【0060】
マスタ１１が１回のリード要求により割り込みが発生しているか否かを特定することができるスレーブの数は、マスタ１１と各スレーブ２０との間で行われる通信のビット数に依存する。例えば、マスタ１１と各スレーブ２０との間で行われる通信のビット数が８ビットである場合は、マスタ１１が割り込みが発生しているか否かを特定することができるスレーブの数は、８つである。
【0061】
１．７ 割り込みステータスの値
図６は、第１実施形態の電子機器に備えられるスレーブに付与されたＭＳＡ、当該スレーブにおいて割り込みが発生していない場合の割り込みステータスの値、及び当該スレーブにおいて割り込みが発生している場合の割り込みステータスの値の関係を示すテーブルである。
図６は、第１実施形態の電子機器に備えられるスレーブに付与されたＭＳＡ、当該スレーブにおいて割り込みが発生していない場合の割り込みステータスの値、及び当該スレーブにおいて割り込みが発生している場合の割り込みステータスの値の関係を示すテーブルである。
【0062】
上述したように、各スレーブ２０により得られた割り込みステータス２０２に含まれる、割り込みが発生しているか否かを示すビットは、各スレーブ２０に付与されたＭＳＡ２０１の下位の３ビットの値と一致する回数だけ、最下位の第８のビット２２８から上位へシフトされる。このため、図６に示されるように、各スレーブ２０に付与されたＭＳＡ２０１が「０ｘ４０」、「０ｘ４１」、「０ｘ４２」、「０ｘ４３」、「０ｘ４４」、「０ｘ４５」、「０ｘ４６」及び「０ｘ４７」である場合は、各スレーブ２０において割り込みが発生しているか否かを示すビットは、それぞれ、第８のビット２２８、第７のビット２２７、第６のビット２２６、第５のビット２２５、第４のビット２２４、第３のビット２２３、第２のビット２２２及び第１のビット２２１となる。これにより、第８のビット２２８、第７のビット２２７、第６のビット２２６、第５のビット２２５、第４のビット２２４、第３のビット２２３、第２のビット２２２及び第１のビット２２１が、ＭＳＡ「０ｘ４０」、「０ｘ４１」、「０ｘ４２」、「０ｘ４３」、「０ｘ４４」、「０ｘ４５」、「０ｘ４６」、「０ｘ４７」及び「０ｘ４８」にそれぞれ対応づけられる。
【0063】
各スレーブ２０により得られた割り込みステータス２０２に含まれる、割り込みが発生しているか否かを示すビットは、各スレーブ２０において割り込みが発生している場合は、値「０」を有する。当該ビットは、各スレーブ２０において割り込みが発生していない場合は、値「１」を有する。各スレーブ２０により得られた割り込みステータス２０２に含まれる、当該ビット以外のビットは、値「１」を有する。
【0064】
このため、各スレーブ２０において割り込みが発生していない場合は、各スレーブ２０により得られた割り込みステータス２０２に含まれる８つのビットの全部が、値「１」を有する。各スレーブ２０において割り込みが発生している場合は、当該８つのビットのうちの１つのビットが、値「０」を有し、当該８つのビットのうちの７つのビットが、値「１」を有する。このため、値「０」を有するビットの有無から割り込みが発生しているか否かを特定することができる。また、値「０」を有するビットの位置から割り込みが発生している割り込みスレーブを特定することができる。
【0065】
【0066】
図７Ａに図示されるように、ステップＳ１においては、マスタ１１が、第１のデータ端子１１ｂから、第７の信号３７１を送信する。送信される第７の信号３７１は、第１のスレーブ２１に付与されるＭＳＡ２０１（ＭＳＡ「０ｘ４０」）を示す。データバス３２は、第１のデータ端子１１ｂから第２のデータ端子２１ｂまで、送信された第７の信号３７１を伝送する。第１のスレーブ２１は、第２のデータ端子２１ｂで、伝送されてきた第７の信号３７１を受信する。これにより、マスタ１１は、第１のスレーブ２１に付与されるＭＳＡ「０ｘ４０」を示す第７の信号３７１を第１のスレーブ２１へ送信する。第１のスレーブ２１は、受信した第７の信号３７１により示されるＭＳＡ「０ｘ４０」を第１のスレーブ２１のＭＳＡに設定する。
【0067】
続くステップＳ２においては、マスタ１１が、第１のデータ端子１１ｂから、第７の信号３７２を送信する。送信される第７の信号３７２は、第２のスレーブ２２に付与されるＭＳＡ２０１（ＭＳＡ「０ｘ４１」）を示す。データバス３２は、第１のデータ端子１１ｂから第２のデータ端子２２ｂまで、送信された第７の信号３７２を伝送する。第２のスレーブ２２は、第２のデータ端子２２ｂで、伝送されてきた第７の信号３７２を受信する。これにより、マスタ１１は、第２のスレーブ２２に付与されるＭＳＡ「０ｘ４１」を示す第７の信号３７２を第２のスレーブ２２へ送信する。第２のスレーブ２２は、受信した第７の信号３７２により示されるＭＳＡ「０ｘ４１」を第２のスレーブ２２のＭＳＡに設定する。
【0068】
続くステップＳ３においては、マスタ１１が、第１のデータ端子１１ｂから、第７の信号３７３を送信する。送信される第７の信号３７３は、第３のスレーブ２３に付与されるＭＳＡ２０１（ＭＳＡ「０ｘ４２」）を示す。データバス３２は、第１のデータ端子１１ｂから第２のデータ端子２３ｂまで、送信された第７の信号３７３を伝送する。第３のスレーブ２３は、第２のデータ端子２３ｂで、伝送されてきた第７の信号３７３を受信する。これにより、マスタ１１は、第３のスレーブ２３に付与されるＭＳＡ「０ｘ４２」を示す第７の信号３７３を第３のスレーブ２３へ送信する。第３のスレーブ２３は、受信した第７の信号３７３により示されるＭＳＡ「０ｘ４２」を第３のスレーブ２３のＭＳＡに設定する。
【0069】
ステップＳ１からＳ３までにおけるＭＳＡの設定は、任意の方法により行うことができる。例えば、ＭＳＡの設定は、デイジーチェーン方式（Daisy-Chain方式）、イネーブル（En）方式、ヒューズトリム（Fuse_trim）方式等により行うことができる。これらのうち、デイジーチェーン方式によるＭＳＡの設定の例については、後述する。
【0070】
図７Ｂに示されるように、続くステップＳ４においては、スレーブ２１，２２及び２３に含まれる、割り込みが発生している割り込みスレーブである第２のスレーブ２２及び第３のスレーブ２３が、第２の割り込み端子２２ｃ及び２３ｃから、第３の信号３３２及び３３３をそれぞれ送信する。送信される第３の信号３３２及び３３３は、それぞれ、第２のスレーブ２２及び第３のスレーブ２３において割り込みが発生していることを示す割り込み信号である。割り込みバス３３は、第２の割り込み端子２２ｃ及び２３ｃから第１の割り込み端子１１ｃまで、送信された第３の信号３３２及び３３３をそれぞれ伝送する。マスタ１１は、第１の割り込み端子１１ｃで、伝送されてきた第３の信号３３２及び３３３を受信する。これにより、第２のスレーブ２２及び第３のスレーブ２３は、第３の信号３３２及び３３３をマスタ１１へそれぞれ送信する。第２の割り込み端子２１ｃ，２２ｃ及び２３ｃは、割り込みバス３３によりワイヤードＯＲ接続されている。このため、スレーブ２１，２２及び２３のいずれかにおいて割り込みが発生している場合は、どのスレーブにおいて割り込みが発生しているかにかかわらず、第１の割り込み端子１１ｃ、第２の割り込み端子２１ｃ，２２ｃ及び２３ｃ並びに割り込みバス３３に電位Ｌが与えられる。このため、マスタ１１は、割り込み信号を受信した場合に、スレーブ２１，２２及び２３のいずれかにおいて割り込みが発生していることを特定することができるが、どのスレーブにおいて割り込みが発生しているのかを特定することはできない。
【0071】
続くステップＳ５においては、マスタ１１が、第３の信号３３２及び３３３を受信するのに応答して、第１のデータ端子１１ｂから、第４の信号３４０を送信する。送信される第４の信号３４０は、ＧＡ２００（ＧＡ「０ｘ２９」）及びリード要求２５０を示す。データバス３２は、第１のデータ端子１１ｂから第２のデータ端子２１ｂ，２２ｂ及び２３ｂまで、第４の信号３４０を伝送する。これにより、マスタ１１は、第３の信号３３２及び３３３を受信するのに応答して、第４の信号３４０をスレーブ２１，２２及び２３へ送信する。
【0072】
続くステップＳ６においては、スレーブ２１，２２及び２３が、第４の信号３４０を受信するのに応答して、第２のデータ端子２１ｂ，２２ｂ及び２３ｂから第１の信号３１１，３１２及び３１３をそれぞれ送信する。送信される第１の信号３１１，３１２及び３１３は、スレーブ２１，２２及び２３により得られた割り込みステータス２０２（割り込みステータス「１１１１１１１１」、「１１１１１１０１」及び「１１１１１０１１」）をそれぞれ示す。
【0073】
スレーブ２１，２２及び２３は、第１の信号３１１，３１２及び３１３を同時に送信する。データバス３２は、第２のデータ端子２１ｂ，２２ｂ及び２３ｂをワイヤードＯＲ接続する。このため、データバス３２は、同時に送信された複数の第１の信号３１１，３１２及び３１３を重ね合わせて第２の信号３２０を生成し、第１のデータ端子１１ｂまで、生成した第２の信号３２０を伝送する。マスタ１１は、第１のデータ端子１１ｂで、伝送されてきた第２の信号３２０を受信する。第２の信号３２０により示される、重ねあわされた割り込みステータス２５１（重ねあわされた割り込みステータス「１１１１１００１」）に含まれる第ｉのビットの値は、第１の信号３１１，３１２及び３１３によりそれぞれ示される割り込みステータス２０２（割り込みステータス「１１１１１１１１」、「１１１１１１０１」及び「１１１１１０１１」）に含まれる第ｉのビットの値の論理和となる。例えば、重ねあわされた割り込みステータス「１１１１１００１」に含まれる第７のビット２２７の値「０」は、第１の信号３１１，３１２及び３１３によりそれぞれ示される割り込みステータス「１１１１１１１１」、「１１１１１１０１」及び「１１１１１０１１」に含まれる第７のビットの値「１」、「０」及び「１」の論理和となる。
【0074】
マスタ１１は、重ねあわされた割り込みステータス２５１（重ねあわされた割り込みステータス「１１１１１００１」）に含まれる、割り込みが発生していることを示す値「０」を有する第７のビット２２７及び第６のビット２２６が対応づけられたＭＳＡ「０ｘ４１」及びＭＳＡ「０ｘ４２」が付与された第２のスレーブ２２及び第３のスレーブ２３が、割り込みが発生している割り込みスレーブであると判定する。これにより、マスタ１１は、第２の信号３２０に基づいて、割り込みが発生している割り込みスレーブを特定する。マスタ１１は、第２の信号３２０を１回受信するだけで、割り込みスレーブを特定することができる。これにより、割り込みスレーブを短時間で特定することができる。
【0075】
図７Ｃに示されるように、続くステップＳ７においては、マスタ１１が、第１のデータ端子１１ｂから、第５の信号３５２を送信する。送信される第５の信号３５２は、割り込みが発生している割り込みスレーブであると判定された第２のスレーブ２２に付与されたＭＳＡ２０１（ＭＳＡ「０ｘ４１」）及び測定値の読み出しの要求２５２を示す。データバス３２は、第１のデータ端子１１ｂから第２のデータ端子２１ｂ，２２ｂ及び２３ｂまで、送信された第５の信号３５２を伝送する。これにより、マスタ１１は、第５の信号３５２をスレーブ２１，２２及び２３へ送信する。
【0076】
続くステップＳ８においては、各スレーブ２０が、第２のデータ端子２０ｂで、伝送されてきた第５の信号３５２を受信し、受信した第５の信号３５２により示されるＭＳＡ２０１（ＭＳＡ「０ｘ４１」）が各スレーブ２０に付与されたＭＳＡと一致する場合に、第２のデータ端子２０ｂから、第６の信号３６２を送信する。各スレーブ２０は、受信した第５の信号３５２により示されるＭＳＡ「０ｘ４１」が各スレーブ２０が有するＭＳＡと一致しない場合に、第６の信号３６２を送信しない。これにより、第５の信号３５２により示されるＭＳＡ「０ｘ４１」と一致するＭＳＡ「０ｘ４１」を有し、割り込みが発生している割り込みスレーブであると判定された第２のスレーブ２２は、第２のデータ端子２２ｂで、第５の信号３５２を受信する。第２のスレーブ２２は、第５の信号３５２を受信するのに応答して、第２のデータ端子２２ｂから、第６の信号３６２を送信する。送信される第６の信号３６２は、第２のスレーブ２２により測定された測定値２６２を示す。データバス３２は、第２のデータ端子２２ｂから第１のデータ端子１１ｂまで、送信された第６の信号３６２を伝送する。マスタ１１は、第１のデータ端子１１ｂで、伝送されてきた第６の信号３６２を受信する。これにより、第２のスレーブ２２は、送信された第５の信号３５２を受信するのに応答して、第６の信号３６２をマスタ１１へ送信する。マスタ１１は、第１のデータ端子１１ｂで、送信された第６の信号３６２を受信する。これより、マスタ１１は、第２のスレーブ２２により取得された測定値２６２を取得することができる。
【0077】
続くステップＳ９においては、マスタ１１が、第１のデータ端子１１ｂから、第５の信号３５３を送信する。送信される第５の信号３５３は、割り込みが発生している割り込みスレーブであると判定された第３のスレーブ２３に付与されたＭＳＡ２０１（ＭＳＡ「０ｘ４２」）及び測定値の読み出しの要求２５２を示す。データバス３２は、第１のデータ端子１１ｂから第２のデータ端子２１ｂ，２２ｂ及び２３ｂまで、送信された第５の信号３５３を伝送する。これにより、マスタ１１は、第５の信号３５３をスレーブ２１，２２及び２３へ送信する。
【0078】
続くステップＳ１０においては、各スレーブ２０が、第２のデータ端子２０ｂで、伝送されてきた第５の信号３５３を受信し、受信した第５の信号３５３により示されるＭＳＡ２０１（ＭＳＡ「０ｘ４２」）が各スレーブ２０に付与されたＭＳＡと一致する場合に、第２のデータ端子２０ｂから、第６の信号３６３を送信する。各スレーブ２０は、受信した第５の信号３５３により示されるＭＳＡ「０ｘ４２」が各スレーブ２０が有するＭＳＡと一致しない場合に、第６の信号３６３を送信しない。これにより、第５の信号３５３により示されるＭＳＡ「０ｘ４２」と一致するＭＳＡ「０ｘ４２」を有し、割り込みが発生している割り込みスレーブであると判定された第３のスレーブ２３は、第２のデータ端子２３ｂで、第５の信号３５３を受信し、第５の信号３５３を受信するのに応答して、第２のデータ端子２３ｂから、第６の信号３６３を送信する。送信される第６の信号３６３は、第３のスレーブ２３により測定された測定値２６３を示す。データバス３２は、第２のデータ端子２３ｂから第１のデータ端子１１ｂまで、送信された第６の信号３６３を伝送する。マスタ１１は、第１のデータ端子１１ｂで、伝送されてきた第６の信号３６３を受信する。これにより、第３のスレーブ２３は、送信された第５の信号３５３を受信するのに応答して、第６の信号３６３をマスタ１１へ送信する。マスタ１１は、第１のデータ端子１１ｂで、送信された第６の信号３６３を受信する。これより、マスタ１１は、第３のスレーブ２３により取得された測定値２６３を取得することができる。
【0079】
１．９ クロックバス、データバス、第１のデータ端子及び第２のデータ端子に与えられる電位の波形
図８は、第１実施形態の電子機器に備えられるクロックバス、データバス、第１のデータ端子及び第２のデータ端子に与えられる電位の波形を示すタイミングチャートである。当該タイミングチャートは、図７Ｂに示されるステップＳ５及びＳ６における電位の波形を示す。
図８は、第１実施形態の電子機器に備えられるクロックバス、データバス、第１のデータ端子及び第２のデータ端子に与えられる電位の波形を示すタイミングチャートである。当該タイミングチャートは、図７Ｂに示されるステップＳ５及びＳ６における電位の波形を示す。
【0080】
図８に示されるように、マスタ１１は、スタート４０１において、第１のクロック端子１１ａ及びクロックバス３１に電位Ｈを与える。マスタ１１は、第１のクロック端子１１ａ及びクロックバス３１に電位Ｈを与えている間に、第１のデータ端子１１ｂ及びデータバス３２に電位Ｌを与える。これにより、マスタ１１は、スタートコンディションをスレーブ２１，２２及び２３に発行する。これにより、マスタ１１とスレーブ２１，２２及び２３との間の通信が開始される。
【0081】
続いて、マスタ１１は、第１のクロック端子１１ａ及びクロックバス３１に電位Ｌ及び電位Ｈを交互に繰り返し与える。これにより、マスタ１１は、クロック信号４２１を送信する。送信されるクロック信号４２１は、第１のクロックパルス５０１から第１８のクロックパルス５１８までを含む。
【0082】
続いて、マスタ１１は、ストップ４０２において、第１のクロック端子１１ａ及びクロックバス３１に電位Ｈを与える。マスタ１１は、第１のクロック端子１１ａ及びクロックバス３１に電位Ｈを与えている間に、第１のデータ端子１１ｂ及びデータバス３２に電位Ｈを与える。これにより、マスタ１１は、ストップコンディションをスレーブ２１，２２及び２３に発行する。これにより、マスタ１１とスレーブ２１，２２及び２３との間の通信が停止される。
【0083】
マスタ１１は、第１のクロックパルス５０１から第７のクロックパルス５０７までに同期して、第１のデータ端子１１ｂ及びデータバス３２に、ＧＡ２００に含まれる第１のビットから第７のビットまでの値を示す電位をそれぞれ与える。また、マスタ１１は、第８のクロックパルス５０８に同期して、第１のデータ端子１１ｂ及びデータバス３２にリード要求２５０（Ｒ）を示す電位Ｈを与える。これにより、マスタ１１は、ＧＡ２００及びリード要求２５０を示す第４の信号３４０をスレーブ２１，２２及び２３へ送信する。
【0084】
スレーブ２１，２２及び２３は、送信された第４の信号３４０を正常に受信することができた場合は、第９のクロックパルス５０９に同期して、第２のデータ端子２１ｂ，２２ｂ及び２３ｂにアクノリッジ（ＡＣＫ）を示す電位Ｌをそれぞれ与える。これにより、スレーブ２１，２２及び２３は、第９のクロックパルス５０９に同期して、データバス３２にアクノリッジを示す電位Ｌを与える。スレーブ２１，２２及び２３は、送信された第４の信号３４０を正常に受信することができなかった場合は、第９のクロックパルス５０９に同期して、第２のデータ端子２１ｂ，２２ｂ及び２３ｂにノットアクノリッジ（ＮＡＣＫ）を示す電位Ｈをそれぞれ与える。これにより、スレーブ２１，２２及び２３は、第９のクロックパルス５０９に同期して、データバス３２にノットアクノリッジを示す電位Ｈを与える。ここでは、スレーブ２１，２２及び２３が、第４の信号３４０を正常に受信することができたとする。
【0085】
第１のスレーブ２１は、第１０のクロックパルス５１０から第１７のクロックパルス５１７までに同期して、第２のデータ端子２１ｂ及びデータバス３２に、割り込みステータス２０２（割り込みステータス「１１１１１１１１」）に含まれる第１のビット２２１から第８のビット２２８までの値を示す電位をそれぞれ与える。第２のスレーブ２２は、第１０のクロックパルス５１０から第１７のクロックパルス５１７までに同期して、第２のデータ端子２２ｂ及びデータバス３２に、割り込みステータス２０２（割り込みステータス「１１１１１１０１」）に含まれる第１のビット２２１から第８のビット２２８までの値を示す電位をそれぞれ与える。第３のスレーブ２３は、第１０のクロックパルス５１０から第１７のクロックパルス５１７までに同期して、第２のデータ端子２３ｂ及びデータバス３２に、割り込みステータス２０２（割り込みステータス「１１１１１０１１」）に含まれる第１のビット２２１から第８のビット２２８までの値を示す電位をそれぞれ与える。これにより、スレーブ２１，２２及び２３は、割り込みステータス「１１１１１１１１」、「１１１１１１０１」及び「１１１１１０１１」を示す第１の信号３１１，３１２及び３１３をマスタ１１へそれぞれ送信する。割り込みステータス「１１１１１１１１」、「１１１１１１０１」及び「１１１１１０１１」は、リード要求２５０に対して返されるリードデータである。第１のスレーブ２１は、第１７のクロックパルス５１７に同期して、第２のデータ端子２１ｂに、割り込みが発生していないことを示す電位Ｈを与える。第２のスレーブ２２は、第１６のクロックパルス５１６に同期して、第２のデータ端子２２ｂに、割り込みが発生していることを示す電位Ｌを与える。第３のスレーブ２３は、第１５のクロックパルス５１５に同期して、第２のデータ端子２３ｂに、割り込みが発生していることを示す電位Ｌを与える。これにより、スレーブ２２及び２３は、第１５のクロックパルス５１５及び第１６のクロックパルス５１６に同期して、クロックバス３１に、割り込みが発生していることを示す電位Ｌを与え、スレーブ２１は、第１７のクロックパルス５１７に同期して、クロックバス３１に、割り込みが発生していないことを示す電位Ｈを与える。
【0086】
マスタ１１は、伝送されてきた第２の信号３２０を正常に受信することができた場合は、第１８のクロックパルス５１８に同期して、第１のデータ端子１１ｂ及びデータバス３２にノットアクノリッジ（ＮＡＣＫ）を示す電位Ｈを与える。これにより、マスタ１１は、各スレーブ２０にデータバス３２を制御する権限を与えず、各スレーブ２０がさらに信号を送信することを抑止する。
【0087】
１．１０ デイジーチェーン方式によるマルチスレーブアドレスの付与
図９は、デイジーチェーン方式によりマルチスレーブアドレスが付与される場合の第１実施形態の電子機器のブロック図である。
図９は、デイジーチェーン方式によりマルチスレーブアドレスが付与される場合の第１実施形態の電子機器のブロック図である。
【0088】
図９に図示されるように、デイジーチェーン方式によりマルチスレーブアドレスが付与される場合は、電子機器１は、イネーブル配線５３１、第１のデイジーチェーン配線５３２、第２のデイジーチェーン配線５３３及び第３のデイジーチェーン配線５３４を備える。マスタ１１は、第１のイネーブル（ＥＮ）端子１１ｄ及び汎用入出力（ＧＰＩＯ）端子１１ｆを備える。複数のスレーブ２１，２２及び２３は、複数の汎用入出力（ＧＰＩＯ）レジスタ５５１，５５２及び５５３をそれぞれ備え、複数の第２のイネーブル（ＥＮ）端子２１ｄ，２２ｄ及び２３ｄをそれぞれ備え、複数の汎用入出力（ＧＰＩＯ０）端子２１ｅ，２２ｅ及び２３ｅをそれぞれ備え、複数の汎用入出力（ＧＰＩＯ１）端子２１ｆ，２２ｆ及び２３ｆをそれぞれ備える。
【0089】
第１のイネーブル端子１１ｄ並びに第２のイネーブル端子２１ｄ，２２ｄ及び２３ｄは、共通のイネーブル配線５３１に電気的に接続される。これにより、イネーブル配線５３１は、第２のイネーブル端子２１ｄ，２２ｄ及び２３ｄを第１のイネーブル端子１１ｄに電気的に接続する。
【0090】
第１のデイジーチェーン配線５３２は、汎用入出力端子２１ｅを汎用入出力端子１１ｆに電気的に接続する。第２のデイジーチェーン配線５３３は、汎用入出力端子２２ｅを汎用入出力端子２１ｆに電気的に接続する。第３のデイジーチェーン配線５３４は、汎用入出力端子２３ｅを汎用入出力端子２２ｆに電気的に接続する。これらにより、第１のデイジーチェーン配線５３２、第２のデイジーチェーン配線５３３及び第３のデイジーチェーン配線５３４は、マスタ１１、第１のスレーブ２１、第２のスレーブ２２及び第３のスレーブ２３をデイジーチェーン接続する。
【0091】
第２のイネーブル端子２１ｄ，２２ｄ及び２３ｄは、入力に用いることができる。汎用入出力端子２１ｅ，２２ｅ及び２３ｅは、入力に用いることができる。汎用入出力端子２１ｆ，２２ｆ及び２３ｆは、出力に用いることができる。
【0092】
各スレーブ２０が備える第２のイネーブル端子２０ｄに電位Ｌが与えられた場合は、各スレーブ２０は、各スレーブ２０が備える第２のクロック端子２０ａ及び第２のデータ端子２０ｂを用いてデータ信号を送受信することができない。第２のイネーブル端子２０ｄに電位Ｈが与えられた場合は、各スレーブ２０は、第２のクロック端子２０ａ及び第２のデータ端子２０ｂを用いてデータ信号を送受信することができる。
【0093】
各スレーブ２０が備える汎用入出力端子２０ｅに電位Ｌが与えられた場合は、各スレーブ２０のデイジーチェーンモードが無効になる。このため、各スレーブ２０は、第２のクロック端子２０ａ及び第２のデータ端子２０ｂを用いてＭＳＡ２０１の付与を受け付けることができなくなる。汎用入出力端子２０ｅに電位Ｈが与えられた場合は、各スレーブ２０のデイジーチェーンモードが有効になる。このため、各スレーブ２０は、第２のクロック端子２０ａ及び第２のデータ端子２０ｂを用いてＭＳＡ２０１の付与を受け付けることができるようになる。
【0094】
各スレーブ２０は、各スレーブ２０が備える汎用入出力レジスタ５５０に設定された値を示す電位を汎用入出力端子２０ｆに与える。
【0095】
デイジーチェーン方式によりＭＳＡ２０１が付与される場合の初期状態においては、マスタ１１が、第１のイネーブル端子１１ｄ及び汎用入出力端子１１ｆに電位Ｌを与えている。また、汎用入出力レジスタ５５０には、値「０」が設定されている。このため、各スレーブ２０は、汎用入出力端子２０ｆに、値「０」を示す電位Ｌを与えている。このため、第２のイネーブル端子２０ｄ及び汎用入出力端子２０ｅに電位Ｌが与えられている。このため、各スレーブ２０は、第２のクロック端子２０ａ及び第２のデータ端子２０ｂを用いてデータ信号を送受信することができない。また、各スレーブ２０のデイジーチェーンモードは、無効になっている。このため、各スレーブ２０は、第２のクロック端子２０ａ及び第２のデータ端子２０ｂを用いてＭＳＡ２０１の付与を受け付けることができない。
【0096】
続いて、マスタ１１は、第１のイネーブル端子１１ｄ及び汎用入出力端子１１ｆに与える電位を電位Ｌから電位Ｈへ上げる。これにより、イネーブル配線５３１及び第２のイネーブル端子２０ｄに電位Ｈが与えられる。また、第１のデイジーチェーン配線５３２及び汎用入出力端子２１ｅに電位Ｈが与えられる。これにより、第１のスレーブ２１は、第２のクロック端子２１ａ及び第２のデータ端子２１ｂを用いてデータ信号を送受信することができるようになる。また、第１のスレーブ２１のデイジーチェーンモードが有効になる。このため、第１のスレーブ２１は、第２のクロック端子２１ａ及び第２のデータ端子２１ｂを用いてＭＳＡ２０１の付与を受け付けることができるようになる。
【0097】
続いて、マスタ１１は、ＧＡ２００（ＧＡ「０ｘ２９」）及び第１のスレーブ２１に付与されるＭＳＡ２０１（ＭＳＡ「０ｘ４０」）を示す第７の信号３７１を第１のスレーブ２１へ送信する。
【0098】
続いて、第１のスレーブ２１は、データ信号を送受信するのに用いることができるようになった第２のデータ端子２１ｂで、送信されたＭＳＡ２０１（ＭＳＡ「０ｘ４０」）を示す第７の信号３７１を受信する。第１のスレーブ２１は、受信した第７の信号３７１により示されるＭＳＡ「０ｘ４０」を第１のスレーブ２１のＭＳＡに設定する。
【0099】
続いて、マスタ１１は、汎用入出力端子１１ｆに与える電位を電位Ｈから電位Ｌへ下げる。これにより、第１のデイジーチェーン配線５３２及び汎用入出力端子２１ｅに電位Ｌが与えられる。これにより、第１のスレーブ２１のデイジーチェーンモードが無効になる。このため、第１のスレーブ２１は、第２のクロック端子２１ａ及び第２のデータ端子２１ｂを用いてＭＳＡ２０１の付与を受け付けることができなくなる。
【0100】
続いて、第１のスレーブ２１は、汎用入出力レジスタ５５１に値「１」を設定する。これにより、第１のスレーブ２１は、汎用入出力レジスタ５５１に設定された値「１」を示す電位Ｈを汎用入出力端子２１ｆに与える。これにより、第２のデイジーチェーン配線５３３及び汎用入出力端子２２ｅに電位Ｈが与えられる。これにより、第２のスレーブ２２のデイジーチェーンモードが有効になる。このため、第２のスレーブ２２は、第２のクロック端子２２ａ及び第２のデータ端子２２ｂを用いてＭＳＡ２０１の付与を受け付けることができるようになる。
【0101】
続いて、マスタ１１は、ＧＡ２００（ＧＡ「０ｘ２９」）及び第２のスレーブ２２に付与されるＭＳＡ２０１（ＭＳＡ「０ｘ４１」）を示す第７の信号３７２を第２のスレーブ２２へ送信する。
【0102】
続いて、第２のスレーブ２２は、データ信号を送受信するのに用いることができるようになった第２のデータ端子２２ｂで、送信されたＭＳＡ２０１（ＭＳＡ「０ｘ４１」）を示す第７の信号３７２を受信する。第２のスレーブ２２は、受信した第７の信号３７２により示されるＭＳＡ「０ｘ４１」を第２のスレーブ２２のＭＳＡに設定する。
【0103】
続いて、第２のスレーブ２２は、汎用入出力レジスタ５５２に値「１」を設定する。これにより、第２のスレーブ２２は、汎用入出力レジスタ５５２に設定された値「１」を示す電位Ｈを汎用入出力端子２２ｆに与える。これにより、第３のデイジーチェーン配線５３４及び汎用入出力端子２３ｅに電位Ｈが与えられる。これにより、第３のスレーブ２３のデイジーチェーンモードが有効になる。このため、第３のスレーブ２３は、第２のクロック端子２３ａ及び第２のデータ端子２３ｂを用いてＭＳＡ２０１の付与を受け付けることができるようになる。
【0104】
続いて、マスタ１１は、ＧＡ２００（ＧＡ「０ｘ２９」）及び第３のスレーブ２３に付与されるＭＳＡ２０１（ＭＳＡ「０ｘ４２」）を示す第７の信号３７３を第３のスレーブ２３へ送信する。
【0105】
続いて、第３のスレーブ２３は、データ信号を送受信するのに用いることができるようになった第２のデータ端子２３ｂで、送信されたＭＳＡ２０１（ＭＳＡ「０ｘ４２」）を示す第７の信号３７３を受信する。第３のスレーブ２３は、受信した第７の信号３７３により示されるＭＳＡ「０ｘ４２」を第３のスレーブ２３のＭＳＡに設定する。
【0106】
これにより、第１のスレーブ２１、第２のスレーブ２２及び第３のスレーブ２３へのＭＳＡ２０１（ＭＳＡ「０ｘ４０」、ＭＳＡ「０ｘ４１」及びＭＳＡ「０ｘ４２」）の付与が完了する。
【0107】
本開示は、実施の形態に限定されるものではなく、上記実施の形態で示した構成と実質的に同一の構成、同一の作用効果を奏する構成又は同一の目的を達成することができる構成で置き換えてもよい。
【符号の説明】
【0108】
１ 電子機器、１１ マスタ、１１ａ 第１のクロック端子、１１ｂ 第１のデータ端子、１１ｃ 第１の割り込み端子、１１ｄ 第１のイネーブル端子、１１ｆ 汎用入出力端子、２０，２１，２２，２３ スレーブ、２０ａ，２１ａ，２２ａ，２３ａ 第２のクロック端子、２０ｂ，２１ｂ，２２ｂ，２３ｂ 第２のデータ端子、２０ｃ，２１ｃ，２２ｃ，２３ｃ 第２の割り込み端子、２０ｄ，２１ｄ，２２ｄ，２３ｄ 第２のイネーブル端子、２０ｅ，２１ｅ，２２ｅ，２３ｅ 汎用入出力端子、２０ｆ，２１ｆ，２２ｆ，２３ｆ 汎用入出力端子、３１ クロックバス、３２ データバス、３３ 割り込みバス、４１，４２，４３ プルアップ抵抗、５１ 電源線、７１ コントローラ、７２，７３，７４，７５ バッファ、７６，７７ プルダウントランジスタ、９１ グランド、１１１ 割り込み要求回路、１１２ コントローラ、１１３，１１４，１１５，１１６，１１７ バッファ、プルダウントランジスタ１１８，１１９，１２０、１４１ 電位、１６１ マルチスレーブアドレス（ＭＳＡ）出力部、１６２ エンコーダ、１６３ インターフェース、１８１ レジスタ、２００ グローバルアドレス（ＧＡ）、２０１ ＭＳＡ、２０２ 割り込みステータス、２２１ 第１のビット、２２２ 第２のビット、２２３ 第３のビット、２２４ 第４のビット、２２５ 第５のビット、２２６ 第６のビット、２２７ 第７のビット、２２８ 第８のビット、２５０ リード要求、２５１ 重ねあわされた割り込みステータス、２５２ 測定値の読み出しの要求、２６２ 測定値、３１１，３１２，３１３ 第１の信号、３２０ 第２の信号、３３２ 第３の信号、３３３ 第３の信号、３４０ 第４の信号、３５２，３５３ 第５の信号、３６２，３６３ 第６の信号、３７１，３７２，３７３ 第７の信号、４０１ スタート、４０２ ストップ、４２１ クロック信号、５０１ 第１のクロックパルス、５０２ 第２のクロックパルス、５０３ 第３のクロックパルス、５０４ 第４のクロックパルス、５０５ 第５のクロックパルス、５０６ 第６のクロックパルス、５０７ 第７のクロックパルス、５０８ 第８のクロックパルス、５０９ 第９のクロックパルス、５１０ 第１０のクロックパルス、５１１ 第１１のクロックパルス、５１２ 第１２のクロックパルス、５１３ 第１３のクロックパルス、５１４ 第１４のクロックパルス、５１５ 第１５のクロックパルス、５１６ 第１６のクロックパルス、５１７ 第１７のクロックパルス、５１８ 第１８のクロックパルス、５３１ イネーブル配線、５３２ 第１のデイジーチェーン配線、５３３ 第２のデイジーチェーン配線、５３４ 第３のデイジーチェーン配線、５５０，５５１，５５２，５５３ 汎用入出力レジスタ
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図5D】
【図6】
【図7A】
【図7B】
【図7C】
【図8】
【図9】