特開 2024-118819 ＤＣ／ＤＣコンバータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024118819

(43)【公開日】2024-09-02

(54)【発明の名称】ＤＣ／ＤＣコンバータ

(51)【国際特許分類】

   H02M 3/155 20060101AFI20240826BHJP

   H02M 3/07 20060101ALI20240826BHJP

【ＦＩ】

H02M3/155 H

H02M3/07

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2023025341

(22)【出願日】2023-02-21

(71)【出願人】

【識別番号】000000295

【氏名又は名称】沖電気工業株式会社

(74)【代理人】

【識別番号】110001025

【氏名又は名称】弁理士法人レクスト国際特許事務所

(72)【発明者】

【氏名】森▲崎▼ 賢二

【テーマコード（参考）】

5H730

【Ｆターム（参考）】

5H730AS01

5H730BB02

5H730BB11

5H730BB57

5H730DD04

5H730EE59

5H730FD01

5H730FG05

5H730VV01

(57)【要約】

【課題】簡易な構成で且つ入力電圧が低い場合でも動作可能なＤＣ／ＤＣコンバータを提供する。
【解決手段】直流電源からの入力電圧に基づいて出力電圧を生成するＤＣ／ＤＣコンバータであって、直流電源の正極側に一端が接続された第１のコイルと、直流電源の負極側に一端が接続された第２のコイルと、一端が第１のコイルの他端、他端が第２のコイルの他端に夫々接続された入力側コンデンサと、一端が第１のコイルの他端、他端が負荷に夫々接続されたスイッチング素子と、一端がスイッチング素子の他端、他端が所定電位に夫々接続された出力側コンデンサと、第１のコイルの他端に接続され、入力電圧を昇圧してブート出力電圧を生成するブートストラップ回路と、ブート出力電圧を受けてその電圧レベルに応じた電圧値の制御電圧をスイッチング素子の制御端に供給してそのオン及びオフを制御する制御回路と、を有する。
【選択図】図１

【特許請求の範囲】

【請求項1】

直流電源からの入力電圧に基づいて、負荷に供給する出力電圧を生成するＤＣ／ＤＣコンバータであって、
前記直流電源の正極側に一端が接続された第１のコイルと、
前記直流電源の負極側に一端が接続された第２のコイルと、
一端が前記第１のコイルの他端に接続され、他端が前記第２のコイルの他端に接続された入力側コンデンサと、
一端が前記第１のコイルの他端に接続され、他端が前記負荷に接続されたスイッチング素子と、
一端が前記スイッチング素子の他端に接続され、他端が所定電位に接続された出力側コンデンサと、
前記第１のコイルの他端に接続され、前記入力電圧を昇圧してブート出力電圧を生成するブートストラップ回路と、
前記ブート出力電圧を受けて、前記ブート出力電圧の電圧レベルに応じた電圧値を有する制御電圧を前記スイッチング素子の制御端に供給して前記スイッチング素子のオン及びオフを制御する制御回路と、
を有することを特徴とするＤＣ／ＤＣコンバータ。

【請求項2】

前記ブートストラップ回路は、
アノードが前記第１のコイルの他端に接続された第１のダイオードと、
アノードが前記第１のダイオードのカソードに接続された第２のダイオードと、
アノードが前記第２のダイオードのカソードに接続され、カソードが前記制御回路に接続された第３のダイオードと、
一端が前記第１のダイオードのカソードに接続され、他端が前記スイッチング素子の他端に接続された第１のコンデンサと、
一端が前記第２のダイオードのカソードに接続され、他端が前記第２のコイルの他端に接続された第２のコンデンサと、
一端が前記第３のダイオードのカソードに接続され、他端が所定電位に接続された第３のコンデンサと、
を有することを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。

【請求項3】

前記スイッチング素子はＦＥＴ（Field Effect Transistor）であり、ゲートに前記制御電圧の印加を受けることを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。

【請求項4】

前記制御回路は、発振信号を生成するオシレータを含み、前記発振信号に基づいて所定周期で論理レベル１及び論理レベル０に変化し且つ論理レベル１において前記ブート出力電圧の電圧レベルに応じた電圧値を有する前記制御電圧を生成することを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。

【請求項5】

アノードが前記第２のコイルの他端に接続され、カソードが前記スイッチング素子の他端及び前記出力側コンデンサの一端に接続された整流ダイオードを有することを特徴とする請求項１に記載のＤＣ／ＤＣコンバータ。

【請求項6】

アノードが所定電位に接続され、前記ブートストラップ回路及び前記制御回路を接続するノードにカソードが接続されたツェナーダイオードを含むことを特徴とする請求項１乃至４のいずれか１に記載のＤＣ／ＤＣコンバータ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＤＣ／ＤＣコンバータに関する。

【背景技術】

【0002】

近年、スマートフォンやタブレット端末等の電子機器において、電池等の直流電源の電圧とは電圧値が異なる動作電圧を必要とする回路が搭載されている。このような電子機器において、直流電源の電圧を電圧値の異なる直流電圧に変換する回路としてＤＣ／ＤＣコンバータが用いられている。

【0003】

降圧型のＤＣ／ＤＣコンバータである所謂バックコンバータでは、回路の出力側にコイルを設けた構成が広く用いられている。このような通常のバックコンバータに対し、回路の出力側ではなく入力側において、電源側及びグランド側に分けて２つのコイルを設けたバックコンバータが提案されている。かかる構成のバックコンバータによれば、通常のバックコンバータと比べてコイルの大きさを抑えることができるとともに、各コイルがフィルタの役割を果たすため、入力のノイズを低減することができる（例えば、非特許文献１）。

【先行技術文献】

【非特許文献】

【0004】

【非特許文献1】Abdullah Abdulslam, Patrick P. Mercier "A Continuous-Input-Current Passive-Stacked Third-Order Buck Converter Achieving 0.7W/mm2 Power Density and 94% Peak Efficiency" ISSCC, pp. 148 - 150, Feb. 2019.

【発明の概要】

【発明が解決しようとする課題】

【0005】

上記のように入力側に２つのコイルが設けられたバックコンバータでは、レベルシフタ回路を用いて、スイッチング素子を構成するＦＥＴ（Field effect transistor）のゲートに印加する駆動電圧を生成する。このため、ＦＥＴの駆動電圧は入力電圧と同じ電圧値となる。したがって、駆動電圧が入力電圧に比して大きいＦＥＴを用いることができず、使用可能なＦＥＴに制限ができてしまうという問題があった。また、レベルシフタ回路自体の回路規模が大きいため、回路が複雑化してしまうという問題があった。

【0006】

本発明は上記問題点に鑑みてなされたものであり、簡易な構成で且つ入力電圧が低い場合でも動作可能なＤＣ／ＤＣコンバータを提供することを目的とする。

【課題を解決するための手段】

【0007】

本発明に係るＤＣ／ＤＣコンバータは、直流電源からの入力電圧に基づいて、負荷に供給する出力電圧を生成するＤＣ／ＤＣコンバータであって、前記直流電源の正極側に一端が接続された第１のコイルと、前記直流電源の負極側に一端が接続された第２のコイルと、一端が前記第１のコイルの他端に接続され、他端が前記第２のコイルの他端に接続された入力側コンデンサと、一端が前記第１のコイルの他端に接続され、他端が前記負荷に接続されたスイッチング素子と、一端が前記スイッチング素子の他端に接続され、他端が所定電位に接続された出力側コンデンサと、前記第１のコイルの他端に接続され、前記入力電圧を昇圧してブート出力電圧を生成するブートストラップ回路と、前記ブート出力電圧を受けて、前記ブート出力電圧の電圧レベルに応じた電圧値を有する制御電圧を前記スイッチング素子の制御端に供給して前記スイッチング素子のオン及びオフを制御する制御回路と、を有することを特徴とする。

【発明の効果】

【0008】

本発明によれば、簡易な構成で且つ入力電圧が低い場合でも動作可能なＤＣ／ＤＣコンバータを提供することが可能となる。

【図面の簡単な説明】

【0009】

【図1】本発明に係るＤＣ／ＤＣコンバータの構成を示す回路図である。

【図2】制御回路の構成を示す回路図である。

【図3】オシレータの出力波形とスイッチのオンオフとの関係を示すタイムチャートである。

【図4】第１のスイッチオフ期間における各部の電位を示す図である。

【図5】スイッチオン期間における各部の電位を示す図である。

【図6】第２のスイッチオフ期間における各部の電位を示す図である。

【図7】スイッチのオンオフに応じた電流の変化を示すタイムチャートである。

【図8】比較例のＤＣ／ＤＣコンバータの構成を示す回路図である。

【図9】変形例のＤＣ／ＤＣコンバータの構成を示す回路図である。

【発明を実施するための形態】

【0010】

以下、本発明の実施例について、図面を参照して説明する。なお、以下の実施例における説明及び添付図面においては、実質的に同一又は等価な部分には同一の参照符号を付している。

【0011】

図１は、本発明の実施例にかかるＤＣ／ＤＣコンバータ１００の構成を示す回路図である。ＤＣ／ＤＣコンバータ１００は、入力電源１１、ブートストラップ回路１２、ＦＥＴ１３、制御回路１４及び負荷回路１５を有する。また、ＤＣ／ＤＣコンバータ１００は、コイルＬ１及びＬ２、コンデンサＣｉｎ、コンデンサＣｏｕｔ及びダイオードＤＲを有する。

【0012】

入力電源１１は、直流の入力電圧Ｖｉｎを出力するＤＣ電源である。入力電源１１のマイナス端子は、接地されている。

【0013】

コイルＬ１は、入力電源１１のプラス端子側に設けられた第１のコイルである。コイルＬ１は、一端が入力電源１１のプラス端子に接続され、他端がノードｎ１に接続されている。

【0014】

コイルＬ２は、入力電源１１のマイナス端子側に設けられた第２のコイルである。コイルＬ２は、一端が入力電源１１のマイナス端子に接続されるとともに接地されており、他端がノードｎ２に接続されている。

【0015】

コンデンサＣｉｎは、ＤＣ／ＤＣコンバータ１００の入力側に設けられた入力側コンデンサである。コンデンサＣｉｎの一端は、ノードｎ１に接続され、ノードｎ１を介してコイルＬ１の他端に接続されている。コンデンサＣｉｎの他端は、ノードｎ２に接続され、ノードｎ２を介してコイルＬ２の他端に接続されている。

【0016】

ブートストラップ回路１２は、入力電圧Ｖｉｎに基づいて、制御回路１４に供給するブート出力電圧Ｖｘを生成する回路である。本実施例では、ブートストラップ回路１２は、入力電圧Ｖｉｎの２倍の電圧値を有するブート出力電圧Ｖｘを生成し、制御回路１４に供給する。

【0017】

ブートストラップ回路１２は、コイルＬ１の他端及びコンデンサＣｉｎの一端に接続されている。ブートストラップ回路１２は、ダイオードＤ１、Ｄ２及びＤ３と、コンデンサＣ１、Ｃ２及びＣ３と、を含む。

【0018】

ダイオードＤ１、Ｄ２及びＤ３は、コイルＬ１の他端及びコンデンサＣｉｎの一端と制御回路１４の電圧入力部との間に直列接続されている。ダイオードＤ１、Ｄ２及びＤ３は、コンデンサＣ１、Ｃ２及びＣ３における充電電流の逆流を防止するために設けられた逆流防止ダイオードである。

【0019】

ダイオードＤ１は、アノード（入力端）がコイルＬ１の他端及びコンデンサＣｉｎの一端に接続され、カソード（出力端）がコンデンサＣ１の一端に接続されている。ダイオードＤ２は、アノードがダイオードＤ１のカソード及びコンデンサＣ１の一端に接続され、カソードがコンデンサＣ２の一端に接続されている。ダイオードＤ３は、アノードがダイオードＤ２のカソード及びコンデンサＣ２の一端に接続され、カソードがコンデンサＣ３の一端に接続されている。

【0020】

コンデンサＣ１は、一端がダイオードＤ１のカソード及びダイオードＤ２のアノードに接続され、他端がノードｎ３に接続されている。コンデンサＣ２は、一端がダイオードＤ２のカソード及びダイオードＤ３のアノードに接続され、他端がダイオードＤＲのアノードに接続されている。コンデンサＣ３は、一端がダイオードＤ３のカソード及び制御回路１４の入力部に接続され、他端が接地されている。

【0021】

ＦＥＴ１３は、第１導電型であるＮチャネルＭＯＳＦＥＴから構成されている。制御回路１４から出力された制御電圧を制御端（ゲート）に受けて、オン及びオフに制御されるスイッチング素子として機能する。ＦＥＴ１３の第１端（ドレイン）は、ノードｎ１に接続され、ノードｎ１を介してコイルＬ１の他端に接続されている。ＦＥＴ１３の第２端（ソース）は、ノードｎ３に接続され、ノードｎ３を介して負荷回路１５の一端に接続されている。

【0022】

制御回路１４は、ＦＥＴ１３のゲートに制御電圧Ｖｃを供給することにより、ＦＥＴ１３のオン及びオフを制御する回路である。制御回路１４は、ブートストラップ回路１２の出力電圧であるブート出力電圧Ｖｘに基づいて、ブート出力電圧Ｖｘの電圧レベルに応じた電圧値を有する制御電圧Ｖｃを生成する。

【0023】

図２は、制御回路１４の構成を示す回路図である。制御回路１４は、エラーアンプ２１、コンパレータ２２及びオシレータ２３を含む。

【0024】

エラーアンプ２１は、基準電圧Ｖｒｅｆと帰還電圧である電圧Ｖａとを比較して、出力電圧ＶＦＢを調整する誤差増幅器である。エラーアンプ２１の反転入力端は、負荷回路１５に対して並列に接続された抵抗Ｒ１及び抵抗Ｒ２（図１では図示を省略）同士を接続する接続ノードであるノードｎ４に接続されている。また、エラーアンプ２１の出力端と反転入力端との間には、抵抗Ｒ３、コンデンサＣ４及びＣ５からなる帰還回路が接続されている。

【0025】

コンパレータ２２は、エラーアンプ２１の出力電圧ＶＦＢ及びオシレータ２３の発振信号の入力を受け、これらに基づいてパルス幅変調信号を生成するＰＷＭ（Pulse Width Modulation）コンパレータである。生成されたパルス幅変調信号は、制御電圧ＶＣとしてＦＥＴ１３のゲートに供給される。

【0026】

コンパレータ２２は、負側電源端子ＮＴが接地され、正側電源端子ＰＴがブートストラップ回路１２に接続されている。これにより、オシレータ２３の発振信号に応じて所定周期で電圧値が論理レベル０及び論理レベル１に変化し、且つ論理レベル１において電圧値がブート出力電圧Ｖｘの電圧レベルとなる制御電圧ＶＣが、ＦＥＴ１３のゲートに供給される。

【0027】

図３は、オシレータ２３の発振信号ＯＳＣの出力波形とＦＥＴ１３のオンオフとの関係を示すタイムチャートである。上段はオシレータ２３の発振信号ＯＳＣ及びエラーアンプ２１の出力電圧ＶＦＢの波形を示している。下段は、スイッチング素子としてのＦＥＴ１３のオン及びオフのタイミングを示している。

【0028】

発振信号ＯＳＣの信号レベルが出力電圧ＶＦＢの電圧値以上である期間においてＨレベル（すなわち、論理レベル１）の制御電圧ＶＣがコンパレータ２２から出力され、ＦＥＴ１３のゲートに印加されるため、当該期間においてＦＥＴ１３はオンとなる。また、発振信号ＯＳＣの信号レベルが出力電圧ＶＦＢの電圧値よりも小さい期間においてＬレベル（すなわち、論理レベル０）の制御電圧ＶＣがコンパレータ２２から出力され、ＦＥＴ１３のゲートに印加されるため、当該期間においてＦＥＴ１３はオフとなる。

【0029】

再び図１を参照すると、ダイオードＤＲは、ＤＣ／ＤＣコンバータ１００におけるダイオード整流のために設けられた整流ダイオードである。ダイオードＤＲは、アノードがノードｎ２に接続され、カソードがコンデンサＣｏｕｔの一端及び負荷回路１５の一端に接続されている。

【0030】

コンデンサＣｏｕｔは、ＤＣ／ＤＣコンバータ１００の出力側に設けられた出力側コンデンサである。コンデンサＣｏｕｔの一端は負荷回路１５に接続され、他端は接地されている。

【0031】

負荷回路１５は、ＤＣ／ＤＣコンバータ１００によって生成された電力を消費する回路である。負荷回路１５は、一端がノードｎ３を介してＦＥＴ１３のソースに接続され、他端が接地されている。

【0032】

次に、本実施例のＤＣ／ＤＣコンバータ１００の動作について、図４～７を参照して説明する。図４～６では、ＦＥＴ１３をスイッチＳＷとして示している。また、入力電圧は電圧Ｖｉｎ、出力電圧は電圧Ｖｏｕｔである。

【0033】

図４は、ＦＥＴ１３がオフの状態である期間（以下、第１のオフ期間と称する）における電流経路及び各部の電位を示す図である。

【0034】

第１のオフ期間において、コンデンサＣｉｎには、入力電圧Ｖｉｎがかかる。コンデンサＣ１もダイオードＤ１及びダイオードＤＲを介してコンデンサＣｉｎと同電位（電圧Ｖｉｎ）になるため、コンデンサＣ１のハイ側の電位は電圧Ｖｏｕｔ＋Ｖｉｎとなる。また、コンデンサＣ２のハイ側の電位も電圧Ｖｏｕｔ＋Ｖｉｎとなる。

【0035】

図５は、第１のオフ期間の後、ＦＥＴ１３がオンの状態となった期間（以下、オン期間と称する）における電流経路及び各部の電位を示す図である。

【0036】

第１のオフ期間からオン期間に移行すると、コンデンサＣｉｎのハイ側の電圧が電圧Ｖｏｕｔとなる。コンデンサＣｉｎにかかる電圧は入力電圧Ｖｉｎであるため、コンデンサＣｉｎのロー側の電位は電圧Ｖｏｕｔ－Ｖｉｎとなる。コンデンサＣ２のロー側の電位も電圧Ｖｏｕｔ－Ｖｉｎとなり、ハイ側の電位が電圧Ｖｏｕｔ＋Ｖｉｎであることから、コンデンサＣ２にはＶｉｎ×２の電圧がかかる。

【0037】

図６は、オン期間の後、ＦＥＴ１３がオフの状態となった期間（以下、第２のオフ期間と称する）における電流経路及び各部の電位を示す図である。

【0038】

オン期間から第２のオフ期間に移行すると、コンデンサＣ２のロー側の電位が電圧Ｖｏｕｔとなる。コンデンサＣ２には電圧Ｖｉｎ×２がかかっており、コンデンサＣ２のハイ側の電位は電圧Ｖｏｕｔ＋Ｖｉｎ×２となる。このため、コンデンサＣ３のハイ側の電位も電圧Ｖｏｕｔ＋Ｖｉｎ×２となり、コンデンサＣ３のロー側は接地されているため、コンデンサＣ３には電圧Ｖｏｕｔ＋Ｖｉｎ×２がかかる。

【0039】

制御回路１４の入力部には、コンデンサＣ３のハイ側の電位である電圧Ｖｏｕｔ＋Ｖｉｎ×２が供給される。これにより、制御回路１４は、電圧Ｖｏｕｔ＋Ｖｉｎ×２から、ＤＣ／ＤＣコンバータ１００の出力電圧である電圧Ｖｏｕｔを引いた電圧Ｖｉｎ×２を、ＦＥＴ１３のゲート電圧として印加することができる。

【0040】

図７は、ＦＥＴ１３のオンオフに応じた電流の変化を示すタイムチャートである。上段はＦＥＴ１３のドレインソース間を流れるスイッチ電流Ｉｓｗの電流波形を示している。中段はダイオードＤＲを流れるダイオード電流Ｉｄの電流波形を示している。下段は、コイルＬ１を流れる電流ＩＬ１及びコイルＬ２を流れる電流ＩＬ２を合わせたインダクタ電流（ＩＬ１＋ＩＬ２）の電流波形を示している。

【0041】

インダクタ電流（ＩＬ１＋ＩＬ２）は、ＦＥＴ１３がオンの期間において電流値が単調増加し、ＦＥＴ１３がオフの期間において電流値が単調減少する電流波形となる。スイッチ電流Ｉｓｗは、ＦＥＴ１３がオンの期間においてインダクタ電流（ＩＬ１＋ＩＬ２）の変化を反映した電流波形となる。すなわち、スイッチ電流Ｉｓｗは、ＦＥＴ１３がオンの期間にはインダクタ電流（ＩＬ１＋ＩＬ２）の変化に応じて電流値が増加し、オフの期間には０Ａの値をとる（すなわち、スイッチがオフであるため電流が流れない）電流波形となる。一方、ダイオード電流Ｉｄは、スイッチ電流Ｉｓｗとは逆に、ＦＥＴ１３がオフの期間におけるインダクタ電流（ＩＬ１＋ＩＬ２）の変化を反映した電流波形となる。すなわち、ダイオード電流Ｉｄは、ＦＥＴ１３がオフの期間にはインダクタ電流（ＩＬ１＋ＩＬ２）の変化に応じて電流値が減少し、オンの期間には０Ａの値をとる電流波形となる。

【0042】

以上のように、本実施例のＤＣ／ＤＣコンバータ１００は、ブートストラップ回路１２を用いて入力電圧Ｖｉｎの２倍の電圧値を有するブート出力電圧Ｖｘを生成し、制御回路１４に供給する。制御回路１４は、ブート出力電圧Ｖｘに基づいて、ＨレベルにおいてＶｉｎ×２の電圧値を有する制御電圧ＶＣを生成し、ＦＥＴ１３の駆動電圧として出力する。本実施例のＤＣ／ＤＣコンバータ１００によれば、簡易な回路構成で入力電圧Ｖｉｎよりも大きい駆動電圧を生成することができる。

【0043】

図８は、本実施例のＤＣ／ＤＣコンバータ１００とは異なり、レベルシフタ回路及び３個のＦＥＴからなる駆動回路を用いてスイッチング素子（本実施例におけるＦＥＴ１３に相当するもの）の駆動電圧を生成する比較例のＤＣ／ＤＣコンバータ２００の構成を示す回路図である。

【0044】

比較例のＤＣ／ＤＣコンバータ２００は、制御回路３１、レベルシフタ３２、レベルシフタ３３、Ｐ型トランジスタ３４、Ｐ型トランジスタ３５及びＮ型トランジスタ３６からなるハイ側駆動回路３０を有する。また、ＤＣ／ＤＣコンバータ２００は、制御回路４１、レベルシフタ４２、レベルシフタ４３、Ｎ型トランジスタ４４、Ｎ型トランジスタ４５及びＰ型トランジスタ４６からなるロー側駆動回路４０を有する。また、ＤＣ／ＤＣコンバータ２００は、ハイ側のスイッチであるＦＥＴ２４及びロー側のスイッチであるＦＥＴ２５を有する。なお、図１に示す本実施例のＤＣ／ＤＣコンバータ１００では、図８の比較例におけるロー側のスイッチであるＦＥＴ２５の代わりに、ダイオードＤＲが設けられている。

【0045】

ハイ側駆動回路３０では、制御回路３１が生成した制御電圧の電圧値をレベルシフタ３２及び３３によってレベルシフトし、Ｐ型トランジスタ３４と、Ｐ型トランジスタ３５及びＮ型トランジスタ３６と、を交互にオン及びオフとなるように制御することにより、ハイ側のスイッチであるＦＥＴ２４を駆動するための駆動電圧を生成する。ロー側駆動回路４０では、制御回路４１が生成した制御電圧の電圧値をレベルシフタ４２及び４３によってレベルシフトし、Ｎ型トランジスタ４４及びＰ型トランジスタ４６と、Ｎ型トランジスタ４５と、を交互にオン及びオフとなるように制御することにより、ロー側のスイッチであるＦＥＴ２５を駆動するための駆動電圧を生成する。

【0046】

比較例のＤＣ／ＤＣコンバータ２００では、入力電圧Ｖｉｎと同じ値の駆動電圧がＦＥＴ２４及び２５に供給される。このため、入力電圧Ｖｉｎの電圧レベルが低い場合にはそれに合わせて各ＦＥＴの駆動電圧も低下することにより、スイッチング素子として使用するＦＥＴが制限されてしまう。また、各駆動回路に設けられたレベルシフト回路（３２，３３，４２，４３）の回路規模が大きいため、ＤＣ／ＤＣコンバータ２００全体の実装規模が大きくなってしまう。

【0047】

これに対し、本実施例のＤＣ／ＤＣコンバータ１００では、ブートストラップ回路１２によって入力電圧Ｖｉｎの２倍の電圧値を有する駆動電圧をＦＥＴ１３に供給することができるため、比較例のＤＣ／ＤＣコンバータ２００と比べて、スイッチング素子として用いるＦＥＴの制限（駆動電圧の制限）が小さい。また、比較例のようなレベルシフタ回路ではなく、ダイオードＤ１～Ｄ３及びコンデンサＣ１～Ｃ３からなるブートストラップ回路１２を用いて駆動電圧の最大レベルに相当する電圧を生成しているため、比較例のＤＣ／ＤＣコンバータ２００と比べて回路規模を抑えることができる。

【0048】

したがって、本実施例のＤＣ／ＤＣコンバータ１００によれば、簡易な構成で且つ入力電圧が低い場合でも動作可能なＤＣ／ＤＣコンバータを提供することが可能となる。

【0049】

なお、本発明の実施形態は、上記実施例に記載したものに限られない。例えば、上記実施例では、入力電圧Ｖｉｎが低い場合にもスイッチング素子の駆動電圧を大きくすることができる構成としてＤＣ／ＤＣコンバータ１００の説明を行った。しかし、上記実施例１の構成に加えて、入力電圧が高い場合に備えて駆動電圧の上がり過ぎることを抑える構成を設けても良い。

【0050】

図９は、このような電圧の上昇を抑えるための構成を有する変形例のＤＣ／ＤＣコンバータ３００を示す回路図である。

【0051】

ＤＣ／ＤＣコンバータ３００は、ツェナーダイオードＤＺを有する。ツェナーダイオードＤＺは、アノードが接地され、カソードがコンデンサＣ３の一端及びダイオードＤ３のカソードと制御回路１４の入力部とを接続する接続ノードであるノードｎ４に接続されている。

【0052】

かかる構成によれば、ブートストラップ回路１２からツェナーダイオードＤＺのツェナー電圧を超えるようなブート出力電圧Ｖｘが出力されるような場合に、ツェナーダイオードＤＺのアノードからカソードに流れる電流によって電圧降下を生じさせることにより、過電圧を保護することが可能となる。

【0053】

また、上記実施例では、ＤＣ／ＤＣコンバータ１００においてロー側のスイッチの代わりにダイオードＤＲを用いる場合について説明したが、比較例として示したＤＣ／ＤＣコンバータ２００と同様に、ＦＥＴをロー側スイッチとして設けても良い。

【0054】

また、上位実施例では、ブートストラップ回路１２が入力電圧Ｖｉｎの２倍の電圧値を有するブート出力電圧Ｖｘを生成する場合を例として説明した。しかし、ブートストラップ回路１２が生成するブート出力電圧Ｖｘの電圧値（すなわち、最大電圧値）はこれに限定されず、入力電圧Ｖｉｎの２倍以上の電圧値を有するブート出力電圧Ｖｘを生成する構成であってもよい。また、ブートストラップ回路１２の回路構成は図１で示したものに限定されない。

【符号の説明】

【0055】

１００ ＤＣ／ＤＣコンバータ
１１ 入力電源
１２ ブートストラップ回路
１３ ＦＥＴ
１４ 制御回路
１５ 負荷回路
Ｌ１，Ｌ２ コイル
Ｃｉｎ コンデンサ
Ｃｏｕｔ コンデンサ
ＤＲ ダイオード
Ｃ１，Ｃ２，Ｃ３ コンデンサ
Ｄ１，Ｄ２，Ｄ３ ダイオード
２１ エラーアンプ
２２ コンパレータ
２３ オシレータ
２４，２５ ＦＥＴ
２００，３００ ＤＣ／ＤＣコンバータ
３０ ハイ側駆動回路
３１ 制御回路
３２，３３ レベルシフタ
３４，３５ Ｐ型トランジスタ
３６ Ｎ型トランジスタ
４０ ロー側駆動回路
４１ 制御回路
４２，４３ レベルシフタ
４４，４５ Ｎ型トランジスタ
４６ Ｐ型トランジスタ
ＤＺ ツェナーダイオード

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】