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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024118835
(43)【公開日】2024-09-02
(54)【発明の名称】メモリシステム
(51)【国際特許分類】
G06F 12/02 20060101AFI20240826BHJP
G06F 12/00 20060101ALI20240826BHJP
【ＦＩ】
G06F12/02 530E
G06F12/00 597U
G06F12/02 570A
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2023025377
(22)【出願日】2023-02-21
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】梶原 裕嗣
(72)【発明者】
【氏名】中西 悠
(72)【発明者】
【氏名】及川 恒平
(72)【発明者】
【氏名】檜田 和浩
【テーマコード（参考）】
5B160
【Ｆターム（参考）】
5B160AA06
5B160AA10
5B160AB26
(57)【要約】
【課題】ＧＣ処理に伴うメモリシステムの性能劣化を抑制する。
【解決手段】一実施形態のメモリシステムは、各々が複数の物理メモリ領域を含む複数のブロックを含む不揮発性メモリと、論理アドレス空間を複数のバンクに分割し、複数のバンクの各々にブロックを対応づけるメモリコントローラと、を備える。メモリコントローラは、有効データが記憶される物理メモリ領域に対応する物理アドレスを論理アドレス空間上にマッピングするテーブルのうち、複数のバンクのうちの第１バンクに関する部分を選択的にスキャンし、スキャンの結果、第１バンクに対応づけられる第１ブロック内の第１物理メモリ領域に対応する第１物理アドレスを検出し、第１物理アドレスに基づいて、第１ブロックに記憶された第１有効データを読み出し、第１有効データを第１バンクに対応づけられる第２ブロックに書き込むように構成される。
【選択図】図１０
【解決手段】一実施形態のメモリシステムは、各々が複数の物理メモリ領域を含む複数のブロックを含む不揮発性メモリと、論理アドレス空間を複数のバンクに分割し、複数のバンクの各々にブロックを対応づけるメモリコントローラと、を備える。メモリコントローラは、有効データが記憶される物理メモリ領域に対応する物理アドレスを論理アドレス空間上にマッピングするテーブルのうち、複数のバンクのうちの第１バンクに関する部分を選択的にスキャンし、スキャンの結果、第１バンクに対応づけられる第１ブロック内の第１物理メモリ領域に対応する第１物理アドレスを検出し、第１物理アドレスに基づいて、第１ブロックに記憶された第１有効データを読み出し、第１有効データを第１バンクに対応づけられる第２ブロックに書き込むように構成される。
【選択図】図１０
【特許請求の範囲】
【請求項1】
各々が複数の物理メモリ領域を含む複数のブロックを含む不揮発性メモリと、
論理アドレス空間を複数のバンクに分割し、前記複数のバンクの各々にブロックを対応づけるメモリコントローラと、
を備え、
前記メモリコントローラは、
有効データが記憶される物理メモリ領域に対応する物理アドレスを前記論理アドレス空間上にマッピングするテーブルのうち、前記複数のバンクのうちの第１バンクに関する部分を選択的にスキャンし、
前記スキャンの結果、前記第１バンクに対応づけられる第１ブロック内の第１物理メモリ領域に対応する第１物理アドレスを検出し、
前記第１物理アドレスに基づいて、前記第１ブロックに記憶された第１有効データを読み出し、
前記第１有効データを前記第１バンクに対応づけられる第２ブロックに書き込む
ように構成された、
メモリシステム。
論理アドレス空間を複数のバンクに分割し、前記複数のバンクの各々にブロックを対応づけるメモリコントローラと、
を備え、
前記メモリコントローラは、
有効データが記憶される物理メモリ領域に対応する物理アドレスを前記論理アドレス空間上にマッピングするテーブルのうち、前記複数のバンクのうちの第１バンクに関する部分を選択的にスキャンし、
前記スキャンの結果、前記第１バンクに対応づけられる第１ブロック内の第１物理メモリ領域に対応する第１物理アドレスを検出し、
前記第１物理アドレスに基づいて、前記第１ブロックに記憶された第１有効データを読み出し、
前記第１有効データを前記第１バンクに対応づけられる第２ブロックに書き込む
ように構成された、
メモリシステム。
【請求項2】
前記メモリコントローラは、前記第１有効データが前記第２ブロックに書き込まれた後、前記第１ブロックと前記第１バンクとの対応付けを解消するように構成された、
請求項１記載のメモリシステム。
請求項１記載のメモリシステム。
【請求項3】
前記メモリコントローラは、
前記スキャンの結果、前記第１バンクに対応づけられる１又は複数の第３ブロック内の第２物理メモリ領域に対応する第２物理アドレスを更に検出し、
前記第２物理アドレスに基づいて、前記第３ブロックに記憶された第２有効データを読み出し、
前記第２有効データを前記第１有効データと共に前記第２ブロックに書き込む
ように構成される、
請求項１記載のメモリシステム。
前記スキャンの結果、前記第１バンクに対応づけられる１又は複数の第３ブロック内の第２物理メモリ領域に対応する第２物理アドレスを更に検出し、
前記第２物理アドレスに基づいて、前記第３ブロックに記憶された第２有効データを読み出し、
前記第２有効データを前記第１有効データと共に前記第２ブロックに書き込む
ように構成される、
請求項１記載のメモリシステム。
【請求項4】
前記メモリコントローラは、
前記論理アドレス空間を前記複数のバンクとは独立に複数のアラインメント順番に分割し、
前記第１有効データ及び前記第２有効データを前記アラインメント順番に沿って並べ替えた状態で前記第２ブロックに書き込む
ように構成された、
請求項３記載のメモリシステム。
前記論理アドレス空間を前記複数のバンクとは独立に複数のアラインメント順番に分割し、
前記第１有効データ及び前記第２有効データを前記アラインメント順番に沿って並べ替えた状態で前記第２ブロックに書き込む
ように構成された、
請求項３記載のメモリシステム。
【請求項5】
前記メモリコントローラは、前記第２有効データを読み出すこと、及び前記第２有効データを前記第１有効データと共に前記第２ブロックに書き込むことを実行するか否かを判定するように構成された、
請求項４記載のメモリシステム。
請求項４記載のメモリシステム。
【請求項6】
前記メモリコントローラは、ホストからのシーケンシャルアクセス率が閾値以上の場合、前記第２有効データを読み出すこと、及び前記第２有効データを前記第１有効データと共に前記第２ブロックに書き込むように構成された、
請求項５記載のメモリシステム。
請求項５記載のメモリシステム。
【請求項7】
前記メモリコントローラは、閾値以上の数の前記第２物理アドレスが検出された場合、
前記第２有効データを読み出し、
前記第２有効データを前記第１有効データと共に前記第２ブロックに書き込む
ように構成された、
請求項５記載のメモリシステム。
前記第２有効データを読み出し、
前記第２有効データを前記第１有効データと共に前記第２ブロックに書き込む
ように構成された、
請求項５記載のメモリシステム。
【請求項8】
前記メモリコントローラは、全てのアラインメント順番に対応する第２物理アドレスが検出された場合、
前記第２有効データを読み出し、
前記第２有効データを前記第１有効データと共に前記第２ブロックに書き込む
ように構成された、
請求項７記載のメモリシステム。
前記第２有効データを読み出し、
前記第２有効データを前記第１有効データと共に前記第２ブロックに書き込む
ように構成された、
請求項７記載のメモリシステム。
【請求項9】
前記メモリコントローラは、前記検出された第１物理アドレスの数が前記検出された第２物理アドレスの数より多い場合、
前記第２有効データを読み出し、
前記第２有効データを前記第１有効データと共に前記第２ブロックに書き込む
ように構成された、
請求項５記載のメモリシステム。
前記第２有効データを読み出し、
前記第２有効データを前記第１有効データと共に前記第２ブロックに書き込む
ように構成された、
請求項５記載のメモリシステム。
【請求項10】
前記メモリコントローラは、前記検出された第１物理アドレスの数が前記検出された第２物理アドレスの数以下であり、かつ前記第３ブロックの数が閾値以上の場合、
前記第２有効データを読み出し、
前記第２有効データを前記第１有効データと共に前記第２ブロックに書き込む
ように構成された、
請求項５記載のメモリシステム。
前記第２有効データを読み出し、
前記第２有効データを前記第１有効データと共に前記第２ブロックに書き込む
ように構成された、
請求項５記載のメモリシステム。
【請求項11】
各々が複数の物理メモリ領域を含み、前記複数のバンクにそれぞれ対応づけられた複数のバッファユニットを含むバッファを更に備え、
前記バッファユニットの数は、前記バンクの数と等しく、
前記メモリコントローラは、前記複数のバッファユニットの各々に、対応するバンクに対応づけられるブロックに記憶される有効データを記憶させるように構成された、
請求項１記載のメモリシステム。
前記バッファユニットの数は、前記バンクの数と等しく、
前記メモリコントローラは、前記複数のバッファユニットの各々に、対応するバンクに対応づけられるブロックに記憶される有効データを記憶させるように構成された、
請求項１記載のメモリシステム。
【請求項12】
前記メモリコントローラは、前記スキャンの結果、前記第１バンクに対応づけられる第１バッファユニット内の第３物理メモリ領域に対応する第３物理アドレスを更に検出し、
前記第３物理アドレスに基づいて、前記第１バッファユニットに記憶された第３有効データを読み出し、
前記第３有効データを前記第１有効データと共に前記第２ブロックに書き込む
ように構成された、
請求項１１記載のメモリシステム。
前記第３物理アドレスに基づいて、前記第１バッファユニットに記憶された第３有効データを読み出し、
前記第３有効データを前記第１有効データと共に前記第２ブロックに書き込む
ように構成された、
請求項１１記載のメモリシステム。
【請求項13】
各々が複数の物理メモリ領域を含む複数のキャッシュラインを含むキャッシュを更に備え、
前記メモリコントローラは、前記複数のキャッシュラインの各々に、連続する論理アドレスに対応づけられた有効データを記憶させるように構成された、
請求項１記載のメモリシステム。
前記メモリコントローラは、前記複数のキャッシュラインの各々に、連続する論理アドレスに対応づけられた有効データを記憶させるように構成された、
請求項１記載のメモリシステム。
【請求項14】
前記メモリコントローラは、前記スキャンの結果、前記第１バンクに対応づけられる第１キャッシュライン内の第４物理メモリ領域に対応する第４物理アドレスを更に検出し、
前記第４物理アドレスに基づいて、前記第１キャッシュラインに記憶された第４有効データを読み出し、
前記第４有効データを前記第１有効データと共に前記第２ブロックに書き込む
ように構成された、
請求項１３記載のメモリシステム。
前記第４物理アドレスに基づいて、前記第１キャッシュラインに記憶された第４有効データを読み出し、
前記第４有効データを前記第１有効データと共に前記第２ブロックに書き込む
ように構成された、
請求項１３記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、メモリシステムに関する。
【背景技術】
【0002】
不揮発性メモリとしてのＮＡＮＤフラッシュメモリと、不揮発性メモリを制御するメモリコントローラと、を含むメモリシステムが知られている。メモリコントローラは、不揮発性メモリにおけるデータ書込み可能なメモリ領域を確保するために、ＧＣ（Garbage Collection）処理を実行する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０１４／００６８１５２号明細書
【特許文献2】米国特許第１１２１６３６８号明細書
【特許文献3】米国特許第８７６２６２７号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
ＧＣ処理に伴うメモリシステムの性能劣化を抑制する。
【課題を解決するための手段】
【0005】
実施形態のメモリシステムは、各々が複数の物理メモリ領域を含む複数のブロックを含む不揮発性メモリと、論理アドレス空間を複数のバンクに分割し、上記複数のバンクの各々にブロックを対応づけるメモリコントローラと、を備える。上記メモリコントローラは、有効データが記憶される物理メモリ領域に対応する物理アドレスを上記論理アドレス空間上にマッピングするテーブルのうち、上記複数のバンクのうちの第１バンクに関する部分を選択的にスキャンし、上記スキャンの結果、上記第１バンクに対応づけられる第１ブロック内の第１物理メモリ領域に対応する第１物理アドレスを検出し、上記第１物理アドレスに基づいて、上記第１ブロックに記憶された第１有効データを読み出し、上記第１有効データを上記第１バンクに対応づけられる第２ブロックに書き込むように構成される。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る情報処理システムの構成の一例を示すブロック図。
【図2】第１実施形態に係るメモリシステムで管理される論理アドレス空間の構成の一例を示す図。
【図3】第１実施形態に係るメモリシステムで用いられる論理アドレスの構成の一例を示す図。
【図4】第１実施形態に係るバンクとブロックの関係の一例を示す図。
【図5】第１実施形態に係るメモリコントローラの全体構成の一例を示すブロック図。
【図6】第１実施形態に係るキャッシュのハードウェア構成の一例を示すブロック図。
【図7】第１実施形態に係るライトバッファのハードウェア構成の一例を示すブロック図。
【図8】第１実施形態に係るＬ２Ｐテーブルのデータ構造の一例を示す図。
【図9】第１実施形態に係るメモリコントローラの機能構成の一例を示すブロック図。
【図10】第１実施形態に係るメモリシステムにおけるＧＣ処理の一例を示すフローチャート。
【図11】第２実施形態に係るメモリシステムで用いられる論理アドレスの構成の一例を示す図。
【図12】第２実施形態に係るメモリシステムの機能構成の一例を示すブロック図。
【図13】第２実施形態に係るメモリシステムにおけるＧＣ処理の一例を示すフローチャート。
【図14】第２実施形態の変形例に係るメモリシステムにおけるＧＣ処理の一例を示すフローチャート。
【図15】第２実施形態の変形例に係るメモリシステムにおける判定処理の第１例を示すフローチャート。
【図16】第２実施形態の変形例に係るメモリシステムにおける判定処理の第２例を示すフローチャート。
【図17】第２実施形態の変形例に係るメモリシステムにおける判定処理の第３例を示すフローチャート。
【発明を実施するための形態】
【0007】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字を付して区別する。なお、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
【0008】
１．第１実施形態
１．１ 構成
１．１．１ 情報処理システム
第１実施形態に係る情報処理システムの構成について説明する。
１．１ 構成
１．１．１ 情報処理システム
第１実施形態に係る情報処理システムの構成について説明する。
【0009】
図１は、第１実施形態に係る情報処理システムの構成の一例を示すブロック図である。図１に示すように、情報処理システム１は、ホスト２及びメモリシステム３を含む。ホスト２及びメモリシステム３は、ホストバスＨＢを介して接続される。ホスト２及びメモリシステム３は、最小で６４バイト（Ｂ）のデータを通信するように構成される。以下では、ホスト２及びメモリシステム３間のデータ通信における最小単位を“アクセス粒度”とも呼ぶ。ホスト２及びメモリシステム３間の通信は、例えば、ＣＸＬTM（Computer Express Link TM）に準拠する。
【0010】
ホスト２は、例えば、データセンタ内のサーバである。ホスト２は、論理アドレス空間を、アクセス粒度に対応する論理アドレスで管理する。論理アドレス空間は、メモリシステム３にアクセスするためにホスト２によって使用されるメモリアドレス空間である。アクセス粒度が６４Ｂ（＝２６Ｂ）で、論理アドレス空間の容量（すなわち、ホスト２から見えるメモリシステム３の容量）が２５６ＧＢ（＝２３８Ｂ）の場合、論理アドレス空間は、３２（＝３８－６）ビット以上の論理アドレスで表現される。以下では、論理アドレスのビット幅がＮビットであるものとして説明する（Ｎは２以上の整数）。
【0011】
メモリシステム３は、例えば、ＳＤＴＭカードのようなメモリカード、ＵＦＳ（Universal Flash Storage）、又はＳＳＤ（Solid State Drive）のような記憶装置である。メモリシステム３は、論理アドレス空間を、複数の小論理アドレス空間に分割して管理する。以下では、小論理アドレス空間は、“バンク”とも呼ぶ。
【0012】
図２は、第１実施形態に係るメモリシステムで管理される論理アドレス空間の構成の一例を示す図である。図２に示されるように、メモリシステム３は、論理アドレス空間を２ｎ個のバンクＢＡＮＫ（ＢＡＮＫ０，ＢＡＮＫ１，…，ＢＡＮＫ（２ｎ－１））に分割して管理する。そして、メモリシステム３は、各バンクＢＡＮＫを一意に識別可能なバンクアドレスを定義する。ここで、ｎは、自然数である。バンク数２ｎは、例えば、１０２４以上である。
【0013】
図３は、第１実施形態に係るメモリシステムで用いられる論理アドレスの構成の一例を示す図である。図３に示されるように、メモリシステム３は、Ｎビットの論理アドレスＬＡ＜Ｎ－１：０＞を、ｎビットのバンクアドレスＬＡａ＜ｎ－１：０＞と、（Ｎ－ｎ）ビットの分割論理アドレス＜Ｎ－ｎ－１：０＞とに分割する。
【0014】
１．１．２ メモリシステム
次に、再び図１を参照して、メモリシステム３の内部構成について説明する。メモリシステム３は、不揮発性メモリ１０及びメモリコントローラ２０を含む。不揮発性メモリ１０及びメモリコントローラ２０は、メモリバスＭＢを介して接続される。不揮発性メモリ１０及びメモリコントローラ２０間の通信は、例えば、ＳＤＲ（single data rate）インタフェース、トグルＤＤＲ（double data rate）インタフェース、又はＯＮＦＩ（Open NAND flash interface）に準拠する。
次に、再び図１を参照して、メモリシステム３の内部構成について説明する。メモリシステム３は、不揮発性メモリ１０及びメモリコントローラ２０を含む。不揮発性メモリ１０及びメモリコントローラ２０は、メモリバスＭＢを介して接続される。不揮発性メモリ１０及びメモリコントローラ２０間の通信は、例えば、ＳＤＲ（single data rate）インタフェース、トグルＤＤＲ（double data rate）インタフェース、又はＯＮＦＩ（Open NAND flash interface）に準拠する。
【0015】
不揮発性メモリ１０は、例えば、ＮＡＮＤフラッシュメモリである。不揮発性メモリ１０は、物理アドレス空間に対応づけられる物理メモリ領域を有する。物理アドレス空間は、メモリシステム３内の物理メモリ領域上の複数の記憶位置を示すアドレス空間である。物理アドレスは、物理アドレス空間にアクセスするためにメモリコントローラ３０によって使用されるアドレスである。具体的には、不揮発性メモリ１０は、複数のブロックＢＬＫを含む。複数のブロックの各々は、複数のメモリセル（図示せず）を含む。ブロックＢＬＫは、例えば、データの消去単位となる。以下では、有効データが記憶されていないブロックＢＬＫを“フリーブロックＢＬＫ”と呼び、必要に応じて、有効データが記憶されているブロックＢＬＫと区別する。
【0016】
メモリコントローラ２０は、例えばＳｏＣ（System-on-a-Chip）のような集積回路で構成される。メモリコントローラ２０は、ホスト２からの要求に基づいて、不揮発性メモリ１０を制御する。具体的には、メモリコントローラ２０は、ホスト２からライト要求を受信すると、書込み対象のデータ（ライトデータ）を、不揮発性メモリ１０に書き込む。また、メモリコントローラ２０は、ホスト２からリード要求を受信すると、読出し対象のデータ（リードデータ）を不揮発性メモリ１０から読み出してホスト２に送信する。
【0017】
なお、メモリコントローラ２０は、ホスト２からの要求に依ることなく内部処理を実行してもよい。内部処理の例としては、ＧＣ（Garbage Collection）処理が挙げられる。ＧＣ処理は、１又は複数のブロックＢＬＫに断片的に記憶される有効データを１個のフリーブロックＢＬＫに書き戻すことにより、有効データが断片的に記憶されていた１又は複数のブロックＢＬＫをフリーブロックＢＬＫとして解放する処理である。
【0018】
１．１．３ バンクとブロックの関係
図４は、第１実施形態に係るバンクとブロックの関係の一例を示す図である。図４では、２ｎ個のバンクＢＡＮＫ（ＢＡＮＫ０～ＢＡＮＫ（２ｎ－１））に分割された論理アドレス空間と、不揮発性メモリ１０内の複数のブロックＢＬＫが示される。
図４は、第１実施形態に係るバンクとブロックの関係の一例を示す図である。図４では、２ｎ個のバンクＢＡＮＫ（ＢＡＮＫ０～ＢＡＮＫ（２ｎ－１））に分割された論理アドレス空間と、不揮発性メモリ１０内の複数のブロックＢＬＫが示される。
【0019】
メモリコントローラ２０は、例えば、不揮発性メモリ１０内の複数のブロックＢＬＫを、（２ｎ＋１）個のグループＧＰ０～ＧＰ（２ｎ－１）、及びＧＰ＿ＦＢに分類する。このうち、２ｎ個のグループＧＰ０～ＧＰ（２ｎ－１）の各々は、有効データが記憶されている１又は複数のブロックＢＬＫにより構成される。そして、グループＧＰ＿ＦＢは、不揮発性メモリ１０内の全てのフリーブロックＢＬＫにより構成される。
【0020】
メモリコントローラ２０は、２ｎ個のグループＧＰ０～ＧＰ（２ｎ－１）をそれぞれ、２ｎ個のバンクＢＡＮＫ０～ＢＡＮＫ（２ｎ－１）と関連づける。言い換えると、メモリコントローラ２０は、あるグループＧＰ内のブロックＢＬＫに書き込まれるライトデータに対応する論理アドレスＬＡが同一のバンクアドレスＬＡａを有するように、データが書き込まれるブロックＢＬＫをバンクＢＡＮＫ間で排他的に限定する。
【0021】
これにより、メモリコントローラ２０は、或るバンクＢＡＮＫｘを示すバンクアドレスＬＡａに基づき、バンクＢＡＮＫｘに関連づけられたグループＧＰｘに属する１又は複数のブロックＢＬＫを特定することができる。具体的には、メモリコントローラ２０は、各グループＧＰと、各グループＧＰに属するブロックＢＬＫを示す物理アドレス（ブロックアドレス）の組と、を関連づけたＧＰマップテーブルを記憶する。これにより、メモリコントローラ２０は、バンクアドレスＬＡａに基づいてグループＧＰを特定すると共に、ＧＰマップテーブルに基づいて当該特定されたグループＧＰに属するブロックＢＬＫを特定することができる。
【0022】
このため、メモリコントローラ２０は、フルサイズの物理アドレスＰＡを用いなくても、物理アドレスＰＡの一部にバンクアドレスＬＡａを組み合わせることによって、不揮発性メモリ１０において有効データが記憶されている物理メモリ領域をアクセス粒度で特定することができる。すなわち、メモリコントローラ２０は、ＧＰマップテーブルのエントリ位置と、当該エントリ位置が示すブロックＢＬＫ内のアクセス粒度でのデータ位置と、の組合せに基づき、不揮発性メモリ１０において有効データが記憶されている物理メモリ領域をアクセス粒度で特定することができる。以下では、バンクアドレスＬＡａと組み合わせることによって有効データが記憶されている物理メモリ領域をアクセス粒度で特定することができる物理アドレスＰＡの一部を、“分割物理アドレスＰＡａ”と呼ぶ。
【0023】
なお、ＧＣ処理によってグループＧＰ０～ＧＰ（２ｎ－１）のいずれかに属するブロックＢＬＫｘが解放されてフリーブロックＢＬＫｘとなった場合、メモリコントローラ２０は、フリーブロックＢＬＫｘとバンクアドレスＬＡａとの間の関連づけを解消する。これにより、フリーブロックＢＬＫｘは、グループＧＰ＿ＦＢに割り当てられる。そして、メモリコントローラ２０は、ブロックＢＬＫｘに代えて、グループＧＰ＿ＦＢに属する任意のフリーブロックＢＬＫｙを、バンクアドレスＬＡａに新たに関連づけ直す。これにより、フリーブロックＢＬＫｙは、グループＧＰ０～ＧＰ（２ｎ－１）のいずれかに割り当てられる。
【0024】
１．１．４ メモリコントローラの構成
次に、メモリコントローラ２０の構成について説明する。
次に、メモリコントローラ２０の構成について説明する。
【0025】
１．１．４．１ ハードウェア構成
（全体構成）
図５は、第１実施形態に係るメモリコントローラの全体構成の一例を示すブロック図である。メモリコントローラ２０は、ホストインタフェース回路（ホストＩ／Ｆ）２１、制御回路２２、キャッシュ２３、メモリインタフェース回路（メモリＩ／Ｆ）２４、ライトバッファ２５、及びシステムバッファ２６を含む。以下に説明されるホストインタフェース回路２１、制御回路２２、キャッシュ２３、メモリインタフェース回路２４、ライトバッファ２５、及びシステムバッファ２６の機能は、専用ハードウェア、プログラムを実行するプロセッサ、又はこれらの組合せのいずれでも実現可能である。
（全体構成）
図５は、第１実施形態に係るメモリコントローラの全体構成の一例を示すブロック図である。メモリコントローラ２０は、ホストインタフェース回路（ホストＩ／Ｆ）２１、制御回路２２、キャッシュ２３、メモリインタフェース回路（メモリＩ／Ｆ）２４、ライトバッファ２５、及びシステムバッファ２６を含む。以下に説明されるホストインタフェース回路２１、制御回路２２、キャッシュ２３、メモリインタフェース回路２４、ライトバッファ２５、及びシステムバッファ２６の機能は、専用ハードウェア、プログラムを実行するプロセッサ、又はこれらの組合せのいずれでも実現可能である。
【0026】
ホストインタフェース回路２１は、メモリコントローラ２０とホスト２との間の通信を司るハードウェアである。ホストインタフェース回路２１は、ホストバスＨＢを介してホスト２と接続される。
【0027】
制御回路２２は、メモリコントローラ２０の全体を制御する回路である。制御回路２２は、例えば、ＣＰＵ（Central Processing Unit）のようなプロセッサ、ＲＯＭ（Read Only Memory）、及びＲＡＭ（Random Access Memory）を含む。
【0028】
キャッシュ２３は、例えば、ＳＲＡＭ（Static Random Access Memory）又はＤＲＡＭ（Dynamic Random Access Memory）である。キャッシュ２３には、アクセス頻度の高いデータが記憶される。ホスト２からのライトデータは、ホストインタフェース回路２１を介して、まずキャッシュ２３に記憶される。キャッシュ２３に記憶されたライトデータは、ライトバッファ２５に送信される。
【0029】
メモリインタフェース回路２４は、メモリコントローラ２０と不揮発性メモリ１０との間の通信を司るハードウェアである。メモリインタフェース回路２４は、メモリバスＭＢを介して不揮発性メモリ１０と接続される。
【0030】
ライトバッファ２５は、例えば、ＤＲＡＭである。ライトバッファ２５は、キャッシュ２３とメモリインタフェース回路２４との間でライトデータをバッファリングする。
【0031】
システムバッファ２６は、例えば、ＤＲＡＭである。システムバッファ２６は、システムデータを記憶する。システムデータは、不揮発性メモリ１０及びライトバッファ２５を管理するためのデータである。システムバッファ２６は、システムデータの一例として、Ｌ２Ｐテーブル２６ａ及びＧＰマップテーブル２６ｂを記憶する。Ｌ２Ｐテーブル２６ａは、論理アドレスＬＡから物理アドレスＰＡへの対応付けを示す。Ｌ２Ｐテーブル２６ａのデータ構造の詳細については、後述する。
（キャッシュ）
図６は、第１実施形態に係るキャッシュのハードウェア構成の一例を示すブロック図である。図６に示されるように、キャッシュ２３は、複数のキャッシュラインＣＬを含む。各キャッシュラインＣＬは、各々がアクセス粒度と同等の記憶容量を有する複数のキャッシュユニットＣＵを含む。図６の例では、キャッシュラインＣＬが８個のキャッシュユニットＣＵ０～ＣＵ７を含む場合が示される。キャッシュラインＣＬ内のキャッシュユニットＣＵ０～ＣＵ７には、連続する論理アドレスが対応づけられる。なお、キャッシュラインＣＬに記憶されるデータは、キャッシュユニットＣＵ０～ＣＵ７に断続的に記憶されてもよい。
（キャッシュ）
図６は、第１実施形態に係るキャッシュのハードウェア構成の一例を示すブロック図である。図６に示されるように、キャッシュ２３は、複数のキャッシュラインＣＬを含む。各キャッシュラインＣＬは、各々がアクセス粒度と同等の記憶容量を有する複数のキャッシュユニットＣＵを含む。図６の例では、キャッシュラインＣＬが８個のキャッシュユニットＣＵ０～ＣＵ７を含む場合が示される。キャッシュラインＣＬ内のキャッシュユニットＣＵ０～ＣＵ７には、連続する論理アドレスが対応づけられる。なお、キャッシュラインＣＬに記憶されるデータは、キャッシュユニットＣＵ０～ＣＵ７に断続的に記憶されてもよい。
【0032】
キャッシュ２３に記憶されるデータは、キャッシュラインＣＬ単位で追い出される。すなわち、図６の例のように、キャッシュラインＣＬが８個のキャッシュユニットＣＵ０～ＣＵ７によって構成される場合、キャッシュ２３から追い出されるデータの単位サイズは、６４Ｂ×８＝５１２Ｂとなる。なお、追い出される全てのデータが有効データでなくてもよい。すなわち、１度の追い出し（eviction）処理によってキャッシュラインＣＬから追い出される有効データのサイズは、６４Ｂ～５１２Ｂの範囲を取り得る。
（ライトバッファ）
図７は、第１実施形態に係るライトバッファのハードウェア構成の一例を示すブロック図である。図７に示されるように、ライトバッファ２５は、２ｎ個のライトバッファユニットＷＢＵ０～ＷＢＵ（２ｎ－１）を含む。
（ライトバッファ）
図７は、第１実施形態に係るライトバッファのハードウェア構成の一例を示すブロック図である。図７に示されるように、ライトバッファ２５は、２ｎ個のライトバッファユニットＷＢＵ０～ＷＢＵ（２ｎ－１）を含む。
【0033】
ライトバッファユニットＷＢＵ０～ＷＢＵ（２ｎ－１）の各々は、１回のライト処理で書き込まれるデータ（書込み単位）に対応する記憶容量（例えば、４ＫＢ）を有する。ライトバッファユニットＷＢＵ０～ＷＢＵ（２ｎ－１）はそれぞれ、バンクＢＡＮＫ０～ＢＡＮＫ（２ｎ－１）に対応づけられる。ライトバッファユニットＷＢＵ０～ＷＢＵ（２ｎ－１）にバッファリングされたデータはそれぞれ、メモリインタフェース回路２４を介して、グループＧＰ０～ＧＰ（２ｎ－１）に属するブロックＢＬＫ内のメモリセルに書き込まれる。
（Ｌ２Ｐテーブル）
図８は、第１実施形態に係るＬ２Ｐテーブルのデータ構造の一例を示す図である。図８に示されるように、Ｌ２Ｐテーブル２６ａは、複数の記憶領域（エントリ）によって構成される。Ｌ２Ｐテーブル２６ａを構成するエントリの個数は、アクセス粒度と、ホスト２から見えるメモリシステム３の容量と、によって決定される。例えば、アクセス粒度が６４Ｂ（＝２６Ｂ）で、ホスト２から見えるメモリシステム３の容量が２５６ＧＢ（＝２３８Ｂ）の場合、Ｌ２Ｐテーブル２６ａは、４Ｇ（＝２３２）個のエントリによって構成される。複数のエントリの各々は、対応する論理アドレスＬＡによって一意に識別される。すなわち、複数のエントリの各々は、対応する論理アドレスＬＡをポインタｐｔｒとして用いてアクセスされる。複数のエントリのうち、同一のバンクアドレスＬＡａに対応づけられるエントリの数は、エントリの総数を２ｎで除した数になる。具体的には、エントリの総数が４Ｇ個の場合、１個のバンクに対応づけられるエントリの数は、２（３２－ｎ）個となる。
（Ｌ２Ｐテーブル）
図８は、第１実施形態に係るＬ２Ｐテーブルのデータ構造の一例を示す図である。図８に示されるように、Ｌ２Ｐテーブル２６ａは、複数の記憶領域（エントリ）によって構成される。Ｌ２Ｐテーブル２６ａを構成するエントリの個数は、アクセス粒度と、ホスト２から見えるメモリシステム３の容量と、によって決定される。例えば、アクセス粒度が６４Ｂ（＝２６Ｂ）で、ホスト２から見えるメモリシステム３の容量が２５６ＧＢ（＝２３８Ｂ）の場合、Ｌ２Ｐテーブル２６ａは、４Ｇ（＝２３２）個のエントリによって構成される。複数のエントリの各々は、対応する論理アドレスＬＡによって一意に識別される。すなわち、複数のエントリの各々は、対応する論理アドレスＬＡをポインタｐｔｒとして用いてアクセスされる。複数のエントリのうち、同一のバンクアドレスＬＡａに対応づけられるエントリの数は、エントリの総数を２ｎで除した数になる。具体的には、エントリの総数が４Ｇ個の場合、１個のバンクに対応づけられるエントリの数は、２（３２－ｎ）個となる。
【0034】
複数のエントリの各々には、有効データが記憶される物理メモリ領域に対応する分割物理アドレスＰＡａが記憶され得る。分割物理アドレスＰＡａが記憶されている場合、当該エントリを指す論理アドレスＬＡに対応する有効データは、不揮発性メモリ１０内に記憶されている。すなわち、Ｌ２Ｐテーブル２６ａは、有効データが記憶される物理メモリ領域に対応する分割物理アドレスＰＡａが論理アドレス空間上にマッピングされたデータ構造を有する。
【0035】
なお、上述の通り、メモリコントローラ２０は、分割物理アドレスＰＡａだけでは、有効データが記憶されている不揮発性メモリ１０内の物理メモリ領域をアクセス粒度で特定することはできない。しかしながら、メモリコントローラ２０は、分割物理アドレスＰＡａに含まれるＧＰマップテーブル２６ｂのエントリ位置と、当該エントリ位置が示すブロックＢＬＫ内のアクセス粒度でのデータ位置と、の組合せにより、有効データが記憶されている不揮発性メモリ１０内の物理メモリ領域をアクセス粒度で特定することができる。
【0036】
なお、複数のエントリの各々には、ライトバッファユニットＷＢＵ内の物理メモリ領域を示す物理アドレスＰＡ＿ＷＢＵが記憶されていてもよい。物理アドレスＰＡ＿ＷＢＵが記憶されている場合、当該エントリを指す論理アドレスＬＡに対応する有効データは、ライトバッファ２５内に記憶されている。
【0037】
複数のエントリの各々には、キャッシュユニットＣＵ内の物理メモリ領域を示す物理アドレスＰＡ＿ＣＵが記憶されていてもよい。物理アドレスＰＡ＿ＣＵが記憶されている場合、当該エントリを指す論理アドレスＬＡに対応する有効データは、キャッシュ２３内に記憶されている。
【0038】
複数のエントリの各々には、物理アドレスＰＡが記憶されていなくてもよい。物理アドレスＰＡが記憶されていない場合、当該エントリを指す論理アドレスＬＡに対応する有効データは、メモリシステム３内の物理メモリ領域に記憶されていない。なお、図８の例では、物理アドレスＰＡが記憶されていないエントリには、“ＮＵＬＬ”と記載されている。
【0039】
１．１．４．２ 機能構成
図９は、第１実施形態に係るメモリコントローラの機能構成の一例を示すブロック図である。図９では、主にライト処理及びＧＣ処理に関するメモリコントローラ２０の機能構成が示される。制御回路２２は、ライト処理及びＧＣ処理に関して、例えば、ライトコントローラ２２ａ、ＮＡＮＤコントローラ２２ｂ、及びＧＣコントローラ２２ｃとして機能する。
図９は、第１実施形態に係るメモリコントローラの機能構成の一例を示すブロック図である。図９では、主にライト処理及びＧＣ処理に関するメモリコントローラ２０の機能構成が示される。制御回路２２は、ライト処理及びＧＣ処理に関して、例えば、ライトコントローラ２２ａ、ＮＡＮＤコントローラ２２ｂ、及びＧＣコントローラ２２ｃとして機能する。
【0040】
まず、ライト処理に関する機能構成について説明する。
【0041】
キャッシュ２３からライトデータＷＤを受信すると、ライトコントローラ２２ａは、ライトデータＷＤが書き込まれる不揮発性メモリ１０の物理メモリ領域を決定する。ライトコントローラ２２ａは、ライトデータＷＤに対応する論理アドレスＬＡ内のバンクアドレスＬＡａに基づき、決定された物理メモリ領域に対応する物理アドレスＰＡから、分割物理アドレスＰＡａを生成し、Ｌ２Ｐテーブル２６ａに記憶させる。また、ライトコントローラ２２ａは、ライトデータＷＤを、対応するバンクＢＡＮＫに関連づけられたライトバッファユニットＷＢＵにバッファリングさせる。
【0042】
ライトバッファ２５からライトデータＷＤを受信すると、ＮＡＮＤコントローラ２２ｂは、ライトデータＷＤを不揮発性メモリ１０内の物理メモリ領域に書き込む。
【0043】
なお、Ｌ２Ｐテーブル２６ａは、例えば、キャッシュ２３、ライトバッファ２５、及び不揮発性メモリ１０のいずれのメモリのどの位置にライトデータＷＤが記憶されているかに応じて、都度更新される。また、ＧＰマップテーブル２６ｂには、グループＧＰと、当該グループＧＰに属するブロックＢＬＫを示すブロックアドレスの組と、が関連づけて記憶される。
【0044】
メモリコントローラ２０のライト処理に関する主な機能構成は、以上の通りである。
【0045】
次に、ＧＣ処理に関する機能構成について説明する。
【0046】
ＧＣコントローラ２２ｃは、不揮発性メモリ１０内の複数のブロックＢＬＫについて、有効データ数を管理する。有効データ数が閾値以下となるブロックＢＬＫが発生した場合、ＧＣコントローラ２２ｃは、当該ブロックＢＬＫを対象とするＧＣ処理の実行を開始する。具体的には、ＧＣコントローラ２２ｃは、ＧＣ処理対象のブロックＢＬＫが属するグループＧＰに対応するバンクＢＡＮＫを特定する。ＧＣコントローラ２２ｃは、スキャン信号Ｓｒｑを用いて、Ｌ２Ｐテーブル２６ａのうち、特定されたバンクＢＡＮＫに対応するバンクアドレスＬＡａによって指定される複数のエントリを選択的にスキャンする。ＧＣコントローラ２２ｃは、スキャンの結果、ＧＣ処理対象のブロックＢＬＫに記憶される有効データの分割物理アドレスＰＡａを取得する。ＧＣコントローラ２２ｃは、取得された分割物理アドレスＰＡａ及びバンクアドレスＬＡａによって特定される物理メモリ領域に対するリード要求Ｒｒｑを発行する。
【0047】
ＮＡＮＤコントローラ２２ｂは、リード要求Ｒｒｑを受けるとリード処理を実行し、不揮発性メモリ１０からＧＣ処理対象のブロックＢＬＫに記憶される有効データをリードデータＲＤとして読み出す。リードデータＲＤは、ＮＡＮＤコントローラ２２ｂから、ＧＣコントローラ２２ｃを介して、ライトコントローラ２２ａに送信される。
【0048】
リードデータＲＤを受けると、ライトコントローラ２２ａは、当該リードデータＲＤを同じグループＧＰに属する書込み更新中のブロックＢＬＫにライトデータＷＤとして書き戻すライトバック処理を実行する。ライトバック処理の詳細は、上述したライト処理と同等であるため、説明を省略する。
【0049】
なお、ライトバック処理に先立ち、メモリコントローラ２０は、ＧＣ処理対象のブロックＢＬＫが属するグループＧＰ内でデータを書込み可能なブロックＢＬＫが枯渇しないように、グループＧＰ＿ＦＢからＧＣ処理対象のグループＧＰへのフリーブロックＢＬＫの割当てを行う。また、メモリコントローラ２０は、ＧＣ処理対象のブロックＢＬＫをフリーブロックＢＬＫとしてグループＧＰ＿ＦＢに割り当てた後、新しいフリーブロックＢＬＫをグループＧＰ＿ＦＢからＧＣ処理対象のグループＧＰに割り当てる。
【0050】
メモリコントローラ２０のＧＣ処理に関する主な機能構成は、以上の通りである。
【0051】
１．２ 動作
次に、第１実施形態に係るメモリシステムにおける動作について説明する。
次に、第１実施形態に係るメモリシステムにおける動作について説明する。
【0052】
１．２．１ ＧＣ処理
図１０は、第１実施形態に係るメモリシステムにおけるＧＣ処理の一例を示すフローチャートである。なお、図１０に示されるＧＣ処理では、ＧＣ処理対象ブロックＢＬＫが属するグループＧＰに、書込み可能なフリーブロックＢＬＫがグループＧＰ＿ＦＢから割り当てられているものとする。
図１０は、第１実施形態に係るメモリシステムにおけるＧＣ処理の一例を示すフローチャートである。なお、図１０に示されるＧＣ処理では、ＧＣ処理対象ブロックＢＬＫが属するグループＧＰに、書込み可能なフリーブロックＢＬＫがグループＧＰ＿ＦＢから割り当てられているものとする。
【0053】
有効データ数が閾値以下となるブロックＢＬＫが発生すると（開始）、ＧＣコントローラ２２ｃは、当該ブロックＢＬＫをＧＣ処理対象ブロックＢＬＫとみなし、ＧＣ処理対象ブロックＢＬＫが属するグループＧＰに対応するバンクＢＡＮＫを特定する（Ｓ１１）。
【0054】
ＧＣコントローラ２２ｃは、スキャンの開始位置となる論理アドレスＬＡを、Ｓ１１の処理で特定されたバンクＢＡＮＫから選択する（Ｓ１２）。スキャンの開始位置としては、例えば、特定されたバンクＢＡＮＫに対応するバンクアドレスＬＡａを含む論理アドレスＬＡの最下位又は最上位のアドレスが選択される。
【0055】
ＧＣコントローラ２２ｃは、Ｓ１２の処理で選択された論理アドレスＬＡに基づいてＧＣ処理対象ブロックＢＬＫの有効データが検出されたか否かを判定する（Ｓ１３）。具体的には、ＧＣコントローラ２２ｃは、Ｓ１２の処理で選択された論理アドレスＬＡを用いてＬ２Ｐテーブル２６ａを参照する。そして、ＧＣコントローラ２２ｃは、参照先のエントリにＧＣ処理対象ブロックＢＬＫに対応する分割物理アドレスＰＡａが記憶されているか否かを判定することにより、ＧＣ処理対象ブロックＢＬＫの有効データが検出されたか否かを判定する。
【0056】
ＧＣ処理対象ブロックＢＬＫの有効データが検出された場合（Ｓ１３；ｙｅｓ）、ＧＣコントローラ２２ｃは、検出された有効データに対応する分割物理アドレスＰＡａを、Ｌ２Ｐテーブル２６ａから取得する（Ｓ１４）。
【0057】
ＧＣ処理対象ブロックＢＬＫの有効データが検出されなかった場合（Ｓ１３；ｎｏ）、又はＳ１４の処理の後、ＧＣコントローラ２２ｃは、Ｓ１１の処理で特定されたバンクＢＡＮＫをスキャン完了したか否かを判定する（Ｓ１５）。
【0058】
Ｓ１１の処理で特定されたバンクＢＡＮＫに対するスキャンが完了していない場合（Ｓ１５；ｎｏ）、ＧＣコントローラ２２ｃは、選択する論理アドレスをインクリメントする（Ｓ１６）。
【0059】
Ｓ１６の処理の後、ＧＣコントローラ２２ｃは、Ｓ１６の処理で選択された論理アドレスに基づいてＧＣ処理対象ブロックＢＬＫの有効データが検出されたか否かを判定する（Ｓ１３）。そして、後続するＳ１４～Ｓ１６の処理が実行される。これにより、Ｓ１１の処理で特定されたバンクＢＡＮＫに対するスキャンが完了するまでＳ１３～Ｓ１６の処理が繰り返される。
【0060】
Ｓ１１の処理で特定されたバンクＢＡＮＫに対するスキャンが完了した場合（Ｓ１５；ｙｅｓ）、ＮＡＮＤコントローラ２２ｂは、Ｓ１４の処理で取得された分割物理アドレスＰＡａに基づき、Ｓ１３の処理で検出された有効データをＧＣ処理対象ブロックＢＬＫから読み出す（Ｓ１７）。
【0061】
Ｓ１７の処理の後、ＮＡＮＤコントローラ２２ｂは、Ｓ１７の処理で読み出された全ての有効データを、ＧＣ処理対象ブロックＢＬＫが属するグループＧＰ内の１個の書戻し対象ブロックＢＬＫに書き戻す（Ｓ１８）。
【0062】
Ｓ１８の処理の後、メモリコントローラ２０は、ＧＣ処理対象ブロックＢＬＫをフリーブロックＢＬＫとして解放する（Ｓ１９）。そして、ＧＣ処理対象ブロックＢＬＫは、グループＧＰ＿ＦＢに割り当てられる。また、メモリコントローラ２０は、ＧＣ処理対象ブロックＢＬＫが属するグループＧＰに、書込み可能な新たなフリーブロックＢＬＫを割り当てる。
【0063】
Ｓ１９の処理が終了すると、ＧＣ処理は終了となる（終了）。
【0064】
１．３ 第１実施形態に係る効果
第１実施形態によれば、メモリコントローラ２０は、論理アドレス空間を複数のバンクＢＡＮＫに分割する。メモリコントローラ２０は、複数のバンクＢＡＮＫの各々に対応づけるブロックＢＬＫを排他的に管理する。ＧＣ処理において、ＧＣコントローラ２２ｃは、Ｌ２Ｐテーブル２６ａのうち、ＧＣ処理対象ブロックＢＬＫに対応づけられる１個のバンクＢＡＮＫに関する部分を選択的にスキャンする。ＧＣコントローラ２２ｃは、スキャンの結果、ＧＣ処理対象ブロックＢＬＫにおいて有効データが記憶される物理メモリ領域に対応する分割物理アドレスＰＡａを検出する。ＮＡＮＤコントローラ２２ｂは、検出された分割物理アドレスＰＡａに基づいて、ＧＣ処理対象ブロックＢＬＫに記憶された有効データを読み出す。ライトコントローラ２２ａ及びＮＡＮＤコントローラ２２ｂは、読み出された有効データをＧＣ処理対象ブロックＢＬＫと同一グループＧＰに属するフリーブロックＢＬＫに書き戻す。これにより、低いアクセス粒度でのランダムライトで有効データが断片的に記憶された状態になったブロックＢＬＫを、フリーブロックＢＬＫ化することができる。このため、データ書込み可能な物理メモリ領域の減少を抑制できる。
第１実施形態によれば、メモリコントローラ２０は、論理アドレス空間を複数のバンクＢＡＮＫに分割する。メモリコントローラ２０は、複数のバンクＢＡＮＫの各々に対応づけるブロックＢＬＫを排他的に管理する。ＧＣ処理において、ＧＣコントローラ２２ｃは、Ｌ２Ｐテーブル２６ａのうち、ＧＣ処理対象ブロックＢＬＫに対応づけられる１個のバンクＢＡＮＫに関する部分を選択的にスキャンする。ＧＣコントローラ２２ｃは、スキャンの結果、ＧＣ処理対象ブロックＢＬＫにおいて有効データが記憶される物理メモリ領域に対応する分割物理アドレスＰＡａを検出する。ＮＡＮＤコントローラ２２ｂは、検出された分割物理アドレスＰＡａに基づいて、ＧＣ処理対象ブロックＢＬＫに記憶された有効データを読み出す。ライトコントローラ２２ａ及びＮＡＮＤコントローラ２２ｂは、読み出された有効データをＧＣ処理対象ブロックＢＬＫと同一グループＧＰに属するフリーブロックＢＬＫに書き戻す。これにより、低いアクセス粒度でのランダムライトで有効データが断片的に記憶された状態になったブロックＢＬＫを、フリーブロックＢＬＫ化することができる。このため、データ書込み可能な物理メモリ領域の減少を抑制できる。
【0065】
また、メモリコントローラ２０は、Ｌ２Ｐテーブル２６ａのうち１個のバンクＢＡＮＫに関する部分にスキャンする範囲を限定しつつ、ＧＣ処理を実行することができる。このため、Ｌ２Ｐテーブル２６ａ全体をスキャンする場合よりもスキャンする範囲を１／２ｎに狭めることができる。したがって、Ｌ２Ｐテーブル２６ａへのアクセス負荷を低減することができる。
【0066】
なお、Ｌ２Ｐテーブル２６ａは、有効データが記憶される物理メモリ領域に対応する物理アドレスが論理アドレス空間上にマッピングされるデータ構造を有する。すなわち、メモリシステム３は、有効データに対応する論理アドレスが物理アドレス空間上にマッピングされるデータ構造（Ｐ２Ｌテーブル）を用いることなく、ＧＣ処理を実行できる。このため、第１実施形態によれば、メモリシステム３は、Ｐ２Ｌテーブルを、例えば不揮発性メモリ１０に記憶させることが不要となる。したがって、Ｐ２Ｌテーブルを不揮発性メモリ１０に記憶させる場合よりも、不揮発性メモリ１０への書込み効率を示す指標であるＷＡＦ（Write Amplification）を改善できる。
【0067】
２． 第２実施形態
次に、第２実施形態に係るメモリシステムについて説明する。第２実施形態は、ＧＣ処理と併せてデフラグメント処理を実行する点において、第１実施形態と異なる。以下の説明では、第１実施形態と異なる構成及び動作について主に説明する。第１実施形態と同等の構成及び動作については説明を適宜省略する。
次に、第２実施形態に係るメモリシステムについて説明する。第２実施形態は、ＧＣ処理と併せてデフラグメント処理を実行する点において、第１実施形態と異なる。以下の説明では、第１実施形態と異なる構成及び動作について主に説明する。第１実施形態と同等の構成及び動作については説明を適宜省略する。
【0068】
２．１ 論理アドレス
図１１は、第２実施形態に係るメモリシステムで用いられる論理アドレスの構成の一例を示す図である。図１１は、第１実施形態における図３に対応する。図１１に示されるように、第２実施形態では、メモリシステム３は、Ｎビットの論理アドレスＬＡ＜Ｎ－１：０＞を、ｎビットのバンクアドレスＬＡａ＜ｎ－１：０＞と、ｋビットのアラインメントアドレスＬＡｃ＜ｋ－１：０＞と、（Ｎ－ｎ－ｋ－１）ビットの分割論理アドレス＜Ｎ－ｎ－ｋ－１：０＞とに分割する。
図１１は、第２実施形態に係るメモリシステムで用いられる論理アドレスの構成の一例を示す図である。図１１は、第１実施形態における図３に対応する。図１１に示されるように、第２実施形態では、メモリシステム３は、Ｎビットの論理アドレスＬＡ＜Ｎ－１：０＞を、ｎビットのバンクアドレスＬＡａ＜ｎ－１：０＞と、ｋビットのアラインメントアドレスＬＡｃ＜ｋ－１：０＞と、（Ｎ－ｎ－ｋ－１）ビットの分割論理アドレス＜Ｎ－ｎ－ｋ－１：０＞とに分割する。
【0069】
アラインメントアドレスＬＡｃは、連続する複数の６４Ｂデータについてのアクセス（シーケンシャルアクセス）が発生した場合における、当該連続する複数の６４Ｂデータの順番を示す。バンクアドレスＬＡａ及び分割論理アドレスＬＡｂからアラインメントアドレスＬＡｃが明示的に分割されることにより、メモリシステム３は、連続する複数の６４Ｂデータを、１個のバンクＢＡＮＫに関連づけることができる。このため、メモリシステム３は、連続する複数の６４Ｂデータを、１個のグループＧＰ内に記憶させることができる。
【0070】
以下では、アクセス粒度の或る有効データ（対象有効データ）と連続する有効データがある場合、当該対象有効データと連続する有効データを、対象データの“アラインメントデータ”と呼ぶ。対象有効データのアラインメントデータは、対象有効データと同一のバンクＢＡＮＫに対応づけられたグループＧＰに記憶される。しかしながら、対象有効データのアラインメントデータは、対象有効データが記憶されるブロックＢＬＫとは異なるブロックＢＬＫに記憶され得る。
【0071】
２．２ メモリコントローラの機能構成
図１２は、第２実施形態に係るメモリコントローラの機能構成の一例を示すブロック図である。図１２は、第１実施形態における図９に対応する。制御回路２２は、ライト処理及びＧＣ処理に関して、例えば、ライトコントローラ２２ａ、ＮＡＮＤコントローラ２２ｂ、及びＧＣコントローラ２２ｄとして機能する。
図１２は、第２実施形態に係るメモリコントローラの機能構成の一例を示すブロック図である。図１２は、第１実施形態における図９に対応する。制御回路２２は、ライト処理及びＧＣ処理に関して、例えば、ライトコントローラ２２ａ、ＮＡＮＤコントローラ２２ｂ、及びＧＣコントローラ２２ｄとして機能する。
【0072】
ライト処理に関する機能構成は、第１実施形態と同等であるため、説明を省略する。
【0073】
ＧＣ処理に関する機能構成について説明する。
【0074】
ＧＣコントローラ２２ｄは、不揮発性メモリ１０内の複数のブロックＢＬＫについて、有効データ数を管理する。有効データ数が閾値以下となるブロックＢＬＫが発生した場合、ＧＣコントローラ２２ｄは、当該ブロックＢＬＫを対象とするＧＣ処理の実行を開始する。具体的には、ＧＣコントローラ２２ｄは、ＧＣ処理対象のブロックＢＬＫが属するグループＧＰに対応するバンクＢＡＮＫを特定する。ＧＣコントローラ２２ｄは、スキャン信号Ｓｒｑを用いて、Ｌ２Ｐテーブル２６ａのうち、特定されたバンクＢＡＮＫに対応するバンクアドレスＬＡａによって指定される複数のエントリを選択的にスキャンする。ＧＣコントローラ２２ｄは、スキャンの結果、ＧＣ処理対象のブロックＢＬＫに記憶される対象有効データの分割物理アドレスＰＡａを取得する。また、ＧＣコントローラ２２ｄは、ＧＣ処理対象のブロックＢＬＫに記憶される対象有効データのアラインメントデータの分割物理アドレスＰＡａを更に取得する。ＧＣコントローラ２２ｄは、取得された分割物理アドレスＰＡａ及びバンクアドレスＬＡａによって特定される物理メモリ領域に対するリード要求Ｒｒｑを発行する。
【0075】
ＮＡＮＤコントローラ２２ｂは、リード要求Ｒｒｑを受けるとリード処理を実行し、不揮発性メモリ１０からＧＣ処理対象のブロックＢＬＫに記憶される対象有効データ、及びアラインメントデータをリードデータＲＤとして読み出す。リードデータＲＤは、ＮＡＮＤコントローラ２２ｂから、ＧＣコントローラ２２ｄを介して、ライトコントローラ２２ａに送信される。
【0076】
リードデータＲＤを受けると、ライトコントローラ２２ａは、当該リードデータＲＤを同じグループＧＰに属する書込み更新中のブロックＢＬＫにライトデータＷＤとして書き戻すライトバック処理を実行する。なお、ライトバック処理に際して、ＧＣ処理対象ブロックＢＬＫに記憶される対象有効データ、及びアラインメントデータは、アラインメントアドレスＬＡｃに基づいて、アラインメント順番に沿って並べ替えられる。ライトバック処理の詳細は、上述したライト処理と同等であるため、説明を省略する。
【0077】
なお、ライトバック処理に先立ち、メモリコントローラ２０は、ＧＣ処理対象のブロックＢＬＫが属するグループＧＰ内でデータを書込み可能なブロックＢＬＫが枯渇しないように、グループＧＰ＿ＦＢからＧＣ処理対象のグループＧＰへのフリーブロックＢＬＫの割当てを行う。また、メモリコントローラ２０は、ＧＣ処理対象のブロックＢＬＫをフリーブロックＢＬＫとしてグループＧＰ＿ＦＢに割り当てた後、新しいフリーブロックＢＬＫをグループＧＰ＿ＦＢからＧＣ処理対象のグループＧＰに割り当てる。
【0078】
メモリコントローラ２０のＧＣ処理に関する主な機能構成は、以上の通りである。
【0079】
【0080】
有効データ数が閾値以下となるブロックＢＬＫが発生すると（開始）、ＧＣコントローラ２２ｄは、当該ブロックＢＬＫをＧＣ処理対象ブロックＢＬＫとみなし、ＧＣ処理対象ブロックＢＬＫが属するグループＧＰに対応するバンクＢＡＮＫを特定する（Ｓ２１）。
【0081】
ＧＣコントローラ２２ｄは、スキャンの開始位置となる論理アドレスＬＡを、Ｓ２１の処理で特定されたバンクＢＡＮＫから選択する（Ｓ２２）。スキャンの開始位置としては、例えば、特定されたバンクＢＡＮＫに対応するバンクアドレスＬＡａを含む論理アドレスＬＡの最下位又は最上位のアドレスが選択される。
【0082】
ＧＣコントローラ２２ｄは、Ｓ２２の処理で選択された論理アドレスＬＡに基づいてＧＣ処理対象ブロックＢＬＫの対象有効データが検出されたか否かを判定する（Ｓ２３）。具体的には、ＧＣコントローラ２２ｄは、Ｓ２２の処理で選択された論理アドレスＬＡを用いてＬ２Ｐテーブル２６ａを参照する。そして、ＧＣコントローラ２２ｄは、参照先のエントリにＧＣ処理対象ブロックＢＬＫに対応する分割物理アドレスＰＡａが記憶されているか否かを判定することにより、ＧＣ処理対象ブロックＢＬＫの対象有効データが検出されたか否かを判定する。
【0083】
ＧＣ処理対象ブロックＢＬＫの対象有効データが検出された場合（Ｓ２３；ｙｅｓ）、ＧＣコントローラ２２ｄは、検出された対象有効データに対応する分割物理アドレスＰＡａを、Ｌ２Ｐテーブル２６ａから取得する（Ｓ２４）。
【0084】
ＧＣ処理対象ブロックＢＬＫの対象有効データが検出されなかった場合（Ｓ２３；ｎｏ）、ＧＣコントローラ２２ｄは、Ｓ２２の処理で選択された論理アドレスＬＡに基づいてＧＣ処理対象ブロックＢＬＫの対象有効データのアラインメントデータが検出されたか否かを判定する（Ｓ２５）。具体的には、ＧＣコントローラ２２ｄは、Ｓ２２の処理で選択された論理アドレスＬＡ内のアラインメントアドレスＬＡｃと連続するアラインメントアドレスＬＡｃを含む論理アドレスＬＡを用いてＬ２Ｐテーブル２６ａを参照する。そして、ＧＣコントローラ２２ｄは、参照先のエントリにアラインメントデータが記憶されているか否かを判定することにより、ＧＣ処理対象ブロックＢＬＫの対象有効データのアラインメントデータが検出されたか否かを判定する。
【0085】
ＧＣ処理対象ブロックＢＬＫの対象有効データのアラインメントデータが検出された場合（Ｓ２５；ｙｅｓ）、ＧＣコントローラ２２ｄは、検出されたアラインメントデータに対応する分割物理アドレスＰＡａを、Ｌ２Ｐテーブル２６ａから取得する（Ｓ２６）。
【0086】
ＧＣ処理対象ブロックＢＬＫの対象有効データのアラインメントデータが検出されなかった場合（Ｓ２５；ｎｏ）、Ｓ２４の処理、又はＳ２６の処理の後、ＧＣコントローラ２２ｄは、Ｓ２１の処理で特定されたバンクＢＡＮＫをスキャン完了したか否かを判定する（Ｓ２７）。
【0087】
Ｓ２１の処理で特定されたバンクＢＡＮＫに対するスキャンが完了していない場合（Ｓ２７；ｎｏ）、ＧＣコントローラ２２ｄは、選択する論理アドレスをインクリメントする（Ｓ２８）。
【0088】
Ｓ２８の処理の後、ＧＣコントローラ２２ｄは、Ｓ２８の処理で選択された論理アドレスに基づいてＧＣ処理対象ブロックＢＬＫの対象有効データが検出されたか否かを判定する（Ｓ２３）。そして、後続するＳ２４～Ｓ２８の処理が実行される。これにより、Ｓ２１の処理で特定されたバンクＢＡＮＫに対するスキャンが完了するまでＳ２３～Ｓ２８の処理が繰り返される。
【0089】
Ｓ２１の処理で特定されたバンクＢＡＮＫに対するスキャンが完了した場合（Ｓ２７；ｙｅｓ）、ＮＡＮＤコントローラ２２ｂは、Ｓ２４の処理、及びＳ２６の処理で取得された分割物理アドレスＰＡａに基づき、Ｓ２３の処理で検出された対象有効データ及びＳ２５の処理で検出されたアラインメントデータを含むデータセットを、Ｓ２１の処理で特定されたバンクＢＡＮＫに対応するグループＧＰから読み出す（Ｓ２９）。
【0090】
Ｓ２９の処理の後、ＮＡＮＤコントローラ２２ｂは、Ｓ２９の処理で読み出されたデータセットが一つの書込み単位内に配置されるように、ＧＣ処理対象ブロックＢＬＫが属するグループＧＰ内の書戻し対象ブロックＢＬＫ内に書き戻す（Ｓ３０）。これにより、グループＧＰ内で断片的に記憶されていたＧＣ処理対象ブロックＢＬＫ内の対象有効データ、及び当該対象有効データのアラインメントデータが１個のブロックＢＬＫに集約される。すなわち、ＧＣ処理に併せて、デフラグ処理が更に実行される。
【0091】
Ｓ３０の処理の後、メモリコントローラ２０は、ＧＣ処理対象ブロックＢＬＫをフリーブロックＢＬＫとして解放する（Ｓ３１）。そして、ＧＣ処理対象ブロックＢＬＫは、グループＧＰ＿ＦＢに割り当てられる。また、メモリコントローラ２０は、ＧＣ処理対象ブロックＢＬＫが属するグループＧＰに、書込み可能な新たなフリーブロックＢＬＫを割り当てる。
【0092】
Ｓ３１の処理が終了すると、ＧＣ処理は終了となる（終了）。
【0093】
２．４ 第２実施形態に係る効果
第２実施形態によれば、メモリコントローラ２０は、論理アドレスＬＡを、バンクアドレスＬＡａ、分割論理アドレスＬＡｂ、及びアラインメントアドレスＬＡｃに分割する。これにより、メモリコントローラ２０は、連続する複数の６４Ｂデータを同じバンクＢＡＮＫに対応づけることができる。これにより、ＧＣコントローラ２２ｄは、ＧＣ処理の際に実行される、Ｌ２Ｐテーブル２６ａ内の１個のバンクＢＡＮＫに対する選択的にスキャンによって、ＧＣ処理対象ブロックＢＬＫ内の対象有効データのアラインメントデータを検出することができる。このため、ＧＣコントローラ２２ｄは、ＧＣ処理に併せて、デフラグ処理を実行することができる。したがって、第１実施形態と同様に、Ｌ２Ｐテーブル２６ａへのアクセス負荷を抑制しつつ、断片化されたデータを１個のフリーブロックＢＬＫに集約することができる。
第２実施形態によれば、メモリコントローラ２０は、論理アドレスＬＡを、バンクアドレスＬＡａ、分割論理アドレスＬＡｂ、及びアラインメントアドレスＬＡｃに分割する。これにより、メモリコントローラ２０は、連続する複数の６４Ｂデータを同じバンクＢＡＮＫに対応づけることができる。これにより、ＧＣコントローラ２２ｄは、ＧＣ処理の際に実行される、Ｌ２Ｐテーブル２６ａ内の１個のバンクＢＡＮＫに対する選択的にスキャンによって、ＧＣ処理対象ブロックＢＬＫ内の対象有効データのアラインメントデータを検出することができる。このため、ＧＣコントローラ２２ｄは、ＧＣ処理に併せて、デフラグ処理を実行することができる。したがって、第１実施形態と同様に、Ｌ２Ｐテーブル２６ａへのアクセス負荷を抑制しつつ、断片化されたデータを１個のフリーブロックＢＬＫに集約することができる。
【0094】
３． 変形例
上述した実施形態には、種々の変形を適用することができる。
上述した実施形態には、種々の変形を適用することができる。
【0095】
上述した第２実施形態では、アラインメントデータが存在する場合にデフラグ処理が無条件で実行される場合について説明したが、これに限られない。例えば、デフラグ処理を実行するか否かが判定されてもよい。以下では、第２実施形態と異なる構成及び動作について主に説明する。第２実施形態と同等の構成及び動作については、説明を適宜省略する。
【0096】
【0097】
有効データ数が閾値以下となるブロックＢＬＫが発生すると（開始）、ＧＣコントローラ２２ｄは、当該ブロックＢＬＫをＧＣ処理対象ブロックＢＬＫとみなし、ＧＣ処理対象ブロックＢＬＫが属するグループＧＰに対応するバンクＢＡＮＫを特定する（Ｓ４１）。
【0098】
ＧＣコントローラ２２ｄは、Ｓ４１の処理で特定されたバンクＢＡＮＫに対するスキャン処理を実行する（Ｓ４２）。Ｓ４２の処理は、図１３におけるＳ２２～Ｓ２８の処理と同等である。これにより、ＧＣコントローラ２２ｄは、ＧＣ処理対象ブロックＢＬＫ内の有効データが記憶される分割物理アドレスＰＡａ、及び当該有効データのアラインメントデータが記憶される分割物理アドレスＰＡａを取得する。
【0099】
Ｓ４２の処理の後、ＧＣコントローラ２２ｄは、判定処理を実行する（Ｓ４３）。ＧＣコントローラ２２ｄは、判定処理によって、デフラグ処理を実行するか否かを判定する。判定処理の詳細については、後述する。
【0100】
デフラグ処理を実行すると判定された場合（Ｓ４４；ｙｅｓ）、ＮＡＮＤコントローラ２２ｂは、Ｓ４３の処理で取得された分割物理アドレスＰＡａに基づき、ＧＣ処理対象ブロックＢＬＫ内の有効データ、及び当該有効データのアラインメントデータを含むデータセットを、Ｓ４１の処理で特定されたバンクＢＡＮＫに対応するグループＧＰから読み出す（Ｓ４５）。
【0101】
Ｓ４５の処理の後、ＮＡＮＤコントローラ２２ｂは、Ｓ４５の処理で読み出されたデータセットが一つの書込み単位内に配置されるように、ＧＣ処理対象ブロックＢＬＫが属するグループＧＰ内の書戻し対象ブロックＢＬＫ内に書き戻す（Ｓ４６）。これにより、グループＧＰ内で断片的に記憶されていたＧＣ処理対象ブロックＢＬＫ内の有効データ、及び当該有効データのアラインメントデータが１個のブロックＢＬＫに集約される。すなわち、ＧＣ処理に併せて、デフラグ処理が更に実行される。
【0102】
デフラグ処理を実行しないと判定された場合（Ｓ４４；ｎｏ）、ＮＡＮＤコントローラ２２ｂは、Ｓ４３の処理で取得された分割物理アドレスＰＡａに基づき、ＧＣ処理対象ブロックＢＬＫ内の有効データを、Ｓ４１の処理で特定されたバンクＢＡＮＫに対応するグループＧＰから読み出す（Ｓ４７）。
【0103】
Ｓ４７の処理の後、ＮＡＮＤコントローラ２２ｂは、Ｓ４７の処理で読み出された全ての有効データを、ＧＣ処理対象ブロックＢＬＫが属するグループＧＰ内の書戻し対象ブロックＢＬＫに書き戻す（Ｓ４８）。すなわち、ＧＣ処理に併せて、デフラグ処理は実行されない。
【0104】
Ｓ４６の処理の後、又はＳ４８の処理の後、メモリコントローラ２０は、ＧＣ処理対象ブロックＢＬＫをフリーブロックＢＬＫとして解放する（Ｓ４９）。そして、ＧＣ処理対象ブロックＢＬＫは、グループＧＰ＿ＦＢに割り当てられる。また、メモリコントローラ２０は、ＧＣ処理対象ブロックＢＬＫが属するグループＧＰに、書込み可能な新たなフリーブロックＢＬＫを割り当てる。
【0105】
Ｓ４９の処理が終了すると、ＧＣ処理は終了となる（終了）。
【0106】
３．２ 判定処理
次に、判定処理の詳細について説明する。判定処理としては、例えば、以下の３例が挙げられる。
次に、判定処理の詳細について説明する。判定処理としては、例えば、以下の３例が挙げられる。
【0107】
３．２．１ 第１例
図１５は、変形例に係るメモリシステムにおける判定処理の第１例を示すフローチャートである。第１例では、ホスト２からのアクセスにおけるシーケンシャルアクセスの割合（シーケンシャルアクセス率）に基づいて、デフラグ処理の実行可否が判定される。
図１５は、変形例に係るメモリシステムにおける判定処理の第１例を示すフローチャートである。第１例では、ホスト２からのアクセスにおけるシーケンシャルアクセスの割合（シーケンシャルアクセス率）に基づいて、デフラグ処理の実行可否が判定される。
【0108】
判定処理が開始されると（開始）、ＧＣコントローラ２２ｄは、シーケンシャルアクセス率が閾値以上であるか否かを判定する（Ｓ５１）。
【0109】
シーケンシャルアクセス率が閾値以上である場合（Ｓ５１；ｙｅｓ）、ＧＣコントローラ２２ｄは、デフラグ処理を実行すると判定する（Ｓ５２）。
【0110】
シーケンシャルアクセス率が閾値未満である場合（Ｓ５１；ｎｏ）、ＧＣコントローラ２２ｄは、デフラグ処理を実行しないと判定する（Ｓ５３）。
【0111】
Ｓ５２の処理、又はＳ５３の処理の後、判定処理は終了となる（終了）。
【0112】
３．２．２ 第２例
図１６は、変形例に係るメモリシステムにおける判定処理の第２例を示すフローチャートである。第２例では、不揮発性メモリ１０に記憶されるアラインメントデータの数に基づいて、デフラグ処理の実行可否が判定される。
図１６は、変形例に係るメモリシステムにおける判定処理の第２例を示すフローチャートである。第２例では、不揮発性メモリ１０に記憶されるアラインメントデータの数に基づいて、デフラグ処理の実行可否が判定される。
【0113】
判定処理が開始されると（開始）、ＧＣコントローラ２２ｄは、全てのアラインメントデータが検出されたか否かを判定する（Ｓ６１）。
【0114】
検出されないアラインメントデータが存在する場合（Ｓ６１；ｎｏ）、ＧＣコントローラ２２ｄは、不揮発性メモリ１０に記憶されるアラインメントデータの数が閾値以上であるか否かを判定する（Ｓ６２）。Ｓ６２の処理における閾値には、例えば、不揮発性メモリ１０に記憶され得るアラインメントデータの総数の８０％等の値が適用される。なお、キャッシュ２３及びライトバッファ２５にアラインメントデータが記憶されている場合には、当該アラインメントデータの数が不揮発性メモリ１０に記憶され得るアラインメントデータの総数から除外された上で、閾値が適用される。
【0115】
全てのアラインメントデータが検出された場合（Ｓ６１；ｙｅｓ）、又は不揮発性メモリ１０に記憶されるアラインメントデータの数が閾値以上である場合（Ｓ６２；ｙｅｓ）、ＧＣコントローラ２２ｄは、デフラグ処理を実行すると判定する（Ｓ６３）。
【0116】
不揮発性メモリ１０に記憶されるアラインメントデータの数が閾値未満である場合（Ｓ６２；ｎｏ）、ＧＣコントローラ２２ｄは、デフラグ処理を実行しないと判定する（Ｓ６４）。
【0117】
Ｓ６３の処理、又はＳ６４の処理の後、判定処理は終了となる（終了）。
【0118】
３．２．３ 第３例
図１７は、変形例に係るメモリシステムにおける判定処理の第３例を示すフローチャートである。第３例では、ＧＣ処理対象ブロックＢＬＫ内の有効データ数と、ＧＣ処理対象ブロックＢＬＫ外のアラインメントデータ数との関係に基づいて、デフラグ処理の実行可否が判定される。
図１７は、変形例に係るメモリシステムにおける判定処理の第３例を示すフローチャートである。第３例では、ＧＣ処理対象ブロックＢＬＫ内の有効データ数と、ＧＣ処理対象ブロックＢＬＫ外のアラインメントデータ数との関係に基づいて、デフラグ処理の実行可否が判定される。
【0119】
判定処理が開始されると（開始）、ＧＣコントローラ２２ｄは、検出されたＧＣ処理対象ブロックＢＬＫ内の有効データ数が、ＧＣ処理対象ブロックＢＬＫ外のアラインメントデータ数より多いか否かを判定する（Ｓ７１）。
【0120】
ＧＣ処理対象ブロックＢＬＫ内の有効データ数が、ＧＣ処理対象ブロックＢＬＫ外のアラインメントデータ数以下の場合（Ｓ７１；ｎｏ）、ＧＣコントローラ２２ｄは、検出アラインメントデータが何個のブロックＢＬＫに分散して記憶されているかを算出する。そして、ＧＣコントローラ２２ｄは、算出されたブロックＢＬＫの数が閾値以上であるか否かを判定する（Ｓ７２）。
【0121】
ＧＣ処理対象ブロックＢＬＫ内の有効データ数が、ＧＣ処理対象ブロックＢＬＫ外のアラインメントデータ数より多い場合（Ｓ７１；ｙｅｓ）、又はアラインメントデータが記憶されるブロックＢＬＫの数が閾値以上である場合（Ｓ７２；ｙｅｓ）、ＧＣコントローラ２２ｄは、デフラグ処理を実行すると判定する（Ｓ７３）。
【0122】
アラインメントデータが記憶されるブロックＢＬＫの数が閾値未満である場合（Ｓ７２；ｎｏ）、ＧＣコントローラ２２ｄは、デフラグ処理を実行しないと判定する（Ｓ７４）。
【0123】
Ｓ７３の処理、又はＳ７４の処理の後、判定処理は終了となる（終了）。
【0124】
３．３ 変形例に係る効果
変形例によれば、ＧＣコントローラ２２ｄは、ＧＣ処理において、デフラグ処理の実行可否を判定する。これにより、デフラグ処理が過度に実行されることを回避できる。このため、ＷＡＦの悪化を抑制すると共に、不揮発性メモリ１０との通信帯域の圧迫を抑制できる。
変形例によれば、ＧＣコントローラ２２ｄは、ＧＣ処理において、デフラグ処理の実行可否を判定する。これにより、デフラグ処理が過度に実行されることを回避できる。このため、ＷＡＦの悪化を抑制すると共に、不揮発性メモリ１０との通信帯域の圧迫を抑制できる。
【0125】
具体的には、例えば、シーケンシャルアクセス比率が高い場合、データの断片化は発生しにくいため、デフラグ処理の要求度は比較的低い。第１変形例によれば、ＧＣコントローラ２２ｄは、シーケンシャルアクセス比率に基づいて、デフラグ処理の可否を判定する。これにより、データの断片化が発生しやすいランダムアクセス比率が高い場合に、集中的にデフラグ処理を実行できる。
【0126】
また、例えば、全てのアラインメントデータが、メモリシステム３内に記憶されているとは限らない。メモリシステム３内に記憶されるアラインメントデータ数が少ない場合、デフラグ処理の要求度は比較的低い。第２変形例によれば、ＧＣコントローラ２２ｄは、不揮発性メモリ１０に記憶されるアラインメントデータの数に基づいて、デフラグ処理の可否を判定する。これにより、アラインメントデータがある程度そろう場合に、集中的にデフラグ処理を実行できる。
【0127】
また、例えば、或るブロックＢＬＫがＧＣ処理対象ブロックＢＬＫとなった場合にデフラグ処理を実行するよりも、他のブロックＢＬＫがＧＣ処理対象ブロックＢＬＫとなった場合にデフラグ処理を実行した方が、効率がよい場合がある。第３変形例によれば、ＧＣコントローラ２２ｄは、対象有効データ数とアラインメントデータ数の大小関係に基づいて、デフラグ処理の可否を判定する。これにより、デフラグ処理を併せて実行する際の効率がよいＧＣ処理を適切に選択できる。
【0128】
なお、対象有効データよりもアラインメントデータの方が多い場合でも、アラインメントデータが多くのブロックＢＬＫに分散している場合には、デフラグ処理を実行した方がよい場合もあり得る。第３変形例によれば、ＧＣコントローラ２２ｄは、アラインメントデータ数が対象有効データ数より多く、かつアラインメントデータが記憶されるブロックＢＬＫの数が閾値を超える場合、デフラグ処理を実行すると判定する。これにより、アラインメントデータが極度に断片化している状態を検出し、有効データの集約を適切に実行することができる。
【0129】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0130】
１…情報処理システム
２…ホスト
３…メモリシステム
１０…不揮発性メモリ
２０…メモリコントローラ
２１…ホストインタフェース回路
２２…制御回路
２２ａ…ライトコントローラ
２２ｂ…ＮＡＮＤコントローラ
２２ｃ，２２ｄ…ＧＣコントローラ
２３…キャッシュ
２４…メモリインタフェース回路
２５…ライトバッファ
２６…システムバッファ
２６ａ…Ｌ２Ｐテーブル
２６ｂ…ＧＰマップテーブル
２…ホスト
３…メモリシステム
１０…不揮発性メモリ
２０…メモリコントローラ
２１…ホストインタフェース回路
２２…制御回路
２２ａ…ライトコントローラ
２２ｂ…ＮＡＮＤコントローラ
２２ｃ，２２ｄ…ＧＣコントローラ
２３…キャッシュ
２４…メモリインタフェース回路
２５…ライトバッファ
２６…システムバッファ
２６ａ…Ｌ２Ｐテーブル
２６ｂ…ＧＰマップテーブル
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
