(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024118849
(43)【公開日】2024-09-02
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 25/07 20060101AFI20240826BHJP
【ＦＩ】
H01L25/08 E
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2023025399
(22)【出願日】2023-02-21
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(74)【代理人】
【識別番号】100213654
【弁理士】
【氏名又は名称】成瀬 晃樹
(72)【発明者】
【氏名】長谷部 稜弥
(57)【要約】
【課題】半導体素子が形成されるウェハにおける無駄な領域を抑制することができる半導体装置およびその製造方法を提供する。
【解決手段】本実施形態による半導体装置は、第１チップと、第２チップと、を有する半導体チップを備える。第２チップは、第１チップと電気的に接続するように、第１チップ上で第１チップと接合される。第２チップの面積は、第１チップの面積よりも小さい。第１チップは、第１チップの上面で第２チップが設けられる第１領域とは異なる第２領域で第１チップから露出される第１パッドをさらに有する。
【選択図】図４
【特許請求の範囲】
【請求項1】
第１チップと、
前記第１チップと電気的に接続するように、前記第１チップ上で前記第１チップと接合された第２チップと、
を有する半導体チップを備え、
前記第２チップの面積は、前記第１チップの面積よりも小さく、
前記第１チップは、前記第１チップの上面で前記第２チップが設けられる第１領域とは異なる第２領域で前記第１チップから露出される第１パッドをさらに有する、半導体装置。
前記第１チップと電気的に接続するように、前記第１チップ上で前記第１チップと接合された第２チップと、
を有する半導体チップを備え、
前記第２チップの面積は、前記第１チップの面積よりも小さく、
前記第１チップは、前記第１チップの上面で前記第２チップが設けられる第１領域とは異なる第２領域で前記第１チップから露出される第１パッドをさらに有する、半導体装置。
【請求項2】
前記半導体チップが搭載される配線基板と、
前記第１パッドと、前記配線基板と、を電気的に接続するワイヤと、
をさらに備える、請求項１に記載の半導体装置。
前記第１パッドと、前記配線基板と、を電気的に接続するワイヤと、
をさらに備える、請求項１に記載の半導体装置。
【請求項3】
前記第２領域に設けられるスペーサをさらに備えることができ、
前記スペーサは、前記ワイヤから離間するように設けられる、請求項２に記載の半導体装置。
前記スペーサは、前記ワイヤから離間するように設けられる、請求項２に記載の半導体装置。
【請求項4】
前記スペーサは、樹脂を含む、請求項３に記載の半導体装置。
【請求項5】
前記樹脂は、ポリイミド、ポリベンゾオキサゾール、フェノール、及び、エポキシの少なくとも一つを含む、請求項４に記載の半導体装置。
【請求項6】
前記スペーサの上面は、前記第２チップの上面と略平行である、請求項３に記載の半導体装置。
【請求項7】
前記スペーサの上面の位置は、前記第２チップの上面の位置よりも低い、請求項３に記載の半導体装置。
【請求項8】
前記スペーサは、前記第２領域のうち、露出された前記第１パッドよりも前記第２チップとは反対側の領域に空隙を有するように設けられる、請求項３に記載の半導体装置。
【請求項9】
前記スペーサは、上面が前記第２チップの上面と略平行であるスペーサチップを有する、請求項３に記載の半導体装置。
【請求項10】
前記第１チップおよび前記第２チップを有する第１半導体チップと、
前記第１チップおよび前記第２チップを有し、前記第１半導体チップ上に積層される第２半導体チップと、
を備え、
前記第１チップは、下面側に設けられる半導体基板をさらに有し、
前記第２半導体チップの前記第１チップが有する前記半導体基板は、前記第１半導体チップの前記第２チップを収容する凹部を有する、請求項１に記載の半導体装置。
前記第１チップおよび前記第２チップを有し、前記第１半導体チップ上に積層される第２半導体チップと、
を備え、
前記第１チップは、下面側に設けられる半導体基板をさらに有し、
前記第２半導体チップの前記第１チップが有する前記半導体基板は、前記第１半導体チップの前記第２チップを収容する凹部を有する、請求項１に記載の半導体装置。
【請求項11】
前記第１チップおよび前記第２チップを有する第１半導体チップと、
前記第１チップおよび前記第２チップを有し、前記第１半導体チップ上に積層される第２半導体チップと、
前記第１半導体チップと前記第２半導体チップとの間に設けられる接着層と、
を備え、
前記接着層は、前記第１半導体チップの前記第２チップを覆うように設けられる、請求項１に記載の半導体装置。
前記第１チップおよび前記第２チップを有し、前記第１半導体チップ上に積層される第２半導体チップと、
前記第１半導体チップと前記第２半導体チップとの間に設けられる接着層と、
を備え、
前記接着層は、前記第１半導体チップの前記第２チップを覆うように設けられる、請求項１に記載の半導体装置。
【請求項12】
第１チップに個片化される前のウェハに第１パッドを形成し、
前記ウェハの上面の第１領域に第２チップを接合し、
前記ウェハの上面で前記第１領域とは異なる第２領域において前記第１パッドを露出させる、
ことを具備し、
前記第２チップの面積は、前記第１チップの面積よりも小さい、半導体装置の製造方法。
前記ウェハの上面の第１領域に第２チップを接合し、
前記ウェハの上面で前記第１領域とは異なる第２領域において前記第１パッドを露出させる、
ことを具備し、
前記第２チップの面積は、前記第１チップの面積よりも小さい、半導体装置の製造方法。
【請求項13】
前記第２チップを接合した後、
前記ウェハ上および前記第２チップ上に部材を形成し、
前記第１パッドを露出させる位置の前記部材を一部除去する、
ことをさらに具備する、請求項１２に記載の半導体装置の製造方法。
前記ウェハ上および前記第２チップ上に部材を形成し、
前記第１パッドを露出させる位置の前記部材を一部除去する、
ことをさらに具備する、請求項１２に記載の半導体装置の製造方法。
【請求項14】
前記部材は、感光性材料を含み、
前記部材を一部除去することは、前記部材に露光および現像を行うことを具備する、請求項１３に記載の半導体装置の製造方法。
前記部材を一部除去することは、前記部材に露光および現像を行うことを具備する、請求項１３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【0002】
２つのウェハを貼合する半導体導体において、それぞれウェハの半導体素子のサイズ（面積）にミスマッチが生じる場合、無駄な領域が増加してしまう。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１５－５０３６５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体素子が形成されるウェハにおける無駄な領域を抑制することができる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【0005】
本実施形態による半導体装置は、第１チップと、第２チップと、を有する半導体チップを備える。第２チップは、第１チップと電気的に接続するように、第１チップ上で第１チップと接合される。第２チップの面積は、第１チップの面積よりも小さい。第１チップは、第１チップの上面で第２チップが設けられる第１領域とは異なる第２領域で第１チップから露出される第１パッドをさらに有する。
【図面の簡単な説明】
【0006】
【図1】第１実施形態による半導体装置の構成の一例を示す断面図である。
【図2】第１実施形態による半導体装置の構成の一例を示す断面図である。
【図3】第１実施形態による半導体装置の構成の一例を示す断面図である。
【図4】第１実施形態による半導体装置の構成の一例を示す断面図である。
【図5】第１実施形態によるメモリセルアレイおよびトランジスタの構成の一例を示す断面図である。
【図6】第１実施形態による柱状部の構成の一例を示す断面図である。
【図7A】第１実施形態による半導体装置の製造方法の一例を示す断面図である。
【図8】第１実施形態による回路チップおよびアレイチップのサイズの一例を示す図である。
【図9】比較例による半導体装置の構成の一例を示す断面図である。
【図10】比較例による回路チップおよびアレイチップのサイズの一例を示す図である。
【図11】第２実施形態による半導体装置の構成の一例を示す断面図である。
【図12】第３実施形態による半導体装置の構成の一例を示す断面図である。
【図13】第４実施形態による半導体装置の構成の一例を示す断面図である。
【図14】第５実施形態による半導体装置の構成の一例を示す断面図である。
【図15】第６実施形態による半導体装置の構成の一例を示す断面図である。
【図16】第７実施形態による半導体装置の構成の一例を示す断面図である。
【図17】第８実施形態による半導体装置の構成の一例を示す断面図である。
【発明を実施するための形態】
【0007】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0008】
（第１実施形態）
図１は、第１実施形態による半導体装置１の構成の一例を示す断面図である。図２は、第１実施形態による半導体装置１の構成の一例を示す平面図である。図２のＡ－Ａ線は、断面図である図１に対応する断面を示す。
図１は、第１実施形態による半導体装置１の構成の一例を示す断面図である。図２は、第１実施形態による半導体装置１の構成の一例を示す平面図である。図２のＡ－Ａ線は、断面図である図１に対応する断面を示す。
【0009】
尚、図１および図２は、配線基板１０の表面に平行で互いに垂直なＸ方向およびＹ方向と、配線基板１０の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していても一致していなくてもよい。
【0010】
半導体装置１は、配線基板１０と、半導体チップ２０、３０～３３と、接着層４０～４３と、スペーサ５０と、樹脂層８０と、ボンディングワイヤ９０と、封止樹脂９１とを備えている。半導体装置１は、例えば、ＮＡＮＤ型フラッシュメモリのパッケージである。
【0011】
配線基板１０は、配線層１１と絶縁層１５とを含むプリント基板やインタポーザでよい。配線層１１には、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）またはそれらの合金等の低抵抗金属が用いられる。絶縁層１５には、例えば、ガラスエポキシ樹脂等の絶縁性材料が用いられる。図では、絶縁層１５の表面と裏面のみに配線層１１が設けられている。しかし、配線基板１０は、複数の配線層１１および複数の絶縁層１５を積層して構成された多層配線構造を有していてもよい。配線基板１０は、例えば、インタポーザのように、その表面と裏面とを貫通する貫通電極（柱状電極）を有してもよい。
【0012】
配線基板１０の表面（面Ｆ１）には、配線層１１上に設けられたソルダレジスト層１４が設けられている。ソルダレジスト層１４は、半導体チップ２０と配線層１１とを接続する金属材料（図示せず）から配線層１１を保護し、ショート不良を抑制するための絶縁層である。
【0013】
配線基板１０の裏面にも、配線層１１上に設けられたソルダレジスト層１４が設けられている。ソルダレジスト層１４から露出された配線層１１には、金属バンプ１３が設けられている。金属バンプ１３は、図示しない他の部品と配線基板１０とを電気的に接続するために設けられている。
【0014】
半導体チップ２０は、例えば、メモリチップを制御するコントローラチップである。半導体チップ２０の配線基板１０を向いた面には、図示しない半導体素子が設けられている。半導体素子は、例えば、コントローラを構成するＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路でよい。半導体チップ２０の裏面（下面）である面には、半導体素子と電気的に接続される電極ピラー（図示せず）が設けられている。電極ピラーには、例えば、銅、ニッケルまたはそれらの合金等の低抵抗金属材料が用いられている。
【0015】
接続バンプとしての電極ピラーの周囲には、金属材料が設けられている。電極ピラーは、金属材料を介して、ソルダレジスト層１４の開口部において露出された配線層１１と電気的に接続される。金属材料には、例えば、はんだ、銀、銅等の低抵抗金属材料が用いられている。これにより、金属材料は、半導体チップ２０の電極ピラーと配線基板１０の配線層１１とを電気的に接続する。
【0016】
金属材料の周囲の領域、および、半導体チップ２０と配線基板１０との間の領域には、樹脂層８０が設けられている。樹脂層８０は、例えば、アンダーフィル樹脂を硬化させたものであり、半導体チップ２０の周囲を被覆して保護する。
【0017】
半導体チップ３０は、例えば、ＮＡＮＤ型フラッシュメモリを含むメモリチップである。半導体チップ３０は、その表面（上面）に半導体素子（図示せず）を有する。半導体素子は、例えば、メモリセルアレイおよびその周辺回路（ＣＭＯＳ回路）でよい。メモリセルアレイは、複数のメモリセルを三次元配置した立体型メモリセルアレイでもよい。また、半導体チップ３０上には、接着層４１介して半導体チップ３１が接着されている。半導体チップ３１上には、接着層４２介して半導体チップ３２が接着されている。半導体チップ３２上には、接着層４３介して半導体チップ３３が接着されている。半導体チップ３１～３３は、例えば、半導体チップ３０と同様に、ＮＡＮＤ型フラッシュメモリを含むメモリチップである。半導体チップ３０～３３は、同一のメモリチップでもよい。図では、コントローラチップとしての半導体チップ２０の他、４つのメモリチップとしての半導体チップ３０～３３が積層されている。しかし、半導体チップの積層数は、３以下でも、５以上であってもよい。
【0018】
図２に示すように、スペーサ５０は、例えば、半導体チップ２０の側方に設けられる。スペーサ５０は、接着層を介して、配線基板１０の表面（上面）に接着されている。スペーサ５０および半導体チップ２０の上方に、半導体チップ３０～３３が設けられている。スペーサ５０の材料は、例えば、シリコン（Ｓｉ）またはポリイミドである。
【0019】
ボンディングワイヤ９０は、配線基板１０および半導体チップ３０～３３の任意のパッドに接続されている。ボンディングワイヤ９０で接続するために、半導体チップ３０～３３は、パッドの分だけずらされて積層されている。尚、半導体チップ２０は、電極ピラーによってフリップチップ接続されているので、ワイヤボンディングはされていない。しかし、半導体チップ２０も、電極ピラーによる接続に加えて、ワイヤボンディングされても構わない。
【0020】
さらに、封止樹脂９１が、半導体チップ２０、３０～３３、接着層４０～４３、スペーサ５０、ボンディングワイヤ９０等を封止している。これにより、半導体装置１は、複数の半導体チップ２０、３０～３３を配線基板１０上において１つの半導体パッケージとして構成されている。
【0021】
次に、半導体チップ３０～３３の詳細について説明する。
【0022】
図３は、第１実施形態による半導体装置１の構成の一例を示す断面図である。尚、図３は、半導体チップ３０を示す。以下では、半導体チップ３０について説明するが、半導体チップ３１～３３も半導体チップ３０と同様の構成を有する。図３の例では半導体チップ３０を詳細に説明するので、図１における半導体チップ２０の図示を省略している。
【0023】
【0024】
半導体チップ３０は、回路チップＣＨ１と、アレイチップＣＨ２と、スペーサ１０１と、を有する。回路チップＣＨ１は、第１チップの一例である。アレイチップＣＨ２は、第２チップの一例である。
【0025】
回路チップＣＨ１は、アレイチップＣＨ２の動作を制御する制御回路（論理回路）として機能する。
【0026】
回路チップＣＨ１は、半導体基板１１１と、層間絶縁膜１１２と、トランジスタ（半導体素子）１１３と、金属パッドＢＰ１と、金属パッドＷＰと、を有する。
【0027】
半導体基板１１１は、回路チップＣＨ１の下面側に設けられる。半導体基板１１１は、例えば、シリコン（Ｓｉ）基板である。
【0028】
層間絶縁膜１１２は、半導体基板１１１上に設けられる。層間絶縁膜１１２は、例えば、シリコン酸化膜、または、シリコン酸化膜とその他の絶縁膜とを含む積層膜である。
【0029】
複数のトランジスタ１１３は、半導体基板１１１の上方に設けられる。トランジスタ１１３は、アレイチップＣＨ２のメモリセルアレイ１２３の制御回路としてＣＭＯＳ回路を構成する。この制御回路は、金属パッドＢＰ１に電気的に接続されている。
【0030】
金属パッドＢＰ１は、アレイチップＣＨ２との接合面（貼合面）Ｓに設けられる。金属パッドＢＰ１は、アレイチップＣＨ２の金属パッドＢＰ２と接合されている。複数の金属パッドＢＰ１は、例えば、Ｃｕ層である。
【0031】
金属パッドＷＰは、回路チップＣＨ１の内部に設けられる。金属パッドＷＰは、回路チップＣＨ１の上面でアレイチップＣＨ２が設けられる第１領域Ｒ１とは異なる第２領域で回路チップＣＨ１から露出される。金属パッドＷＰは、半導体チップ３０～３３の外部接続パッド（ボンディングパッド）として機能する。すなわち、金属パッドＷＰは、ボンディングワイヤ９０と接続される。従って、ボンディングワイヤ９０は、金属パッドＷＰと、配線基板１０と、を電気的に接続する。金属パッドＷＰは、例えば、アルミニウム（Ａｌ）等の導電性金属を含む。金属パッドＷＰは、第１パッドの一例である。
【0032】
アレイチップＣＨ２は、回路チップＣＨ１と電気的に接続するように、回路チップＣＨ１上で回路チップＣＨ１と接合（貼合）されている。アレイチップＣＨ２の面積は、回路チップＣＨ１の面積よりも小さい。尚、回路チップＣＨ１およびアレイチップＣＨ２の面積は、Ｚ方向から見た面積である。
【0033】
アレイチップＣＨ２は、半導体基板１２１と、層間絶縁膜１２２と、メモリセルアレイ（半導体素子）１２３と、コンタクトプラグＣ１と、金属パッドＢＰ２と、を有する。
【0034】
半導体基板１２１は、アレイチップＣＨ２の上面側に設けられる。半導体基板１２１は、例えば、シリコン（Ｓｉ）基板である。
【0035】
層間絶縁膜１２２は、半導体基板１２１の下に設けられる。層間絶縁膜１２２は、例えば、シリコン酸化膜、または、シリコン酸化膜とその他の絶縁膜とを含む積層膜である。
【0036】
メモリセルアレイ１２３は、半導体基板１２１の下に設けられる。メモリセルアレイ１２３は、例えば、不揮発性メモリである。メモリセルアレイ１２３は、階段構造部を有する。メモリセルアレイ１２３は、金属パッドＢＰ２に電気的に接続されている。
【0037】
コンタクトプラグＣ１は、メモリセルアレイ１２３の導電層（ワード線ＷＬ）と、金属パッドＢＰ２と、を電気的に接続する。
【0038】
金属パッドＢＰ２は、回路チップＣＨ１との接合面Ｓに設けられる。金属パッドＢＰ２は、回路チップＣＨ１の金属パッドＢＰ１と接合されている。複数の金属パッドＢＰ２は、例えば、Ｃｕ層である。
【0039】
スペーサ１０１は、回路チップＣＨ１の上面でアレイチップＣＨ２が設けられる第１領域Ｒ１とは異なる第２領域Ｒ２に設けられる。スペーサ１０１の上面は、アレイチップＣＨ２の上面と略平行である。すなわち、スペーサ１０１により、回路チップＣＨ１とアレイチップＣＨ２との間の面積差により生じる段差部分を略平坦にすることができる。半導体チップ３０のスペーサ１０１は、図４に示すように、半導体チップ３１を支持する。これにより、チップ傾き等の組み立て時のリスクを抑制することができる。すなわち、アレイチップＣＨ２の上面の面積を大きくすることができ、半導体チップ３０～３３の積層（ダイボンディング）をより適切に行うことができる。
【0040】
スペーサ１０１は、ボンディングワイヤ９０から離間するように設けられる。スペーサ１０１は、凹部１０６を有する。凹部１０６は、スペーサ１０１の上面から上面まで貫通する。従って、凹部１０６の底面において、回路チップＣＨ１の上面が露出される。ボンディングワイヤ９０は、凹部１０６を通過してするように延伸して、金属パッドＷＢと接続される。
【0041】
スペーサ１０１は、樹脂を含む。樹脂はスペーサ１０１の製造時には感光性を有する。樹脂は、例えば、エポキシ樹脂を含む。または、ポリベンゾオキサゾール樹脂、フェノール樹脂等の少なくとも一種類を含んでよい。スペーサ１０１が樹脂である場合、スペーサ１０１は、フィラーＦを含む。尚、凹部１０６の内側面にはフィラーＦが存在するため、ボンディングワイヤ９０を金属パッドＷＰに接続させるために、凹部１０６の開口面積（開口径）を広くする必要がある。
【0042】
次に、メモリセルアレイ１２３およびトランジスタ１１３の構成について説明する。
【0043】
図５は、第１実施形態によるメモリセルアレイ１２３およびトランジスタ１１３の構成の一例を示す断面図である。
【0044】
アレイチップＣＨ２は、メモリセルアレイ１２３内の電極層として、複数のワード線ＷＬと、ソース線ＳＬとを備えている。図５は、メモリセルアレイ１２３の階段構造部２０１を示している。各ワード線ＷＬは、コンタクトプラグＣ１を介してワード配線層２０２と電気的に接続されている。複数のワード線ＷＬを貫通する各柱状部ＣＬは、ビアプラグ２０３を介してビット線ＢＬと電気的に接続されており、かつソース線ＳＬと電気的に接続されている。ソース線ＳＬは、半導体層である第１層ＳＬ１と、金属層である第２層ＳＬ２とを含んでいる。
【0045】
回路チップＣＨ１は、複数のトランジスタ１１３を備えている。各トランジスタ１１３は、半導体基板１１１上にゲート絶縁膜を介して設けられたゲート電極３０１と、半導体基板１１１内に設けられた不図示のソース拡散層およびドレイン拡散層とを備えている。また、回路チップＣＨ１は、これらのトランジスタ１１３のゲート電極３０１、ソース拡散層、またはドレイン拡散層上に設けられた複数のコンタクトプラグ３０２と、これらのコンタクトプラグ３０２上に設けられ、複数の配線を含む配線層３０３と、配線層３０３上に設けられ、複数の配線を含む配線層３０４とを備えている。
【0046】
回路チップＣＨ１はさらに、配線層３０４上に設けられ、複数の配線を含む配線層３０５と、配線層３０５上に設けられた複数のビアプラグ３０６と、これらのビアプラグ３０６上に設けられた複数の金属パッドＢＰ１とを備えている。金属パッドＢＰ１は例えば、Ｃｕ（銅）層またはＡｌ（アルミニウム）層である。
【0047】
アレイチップＣＨ２は、金属パッドＢＰ１上に設けられた複数の金属パッドＢＰ２と、金属パッドＢＰ２上に設けられた複数のビアプラグ３０７とを備えている。また、アレイチップＣＨ２は、これらのビアプラグ３０７上に設けられ、複数の配線を含む配線層３０８を備えている。金属パッドＢＰ２は例えば、Ｃｕ層またはＡｌ層である。
【0048】
図６は、第１実施形態による柱状部ＣＬの構成の一例を示す断面図である。
【0049】
図６に示すように、メモリセルアレイ１２３は、層間絶縁膜１２２（図５）上に交互に積層された複数のワード線ＷＬと複数の絶縁層４０１とを備えている。ワード線ＷＬは、例えばＷ（タングステン）層である。絶縁層４０１は、例えばシリコン酸化膜である。
【0050】
柱状部ＣＬは、ブロック絶縁膜４０２、電荷蓄積層４０３、トンネル絶縁膜４０４、チャネル半導体層４０５、およびコア絶縁膜４０６を順に含んでいる。電荷蓄積層４０３は、例えばシリコン窒化膜であり、ワード線ＷＬおよび絶縁層４０１の側面にブロック絶縁膜４０２を介して形成されている。電荷蓄積層４０３は、ポリシリコン層などの半導体層でもよい。チャネル半導体層４０５は、例えばポリシリコン層であり、電荷蓄積層４０３の側面にトンネル絶縁膜４０４を介して形成されている。ブロック絶縁膜４０２、トンネル絶縁膜４０４、およびコア絶縁膜４０６は、例えばシリコン酸化膜または金属絶縁膜である。
【0051】
次に、半導体装置１の製造方法について説明する。
【0052】
【0053】
まず、図７Ａに示すように、回路ウェハＷ１に金属パッドＷＰを形成する。金属パッドＷＰは、例えば、Ａｌ層である。尚、トランジスタ１１３を構成するＣＭＯＳ回路は、金属パッドＷＰよりも下の層においてすでに形成されている。
【0054】
次に、図７Ｂに示すように、金属パッドＷＰ上に層間絶縁膜１１２を形成し、層間絶縁膜１１２を研削する。これにより、金属パッドＷＰによる段差を平坦化することができる。層間絶縁膜１１２の形成は、例えば、ＣＶＤ（Chemical Vapor Deposition）により行われる。層間絶縁膜１１２の研削は、例えば、ＣＭＰ（Chemical Mechanical Polishing）により行われる。
【0055】
次に、図７Ｃに示すように、配線層３０３、３０４、３０５および金属パッドＢＰ１等を形成する。配線層３０３、３０４、３０５および金属パッドＢＰ１は、金属パッドＷＰと電気的に接続される。配線層３０３、３０４、３０５および金属パッドＢＰ１は、例えば、Ｃｕ層である。
【0056】
次に、図７Ｄに示すように、複数のアレイチップＣＨ２を回路ウェハＷ１に接合する。図３に示す金属パッドＢＰ１および金属パッドＢＰ２同士が接合される。これにより、回路ウェハＷ１（回路チップＣＨ１）とアレイチップＣＨ２とが電気的に接続するように、回路ウェハＷ１へのアレイチップＣＨ２の接合が行われる。
【0057】
【0058】
図８に示すように、アレイチップＣＨ２の面積は、回路チップＣＨ１の面積よりも小さい。従って、図７Ｄに示すように、回路チップＣＨ１（回路ウェハＷ１）の上面に、アレイチップＣＨ２が設けられる第１領域Ｒ１、および、アレイチップＣＨ２が設けられない第２領域Ｒ２が存在する。
【0059】
次に、図７Ｅに示すように、部材１１５を形成し、部材１１５に凹部１０６を形成する。部材１１５は、回路ウェハＷ１上およびアレイチップＣＨ２上に形成される。凹部１０６は、金属パッドＷＰを露出させる位置の部材１１５が一部除去されることにより、形成される。凹部１０６は、金属パッドＷＰが設けられた領域に形成される。凹部１０６の底面において、層間絶縁膜１１２が露出される。
【0060】
部材１１５は、感光性樹脂等の感光性材料を含む。この場合、凹部１０６は、部材１１５に露光および現像を行うことにより、形成される。感光性材料は、ポジ型感光性材料およびネガ型感光性材料のいずれであってもよい。感光性材料はたとえば、感光性エポキシ樹脂、感光性ポリベンゾオキサゾール樹脂、感光性フェノール樹脂等の少なくとも一種類を含んでよい。
【0061】
次に、図７Ｆに示すように、層間絶縁膜１１２に、凹部１１２１を形成する。凹部１１２１は、例えば、ＲＩＥ（Reactive Ion Etching）により形成される。凹部１１２１は、凹部１０６と通じている。凹部１１２１の底面において、金属パッドＷＰが露出される。これにより、第２領域Ｒ２において、金属パッドＷＰが露出される。
【0062】
次に、図７Ｇに示すように、部材１１５を研削する。
【0063】
次に、図７Ｈに示すように、ダイシングおよびバックグラインディングを行う。これにより、回路ウェハＷ１が複数の回路チップＣＨ１（半導体チップ３０～３３）に個片化される。また、部材１１５がダイシングされることにより、図３に示すスペーサ１０１が形成される。
【0064】
【0065】
【0066】
また、図７Ａ～図７Ｃにおいて、金属パッドＷＰは、配線層３０３、３０４、３０５または金属パッドＢＰ１と同じ層に形成されてもよい。この場合、金属パッドＷＰは、Ｃｕ層である。尚、金属パッドＷＰは、ＡｌまたはＣｕ以外の導電性金属が用いられてもよい。
【0067】
また、図７Ｄにおいて、薄いアレイチップＣＨ２を回路ウェハＷ２１に接合すること（チップボンディング）が難しい場合がある。この場合、ある程度厚い状態のアレイチップＣＨ２でチップボンディングを行い、その後、アレイチップＣＨ２を薄化してもよい。
【0068】
また、図７Ｅに示す工程において、部材１１５の露光および現像を行う前に、部材１１５を平坦化してもよい。これにより、露光によるパターン形成をより適切に行うことができる。
【0069】
以上のように、第１実施形態によれば、アレイチップＣＨ２の面積は、回路チップＣＨ１の面積よりも小さい。回路チップＣＨ１は、回路チップＣＨ１の上面でアレイチップＣＨ２が設けられる第１領域Ｒ１とは異なる第２領域Ｒ２で回路チップＣＨ１から露出される金属パッドＷＰを有する。これにより、図８に示すように、メモリセルアレイ１２３の微細化に伴うアレイウェハＷ２上の無駄を抑制することができる。すなわち、アレイウェハＷ２に、より多くのアレイチップＣＨ２を形成することができる。
【0070】
（比較例）
図９は、比較例による半導体装置１ａの構成の一例を示す断面図である。比較例は、アレイチップＣＨ２の面積が回路チップＣＨ１の面積と略同じである点で、第１実施形態とは異なっている。
図９は、比較例による半導体装置１ａの構成の一例を示す断面図である。比較例は、アレイチップＣＨ２の面積が回路チップＣＨ１の面積と略同じである点で、第１実施形態とは異なっている。
【0071】
図１０は、比較例による回路チップＣＨ１およびアレイチップＣＨ２のサイズの一例を示す図である。
【0072】
図１０に示すように、アレイチップＣＨ２の面積は、回路チップＣＨ１の面積と略同じである。比較例では、回路ウェハＷ１およびアレイウェハＷ２を貼合し、貼合ウェハを個片化することにより、半導体チップ３０～３３が形成される。しかし、メモリセルアレイ１２３の微細化に伴って、アレイチップＣＨ２の素子面積と回路チップＣＨ１の素子面積との間のミスマッチが大きくなる。この場合、図９および図１０に示すように、メモリセルアレイ１２３の素子面積が小さくなるほど、領域ＷＡの面積が増大してしまう。領域ＷＡは、アレイチップＣＨ２においてメモリセルアレイ１２３が設けられない、無駄な領域である。
【0073】
これに対して、第１実施形態では、図７Ｄに示すように、複数のアレイチップＣＨ２が回路ウェハＷ１に接合される。図８に示すように、アレイウェハＷ２上の無駄な領域ＷＡを設けることなく、メモリセルアレイ１２３が形成される。これにより、無駄な領域ＷＡを抑制することができ、より多くのアレイチップＣＨ２をアレイウェハＷ２に形成することができる。
【0074】
また、他の比較例として、金属パッドＷＰがアレイチップＣＨ２の上面に設けられる場合について説明する。図３に示す半導体チップ３０～３３において、金属パッドＷＰは、例えば、図９に示すようにアレイチップＣＨ２の上面に設けられる。しかし、この場合、半導体基板１２１および部材１１５（スペーサ１０１）が混在する面（例えば、図７Ｇを参照）上に膜を形成する必要がある。膜は、例えば、スピンコート法により形成される。膜は、例えば、保護膜（パッシベーション膜）またはレジストを含む。保護膜は、例えば、図５に示す絶縁膜１２４であり、例えば、ポリイミドを含む。表面に半導体基板１２１および部材１１５が混在するため、膜を適切に（例えば、均一に）形成することは困難である。この結果、金属パッドＷＰを形成することが困難になる。
【0075】
これに対して、第１実施形態では、図７Ｅに示すように、アレイチップＣＨ２の埋め込みを行う部材１１５に感光性材料が用いられる。従って、部材１１５の下方の金属パッドＷＰに向けて加工することが可能である。これにより、金属パッドＷＰをより容易に形成することができる。また、第１実施形態では、半導体基板１２１および部材１１５が混在した面でのリソグラフィ等の加工が行われない。従って、金属パッドＷＰがアレイチップＣＨ２の上面に設けられないことにより、金属パッドＷＰを形成するための加工をより容易にすることができる。
【0076】
（第２実施形態）
図１１は、第２実施形態による半導体装置１の構成の一例を示す断面図である。第２実施形態では、第１実施形態と比較して、スペーサ１０１の材料が異なっている。
図１１は、第２実施形態による半導体装置１の構成の一例を示す断面図である。第２実施形態では、第１実施形態と比較して、スペーサ１０１の材料が異なっている。
【0077】
スペーサ１０１に含まれる樹脂は、ポリイミドである。本実施形態のポリイミド樹脂には、フィラーＦが含まれない。本実施形態のポリイミド樹脂は製造時には感光性を有する。フィラーＦを含まないため、第１実施形態のように露光および現像で製造しても、凹部１０６の開口面積を第１実施形態よりも小さくすることができる。
【0078】
第２実施形態のように、スペーサ１０１の材料が変更されてもよい。第２実施形態による半導体装置１は、第１実施形態と同様の効果を得ることができる。なお、フィラーＦを含まない感光性樹脂を用いるとポリイミド以外の樹脂であっても第２実施形態と同様の効果を得ることができる。
【0079】
（第３実施形態）
図１２は、第３実施形態による半導体装置１の構成の一例を示す断面図である。第３実施形態では、第１実施形態と比較して、スペーサ１０１の形状が異なっている。
図１２は、第３実施形態による半導体装置１の構成の一例を示す断面図である。第３実施形態では、第１実施形態と比較して、スペーサ１０１の形状が異なっている。
【0080】
スペーサ１０１の上面は、平坦ではない。アレイチップＣＨ２のＺ方向の厚さが比較的大きい場合、図１２に示すように、スペーサ１０１の上面に勾配が形成される場合がある。
【0081】
スペーサ１０１の上面の位置は、アレイチップＣＨ２の上面の位置よりも低い。より詳細には、凹部１０６の上端の位置は、アレイチップＣＨ２の上面の位置よりも低い。これにより、ボンディングワイヤ９０を金属パッドＷＰに接続しやすくすることができる。また、凹部１０６の開口面積を小さくすることもできる。
【0082】
第３実施形態のように、スペーサ１０１の形状が変更されてもよい。第３実施形態による半導体装置１は、第１実施形態と同様の効果を得ることができる。
【0083】
（第４実施形態）
図１３は、第４実施形態による半導体装置１の構成の一例を示す断面図である。第４実施形態では、第１実施形態と比較して、スペーサ１０１の形状が異なっている。
図１３は、第４実施形態による半導体装置１の構成の一例を示す断面図である。第４実施形態では、第１実施形態と比較して、スペーサ１０１の形状が異なっている。
【0084】
スペーサ１０１は、第２領域Ｒ２のうち、露出された金属パッドＷＰよりもアレイチップＣＨ２とは反対側の領域に空隙を有するように設けられる。すなわち、ボンディングワイヤ９０が接続される金属パッドＷＰよりも、半導体チップ３０の外側の領域では、スペーサ１０１が設けられない。これにより、ボンディングワイヤ９０を金属パッドＷＰに接続しやすくすることができる。
【0085】
第４実施形態のように、スペーサ１０１の形状が変更されてもよい。第４実施形態による半導体装置１は、第１実施形態と同様の効果を得ることができる。
【0086】
（第５実施形態）
図１４は、第５実施形態による半導体装置１の構成の一例を示す断面図である。第５実施形態は、スペーサ１０１が設けられない点で、第１実施形態とは異なっている。
図１４は、第５実施形態による半導体装置１の構成の一例を示す断面図である。第５実施形態は、スペーサ１０１が設けられない点で、第１実施形態とは異なっている。
【0087】
スペーサ１０１が設けられないため、ボンディングワイヤ９０を金属パッドＷＰに接続しやすくすることができる。
【0088】
第５実施形態のように、スペーサ１０１が設けられなくてもよい。第５実施形態による半導体装置１は、第１実施形態と同様の効果を得ることができる。
【0089】
（第６実施形態）
図１５は、第６実施形態による半導体装置１の構成の一例を示す断面図である。第６実施形態では、第１実施形態と比較して、スペーサ１０１の構成が異なっている。
図１５は、第６実施形態による半導体装置１の構成の一例を示す断面図である。第６実施形態では、第１実施形態と比較して、スペーサ１０１の構成が異なっている。
【0090】
スペーサ１０１は、スペーサチップ１０２と、接着層１０３と、を有する。
【0091】
スペーサチップ（ダミーチップ）１０２の上面は、アレイチップＣＨ２の上面と略平行である。
【0092】
接着層１０３は、回路チップＣＨ１と、スペーサチップ１０２と、の間に設けられる。接着層１０３は、例えば、ＤＡＦ（Die Attach Film）である。
【0093】
スペーサチップ１０２は、例えば、シリコン（Ｓｉ）を含む。しかし、これに限られず、樹脂等であってもよい。スペーサチップ１０２は、例えば、第１実施形態におけるスペーサ１０１よりも堅い材料を含むことが好ましい。これにより、スペーサ１０１の上に積層される半導体チップ３０～３３をより適切に支持することができる。また、スペーサチップ１０２は、第１実施形態におけるスペーサ１０１よりも熱膨張係数が低い材料を含むことが好ましい。これにより、スペーサ１０１の高さを調整しやすくすることができる。この結果、スペーサ１０１の上に積層される半導体チップ３０～３３をより適切に支持することができる。
【0094】
第６実施形態のように、スペーサ１０１の構成が変更されてもよい。第６実施形態による半導体装置１は、第１実施形態と同様の効果を得ることができる。
【0095】
（第７実施形態）
図１６は、第７実施形態による半導体装置１の構成の一例を示す断面図である。第７実施形態では、第１実施形態と比較して、半導体基板１１１の構成が異なっている。
図１６は、第７実施形態による半導体装置１の構成の一例を示す断面図である。第７実施形態では、第１実施形態と比較して、半導体基板１１１の構成が異なっている。
【0096】
図１６に示すように、半導体チップ３１は、半導体チップ３０上に積層される。半導体チップ３２は、半導体チップ３１上に積層される。半導体チップ３３は、半導体チップ３２上に積層される。以下では、２つの半導体チップ３０、３１について説明する。
【0097】
半導体チップ３１の回路チップＣＨ１が有する半導体基板１１１は、半導体チップ３０のアレイチップＣＨ２を収容する凹部１１１１を有する。凹部１１１１のＺ方向の深さは、例えば、アレイチップＣＨ２の高さに対応する。これにより、スペーサ１０１が設けられない場合であっても、半導体チップ３１をより適切に支持することができる。
【0098】
尚、半導体チップ３２、３３の回路チップＣＨ１が有する半導体基板１１１も、半導体チップ３１と同様に、凹部１１１１を有する。また、図１６に示すように、最下層の半導体チップ３０の回路チップＣＨ１が有する半導体基板１１１は、凹部１１１１を有していなくてもよい。
【0099】
第７実施形態のように、半導体基板１１１の構成が変更されてもよい。第７実施形態による半導体装置１は、第１実施形態と同様の効果を得ることができる。
【0100】
（第８実施形態）
図１７は、第８実施形態による半導体装置１の構成の一例を示す断面図である。第８実施形態では、第１実施形態と比較して、接着層４１～４３の構成が異なっている。
図１７は、第８実施形態による半導体装置１の構成の一例を示す断面図である。第８実施形態では、第１実施形態と比較して、接着層４１～４３の構成が異なっている。
【0101】
接着層４１は、半導体チップ３０と半導体チップ３１との間に設けられる。接着層４２は、半導体チップ３１と半導体チップ３２との間に設けられる。接着層４３は、半導体チップ３２と半導体チップ３３との間に設けられる。以下では、２つの半導体チップ３０、３１について説明する。
【0102】
半導体チップ３１の下面に設けられる接着層４１は、半導体チップ３０のアレイチップＣＨ２を覆うように設けられる。従って、接着層４１は、アレイチップＣＨ２を覆うように、厚く設けられる。これにより、スペーサ１０１が設けられない場合であっても、半導体チップ３１をより適切に支持することができる。
【0103】
尚、半導体チップ３２、３３のそれぞれの下面に設けられる接着層４２、４３も、接着層４１と同様に、アレイチップＣＨ２を覆うように厚く設けられる。また、図１７に示すように、最下層の半導体チップ３０の下面に設けられる接着層４０は、厚く設けられなくてもよい。
【0104】
第８実施形態のように、接着層４１～４３の構成が変更されてもよい。第８実施形態による半導体装置１は、第１実施形態と同様の効果を得ることができる。
【0105】
他の実施形態
（ａ）上記実施形態では、半導体チップ３０～３３のアレイチップＣＨ２は複数のメモリセルを三次元配置した立体型メモリセルアレイを含む。これに代えて、アレイチップＣＨ２は二次元のメモリセルアレイや、イメージセンサ等でもよい。また、ＮＡＮＤ型フラッシュメモリではなく、ＤＲＡＭやＳＲＡＭ等の他のメモリ素子でもよい。アレイチップＣＨ２はＣＭＯＳ回路素子等であってもよい。
（ａ）上記実施形態では、半導体チップ３０～３３のアレイチップＣＨ２は複数のメモリセルを三次元配置した立体型メモリセルアレイを含む。これに代えて、アレイチップＣＨ２は二次元のメモリセルアレイや、イメージセンサ等でもよい。また、ＮＡＮＤ型フラッシュメモリではなく、ＤＲＡＭやＳＲＡＭ等の他のメモリ素子でもよい。アレイチップＣＨ２はＣＭＯＳ回路素子等であってもよい。
【0106】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0107】
１ 半導体装置、１ａ 半導体装置、１０ 配線基板、１１ 配線層、１３ 金属バンプ、１４ ソルダレジスト層、１５ 絶縁層、２０ 半導体チップ、３０～３３ 半導体チップ、４０～４３ 接着層、５０ スペーサ、９０ ボンディングワイヤ、９１ 封止樹脂、１０１ スペーサ、１０２ スペーサチップ、１０３ 接着層、１０６ 凹部、１１１ 半導体基板、１１１１ 凹部、１１３ トランジスタ、１１５ 部材、１２１ 半導体基板、１２２ 層間絶縁膜、１１２１ 凹部、１２３ メモリセルアレイ、１２４ 絶縁膜、２０１ 階段構造部、２０２ ワード配線層、２０３ ビアプラグ、３０１ ゲート電極、３０２ コンタクトプラグ、３０３～３０５ 配線層、３０６ ビアプラグ、３０７ ビアプラグ、３０８ 配線層、４０１ 絶縁層、４０２ ブロック絶縁膜、４０３ 電荷蓄積層、４０４ トンネル絶縁膜、４０５ チャネル半導体層、４０６ コア絶縁膜、ＢＬ ビット線、ＢＰ１ 金属パッド、ＢＰ２ 金属パッド、Ｃ１ コンタクトプラグ、ＣＨ１ 回路チップ、ＣＨ２ アレイチップ、ＣＬ 柱状部、Ｆ フィラー、Ｆ１ 面、Ｗ１ 回路ウェハ、Ｗ２ アレイウェハ、ＷＡ 領域、ＷＰ 金属パッド、Ｒ１ 第１領域、Ｒ２ 第２領域、Ｓ 接合面、ＳＬ ソース線、ＳＬ１ 第１層、ＳＬ２ 第２層、ＷＬ ワード線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図7D】
【図7E】
【図7F】
【図7G】
【図7H】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
