(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024118858
(43)【公開日】2024-09-02
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 25/07 20060101AFI20240826BHJP
【ＦＩ】
H01L25/08 E
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2023025413
(22)【出願日】2023-02-21
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(74)【代理人】
【識別番号】100213654
【弁理士】
【氏名又は名称】成瀬 晃樹
(72)【発明者】
【氏名】渡辺 慎也
(72)【発明者】
【氏名】猪原 正弘
(72)【発明者】
【氏名】右田 達夫
(72)【発明者】
【氏名】三浦 正幸
(57)【要約】
【課題】半導体素子が形成されるウェハにおける無駄な領域を抑制することができる半導体装置およびその製造方法を提供する。
【解決手段】本実施形態による半導体装置は、第１チップと、第２チップと、を有する半導体チップを備える。第２チップは、第１チップと電気的に接続するように、第１チップ上で第１チップと接合される。第２チップの面積は、第１チップの面積よりも小さい。第２チップは、第２チップの上面に設けられる第１パッドを有する。
【選択図】図３
【特許請求の範囲】
【請求項1】
第１チップと、
前記第１チップと電気的に接続するように、前記第１チップ上で前記第１チップと接合された第２チップと、
を有する半導体チップを備え、
前記第２チップの面積は、前記第１チップの面積よりも小さく、
前記第２チップは、前記第２チップの上面に設けられる第１パッドを有する、半導体装置。
前記第１チップと電気的に接続するように、前記第１チップ上で前記第１チップと接合された第２チップと、
を有する半導体チップを備え、
前記第２チップの面積は、前記第１チップの面積よりも小さく、
前記第２チップは、前記第２チップの上面に設けられる第１パッドを有する、半導体装置。
【請求項2】
前記第２チップは、前記第２チップの上面側に設けられる半導体基板を有し、
前記半導体基板は、前記半導体基板の上面から下面まで貫通する凹部を有し、
前記第１パッドは、前記凹部の底面から前記半導体基板の上方まで延伸する配線と一体的に構成され、前記半導体基板の上方に設けられ、
前記第１パッドおよび前記第１チップは、互いに電気的に接続されている、請求項１に記載の半導体装置。
前記半導体基板は、前記半導体基板の上面から下面まで貫通する凹部を有し、
前記第１パッドは、前記凹部の底面から前記半導体基板の上方まで延伸する配線と一体的に構成され、前記半導体基板の上方に設けられ、
前記第１パッドおよび前記第１チップは、互いに電気的に接続されている、請求項１に記載の半導体装置。
【請求項3】
前記第２チップは、
前記第１チップとの接合面に設けられる第２パッドと、
前記凹部の底面から前記第２パッドまで延伸するように設けられ、前記第１パッドと前記第１チップとを電気的に接続する柱状電極と、
をさらに有する、請求項２に記載の半導体装置。
前記第１チップとの接合面に設けられる第２パッドと、
前記凹部の底面から前記第２パッドまで延伸するように設けられ、前記第１パッドと前記第１チップとを電気的に接続する柱状電極と、
をさらに有する、請求項２に記載の半導体装置。
【請求項4】
前記半導体チップが搭載される配線基板と、
前記第１パッドと、前記配線基板と、を電気的に接続するワイヤと、
をさらに備える、請求項１に記載の半導体装置。
前記第１パッドと、前記配線基板と、を電気的に接続するワイヤと、
をさらに備える、請求項１に記載の半導体装置。
【請求項5】
前記半導体チップは、前記第１チップの上面で前記第２チップが設けられる第１領域とは異なる第２領域に設けられるスペーサをさらに備え、
前記スペーサの上面は、前記第２チップの上面と略平行である、請求項１に記載の半導体装置。
前記スペーサの上面は、前記第２チップの上面と略平行である、請求項１に記載の半導体装置。
【請求項6】
前記スペーサは、第１樹脂を含む、請求項５に記載の半導体装置。
【請求項7】
前記スペーサは、
上面が前記第２チップの上面と略平行であるスペーサチップと、
スペーサチップの周囲に設けられる第２樹脂と、
を有する、請求項５に記載の半導体装置。
上面が前記第２チップの上面と略平行であるスペーサチップと、
スペーサチップの周囲に設けられる第２樹脂と、
を有する、請求項５に記載の半導体装置。
【請求項8】
前記スペーサは、前記第１チップと、前記スペーサチップと、の間に設けられる接着層をさらに有する、請求項７に記載の半導体装置。
【請求項9】
前記スペーサは、前記第１チップと、前記スペーサチップと、の間において、前記第１チップの上面に設けられる絶縁膜と接するように設けられる絶縁膜をさらに有する、請求項７に記載の半導体装置。
【請求項10】
前記第２チップは、不揮発性メモリを有し、
前記第１チップは、前記不揮発性メモリを制御する制御回路を有する、請求項１に記載の半導体装置。
前記第１チップは、前記不揮発性メモリを制御する制御回路を有する、請求項１に記載の半導体装置。
【請求項11】
第１チップに個片化される前のウェハ上に、前記第１チップと電気的に接続するように第２チップを接合し、
前記第２チップの上面に第１パッドを形成する、
ことを具備し、
前記第２チップの面積は、前記第１チップの面積よりも小さい、半導体装置の製造方法。
前記第２チップの上面に第１パッドを形成する、
ことを具備し、
前記第２チップの面積は、前記第１チップの面積よりも小さい、半導体装置の製造方法。
【請求項12】
前記第２チップを接合した後、前記第２チップの上面側に設けられた半導体基板に、前記半導体基板の上面から下面まで貫通する凹部を形成し、
前記凹部の側面および前記半導体基板上に絶縁膜を形成する、
ことをさらに具備し、
前記第１パッドを形成することは、前記凹部の底面から前記半導体基板の上方まで延伸する配線と一体に構成され、前記半導体基板の上方に設けられる前記第１パッドを形成する、ことを具備する、請求項１１に記載の半導体装置の製造方法。
前記凹部の側面および前記半導体基板上に絶縁膜を形成する、
ことをさらに具備し、
前記第１パッドを形成することは、前記凹部の底面から前記半導体基板の上方まで延伸する配線と一体に構成され、前記半導体基板の上方に設けられる前記第１パッドを形成する、ことを具備する、請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【0002】
２つのウェハを貼合する半導体導体において、それぞれウェハの半導体素子のサイズ（面積）にミスマッチが生じる場合、無駄な領域が増加してしまう。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００４－３１６６９号公報
【特許文献2】特開２００４－７９７０１号公報
【特許文献3】特開２０１１－１４６５２７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
半導体素子が形成されるウェハにおける無駄な領域を抑制することができる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【0005】
本実施形態による半導体装置は、第１チップと、第２チップと、を有する半導体チップを備える。第２チップは、第１チップと電気的に接続するように、第１チップ上で第１チップと接合される。第２チップの面積は、第１チップの面積よりも小さい。第２チップは、第２チップの上面に設けられる第１パッドを有する。
【図面の簡単な説明】
【0006】
【図1】第１実施形態による半導体装置の構成の一例を示す断面図である。
【図2】第１実施形態による半導体装置の構成の一例を示す平面図である。
【図3】第１実施形態による半導体装置の構成の一例を示す断面図である。
【図4】第１実施形態による半導体装置の構成の一例を示す断面図である。
【図5】第１実施形態によるメモリセルアレイおよびトランジスタの構成の一例を示す断面図である。
【図6】第１実施形態による柱状部の構成の一例を示す断面図である。
【図7A】第１実施形態による半導体装置の製造方法の一例を示す断面図である。
【図8】第１実施形態による回路チップおよびアレイチップのサイズの一例を示す図である。
【図9】比較例による半導体装置の構成の一例を示す断面図である。
【図10】比較例による回路チップおよびアレイチップのサイズの一例を示す図である。
【図11】第２実施形態による半導体装置の構成の一例を示す断面図である。
【図12】第３実施形態による半導体チップの構成の一例を示す断面図である。
【図13】第４実施形態による半導体チップの構成の一例を示す断面図である。
【発明を実施するための形態】
【0007】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものであり、各部分の比率などは、必ずしも現実のものと同一とは限らない。明細書と図面において、既出の図面に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【0008】
（第１実施形態）
図１は、第１実施形態による半導体装置１の構成の一例を示す断面図である。図２は、第１実施形態による半導体装置１の構成の一例を示す平面図である。図２のＡ－Ａ線は、断面図である図１に対応する断面を示す。
図１は、第１実施形態による半導体装置１の構成の一例を示す断面図である。図２は、第１実施形態による半導体装置１の構成の一例を示す平面図である。図２のＡ－Ａ線は、断面図である図１に対応する断面を示す。
【0009】
尚、図１および図２は、配線基板１０の表面に平行で互いに垂直なＸ方向およびＹ方向と、配線基板１０の表面に垂直なＺ方向とを示している。本明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していても一致していなくてもよい。
【0010】
半導体装置１は、配線基板１０と、半導体チップ２０、３０～３３と、接着層４０～４３と、スペーサ５０と、樹脂層８０と、ボンディングワイヤ９０と、封止樹脂９１とを備えている。半導体装置１は、例えば、ＮＡＮＤ型フラッシュメモリのパッケージである。
【0011】
配線基板１０は、配線層１１と絶縁層１５とを含むプリント基板やインタポーザでよい。配線層１１には、例えば、銅（Ｃｕ）、ニッケル（Ｎｉ）またはそれらの合金等の低抵抗金属が用いられる。絶縁層１５には、例えば、ガラスエポキシ樹脂等の絶縁性材料が用いられる。図では、絶縁層１５の表面と裏面のみに配線層１１が設けられている。しかし、配線基板１０は、複数の配線層１１および複数の絶縁層１５を積層して構成された多層配線構造を有していてもよい。配線基板１０は、例えば、インタポーザのように、その表面と裏面とを貫通する貫通電極（柱状電極）を有してもよい。
【0012】
配線基板１０の表面（面Ｆ１）には、配線層１１上に設けられたソルダレジスト層１４が設けられている。ソルダレジスト層１４は、半導体チップ２０と配線層１１とを接続する金属材料（図示せず）から配線層１１を保護し、ショート不良を抑制するための絶縁層である。
【0013】
配線基板１０の裏面にも、配線層１１上に設けられたソルダレジスト層１４が設けられている。ソルダレジスト層１４から露出された配線層１１には、金属バンプ１３が設けられている。金属バンプ１３は、図示しない他の部品と配線基板１０とを電気的に接続するために設けられている。
【0014】
半導体チップ２０は、例えば、メモリチップを制御するコントローラチップである。半導体チップ２０の配線基板１０を向いた面には、図示しない半導体素子が設けられている。半導体素子は、例えば、コントローラを構成するＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路でよい。半導体チップ２０の裏面（下面）である面には、半導体素子と電気的に接続される電極ピラー（図示せず）が設けられている。電極ピラーには、例えば、銅、ニッケルまたはそれらの合金等の低抵抗金属材料が用いられている。
【0015】
接続バンプとしての電極ピラーの周囲には、金属材料が設けられている。電極ピラーは、金属材料を介して、ソルダレジスト層１４の開口部において露出された配線層１１と電気的に接続される。金属材料には、例えば、はんだ、銀、銅等の低抵抗金属材料が用いられている。これにより、金属材料は、半導体チップ２０の電極ピラーと配線基板１０の配線層１１とを電気的に接続する。
【0016】
金属材料の周囲の領域、および、半導体チップ２０と配線基板１０との間の領域には、樹脂層８０が設けられている。樹脂層８０は、例えば、アンダーフィル樹脂を硬化させたものであり、半導体チップ２０の周囲を被覆して保護する。
【0017】
半導体チップ３０は、例えば、ＮＡＮＤ型フラッシュメモリを含むメモリチップである。半導体チップ３０は、その表面（上面）に半導体素子（図示せず）を有する。半導体素子は、例えば、メモリセルアレイおよびその周辺回路（ＣＭＯＳ回路）でよい。メモリセルアレイは、複数のメモリセルを三次元配置した立体型メモリセルアレイでもよい。また、半導体チップ３０上には、接着層４１介して半導体チップ３１が接着されている。半導体チップ３１上には、接着層４２介して半導体チップ３２が接着されている。半導体チップ３２上には、接着層４３介して半導体チップ３３が接着されている。半導体チップ３１～３３は、例えば、半導体チップ３０と同様に、ＮＡＮＤ型フラッシュメモリを含むメモリチップである。半導体チップ３０～３３は、同一のメモリチップでもよい。図では、コントローラチップとしての半導体チップ２０の他、４つのメモリチップとしての半導体チップ３０～３３が積層されている。しかし、半導体チップの積層数は、３以下でも、５以上であってもよい。
【0018】
図２に示すように、スペーサ５０は、例えば、半導体チップ２０の側方に設けられる。スペーサ５０は、接着層を介して、配線基板１０の表面（上面）に接着されている。スペーサ５０および半導体チップ２０の上方に、半導体チップ３０～３３が設けられている。スペーサ５０の材料は、例えば、シリコン（Ｓｉ）またはポリイミドである。
【0019】
ボンディングワイヤ９０は、配線基板１０および半導体チップ３０～３３の任意のパッドに接続されている。ボンディングワイヤ９０で接続するために、半導体チップ３０～３３は、パッドの分だけずらされて積層されている。尚、半導体チップ２０は、電極ピラーによってフリップチップ接続されているので、ワイヤボンディングはされていない。しかし、半導体チップ２０も、電極ピラーによる接続に加えて、ワイヤボンディングされても構わない。
【0020】
さらに、封止樹脂９１が、半導体チップ２０、３０～３３、接着層４０～４３、スペーサ５０、ボンディングワイヤ９０等を封止している。これにより、半導体装置１は、複数の半導体チップ２０、３０～３３を配線基板１０上において１つの半導体パッケージとして構成されている。
【0021】
次に、半導体チップ３０～３３の詳細について説明する。
【0022】
図３は、第１実施形態による半導体装置１の構成の一例を示す断面図である。尚、図３は、２つの半導体チップ３０、３１を示す。以下では、半導体チップ３１について説明するが、半導体チップ３０、３２、３３も半導体チップ３１と同様の構成を有する。図３の例では半導体チップ３０、３１を詳細に説明するので、図１における半導体チップ２０の図示を省略している。
【0023】
半導体チップ３１は、回路チップＣＨ１と、アレイチップＣＨ２と、スペーサ１０１と、を有する。回路チップＣＨ１は、第１チップの一例である。アレイチップＣＨ２は、第２チップの一例である。
【0024】
回路チップＣＨ１は、アレイチップＣＨ２の動作を制御する制御回路（論理回路）として機能する。
【0025】
回路チップＣＨ１は、半導体基板１１１と、層間絶縁膜１１２と、トランジスタ（半導体素子）１１３と、金属パッドＢＰ１と、を有する。
【0026】
半導体基板１１１は、回路チップＣＨ１の下面側に設けられる。半導体基板１１１は、例えば、シリコン（Ｓｉ）基板である。
【0027】
層間絶縁膜１１２は、半導体基板１１１上に設けられる。層間絶縁膜１１２は、例えば、シリコン酸化膜、または、シリコン酸化膜とその他の絶縁膜とを含む積層膜である。
【0028】
複数のトランジスタ１１３は、半導体基板１１１の上方に設けられる。トランジスタ１１３は、アレイチップＣＨ２のメモリセルアレイ１２３の制御回路としてＣＭＯＳ回路を構成する。この制御回路は、金属パッドＢＰ１に電気的に接続されている。
【0029】
金属パッドＢＰ１は、アレイチップＣＨ２との接合面（貼合面）Ｓに設けられる。金属パッドＢＰ１は、アレイチップＣＨ２の金属パッドＢＰ２と接合されている。複数の金属パッドＢＰ１は、例えば、Ｃｕ層である。
【0030】
アレイチップＣＨ２は、回路チップＣＨ１と電気的に接続するように、回路チップＣＨ１上で回路チップＣＨ１と接合（貼合）されている。アレイチップＣＨ２の面積は、回路チップＣＨ１の面積よりも小さい。尚、回路チップＣＨ１およびアレイチップＣＨ２の面積は、Ｚ方向から見た面積である。
【0031】
アレイチップＣＨ２は、半導体基板１２１と、層間絶縁膜１２２と、メモリセルアレイ（半導体素子）１２３と、コンタクトプラグＣ１と、金属パッドＢＰ２と、金属パッドＷＰと、を有する。
【0032】
半導体基板１２１は、アレイチップＣＨ２の上面側に設けられる。半導体基板１２１は、例えば、シリコン（Ｓｉ）基板である。
【0033】
層間絶縁膜１２２は、半導体基板１２１の下に設けられる。層間絶縁膜１２２は、例えば、シリコン酸化膜、または、シリコン酸化膜とその他の絶縁膜とを含む積層膜である。
【0034】
メモリセルアレイ１２３は、半導体基板１２１の下に設けられる。メモリセルアレイ１２３は、例えば、不揮発性メモリである。メモリセルアレイ１２３は、階段構造部を有する。メモリセルアレイ１２３は、金属パッドＢＰ２に電気的に接続されている。
【0035】
コンタクトプラグＣ１は、メモリセルアレイ１２３の導電層（ワード線ＷＬ）と、金属パッドＢＰ２と、を電気的に接続する。
【0036】
金属パッドＢＰ２は、回路チップＣＨ１との接合面Ｓに設けられる。金属パッドＢＰ２は、回路チップＣＨ１の金属パッドＢＰ１と接合されている。複数の金属パッドＢＰ２は、例えば、Ｃｕ層である。金属パッドＢＰ２は、第２パッドの一例である。
【0037】
金属パッドＷＰは、アレイチップＣＨ２の上面に設けられる。金属パッドＷＰは、半導体チップ３０～３３の外部接続パッド（ボンディングパッド）として機能する。すなわち、金属パッドＷＰは、ボンディングワイヤ９０と接続される。従って、ボンディングワイヤ９０は、金属パッドＷＰと、配線基板１０と、を電気的に接続する。金属パッドＷＰは、例えば、ニッケル（Ｎｉ）等の導電性金属を含む。金属パッドＷＰは、第１パッドの一例である。
【0038】
スペーサ１０１は、回路チップＣＨ１の上面でアレイチップＣＨ２が設けられる第１領域Ｒ１とは異なる第２領域Ｒ２に設けられる。スペーサ１０１の上面は、アレイチップＣＨ２の上面と略平行である。すなわち、スペーサ１０１により、回路チップＣＨ１とアレイチップＣＨ２との間の面積差により生じる段差部分を略平坦にすることができる。半導体チップ３０のスペーサ１０１は、図３に示すように、半導体チップ３１を支持する。これにより、チップ傾き等の組み立て時のリスクを抑制することができる。すなわち、アレイチップＣＨ２の上面の面積を大きくすることができ、半導体チップ３０～３３の積層（ダイボンディング）をより適切に行うことができる。
【0039】
スペーサ１０１は、例えば、エポキシ樹脂等の樹脂を含む。スペーサ１０１が樹脂である場合、スペーサ１０１は、フィラーを含む。スペーサ１０１の樹脂は、封止樹脂９１とは異なる材料であってもよい。この場合、スペーサ１０１と封止樹脂９１との間で、フィラーの大きさが異なる。一方、スペーサ１０１の樹脂は、封止樹脂９１と同じ材料であってもよい。この場合、スペーサ１０１と封止樹脂９１との間で、フィラーの大きさは同じである。しかし、スペーサ１０１と封止樹脂９１との境界面では、個片化（図７Ｍを参照）の際に切断されたスペーサ１０１のフィラーが露出されている場合がある。
【0040】
【0041】
尚、図４に示すように、アレイチップＣＨ２の右側には、部材１１５が設けられていてもよい。図３では、部材１１５の図示は省略されている。部材１１５の材料は、アレイチップＣＨ２の左側に設けられるスペーサ１０１と同じ材料である（図７Ｈ～図７Ｍを参照）。部材１１５は、例えば、エポキシ樹脂を含む。
【0042】
半導体基板１２１は、凹部１２１１を有する。凹部１２１１は、半導体基板１２１の上面から下面まで貫通する。
【0043】
アレイチップＣＨ２は、絶縁膜１２４をさらに有する。
【0044】
絶縁膜１２４は、保護膜（パッシベーション膜）であり、例えば、ポリイミド（Polyimide）を含む。絶縁膜１２４は、凹部１２１１の側面、および、半導体基板１２１の上面に設けられる。図４に示す例では、絶縁膜１２４は、部材１１５上には設けられていない。これは、半導体チップ３０～３３に個片化する際（図７Ｍを参照）のダイシング領域に絶縁膜１２４が残らないように一部の絶縁膜１２４が除去されているためである。しかし、絶縁膜１２４は、部材１１５上に設けられていてもよく、また、部材１１５の一部を覆うように設けられていてもよい。
【0045】
金属パッドＷＰは、半導体基板１２１の上方に設けられる。より詳細には、金属パッドＷＰは、絶縁膜１２４上に設けられる。金属パッドＷＰは、凹部１２１１の底面から、凹部１２１１の横方向に引き出すように設けられる。すなわち、金属パッドＷＰは、凹部１２１１の底面から半導体基板１２１の上方まで延伸する配線と一体的に構成される。従って、金属パッドＷＰは、半導体基板１２１を貫通するように延伸している。
【0046】
金属パッドＷＰは、金属部材１３１、１３２をさらに有する。
【0047】
金属部材１３１は、例えば、ニッケル（Ｎｉ）を含む。
【0048】
金属部材１３２は、金属部材１３１を覆うように設けられる。金属部材１３２は、例えば、金（Ａｕ）を含む。
【0049】
アレイチップＣＨ２は、コンタクトプラグＣ２をさらに有する。
【0050】
コンタクトプラグ（柱状電極）Ｃ２は、層間絶縁膜１２２を貫通して、凹部１２１１の底面（金属パッドＷＰの下面）から金属パッドＢＰ２まで延伸するように設けられる。従って、コンタクトプラグＣ２は、金属パッドＷＰと回路チップＣＨ１とを電気的に接続する。すなわち、金属パッドＷＰおよび回路チップＣＨ１は、互いに電気的に接続されている。コンタクトプラグＣ２は、例えば、タングステン（Ｗ）等の導電性金属を含む。
【0051】
次に、メモリセルアレイ１２３およびトランジスタ１１３の構成について説明する。
【0052】
図５は、第１実施形態によるメモリセルアレイ１２３およびトランジスタ１１３の構成の一例を示す断面図である。
【0053】
アレイチップＣＨ２は、メモリセルアレイ１２３内の電極層として、複数のワード線ＷＬと、ソース線ＳＬとを備えている。図５は、メモリセルアレイ１２３の階段構造部２０１を示している。各ワード線ＷＬは、コンタクトプラグＣ１を介してワード配線層２０２と電気的に接続されている。複数のワード線ＷＬを貫通する各柱状部ＣＬは、ビアプラグ２０３を介してビット線ＢＬと電気的に接続されており、かつソース線ＳＬと電気的に接続されている。ソース線ＳＬは、半導体層である第１層ＳＬ１と、金属層である第２層ＳＬ２とを含んでいる。
【0054】
回路チップＣＨ１は、複数のトランジスタ１１３を備えている。各トランジスタ１１３は、半導体基板１１１上にゲート絶縁膜を介して設けられたゲート電極３０１と、半導体基板１１１内に設けられた不図示のソース拡散層およびドレイン拡散層とを備えている。また、回路チップＣＨ１は、これらのトランジスタ１１３のゲート電極３０１、ソース拡散層、またはドレイン拡散層上に設けられた複数のコンタクトプラグ３０２と、これらのコンタクトプラグ３０２上に設けられ、複数の配線を含む配線層３０３と、配線層３０３上に設けられ、複数の配線を含む配線層３０４とを備えている。
【0055】
回路チップＣＨ１はさらに、配線層３０４上に設けられ、複数の配線を含む配線層３０５と、配線層３０５上に設けられた複数のビアプラグ３０６と、これらのビアプラグ３０６上に設けられた複数の金属パッドＢＰ１とを備えている。金属パッドＢＰ１は例えば、Ｃｕ（銅）層またはＡｌ（アルミニウム）層である。
【0056】
アレイチップＣＨ２は、金属パッドＢＰ１上に設けられた複数の金属パッドＢＰ２と、金属パッドＢＰ２上に設けられた複数のビアプラグ３０７とを備えている。また、アレイチップＣＨ２は、これらのビアプラグ３０７上に設けられ、複数の配線を含む配線層３０８を備えている。金属パッドＢＰ２は例えば、Ｃｕ層またはＡｌ層である。
【0057】
図６は、第１実施形態による柱状部ＣＬの構成の一例を示す断面図である。
【0058】
図６に示すように、メモリセルアレイ１２３は、層間絶縁膜１２２（図５）上に交互に積層された複数のワード線ＷＬと複数の絶縁層４０１とを備えている。ワード線ＷＬは、例えばＷ（タングステン）層である。絶縁層４０１は、例えばシリコン酸化膜である。
【0059】
柱状部ＣＬは、ブロック絶縁膜４０２、電荷蓄積層４０３、トンネル絶縁膜４０４、チャネル半導体層４０５、およびコア絶縁膜４０６を順に含んでいる。電荷蓄積層４０３は、例えばシリコン窒化膜であり、ワード線ＷＬおよび絶縁層４０１の側面にブロック絶縁膜４０２を介して形成されている。電荷蓄積層４０３は、ポリシリコン層などの半導体層でもよい。チャネル半導体層４０５は、例えばポリシリコン層であり、電荷蓄積層４０３の側面にトンネル絶縁膜４０４を介して形成されている。ブロック絶縁膜４０２、トンネル絶縁膜４０４、およびコア絶縁膜４０６は、例えばシリコン酸化膜または金属絶縁膜である。
【0060】
次に、半導体装置１の製造方法について説明する。
【0061】
【0062】
まず、図７Ａに示すように、アレイウェハＷ２を準備する。例えば、メモリセルアレイ１２３が半導体基板１２１上に形成され、層間絶縁膜１２２上に保護膜１２５が塗布される。保護膜１２５は、例えば、アルカリ溶解性の膜である。
【0063】
次に、図７Ｂに示すように、アレイウェハＷ２のエッジトリミングを行い、保護テープＢＴを貼り付け、バックグラインドを行う。これにより、半導体基板１２１が薄くなる。尚、保護テープＢＴは、バックグラインドのための保護テープである。
【0064】
次に、図７Ｃに示すように、ダイシングテープＤＴ１を貼り付け、保護テープＢＴを剥離し、保護膜１２５の剥離面を洗浄し、ダイシングを行う。これにより、アレイウェハＷ２が複数のアレイチップＣＨ２に個片化される。
【0065】
次に、図７Ｄに示すように、ダイシングテープＤＴ２に転写し、保護膜１２５を貼り替え、接合前処理を行う。接合前処理は、アレイチップＣＨ２を回路ウェハＷ１に接合するための前処理である。接合前処理は、例えば、Ｎ２プラズマ処理および水洗処理を含む。
【0066】
次に、図７Ｅに示すように、回路ウェハＷ１を準備する。例えば、半導体基板１１１上にトランジスタ１１３が形成される。
【0067】
次に、図７Ｆに示すように、保護膜１１４を塗布し、レーザーグルービングにより個片化を行う。レーザーグルービングは、回路チップＣＨ１のサイズに応じて行われる。
個片化は、ブレードダイシング、レーザによるステルスダイシングなど、他に手法で行ってもよい。
個片化は、ブレードダイシング、レーザによるステルスダイシングなど、他に手法で行ってもよい。
【0068】
次に、図７Ｇに示すように、保護膜１１４を除去し、接合前処理を行い、回路ウェハＷ１上への複数のアレイチップＣＨ２の接合およびアニールを行う。図３および図４に示す金属パッドＢＰ１および金属パッドＢＰ２同士が接合される。これにより、回路ウェハＷ１（回路チップＣＨ１）とアレイチップＣＨ２とが電気的に接続するように、回路ウェハＷ１へのアレイチップＣＨ２の接合が行われる。アニールはフォーミングガス（たとえば水素と窒素を混合した還元性のガス）中で行ってもよい。
【0069】
【0070】
図８に示すように、アレイチップＣＨ２の面積は、回路チップＣＨ１の面積よりも小さい。従って、図７Ｇに示すように、回路チップＣＨ１（回路ウェハＷ１）上に、アレイチップＣＨ２が設けられる第１領域Ｒ１、および、アレイチップＣＨ２が設けられない第２領域Ｒ２が存在する。
【0071】
次に、図７Ｈに示すように、回路ウェハＷ１およびアレイチップＣＨ２上に部材１１５を形成し、部材１１５のベベル研磨を行う。部材１１５は、エポキシ樹脂等の樹脂である。
【0072】
次に、図７Ｉに示すように、バックグラインディングを行い、デガスアニールを行う。これにより、部材１１５の上面の高さは、アレイチップＣＨ２の半導体基板１２１の上面の高さと略同じになる。尚、バックグラインディングは、例えば、ＣＭＰ（Chemical Mechanical Polishing）により行われる。
【0073】
【0074】
次に、図７Ｊに示すように、半導体基板１２１に凹部１２１１を形成する。すなわち、アレイチップＣＨ２の上面側に設けられた半導体基板１２１に、半導体基板１２１の上面から下面まで貫通する凹部１２１１を形成する。これにより、コンタクトプラグＣ２の上端が露出される。凹部１２１１は、例えば、リソグラフィおよびＲＩＥ（Reactive Ion Etching）により形成される。
【0075】
次に、図７Ｋに示すように、絶縁膜１２４を形成する。絶縁膜１２４は、例えば、凹部１２１１の側面および半導体基板１２１上に形成される。絶縁膜１２４は、例えば、リソグラフィおよびキュアにより形成される。絶縁膜１２４は凹部１２１１において開口を有する。
【0076】
次に、図７Ｌに示すように、バリアメタル（図示せず）を形成し、金属部材１３１、１３２を形成する。
これにより、アレイチップＣＨ２の上面に金属パッドＷＰが形成される。より詳細には、凹部１２１１の底面から半導体基板１２１の上方まで延伸する配線と一体に構成され、半導体基板１２１の上方に設けられる金属パッドＷＰが形成される。バリアメタルは、金属部材１３１、１３２の下に設けられ、例えば、チタン（Ｔｉ）を含む。バリアメタルおよび金属部材１３１、１３２は、例えば、リソグラフィおよびスパッタ法により形成される。より詳細には、バリアメタル、金属部材１３１，１３２を表面全面にスパッタ法等で形成し、その後フォトリソ法によりレジスト１１６をパターン形成し、レジスト１１６をマスクにしてエッチングにより形成する。
これにより、アレイチップＣＨ２の上面に金属パッドＷＰが形成される。より詳細には、凹部１２１１の底面から半導体基板１２１の上方まで延伸する配線と一体に構成され、半導体基板１２１の上方に設けられる金属パッドＷＰが形成される。バリアメタルは、金属部材１３１、１３２の下に設けられ、例えば、チタン（Ｔｉ）を含む。バリアメタルおよび金属部材１３１、１３２は、例えば、リソグラフィおよびスパッタ法により形成される。より詳細には、バリアメタル、金属部材１３１，１３２を表面全面にスパッタ法等で形成し、その後フォトリソ法によりレジスト１１６をパターン形成し、レジスト１１６をマスクにしてエッチングにより形成する。
【0077】
次に、図７Ｍに示すように、レジスト１１６を剥離し、ＵＢＭ（Under Bump Metal）めっき（図示せず）を形成し、ダイシングを行う。これにより、回路ウェハＷ１が複数の回路チップＣＨ１（半導体チップ３０～３３）の個片化される。ＵＢＭめっきは、例えば、ウェットめっきにより形成される。また、部材１１５がダイシングされることにより、図３に示すスペーサ１０１が形成される。
【0078】
【0079】
尚、回路ウェハＷ１を回路チップＣＨ１（半導体チップ３０～３３）に個片化する前に、金属パッドＷＰに配線を接続し、各半導体チップ３０～３３の電気特性を計測してもよい。これにより、チップ選別を行うことができる。従って、金属パッドＷＰは、半導体チップ２０～３３に個片化する前のウェハの状態におけるプローブ端子としても機能する。
【0080】
以上のように、第１実施形態によれば、アレイチップＣＨ２の面積は、回路チップＣＨ１の面積よりも小さい。アレイチップＣＨ２は、アレイチップＣＨ２の上面に設けられる金属パッドＷＰを有する。これにより、図８に示すように、メモリセルアレイ１２３の微細化に伴うアレイウェハＷ２上の無駄を抑制することができる。すなわち、アレイウェハＷ２に、より多くのアレイチップＣＨ２を形成することができる。
【0081】
（比較例）
図９は、比較例による半導体装置１ａの構成の一例を示す断面図である。比較例は、アレイチップＣＨ２の面積が回路チップＣＨ１の面積と略同じである点で、第１実施形態とは異なっている。
図９は、比較例による半導体装置１ａの構成の一例を示す断面図である。比較例は、アレイチップＣＨ２の面積が回路チップＣＨ１の面積と略同じである点で、第１実施形態とは異なっている。
【0082】
図１０は、比較例による回路チップＣＨ１およびアレイチップＣＨ２のサイズの一例を示す図である。
【0083】
図１０に示すように、アレイチップＣＨ２の面積は、回路チップＣＨ１の面積と略同じである。比較例では、回路ウェハＷ１およびアレイウェハＷ２を貼合し、貼合ウェハを個片化することにより、半導体チップ３０～３３が形成される。しかし、メモリセルアレイ１２３の微細化に伴って、アレイチップＣＨ２の素子面積と回路チップＣＨ１の素子面積との間のミスマッチが大きくなる。この場合、図９および図１０に示すように、メモリセルアレイ１２３の素子面積が小さくなるほど、領域ＷＡの面積が増大してしまう。領域ＷＡは、アレイチップＣＨ２においてメモリセルアレイ１２３が設けられない、無駄な領域である。
【0084】
これに対して、第１実施形態では、図７Ｇに示すように、複数のアレイチップＣＨ２が回路ウェハＷ１に接合される。図８に示すように、アレイウェハＷ２上の無駄な領域ＷＡを設けることなく、メモリセルアレイ１２３が形成される。これにより、無駄な領域ＷＡを抑制することができ、より多くのアレイチップＣＨ２をアレイウェハＷ２に形成することができる。
【0085】
また、図３に示すように、回路チップＣＨ１とアレイチップＣＨ２との間の面積差により生じる空域（段差）を埋めるように、スペーサ１０１が設けられている。これにより、チップ傾き等の組み立て時のリスクを抑制することができる。すなわち、アレイチップＣＨ２の上面の面積を大きくすることができ、半導体チップ３０～３３の積層（ダイボンディング）をより適切に行うことができる。
【0086】
（第２実施形態）
図１１は、第２実施形態による半導体装置１の構成の一例を示す断面図である。第２実施形態は、スペーサ１０１が設けられない点で、第１実施形態とは異なっている。
図１１は、第２実施形態による半導体装置１の構成の一例を示す断面図である。第２実施形態は、スペーサ１０１が設けられない点で、第１実施形態とは異なっている。
【0087】
第２実施形態のように、スペーサ１０１が設けられなくてもよい。第２実施形態による半導体装置１は、第１実施形態と同様にアレイウェハＷ２に、より多くのアレイチップＣＨ２を形成することができる。
【0088】
（第３実施形態）
図１２は、第３実施形態による半導体チップ３０～３３の構成の一例を示す断面図である。尚、図１２は、一例として半導体チップ３１を示している。第３実施形態では、第１実施形態と比較して、スペーサ１０１の構成が異なっている。
図１２は、第３実施形態による半導体チップ３０～３３の構成の一例を示す断面図である。尚、図１２は、一例として半導体チップ３１を示している。第３実施形態では、第１実施形態と比較して、スペーサ１０１の構成が異なっている。
【0089】
スペーサ１０１は、スペーサチップ１０２と、接着層１０３と、部材１０４と、を有する。
【0090】
スペーサチップ（ダミーチップ）１０２の上面は、アレイチップＣＨ２の上面と略平行である。
【0091】
接着層１０３は、回路チップＣＨ１と、スペーサチップ１０２と、の間に設けられる。接着層１０３は、例えば、ＤＡＦ（Die Attach Film）である。
【0092】
部材１０４は、スペーサチップ１０２の周囲に設けられる。部材１０４は、例えば、エポキシ樹脂等の樹脂を含む。
【0093】
スペーサチップ１０２は、例えば、シリコン（Ｓｉ）を含む。しかし、これに限られず、樹脂等であってもよい。スペーサチップ１０２は、例えば、部材１０４よりも堅い材料を含むことが好ましい。これにより、スペーサ１０１の上に積層される半導体チップ３０～３３をより適切に支持することができる。また、スペーサチップ１０２は、部材１０４よりも熱膨張係数が低い材料を含むことが好ましい。これにより、スペーサ１０１の高さを調整しやすくすることができる。この結果、スペーサ１０１の上に積層される半導体チップ３０～３３をより適切に支持することができる。
【0094】
第３実施形態のように、スペーサ１０１の構成が変更されてもよい。第３実施形態による半導体装置１は、第１実施形態と同様の効果を得ることができる。
【0095】
（第４実施形態）
図１３は、第４実施形態による半導体チップ３０～３３の構成の一例を示す断面図である。尚、図１３は、一例として半導体チップ３１を示している。第４実施形態は、接着層１０３に代えて、絶縁膜１０５が設けられる点で、第３実施形態とは異なっている。
図１３は、第４実施形態による半導体チップ３０～３３の構成の一例を示す断面図である。尚、図１３は、一例として半導体チップ３１を示している。第４実施形態は、接着層１０３に代えて、絶縁膜１０５が設けられる点で、第３実施形態とは異なっている。
【0096】
スペーサ１０１は、絶縁膜１０５を有する。絶縁膜１０５は、回路チップＣＨ１と、スペーサチップ１０２と、の間において、回路チップＣＨ１の上面に設けられる層間絶縁膜１１２と接するように設けられる絶縁膜１０５をさらに有する。絶縁膜１０５および層間絶縁膜１１２は、例えば、ＴＥＯＳ（Tetra-ethoxy silane）である。絶縁膜１０５および層間絶縁膜１１２は、表面（界面）のＯＨ基を利用して、互いに直接接合されている。これにより、スペーサチップ１０２は、回路チップＣＨ１に接着される。
【0097】
第４実施形態のように、接着層１０３に代えて、絶縁膜１０５が設けられてもよい。第４実施形態による半導体装置１は、第３実施形態と同様の効果を得ることができる。
【0098】
他の実施形態
（ａ）上記実施形態では、半導体チップ３０～３３のアレイチップＣＨ２は複数のメモリセルを三次元配置した立体型メモリセルアレイを含む。これに代えて、アレイチップＣＨ２は二次元のメモリセルアレイや、イメージセンサ等でもよい。また、ＮＡＮＤ型フラッシュメモリではなく、ＤＲＡＭやＳＲＡＭ等の他のメモリ素子でもよい。アレイチップＣＨ２はＣＭＯＳ回路素子等であってもよい。
（ａ）上記実施形態では、半導体チップ３０～３３のアレイチップＣＨ２は複数のメモリセルを三次元配置した立体型メモリセルアレイを含む。これに代えて、アレイチップＣＨ２は二次元のメモリセルアレイや、イメージセンサ等でもよい。また、ＮＡＮＤ型フラッシュメモリではなく、ＤＲＡＭやＳＲＡＭ等の他のメモリ素子でもよい。アレイチップＣＨ２はＣＭＯＳ回路素子等であってもよい。
【0099】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0100】
１ 半導体装置、１０ 配線基板、１１ 配線層、３０～３３ 半導体チップ、９０ ボンディングワイヤ、１０１ スペーサ、１０２ スペーサチップ、１０３ 接着層、１０４ 部材、１０５ 絶縁膜、１１２ 層間絶縁膜、１１３ トランジスタ、１２１ 半導体基板、１２１１ 凹部、１２３ メモリセルアレイ、１２４ 絶縁膜、ＣＨ１ 回路チップ、ＣＨ２ アレイチップ、Ｗ１ 回路ウェハ、Ｗ２ アレイウェハ、Ｓ 接合面、ＷＰ 金属パッド、ＢＰ２ 金属パッド、Ｃ２ コンタクトプラグ、Ｒ１ 第１領域、Ｒ２ 第２領域
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7A】
【図7B】
【図7C】
【図7D】
【図7E】
【図7F】
【図7G】
【図7H】
【図7I】
【図7J】
【図7K】
【図7L】
【図7M】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
