特開 2024-119176 積層型インダクタ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024119176

(43)【公開日】2024-09-03

(54)【発明の名称】積層型インダクタ

(51)【国際特許分類】

   H01F 17/00 20060101AFI20240827BHJP

   H01F 27/00 20060101ALI20240827BHJP

   H01F 27/28 20060101ALI20240827BHJP

【ＦＩ】

H01F17/00 C

H01F27/00 R

H01F27/00 160

H01F27/28 104

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2023025894

(22)【出願日】2023-02-22

(71)【出願人】

【識別番号】000003067

【氏名又は名称】ＴＤＫ株式会社

(74)【代理人】

【識別番号】110004185

【氏名又は名称】インフォート弁理士法人

(74)【代理人】

【識別番号】110002907

【氏名又は名称】弁理士法人イトーシン国際特許事務所

(72)【発明者】

【氏名】佐藤 拓也

(72)【発明者】

【氏名】塚本 和寛

【テーマコード（参考）】

5E043

5E070

【Ｆターム（参考）】

5E043AA08

5E043BA03

5E070AA01

5E070AA05

5E070AB06

5E070CB02

5E070CB13

5E070CB17

5E070EA01

5E070EB04

(57)【要約】

【課題】Ｑ値を大きくし且つインダクタンスを小さくしながら、積層体にクラックが発生することを防止できるようにした積層型インダクタを実現する。
【解決手段】インダクタＬ１２は、第１のインダクタ部分Ｌ１２Ａと、第１のインダクタ部分Ｌ１２Ａに対して並列に接続された第２のインダクタ部分Ｌ１２Ｂとを含んでいる。第１および第２のインダクタ部分Ｌ１２Ａ，Ｌ１２Ｂの各々は、積層体５０の積層方向Ｔに直交する方向に延びる軸を中心に巻回された導体構造体を含んでいる。第１のインダクタ部分Ｌ１２Ａの導体構造体は、第１ないし第３の構造体Ｌ１２Ａａ，Ｌ１２Ａｂ，Ｌ１２Ａｃを含んでいる。第１の構造体Ｌ１２Ａａは、３つの柱状導体Ｔ１ａを含んでいる。第２の構造体Ｌ１２Ａｂは、３つの柱状導体Ｔ１ｂを含んでいる。
【選択図】図１２

【特許請求の範囲】

【請求項1】

第１のインダクタ部分と、
前記第１のインダクタ部分に対して並列に接続された第２のインダクタ部分と、
前記第１のインダクタ部分および前記第２のインダクタ部分を一体化するための積層体であって、積層された複数の誘電体層を含む積層体とを備え、
前記第１のインダクタ部分と前記第２のインダクタ部分の各々は、前記複数の誘電体層の積層方向に直交する方向に延びる軸を中心に巻回された導体構造体を含み、
前記導体構造体は、それぞれ前記積層方向に平行な方向に延在する第１の構造体および第２の構造体と、前記積層方向と交差する平面に沿って延在すると共に回路構成上前記第１の構造体と前記第２の構造体との間に設けられた第３の構造体とを含み、
前記第１の構造体と前記第２の構造体の各々は、前記積層方向に平行な方向に延在する少なくとも１つの柱状導体を含み、
前記第１のインダクタ部分の前記第１の構造体と前記第２の構造体の少なくとも一方の前記少なくとも１つの柱状導体は、前記積層方向と直交する方向において互いに所定の間隔を開けて配置された複数の柱状導体を含むことを特徴とする積層型インダクタ。

【請求項2】

前記第２のインダクタ部分の前記第１の構造体と前記第２の構造体の少なくとも一方の前記少なくとも１つの柱状導体は、前記積層方向と直交する方向において互いに所定の間隔を開けて配置された複数の柱状導体を含むことを特徴とする請求項１記載の積層型インダクタ。

【請求項3】

前記第１のインダクタ部分における前記少なくとも１つの柱状導体の数は、前記第２のインダクタ部分における前記少なくとも１つの柱状導体の数よりも多いことを特徴とする請求項２記載の積層型インダクタ。

【請求項4】

前記第１のインダクタ部分における前記少なくとも１つの柱状導体の数は、前記第２のインダクタ部分における前記少なくとも１つの柱状導体の数と同じであることを特徴とする請求項２記載の積層型インダクタ。

【請求項5】

前記第２のインダクタ部分における少なくとも１つの柱状導体の数は、２つであることを特徴とする請求項１記載の積層型インダクタ。

【請求項6】

前記第１の構造体の少なくとも１つの柱状導体と前記第２の構造体の少なくとも１つの柱状導体の少なくとも一方は、前記第３の構造体の短手方向に沿って並ぶ複数の柱状導体を含むことを特徴とする請求項１記載の積層型インダクタ。

【請求項7】

前記第１の構造体の少なくとも１つの柱状導体と前記第２の構造体の少なくとも１つの柱状導体の少なくとも一方は、前記第３の構造体の短手方向と交差する方向に沿って並ぶ複数の柱状導体を含むことを特徴とする請求項１記載の積層型インダクタ。

【請求項8】

前記第１のインダクタ部分の前記第１の構造体の前記少なくとも１つの柱状導体と、前記第２のインダクタ部分の前記第１の構造体の前記少なくとも１つの柱状導体は、前記積層方向に直交する方向に沿って並び、
前記第１のインダクタ部分の前記第２の構造体の前記少なくとも１つの柱状導体と、前記第２のインダクタ部分の前記第２の構造体の前記少なくとも１つの柱状導体は、前記積層方向に直交する方向に沿って並ぶことを特徴とする請求項１記載の積層型インダクタ。

【請求項9】

前記第１のインダクタ部分の前記第３の構造体の短手方向の寸法は、前記第２のインダクタ部分の前記第３の構造体の短手方向の寸法よりも大きいことを特徴とする請求項１記載の積層型インダクタ。

【請求項10】

前記第１のインダクタ部分の前記第３の構造体と、前記第２のインダクタ部分の前記第３の構造体は、前記積層方向において同じ位置に配置されていることを特徴とする請求項１記載の積層型インダクタ。

【請求項11】

前記第３の構造体は、前記積層方向に積層され且つ互いに電気的に接続された複数の導体層を含むことを特徴とする請求項１記載の積層型インダクタ。

【請求項12】

積層された複数の誘電体層を含む積層体と、
前記積層体に一体化されたインダクタとを備えた積層型インダクタであって、
前記インダクタは、複数の柱状導体と、複数の導体層とを含み、
前記複数の導体層は、前記複数の誘電体層の積層方向から見て互いに所定の間隔を開けて配置された第１の導体層および第２の導体層を含み、
前記複数の柱状導体は、前記第１の導体層によって電気的に接続された２つの第１の柱状導体と、前記第２の導体層によって電気的に接続された２つの第２の柱状導体とを含むことを特徴とする積層型インダクタ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、積層された複数の誘電体層を含む積層体の内部に形成され且つ複数の誘電体層の積層方向と直交する方向に延びる軸を中心に巻回された積層型インダクタに関する。

【背景技術】

【0002】

小型移動体通信機器では、システムおよび使用周波数帯域が異なる複数のアプリケーションで共通に使用されるアンテナを設け、このアンテナが送受信する複数の信号を、分波器を用いて分離する構成が広く用いられている。

【0003】

一般的に、第１の周波数帯域内の周波数の第１の信号と、第１の周波数帯域よりも高い第２の周波数帯域内の周波数の第２の信号を分離する分波器は、共通ポートと、第１の信号ポートと、第２の信号ポートと、共通ポートから第１の信号ポートに至る第１の信号経路に設けられた第１のフィルタと、共通ポートから第２の信号ポートに至る第２の信号経路に設けられた第２のフィルタとを備えている。第１および第２のフィルタとしては、例えば、インダクタとキャパシタを用いて構成されたＬＣフィルタが用いられる。

【0004】

小型化に適した分波器としては、積層された複数の誘電体層と複数の導体層とを含む積層体を用いたものが知られている。積層体を用いた分波器に用いられるインダクタとしては、導体構造体型のインダクタが知られている。導体構造体型のインダクタとは、導体層と複数のスルーホールとによって構成されたインダクタであって、複数の誘電体層の積層方向に直交する軸に巻回されたインダクタである。導体構造体型のインダクタは、直列に接続された複数のスルーホールよりなる複数の柱状導体と、複数の柱状導体に接続された少なくとも１つの導体層とを含んでいる。

【0005】

フィルタに用いられるインダクタには、Ｑ値を大きくすることが求められる。導体構造体型のインダクタは、Ｑ値を大きくするのに適した構造を有している。

【0006】

特許文献１には、導体構造体型のインダクタを備えた積層型ＬＣフィルタが開示されている。インダクタは、線路状導体パターンと複数のビア導体によって構成されている。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】国際公開第２０１８／０３４１０３号

【発明の概要】

【発明が解決しようとする課題】

【0008】

ここで、Ｑ値を大きくしながら、導体構造体型のインダクタのインダクタンスを小さくすることを考える。例えば、インダクタの一端から他端までの距離を同じにしながら、インダクタの導体層の幅を大きくすることによって、インダクタンスを小さくすることが可能である。しかし、導体層の面積が大きくなると、積層体にクラックが生じやすくなるという問題が発生する。

【0009】

本発明はかかる問題点に鑑みてなされたもので、その目的は、Ｑ値を大きくし且つインダクタンスを小さくしながら、積層体にクラックが発生することを防止できるようにした積層型インダクタを提供することにある。

【課題を解決するための手段】

【0010】

本発明の積層型インダクタは、第１のインダクタ部分と、第１のインダクタ部分に対して並列に接続された第２のインダクタ部分と、第１のインダクタ部分および第２のインダクタ部分を一体化するための積層体であって、積層された複数の誘電体層を含む積層体とを備えている。第１のインダクタ部分と第２のインダクタ部分の各々は、複数の誘電体層の積層方向に直交する方向に延びる軸を中心に巻回された導体構造体を含んでいる。導体構造体は、それぞれ積層方向に平行な方向に延在する第１の構造体および第２の構造体と、積層方向と交差する平面に沿って延在すると共に回路構成上第１の構造体と第２の構造体との間に設けられた第３の構造体とを含んでいる。

【0011】

第１の構造体と第２の構造体の各々は、積層方向に平行な方向に延在する少なくとも１つの柱状導体を含んでいる。第１のインダクタ部分の第１の構造体と第２の構造体の少なくとも一方の少なくとも１つの柱状導体は、積層方向と直交する方向において互いに所定の間隔を開けて配置された複数の柱状導体を含んでいる。

【発明の効果】

【0012】

本発明の積層型インダクタは、第１のインダクタ部分と、第１のインダクタ部分に対して並列に接続された第２のインダクタ部分とを備えている。第１のインダクタ部分の第１の構造体と第２の構造体の少なくとも一方の少なくとも１つの柱状導体は、積層方向と直交する方向において互いに所定の間隔を開けて配置された複数の柱状導体を含んでいる。これにより、本発明によれば、Ｑ値を大きくし且つインダクタンスを小さくしながら、積層体にクラックが発生することを防止することができるという効果を奏する。

【図面の簡単な説明】

【0013】

【図1】本発明の一実施の形態に係る積層型インダクタを含む分波器の回路構成を示す回路図である。

【図2】本発明の一実施の形態に係る積層型インダクタを含む分波器の外観を示す斜視図である。

【図3】本発明の一実施の形態における分波器の積層体における１層目ないし３層目の誘電体層のパターン形成面を示す説明図である。

【図4】本発明の一実施の形態における分波器の積層体における４層目ないし６層目の誘電体層のパターン形成面を示す説明図である。

【図5】本発明の一実施の形態における分波器の積層体における７層目ないし９層目の誘電体層のパターン形成面を示す説明図である。

【図6】本発明の一実施の形態における分波器の積層体における１０層目ないし１５層目の誘電体層のパターン形成面を示す説明図である。

【図7】本発明の一実施の形態における分波器の積層体における１６層目ないし２１層目の誘電体層のパターン形成面を示す説明図である。

【図8】本発明の一実施の形態における分波器の積層体における２２層目および２３層目のパターン形成面を示す説明図である。

【図9】本発明の一実施の形態における分波器の積層体の内部を示す斜視図である。

【図10】本発明の一実施の形態における分波器の積層体の内部の一部を示す平面図である。

【図11】本発明の一実施の形態における分波器の積層体の内部の一部を示す斜視図である。

【図12】本発明の一実施の形態に係る第１の積層型インダクタを示す斜視図である。

【図13】本発明の一実施の形態に係る第２の積層型インダクタを示す斜視図である。

【図14】本発明の一実施の形態における分波器の通過減衰特性を示す特性図である。

【図15】本発明の一実施の形態に係る第１の積層型インダクタの第１の変形例を示す斜視図である。

【図16】本発明の一実施の形態に係る第１の積層型インダクタの第２の変形例を示す斜視図である。

【図17】本発明の一実施の形態に係る第１の積層型インダクタの第３の変形例を示す斜視図である。

【図18】本発明の一実施の形態に係る第１の積層型インダクタの第４の変形例を示す斜視図である。

【発明を実施するための形態】

【0014】

以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１を参照して、本発明の一実施の形態に係る積層型インダクタを含む分波器１の構成の概略について説明する。図１は、分波器１の回路構成を示す回路図である。本実施の形態における分波器１は、ダイプレクサである。分波器１は、共通端子２と、第１の信号端子３と、第２の信号端子４と、第１のフィルタ１０と、第２のフィルタ２０とを備えている。

【0015】

第１のフィルタ１０は、回路構成上、共通端子２と第１の信号端子３との間に設けられている。第２のフィルタ２０は、回路構成上、共通端子２と第２の信号端子４との間に設けられている。なお、本出願において、「回路構成上」という表現は、物理的な構成における配置ではなく、回路図上での配置を指すために用いている。

【0016】

第１のフィルタ１０は、第１の通過帯域内の周波数の信号を選択的に通過させるフィルタであって、少なくとも１つのインダクタと少なくとも１つのキャパシタとを用いて構成されたＬＣフィルタである。第２のフィルタ２０は、第１の通過帯域よりも高い第２の通過帯域内の信号を選択的に通過させるフィルタであって、少なくとも１つのインダクタと少なくとも１つのキャパシタとを用いて構成されたＬＣフィルタである。

【0017】

分波器１は、更に、共通端子２と第１の信号端子３とを接続する第１の経路５と、共通端子２と第２の信号端子４とを接続する第２の経路６とを備えている。第１の経路５は、共通端子２から第１のフィルタ１０を経由して第１の信号端子３に至る経路である。第２の経路６は、共通端子２から第２のフィルタ２０を経由して第２の信号端子４に至る経路である。第１の経路５と第２の経路６は、共通端子２と第１および第２のフィルタ１０，２０との間において分岐する。

【0018】

分波器１は、更に、回路構成上、共通端子２と第２のフィルタ２０との間に設けられたインダクタＬ１０を備えている。インダクタＬ１０の一端は、共通端子２に接続されている。

【0019】

次に、図１を参照して、第１および第２のフィルタ１０，２０の構成の一例について説明する。始めに、第１のフィルタ１０の構成について説明する。第１のフィルタ１０は、インダクタＬ１１，Ｌ１２，Ｌ１３と、キャパシタＣ１１，Ｃ１２，Ｃ１３，Ｃ１４とを含んでいる。インダクタＬ１１の一端は、共通端子２に接続されている。インダクタＬ１２の一端は、インダクタＬ１１の他端に接続されている。インダクタＬ１２の他端は、第１の信号端子３に接続されている。

【0020】

キャパシタＣ１１は、インダクタＬ１１に対して並列に接続されている。キャパシタＣ１２は、インダクタＬ１２に対して並列に接続されている。

【0021】

キャパシタＣ１３の一端は、インダクタＬ１１とインダクタＬ１２の接続点に接続されている。キャパシタＣ１４の一端は、インダクタＬ１２の他端に接続されている。インダクタＬ１３の一端は、キャパシタＣ１３，Ｃ１４の各他端に接続されている。インダクタＬ１３の他端は、グランドに接続されている。

【0022】

インダクタＬ１２は、第１の経路５にその両端が接続されている。インダクタＬ１２は、第１の経路５の一部を構成してもよい。後述するように、インダクタＬ１２は、本発明の「積層型インダクタ」に対応する。

【0023】

次に、第２のフィルタ２０の構成について説明する。第２のフィルタ２０は、インダクタＬ２１，Ｌ２２，Ｌ２３と、キャパシタＣ２１，Ｃ２２，Ｃ２３とを含んでいる。キャパシタＣ２１の一端は、インダクタＬ１０の他端に接続されている。キャパシタＣ２２の一端は、キャパシタＣ２１の他端に接続されている。インダクタＬ２１の一端は、キャパシタＣ２２の他端に接続されている。インダクタＬ２１の他端は、グランドに接続されている。

【0024】

インダクタＬ２２の一端は、キャパシタＣ２１の他端に接続されている。インダクタＬ２３の一端は、インダクタＬ２２の他端に接続されている。インダクタＬ２３の他端は、第２の信号端子４に接続されている。キャパシタＣ２３は、インダクタＬ２２に対して並列に接続されている。

【0025】

インダクタＬ２２は、第２の経路６にその両端が接続されている。インダクタＬ２２は、第２の経路６の一部を構成してもよい。後述するように、インダクタＬ２２は、本発明の「積層型インダクタ」に対応する。

【0026】

次に、図２を参照して、分波器１のその他の構成について説明する。図２は、分波器１の外観を示す斜視図である。

【0027】

分波器１は、更に、積層体５０を備えている。積層体５０は、積層された複数の誘電体層と、複数の導体（複数の導体層および複数のスルーホール）とを含んでいる。積層体５０は、共通端子２、第１の信号端子３、第２の信号端子４、第１のフィルタ１０および第２のフィルタ２０を一体化するためものである。

【0028】

積層体５０は、複数の誘電体層の積層方向Ｔの両端に位置する底面５０Ａおよび上面５０Ｂと、底面５０Ａと上面５０Ｂを接続する４つの側面５０Ｃ～５０Ｆとを有している。側面５０Ｃ，５０Ｄは互いに反対側を向き、側面５０Ｅ，５０Ｆも互いに反対側を向いている。側面５０Ｃ～５０Ｆは、上面５０Ｂおよび底面５０Ａに対して垂直になっている。

【0029】

ここで、図２に示したように、Ｘ方向、Ｙ方向、Ｚ方向を定義する。Ｘ方向、Ｙ方向、Ｚ方向は、互いに直交する。本実施の形態では、積層方向Ｔに平行な一方向を、Ｚ方向とする。また、Ｘ方向とは反対の方向を－Ｘ方向とし、Ｙ方向とは反対の方向を－Ｙ方向とし、Ｚ方向とは反対の方向を－Ｚ方向とする。また、「積層方向Ｔから見たとき」という表現は、Ｚ方向または－Ｚ方向に離れた位置から対象物を見ることを意味する。

【0030】

図２に示したように、底面５０Ａは、積層体５０における－Ｚ方向の端に位置する。上面５０Ｂは、積層体５０におけるＺ方向の端に位置する。側面５０Ｃは、積層体５０における－Ｘ方向の端に位置する。側面５０Ｄは、積層体５０におけるＸ方向の端に位置する。側面５０Ｅは、積層体５０における－Ｙ方向の端に位置する。側面５０Ｆは、積層体５０におけるＹ方向の端に位置する。

【0031】

側面５０Ｅ，５０Ｆは、それぞれ、側面５０Ｃと側面５０Ｄとを接続している。積層体５０は、更に、側面５０Ｄと側面５０Ｆとが交差する位置に存在する第１の端部Ｅ１と、側面５０Ｃと側面５０Ｅとが交差する位置に存在する第２の端部Ｅ２と、側面５０Ｄと側面５０Ｅとが交差する位置に存在する第３の端部Ｅ３と、側面５０Ｃと側面５０Ｆとが交差する位置に存在する第４の端部Ｅ４とを有している。

【0032】

分波器１は、更に、積層体５０の底面５０Ａに設けられた電極１１１，１１２，１１３，１１４，１１５，１１６，１１７，１１８，１１９を備えている。電極１１１，１１２，１１３は、側面５０Ｆよりも側面５０Ｅにより近い位置において、Ｘ方向にこの順に並んでいる。電極１１５，１１６，１１７は、側面５０Ｅよりも側面５０Ｆにより近い位置において、－Ｘ方向にこの順に並んでいる。

【0033】

電極１１４は、電極１１３と電極１１５との間に配置されている。電極１１８は、電極１１１と電極１１７との間に配置されている。電極１１９は、電極１１２と電極１１６との間に配置されている。また、電極１１９は、底面５０Ａのほぼ中央に配置されている。

【0034】

電極１１２は共通端子２に対応し、電極１１５は第１の信号端子３に対応し、電極１１７は第２の信号端子４に対応している。従って、共通端子２ならびに第１および第２の信号端子３，４は、積層体５０の底面５０Ａに設けられている。電極１１１，１１３，１１４，１１６，１１８，１１９の各々は、グランドに接続される。

【0035】

次に、図３（ａ）ないし図８（ｂ）を参照して、積層体５０を構成する複数の誘電体層、複数の導体層および複数のスルーホールの一例について説明する。この例では、積層体５０は、積層された２３層の誘電体層を有している。以下、この２３層の誘電体層を、下から順に１層目ないし２３層目の誘電体層と呼ぶ。また、１層目ないし２３層目の誘電体層を符号５１～７３で表す。

【0036】

図３（ａ）ないし図８（ａ）において、複数の円は複数のスルーホールを表している。誘電体層５１～７２の各々には、複数のスルーホールが形成されている。複数のスルーホールは、それぞれ、スルーホール用の孔に導体ペーストを充填することによって形成される。複数のスルーホールの各々は、電極、導体層または他のスルーホールに接続されている。

【0037】

図４（ａ）ないし図７（ｃ）では、複数のスルーホールのうち、後述する複数の柱状導体を構成する複数の特定のスルーホールに、符号を付している。複数の特定のスルーホールの各々と、導体層または他のスルーホールとの接続関係については、１層目ないし２３層目の誘電体層５１～７３が積層された状態における接続関係について説明している。複数の特定のスルーホールの各々には、対応する柱状導体の符号を付している。

【0038】

図３（ａ）は、１層目の誘電体層５１のパターン形成面を示している。誘電体層５１のパターン形成面には、電極１１１～１１９が形成されている。図３（ｂ）は、２層目の誘電体層５２のパターン形成面を示している。誘電体層５２のパターン形成面には、導体層５２１，５２３，５２４と、インダクタ用の導体層５２２が形成されている。図３（ｃ）は、３層目の誘電体層５３のパターン形成面を示している。誘電体層５３のパターン形成面には、インダクタ用の導体層５３１，５３２と、導体層５３３，５３４が形成されている。

【0039】

図４（ａ）は、４層目の誘電体層５４のパターン形成面を示している。誘電体層５４のパターン形成面には、インダクタ用の導体層５４１と、導体層５４２，５４３，５４４が形成されている。また、誘電体層５４には、符号Ｔ１ａを付した３つのスルーホールと、符号Ｔ１ｂを付した３つのスルーホールと、符号Ｔ２ａを付した２つのスルーホールと、符号Ｔ２ｂを付した２つのスルーホールと、符号Ｔ３ａを付した３つのスルーホールと、符号Ｔ４ａを付した２つのスルーホールが形成されている。

【0040】

符号Ｔ１ａを付した３つのスルーホールは、３つの柱状導体Ｔ１ａを構成するためのスルーホールである。なお、以下の説明では、符号Ｔ１ａを付したスルーホールを、便宜上、スルーホールＴ１ａと記す。また、スルーホールＴ１ａ以外の符号を付したスルーホールについても、スルーホールＴ１ａと同様に記す。スルーホールＴ１ａ以外の符号を付したスルーホールは、その符号を付した柱状導体を構成するためのスルーホールである。

【0041】

誘電体層５４に形成された３つのスルーホールＴ１ａと、誘電体層５４に形成された３つのスルーホールＴ２ａは、導体層５４２に接続されている。誘電体層５４に形成された３つのスルーホールＴ１ｂと、誘電体層５４に形成された２つのスルーホールＴ２ｂは、導体層５４３に接続されている。誘電体層５４に形成された３つのスルーホールＴ３ａと、誘電体層５４に形成された２つのスルーホールＴ４ａは、導体層５４４に接続されている。

【0042】

図４（ｂ）は、５層目の誘電体層５５のパターン形成面を示している。誘電体層５５のパターン形成面には、導体層５５１，５５２，５５３，５５４が形成されている。また、誘電体層５５には、３つのスルーホールＴ１ａと、３つのスルーホールＴ１ｂと、２つのスルーホールＴ２ａと、２つのスルーホールＴ２ｂと、３つのスルーホールＴ３ａと、２つのスルーホールＴ４ａが形成されている。

【0043】

図４（ｃ）は、６層目の誘電体層５６のパターン形成面を示している。誘電体層５６のパターン形成面には、導体層５６１，５６２が形成されている。また、誘電体層５６には、３つのスルーホールＴ１ａと、３つのスルーホールＴ１ｂと、２つのスルーホールＴ２ａと、２つのスルーホールＴ２ｂと、３つのスルーホールＴ３ａと、３つのスルーホールＴ３ｂと、２つのスルーホールＴ４ａと、２つのスルーホールＴ４ｂが形成されている。誘電体層５６に形成された３つのスルーホールＴ３ｂと、誘電体層５６に形成された２つのスルーホールＴ４ｂは、導体層５６２に接続されている。

【0044】

図５（ａ）は、７層目の誘電体層５７のパターン形成面を示している。誘電体層５７のパターン形成面には、インダクタ用の導体層５７１が形成されている。図５（ｂ）は、８層目の誘電体層５８のパターン形成面を示している。誘電体層５８のパターン形成面には、インダクタ用の導体層５８１，５８２が形成されている。図５（ｃ）は、９層目の誘電体層５９のパターン形成面を示している。誘電体層５９のパターン形成面には、インダクタ用の導体層５９１が形成されている。

【0045】

図６（ａ）は、１０層目ないし１３層目の誘電体層６０～６３の各々のパターン形成面を示している。誘電体層６０～６３の各々のパターン形成面には、導体層は形成されていない。図６（ｂ）は、１４層目の誘電体層６４のパターン形成面を示している。誘電体層６４のパターン形成面には、インダクタ用の導体層６４１が形成されている。図６（ｃ）は、１５層目の誘電体層６５のパターン形成面を示している。誘電体層６５のパターン形成面には、インダクタ用の導体層６５１が形成されている。

【0046】

図７（ａ）は、１６層目の誘電体層６６のパターン形成面を示している。誘電体層６６のパターン形成面には、インダクタ用の導体層６６１，６６２が形成されている。図７（ｂ）は、１７層目の誘電体層６７のパターン形成面を示している。誘電体層６７のパターン形成面には、インダクタ用の導体層６７１，６７２が形成されている。図７（ｃ）は、１８層目ないし２１層目の誘電体層６８～７１の各々のパターン形成面を示している。誘電体層６８～７１の各々のパターン形成面には、導体層は形成されていない。

【0047】

また、誘電体層５７～７１の各々には、３つのスルーホールＴ１ａと、３つのスルーホールＴ１ｂと、２つのスルーホールＴ２ａと、２つのスルーホールＴ２ｂと、３つのスルーホールＴ３ａと、３つのスルーホールＴ３ｂと、２つのスルーホールＴ４ａと、２つのスルーホールＴ４ｂが形成されている。

【0048】

図８（ａ）は、２２層目の誘電体層７２のパターン形成面を示している。誘電体層７２のパターン形成面には、インダクタ用の導体層７２１，７２２，７２３，７２４，７２５，７２６，７２７が形成されている。導体層７２３，７２４，７２６，７２７の各々は、互いに反対側に位置する第１端と第２端を有している。

【0049】

誘電体層７１に形成された３つのスルーホールＴ１ａは、導体層７２３の第１端の近傍部分に接続されている。誘電体層７１に形成された３つのスルーホールＴ１ｂは、導体層７２３の第２端の近傍部分に接続されている。

【0050】

誘電体層７１に形成された２つのスルーホールＴ２ａは、導体層７２４の第１端の近傍部分に接続されている。誘電体層７１に形成された２つのスルーホールＴ２ｂは、導体層７２４の第２端の近傍部分に接続されている。

【0051】

誘電体層７１に形成された３つのスルーホールＴ３ａは、導体層７２６の第１端の近傍部分に接続されている。誘電体層７１に形成された３つのスルーホールＴ３ｂは、導体層７２６の第２端の近傍部分に接続されている。

【0052】

誘電体層７１に形成された２つのスルーホールＴ４ａは、導体層７２７の第１端の近傍部分に接続されている。誘電体層７１に形成された２つのスルーホールＴ４ｂは、導体層７２７の第２端の近傍部分に接続されている。

【0053】

図８（ｂ）は、２３層目の誘電体層７３のパターン形成面を示している。誘電体層７３のパターン形成面には、インダクタ用の導体層７３１，７３２，７３３，７３４，７３５，７３６，７３７が形成されている。

【0054】

図２に示した積層体５０は、１層目の誘電体層５１のパターン形成面が積層体５０の底面５０Ａになり、２３層目の誘電体層７３のパターン形成面とは反対側の面が積層体５０の上面５０Ｂになるように、１層目ないし２３層目の誘電体層５１～７３が積層されて構成される。

【0055】

図３（ａ）ないし図８（ａ）に示した複数のスルーホールの各々は、１層目ないし２３層目の誘電体層５１～７３を積層したときに、積層方向Ｔにおいて重なる導体層または積層方向Ｔにおいて重なる他のスルーホールに接続されている。また、図３（ａ）ないし図８（ａ）に示した複数のスルーホールのうち、電極内または導体層内に位置するスルーホールは、その電極またはその導体層に接続されている。

【0056】

図９は、１層目ないし２３層目の誘電体層５１～７３が積層されて構成された積層体５０の内部を示している。図９に示したように、積層体５０の内部では、図３（ａ）ないし図８（ｂ）に示した複数の導体層と複数のスルーホールが積層されている。

【0057】

以下、図１に示した分波器１の回路の構成要素と、図３（ａ）ないし図８（ｂ）に示した積層体５０の内部の構成要素との対応関係について説明する。始めに、インダクタＬ１０について説明する。インダクタＬ１０は、インダクタ用の導体層５７１，５８１，６６１，６６２，６７１，６７２と、導体層５７１，５８１の組、導体層６６１，６７１の組および導体層６６２，６７２の組のそれぞれを接続する複数のスルーホールと、導体層５８１と導体層６６１とを接続する複数のスルーホールと、導体層５８１と導体層６６２とを接続する複数のスルーホールと、導体層６６１と導体層５２１とを接続する複数のスルーホールと、導体層６６２と導体層５６１とを接続する複数のスルーホールとによって構成されている。

【0058】

次に、第１のフィルタ１０の構成要素について説明する。インダクタＬ１１は、インダクタ用の導体層５８２，５９１，７２１，７２２，７３１，７３２と、導体層５８２，５９１の組、導体層７２１，７３１の組および導体層７２２，７３２の組のそれぞれを接続する複数のスルーホールと、導体層５９１と導体層７２１とを接続する複数のスルーホールと、導体層５９１と導体層７２２とを接続する複数のスルーホールと、導体層７２１と導体層５４１とを接続する複数のスルーホールと、導体層７２２と導体層５４２とを接続する複数のスルーホールとによって構成されている。

【0059】

インダクタＬ１２は、インダクタ用の導体層７２３，７２４，７３３，７３４と、導体層７２３，７３３の組および導体層７２４，７３４の組のそれぞれを接続する複数のスルーホールと、符号Ｔ１ａ，Ｔ１ｂ，Ｔ２ａ，Ｔ２ｂを付した複数のスルーホールとによって構成されている。

【0060】

インダクタＬ１３は、電極１１６と導体層５２３とを接続するスルーホールと、電極１１９と導体層５２３とを接続するスルーホールとによって構成されている。

【0061】

キャパシタＣ１１は、導体層７２１と導体層７２２との間に生じる浮遊容量と、導体層７３１と導体層７３２との間に生じる浮遊容量とを合わせたものである。キャパシタＣ１２は、導体層５４２，５５１と、これらの導体層の間の誘電体層５４とによって構成されている。キャパシタＣ１３は、導体層５２３，５３３と、これらの導体層の間の誘電体層５２とによって構成されている。キャパシタＣ１４は、電極１１４と、電極１１５、導体層５３４または導体層５４３との間に生じる浮遊容量である。

【0062】

次に、第２のフィルタ２０の構成要素について説明する。インダクタＬ２１は、インダクタ用の導体層７２５，７３５と、導体層７２５と導体層７３５とを接続する複数のスルーホールとによって構成されている。

【0063】

インダクタＬ２２は、インダクタ用の導体層７２６，７２７，７３６，７３７と、導体層７２６，７３６の組および導体層７２７，７３７の組のそれぞれを接続する複数のスルーホールと、符号Ｔ３ａ，Ｔ３ｂ，Ｔ４ａ，Ｔ４ｂを付した複数のスルーホールとによって構成されている。

【0064】

インダクタＬ２３は、インダクタ用の導体層５２２，５３２，６４１，６５１と、導体層５２２，５３２の組および導体層６４１，６５１の組のそれぞれを接続する複数のスルーホールと、導体層５３２と導体層６４１とを接続する複数のスルーホールと、導体層６４１と導体層５６２とを接続する複数のスルーホールとによって構成されている。

【0065】

キャパシタＣ２１は、導体層５５２，５６１と、これらの導体層の間の誘電体層５５とによって構成されている。キャパシタＣ２２は、導体層５４４，５５３と、これらの導体層の間の誘電体層５４とによって構成されている。キャパシタＣ２３は、導体層５４４，５５４と、これらの導体層の間の誘電体層５４とによって構成されている。

【0066】

次に、本実施の形態に係る積層型インダクタについて説明する。図１ないし図９に示した例では、インダクタＬ１２とインダクタＬ２２がそれぞれ本発明の「積層型インダクタ」に対応する。以下、インダクタＬ１２を第１の積層型インダクタとも言い、インダクタＬ２２を第１の積層型インダクタとも言う。インダクタＬ１２，Ｌ２２は、積層体５０に一体化されている。

【0067】

以下、図２ないし図１３を参照して、インダクタＬ１２，Ｌ２２の構造上の特徴について説明する。図１０は、図９に示した積層体５０の内部の一部を示す平面図である。図１１は、図９に示した積層体５０の内部の一部を示す斜視図である。図１２は、第１の積層型インダクタすなわちインダクタＬ１２を示す斜視図である。図１３は、第２の積層型インダクタすなわちインダクタＬ２２を示す斜視図である。

【0068】

図１０ないし図１３に示したように、インダクタＬ１２，Ｌ２２の各々は、積層方向Ｔに直交する方向に延びる軸を中心に巻回されている。本実施の形態では特に、インダクタＬ１２は、第１の軸Ａ１を中心に巻回された導体構造体型のインダクタである。また、インダクタＬ２２は、第２の軸Ａ２を中心に巻回された導体構造体型のインダクタである。第１の軸Ａ１と第２の軸Ａ２は、互いに平行であってもよい。図１０ないし図１３に示した例では、第１の軸Ａ１と第２の軸Ａ２は、それぞれ、Ｙ方向に平行な方向に延在している。

【0069】

図９ないし図１１に示したように、インダクタＬ１２は、積層体５０の第２の端部Ｅ２よりも積層体５０の第１の端部Ｅ１により近い位置に配置されている。インダクタＬ１２は、更に、積層体５０の第３および第４の端部Ｅ３，Ｅ４よりも積層体５０の第１の端部Ｅ１により近い位置に配置されていることが好ましい。インダクタＬ２２は、積層体５０の第１の端部Ｅ１よりも積層体５０の第２の端部Ｅ２により近い位置に配置されている。インダクタＬ２２は、更に、積層体５０の第３および第４の端部Ｅ３，Ｅ４よりも積層体５０の第２の端部Ｅ２により近い位置に配置されていることが好ましい。

【0070】

本実施の形態では特に、インダクタＬ１２，Ｌ２２は、積層方向Ｔから見たときに、第１の端部Ｅ１と第２の端部Ｅ２とを結ぶ仮想の直線（対角線）と交差するように配置されている。また、本実施の形態では特に、インダクタＬ１２，Ｌ２２は、Ｙ方向から見たときに、互いに重ならないように配置されている。インダクタＬ１２，Ｌ２２は、更に、Ｘ方向から見たときに、互いに重ならないように配置されていてもよい。

【0071】

図９および図１０に示した例では、インダクタＬ１２と側面５０Ｄとの間、およびインダクタＬ１２と側面５０Ｆとの間には、他の素子が配置されていない。しかし、インダクタＬ１２の配置に関する上記の要件を満たす限り、インダクタＬ１２と側面５０Ｄまたは側面５０Ｆとの間には、他の素子が配置されていてもよい。同様に、図９および図１０に示した例では、インダクタＬ２２と側面５０Ｃとの間、およびインダクタＬ２２と側面５０Ｅとの間には、他の素子が配置されていない。しかし、インダクタＬ２２の配置に関する上記の要件を満たす限り、インダクタＬ２２と側面５０Ｃまたは側面５０Ｅとの間には、他の素子が配置されていてもよい。

【0072】

インダクタＬ１２，Ｌ２２の各々は、それぞれ積層方向Ｔに平行な方向に延在する第１の構造体および第２の構造体と、積層方向Ｔと交差する平面に沿って延在すると共に回路構成上第１の構造体と第２の構造体との間に設けられた第３の構造体とを含んでいる。以下、第１ないし第３の構造体について詳しく説明する。

【0073】

始めに、インダクタＬ１２の第１ないし第３の構造体について説明する。図９ないし図１２に示したように、インダクタＬ１２は、第１のインダクタ部分Ｌ１２Ａと、第１のインダクタ部分Ｌ１２Ａに対して並列に接続された第２のインダクタ部分Ｌ１２Ｂとを含んでいる。第１および第２のインダクタ部分Ｌ１２Ａ，Ｌ１２Ｂの各々は、第１の軸Ａ１を中心に巻回された導体構造体を含んでいる。

【0074】

第１のインダクタ部分Ｌ１２Ａの導体構造体は、矩形状またはほぼ矩形状の巻線でもある。矩形状またはほぼ矩形状の巻線では、巻回数について、巻線を矩形とみなしたときに、矩形の１辺につき１／４回と数えてもよい。第１のインダクタ部分Ｌ１２Ａの導体構造体の巻回数は、３／４回である。

【0075】

第１のインダクタ部分Ｌ１２Ａの導体構造体は、それぞれ積層方向Ｔに平行な方向に延在する第１の構造体Ｌ１２Ａａおよび第２の構造体Ｌ１２Ａｂと、積層方向Ｔと交差する平面に沿って延在する第３の構造体Ｌ１２Ａｃとを含んでいる。第３の構造体Ｌ１２Ａｃは、回路構成上、第１の構造体Ｌ１２Ａａと第２の構造体Ｌ１２Ａｂとの間に設けられている。本実施の形態では、第３の構造体Ｌ１２Ａｃは、第１の構造体Ｌ１２Ａａと第２の構造体Ｌ１２Ａｂとを接続している。

【0076】

第１および第２の構造体Ｌ１２Ａａ，Ｌ１２Ａｂの各々は、積層方向Ｔに平行な方向に延在する少なくとも１つの柱状導体を含んでいる。柱状導体は、複数のスルーホールが直列に接続されることによって構成された構造物である。第１および第２の構造体Ｌ１２Ａａ，Ｌ１２Ａｂの少なくとも一方の少なくとも１つの柱状導体は、積層方向Ｔと直交する方向において互いに所定の間隔を開けて配置された複数の柱状導体を含んでいる。

【0077】

図１２に示したように、本実施の形態では、第１の構造体Ｌ１２Ａａは、積層方向Ｔと直交する方向において互いに所定の間隔を開けて配置された３つの柱状導体Ｔ１ａを含んでいる。３つの柱状導体Ｔ１ａは、誘電体層５４～７１に形成された、符号Ｔ１ａを付した複数のスルーホールによって構成されている。

【0078】

図１２に示したように、本実施の形態では、第２の構造体Ｌ１２Ａｂは、積層方向Ｔと直交する方向において互いに所定の間隔を開けて配置された３つの柱状導体Ｔ１ｂを含んでいる。３つの柱状導体Ｔ１ｂは、誘電体層５４～７１に形成された、符号Ｔ１ｂを付した複数のスルーホールによって構成されている。

【0079】

図１２に示したように、第３の構造体Ｌ１２Ａｃは、積層方向Ｔに積層され且つ互いに電気的に接続された導体層７２３，７３３を含んでいる。導体層７２３の面積は、導体層７３３の面積よりも大きい。導体層７３３は、積層方向Ｔから見たときに、導体層７２３の外縁の内側に配置されている。積層方向Ｔから見たときの導体層７３３の形状は、積層方向Ｔから見たときの導体層７２３の形状と相似形である。

【0080】

第２のインダクタ部分Ｌ１２Ｂの導体構造体は、矩形状またはほぼ矩形状の巻線でもある。第２のインダクタ部分Ｌ１２Ｂの導体構造体の巻回数は、３／４回である。第２のインダクタ部分Ｌ１２Ｂは第１のインダクタ部分Ｌ１２Ａに対して並列に接続されていることから、インダクタＬ１２の実質的な巻回数は、３／４回である。

【0081】

第２のインダクタ部分Ｌ１２Ｂの導体構造体は、それぞれ積層方向Ｔに平行な方向に延在する第１の構造体Ｌ１２Ｂａおよび第２の構造体Ｌ１２Ｂｂと、積層方向Ｔと交差する平面に沿って延在する第３の構造体Ｌ１２Ｂｃとを含んでいる。第３の構造体Ｌ１２Ｂｃは、回路構成上、第１の構造体Ｌ１２Ｂａと第２の構造体Ｌ１２Ｂｂとの間に設けられている。本実施の形態では、第３の構造体Ｌ１２Ｂｃは、第１の構造体Ｌ１２Ｂａと第２の構造体Ｌ１２Ｂｂとを接続している。

【0082】

第１および第２の構造体Ｌ１２Ｂａ，Ｌ１２Ｂｂの各々は、積層方向Ｔに平行な方向に延在する少なくとも１つの柱状導体を含んでいる。第１および第２の構造体Ｌ１２Ｂａ，Ｌ１２Ｂｂの少なくとも一方の少なくとも１つの柱状導体は、積層方向Ｔと直交する方向において互いに所定の間隔を開けて配置された複数の柱状導体を含んでいる。

【0083】

図１２に示したように、本実施の形態では、第１の構造体Ｌ１２Ｂａは、積層方向Ｔと直交する方向において互いに所定の間隔を開けて配置された２つの柱状導体Ｔ２ａを含んでいる。２つの柱状導体Ｔ２ａは、誘電体層５４～７１に形成された、符号Ｔ２ａを付した複数のスルーホールによって構成されている。

【0084】

図１２に示したように、本実施の形態では、第２の構造体Ｌ１２Ｂｂは、積層方向Ｔと直交する方向において互いに所定の間隔を開けて配置された２つの柱状導体Ｔ２ｂを含んでいる。２つの柱状導体Ｔ２ｂは、誘電体層５４～７１に形成された、符号Ｔ２ｂを付した複数のスルーホールによって構成されている。

【0085】

図１２に示したように、第３の構造体Ｌ１２Ｂｃは、積層方向Ｔに積層され且つ互いに電気的に接続された導体層７２４，７３４を含んでいる。導体層７２４の面積は、導体層７３４の面積よりも大きい。導体層７３４は、積層方向Ｔから見たときに、導体層７２４の外縁の内側に配置されている。積層方向Ｔから見たときの導体層７３４の形状は、積層方向Ｔから見たときの導体層７２４の形状と相似形である。

【0086】

次に、インダクタＬ２２の第１ないし第３の構造体について説明する。図９ないし図１１および図１３に示したように、インダクタＬ２２は、第１のインダクタ部分Ｌ２２Ａと、第１のインダクタ部分Ｌ２２Ａに対して並列に接続された第２のインダクタ部分Ｌ２２Ｂとを含んでいる。第１および第２のインダクタ部分Ｌ２２Ａ，Ｌ２２Ｂの各々は、第２の軸Ａ２を中心に巻回された導体構造体を含んでいる。

【0087】

第１のインダクタ部分Ｌ２２Ａの導体構造体の構成は、基本的には、第１のインダクタ部分Ｌ１２Ａの導体構造体の構成と同じである。第１のインダクタ部分Ｌ１２Ａの導体構造体の構成の説明中の、第１のインダクタ部分Ｌ１２Ａ、第１の構造体Ｌ１２Ａａ、第２の構造体Ｌ１２Ａｂ、第３の構造体Ｌ１２Ａｃ、導体層７２３，７３３、符号Ｔ１ａ，Ｔ１ｂおよび図１２を、それぞれ、第１のインダクタ部分Ｌ２２Ａ、第１の構造体Ｌ２２Ａａ、第２の構造体Ｌ２２Ａｂ、第３の構造体Ｌ２２Ａｃ、導体層７２６，７３６、符号Ｔ３ａ，Ｔ３ｂおよび図１３に置き換えれば、以下の点を除いて、第１のインダクタ部分Ｌ２２Ａの導体構造体の構成の説明になる。第１のインダクタ部分Ｌ２２Ａの導体構造体では、３つの柱状導体Ｔ３ｂは、誘電体層５６～７１に形成された、符号Ｔ３ｂを付した複数のスルーホールによって構成されている。

【0088】

第２のインダクタ部分Ｌ２２Ｂの導体構造体の構成は、基本的には、第２のインダクタ部分Ｌ１２Ｂの導体構造体の構成と同じである。第２のインダクタ部分Ｌ１２Ｂの導体構造体の構成の説明中の、第２のインダクタ部分Ｌ１２Ｂ、第１の構造体Ｌ１２Ｂａ、第２の構造体Ｌ１２Ｂｂ、第３の構造体Ｌ１２Ｂｃ、導体層７２４，７３４、符号Ｔ２ａ，Ｔ２ｂおよび図１２を、それぞれ、第２のインダクタ部分Ｌ２２Ｂ、第１の構造体Ｌ２２Ｂａ、第２の構造体Ｌ２２Ｂｂ、第３の構造体Ｌ２２Ｂｃ、導体層７２７，７３７、符号Ｔ４ａ，Ｔ４ｂおよび図１３に置き換えれば、以下の点を除いて、第２のインダクタ部分Ｌ２２Ｂの導体構造体の構成の説明になる。第２のインダクタ部分Ｌ２２Ｂの導体構造体では、２つの柱状導体Ｔ４ｂは、誘電体層５６～７１に形成された、符号Ｔ４ｂを付した複数のスルーホールによって構成されている。

【0089】

次に、インダクタＬ１２，Ｌ２２に含まれる柱状導体に関する構造上の特徴について説明する。本実施の形態では、第１のインダクタ部分Ｌ１２Ａの柱状導体の数は６つであり、第２のインダクタ部分Ｌ１２Ｂの柱状導体の数は４つである。このように、本実施の形態では、第１のインダクタ部分Ｌ１２Ａの柱状導体の数は、第２のインダクタ部分Ｌ１２Ｂの柱状導体の数よりも多い。しかし、第１および第２のインダクタ部分Ｌ１２Ａ，Ｌ１２Ｂの各々に含まれる柱状導体の数は、上記の例に限られない。例えば、後で変形例を参照して説明するように、第１のインダクタ部分Ｌ１２Ａの柱状導体と第２のインダクタ部分Ｌ１２Ｂの柱状導体の数は同じであってもよい。また、後で変形例を参照して説明するように第２のインダクタ部分Ｌ１２Ｂの柱状導体の数は２つであってもよい。すなわち、第２のインダクタ部分Ｌ１２Ｂの第１の構造体Ｌ１２Ｂａは１つの柱状導体Ｔ２ａによって構成され、第２のインダクタ部分Ｌ１２Ｂの第２の構造体Ｌ１２Ｂｂは１つの柱状導体Ｔ２ｂによって構成されていてもよい。

【0090】

また、第１のインダクタ部分Ｌ１２Ａの第１の構造体Ｌ１２Ａａの３つの柱状導体Ｔ１ａは、積層方向Ｔに直交する方向に沿って並んでいる。同様に、第１のインダクタ部分Ｌ１２Ａの第２の構造体Ｌ１２Ａｂの３つの柱状導体Ｔ１ｂは、積層方向Ｔに直交する方向に沿って並んでいる。本実施の形態では特に、上記の方向は、第１のインダクタ部分Ｌ１２Ａの第３の構造体Ｌ１２Ａｃの短手方向すなわちＹ方向に平行な方向である。なお、第１の構造体Ｌ１２Ａａと第２の構造体Ｌ１２Ａｂの少なくとも一方は、上記の柱状導体の代わりに、または上記の柱状導体に加えて、第３の構造体Ｌ１２Ａｃの短手方向（Ｙ方向に平行な方向）と交差する方向に並ぶ複数の柱状導体を含んでいてもよい。第１の構造体Ｌ１２Ａａと第２の構造体Ｌ１２Ａｂの各々が第３の構造体Ｌ１２Ａｃの短手方向と交差する方向に並ぶ複数の柱状導体を含む例については、後で変形例として説明する。

【0091】

また、第２のインダクタ部分Ｌ１２Ｂの第１の構造体Ｌ１２Ｂａの２つの柱状導体Ｔ２ａは、積層方向Ｔに直交する方向に沿って並んでいる。同様に、第２のインダクタ部分Ｌ１２Ｂの第２の構造体Ｌ１２Ｂｂの２つの柱状導体Ｔ２ｂは、積層方向Ｔに直交する方向に沿って並んでいる。本実施の形態では特に、上記の方向は、第２のインダクタ部分Ｌ１２Ｂの第３の構造体Ｌ１２Ｂｃの短手方向すなわちＹ方向に平行な方向である。なお、第１の構造体Ｌ１２Ｂａと第２の構造体Ｌ１２Ｂｂの少なくとも一方は、上記の柱状導体の代わりに、または上記の柱状導体に加えて、第３の構造体Ｌ１２Ｂｃの短手方向（Ｙ方向に平行な方向）と交差する方向に並ぶ複数の柱状導体を含んでいてもよい。

【0092】

また、本実施の形態では、３つの柱状導体Ｔ１ａと２つの柱状導体Ｔ２ａは、積層方向Ｔに直交する方向に沿って並んでいる。同様に、３つの柱状導体Ｔ１ｂと２つの柱状導体Ｔ２ｂは、積層方向Ｔに直交する方向に沿って並んでいる。本実施の形態では特に、上記の方向は、Ｙ方向に平行な方向である。

【0093】

ここで、柱状導体Ｔ１ａ，Ｔ１ｂ，Ｔ２ａ，Ｔ２ｂと導体層７２３，７２４に注目して、インダクタＬ１２の構成について説明する。導体層７２３，７２４は、積層方向Ｔから見て互いに所定の間隔を開けて配置されている。３つの柱状導体Ｔ１ａと３つの柱状導体Ｔ１ｂは、導体層７２３によって電気的に接続されている。２つの柱状導体Ｔ２ａと２つの柱状導体Ｔ２ｂは、導体層７２４によって電気的に接続されている。

【0094】

上記の第１および第２のインダクタ部分Ｌ１２Ａ，Ｌ１２Ｂの柱状導体についての説明は、第１および第２のインダクタ部分Ｌ２２Ａ，Ｌ２２Ｂの柱状導体についても当てはまる。

【0095】

次に、第３の構造体Ｌ１２Ａｃ，Ｌ１２Ｂｃ，Ｌ２２Ａｃ，Ｌ２２Ｂｃに関する構造上の特徴について説明する。第３の構造体Ｌ１２Ａｃ，Ｌ１２Ｂｃ，Ｌ２２Ａｃ，Ｌ２２Ｂｃは、積層方向Ｔにおいて同じ位置に配置されている。すなわち、第３の構造体Ｌ１２Ａｃの導体層７２３、第３の構造体Ｌ１２Ｂｃの導体層７２４、第３の構造体Ｌ２２Ａｃの導体層７２６および第３の構造体Ｌ２２Ｂｃの導体層７２７は、積層方向Ｔにおいて同じ位置に配置されていると共に、第３の構造体Ｌ１２Ａｃの導体層７３３、第３の構造体Ｌ１２Ｂｃの導体層７３４、第３の構造体Ｌ２２Ａｃの導体層７３６および第３の構造体Ｌ２２Ｂｃの導体層７３７は、積層方向Ｔにおいて同じ位置に配置されている。

【0096】

第３の構造体Ｌ１２Ａｃの短手方向の寸法は、導体層７２３の短手方向の寸法と同じであり、第３の構造体Ｌ１２Ｂｃの短手方向の寸法は、導体層７２４の短手方向の寸法と同じである。本実施の形態では、導体層７２３の短手方向の寸法は、導体層７２４の短手方向の寸法よりも大きい。従って、第３の構造体Ｌ１２Ａｃの短手方向の寸法は、第３の構造体Ｌ１２Ｂｃの短手方向の寸法よりも大きい。

【0097】

第３の構造体Ｌ２２Ａｃの短手方向の寸法は、導体層７２６の短手方向の寸法と同じであり、第３の構造体Ｌ２２Ｂｃの短手方向の寸法は、導体層７２７の短手方向の寸法と同じである。本実施の形態では、導体層７２６の短手方向の寸法は、導体層７２７の短手方向の寸法よりも大きい。従って、第３の構造体Ｌ２２Ａｃの短手方向の寸法は、第３の構造体Ｌ２２Ｂｃの短手方向の寸法よりも大きい。

【0098】

次に、本実施の形態における分波器１のその他の構造上の特徴について説明する。始めに、インダクタＬ１２に対して並列に接続されたキャパシタＣ１２とインダクタＬ２２に対して並列に接続されたキャパシタＣ２４の構造上の特徴について説明する。前述のように、キャパシタＣ１２は、導体層５４２，５５１と、これらの導体層の間の誘電体層５４とによって構成されている。また、キャパシタＣ２４は、導体層５４４，５５４と、これらの導体層の間の誘電体層５４とによって構成されている。キャパシタＣ１２の導体層５４２とキャパシタＣ２４の導体層５４４は、積層方向Ｔにおいて同じ位置に配置されている。また、キャパシタＣ１２の導体層５５１とキャパシタＣ２４の導体層５５４は、積層方向Ｔにおいて同じ位置に配置されている。

【0099】

次に、インダクタＬ１０に関する構造上の特徴について説明する。インダクタＬ１０は、積層方向Ｔに直交する方向に延びる軸を中心に巻回されている。本実施の形態では特に、インダクタＬ１０は、Ｘ方向に平行な軸を中心に巻回された導体構造体型のインダクタである。インダクタＬ１０の巻回数は、７／４回である。

【0100】

図１０に示したように、インダクタＬ１０は、インダクタＬ１２と側面５０Ｅとの間に配置されていると共に、インダクタＬ２２と側面５０Ｄとの間に配置されている。

【0101】

次に、本実施の形態における分波器１の特性の一例について説明する。図１４は、分波器１の通過減衰特性を示す特性図である。図１４において、横軸は周波数を示し、縦軸は減衰量を示している。図１４において、符号９１は、共通端子２と第１の信号端子３との間の通過減衰特性を示している。符号９２は、共通端子２と第２の信号端子４との間の通過減衰特性を示している。

【0102】

符号９１を付した通過減衰特性は、実質的に、第１のフィルタ１０の通過減衰特性を示している。符号９１を付した通過減衰特性において、減衰量の絶対値が０に近い値となる周波数領域は、第１のフィルタ１０の第１の通過帯域を表している。また、符号９２を付した通過減衰特性は、実質的に、第２のフィルタ２０の通過減衰特性を示している。符号９２を付した通過減衰特性において、減衰量の絶対値が０に近い値となる周波数領域は、第２のフィルタ２０の第２の通過帯域を表している。図１４には、第１のフィルタ１０の第１の通過帯域が３８００ＭＨｚ～４２００ＭＨｚの周波数帯域を含み、第２のフィルタ２０の第２の通過帯域が４４００ＭＨｚ～７１２５ＭＨｚの周波数帯域を含むように設計したときの、分波器１の特性を示している。

【0103】

また、図１４において符号９１ａを付した矢印は、インダクタＬ１２とキャパシタＣ１２によって形成される減衰極を示している。図１４に示したように、減衰極９１ａと第１の通過帯域との間の周波数領域には、他の減衰極は形成されていない。すなわち、第１のフィルタ１０の通過減衰特性において、減衰極９１ａは、第１の通過帯域よりも高い周波数領域において第１の通過帯域に最も近い減衰極である。

【0104】

また、図１４において符号９２ａを付した矢印は、インダクタＬ２２とキャパシタＣ２４によって形成される減衰極を示している。図１４に示したように、減衰極９２ａと第２の通過帯域との間の周波数領域には、他の減衰極は形成されていない。すなわち、第２のフィルタ２０の通過減衰特性において、減衰極９２ａは、第２の通過帯域よりも低い周波数領域において第２の通過帯域に最も近い減衰極である。

【0105】

次に、本実施の形態に係る第１および第２の積層型インダクタすなわちインダクタＬ１２，Ｌ２２の作用および効果について説明する。本実施の形態では、インダクタＬ１２は、第１のインダクタ部分Ｌ１２Ａと、第１のインダクタ部分Ｌ１２Ａに対して並列に接続された第２のインダクタ部分Ｌ１２Ｂとを含んでいる。これにより、本実施の形態によれば、インダクタＬ１２全体のインダクタンスを小さくすることができる。

【0106】

また、本実施の形態では、第１および第２のインダクタ部分Ｌ１２Ａ，Ｌ１２Ｂの各々は、導体構造体を含んでいる。すなわち、本実施の形態では、第１および第２のインダクタ部分Ｌ１２Ａ，Ｌ１２Ｂの各々が、導体構造体型のインダクタとなっている。これにより、本実施の形態によれば、第１および第２のインダクタ部分Ｌ１２Ａ，Ｌ１２Ｂの各々のＱ値ならびにインダクタＬ１２全体のＱ値を大きくすることができる。

【0107】

また、本実施の形態では、第１のインダクタ部分Ｌ１２Ａの導体構造体は、導体層７２３，７３３によって構成された第３の構造体Ｌ１２Ａｃを含み、第２のインダクタ部分Ｌ１２Ｂの導体構造体は、導体層７２３，７３３とは別体の導体層７２４，７３４によって構成された第３の構造体Ｌ１２Ｂｃを含んでいる。ここで、第１のインダクタ部分Ｌ１２Ａと同様の構成のインダクタ部分のみからなる比較例のインダクタについて考える。比較例のインダクタは、第１ないし第３の構造体Ｌ１２Ａａ～Ｌ１２Ａｃと同様の構成の第１ないし第３の構造体を含んでいる。比較例のインダクタの第３の構造体は、互いに接続された２つの導体層を含んでいる。インダクタＬ１２のインダクタンスと比較例のインダクタのインダクタンスを同じにして比較すると、導体層７２３，７２４，７３３，７３４の各々の面積は、比較例のインダクタの２つの導体層の各々の面積よりも小さくなる。これにより、本実施の形態によれば、積層体５０にクラックが発生することを防止することができる。

【0108】

以上のことから、本実施の形態によれば、インダクタＬ１２のＱ値を大きくし且つインダクタＬ１２のインダクタンスを小さくしながら、積層体５０にクラックが発生することを防止することができる。

【0109】

また、本実施の形態では、第１のインダクタ部分Ｌ１２Ａにおける柱状導体の数は、第２のインダクタ部分Ｌ１２Ｂにおける柱状導体の数よりも多い。また、本実施の形態では、第１のインダクタ部分Ｌ１２Ａの第３の構造体Ｌ１２Ａｃの短手方向の寸法は、第２のインダクタ部分Ｌ１２Ｂの第３の構造体Ｌ１２Ｂｃの短手方向の寸法よりも大きい。これらのことから、本実施の形態では、第１のインダクタ部分Ｌ１２Ａのインダクタンスは、第２のインダクタ部分Ｌ１２Ｂのインダクタンスよりも小さくなると共に、第１のインダクタ部分Ｌ１２Ａを流れる電流の量は、第２のインダクタ部分Ｌ１２Ｂを流れる電流の量よりも多くなる。

【0110】

第２のインダクタ部分Ｌ１２Ｂにおける柱状導体の数が少なく且つ第３の構造体Ｌ１２Ｂｃの短手方向の寸法すなわち導体層の幅が小さいため、信号が第２のインダクタ部分１２Ｂを通過した場合にはその信号の損失は大きくなるが、第２のインダクタ部分Ｌ１２Ｂを流れる電流の量は少ない。一方、第１のインダクタ部分Ｌ１２Ａを流れる電流の量は多くなるが、第１のインダクタ部分Ｌ１２Ａにおける柱状導体の数が多く且つ第３の構造体Ｌ１２Ａｃの短手方向の寸法すなわち導体層の幅が大きいため、信号が第１のインダクタ部分Ｌ１２Ａを通過した場合にはその信号の損失は比較的小さくなる。これらのことから、本実施の形態によれば、インダクタＬ１２を通過する信号の損失を小さくすることができる。

【0111】

また、本実施の形態では、第１のインダクタ部分Ｌ１２Ａの第３の構造体Ｌ１２Ａｃは、積層方向Ｔに積層され且つ互いに電気的に接続された導体層７２３，７３３を含み、第２のインダクタ部分Ｌ１２Ｂの第３の構造体Ｌ１２Ｂｃは、積層方向Ｔに積層され且つ互いに電気的に接続された導体層７２４，７３４を含んでいる。これにより、本実施の形態によれば、第３の構造体Ｌ１２Ａｃ，Ｌ１２Ｂｃの各々が１つの導体層のみを含む場合に比べて、第３の構造体Ｌ１２Ａｃ，Ｌ１２Ｂｃの各々を通過する信号の損失を小さくすることができる。

【0112】

また、本実施の形態では、第１のインダクタ部分Ｌ１２Ａにおける柱状導体の数と、第２のインダクタ部分Ｌ１２Ｂにおける柱状導体の数とを互いに異ならせることにより、インダクタＬ１２のＱ値を大きくしたまま、インダクタＬ１２のインダクタンスの微調整をすることが容易になる。

【0113】

上記のインダクタＬ１２についての説明は、インダクタＬ２２にも当てはまる。すなわち、本実施の形態によれば、インダクタＬ２２のＱ値を大きくし且つインダクタＬ２２のインダクタンスを小さくしながら、積層体５０にクラックが発生することを防止することができる。また、本実施の形態によれば、インダクタＬ２２を通過する信号の損失を小さくすることができると共に、インダクタＬ２２のＱ値を大きくしたまま、インダクタＬ２２のインダクタンスの微調整をすることが容易になる。

【0114】

［変形例］
次に、インダクタＬ１２を例にとって、本実施の形態に係る積層型インダクタの第１ないし第４の変形例について説明する。始めに、図１５を参照して、インダクタＬ１２の第１の変形例について説明する。第１の変形例では、第２のインダクタ部分Ｌ１２Ｂの第１の構造体Ｌ１２Ｂａは、１つの柱状導体Ｔ２ａによって構成され、第２のインダクタ部分Ｌ１２Ｂの第２の構造体Ｌ１２Ｂｂは、１つの柱状導体Ｔ２ｂによって構成されている。すなわち、第１の変形例では、第２のインダクタ部分Ｌ１２Ｂにおける柱状導体の数は、２つである。

【0115】

次に、図１６を参照して、インダクタＬ１２の第２の変形例について説明する。第２の変形例では、第１のインダクタ部分Ｌ１２Ａの第１の構造体Ｌ１２Ａａは、２つの柱状導体Ｔ１ａによって構成され、第１のインダクタ部分Ｌ１２Ａの第２の構造体Ｌ１２Ａｂは、２つの柱状導体Ｔ１ｂによって構成されている。第２の変形例では、第１のインダクタ部分Ｌ１２Ａにおける柱状導体の数は４つであり、第２のインダクタ部分Ｌ１２Ｂにおける柱状導体の数と同じである。

【0116】

また、第２の変形例では、第１のインダクタ部分Ｌ１２Ａの第３の構造体Ｌ１２Ａｃの短手方向の寸法は、第２のインダクタ部分Ｌ１２Ｂの第３の構造体Ｌ１２Ｂｃの短手方向の寸法と同じか、ほぼ同じであってもよい。

【0117】

次に、図１７を参照して、インダクタＬ１２の第３の変形例について説明する。第３の変形例では、第１のインダクタ部分Ｌ１２Ａの第１の構造体Ｌ１２Ａａは、１つの柱状導体Ｔ１ａによって構成され、第１のインダクタ部分Ｌ１２Ａの第２の構造体Ｌ１２Ａｂは、１つの柱状導体Ｔ１ｂによって構成されている。また、第３の変形例では、第１の変形例と同様に、第２のインダクタ部分Ｌ１２Ｂの第１の構造体Ｌ１２Ｂａは、１つの柱状導体Ｔ２ａによって構成され、第２のインダクタ部分Ｌ１２Ｂの第２の構造体Ｌ１２Ｂｂは、１つの柱状導体Ｔ２ｂによって構成されている。第２の変形例では、第１のインダクタ部分Ｌ１２Ａにおける柱状導体の数と、第２のインダクタ部分Ｌ１２Ｂにおける柱状導体の数は、いずれも２つである。

【0118】

また、第３の変形例では、第１のインダクタ部分Ｌ１２Ａの第３の構造体Ｌ１２Ａｃの短手方向の寸法は、第２のインダクタ部分Ｌ１２Ｂの第３の構造体Ｌ１２Ｂｃの短手方向の寸法と同じか、ほぼ同じであってもよい。

【0119】

次に、図１８を参照して、インダクタＬ１２の第４の変形例について説明する。第４の変形例では、第１のインダクタ部分Ｌ１２Ａの第３の構造体Ｌ１２Ａｃを構成する導体層７２３，７３３の各々の平面形状（積層方向Ｔから見た形状）は、ほぼ楕円形である。また、第２のインダクタ部分Ｌ１２Ｂの第３の構造体Ｌ１２Ｂｃを構成する導体層７２４，７３４の各々の平面形状は、ほぼ楕円形である。

【0120】

また、第４の変形例では、第１のインダクタ部分Ｌ１２Ａの第１の構造体Ｌ１２Ａａを構成する３つの柱状導体Ｔ１ａのうちの－Ｙ方向側の２つの柱状導体Ｔ１ａは、Ｙ方向に平行な方向に対して交差する方向（Ｘ方向から－Ｙ方向に向かって回転した方向に平行な方向）に並んでいる。また、第１のインダクタ部分Ｌ１２Ａの第１の構造体Ｌ１２Ａａを構成する３つの柱状導体Ｔ１ａのうちのＹ方向側の２つの柱状導体Ｔ１ａは、Ｙ方向に平行な方向に対して交差する方向（Ｘ方向からＹ方向に向かって回転した方向に平行な方向）に並んでいる。すなわち、第４の変形例では、第１の構造体Ｌ１２Ａａは、第３の構造体Ｌ１２Ａｃの短手方向（Ｙ方向に平行な方向）と交差する方向に沿って並ぶ柱状導体Ｔ１ａの組を２つ含んでいる。

【0121】

上記の第１の構造体Ｌ１２Ａａについての説明は、第１のインダクタ部分Ｌ１２Ａの第２の構造体Ｌ１２Ａｂにも当てはまる。第４の変形例では、第２の構造体Ｌ１２Ａｂは、第３の構造体Ｌ１２Ａｃの短手方向（Ｙ方向に平行な方向）と交差する方向に沿って並ぶ柱状導体Ｔ１ａの組を２つ含んでいる。

【0122】

また、第４の変形例では、第２のインダクタ部分Ｌ１２Ｂの第１の構造体Ｌ１２Ｂａは、１つの柱状導体Ｔ２ａによって構成され、第２のインダクタ部分Ｌ１２Ｂの第２の構造体Ｌ１２Ｂｂは、１つの柱状導体Ｔ２ｂによって構成されている。

【0123】

なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、本発明の積層型インダクタは、分波器に限らず、積層型ローパスフィルタおよび積層型バンドパスフィルタ等の他の積層型電子部品に適用することができる。また、本発明の積層型インダクタは、インダクタとして単品の製品であってもよい。

【0124】

また、請求の範囲の要件を満たす限り、インダクタＬ１２，Ｌ２２の各々の配置および姿勢は、実施の形態に示した例に限られず、任意である。例えば、第１および第２の軸Ａ１，Ａ２の少なくとも一方は、Ｙ方向に平行な方向と交差する方向に延在していてもよい。

【0125】

また、インダクタＬ１２（Ｌ２２）の巻回数は、３／４回に限られず、１回以上の任意の巻回数であってもよい。すなわち、インダクタＬ１２の第１および第２のインダクタ部分Ｌ１２Ａ，Ｌ１２Ｂ（Ｌ２２Ａ，Ｌ２２Ｂ）の各々の巻回数は、１回以上の任意の巻回数であってもよい。

【0126】

また、インダクタＬ１２（Ｌ２２）は、第１および第２のインダクタ部分Ｌ１２Ａ，Ｌ１２Ｂ（Ｌ２２Ａ，Ｌ２２Ｂ）に加えて、１つ以上の第３のインダクタ部分を含んでいてもよい。第１および第２のインダクタ部分Ｌ１２Ａ，Ｌ１２Ｂ（Ｌ２２Ａ，Ｌ２２Ｂ）と１つ以上の第３のインダクタ部分は、互いに並列に接続されている。１つ以上の第３のインダクタ部分は、第１および第２のインダクタ部分Ｌ１２Ａ，Ｌ１２Ｂ（Ｌ２２Ａ，Ｌ２２Ｂ）と同様に、第１ないし第３の構造体を含む導体構造体を含んでいてもよい。

【0127】

以上説明したように、本発明の第１の態様の積層型インダクタは、第１のインダクタ部分と、第１のインダクタ部分に対して並列に接続された第２のインダクタ部分と、第１のインダクタ部分および第２のインダクタ部分を一体化するための積層体であって、積層された複数の誘電体層を含む積層体とを備えている。第１のインダクタ部分と第２のインダクタ部分の各々は、複数の誘電体層の積層方向に直交する方向に延びる軸を中心に巻回された導体構造体を含んでいる。導体構造体は、それぞれ積層方向に平行な方向に延在する第１の構造体および第２の構造体と、積層方向と交差する平面に沿って延在すると共に回路構成上第１の構造体と第２の構造体との間に設けられた第３の構造体とを含んでいる。

【0128】

第１の構造体と第２の構造体の各々は、積層方向に平行な方向に延在する少なくとも１つの柱状導体を含んでいる。第１のインダクタ部分の第１の構造体と第２の構造体の少なくとも一方の少なくとも１つの柱状導体は、積層方向と直交する方向において互いに所定の間隔を開けて配置された複数の柱状導体を含んでいる。

【0129】

本発明の第１の態様の積層型インダクタにおいて、第２のインダクタ部分の第１の構造体と第２の構造体の少なくとも一方の少なくとも１つの柱状導体は、積層方向と直交する方向において互いに所定の間隔を開けて配置された複数の柱状導体を含んでいてもよい。第１のインダクタ部分における少なくとも１つの柱状導体の数は、第２のインダクタ部分における少なくとも１つの柱状導体の数よりも多くてもよい。あるいは、第１のインダクタ部分における少なくとも１つの柱状導体の数は、第２のインダクタ部分における少なくとも１つの柱状導体の数と同じであってもよい。

【0130】

また、本発明の第１の態様の積層型インダクタにおいて、第２のインダクタ部分における少なくとも１つの柱状導体の数は、２つであってもよい。

【0131】

また、本発明の第１の態様の積層型インダクタにおいて、第１の構造体の少なくとも１つの柱状導体と第２の構造体の少なくとも１つの柱状導体の少なくとも一方は、第３の構造体の短手方向に沿って並ぶ複数の柱状導体を含んでいてもよい。

【0132】

また、本発明の第１の態様の積層型インダクタにおいて、第１の構造体の少なくとも１つの柱状導体と第２の構造体の少なくとも１つの柱状導体の少なくとも一方は、第３の構造体の短手方向と交差する方向に沿って並ぶ複数の柱状導体を含んでいてもよい。

【0133】

また、本発明の第１の態様の積層型インダクタにおいて、第１のインダクタ部分の第１の構造体の少なくとも１つの柱状導体と、第２のインダクタ部分の第１の構造体の少なくとも１つの柱状導体は、積層方向に直交する方向に沿って並んでいてもよい。第１のインダクタ部分の第２の構造体の少なくとも１つの柱状導体と、第２のインダクタ部分の第２の構造体の少なくとも１つの柱状導体は、積層方向に直交する方向に沿って並んでいてもよい。

【0134】

また、本発明の第１の態様の積層型インダクタにおいて、第１のインダクタ部分の第３の構造体の短手方向の寸法は、第２のインダクタ部分の第３の構造体の短手方向の寸法よりも大きくてもよい。

【0135】

また、本発明の第１の態様の積層型インダクタにおいて、第１のインダクタ部分の第３の構造体と、第２のインダクタ部分の第３の構造体は、積層方向において同じ位置に配置されていてもよい。

【0136】

また、本発明の第１の態様の積層型インダクタにおいて、第３の構造体は、積層方向に積層され且つ互いに電気的に接続された複数の導体層を含んでいてもよい。

【0137】

本発明の第２の態様の積層型インダクタは、積層された複数の誘電体層を含む積層体と、積層体に一体化されたインダクタとを備えている。インダクタは、複数の柱状導体と、複数の導体層とを含んでいる。複数の導体層は、複数の誘電体層の積層方向から見て互いに所定の間隔を開けて配置された第１の導体層および第２の導体層を含んでいる。複数の柱状導体は、第１の導体層によって電気的に接続された２つの第１の柱状導体と、第２の導体層によって電気的に接続された２つの第２の柱状導体とを含んでいる。

【符号の説明】

【0138】

１…分波器、２…共通端子、３…第１の信号端子、４…第２の信号端子、５…第１の経路、６…第２の経路、１０…第１のフィルタ、２０…第２のフィルタ、５０…積層体、５０Ａ…底面、５０Ｂ…上面、５０Ｃ～５０Ｆ…側面、１１１～１１９…電極、Ｅ１…第１の端部、Ｅ２…第２の端部、Ｅ３…第３の端部、Ｅ４…第４の端部、Ｃ１１～Ｃ１４，Ｃ２１～Ｃ２３…キャパシタ、Ｌ１０～Ｌ１３，Ｌ２１～Ｌ２３…インダクタ、Ｌ１２Ａ，Ｌ２２Ａ…第１のインダクタ部分、Ｌ１２Ｂ，Ｌ２２Ｂ…第２のインダクタ部分、Ｌ１２Ａａ，Ｌ２２Ａａ…第１の構造体、Ｌ１２Ａｂ，Ｌ２２Ａｂ…第２の構造体、Ｌ１２Ａｃ，Ｌ２２Ａｃ…第３の構造体。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【手続補正書】

【提出日】2024-05-08

【手続補正1】

【補正対象書類名】明細書

【補正対象項目名】００１３

【補正方法】変更

【補正の内容】

【0013】

【図1】本発明の一実施の形態に係る積層型インダクタを含む分波器の回路構成を示す回路図である。

【図2】本発明の一実施の形態に係る積層型インダクタを含む分波器の外観を示す斜視図である。

【図3】本発明の一実施の形態における分波器の積層体における１層目ないし３層目の誘電体層のパターン形成面を示す説明図である。

【図4】本発明の一実施の形態における分波器の積層体における４層目ないし６層目の誘電体層のパターン形成面を示す説明図である。

【図5】本発明の一実施の形態における分波器の積層体における７層目ないし９層目の誘電体層のパターン形成面を示す説明図である。

【図6】本発明の一実施の形態における分波器の積層体における１０層目ないし１５層目の誘電体層のパターン形成面を示す説明図である。

【図7】本発明の一実施の形態における分波器の積層体における１６層目ないし２１層目の誘電体層のパターン形成面を示す説明図である。

【図8】本発明の一実施の形態における分波器の積層体における２２層目および２３層目の誘電体層のパターン形成面を示す説明図である。

【図9】本発明の一実施の形態における分波器の積層体の内部を示す斜視図である。

【図10】本発明の一実施の形態における分波器の積層体の内部の一部を示す平面図である。

【図11】本発明の一実施の形態における分波器の積層体の内部の一部を示す斜視図である。

【図12】本発明の一実施の形態に係る第１の積層型インダクタを示す斜視図である。

【図13】本発明の一実施の形態に係る第２の積層型インダクタを示す斜視図である。

【図14】本発明の一実施の形態における分波器の通過減衰特性を示す特性図である。

【図15】本発明の一実施の形態に係る第１の積層型インダクタの第１の変形例を示す斜視図である。

【図16】本発明の一実施の形態に係る第１の積層型インダクタの第２の変形例を示す斜視図である。

【図17】本発明の一実施の形態に係る第１の積層型インダクタの第３の変形例を示す斜視図である。

【図18】本発明の一実施の形態に係る第１の積層型インダクタの第４の変形例を示す斜視図である。

【手続補正2】

【補正対象書類名】明細書

【補正対象項目名】００２７

【補正方法】変更

【補正の内容】

【0027】

分波器１は、更に、積層体５０を備えている。積層体５０は、積層された複数の誘電体層と、複数の導体（複数の導体層および複数のスルーホール）とを含んでいる。積層体５０は、共通端子２、第１の信号端子３、第２の信号端子４、第１のフィルタ１０および第２のフィルタ２０を一体化するためのものである。

【手続補正3】

【補正対象書類名】明細書

【補正対象項目名】００３９

【補正方法】変更

【補正の内容】

【0039】

図４（ａ）は、４層目の誘電体層５４のパターン形成面を示している。誘電体層５４のパターン形成面には、導体層５４１，５４２，５４３，５４４が形成されている。また、誘電体層５４には、符号Ｔ１ａを付した３つのスルーホールと、符号Ｔ１ｂを付した３つのスルーホールと、符号Ｔ２ａを付した２つのスルーホールと、符号Ｔ２ｂを付した２つのスルーホールと、符号Ｔ３ａを付した３つのスルーホールと、符号Ｔ４ａを付した２つのスルーホールが形成されている。

【手続補正4】

【補正対象書類名】明細書

【補正対象項目名】００４１

【補正方法】変更

【補正の内容】

【0041】

誘電体層５４に形成された３つのスルーホールＴ１ａと、誘電体層５４に形成された２つのスルーホールＴ２ａは、導体層５４２に接続されている。誘電体層５４に形成された３つのスルーホールＴ１ｂと、誘電体層５４に形成された２つのスルーホールＴ２ｂは、導体層５４３に接続されている。誘電体層５４に形成された３つのスルーホールＴ３ａと、誘電体層５４に形成された２つのスルーホールＴ４ａは、導体層５４４に接続されている。

【手続補正5】

【補正対象書類名】明細書

【補正対象項目名】００６６

【補正方法】変更

【補正の内容】

【0066】

次に、本実施の形態に係る積層型インダクタについて説明する。図１ないし図９に示した例では、インダクタＬ１２とインダクタＬ２２がそれぞれ本発明の「積層型インダクタ」に対応する。以下、インダクタＬ１２を第１の積層型インダクタとも言い、インダクタＬ２２を第２の積層型インダクタとも言う。インダクタＬ１２，Ｌ２２は、積層体５０に一体化されている。

【手続補正6】

【補正対象書類名】明細書

【補正対象項目名】００９８

【補正方法】変更

【補正の内容】

【0098】

次に、本実施の形態における分波器１のその他の構造上の特徴について説明する。始めに、インダクタＬ１２に対して並列に接続されたキャパシタＣ１２とインダクタＬ２２に対して並列に接続されたキャパシタＣ２３の構造上の特徴について説明する。前述のように、キャパシタＣ１２は、導体層５４２，５５１と、これらの導体層の間の誘電体層５４とによって構成されている。また、キャパシタＣ２３は、導体層５４４，５５４と、これらの導体層の間の誘電体層５４とによって構成されている。キャパシタＣ１２の導体層５４２とキャパシタＣ２３の導体層５４４は、積層方向Ｔにおいて同じ位置に配置されている。また、キャパシタＣ１２の導体層５５１とキャパシタＣ２３の導体層５５４は、積層方向Ｔにおいて同じ位置に配置されている。

【手続補正7】

【補正対象書類名】明細書

【補正対象項目名】０１０４

【補正方法】変更

【補正の内容】

【0104】

また、図１４において符号９２ａを付した矢印は、インダクタＬ２２とキャパシタＣ２３によって形成される減衰極を示している。図１４に示したように、減衰極９２ａと第２の通過帯域との間の周波数領域には、他の減衰極は形成されていない。すなわち、第２のフィルタ２０の通過減衰特性において、減衰極９２ａは、第２の通過帯域よりも低い周波数領域において第２の通過帯域に最も近い減衰極である。

【手続補正8】

【補正対象書類名】明細書

【補正対象項目名】０１１０

【補正方法】変更

【補正の内容】

【0110】

第２のインダクタ部分Ｌ１２Ｂにおける柱状導体の数が少なく且つ第３の構造体Ｌ１２Ｂｃの短手方向の寸法すなわち導体層の幅が小さいため、信号が第２のインダクタ部分Ｌ１２Ｂを通過した場合にはその信号の損失は大きくなるが、第２のインダクタ部分Ｌ１２Ｂを流れる電流の量は少ない。一方、第１のインダクタ部分Ｌ１２Ａを流れる電流の量は多くなるが、第１のインダクタ部分Ｌ１２Ａにおける柱状導体の数が多く且つ第３の構造体Ｌ１２Ａｃの短手方向の寸法すなわち導体層の幅が大きいため、信号が第１のインダクタ部分Ｌ１２Ａを通過した場合にはその信号の損失は比較的小さくなる。これらのことから、本実施の形態によれば、インダクタＬ１２を通過する信号の損失を小さくすることができる。

【手続補正9】

【補正対象書類名】明細書

【補正対象項目名】０１１７

【補正方法】変更

【補正の内容】

【0117】

次に、図１７を参照して、インダクタＬ１２の第３の変形例について説明する。第３の変形例では、第１のインダクタ部分Ｌ１２Ａの第１の構造体Ｌ１２Ａａは、１つの柱状導体Ｔ１ａによって構成され、第１のインダクタ部分Ｌ１２Ａの第２の構造体Ｌ１２Ａｂは、１つの柱状導体Ｔ１ｂによって構成されている。また、第３の変形例では、第１の変形例と同様に、第２のインダクタ部分Ｌ１２Ｂの第１の構造体Ｌ１２Ｂａは、１つの柱状導体Ｔ２ａによって構成され、第２のインダクタ部分Ｌ１２Ｂの第２の構造体Ｌ１２Ｂｂは、１つの柱状導体Ｔ２ｂによって構成されている。第３の変形例では、第１のインダクタ部分Ｌ１２Ａにおける柱状導体の数と、第２のインダクタ部分Ｌ１２Ｂにおける柱状導体の数は、いずれも２つである。

【手続補正10】

【補正対象書類名】明細書

【補正対象項目名】０１２１

【補正方法】変更

【補正の内容】

【0121】

上記の第１の構造体Ｌ１２Ａａについての説明は、第１のインダクタ部分Ｌ１２Ａの第２の構造体Ｌ１２Ａｂにも当てはまる。第４の変形例では、第２の構造体Ｌ１２Ａｂは、第３の構造体Ｌ１２Ａｃの短手方向（Ｙ方向に平行な方向）と交差する方向に沿って並ぶ柱状導体Ｔ１ｂの組を２つ含んでいる。