特開 2024-119314 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024119314

(43)【公開日】2024-09-03

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   G11C 11/408 20060101AFI20240827BHJP

【ＦＩ】

G11C11/408 140

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2023026121

(22)【出願日】2023-02-22

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(72)【発明者】

【氏名】青木 健

(72)【発明者】

【氏名】和田 政春

(72)【発明者】

【氏名】宮崎 隆行

(72)【発明者】

【氏名】犬飼 貴士

【テーマコード（参考）】

5M024

【Ｆターム（参考）】

5M024AA21

5M024BB07

5M024BB08

5M024BB35

5M024BB36

5M024CC50

5M024DD99

5M024MM09

5M024PP01

5M024PP03

(57)【要約】

【課題】エラー訂正の可能性を高める半導体記憶装置の提供。
【解決手段】半導体記憶装置は、複数のメモリセルを含み、読出動作または書込動作で同時に駆動される第１および第２サブアレイを含むメモリセルアレイを備える。複数の第１配線は、メモリセルアレイにおいて第1方向に配列された複数のメモリセルを物理行とし、複数の物理行のそれぞれに対応してメモリセルに接続されている。複数の第２配線はメモリセルアレイにおいて第1方向に交差する第２方向に配列された複数のメモリセルに接続されている。デコーダは、複数の物理行のそれぞれに対応する論理行アドレスに基づいて複数の第１配線から選択配線を選択し、読出し電圧または書き込み電圧を選択配線に印加する。センスアンプは複数の第２配線からのデータを検出する。複数の物理行のうち或る物理行に隣接する物理行に対応する論理行アドレスは、第１サブアレイと第２サブアレイとの間で異なる。
【選択図】図３

【特許請求の範囲】

【請求項1】

複数のメモリセルを含み、読出し動作または書込み動作において同時に駆動される第１および第２サブアレイを含むメモリセルアレイと、
前記メモリセルアレイにおいて第1方向に配列された複数の前記メモリセルを物理行とし、複数の前記物理行のそれぞれに対応して前記メモリセルに接続された複数の第１配線と、
前記メモリセルアレイにおいて前記第1方向に交差する第２方向に配列された複数の前記メモリセルに接続された複数の第２配線と、
前記複数の物理行のそれぞれに対応する論理行アドレスに基づいて前記複数の第１配線から選択配線を選択し、読出し電圧または書き込み電圧を前記選択配線に印加するデコーダと、
前記複数の第２配線からのデータを検出するセンスアンプとを備え、
前記複数の物理行のうち或る物理行に隣接する物理行に対応する論理行アドレスは、前記第１サブアレイと前記第２サブアレイとの間で異なる、半導体記憶装置。

【請求項2】

前記デコーダは、前記論理行アドレスに基づいて、前記第１および第２サブアレイのそれぞれに設定された前記物理行に対応する前記第１配線を選択する、請求項１に記載の半導体記憶装置。

【請求項3】

前記デコーダは、前記第１および第２サブアレイのそれぞれに設けられ、同一の前記論理行アドレスに対して互いに異なる前記物理行を選択する物理行アドレスを出力する第１および第２選択回路を備える、請求項１または請求項２に記載の半導体記憶装置。

【請求項4】

前記デコーダは、
前記第１および第２サブアレイに共通に設けられ、同一の前記論理行アドレスに対して或る物理行を選択する物理行アドレスを出力する選択回路と、
前記選択回路の出力と前記第１および第２サブアレイの前記複数の第１配線との間を接続し、前記物理行アドレスのビットを前記第１サブアレイと前記第２サブアレイとの間で異なる前記物理行に対応する前記第１配線に入力する接続部とをさらに備える、請求項１または請求項２に記載の半導体記憶装置。

【請求項5】

前記デコーダと前記第１および第２サブアレイとの間に設けられ、前記論理行アドレスに従って前記第１配線に電圧を印加するドライバをさらに備える、請求項４に記載の半導体記憶装置。

【請求項6】

前記接続部は、前記選択回路の出力と前記ドライバの入力との間を接続するコンタクトである、請求項５に記載の半導体記憶装置。

【請求項7】

前記第１および第２サブアレイは、読出し動作または書込み動作において同時に駆動される前記複数の第１配線に対応している、請求項１に記載の半導体記憶装置。

【請求項8】

前記メモリセルアレイは、ＤＲＡＭ（Dynamic Random Access Memory）である、請求項１または請求項２に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体記憶装置に関する。

【背景技術】

【0002】

ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置において、メモリセルアレイからデータを読み出しあるいは書き込むときに、互いに隣接するワード線間の干渉により、選択ワード線に隣接するワード線に接続されたメモリセルがディスターブを受ける場合がある。このようなディスターブにより多くのメモリセルのデータがエラーになると、ＥＣＣ（Error Correction Code）によるデータ訂正が困難になるという問題があった。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許公開第２０２２／０１９７７４０号公報

【特許文献2】米国特許第１０９５０２９２号明細書

【特許文献3】米国特許公開第２０２２／０１８９５３２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ワード線間の干渉によりデータがエラーになっても、エラー訂正の可能性を高めることができる半導体記憶装置を提供する。

【課題を解決するための手段】

【0005】

本実施形態による半導体記憶装置は、複数のメモリセルを含み、読出し動作または書込み動作において同時に駆動される第１および第２サブアレイを含むメモリセルアレイを備える。複数の第１配線は、メモリセルアレイにおいて第1方向に配列された複数のメモリセルを物理行とし、複数の物理行のそれぞれに対応してメモリセルに接続されている。複数の第２配線は、メモリセルアレイにおいて第1方向に交差する第２方向に配列された複数のメモリセルに接続されている。デコーダは、複数の物理行のそれぞれに対応する論理行アドレスに基づいて複数の第１配線から選択配線を選択し、読出し電圧または書き込み電圧を選択配線に印加する。センスアンプは、複数の第２配線からのデータを検出する。複数の物理行のうち或る物理行に隣接する物理行に対応する論理行アドレスは、第１サブアレイと第２サブアレイとの間で異なる。

【図面の簡単な説明】

【0006】

【図1】第１実施形態による半導体記憶装置の構成例を示す図。

【図2】比較例によるサブアレイの物理行アドレスと論理行アドレスとの対応関係を示す概念図。

【図3】第１実施形態によるサブアレイの物理行アドレスと論理行アドレスとの対応関係を示す概念図。

【図4】第１実施形態によるサブアレイの物理行アドレスと論理行アドレスとの対応関係を示す概念図。

【図5】第２実施形態による半導体記憶装置のワード線の駆動部分の構成例を示すブロック図。

【図6】マルチプレクサのそれぞれの入力信号と出力信号の論理を示す図。

【図7】マルチプレクサのそれぞれの入力信号と出力信号の論理を示す図。

【図8】マルチプレクサのそれぞれの入力信号と出力信号の真理値表の一例。

【図9】マルチプレクサを用いたロウデコーダおよびワード線ドライバの構成例を示す図。

【図10】第３実施形態によるマルチプレクサを用いたロウデコーダおよびワード線ドライバの構成例を示す図。

【図11】第４実施形態によるサブアレイの構成を示すブロック図。

【図12】第４実施形態によるサブアレイのワード線と論理行アドレスとの対応関係を示す表。

【発明を実施するための形態】

【0007】

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものである。明細書と図面において、同一の要素には同一の符号を付す。

【0008】

（第１実施形態）
図１は、第１実施形態による半導体記憶装置１の構成例を示す図である。本実施形態の半導体記憶装置１は、例えば、メモリセルＭＣが二次元的（平面的）あるいは三次元的（立体的）に配列されたメモリセルアレイＭＣＡを備えたＤＲＡＭである。本実施形態では、二次元的なメモリセルアレイＭＣＡについて説明する。メモリセルＭＣは、１ビットデータまたはマルチビットデータを格納するメモリセルとして用いられる。

【0009】

複数のメモリセルＭＣは、例えば、Ｘ－Ｙ面内において平面的に行列状に配列されており、二次元のメモリセルアレイＭＣＡを構成している。

【0010】

本実施形態による半導体記憶装置１は、メモリセルアレイＭＣＡと、複数のワード線ＷＬと、複数のビット線ＢＬと、ロウデコーダＲＤと、ワード線ドライバＷＤと、センスアンプ回路ＳＡと、コントローラＣＴＬとを備えている。半導体記憶装置１は、１つの半導体チップとして構成されている。

【0011】

複数のワード線ＷＬは、メモリセルアレイＭＣＡにおいて、Ｘ方向に延伸しており、Ｘ方向に配列された複数のメモリセルＭＣに接続されている。メモリセルアレイＭＣＡ内において、複数のワード線ＷＬは、Ｙ方向に配列されている。複数のワード線ＷＬの一端は、ワード線ドライバＷＤまたはロウデコーダＲＤに接続されている。

【0012】

複数のビット線ＢＬは、メモリセルアレイＭＣＡにおいて、Ｙ方向に延伸しており、Ｙ方向に配列された複数のメモリセルＭＣに接続されている。メモリセルアレイＭＣＡ内において、複数のビット線ＢＬは、Ｘ方向に配列されている。複数のビット線ＢＬの一端は、センスアンプ回路ＳＡに接続されている。

【0013】

ロウデコーダＲＤは、外部からのロウアドレスに従って、複数のワード線ＷＬから１つのワード線ＷＬを選択する。ワード線ドライバＷＤは、その選択ワード線ＷＬに書込み電圧または読出し電圧を印加する。

【0014】

センスアンプＳＡは、読出し動作において、選択ワード線ＷＬに接続された選択メモリセルＭＣに記憶されたデータを、ビット線ＢＬを介して検出する。あるいは、センスアンプＳＡは、書込み動作において、選択ワード線ＷＬに接続された選択メモリセルＭＣに書込み電圧を印加してデータを書き込む。

【0015】

コントローラＣＴＬは、ワード線ドライバＷＤ、ロウデコーダＲＤおよびセンスアンプＳＡ等を制御し、メモリセルアレイＭＣＡへデータを書き込み、あるいは、メモリセルアレイＭＣＡからデータを読み出す。

【0016】

メモリセルＭＣは、セルトランジスタＴｃと、セルキャパシタＣｃとを含む。セルトランジスタＴｃのゲートは、いずれかのワード線ＷＬに接続されている。セルトランジスタＴｃのソースおよびドレインの一方は、ビット線ＢＬに接続され、他方はセルキャパシタＣｃの一端に接続されている。セルキャパシタＣｃは、セルトランジスタＴｃのソースおよびドレインの他方と基準電圧源（例えば、グランド）との間に接続されている。

【0017】

メモリセルＭＣは、セルトランジスタＴｃを介してセルキャパシタＣｃに電荷を蓄積し、あるいは、セルキャパシタＣｃから電荷を放出することによって、論理データを記憶することができる。

【0018】

このような半導体記憶装置１において、メモリセルアレイＭＣＡは、読出し動作または書込み動作において同時に駆動される複数のサブアレイを含む。１組のワード線ＷＬが複数のサブアレイに設けられており、読出し動作または書込み動作において同時に駆動される。複数のサブアレイから読み出されるデータは、ページを構成する。ページは、データの読出しまたは書込みの単位である。

【0019】

ロウデコーダＲＤは、１組のワード線ＷＬのうちロウアドレスに基づいてワード線ＷＬを選択する。ワード線ドライバＷＤは、選択ワード線ＷＬに読出し電圧または書込み電圧を印加する。このように、選択ワード線ＷＬに読出し電圧または書込み電圧が印加されると、選択ワード線ＷＬに隣接する非選択ワード線ＷＬに接続されるメモリセルＭＣが近接効果によって電気的に影響を受ける。同一ワード線ＷＬが繰り返し選択されると、そのワード線ＷＬに隣接するワード線ＷＬに接続されたメモリセルＭＣのデータは、繰り返しディスターブを受け劣化する。その結果、そのメモリセルＭＣのデータは、論理が反転する場合もある。

【0020】

このような場合、コントローラＣＴＬが、ＥＣＣによるエラー訂正を用いて、エラービットを訂正することが考えられる。しかし、ＥＣＣで訂正可能なビット数には、限度があり、エラービット数が多い場合には、ＥＣＣでは訂正することができない。

【0021】

例えば、図２は、比較例によるサブアレイＳｕｂ１、Ｓｕｂ２の物理行アドレスと論理行アドレスとの対応関係を示す概念図である。この比較例では、複数のサブアレイＳｕｂ１、Ｓｕｂ２において各物理行に共通の論理行アドレスが設定されている。従って、或る物理行に隣接した物理行の論理行アドレスは、サブアレイＳｕｂ１とサブアレイＳｕｂ２とにおいて同じである。物理行は、メモリセルアレイＭＣＡにおいてワード線ＷＬに沿ってＸ方向に配列された複数のメモリセルＭＣの行である。物理行アドレスは、各物理行に対して固有のアドレスである。ワード線ＷＬは、物理行のそれぞれに対応して、メモリセルＭＣに接続されている。よって、ワード線ＷＬは物理行アドレスにもそれぞれ対応している。

【0022】

サブアレイＳｕｂ１、Ｓｕｂ２の各物理行アドレスＰＡＤＤ０～ＰＡＤＤ７は、図２の上端の物理行から順番に付されている。物理行アドレスＰＡＤＤ０～ＰＡＤＤ７は、サブアレイＳｕｂ１、Ｓｕｂ２において物理行に付された固定の物理アドレスである。

【0023】

論理行アドレスＬＡＤＤ０～ＬＡＤＤ７は、サブアレイＳｕｂ１、Ｓｕｂ２において、それぞれ物理行アドレスＰＡＤＤ０～ＰＡＤＤ７に対して任意に設定されている。論理行アドレスＬＡＤＤ０～ＬＡＤＤ７は、物理行アドレスＰＡＤＤ０～ＰＡＤＤ７に対して、任意に設定可能なアドレスである。物理行アドレスＰＡＤＤ０～ＰＡＤＤ７は物理行に対して変更できないが、論理行アドレスＬＡＤＤ０～ＬＡＤＤ７は、物理行または物理行アドレスＰＡＤＤ０～ＰＡＤＤ７に対して相対的に変更することができる。即ち、論理行アドレスＬＡＤＤ０～ＬＡＤＤ７と物理行アドレスＰＡＤＤ０～ＰＡＤＤ７との対応関係は変更することができる。

【0024】

読出し動作および書込み動作では、ロウデコーダＲＤは、外部からの論理行アドレスＬＡＤＤｋ（ｋ＝０～７のいずれか）に基づいて、それに対応する物理行アドレスＰＡＤＤｍ（ｍ＝０～７のいずれか）の選択ワード線ＷＬｓｅｌを選択する。これにより、選択ワード線ＷＬｓｅｌに接続された選択メモリセルＭＣｓｅｌからデータを読出し、あるいは、選択メモリセルＭＣｓｅｌへデータを書き込むことができる。

【0025】

比較例では、サブアレイＳｕｂ１における物理行アドレスＰＡＤＤｍに対する論理行アドレスＬＡＤＤｋの対応関係は、サブアレイＳｕｂ２における物理行アドレスＰＡＤＤｍに対する論理行アドレスＬＡＤＤｋの対応関係と同じである。複数のサブアレイＳｕｂ１、Ｓｕｂ２において、物理行アドレスＰＡＤＤｍに対する論理行アドレスＬＡＤＤｋの対応関係は共通に設定されている。即ち、サブアレイＳｕｂ１において物理行アドレスＰＡＤＤｍに対して論理行アドレスＬＡＤＤｋが設定されている場合、サブアレイＳｕｂ２においても物理行アドレスＰＡＤＤｍに対して同じ論理行アドレスＬＡＤＤｋが設定されている。特に、図２の例では、サブアレイＳｕｂ１、Ｓｕｂ２において、ｋ＝ｍとなっている。

【0026】

例えば、読出し動作または書込み動作において、論理行アドレスＬＡＤＤ２が選択された場合、論理行アドレスＬＡＤＤ２に対応する物理行アドレスＰＡＤＤ２のワード線ＷＬが選択ワード線ＷＬｓｅｌになる。この物理行アドレスＰＡＤＤ２に隣接する２つの物理行アドレスＰＡＤＤ１、ＰＡＤＤ３のワード線ＷＬａｄに接続されたメモリセルＭＣａｄが近接効果によって電気的に影響を受ける。

【0027】

論理行アドレスＬＡＤＤ２が繰り返し選択されると、それに隣接する２つのワード線ＷＬａｄに接続された複数のメモリセルＭＣａｄは、繰り返しディスターブを受ける。さらに、複数のメモリセルＭＣａｄの中には、データが反転したメモリセルＭＣｆｌ（エラービット）が発生することがある。このようなエラービットは、ＥＣＣによるエラー訂正を用いて或る程度訂正することが可能である。しかし、エラービット数が多い場合には、ＥＣＣでは訂正することができない。

【0028】

例えば、図２に示すように、サブアレイＳｕｂ１、Ｓｕｂ２において、２つの隣接ワード線ＷＬａｄについて、４つずつのメモリセルＭＣｆｌのデータが近接効果により反転し、エラービットになったものとする。この場合、次の読出し動作において、論理行アドレスＬＡＤＤ１またはＬＡＤＤ３が選択された場合、サブアレイＳｕｂ１、Ｓｕｂ２において、物理行アドレスＰＡＤＤ２に隣接する物理行アドレスＰＡＤＤ１またはＰＡＤＤ３が選択される。よって、論理行アドレスＬＡＤＤ１またはＬＡＤＤ３のいずれも、４つのエラービットが含まれることになる。このため、読出しデータをＥＣＣによりエラー訂正することができない場合がある。

【0029】

これに対し、本実施形態では、物理行アドレスＰＡＤＤｍに対する論理行アドレスＬＡＤＤｋの設定は、サブアレイＳｕｂ１、Ｓｕｂ２ごとに相違させている。例えば、或る物理行に隣接した物理行の論理行アドレスは、サブアレイＳｕｂ１、Ｓｕｂ２ごとに相違している。

【0030】

図３および図４は、第１実施形態によるサブアレイＳｕｂ１、Ｓｕｂ２の物理行アドレスと論理行アドレスとの対応関係を示す概念図である。本実施形態では、或る物理行に隣接した物理行に対応する論理行アドレスＬＡＤＤ０～ＬＡＤＤ７は、サブアレイＳｕｂ１とサブアレイＳｕｂ２とにおいて互いに異なる。

【0031】

サブアレイＳｕｂ１、Ｓｕｂ２の各物理行アドレスＰＡＤＤ０～ＰＡＤＤ７は、図３の上端の物理行から順番に付されている。サブアレイＳｕｂ１において、物理行アドレスＰＡＤＤ０～ＰＡＤＤ７に対応する論理行アドレスは、それぞれＬＡＤＤ０～ＬＡＤＤ７に設定されている。

【0032】

一方、サブアレイＳｕｂ２において、物理行アドレスＰＡＤＤ０～ＰＡＤＤ７に対応する論理行アドレスは、それぞれＬＡＤＤ０、ＬＡＤＤ５、ＬＡＤＤ２、ＬＡＤＤ７、ＬＡＤＤ４、ＬＡＤＤ１、ＬＡＤＤ６、ＬＡＤＤ３に設定されている。このように、或る物理行に隣接した物理行の論理行アドレスＬＡＤＤ０～ＬＡＤＤ７は、サブアレイＳｕｂ１とサブアレイＳｕｂ２とにおいて相違している。例えば、サブアレイＳｕｂ１において、物理行アドレスＰＡＤＤ２に隣接した物理行アドレスＰＡＤＤ１、ＰＡＤＤ３に対応する論理行アドレスは、ＬＡＤＤ１およびＬＡＤＤ３である。一方、サブアレイＳｕｂ２において、物理行アドレスＰＡＤＤ２に隣接した物理行アドレスＰＡＤＤ１、ＰＡＤＤ３に対応する論理行アドレスは、ＬＡＤＤ５およびＬＡＤＤ７である。他の物理行アドレスについても、隣接した物理行アドレスに対応する論理行アドレスは、サブアレイＳｕｂ１、Ｓｕｂ２ごとに異なっている。

【0033】

例えば、読出し動作または書込み動作において、論理行アドレスＬＡＤＤ２が選択された場合、論理行アドレスＬＡＤＤ２に対応する物理行アドレスＰＡＤＤ２のワード線ＷＬが選択ワード線ＷＬｓｅｌになる。この物理行アドレスＰＡＤＤ２に隣接する２つの物理行アドレスＰＡＤＤ１、ＰＡＤＤ３のワード線ＷＬａｄに接続されたメモリセルＭＣａｄが近接効果によって電気的に影響を受ける。

【0034】

論理行アドレスＬＡＤＤ２が繰り返し選択されると、それに隣接する２つのワード線ＷＬａｄに接続された複数のメモリセルＭＣａｄは、繰り返しディスターブを受ける。さらに、複数のメモリセルＭＣａｄの中には、データが反転したメモリセルＭＣｆｌ（エラービット）が発生することがある。

【0035】

しかし、本実施形態では、選択された物理行アドレスＰＡＤＤ２に隣接した物理行アドレスＰＡＤＤ１、ＰＡＤＤ３に対応する論理行アドレスは、サブアレイＳｕｂ１とサブアレイＳｕｂ２とにおいて相違している。サブアレイＳｕｂ１においては、物理行アドレスＰＡＤＤ１、ＰＡＤＤ３に対応する論理行アドレスは、ＬＡＤＤ１、ＬＡＤＤ３である。サブアレイＳｕｂ２においては、物理行アドレスＰＡＤＤ１、ＰＡＤＤ３に対応する論理行アドレスは、ＬＡＤＤ５およびＬＡＤＤ７である。

【0036】

例えば、図３に示すように、サブアレイＳｕｂ１、Ｓｕｂ２において、２つの隣接ワード線ＷＬａｄについて、４つずつのメモリセルＭＣｆｌのデータが近接効果により反転し、エラービットになったものとする。

【0037】

図４に示すように、次の読出し動作において、論理行アドレスＬＡＤＤ１が選択された場合、サブアレイＳｕｂ１では、物理行アドレスＰＡＤＤ１に対応するワード線ＷＬが選択ワード線となる。サブアレイＳｕｂ２では、物理行アドレスＰＡＤＤ５に対応するワード線ＷＬが選択ワード線となる。物理行アドレスＰＡＤＤ５にエラービットがない場合、物理行アドレスＰＡＤＤ１に含まれる２つのエラービットのみが読出しデータには含まれることになる。この場合、ＥＣＣによるエラー訂正が成功する可能性が高くなる。これは、或る物理行に隣接した物理行に対応する論理行アドレスがサブアレイＳｕｂ１、Ｓｕｂ２ごとに相違しているため、論理行アドレスの観点において、エラービットがサブアレイＳｕｂ１、Ｓｕｂ２ごとに分散されるからである。

【0038】

このように、本実施形態によれば、或る物理行に隣接した物理行に対応する論理行アドレスをサブアレイごとに相違させる。これにより、隣接するワード線間の干渉によりメモリセルのデータがエラーになっても、エラー訂正の可能性を高めることができる。なお、論理行アドレスは、全てのサブアレイについてサブアレイごとに異なっていてもよいが、一部の複数のサブアレイについてのみ異なっていてもよい。即ち、論理行アドレスは、全サブアレイのうち一部の複数のサブアレイの間で異なっており、他の残りのサブアレイにおいて共通であってもよい。

【0039】

（第２実施形態）
図５は、第２実施形態による半導体記憶装置１のワード線ＷＬの駆動部分の構成例を示すブロック図である。半導体記憶装置１は、インタフェース回路ＩＯと、ロウデコーダＲＤと、メインワード線デコーダＭＤと、ワード線ドライバＷＤと、メモリセルアレイＭＣＡとを備えている。

【0040】

インタフェース回路ＩＯは、ロウアドレスＲＡを外部から受け取り、メインワード線デコーダＭＤおよびロウデコーダＲＤへ転送する。

【0041】

メインワード線デコーダＭＤは、ロウアドレスＲＡに基づいて、書き込み動作または読出し動作で同時に駆動される複数のサブアレイを選択する。書き込み動作または読出し動作で同時に駆動される複数のサブアレイに対応する１組の複数のワード線ＷＬは、１本のメインワード線ＭＷＬに共通に接続されている。メインワード線デコーダＭＤは、複数のメインワード線ＭＷＬから１本のメインワード線ＭＷＬを選択的に駆動する。これにより、同時に駆動すべき１組のワード線ＷＬおよびそれに対応する複数のサブアレイが選択される。メインワード線デコーダＭＤはバッファＢＵＦを介してワード線ドライバＷＤに接続される。ワード線ドライバＷＤは、メインワード線デコーダＭＤの出力に従って、メモリセルアレイＭＣＡのメインワード線ＭＷＬに電圧を印加する。

【0042】

ロウデコーダＲＤは、メインワード線デコーダＭＤで選択された１組のワード線ＷＬのうちから、ロウアドレスＲＡの論理行アドレスＬＡＤＤｋに基づいて１本のワード線ＷＬを選択する。即ち、ロウデコーダＲＤは、論理行アドレスＬＡＤＤｋに基づいて、サブアレイＳｕｂ１、Ｓｕｂ２ごとに設定された物理行に対応するワード線ＷＬを選択する。このような機能を実現するために、ロウデコーダＲＤは、複数のマルチプレクサＭＵＸ１、ＭＵＸ２を含む。ロウデコーダＲＤは、３つ以上のマルチプレクサを含んでもよい。

【0043】

マルチプレクサＭＵＸ１、ＭＵＸ２は、サブアレイＳｕｂ１、Ｓｕｂ２ごとに設けられており、同一の論理行アドレスＬＡＤＤｋに対して互いに異なる物理行アドレスＰＡＤＤｍを選択する。マルチプレクサＭＵＸ１の出力電圧は、バッファＢＵＦおよびワード線ドライバＷＤを介してサブアレイＳｕｂ１の複数のワード線ＷＬに印加される。ワード線ドライバＷＤは、マルチプレクサＭＵＸ１の出力に従って、サブアレイＳｕｂ１の複数のワード線ＷＬに電圧を印加する。また、マルチプレクサＭＵＸ２の出力電圧は、バッファＢＵＦおよびワード線ドライバＷＤを介して各サブアレイＳｕｂ２の複数のワード線ＷＬに印加される。ワード線ドライバＷＤは、マルチプレクサＭＵＸ２の出力に従って、サブアレイＳｕｂ２の複数のワード線ＷＬに電圧を印加する。

【0044】

図６および図７は、マルチプレクサＭＵＸ１、ＭＵＸ２のそれぞれの入力信号Ｓｉｎと出力信号Ｓｏｕｔの論理を示す図である。図８は、マルチプレクサＭＵＸ１、ＭＵＸ２のそれぞれの入力信号Ｓｉｎと出力信号Ｓｏｕｔの真理値表の一例である。便宜的に、図６～図８では、マルチプレクサＭＵＸ１、ＭＵＸ２は、それぞれ入力信号Ｓｉｎに対して４ビットの出力信号を出力している。しかし、マルチプレクサＭＵＸ１、ＭＵＸ２は、それぞれ入力信号Ｓｉｎに対して３ビット以下、あるいは、５ビット以上の出力信号を出力してもよい。

【0045】

図６および図７に示すマルチプレクサＭＵＸ１、ＭＵＸ２は、同一の論理行アドレスＬＡＤＤｋを入力信号Ｓｉｎとして入力する。このとき、マルチプレクサＭＵＸ１は、４ビットの出力信号（ＷＮ１、ＷＮ２、ＷＮ３、ＷＮ４）を出力する。マルチプレクサＭＵＸ１からの４ビットの出力信号（ＷＮ１、ＷＮ２、ＷＮ３、ＷＮ４）は、サブアレイＳｕｂ１の４本のワード線ＷＬにそれぞれ出力される。マルチプレクサＭＵＸ２は、４ビットの出力信号（ＷＮ３、ＷＮ４、ＷＮ１、ＷＮ２）を出力する。マルチプレクサＭＵＸ２からの４ビットの出力信号（ＷＮ３、ＷＮ４、ＷＮ１、ＷＮ２）は、サブアレイＳｕｂ２の４本のワード線ＷＬにそれぞれ出力される。

【0046】

例えば、図８に示すように、入力信号Ｓｉｎ（論理行アドレス）が２ビットデータであり、出力信号Ｓｏｕｔが４ビットデータとして出力するものとする。入力信号が００のとき、ＭＵＸ１の出力信号の各ビットＷＮ１、ＷＮ２、ＷＮ３およびＷＮ４は、それぞれ０、０、０および１である。即ち、マルチプレクサＭＵＸ１の出力信号Ｓｏｕｔ（ＷＮ１、ＷＮ２、ＷＮ３、ＷＮ４）は、（０００１）であり、この場合、出力信号のビットＷＮ４に対応するワード線ＷＬが選択ワード線ＷＬｓｅｌとして駆動される。一方、マルチプレクサＭＵＸ２の出力信号Ｓｏｕｔ（ＷＮ３、ＷＮ４、ＷＮ１、ＷＮ２）は、（０１００）であり、出力信号のビットＷＮ４に対応するワード線ＷＬが選択ワード線ＷＬｓｅｌとして駆動される。したがって、サブアレイＳｕｂ１では、４番目のワード線ＷＬが選択ワード線ＷＬｓｅｌとなり、サブアレイＳｕｂ２では、２番目のワード線ＷＬが選択ワード線ＷＬｓｅｌとなる。

【0047】

入力信号が０１のとき、マルチプレクサＭＵＸ１の出力信号の各ビットＷＮ１、ＷＮ２、ＷＮ３およびＷＮ４は、それぞれ０、０、１および０である。即ち、マルチプレクサＭＵＸ１の出力信号Ｓｏｕｔ（ＷＮ１、ＷＮ２、ＷＮ３、ＷＮ４）は、（００１０）であり、この場合、出力信号のビットＷＮ３に対応するワード線ＷＬが選択ワード線ＷＬｓｅｌとして駆動される。一方、マルチプレクサＭＵＸ２の出力信号Ｓｏｕｔ（ＷＮ３、ＷＮ４、ＷＮ１、ＷＮ２）は、（１０００）であり、出力信号のビットＷＮ１に対応するワード線ＷＬが選択ワード線ＷＬｓｅｌとして駆動される。したがって、サブアレイＳｕｂ１では、３番目のワード線ＷＬが選択ワード線ＷＬｓｅｌとなり、サブアレイＳｕｂ２では、１番目のワード線ＷＬが選択ワード線ＷＬｓｅｌとなる。

【0048】

入力信号が１０のとき、マルチプレクサＭＵＸ１の出力信号の各ビットＷＮ１、ＷＮ２、ＷＮ３およびＷＮ４は、それぞれ０、１、０および０である。即ち、マルチプレクサＭＵＸ１の出力信号Ｓｏｕｔ（ＷＮ１、ＷＮ２、ＷＮ３、ＷＮ４）は、（０１００）であり、この場合、出力信号のビットＷＮ２に対応するワード線ＷＬが選択ワード線ＷＬｓｅｌとして駆動される。一方、マルチプレクサＭＵＸ２の出力信号Ｓｏｕｔ（ＷＮ３、ＷＮ４、ＷＮ１、ＷＮ２）は、（０００１）であり、出力信号のビットＷＮ４に対応するワード線ＷＬが選択ワード線ＷＬｓｅｌとして駆動される。したがって、サブアレイＳｕｂ１では、２番目のワード線ＷＬが選択ワード線ＷＬｓｅｌとなり、サブアレイＳｕｂ２では、４番目のワード線ＷＬが選択ワード線ＷＬｓｅｌとなる。

【0049】

入力信号が１１のとき、マルチプレクサＭＵＸ１の出力信号の各ビットＷＮ１、ＷＮ２、ＷＮ３およびＷＮ４は、それぞれ１、０、０および０である。即ち、マルチプレクサＭＵＸ１の出力信号Ｓｏｕｔ（ＷＮ１、ＷＮ２、ＷＮ３、ＷＮ４）は、（１０００）であり、この場合、出力信号のビットＷＮ１に対応するワード線ＷＬが選択ワード線ＷＬｓｅｌとして駆動される。一方、マルチプレクサＭＵＸ２の出力信号Ｓｏｕｔ（ＷＮ３、ＷＮ４、ＷＮ１、ＷＮ２）は、（００１０）であり、出力信号のビットＷＮ３に対応するワード線ＷＬが選択ワード線ＷＬｓｅｌとして駆動される。したがって、サブアレイＳｕｂ１では、１番目のワード線ＷＬが選択ワード線ＷＬｓｅｌとなり、サブアレイＳｕｂ２では、３番目のワード線ＷＬが選択ワード線ＷＬｓｅｌとなる。

【0050】

このように、本実施形態では、同一の論理行アドレスによって選択されるワード線ＷＬは、サブアレイごとに相違する。尚、第１実施形態のように、図４に示す論理行アドレスＬＡＤＤ０～ＬＡＤＤ７を出力信号として出力するためには、入力信号Ｓｉｎを３ビットデータとし、出力信号Ｓｏｕｔを８ビットの出力信号とすればよい。

【0051】

図９は、マルチプレクサＭＵＸ１、ＭＵＸ２を用いたロウデコーダＲＤおよびワード線ドライバＷＤの構成例を示す図である。マルチプレクサＭＵＸ１、ＭＵＸ２は、サブアレイＳｕｂ１、Ｓｕｂ２のそれぞれに対応して設けられている。マルチプレクサＭＵＸ１、ＭＵＸ２は、図６および図７に示すように入力信号Ｓｉｎに対して出力信号ＷＮ１～ＷＮ４を出力する。出力信号ＷＰ１～ＷＰ４は、それぞれ出力信号ＷＮ１～ＷＮ４の反転信号である。インバータＩＮＶは、マルチプレクサＭＵＸ１、ＭＵＸ２の出力信号ＷＮ１～ＷＮ４を反転させて出力信号ＷＰ１～ＷＰ４を出力する。

【0052】

ワード線ドライバＷＤは、メインワード線の選択信号ｂＭＷＬを受けて、読出し動作または書込み動作において同時に駆動される（１ページに対応する）複数のサブアレイＳｕｂ１、Ｓｕｂ２を選択する。選択信号ｂＭＷＬは、論理ロウのときに選択状態となるロウアクティブの信号である。ワード線ドライバＷＤは、出力信号ＷＮ１～ＷＮ４、ＷＰ１～ＷＰ２に応じてサブアレイＳｕｂ１、Ｓｕｂ２のそれぞれのワード線ＷＬ１～ＷＬ４に読出し電圧または書込み電圧を印加する。

【0053】

ワード線ドライバＷＤは、サブアレイＳｕｂ１、Ｓｕｂ２の各ワード線ＷＬ１～ＷＬ４に対応して設けられたスイッチ回路ＳＷを備える。スイッチ回路ＳＷは、ｐ型トランジスタＴＰ１およびｎ型トランジスタＴＮ１、ＴＮ２を備えている。尚、スイッチ回路ＳＷは、各ワード線ＷＬ１～ＷＬ４のそれぞれに対応して同じ構成を有する。従って、１つのスイッチ回路ＳＷの構成を説明し、その他のスイッチ回路ＳＷの説明は省略する。

【0054】

トランジスタＴＰ１は、出力信号ＷＮ１～ＷＮ４のいずれかの信号線とワード線ＷＬ１～ＷＬ４のいずれかとの間に接続されている。トランジスタＴＰ１のゲートは、メインワード線に接続され選択信号ｂＭＷＬを受ける。

【0055】

トランジスタＴＮ１、ＴＮ２は、ワード線ＷＬ１～ＷＬ４のいずれかと接地電圧源との間に並列に接続されている。トランジスタＴＮ１のゲートは、トランジスタＴＰ１のゲートと共通にメインワード線に接続され選択信号ｂＭＷＬを受ける。トランジスタＴＮ２のゲートは、出力信号ＷＰ１～ＷＰ４のいずれかの信号線に接続されている。

【0056】

例えば、選択信号ｂＭＷＬが論理ハイのとき、サブアレイＳｕｂ１、Ｓｕｂ２は非選択状態である。このとき、スイッチ回路ＳＷのトランジスタＴＰ１は非導通状態であり、トランジスタＴＮ１が導通状態である。これにより、出力信号ＷＮ１～ＷＮ４の状態に関わらず、サブアレイＳｕｂ１、Ｓｕｂ２の全てのワード線ＷＬ１～ＷＬ４は、トランジスタＴＮ１を介して接地電圧に維持される。

【0057】

一方、選択信号ｂＭＷＬが論理ロウのとき、サブアレイＳｕｂ１、Ｓｕｂ２は選択状態となる。このとき、スイッチ回路ＳＷのトランジスタＴＰ１は導通状態となり、トランジスタＴＮ１が非導通状態になる。これにより、サブアレイＳｕｂ１、Ｓｕｂ２のワード線ＷＬ１～ＷＬ４は、トランジスタＴＮ１においては接地電圧から切断される。また、出力信号ＷＮ１～ＷＮ４の信号線がそれぞれトランジスタＴＰ１を介してサブアレイＳｕｂ１、Ｓｕｂ２のワード線ＷＬ１～ＷＬ４に接続される。このとき、スイッチ回路ＳＷは、出力信号ＷＮ１～ＷＮ４、ＷＰ１～ＷＰ４ｂの論理によって、ハイレベル電圧またはロウレベル電圧をワード線ＷＬへ印加する。

【0058】

サブアレイＳｕｂ１、Ｓｕｂ２が選択状態である場合に、例えば、入力信号が００になると、図８に示すように、出力信号ＷＮ１、ＷＮ２、ＷＮ３およびＷＮ４は、それぞれ０、０、０および１である。この場合、サブアレイＳｕｂ１では、ワード線ＷＬ４が選択ワード線ＷＬｓｅｌとしてハイレベル電圧になり、サブアレイＳｕｂ２では、ワード線ＷＬ２が選択ワード線ＷＬｓｅｌとしてハイレベル電圧となる。それ以外のワード線は、ロウレベル電圧に維持される。

【0059】

入力信号が０１のとき、出力信号の各ビットＷＮ１、ＷＮ２、ＷＮ３およびＷＮ４は、それぞれ０、０、１および０である。この場合、サブアレイＳｕｂ１では、ワード線ＷＬ３が選択ワード線ＷＬｓｅｌとしてハイレベル電圧となり、サブアレイＳｕｂ２では、ワード線ＷＬ１が選択ワード線ＷＬｓｅｌとしてハイレベル電圧となる。それ以外のワード線は、ロウレベル電圧に維持される。

【0060】

入力信号が１０のとき、出力信号の各ビットＷＮ１、ＷＮ２、ＷＮ３およびＷＮ４は、それぞれ０、１、０および０である。この場合、サブアレイＳｕｂ１では、ワード線ＷＬ２が選択ワード線ＷＬｓｅｌとしてハイレベル電圧となり、サブアレイＳｕｂ２では、ワード線ＷＬ４が選択ワード線ＷＬｓｅｌとしてハイレベル電圧となる。それ以外のワード線は、ロウレベル電圧に維持される。

【0061】

入力信号が１１のとき、出力信号の各ビットＷＮ１、ＷＮ２、ＷＮ３およびＷＮ４は、それぞれ１、０、０および０である。この場合、サブアレイＳｕｂ１では、ワード線ＷＬ１が選択ワード線ＷＬｓｅｌとしてハイレベル電圧となり、サブアレイＳｕｂ２では、ワード線ＷＬ３が選択ワード線ＷＬｓｅｌとしてハイレベル電圧となる。それ以外のワード線は、ロウレベル電圧に維持される。

【0062】

このように、第２実施形態では、図６～図８のようにマルチプレクサＭＵＸ１、ＭＵＸ２の構成を互いに相違させ、入力信号Ｓｉｎに対して出力信号を相違させている。これにより、第２実施形態は、出力信号ＷＮ１～ＷＮ４、ＷＰ１～ＷＰ４の配線の配列、ワード線ドライバＷＤとロウデコーダＲＤとの間の接続関係が同じであっても、サブアレイＳｕｂ１、Ｓｕｂ２ごとに出力信号ＷＮ１～ＷＮ４、即ち、論理行アドレスを相違させることができる。その結果、隣接するワード線間の干渉によりメモリセルのデータがエラーになっても、エラー訂正の可能性を高めることができる。

【0063】

（第３実施形態）
図１０は、第３実施形態によるマルチプレクサＭＵＸ１、ＭＵＸ２を用いたロウデコーダＲＤおよびワード線ドライバＷＤの構成例を示す図である。第３実施形態では、出力信号ＷＮ１～ＷＮ４、ＷＰ１～ＷＰ４の配線が１ページに対応する複数のサブアレイＳｕｂ１、Ｓｕｂ２に対して共通化されている。これに伴い、マルチプレクサＭＵＸ１も１ページに対応する複数のサブアレイＳｕｂ１、Ｓｕｂ２に対して共通化されている。一方、第３実施形態では、ロウデコーダＲＤとワード線ドライバＷＤとの接続関係がサブアレイＳｕｂ１、Ｓｕｂ２ごとに相違している。

【0064】

例えば、サブアレイＳｕｂ１では、出力信号ＷＮ１～ＷＮ４の配線は、それぞれコンタクトＣＮ１１～ＣＮ１４を介してワード線ＷＬ１～ＷＬ４に対応したスイッチ回路ＳＷに接続されている。出力信号ＷＰ１～ＷＰ４の配線は、それぞれコンタクトＣＰ１１～ＣＰ１４を介してワード線ＷＬ１～ＷＬ４に対応したスイッチ回路ＳＷに接続されている。

【0065】

サブアレイＳｕｂ１において、コンタクトＣＮ１１～ＣＮ１４、ＣＰ１１～ＣＰ１４は、マルチプレクサＭＵＸ１の出力とサブアレイＳｕｂ１のワード線ＷＬ１～ＷＬ４との間を接続している。より詳細には、コンタクトＣＮ１１～ＣＮ１４、ＣＰ１１～ＣＰ１４は、マルチプレクサＭＵＸ１の出力とサブアレイＳｕｂ１のワード線ドライバＷＤの入力との間を接続している。

【0066】

一方、サブアレイＳｕｂ２では、出力信号ＷＮ１の配線は、コンタクトＣＮ２３を介してワード線ＷＬ３に対応したスイッチ回路ＳＷに接続されている。出力信号ＷＮ２の配線は、コンタクトＣＮ２４を介してのワード線ＷＬ４に対応したスイッチ回路ＳＷに接続されている。出力信号ＷＮ３の配線は、コンタクトＣＮ２１を介してワード線ＷＬ１に対応したスイッチ回路ＳＷに接続されている。出力信号ＷＮ４の配線は、コンタクトＣＮ２２を介してワード線ＷＬ２に対応したスイッチ回路ＳＷに接続されている。

【0067】

また、出力信号ＷＰ１の配線は、コンタクトＣＰ２３を介してワード線ＷＬ３に対応したスイッチ回路ＳＷに接続されている。出力信号ＷＰ２の配線は、コンタクトＣＰ２４を介してのワード線ＷＬ４に対応したスイッチ回路ＳＷに接続されている。出力信号ＷＰ３の配線は、コンタクトＣＰ２１を介してワード線ＷＬ１に対応したスイッチ回路ＳＷに接続されている。出力信号ＷＰ４の配線は、コンタクトＣＰ２２を介してワード線ＷＬ２に対応したスイッチ回路ＳＷに接続されている。

【0068】

サブアレイＳｕｂ２において、コンタクトＣＮ２１～ＣＮ２４、ＣＰ２１～ＣＰ２４は、マルチプレクサＭＵＸ１の出力とサブアレイＳｕｂ２のワード線ＷＬ１～ＷＬ４との間を接続している。より詳細には、コンタクトＣＮ２１～ＣＮ２４、ＣＰ２１～ＣＰ２４は、マルチプレクサＭＵＸ１の出力とサブアレイＳｕｂ２のワード線ドライバＷＤの入力との間を接続している。

【0069】

このように、コンタクトＣＮ１１～ＣＮ２４、ＣＰ１１～ＣＰ２４は、論理行アドレスのビットを、サブアレイＳｕｂ１、Ｓｕｂ２ごとに異なる物理行に対応するワード線ＷＬ１～ＷＬ４に接続する。

【0070】

尚、コンタクトＣＮ１１～ＣＮ２４、ＣＰ１１～ＣＰ２４は、ロウデコーダＲＤおよびワード線ドライバＷＤのいずれに含まれていてもよい。

【0071】

第３実施形態の他の構成は、第２実施形態の対応する構成と同じでよい。

【0072】

マルチプレクサＭＵＸ１は、図６および図８に示すように、論理行アドレスとしての入力信号Ｓｉｎに対して、物理行を選択する出力信号ＷＮ１～ＷＮ４を出力する。マルチプレクサＭＵＸ１は、サブアレイＳｕｂ１、Ｓｕｂ２において共通であるが、ワード線ＷＬ１～ＷＬ４に対するコンタクトＣＮ１１～ＣＮ２４、ＣＰ１１～ＣＰ２４の位置関係（接続関係）がサブアレイＳｕｂ１、Ｓｕｂ２ごとに相違している。即ち、ロウデコーダＲＤの出力信号ＷＮ１～ＷＮ４、ＷＰ１～ＷＰ４の配線とワード線ドライバＷＤのスイッチ回路ＳＷとの間のコンタクトＣＮ１１～ＣＮ２４、ＣＰ１１～ＣＰ２４の位置（接続）がサブアレイＳｕｂ１、Ｓｕｂ２ごとに相違している。

【0073】

これにより、出力信号ＷＮ１～ＷＮ４がサブアレイＳｕｂ１、Ｓｕｂ２ごとに異なるワード線ＷＬ１～ＷＬ４へ伝達される。即ち、第３実施形態でも、サブアレイＳｕｂ１、Ｓｕｂ２ごとに論理行アドレスを相違させることができる。

【0074】

また、第３実施形態では、マルチプレクサＭＵＸ１が複数のサブアレイＳｕｂ１、Ｓｕｂ２に対して共通化されているので、ロウデコーダＲＤの回路規模を小さくすることができる。

【0075】

第３実施形態では、コンタクトＣＮ１１～ＣＮ２４、ＣＰ１１～ＣＰ２４の位置（接続）をサブアレイＳｕｂ１、Ｓｕｂ２ごとに相違させることによって、ロウデコーダＲＤは、論理行アドレス（出力信号ＷＮ１～ＷＮ４）をサブアレイＳｕｂ１、Ｓｕｂ２ごとに異なるワード線ＷＬ１～ＷＬ４へ伝達している。しかし、出力信号ＷＮ１～ＷＮ４の配線を電気的な絶縁を維持したまま交差させることによって、ロウデコーダＲＤは、論理行アドレス（出力信号ＷＮ１～ＷＮ４）をサブアレイＳｕｂ１、Ｓｕｂ２ごとに異なるワード線ＷＬ１～ＷＬ４へ伝達してもよい。

【0076】

（第４実施形態）
図１１は、第４実施形態によるサブアレイＳｕｂＡ～ＳｕｂＨの構成を示すブロック図である。８つのサブアレイＳｕｂＡ～ＳｕｂＨは、１ページに対応しており、読出し動作または書込み動作において同時に駆動される。

【0077】

第４実施形態において、ロウデコーダＲＤおよびワード線ドライバＷＤは、各サブアレイＳｕｂＡ～ＳｕｂＨの両側に設けられている。ロウデコーダＲＤおよびワード線ドライバＷＤは、各サブアレイＳｕｂＡ～ＳｕｂＨの両側から半数ずつのワード線ＷＬに接続されており、これらを駆動する。例えば、サブアレイＳｕｂＡの一方側のロウデコーダＲＤおよびワード線ドライバＷＤは、４本のワード線ＷＬ１、ＷＬ３、ＷＬ５およびＷＬ７に接続されており、他方側のロウデコーダＲＤおよびワード線ドライバＷＤは、４本のワード線ＷＬ０、ＷＬ２、ＷＬ４およびＷＬ６に接続されている。各サブアレイＳｕｂＡ～ＳｕｂＨのこのような構成により、ロウデコーダＲＤおよびワード線ドライバＷＤは、それぞれ８本のワード線ＷＬ０～ＷＬ７を有する８つのサブアレイＳｕｂＡ～ＳｕｂＨを駆動することができる。

【0078】

図１２は、第４実施形態によるサブアレイＳｕｂＡ～ＳｕｂＨのワード線ＷＬ０～ＷＬ７と論理行アドレスＬＡＤＤ０～ＬＡＤＤ７との対応関係を示す表である。尚、図１２では、論理行アドレスＬＡＤＤ０～ＬＡＤＤ７の“ＬＡＤＤ”を省略して数値のみ示している。

【0079】

第４実施形態において、偶数の論理行アドレスＬＡＤＤ０、ＬＡＤＤ２、ＬＡＤＤ４、ＬＡＤＤ６は、サブアレイＳｕｂＡ～ＳｕｂＤごとに、異なるワード線ＷＬ１、ＷＬ３、ＷＬ５、ＷＬ７に設定されている。奇数の論理行アドレスＬＡＤＤ１、ＬＡＤＤ３、ＬＡＤＤ５、ＬＡＤＤ７は、サブアレイＳｕｂＡ～ＳｕｂＤに対して共通であり、同じワード線ＷＬ６、ＷＬ４、ＷＬ２、ＷＬ０にそれぞれ設定されている。

【0080】

例えば、サブアレイＳｕｂＡでは、ワード線ＷＬ０～ＷＬ７は、それぞれ論理行アドレスＬＡＤＤ７、ＬＡＤＤ６、ＬＡＤＤ５、ＬＡＤＤ４、ＬＡＤＤ３、ＬＡＤＤ２、ＬＡＤＤ１、ＬＡＤＤ０に設定されている。

【0081】

サブアレイＳｕｂＢでは、ワード線ＷＬ０～ＷＬ７は、それぞれ論理行アドレスＬＡＤＤ７、ＬＡＤＤ４、ＬＡＤＤ５、ＬＡＤＤ２、ＬＡＤＤ３、ＬＡＤＤ０、ＬＡＤＤ１、ＬＡＤＤ６に設定されている。

【0082】

サブアレイＳｕｂＣでは、ワード線ＷＬ０～ＷＬ７は、それぞれ論理行アドレスＬＡＤＤ７、ＬＡＤＤ２、ＬＡＤＤ５、ＬＡＤＤ０、ＬＡＤＤ３、ＬＡＤＤ６、ＬＡＤＤ１、ＬＡＤＤ４に設定されている。

【0083】

サブアレイＳｕｂＤでは、ワード線ＷＬ０～ＷＬ７は、それぞれ論理行アドレスＬＡＤＤ７、ＬＡＤＤ０、ＬＡＤＤ５、ＬＡＤＤ６、ＬＡＤＤ３、ＬＡＤＤ４、ＬＡＤＤ１、ＬＡＤＤ２に設定されている。

【0084】

サブアレイＳｕｂＥ～ＳｕｂＨは、それぞれサブアレイＳｕｂＡ～ＳｕｂＤと同様に設定されている。

【0085】

この場合、例えば、論理行アドレスＬＡＤＤ１が選択された場合、選択ワード線ＷＬ６の物理行に隣接した物理行に対応するワード線ＷＬ５、ＷＬ７がディスターブを受ける。ワード線ＷＬ５、ＷＬ７に対応する論理行アドレスは、サブアレイＳｕｂＡ～ＳｕｂＤにおいて互いに相違し、また、サブアレイＳｕｂＥ～ＳｕｂＨにおいても互いに相違している。従って、エラービットが発生しても、エラービットは、様々な論理行アドレスに分散される。

【0086】

また、論理行アドレスＬＡＤＤ６が選択された場合、論理行アドレスＬＡＤＤ６に対応する物理行（ワード線ＷＬ）は、サブアレイＳｕｂＡ～ＳｕｂＤにおいて互いに相違し、また、サブアレイＳｕｂＥ～ＳｕｂＨにおいても互いに相違している。従って、この場合も、エラービットが発生しても、エラービットは、様々な論理行アドレスに分散される。

【0087】

このように、第４実施形態においても、或る物理行（ワード線ＷＬ）に隣接した物理行（ワード線ＷＬ）に対応する論理行アドレスをサブアレイＳｕｂＡ～ＳｕｂＤ（またはＳｕｂＥ～ＳｕｂＨ）ごとに相違させる。これにより、隣接するワード線間の干渉によりメモリセルのデータがエラーになっても、エラー訂正の可能性を高めることができる。

【0088】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0089】

１ 半導体記憶装置
ＭＣ メモリセル
ＭＣＡ メモリセルアレイ
ＷＬ ワード線
ＢＬ ビット線
ＲＤ ロウデコーダ
ＷＤ ワード線ドライバ
ＭＵＸ１，ＭＵＸ２ マルチプレクサ
ＳＡ センスアンプ回路
ＣＴＬ コントローラ
Ｓｕｂ１，Ｓｕｂ２ サブアレイ
ＰＡＤＤ０～ＰＡＤＤ７ 物理行アドレス
ＬＡＤＤ０～ＬＡＤＤ７ 論理行アドレス

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】