特開 2024-119396 半導体基板及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024119396

(43)【公開日】2024-09-03

(54)【発明の名称】半導体基板及びその製造方法

(51)【国際特許分類】

   C30B 33/02 20060101AFI20240827BHJP

   C30B 29/38 20060101ALI20240827BHJP

   H01L 21/31 20060101ALI20240827BHJP

   H01L 21/20 20060101ALI20240827BHJP

   C30B 25/18 20060101ALN20240827BHJP

【ＦＩ】

C30B33/02

C30B29/38 D

H01L21/31 E

H01L21/20

C30B25/18

【審査請求】未請求

【請求項の数】4

【出願形態】ＯＬ

(21)【出願番号】P 2023026267

(22)【出願日】2023-02-22

【国等の委託研究の成果に係る記載事項】（出願人による申告）令和４年度、国立研究開発法人新エネルギー・産業技術総合開発機構「ＮＥＤＯ先導研究プログラム／エネルギー・環境新技術先導研究プログラム／移動体への光無線給電システムの研究開発」委託研究、産業技術力強化法第１７条の適用を受ける特許出願

(71)【出願人】

【識別番号】304020177

【氏名又は名称】国立大学法人山口大学

(74)【代理人】

【識別番号】110001427

【氏名又は名称】弁理士法人前田特許事務所

(72)【発明者】

【氏名】岡田 成仁

(72)【発明者】

【氏名】中田 敦士

【テーマコード（参考）】

4G077

5F045

5F152

【Ｆターム（参考）】

4G077AA02

4G077AA03

4G077AB10

4G077BE11

4G077BE15

4G077DB08

4G077ED05

4G077ED06

4G077EF03

4G077FE02

4G077FE06

4G077FE20

4G077GA05

4G077HA12

4G077TK06

4G077TK08

5F045AA03

5F045AA04

5F045AA20

5F045AB14

5F045AB17

5F045AB18

5F045AC12

5F045AC15

5F045AD10

5F045AD11

5F045AD12

5F045AD13

5F045AD14

5F045AD15

5F045AF09

5F045BB12

5F045CB02

5F045HA16

5F152LL03

5F152LL05

5F152LM09

5F152LN03

5F152LN04

5F152LN21

5F152LN26

5F152MM09

5F152MM10

5F152MM11

5F152MM13

5F152MM18

5F152NN05

5F152NN12

5F152NN13

5F152NP09

5F152NQ09

(57)【要約】

【課題】表面に多数のＶピットが形成された半導体層のＶピットをなくして表面を平坦化させる。
【解決手段】半導体基板の製造方法では、表面に多数のＶピットが形成されたIII族窒化物半導体の第１半導体層１３を有する第１基板１０と、表面にIII族窒化物半導体の第２半導体層２３を有する第２基板２０とを準備し、それらの第１及び第２基板１０，２０を、第１基板１０が上側及び第２基板２０が下側となり且つ第１及び第２半導体層１３，２３が対向するように配置するとともに、第１及び第２半導体層１３，２３の間にＮＨ_３ガスを流しながら、第１及び第２半導体層１３，２３をアニールする。
【選択図】図２

【特許請求の範囲】

【請求項1】

表面に多数のＶピットが形成されたIII族窒化物半導体の第１半導体層を有する第１基板と、表面にIII族窒化物半導体の第２半導体層を有する第２基板と、を準備する基板準備ステップと、
前記基板準備ステップで準備した前記第１及び第２基板を、前記第１基板が上側及び前記第２基板が下側となり且つ前記第１及び第２半導体層が対向するように配置するとともに、前記第１及び第２半導体層の間にＮＨ_３ガスを流しながら、前記第１及び第２半導体層をアニールするアニールステップと、
を含む半導体基板の製造方法。

【請求項2】

請求項１に記載された半導体基板の製造方法において、
前記第２半導体層を形成するIII族窒化物半導体が前記第１半導体層を形成するIII族窒化物半導体と同一である半導体基板の製造方法。

【請求項3】

請求項１に記載された半導体基板の製造方法において、
前記第１半導体層を形成するIII族窒化物半導体がＩｎＧａＮである半導体基板の製造方法。

【請求項4】

表面にIII族窒化物半導体の半導体層を有する半導体基板であって、
前記半導体層に形成された多数のＶピットが半導体材料で埋められた半導体基板。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体基板及びその製造方法に関する。

【背景技術】

【0002】

半導体製造プロセスでは、種々の目的で半導体層をアニール（熱処理）する。例えば、特許文献１には、ＮＨ_３ガスを流しながらＩｎＧａＮ層をアニールすることにより、発光層内の歪みを抑制することが開示されている。また、非特許文献１には、各々、サファイア基板上にＡｌＮ層を結晶成長させた一対の基板を準備し、それらの基板をＡｌＮ層同士が対向するように配置するとともに、ＡｌＮ層間にＮ_２ガスを流しながらＡｌＮ層をアニールすることにより、ＡｌＮ結晶の品質を改善することが開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】ＷＯ２００８／０７８３０１

【非特許文献】

【0004】

【非特許文献1】H. Miyake et al., J. Cryst. Growth 456 (2016) 155.

【発明の概要】

【発明が解決しようとする課題】

【0005】

III族窒化物半導体を用いた受光デバイスでは、通常、活性層がＩｎＧａＮ層で構成される。ところが、この活性層のＩｎＧａＮ層を、下地層のＧａＮ層の上に結晶成長させた場合、下地層と活性層との間における半導体の格子不整合差による欠陥のためにエネルギー変換効率が低いという問題がある。

【0006】

そこで、下地層をＩｎＧａＮ層で構成し、その上に活性層のＩｎＧａＮ層を結晶成長させれば、活性層のＩｎＧａＮ層への欠陥の導入が抑制されるとともに、下地層と活性層との間における半導体の格子不整合差が減少することとなり、高いエネルギー変換効率が得られると考えられる。

【0007】

しかしながら、下地層をＩｎＧａＮ層で構成した場合、結晶内に含まれる多数の欠陥に起因して表面に多数のＶピット（Ｖ字型欠陥）が形成され、そのため表面平坦性が劣るという問題がある。ＩｎＧａＮ層の膜厚が厚くなるに従ってＶピットは大きくなるので、この問題は、ＩｎＧａＮ層の膜厚が臨界膜厚を超えるような厚さの場合に特に著しいものとなる。そして、下地層の表面平坦性が劣ると、活性層を形成するための下地層の面積が少なくなるため、それに伴って活性層も小さくなり、また、活性層の結晶成長が不均一となるため、エネルギー変換効率が低くなるという問題を招く。このように、従来、下地層としてのＩｎＧａＮ層に形成されたＶピットを減らすべくＶピットを覆うようにＩｎＧａＮの膜を成長させようとしても上述のとおりでＶピットをなくして成長させることは、現実にはできなかった。

【0008】

本発明の課題は、表面に多数のＶピットが形成された半導体層のＶピットをなくして表面を平坦化させることである。

【課題を解決するための手段】

【0009】

本発明は、表面に多数のＶピットが形成されたIII族窒化物半導体の第１半導体層を有する第１基板と、表面にIII族窒化物半導体の第２半導体層を有する第２基板とを準備する基板準備ステップと、前記基板準備ステップで準備した前記第１及び第２基板を、前記第１基板が上側及び前記第２基板が下側となり且つ前記第１及び第２半導体層が対向するように配置するとともに、前記第１及び第２半導体層の間にＮＨ_３ガスを流しながら、前記第１及び第２半導体層をアニールするアニールステップとを含む半導体基板の製造方法である。

【0010】

本発明は、表面にIII族窒化物半導体の半導体層を有する半導体基板であって、前記半導体層に形成された多数のＶピットが半導体材料で埋められている。

【発明の効果】

【0011】

本発明によれば、表面に多数のＶピットが形成されたIII族窒化物半導体の第１半導体層を有する第１基板及び表面にIII族窒化物半導体の第２半導体層を有する第２基板を、第１基板が上側及び第２基板が下側となり且つ第１及び第２半導体層が対向するように配置するとともに、第１及び第２半導体層の間にＮＨ_３ガスを流しながら、第１及び第２半導体層をアニールすることにより、上側の第１基板において、第１半導体層のＶピットをなくして表面を平坦化させることができる。

【図面の簡単な説明】

【0012】

【図1】第１及び第２基板の断面図である。

【図2】アニールステップを示す説明図である。

【図3A】アニールステップの第１の変形例を示す説明図である。

【図3B】アニールステップの第２の変形例を示す説明図である。

【図4A】試験評価１でアニール時に上側に配置されたサンプル基板１についてのアニール前、アニール時間１０分、２０分、及び３０分での表面ＩｎＧａＮ層の表面のＳＥＭ像である。

【図4B】試験評価１でアニール時に上側に配置されたサンプル基板２についてのアニール前、アニール時間１０分、２０分、及び３０分での表面ＩｎＧａＮ層の表面のＳＥＭ像である。

【図4C】試験評価１でアニール時に上側に配置されたサンプル基板３についてのアニール前、アニール時間１０分、２０分、及び３０分での表面ＩｎＧａＮ層の表面のＳＥＭ像である。

【図5A】試験評価１でアニール時に上側に配置されたサンプル基板１についてのアニール時間１０分、２０分、及び３０分での表面ＩｎＧａＮ層の表面のカソードルミネッセンス（ＣＬ）の像である。

【図5B】試験評価１でアニール時に上側に配置されたサンプル基板２についてのアニール時間１０分、２０分、及び３０分での表面ＩｎＧａＮ層の表面のカソードルミネッセンス（ＣＬ）の像である。

【図5C】試験評価１でアニール時に上側に配置されたサンプル基板３についてのアニール時間１０分、２０分、及び３０分での表面ＩｎＧａＮ層の表面のカソードルミネッセンス（ＣＬ）の像である。

【図6A】試験評価１でアニール時に下側に配置されたサンプル基板１についてのアニール時間１０分、２０分、及び３０分での表面ＩｎＧａＮ層の表面の光学顕微鏡の像である。

【図6B】試験評価１でアニール時に下側に配置されたサンプル基板２についてのアニール時間１０分、２０分、及び３０分での表面ＩｎＧａＮ層の表面の光学顕微鏡の像である。

【図6C】試験評価１でアニール時に下側に配置されたサンプル基板３についてのアニール時間１０分、２０分、及び３０分での表面ＩｎＧａＮ層の表面の光学顕微鏡の像である。

【図7】試験評価１で上側に配置されたサンプル基板１について、アニール前及びアニール後のそれぞれの表面ＩｎＧａＮ層の表面についてのオージェ電子分光法による分析結果を示すグラフである。

【図8】試験評価２でアニール時に上側に配置されたサンプル基板１乃至３のそれぞれについてのアニール前及びアニール後の表面ＩｎＧａＮ層の表面のＳＥＭ像である。

【図9A】試験評価２で上側に配置されたサンプル基板１について、アニール後の表面ＩｎＧａＮ層の表面についてのオージェ電子分光法による分析結果を示すグラフである。

【図9B】試験評価２で上側に配置されたサンプル基板２について、アニール後の表面ＩｎＧａＮ層の表面についてのオージェ電子分光法による分析結果を示すグラフである。

【図10A】試験評価３でアニール時にサンプル基板Ｘが下側に配置されたときに上側に配置されたサンプル基板１についてのアニール時間１０分での表面ＩｎＧａＮ層の表面のＳＥＭ像である。

【図10B】試験評価３でアニール時にサンプル基板Ｘが下側に配置されたときに上側に配置されたサンプル基板３についてのアニール時間１０分での表面ＩｎＧａＮ層の表面のＳＥＭ像である。

【図11A】試験評価３でアニール時にサンプル基板Ｙが下側に配置されたときに上側に配置されたサンプル基板２についてのアニール時間１０分での表面ＩｎＧａＮ層の表面のＳＥＭ像である。

【図11B】試験評価３でアニール時にサンプル基板Ｙが下側に配置されたときに上側に配置されたサンプル基板３についてのアニール時間１０分での表面ＩｎＧａＮ層の表面のＳＥＭ像である。

【発明を実施するための形態】

【0013】

以下、実施形態について説明する。

【0014】

実施形態に係る半導体基板の製造方法は、基板準備ステップと、アニールステップとを含む。

【0015】

＜基板準備ステップ＞
基板準備ステップでは、図１に示すような第１及び第２基板１０，２０を準備する。第１基板１０は、第１ベース基板１１上に、第１低温バッファ層１２、第１中間半導体層１３、及び第１表面半導体層１４が順に積層されている。同様に、第２基板２０は、第２ベース基板２１上に、第２低温バッファ層２２、第２中間半導体層２３、及び第２表面半導体層２４が順に積層されている。

【0016】

ここで、第１及び第２ベース基板１１，２１としては、例えば、サファイア基板、ＺｎＯ基板、ＳｉＣ基板等が挙げられる。第１及び第２ベース基板１１，２１の主面は、ａ面、ｃ面、ｍ面、及びｒ面のいずれであってもよく、また、他の面方位の結晶面であってもよいが、これらのうちのｃ面であることが好ましい。ここで、「主面」とは、半導体の積層成長方向に対して垂直な面をいい、通常は基板表面における最も広い面である。

【0017】

第１及び第２低温バッファ層１２，２２は、それぞれ第１及び第２ベース基板１１，２１上にエピタキシャル結晶成長したIII族窒化物半導体で形成された半導体層である。第１及び第２低温バッファ層１２，２２を形成するIII族窒化物半導体としては、例えば、二元化合物のＧａＮ、ＩｎＮ、ＡｌＮ；三元化合物のＡｌＧａＮ、ＩｎＧａＮ；四元化合物のＡｌＧａＩｎＮ等が挙げられる。第１及び第２低温バッファ層１２，２２の膜厚は、例えば１０ｎｍ以上５０ｎｍ以下である。

【0018】

第１及び第２中間半導体層１３，２３は、それぞれ第１及び第２低温バッファ層１２，２２上にエピタキシャル結晶成長したIII族窒化物半導体で形成されている。第１及び第２中間半導体層１３，２３を形成するIII族窒化物半導体としては、第１及び第２低温バッファ層１２，２２と同様、例えば、二元化合物のＧａＮ、ＩｎＮ、ＡｌＮ；三元化合物のＡｌＧａＮ、ＩｎＧａＮ；四元化合物のＡｌＧａＩｎＮ等が挙げられる。第１中間半導体層１３は、第１低温バッファ層１２と同一のIII族窒化物半導体で形成されていても、第１低温バッファ層１２とは異なるIII族窒化物半導体で形成されていても、どちらでもよい。第２中間半導体層２３は、第２低温バッファ層２２と同一のIII族窒化物半導体で形成されていても、第２低温バッファ層２２とは異なるIII族窒化物半導体で形成されていても、どちらでもよい。第１及び第２中間半導体層１３，２３の膜厚は、例えば５０ｎｍ以上５０００ｎｍ以下である。

【0019】

第１表面半導体層１４は、第１中間半導体層１３上にエピタキシャル結晶成長したIII族窒化物半導体で形成されている。アニールステップでアニールする前の第１表面半導体層１４の表面には、多数のＶピットが形成されている。具体的には、アニール前の第１表面半導体層１４の表面のＶピット密度は、２×１０^８ｃｍ^－２以上である。第１表面半導体層１４を形成するIII族窒化物半導体としては、表面に多数のＶピットが形成されることから、例えば、二元化合物では｛１１－２２｝ＧａＮ；三元化合物ではＩｎＧａＮが挙げられる。第１表面半導体層１４は、第１中間半導体層１３と同一のIII族窒化物半導体で形成されていても、第１中間半導体層１３とは異なるIII族窒化物半導体で形成されていても、どちらでもよい。第１表面半導体層１４の膜厚は、例えば５０ｎｍ以上５０００ｎｍ以下である。

【0020】

第２表面半導体層２４は、第２中間半導体層２３上にエピタキシャル結晶成長したIII族窒化物半導体で形成されている。第２表面半導体層２４を形成するIII族窒化物半導体としては、第１及び第２低温バッファ層１２，２２並びに第１及び第２中間半導体層１３，２３と同様、例えば、二元化合物のＧａＮ、ＩｎＮ、ＡｌＮ；三元化合物のＡｌＧａＮ、ＩｎＧａＮ；四元化合物のＡｌＧａＩｎＮ等が挙げられる。第２表面半導体層２４は、第２中間半導体層２３と同一のIII族窒化物半導体で形成されていても、第２中間半導体層２３とは異なるIII族窒化物半導体で形成されていても、どちらでもよい。第２表面半導体層２４は、第１表面半導体層１４とは異なるIII族窒化物半導体で形成されていてもよいが、アニールにより第１ＩｎＧａＮ層の表面を平坦化する観点から、第１表面半導体層１４と同一のIII族窒化物半導体で形成されていることが好ましい。第２表面半導体層２４の膜厚は、例えば５０ｎｍ以上５０００ｎｍ以下である。

【0021】

第１及び第２基板１０，２０は、化学気相成長法（ＣＶＤ）により作製することができる。化学気相成長法（ＣＶＤ）としては、例えば、有機金属気相成長法（ＭＯＶＰＥ）、ハイドライド気相成長法（ＨＶＰＥ）等が挙げられるが、第１及び第２基板１０，２０の作製には、これらのうちの有機金属気相成長法（ＭＯＶＰＥ）が好ましい。

【0022】

＜アニールステップ＞
アニールステップでは、リアクタのチャンバー内において、図２に示すように、基板準備ステップで準備した第１及び第２基板１０，２０を、第１基板１０が上側及び第２基板２０が下側となり且つ第１及び第２表面半導体層１４，２４が対向するように配置するとともに、第１及び第２表面半導体層１４，２４の間にＮＨ_３ガスを流しながら、第１及び第２表面半導体層１４，２４をアニールする。つまり、第１及び第２基板１０，２０に対し、フェイストゥフェイス（Face to Face）アニールを施す。

【0023】

実施形態に係る半導体基板の製造方法によれば、上記のように表面に多数のＶピットが形成されたIII族窒化物半導体の第１表面半導体層１４を有する第１基板１０及びIII族窒化物半導体の第２表面半導体層２４を有する第２基板２０を、第１基板１０が上側及び第２基板２０が下側となり且つ第１及び第２表面半導体層１４，２４が対向するように配置するとともに、第１及び第２表面半導体層１４，２４の間にＮＨ_３ガスを流しながら、第１及び第２表面半導体層１４，２４をアニールすることにより、上側の第１基板１０において、第１表面半導体層１４のＶピットをなくして表面を平坦化させることができる。これは、第１及び第２表面半導体層１４，２４を対向させた状態でアニールすることにより、下側の第２表面半導体層２４から、上側の第１表面半導体層１４のＶピットを埋めるように半導体材料が移動するためであると考えられる。加えて、アニールにより、第１表面半導体層１４の転位が横方向に移動することも一因であると考えられる。

【0024】

ここで、第１及び第２表面半導体層１４，２４は、それらが対向するように配置されている。第１及び第２表面半導体層１４，２４は、それらが間隔をおいて対向するように配置されていることが好ましいが、必ずしもそれらの間に間隔が設けられていなくてもよい。第１及び第２表面半導体層１４，２４の間隔は、アニールにより第１表面半導体層１４の表面を平坦化する観点から、好ましくは１ｍｍ以下、より好ましくは０．５ｍｍ以下である。

【0025】

ＮＨ_３ガスの流量は、アニールにより第１表面半導体層１４の表面を平坦化する観点から、好ましくは０．１ｓｌｍ以上１０ｓｌｍ以下、より好ましくは１ｓｌｍ以上５ｓｌｍ以下である。なお、ＮＨ_３ガスとともに、キャリアガスとしてＮ_２ガスやＨ_２ガスを一緒に流してもよい。

【0026】

アニール温度は、アニールにより第１表面半導体層１４の表面を平坦化する観点から、好ましくは６００℃以上１１５０℃以下、より好ましくは８００℃以上１１５０℃以下である。アニールによって第１表面半導体層１４の表面にＩｎＧａＮを結晶成長させて平坦化する観点では、アニール温度は、好ましくは８００℃以上１１００℃以下、より好ましくは８５０℃以上１１００℃以下、さらに好ましくは９５０℃以上１０５０℃以下である。

【0027】

アニール時間は、アニールにより第１表面半導体層１４の表面を平坦化する観点から、好ましくは１分以上６０分以下、より好ましくは５分以上３０分以下、さらに好ましくは１０分以上２０分以下である。

【0028】

アニールした後における第１表面半導体層１４の表面のＶピット密度は、好ましくは１×１０^７ｃｍ^－２以下、より好ましくは１×１０^６ｃｍ^－２以下である。

【0029】

アニールした後における第１表面半導体層１４の表面の状態、二乗平均粗さ（ＲＭＳ）、表面に存在する元素は、例えば、それぞれ走査電子顕微鏡（ＳＥＭ）、原子間力顕微鏡（ＡＦＭ）、オージェ電子分光装置を用いて測定される。

【0030】

アニールした後、チャンバから上側に配置した第１基板１０を回収する。そして、それを、表面にIII族窒化物半導体の第１表面半導体層１４を有し、その第１表面半導体層１４に形成された多数のＶピットが半導体材料で埋められて平坦化した半導体基板として、各種の半導体デバイスの製造に用いる。例えば、表面が平坦化した高品質のＩｎＧａＮ層を備えた半導体基板であれば、ＩｎＧａＮ層を下地層として、その上にエネルギー変換効率の高い赤色ＬＥＤ、ＬＤ、太陽電池、受光デバイス等を作り込むことができる。

【0031】

なお、上記実施形態では、第２基板２０の表面に設けられた第２表面半導体層２４を、第１基板１０の表面の第１表面半導体層１４に対向するように配置する構成としたが、特にこれに限定されるものではなく、例えば、図３Ａに示すように、第２基板２０の表面に設けられた第２低温バッファ層２２を、第１基板１０の表面の第１表面半導体層１４に対向するように配置する構成であってもよく、また、図３Ｂに示すように、第２基板２０の表面に設けられた第２中間半導体層２３を、第１基板１０の表面の第１表面半導体層１４に対向するように配置する構成であってもよい。

【実施例0032】

（試験評価１）
主面がｃ面のサファイア基板上に、有機金属気相成長法（ＭＯＶＰＥ）により、膜厚３０ｎｍの低温ＧａＮバッファ層、膜厚２０００ｎｍのアンドープＧａＮ層、及び膜厚２００ｎｍの表面ＩｎＧａＮ層を順にエピタキシャル結晶成長させたサンプル基板１を複数枚作製した。サンプル基板１の表面ＩｎＧａＮ層の表面のＶピット密度は３．３０×１０^８ｃｍ^－２であった。また、フォトルミネッセンスによる表面ＩｎＧａＮ層中のインジウム、ガリウム及び窒素のモル比率はＩｎ：Ｇａ：Ｎ＝２：９８：１００であった。

【0033】

また、表面ＩｎＧａＮ層の膜厚をそれぞれ４００ｎｍ及び７００ｎｍとしたことを除いてサンプル基板１と同一構成のサンプル基板２及び３をそれぞれ複数枚作製した。サンプル基板２の表面ＩｎＧａＮ層の表面のＶピット密度は２．５４×１０^８ｃｍ^－２であった。サンプル基板３の表面ＩｎＧａＮ層の表面のＶピット密度は２．２３×１０^８ｃｍ^－２であった。

【0034】

サンプル基板１乃至３のそれぞれについて、圧力１００ｋＰａのリアクタのチャンバ内（流路面積８００ｍｍ^２（＝８ｍｍ×１００ｍｍ））において、サンプル基板の一対を、一方が上側及び他方が下側となり且つ一方の表面ＩｎＧａＮ層を他方の表面ＩｎＧａＮ層に対向するように載せて配置し、キャリアガスの純度９９．９９９％のＮ_２ガスとともに純度９９．９９９％のＮＨ_３ガスを流量５ｓｌｍで流しながら、表面ＩｎＧａＮ層をアニール温度１１５０℃及びアニール時間１０分としてアニールする実験を行った（図２参照）。キャリアガスのＮ_２ガスの流量は、ＮＨ_３ガスの流量の約１０倍とした。また、アニール時間を２０分及び３０分とする実験も行った。

【0035】

図４Ａ乃至Ｃは、それぞれ上側に配置されたサンプル基板１乃至３について、アニール前、アニール時間１０分、２０分、及び３０分での表面ＩｎＧａＮ層の表面を示す。図５Ａ乃至Ｃは、それぞれ上側に配置されたサンプル基板１乃至３について、アニール時間１０分、２０分、及び３０分での表面ＩｎＧａＮ層の表面のカソードルミネッセンス（ＣＬ）の像を示す。図６Ａ乃至Ｃは、それぞれ下側に配置されたサンプル基板１乃至３について、アニール時間１０分、２０分、及び３０分での表面ＩｎＧａＮ層の表面を示す。図７は、上側に配置されたサンプル基板１について、アニール前及びアニール後（アニール時間３０分）のそれぞれの表面ＩｎＧａＮ層の表面についてオージェ電子顕微鏡を用いたオージェ電子分光法による分析結果を示す。

【0036】

表１は、上側に配置されたサンプル基板１乃至３について、アニール前、アニール時間１０分、２０分、及び３０分での表面ＩｎＧａＮ層の表面のＶピット密度、並びにカソードルミネッセンス（ＣＬ）のスペクトルピーク波長を示す。また、上側に配置されたサンプル基板２のアニール前及びアニール時間を２０分としたもの、並びに上側に配置されたサンプル基板３のアニール前及びアニール時間を１０分及び２０分としたものについて、原子間力顕微鏡（ＡＦＭ）を用いて測定した二乗平均粗さ（ＲＭＳ）を示す。ＲＭＳは、同一の基板上で１カ所以上の部位で測定した。

【0037】

【表1】

【0038】

図４Ａ乃至Ｃ及び表１の結果によれば、上側に配置されたサンプル基板１乃至３では、アニールにより、表面ＩｎＧａＮ層のＶピットが埋められてなくなったことがわかる。表１から上側に配置されたサンプル基板２及び３では、アニール前の表面粗さが８．２ｎｍ～５４ｎｍであったのが、アニール後は０．６７ｎｍ～５．３ｎｍとなり、ＩｎＧａＮ層の表面が平坦化された。また、上側に配置されたサンプル基板１の表面には図７のオージェ電子分光法によりＧａＮが結晶成長していることが確認された。図６Ａ乃至Ｃの結果によれば、アニールした後の下側に配置されたサンプル基板１乃至３では、表面ＩｎＧａＮ層の表面が荒れていることから、これは、下側に配置されたサンプル基板の表面ＩｎＧａＮ層から、上側に配置されたサンプル基板の表面ＩｎＧａＮ層のＶピットを埋めるように半導体材料が移動したためであると考えられる。また、図５Ａ乃至Ｃの結果によれば、カソードルミネッセンス（ＣＬ）の分析より、アニールにより、上側に配置されたサンプル基板１乃至３では、転位が横方向に移動しているのが認められ、これも、上側に配置されたサンプル基板の表面ＩｎＧａＮ層の表面の平坦化の一因であると考えられる。

【0039】

（試験評価２）
サンプル基板１乃至３のそれぞれについて、アニール温度１０５０℃及びアニール時間２０分としたことを除いて試験評価１と同様の実験を行った。

【0040】

図８は、上側に配置されたサンプル基板１乃至３について、アニール前及びアニール後での表面ＩｎＧａＮ層の表面を示す。図９Ａ及びＢは、それぞれ上側に配置されたサンプル基板１及び２について、アニール後の表面ＩｎＧａＮ層の表面についてオージェ電子顕微鏡を用いたオージェ電子分光法による分析結果を示す。また、表２は、上側に配置されたサンプル基板１乃至３について、アニール前及びアニール後での表面ＩｎＧａＮ層の表面のＶピット密度を示す。また、上側に配置されたサンプル基板２及び３のアニール前及びアニール後について、原子間力顕微鏡（ＡＦＭ）を用いて測定した二乗平均粗さ（ＲＭＳ）を示す。ＲＭＳは、同一の基板上で１カ所測定した。

【0041】

【表2】

【0042】

図８及び表２の結果によれば、上側に配置されたサンプル基板１乃至３では、アニールにより、表面ＩｎＧａＮ層のＶピットが埋められてなくなったことがわかる。表２の結果から上側に配置されたサンプル基板２及び３では、アニール前の表面粗さが８．２ｎｍ～５４ｎｍであったのが、アニール後は１．８ｎｍ～３．８ｎｍとなりＩｎＧａＮ層の表面が平坦化されていることが分かる。また、図９Ａ及びＢの結果から上側に配置されたサンプル基板１及び２の表面にはオージェ電子分光法によりＩｎＧａＮが結晶成長していることが確認された。

【0043】

（試験評価３）
主面がｃ面のサファイア基板上に、有機金属気相成長法（ＭＯＶＰＥ）により、膜厚３０ｎｍの低温ＧａＮバッファ層をエピタキシャル結晶成長させたサンプル基板Ｘを複数枚作製した。また、主面がｃ面のサファイア基板上に、有機金属気相成長法（ＭＯＶＰＥ）により、膜厚３０ｎｍの低温ＧａＮバッファ層、及び膜厚２０００ｎｍのアンドープＧａＮ層を順にエピタキシャル結晶成長させたサンプル基板Ｙを複数枚作製した。

【0044】

圧力１００ｋＰａのリアクタのチャンバ内（流路面積８００ｍｍ^２（＝８ｍｍ×１００ｍｍ））において、表面ＩｎＧａＮ層の膜厚が２００ｎｍのサンプル基板１が上側及びサンプル基板Ｘが下側となり且つサンプル基板１の表面ＩｎＧａＮ層をサンプル基板Ｘの低温ＧａＮバッファ層に対向するように載せて配置し、キャリアガスの純度９９．９９９％のＮ_２ガスとともに純度９９．９９９％のＮＨ_３ガスを流量５ｓｌｍで流しながら、表面ＩｎＧａＮ層及び低温ＧａＮバッファ層をアニール温度１１５０℃及びアニール時間１０分としてアニールする実験を行った（図３Ａ参照）。このとき、キャリアガスのＮ_２ガスの流量は、ＮＨ_３ガスの流量の約１０倍とした。また、サンプル基板１に代えて表面ＩｎＧａＮ層の膜厚が７００ｎｍのサンプル基板３を用いた実験も行った。さらに、サンプル基板Ｘに代えてサンプル基板Ｙを用い、且つサンプル基板１に代えて表面ＩｎＧａＮ層の膜厚が４００ｎｍのサンプル基板２及びサンプル基板３をそれぞれ用いた実験も行った（図３Ｂ参照）。

【0045】

図１０Ａ及びＢは、アニール時にサンプル基板Ｘが下側に配置されたときに、それぞれ上側に配置されたサンプル基板１及び３についてのアニール時間１０分での表面ＩｎＧａＮ層の表面を示す。図１１Ａ及びＢは、アニール時にサンプル基板Ｙが下側に配置されたときに、それぞれ上側に配置されたサンプル基板２及び３についてのアニール時間１０分での表面ＩｎＧａＮ層の表面を示す。表３は、それぞれの基板の組み合わせにおいて上側に配置されたサンプル基板１乃至３について、アニール時間１０分での表面ＩｎＧａＮ層のカソードルミネッセンス（ＣＬ）のスペクトルピーク波長を示す。

【0046】

【表3】

【0047】

図１０Ａ及びＢ、図１１Ａ及びＢ、並びに表３の結果によれば、下側に配置されたサンプル基板Ｘ及びＹの表面のIII族窒化物半導体がＧａＮであって、上側に配置されたサンプル基板１乃至３の表面のIII族窒化物半導体のＩｎＧａＮとは異なるものの、試験評価１の場合と同様、上側に配置されたサンプル基板１乃至３の表面ＩｎＧａＮ層のＶピットが埋められて減少し、その結果、表面ＩｎＧａＮ層の表面が平坦化されることが分かる。

【産業上の利用可能性】

【0048】

本発明は、半導体基板及びその製造方法の技術分野について有用である。

【符号の説明】

【0049】

１０ 第１基板
１１ 第１ベース基板
１２ 第１低温バッファ層
１３ 第１中間半導体層
１４ 第１表面半導体層
２０ 第２基板
２１ 第２ベース基板
２２ 第２低温バッファ層
２３ 第２中間半導体層
２４ 第２表面半導体層

【図1】

【図2】

【図3A】

【図3B】

【図4A】

【図4B】

【図4C】

【図5A】

【図5B】

【図5C】

【図6A】

【図6B】

【図6C】

【図7】

【図8】

【図9A】

【図9B】

【図10A】

【図10B】

【図11A】

【図11B】