特開 2024-119596 スイッチングトランジスタのドライバ回路、レーザドライバ回路、コンバータのコントローラ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024119596

(43)【公開日】2024-09-03

(54)【発明の名称】スイッチングトランジスタのドライバ回路、レーザドライバ回路、コンバータのコントローラ回路

(51)【国際特許分類】

   H02M 1/08 20060101AFI20240827BHJP

   H03K 17/16 20060101ALI20240827BHJP

   H02M 3/155 20060101ALI20240827BHJP

【ＦＩ】

H02M1/08 A

H03K17/16 F

H02M3/155 H

【審査請求】未請求

【請求項の数】15

【出願形態】ＯＬ

(21)【出願番号】P 2023026605

(22)【出願日】2023-02-22

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】100105924

【弁理士】

【氏名又は名称】森下 賢樹

(74)【代理人】

【識別番号】100133215

【弁理士】

【氏名又は名称】真家 大樹

(72)【発明者】

【氏名】司 武人

【テーマコード（参考）】

5H730

5H740

5J055

【Ｆターム（参考）】

5H730AS04

5H730BB14

5H730DD04

5H730EE59

5H730FD01

5H730FG01

5H740BA12

5H740BC01

5H740BC02

5H740HH05

5H740JA01

5H740JB01

5H740KK01

5H740MM01

5J055AX25

5J055BX16

5J055DX02

5J055EX07

5J055EY21

5J055GX01

5J055GX02

5J055GX04

(57)【要約】

【課題】リンギングを抑制する。
【解決手段】ハイサイドライン２０４と出力ライン２０２の間には、第１ＰＭＯＳトランジスタＭＰ１、第２ＰＭＯＳトランジスタＭＰ２、第３ＮＭＯＳトランジスタＭＮ３が並列に接続される。出力ライン２０２とローサイドライン２０６の間には、第１ＮＭＯＳトランジスタＭＮ１および第２ＮＭＯＳトランジスタＭＮ２が並列に接続される。第１ＰＭＯＳトランジスタＭＰ１および第２ＮＭＯＳトランジスタＭＮ２のゲートには、ＶＰＧＡＴＥ信号が入力される。第２ＰＭＯＳトランジスタＭＰ２および第１ＮＭＯＳトランジスタＭＮ１のゲートには、ＶＮＧＡＴＥ１信号が入力される。第３ＮＭＯＳトランジスタＭＮ３のゲートには、ＶＮＧＡＴＥ２信号が入力される。
【選択図】図１

【特許請求の範囲】

【請求項1】

ＧａＮ－ＨＥＭＴ（高電子移動度トランジスタ）であるスイッチングトランジスタを駆動するドライバ回路であって、
前記スイッチングトランジスタのゲートと接続される出力ラインと、
前記スイッチングトランジスタのソースと接続されるローサイドラインと、
ハイサイドラインと、
前記ハイサイドラインと前記出力ラインの間に接続され、ゲートにＰゲート信号を受ける第１ＰＭＯＳトランジスタと、
前記出力ラインと前記ローサイドラインの間に接続され、ゲートに第１Ｎゲート信号を受ける第１ＮＭＯＳトランジスタと、
前記ハイサイドラインと前記出力ラインの間に接続され、ゲートに前記第１Ｎゲート信号を受ける第２ＰＭＯＳトランジスタと、
前記出力ラインと前記ローサイドラインの間に接続され、ゲートに前記Ｐゲート信号を受ける第２ＮＭＯＳトランジスタと、
前記ハイサイドラインと前記出力ラインの間に接続され、ゲートに第２Ｎゲート信号を受ける第３ＮＭＯＳトランジスタと、
前記Ｐゲート信号、前記第１Ｎゲート信号および前記第２Ｎゲート信号を生成する制御回路と、
を備える、ドライバ回路。

【請求項2】

前記スイッチングトランジスタのターンオン動作において、
前記第１Ｎゲート信号がローに遷移し、続いて前記第２Ｎゲート信号がハイに遷移し、続いて前記Ｐゲート信号が、前記第１Ｎゲート信号および前記第２Ｎゲート信号の遷移よりも緩やかにローに遷移する、請求項１に記載のドライバ回路。

【請求項3】

前記スイッチングトランジスタのターンオフ動作において、
前記Ｐゲート信号が緩やかにハイに遷移し、続いて前記第２Ｎゲート信号がローに遷移するとともに前記第１Ｎゲート信号が緩やかにハイに遷移する、請求項１または２に記載のドライバ回路。

【請求項4】

前記ハイサイドラインと前記出力ラインの間に、前記第３ＮＭＯＳトランジスタと直列に接続されたレベルシフト素子をさらに備える、請求項１または２に記載のドライバ回路。

【請求項5】

前記レベルシフト素子はダイオードを含む、請求項４に記載のドライバ回路。

【請求項6】

前記レベルシフト素子は、前記第３ＮＭＯＳトランジスタと同期してスイッチング可能なＭＯＳトランジスタである、請求項４に記載のドライバ回路。

【請求項7】

前記制御回路は、
出力が前記第１ＰＭＯＳトランジスタのゲートおよび前記第２ＮＭＯＳトランジスタのゲートと接続され、前記Ｐゲート信号を出力する第１出力インバータと、
出力が前記第１ＮＭＯＳトランジスタのゲートおよび前記第２ＰＭＯＳトランジスタのゲートと接続され、前記第１Ｎゲート信号を出力する第２出力インバータと、
出力が前記第３ＮＭＯＳトランジスタのゲートと接続され、前記第２Ｎゲート信号を出力する第３出力インバータと、
を含み、
前記第２出力インバータのＰＭＯＳトランジスタのオン抵抗は、前記第２出力インバータのＮＭＯＳトランジスタのオン抵抗よりも大きい、請求項１または２に記載のドライバ回路。

【請求項8】

前記第１出力インバータのＮＭＯＳトランジスタのオン抵抗は、前記第２出力インバータの前記ＮＭＯＳトランジスタのオン抵抗よりも大きい、請求項７に記載のドライバ回路。

【請求項9】

前記第３出力インバータのＰＭＯＳトランジスタのオン抵抗は、前記第２出力インバータの前記ＰＭＯＳトランジスタのオン抵抗よりも小さく、前記第３出力インバータのＮＭＯＳトランジスタのオン抵抗は、前記第１出力インバータの前記ＮＭＯＳトランジスタのオン抵抗よりも小さい、請求項８に記載のドライバ回路。

【請求項10】

前記スイッチングトランジスタのターンオン動作において、
前記出力ラインの電圧は、第１期間において第１の傾きで上昇し、続く第２期間において前記第１の傾きより大きい第２の傾きで上昇し、続く第３期間において前記第２の傾きより小さい第３の傾きで上昇する、請求項１または２に記載のドライバ回路。

【請求項11】

前記第２期間の長さは、２００ｐｓ～８００ｐｓである、請求項１０に記載のドライバ回路。

【請求項12】

前記第３期間の長さは、１ｎｓ～５ｎｓである、請求項１０または１１に記載のドライバ回路。

【請求項13】

ひとつの半導体基板に一体集積化される、請求項１または２に記載のドライバ回路。

【請求項14】

請求項１または２に記載のドライバ回路を備える、レーザドライバ回路。

【請求項15】

請求項１または２に記載のドライバ回路を備える、コンバータのコントローラ回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、スイッチングトランジスタのドライバ回路に関する。

【背景技術】

【0002】

近年、パワートランジスタとして、従来のシリコンＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）よりも大電力・高効率・小型化であるＳｉＣ（炭化ケイ素）やＧａＮ（窒化ガリウム）などの化合物半導体のデバイスの開発が進められている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１９－１３４６２２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ドライバ回路とＨＥＭＴを接続するワイヤーやプリント基板には、寄生インダクタンスが存在する。ＧａＮ－ＨＥＭＴを高速にスイッチングするためにＨＥＭＴのゲート電圧を高速に遷移させると、寄生インダクタによって、ＨＥＭＴのゲートやドライバ回路の電源ラインにリンギングが発生する。

【0005】

ＧａＮ－ＨＥＭＴは、ゲート電圧の最大定格（ゲート耐圧）が６Ｖ程度でありＳｉ－ＦＥＴに比べて低く、ゲート耐圧としきい値電圧の差が小さいため、耐圧保護を図りながら高速駆動することが難しい。

【0006】

本開示はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、リンギングを抑制したドライバ回路の提供にある。

【課題を解決するための手段】

【0007】

一実施形態に係るドライバ回路は、ＧａＮ－ＨＥＭＴ（高電子移動度トランジスタ）であるスイッチングトランジスタを駆動する。ドライバ回路は、スイッチングトランジスタのゲートと接続される出力ラインと、スイッチングトランジスタのソースと接続されるローサイドラインと、ハイサイドラインと、ハイサイドラインと出力ラインの間に接続され、ゲートにＰゲート信号を受ける第１ＰＭＯＳトランジスタと、出力ラインとローサイドラインの間に接続され、ゲートに第１Ｎゲート信号を受ける第１ＮＭＯＳトランジスタと、ハイサイドラインと出力ラインの間に接続され、ゲートに第１Ｎゲート信号を受ける第２ＰＭＯＳトランジスタと、出力ラインとローサイドラインの間に接続され、ゲートにＰゲート信号を受ける第２ＮＭＯＳトランジスタと、ハイサイドラインと出力ラインの間に接続され、ゲートに第２Ｎゲート信号を受ける第３ＮＭＯＳトランジスタと、Ｐゲート信号、第１Ｎゲート信号および第２Ｎゲート信号を生成する制御回路と、を備える。

【0008】

なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。

【発明の効果】

【0009】

本開示のある態様によれば、リンギングを抑制できる。

【図面の簡単な説明】

【0010】

【図1】図１は、実施形態に係るスイッチング回路の回路図である。

【図2】図２は、図１のスイッチング回路の動作波形図である。

【図3】図３は、第１状態φ１を示す図である。

【図4】図４は、第２状態φ２を示す図である。

【図5】図５は、第３状態φ３を示す図である。

【図6】図６は、第４状態φ４を示す図である。

【図7】図７は、第５状態φ５を示す図である。

【図8】図８は、第６状態φ６を示す図である。

【図9】図９は、課題１を説明する図である。

【図10】図１０は、課題２を説明する図である。

【図11】図１１は、一実施例に係る制御回路を備えるドライバ回路の回路図である。

【図12】図１２は、発光装置の回路図である。

【図13】図１３は、ＤＣ／ＤＣコンバータの回路図である。

【発明を実施するための形態】

【0011】

（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。

【0012】

一実施形態に係るドライバ回路は、ＧａＮ－ＨＥＭＴ（高電子移動度トランジスタ）であるスイッチングトランジスタを駆動する。ドライバ回路は、スイッチングトランジスタのゲートと接続される出力ラインと、スイッチングトランジスタのソースと接続されるローサイドラインと、ハイサイドラインと、ハイサイドラインと出力ラインの間に接続され、ゲートにＰゲート信号を受ける第１ＰＭＯＳトランジスタと、出力ラインとローサイドラインの間に接続され、ゲートに第１Ｎゲート信号を受ける第１ＮＭＯＳトランジスタと、ハイサイドラインと出力ラインの間に接続され、ゲートに第１Ｎゲート信号を受ける第２ＰＭＯＳトランジスタと、出力ラインとローサイドラインの間に接続され、ゲートにＰゲート信号を受ける第２ＮＭＯＳトランジスタと、ハイサイドラインと出力ラインの間に接続され、ゲートに第２Ｎゲート信号を受ける第３ＮＭＯＳトランジスタと、Ｐゲート信号、第１Ｎゲート信号および第２Ｎゲート信号を生成する制御回路と、を備える。

【0013】

この構成によると、２個のＰＭＯＳトランジスタと３個のＮＭＯＳトランジスタのターンオン、ターンオフのタイミングを適切に制御することにより、急峻な電流変化に起因する出力電圧のリンギングと、スイッチングトランジスタのゲート容量の充電中における電流経路の遮断に起因する電源電圧のリンギングを抑制できる。

【0014】

一実施形態において、制御回路は、スイッチングトランジスタのターンオン動作において、第１Ｎゲート信号をローに遷移させ、続いて第２Ｎゲート信号をハイに遷移させ、続いてＰゲート信号を、第１Ｎゲート信号および第２Ｎゲート信号の遷移よりも緩やかにローに遷移させてもよい。

【0015】

一実施形態において、制御回路は、スイッチングトランジスタのターンオフ動作において、Ｐゲート信号を緩やかにハイに遷移させ、続いて第２Ｎゲート信号をローに遷移させるとともに第１Ｎゲート信号を緩やかにハイに遷移させてもよい。

【0016】

一実施形態において、ドライバ回路は、ハイサイドラインと出力ラインの間に、第３ＮＭＯＳトランジスタと直列に接続されたレベルシフト素子をさらに備えてもよい。これにより、第３ＮＭＯＳトランジスタがオフとなるときの出力ラインの電圧レベルを下げることができ、リンギングをさらに抑制できる。

【0017】

一実施形態において、レベルシフト素子はダイオードを含んでもよい。

【0018】

一実施形態において、レベルシフト素子は、第３ＮＭＯＳトランジスタと同期してスイッチング可能なＭＯＳトランジスタであってもよい。

【0019】

一実施形態において、制御回路は、出力が第１ＰＭＯＳトランジスタのゲートおよび第２ＮＭＯＳトランジスタのゲートと接続され、Ｐゲート信号を出力する第１出力インバータと、出力が第１ＮＭＯＳトランジスタのゲートおよび第２ＰＭＯＳトランジスタのゲートと接続され、第１Ｎゲート信号を出力する第２出力インバータと、出力が第３ＮＭＯＳトランジスタのゲートと接続され、第２Ｎゲート信号を出力する第３出力インバータと、を含んでもよい。第２出力インバータのＰＭＯＳトランジスタのオン抵抗は、第２出力インバータのＮＭＯＳトランジスタのオン抵抗よりも大きくてもよい。これにより、第１Ｎゲート信号の立ち下がりのスロープを急峻とし、立ち上がりスロープを緩やかにすることができる。

【0020】

一実施形態において、第１出力インバータのＮＭＯＳトランジスタのオン抵抗は、第２出力インバータのＮＭＯＳトランジスタのオン抵抗よりも大きくてもよい。これにより、Ｐゲート信号の立ち下がりを緩やかにできる。

【0021】

一実施形態において、第３出力インバータのＰＭＯＳトランジスタのオン抵抗は、第２出力インバータのＰＭＯＳトランジスタのオン抵抗よりも小さく、第３出力インバータのＮＭＯＳトランジスタのオン抵抗は、第１出力インバータのＮＭＯＳトランジスタのオン抵抗よりも小さくてもよい。これにより、第２Ｎゲート信号の立ち下がりおよび立ち上がりを急峻にできる。

【0022】

一実施形態において、スイッチングトランジスタのターンオン動作において、出力ラインの電圧は、第１期間において第１の傾きで上昇し、続く第２期間において第１の傾きより大きい第２の傾きで上昇し、続く第３期間において第２の傾きより小さい第３の傾きで上昇してもよい。

【0023】

一実施形態において、第２期間の長さは、２００ｐｓ～８００ｐｓであってもよい。

【0024】

一実施形態において、第３期間の長さは、１ｎｓ～５ｎｓであってもよい。

【0025】

一実施形態において、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。

【0026】

（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。

【0027】

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

【0028】

同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。

【0029】

図１は、実施形態に係るスイッチング回路１００の回路図である。スイッチング回路１００は、スイッチングトランジスタ１０２およびドライバ回路２００を備える。スイッチングトランジスタ１０２は、ＧａＮ－ＨＥＭＴ（High Electron Mobility Transistor）である。

【0030】

ドライバ回路２００は、出力ライン２０２、ハイサイドライン２０４、ローサイドライン２０６、第１ＰＭＯＳトランジスタＭＰ１、第１ＮＭＯＳトランジスタＭＮ１、第２ＰＭＯＳトランジスタＭＰ２、第２ＰＭＯＳトランジスタＭＰ２、第３ＮＭＯＳトランジスタＭＮ３、レベルシフト素子２１０および制御回路２２０を備える。

【0031】

出力ライン２０２は、第２端子Ｔ２を介してスイッチングトランジスタ１０２のゲートと接続される。ローサイドライン２０６は、第３端子Ｔ３を介して、スイッチングトランジスタ１０２のソースと同電位か、またはそれより低い電位と接続される。ハイサイドライン２０４は、第１端子Ｔ１を介して、スイッチングトランジスタ１０２のソース電位よりも高い電位（Ｖｃｃ）のラインと接続される。

【0032】

第１ＰＭＯＳトランジスタＭＰ１は、ハイサイドライン２０４と出力ライン２０２の間に接続され、そのゲートにＰゲート信号ＶＰＧＡＴＥ（以下、ＶＰＧＡＴＥ信号）を受ける。

【0033】

第１ＮＭＯＳトランジスタＭＮ１は、出力ライン２０２とローサイドライン２０６の間に接続され、ゲートに第１Ｎゲート信号ＶＮＧＡＴＥ１（以下、ＶＮＧＡＴＥ１信号）を受ける。

【0034】

第２ＰＭＯＳトランジスタＭＰ２は、ハイサイドライン２０４と出力ライン２０２の間に接続され、ゲートにＶＮＧＡＴＥ１信号を受ける。

【0035】

第２ＮＭＯＳトランジスタＭＮ２は、出力ライン２０２とローサイドライン２０６の間に接続され、ゲートにＰゲート信号ＶＰＧＡＴＥを受ける。

【0036】

第３ＮＭＯＳトランジスタＭＮ３は、ハイサイドライン２０４と出力ライン２０２の間に接続され、ゲートに第２Ｎゲート信号ＶＮＧＡＴＥ２（以下、ＶＮＧＡＴＥ２信号）を受ける。

【0037】

制御回路２２０は、入力信号ＩＮに応じて、ＶＰＧＡＴＥ信号、ＶＮＧＡＴＥ１信号およびＶＮＧＡＴＥ２を生成する。各信号の波形については後述する。

【0038】

レベルシフト素子２１０は、第３ＮＭＯＳトランジスタＭＮ３のソースと、出力ライン２０２の間に接続されている。レベルシフト素子２１０の両端間電圧は、一定レベルΔＶに保たれる。本実施形態では、レベルシフト素子２１０は、ゲート・ソース間と、バックゲート・ドレイン間が結線されたＮＭＯＳトランジスタであり、バックゲート・ソース間のボディダイオードが、レベルシフト素子として利用され、ΔＶ＝Ｖｆとなる。Ｖｆはダイオードの順方向電圧である。

【0039】

以上がスイッチング回路１００の構成である。

【0040】

続いてその動作を説明する。

【0041】

図２は、図１のスイッチング回路１００の動作波形図である。はじめに、制御回路２２０が生成する制御信号ＶＰＧＡＴＥ，ＶＮＧＡＴＥ１，ＶＮＧＡＴＥ２について説明する。

【0042】

時刻ｔ_０に、入力信号ＩＮがローからハイに遷移すると、制御回路２２０は、ＶＮＧＡＴＥ１信号をハイからローに高速に遷移させる。制御回路２２０は、入力信号ＩＮの遷移から遅延時間τ_１経過後の時刻ｔ_１に、ＶＮＧＡＴＥ２信号をローからハイに高速に遷移させる。制御回路２２０は、入力信号ＩＮの遷移から遅延時間τ_２（τ_２＞τ_１）経過後の時刻ｔ_２に、ＶＰＧＡＴＥ信号をハイからローへと緩やかに遷移させる。

【0043】

時刻ｔ_３に、入力信号ＩＮがハイからローに遷移すると、制御回路２２０は、ＶＰＧＡＴＥ信号をローからハイへと緩やかに遷移させる。制御回路２２０は、入力信号ＩＮの遷移から遅延時間τ_３経過後の時刻ｔ_４に、ＶＮＧＡＴＥ１信号をローからハイへと緩やかに遷移させ、ＶＮＧＡＴＥ２信号をハイからローへと緩やかに遷移させる。

【0044】

続いて、第１ＰＭＯＳトランジスタＭＰ１、第２ＰＭＯＳトランジスタＭＰ２、第３ＮＭＯＳトランジスタＭＮ３、第１ＮＭＯＳトランジスタＭＮ１、第２ＮＭＯＳトランジスタＭＮ２の状態変化を説明する。

【0045】

Ｖｔｈ_{（ＭＰ１）}、Ｖｔｈ_{（ＭＰ２）}はＰＭＯＳトランジスタのしきい値電圧であり、Ｖｔｈ_{（ＭＮ１）}、Ｖｔｈ_{（ＭＮ２）}、Ｖｔｈ_{（ＭＮ３）}は、ＮＭＯＳトランジスタのしきい値電圧である。

【0046】

時刻ｔ_０より前において、第１ＰＭＯＳトランジスタＭＰ１、第２ＰＭＯＳトランジスタＭＰ２、第３ＮＭＯＳトランジスタＭＮ３がオフであり、第１ＮＭＯＳトランジスタＭＮ１、第２ＮＭＯＳトランジスタＭＮ２がオンである。第２端子Ｔ２には、ロー（０Ｖ）の出力電圧Ｖ_ＯＵＴが発生し、スイッチングトランジスタ１０２はオフとなる。

【0047】

時刻ｔ_０に対応する時刻ｔ_１０に、ＶＮＧＡＴＥ１信号がハイからローに遷移すると第２ＰＭＯＳトランジスタＭＰ２がターンオンし、第１ＮＭＯＳトランジスタＭＮ１がターンオフする。

【0048】

時刻ｔ_１に対応する時刻ｔ_１１に、ＶＮＧＡＴＥ２信号がローからハイに遷移すると、第３ＮＭＯＳトランジスタＭＮ３がターンオンする。

【0049】

時刻ｔ_１２に、ＶＰＧＡＴＥ信号が、Ｖｃｃ－Ｖ_{ｔｈ（ＭＰ１）}より低くなると、第１ＰＭＯＳトランジスタＭＰ１がターンオンする。

【0050】

出力電圧Ｖ_ＯＵＴが上昇するにしたがって、第３ＮＭＯＳトランジスタＭＮ３のゲートソース間電圧Ｖｇｓが小さくなる。時刻ｔ_１３にＶ_ＯＵＴが、Ｖａ＝Ｖｃｃ－Ｖｔｈ（ＭＮ３）－ΔＶまで上昇すると、第３ＮＭＯＳトランジスタＭＮ３がターンオフする。Ｖａは、ＧａＮ ＨＥＭＴのプラトー電圧に定めることが望ましい。

【0051】

時刻ｔ_１４に、ＶＰＧＡＴＥ信号が、Ｖ_{ｔｈ（ＭＮ２）}より低くなると、第２ＮＭＯＳトランジスタＭＮ２がターンオフする。

【0052】

時刻ｔ_１０～ｔ_１４におけるトランジスタＭＰ１，ＭＰ２，ＭＮ３，ＭＮ１，ＭＮ２の状態変化によって、出力電圧Ｖ_ＯＵＴがローからハイへと遷移し、スイッチングトランジスタ１０２がターンオンする。

【0053】

時刻ｔ_１６に、ＶＰＧＡＴＥがしきい値電圧Ｖｔｈ_{（ＭＮ２）}を超えると、第２ＮＭＯＳトランジスタＭＮ２がターンオンする。時刻ｔ_４にＶＮＧＡＴＥ２がハイからローに変化するが、それより前に第３ＮＭＯＳトランジスタＭＮ３はオフしているため、第３ＮＭＯＳトランジスタＭＮ３の状態に変化は生じない。

【0054】

時刻ｔ_１７にＶＰＧＡＴＥ信号がＶｃｃ－Ｖｔｈ_{（ＭＰ１）}を超えると、第１ＰＭＯＳトランジスタＭＰ１がターンオフする。またＶＮＧＡＴＥ１信号が、Ｖ_{ｔｈ（ＭＮ１）}を超えると、第１ＮＭＯＳトランジスタＭＮ１がターンオンする。これらは同時である必要はない。

【0055】

時刻ｔ_１８にＶＮＧＡＴＥ１信号が、Ｖｃｃ－Ｖｔｈ_{（ＭＰ２）}を超えると、第２ＰＭＯＳトランジスタＭＰ２がターンオフする。

【0056】

時刻ｔ_１６～ｔ_１８におけるトランジスタＭＰ１，ＭＰ２，ＭＮ３，ＭＮ１，ＭＮ２の状態変化によって、出力電圧Ｖ_ＯＵＴがハイからローへと遷移し、スイッチングトランジスタ１０２がターンオフする。

【0057】

このスイッチング回路１００では、出力ライン２０２（第２端子Ｔ２）の電圧Ｖ_ＯＵＴは、第１期間ｔ_１０～ｔ_１１において第１の傾きで上昇し、続く第２期間ｔ_１１～ｔ_１３において第１の傾きより大きい第２の傾きで上昇し、続く第３期間ｔ_１３～ｔ_１５において第２の傾きより小さい第３の傾きで上昇する。

【0058】

一例として第２期間の長さは、２００ｐｓ～８００ｐｓである。これに対して、第３期間の長さは、スイッチングトランジスタ１０２のゲート容量に応じて決まるものであり、典型的には１ｎｓ～５ｎｓである。

【0059】

スイッチング回路１００は、以下の状態を遷移する。
第１状態φ１： 時刻ｔ_１０より前の期間および時刻ｔ_１８より後の期間
第２状態φ２： 期間ｔ_１０～ｔ_１１
第３状態φ３： 期間ｔ_１１～ｔ_１３
第４状態φ４： 期間ｔ_１３～ｔ_１６
第５状態φ５： 期間ｔ_１６～ｔ_１７
第６状態φ６： 期間ｔ_１７～ｔ_１８

【0060】

図３は、第１状態φ１を示す図である。図３～図８において、破線は有効な電流経路を表す。第１状態φ１では、第１ＮＭＯＳトランジスタＭＮ１と第２ＮＭＯＳトランジスタＭＮ２がオン状態であり、スイッチングトランジスタ１０２のゲート容量を放電し、ゲート電圧を０Ｖに固定できる。

【0061】

図４は、第２状態φ２を示す図である。第２状態φ２では、第２ＰＭＯＳトランジスタＭＰ２と第２ＮＭＯＳトランジスタＭＮ２がオンである。第２ＰＭＯＳトランジスタＭＰ２の電流供給能力は低く、また第２ＮＭＯＳトランジスタＭＮ２が接地への貫通経路を形成しているため、ドライバ回路２００の駆動能力は低い。そのためスイッチングトランジスタ１０２のゲート容量への充電電流の量は少なく、出力電圧Ｖ_ＯＵＴを緩やかに上昇させることができる。

【0062】

図５は、第３状態φ３を示す図である。第３状態φ３では、電流供給能力の高い第３ＮＭＯＳトランジスタＭＮ３がオンとなる。第３ＮＭＯＳトランジスタＭＮ３の電流供給能力は、出力電圧Ｖ_ＯＵＴの上昇速度がリンギングを発生させない範囲において、なるべく大きく設計される。なお、第３状態φ３では、出力電圧Ｖ_ＯＵＴが、Ｖａ＝Ｖｃｃ－（Ｖｆ＋Ｖｔｈ_{（ＭＮ３）}）まで上昇すると、第３ＮＭＯＳトランジスタＭＮ３に電流が流れなくなる。

【0063】

図６は、第４状態φ４を示す図である。第４状態φ４では、第１ＰＭＯＳトランジスタＭＰ１、第２ＰＭＯＳトランジスタＭＰ２がオンである。この状態では、出力電圧Ｖ_ＯＵＴをハイ電圧Ｖｃｃに保つことができる。

【0064】

図７は、第５状態φ５を示す図である。第５状態φ５では、第２ＰＭＯＳトランジスタＭＰ２と第２ＮＭＯＳトランジスタＭＮ２に加えて、第２ＮＭＯＳトランジスタＭＮ２がオンとなる。第２ＮＭＯＳトランジスタＭＮ２の電流供給能力は低く、また第１ＰＭＯＳトランジスタＭＰ１および第２ＰＭＯＳトランジスタＭＰ２が電源ラインからの貫通経路を形成しているため、ドライバ回路２００の駆動能力は低い。そのためスイッチングトランジスタ１０２のゲート容量からの放電電流の量は少なく、出力電圧Ｖ_ＯＵＴを緩やかに低下させることができる。

【0065】

図８は、第６状態φ６を示す図である。第６状態φ６では、第１ＮＭＯＳトランジスタＭＮ１が追加でオンとなり、第１ＰＭＯＳトランジスタＭＰ１がオフとなる。その結果、出力電圧Ｖ_ＯＵＴは第５状態φ５よりも速い速度で低下させることができる。

【0066】

以上がドライバ回路２００の動作である。続いてその効果を説明する。

【0067】

・第１の効果
図９は、第１の課題を説明する図である。図９には、スイッチングトランジスタ１０２のターンオン動作中のドライバ回路２００Ｒの等価回路図が示される。ハイサイドトランジスタＭＨは、第１端子Ｔ１と第２端子Ｔ２の間に接続されるトランジスタ（またはトランジスタ群）を簡略化して示したものであり、ローサイドトランジスタＭＬは、第２端子Ｔ２と第３端子Ｔ３の間に接続されるトランジスタ（またはトランジスタ群）を簡略化して示したものである。

【0068】

スイッチングトランジスタ１０２をターンオンする際に、ハイサイドトランジスタＭＨがオンとなり、Ｌｐｃｂ１，Ｌｗｉｒｅ１，ＭＨ，Ｌｗｉｒｅ２，Ｌｐｃｂ２の経路で電流が流れ、スイッチングトランジスタ１０２のゲート容量Ｃｉｓｓに駆動電流Ｉ_ＯＵＴ（充電電流）が供給される。充電中に、駆動電流Ｉ_ＯＵＴが急峻に変化すると、ｄＩ_ＯＵＴ／ｄｔが大きくなるため、ワイヤーの寄生インダクタンスＬｗｉｒｅやプリント基板の配線の寄生インダクタンスＬｐｃｂに発生する起電力Ｌ×ｄＩ_ＯＵＴ／ｄｔが大きくなり、それが出力電圧Ｖ_ＯＵＴのリンギングをもたらす（課題１）。

【0069】

この課題１に関して、本実施形態では、スイッチングトランジスタ１０２をターンオン動作中において、スイッチングトランジスタ１０２のゲートにソースする駆動電流Ｉ_ＯＵＴを３段階で段階的に変化させている。これにより、駆動電流の変化速度ｄＩ_ＯＵＴ／ｄｔが小さくなり、出力電圧Ｖ_ＯＵＴのリンギングを抑制できる。

【0070】

・第２の効果
図１０は、第２の課題を説明する図である。図１０の左には、スイッチングトランジスタ１０２をターンオンするときのドライバ回路２００Ｒが、図１０の右には、スイッチングトランジスタ１０２をターンオフするときのドライバ回路２００Ｒが示される。

【0071】

図１０の左に示す様に、ターンオン動作中は、ハイサイドトランジスタＭＨがオン、ローサイドトランジスタＭＬがオフであり、スイッチングトランジスタ１０２のゲートに充電電流Ｉ_ＯＵＴが供給される。

【0072】

スイッチングトランジスタ１０２を、オン時間が非常に短い状態（すなわちデューティサイクルが小さい状態）でスイッチングさせる場合、図１０の充電電流が流れている状態で、ハイサイドトランジスタＭＨがオフ、ローサイドトランジスタＭＬがローである放電状態へと遷移する。Ｌｐｃｂ１，Ｌｗｉｒｅ１に流れていた電流Ｉ_ＣＨＧが遮断されてゼロとなるため、ｄＩ_ＣＨＧ／ｄｔが大きくなり、（Ｌｐｃｂ１＋Ｌｗｉｒｅ１）×ｄＩ_ＣＨＧ／ｄｔの逆起電力を発生させる。この逆起電力によって、第１端子Ｔ１の電源電圧Ｖｃｃにリンギングが発生する（課題２）。

【0073】

本実施形態では、スイッチングトランジスタ１０２のオン時間が短い状況では、第２状態φ２～第４状態φ４のいずれかの状態から、第４状態φ４、第５状態φ５に遷移することとなる。上述のように、第４状態φ４、第５状態φ５では、第１ＰＭＯＳトランジスタＭＰ１、第２ＰＭＯＳトランジスタＭＰ２の少なくとも一方がオンであるため、図１０の寄生インダクタンスＬｐｃｂ１＋Ｌｗｉｒｅ１に流れる電流Ｉ_ＣＨＧは、第１ＰＭＯＳトランジスタＭＰ１や第２ＰＭＯＳトランジスタＭＰ２に流れ続けることができる。ｄＩ_ＣＨＧ／ｄｔを小さくすることができ、逆起電力が小さくなるため、電源電圧Ｖｃｃのリンギングを抑制できる。

【0074】

・第３の効果
第３の効果は、レベルシフト素子２１０を省略した比較技術との対比によって明確となる。レベルシフト素子２１０を省略した場合、第３状態φ３における出力電圧Ｖ_ＯＵＴの到達点Ｖａ’は、
Ｖａ’＝Ｖｃｃ－Ｖｔｈ_{（ＭＮ３）}
となる。第３ＮＭＯＳトランジスタＭＮ３のしきい値電圧Ｖｔｈ_{（ＭＮ３）}が小さい場合（たとえば０．８Ｖ）、到達点Ｖａ’が電源電圧Ｖｃｃと非常に近くなってしまう。

【0075】

実施形態では、第３ＮＭＯＳトランジスタＭＮ３と直列にレベルシフト素子２１０を挿入することで、到達点Ｖａは、比較技術に比べて、レベルシフト素子２１０の電圧ΔＶだけ低くなる。これにより、第３状態φ３における出力電圧Ｖ_ＯＵＴの上昇速度を速めても、リンギングが発生しにくくなる。

【0076】

図１１は、一実施例に係る制御回路２２０Ａを備えるドライバ回路２００Ａの回路図である。制御回路２２０Ａは、インバータおよびバッファの組み合わせで構成される。

【0077】

入力バッファ２３２は入力信号ＩＮを受ける。インバータ２３３は、入力バッファ２３２の出力を反転する。第１出力インバータ２２２は、インバータ２３３の出力を反転し、ＶＰＧＡＴＥ信号として出力する。第１出力インバータ２２２のＰＭＯＳトランジスタのオン抵抗とＮＭＯＳトランジスタのオン抵抗は、実質的に等しい。これにより、ＶＰＧＡＴＥ信号の上りのスロープと下りのスロープは同程度となる。なお、オン抵抗は、ＭＯＳＦＥＴのサイズＷ／Ｌ（ゲート幅／ゲート長）をパラメータとして設計される。

【0078】

インバータ２３４は、入力バッファ２３２の出力を反転する。第２出力インバータ２２４は、インバータ２３４の出力を反転し、ＶＮＧＡＴＥ１信号として出力する。第２出力インバータ２２４のＰＭＯＳトランジスタのオン抵抗は、第１出力インバータ２２２のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタのオン抵抗と実質的に等しい。また第２出力インバータ２２４のＮＭＯＳトランジスタのオン抵抗は、第２出力インバータ２２４のＰＭＯＳトランジスタのオン抵抗よりも低い。これにより、ＶＮＧＡＴＥ１信号は、立ち下がりが急峻となり、また立ち上がりは、ＶＰＧＡＴＥ信号の立ち上がりと同程度の速度となる。

【0079】

インバータ２３５および２３６はバッファ２３７を構成しており、入力バッファ２３２の出力を遅延する。第３出力インバータ２２６は、インバータ２３６の出力を反転し、ＶＮＧＡＴＥ２信号として出力する。第３出力インバータ２２６のＰＭＯＳトランジスタのオン抵抗およびＮＭＯＳトランジスタのオン抵抗は、いずれも低く設計されている。これにより、ＶＮＧＡＴＥ２信号は、立ち下がりおよび立ち下がりが急峻となる。また２個のインバータ２３５，２３６を含むバッファ２３７によって他の経路より遅延が大きくなるため、図２に示す様に、ＶＮＧＡＴＥ２信号の立ち上がりは、入力信号ＩＮに対してτ_１、遅れることとなる。

【0080】

その限りでないが、図１０においてＲｏｎ大と記載されている複数のＭＯＳトランジスタのオン抵抗は実質的に等しくてよく、Ｒｏｎ小と記載されている複数のＭＯＳトランジスタのオン抵抗は実質的に等しくてもよい。

【0081】

図１１の制御回路２２０Ａによれば、図２に示すようなＶＰＧＡＴＥ信号、ＶＮＧＡＴＥ１信号、ＶＮＧＡＴＥ２信号を生成でき、トランジスタＭＰ１，ＭＰ２，ＭＮ３およびトランジスタＭＮ１，ＭＮ２を制御できる。

【0082】

(用途)
続いてドライバ回路２００の用途を説明する。

【0083】

図１２は、発光装置４００の回路図である。発光装置４００は、半導体レーザ４０２と、半導体レーザ４０２を駆動するレーザドライバ回路３００を備える。レーザドライバ回路３００は、ＧａＮ ＨＥＭＴである駆動トランジスタ３０２と、ゲートドライバ回路３１０と、を備える。駆動トランジスタ３０２は上述のスイッチングトランジスタ１０２に対応しており、ゲートドライバ回路３１０は、上述のドライバ回路２００を備える。

【0084】

ドライバ回路２００を利用することにより、リンギングを抑えながら、駆動トランジスタ３０２を高速にスイッチングすることができるため、半導体レーザ４０２をｎｓオーダーのパルス幅でパルス発光させることが可能となる。

【0085】

図１３は、ＤＣ／ＤＣコンバータ５００の回路図である。ＤＣ／ＤＣコンバータ５００は、昇圧コンバータであり、ローサイドトランジスタ５０２、インダクタＬ１、整流素子５０４、出力キャパシタＣ１およびコントローラ回路６００を備える。ローサイドトランジスタ５０２は上述のスイッチングトランジスタ１０２に対応する。

【0086】

コントローラ回路６００は、フィードバック回路６１０およびドライバ回路２００を備える。フィードバック回路６１０は、ＤＣ／ＤＣコンバータ５００の出力に応じたフィードバック信号Ｖ_ＦＢがその目標レベルに近づくように、パルス変調信号Ｓｐのデューティサイクルあるいは周波数をフィードバック制御する。ドライバ回路２００は、パルス変調信号Ｓｐを入力信号ＩＮとして受け、ローサイドトランジスタ５０２を駆動する。なお整流素子５０４は、ダイオードでなく、同期整流トランジスタであってもよい。

【0087】

ドライバ回路２００は、昇圧コンバータに限らず、その他のコンバータやインバータを構成するＧａＮ ＨＥＭＴの駆動に利用できる。

【0088】

（変形例）
上述した実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なことが当業者に理解される。以下、こうした変形例について説明する。

【0089】

（変形例１）
レベルシフト素子２１０は、ダイオードに限定されず、第３ＮＭＯＳトランジスタＭＮ３と同期してスイッチング可能なＭＯＳトランジスタであってもよい。

【0090】

（変形例２）
図２の波形図では、第１ＰＭＯＳトランジスタＭＰ１がターンオンするタイミングｔ_１２が、出力電圧Ｖ_ＯＵＴが電圧Ｖａに到達する時刻ｔ_１３よりも前であるが、本開示はそれに限定されない。出力電圧Ｖ_ＯＵＴが変化する速度は、第２端子Ｔ２に接続されるゲート容量Ｃｉｓｓによって決まるため、ゲート容量Ｃｉｓｓが小さい場合には、ｔ_１２とｔ_１３のタイミングは入れ替わる。

【0091】

（変形例３）
図１１の制御回路２２０Ａの構成は例示であり、当業者によれば、さまざまな変形例が本開示に含まれることが理解される。たとえば図１１では、インバータのＰＭＯＳトランジスタとＮＭＯＳトランジスタのオン抵抗を異ならしめることにより、ＶＰＧＡＴＥ信号およびＶＮＧＡＴＥ信号のスロープを設計したが、本開示はそれに限定されない。たとえば、ＰＭＯＳトランジスタと直列に抵抗を挿入することで立ち上がりのスロープを調節してもよいし、ＮＭＯＳトランジスタと直列に抵抗を挿入することで立ち下がりのスロープを調節してもよい。

【0092】

実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

【0093】

(付記)
本明細書には以下の技術が開示される。

【0094】

（項目１）
ＧａＮ－ＨＥＭＴ（高電子移動度トランジスタ）であるスイッチングトランジスタを駆動するドライバ回路であって、
前記スイッチングトランジスタのゲートと接続される出力ラインと、
前記スイッチングトランジスタのソースと接続されるローサイドラインと、
ハイサイドラインと、
前記ハイサイドラインと前記出力ラインの間に接続され、ゲートにＰゲート信号を受ける第１ＰＭＯＳトランジスタと、
前記出力ラインと前記ローサイドラインの間に接続され、ゲートに第１Ｎゲート信号を受ける第１ＮＭＯＳトランジスタと、
前記ハイサイドラインと前記出力ラインの間に接続され、ゲートに前記第１Ｎゲート信号を受ける第２ＰＭＯＳトランジスタと、
前記出力ラインと前記ローサイドラインの間に接続され、ゲートに前記Ｐゲート信号を受ける第２ＮＭＯＳトランジスタと、
前記ハイサイドラインと前記出力ラインの間に接続され、ゲートに第２Ｎゲート信号を受ける第３ＮＭＯＳトランジスタと、
前記Ｐゲート信号、前記第１Ｎゲート信号および前記第２Ｎゲート信号を生成する制御回路と、
を備える、ドライバ回路。

【0095】

（項目２）
前記スイッチングトランジスタのターンオン動作において、
前記第１Ｎゲート信号がローに遷移し、続いて前記第２Ｎゲート信号がハイに遷移し、続いて前記Ｐゲート信号が、前記第１Ｎゲート信号および前記第２Ｎゲート信号の遷移よりも緩やかにローに遷移する、項目１に記載のドライバ回路。

【0096】

（項目３）
前記スイッチングトランジスタのターンオフ動作において、
前記Ｐゲート信号が緩やかにハイに遷移し、続いて前記第２Ｎゲート信号がローに遷移するとともに前記第１Ｎゲート信号が緩やかにハイに遷移する、項目１または２に記載のドライバ回路。

【0097】

（項目４）
前記ハイサイドラインと前記出力ラインの間に、前記第３ＮＭＯＳトランジスタと直列に接続されたレベルシフト素子をさらに備える、項目１から３のいずれかに記載のドライバ回路。

【0098】

（項目５）
前記レベルシフト素子はダイオードを含む、項目４に記載のドライバ回路。

【0099】

（項目６）
前記レベルシフト素子は、前記第３ＮＭＯＳトランジスタと同期してスイッチング可能なＭＯＳトランジスタである、項目４に記載のドライバ回路。

【0100】

（項目７）
前記制御回路は、
出力が前記第１ＰＭＯＳトランジスタのゲートおよび前記第２ＮＭＯＳトランジスタのゲートと接続され、前記Ｐゲート信号を出力する第１出力インバータと、
出力が前記第１ＮＭＯＳトランジスタのゲートおよび前記第２ＰＭＯＳトランジスタのゲートと接続され、前記第１Ｎゲート信号を出力する第２出力インバータと、
出力が前記第３ＮＭＯＳトランジスタのゲートと接続され、前記第２Ｎゲート信号を出力する第３出力インバータと、
を含み、
前記第２出力インバータのＰＭＯＳトランジスタのオン抵抗は、前記第２出力インバータのＮＭＯＳトランジスタのオン抵抗よりも大きい、項目１から６のいずれかに記載のドライバ回路。

【0101】

（項目８）
前記第１出力インバータのＮＭＯＳトランジスタのオン抵抗は、前記第２出力インバータの前記ＮＭＯＳトランジスタのオン抵抗よりも大きい、項目７に記載のドライバ回路。

【0102】

（項目９）
前記第３出力インバータのＰＭＯＳトランジスタのオン抵抗は、前記第２出力インバータの前記ＰＭＯＳトランジスタのオン抵抗よりも小さく、前記第３出力インバータのＮＭＯＳトランジスタのオン抵抗は、前記第１出力インバータの前記ＮＭＯＳトランジスタのオン抵抗よりも小さい、項目８に記載のドライバ回路。

【0103】

（項目１０）
前記スイッチングトランジスタのターンオン動作において、
前記出力ラインの電圧は、第１期間において第１の傾きで上昇し、続く第２期間において前記第１の傾きより大きい第２の傾きで上昇し、続く第３期間において前記第２の傾きより小さい第３の傾きで上昇する、項目１から９のいずれかに記載のドライバ回路。

【0104】

（項目１１）
前記第２期間の長さは、２００ｐｓ～８００ｐｓである、項目１０に記載のドライバ回路。

【0105】

（項目１２）
前記第３期間の長さは、１ｎｓ～５ｎｓである、項目１０または１１に記載のドライバ回路。

【0106】

（項目１３）
ひとつの半導体基板に一体集積化される、項目１から１２のいずれかに記載のドライバ回路。

【0107】

（項目１４）
項目１から１３のいずれかに記載のドライバ回路を備える、レーザドライバ回路。

【0108】

（項目１５）
項目１から１３のいずれかに記載のドライバ回路を備える、コンバータのコントローラ回路。

【符号の説明】

【0109】

１００ スイッチング回路
１０２ スイッチングトランジスタ
２００ ドライバ回路
２０２ 出力ライン
２０４ ハイサイドライン
２０６ ローサイドライン
ＭＮ１ 第１ＮＭＯＳトランジスタ
ＭＮ２ 第２ＮＭＯＳトランジスタ
ＭＮ３ 第３ＮＭＯＳトランジスタ
ＭＰ１ 第１ＰＭＯＳトランジスタ
ＭＰ２ 第２ＰＭＯＳトランジスタ
２１０ レベルシフト素子
２２０ 制御回路
２２２ 第１出力インバータ
２２４ 第２出力インバータ
２２６ 第３出力インバータ
Ｔ１ 第１端子
Ｔ２ 第２端子
Ｔ３ 第３端子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】