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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024119598
(43)【公開日】2024-09-03
(54)【発明の名称】デジタルフィルタおよびΔΣ型Ａ／Ｄコンバータ
(51)【国際特許分類】
H03M 3/02 20060101AFI20240827BHJP
【ＦＩ】
H03M3/02
【審査請求】未請求
【請求項の数】6
【出願形態】ＯＬ
(21)【出願番号】P 2023026607
(22)【出願日】2023-02-22
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】100105924
【弁理士】
【氏名又は名称】森下 賢樹
(74)【代理人】
【識別番号】100133215
【弁理士】
【氏名又は名称】真家 大樹
(72)【発明者】
【氏名】伊藤 謹司
【テーマコード（参考）】
5J064
【Ｆターム（参考）】
5J064AA03
5J064BA03
5J064BA06
5J064BC06
5J064BC07
5J064BC08
5J064BC10
5J064BC12
5J064BC15
5J064BC16
5J064BC25
(57)【要約】
【課題】より速くデジタル信号をフィルタリングできるデジタルフィルタを実現するための技術を提供する。
【解決手段】デジタルフィルタ２０は、デジタル信号Ｓｉｎをフィルタリングし、デジタルの出力信号Ｄｏｕｔを生成する。デジタルフィルタ２０は、複数の第１遅延器を含むＦＩＲフィルタを有する、デジタル信号Ｓｉｎをフィルタリングする第１フィルタ２００と、デジタル信号Ｓｉｎおよび第１フィルタ２００がデジタル信号Ｓｉｎをフィルタリングして得た信号のいずれかの信号を選択する選択部３０と、第１遅延器より多い複数の第２遅延器を含む少なくとも１つのＦＩＲフィルタを有し、選択部３０によって選択された信号に基づいてデジタルの出力信号を生成する第２フィルタ２２０と、を備える。
【選択図】図３
【解決手段】デジタルフィルタ２０は、デジタル信号Ｓｉｎをフィルタリングし、デジタルの出力信号Ｄｏｕｔを生成する。デジタルフィルタ２０は、複数の第１遅延器を含むＦＩＲフィルタを有する、デジタル信号Ｓｉｎをフィルタリングする第１フィルタ２００と、デジタル信号Ｓｉｎおよび第１フィルタ２００がデジタル信号Ｓｉｎをフィルタリングして得た信号のいずれかの信号を選択する選択部３０と、第１遅延器より多い複数の第２遅延器を含む少なくとも１つのＦＩＲフィルタを有し、選択部３０によって選択された信号に基づいてデジタルの出力信号を生成する第２フィルタ２２０と、を備える。
【選択図】図３
【特許請求の範囲】
【請求項1】
デジタル信号をフィルタリングし、デジタルの出力信号を生成するデジタルフィルタであって、
複数の第１遅延器を含むＦＩＲフィルタを有する、前記デジタル信号をフィルタリングする第１フィルタと、
前記デジタル信号および前記第１フィルタが前記デジタル信号をフィルタリングして得た信号のいずれかの信号を選択する選択部と、
前記第１遅延器より多い複数の第２遅延器を含む少なくとも１つのＦＩＲフィルタを有し、前記選択部によって選択された信号に基づいて前記デジタルの出力信号を生成する第２フィルタと、を備える、
デジタルフィルタ。
複数の第１遅延器を含むＦＩＲフィルタを有する、前記デジタル信号をフィルタリングする第１フィルタと、
前記デジタル信号および前記第１フィルタが前記デジタル信号をフィルタリングして得た信号のいずれかの信号を選択する選択部と、
前記第１遅延器より多い複数の第２遅延器を含む少なくとも１つのＦＩＲフィルタを有し、前記選択部によって選択された信号に基づいて前記デジタルの出力信号を生成する第２フィルタと、を備える、
デジタルフィルタ。
【請求項2】
前記第２遅延器のそれぞれは、前記選択部によって選択された信号が入力されるように配置される、
請求項１に記載のデジタルフィルタ。
請求項１に記載のデジタルフィルタ。
【請求項3】
前記第２フィルタは、複数段のＦＩＲフィルタを有し、
前記第１フィルタは、前記第２フィルタが有する１段目のＦＩＲフィルタを構成する、
請求項１に記載のデジタルフィルタ。
前記第１フィルタは、前記第２フィルタが有する１段目のＦＩＲフィルタを構成する、
請求項１に記載のデジタルフィルタ。
【請求項4】
アナログ信号をオーバーサンプリングし、前記デジタル信号を生成するΔΣ変調器と、
請求項１に記載のデジタルフィルタと、を備える、
ΔΣ型Ａ／Ｄコンバータ。
請求項１に記載のデジタルフィルタと、を備える、
ΔΣ型Ａ／Ｄコンバータ。
【請求項5】
前記アナログ信号を切り替える切り替え部をさらに備え、
前記選択部は、前記アナログ信号の切り替わりに際して、前記第１フィルタが前記デジタル信号をフィルタリングして得た信号を選択する、
請求項４に記載のΔΣ型Ａ／Ｄコンバータ。
前記選択部は、前記アナログ信号の切り替わりに際して、前記第１フィルタが前記デジタル信号をフィルタリングして得た信号を選択する、
請求項４に記載のΔΣ型Ａ／Ｄコンバータ。
【請求項6】
前記デジタルフィルタは、前記切り替え部によって前記アナログ信号が切り替えられてから所定時間が経過したことに応じて、前記デジタル信号のフィルタリングを開始する、
請求項５に記載のΔΣ型Ａ／Ｄコンバータ。
請求項５に記載のΔΣ型Ａ／Ｄコンバータ。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、デジタルフィルタおよびΔΣ型Ａ／Ｄコンバータに関する。
【背景技術】
【0002】
オーディオ信号処理などにおいて、ΔΣ変調を利用したＡ／Ｄコンバータ（以下、「ΔΣ型Ａ／Ｄコンバータ」ともいう。）が広く利用されている（特許文献１，２を参照）。ΔΣ型Ａ／Ｄコンバータは、アナログの入力信号をオーバーサンプリングし、オーバーサンプリングした結果をデジタルフィルタで平滑化してデジタルの出力信号を生成する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１４－１７１０３５号公報
【特許文献2】特開２０１７－２０８６６７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、ΔΣ型Ａ／Ｄコンバータに入力されるアナログの入力信号が切り替わる場合、デジタルフィルタの反応速度が遅いと、アナログの入力信号が切り替わる際に、適切にアナログの入力信号をＡ／Ｄ変換することが難しくなる。
【0005】
本開示はこうした状況に鑑みてなされたものであり、その例示的な目的の一つは、より速くデジタル信号をフィルタリングできるデジタルフィルタを実現するための技術を提供することにある。
【課題を解決するための手段】
【0006】
本開示のある態様のデジタルフィルタは、デジタル信号をフィルタリングし、デジタルの出力信号を生成するデジタルフィルタである。デジタルフィルタは、複数の第１遅延器を含むＦＩＲフィルタを有する、デジタル信号をフィルタリングする第１フィルタと、デジタル信号および第１フィルタがデジタル信号をフィルタリングして得た信号のいずれかの信号を選択する選択部と、第１遅延器より多い複数の第２遅延器を含む少なくとも１つのＦＩＲフィルタを有し、選択部によって選択された信号に基づいてデジタルの出力信号を生成する第２フィルタと、を備える。
【0007】
本開示の別の態様は、ΔΣ型Ａ／Ｄコンバータである。ΔΣ型Ａ／Ｄコンバータは、アナログ信号をオーバーサンプリングし、デジタル信号を生成するΔΣ変調器と、上記デジタルフィルタと、を備える。
【0008】
なお、以上の構成要素の任意の組合せ、本開示の表現を方法、装置、システムなどの間で変換したものもまた、本開示の態様として有効である。
【発明の効果】
【0009】
本開示によれば、より速くデジタル信号をフィルタリングできるデジタルフィルタを実現するための技術を提供できる。
【図面の簡単な説明】
【0010】
【発明を実施するための形態】
【0011】
（概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【0012】
一実施形態に係るデジタルフィルタは、デジタル信号をフィルタリングし、デジタルの出力信号を生成する。デジタルフィルタは、複数の第１遅延器を含むＦＩＲフィルタを有する、デジタル信号をフィルタリングする第１フィルタと、デジタル信号および第１フィルタがデジタル信号をフィルタリングして得た信号のいずれかの信号を選択する選択部と、第１遅延器より多い複数の第２遅延器を含む少なくとも１つのＦＩＲフィルタを有し、選択部によって選択された信号に基づいてデジタルの出力信号を生成する第２フィルタと、を備える。
【0013】
この構成によれば、より速くデジタル信号をフィルタリングすることが可能となる。
【0014】
一実施形態において、第２遅延器のそれぞれは、選択部によって選択された信号が入力されるように配置されてよい。
【0015】
一実施形態において、第２フィルタは、複数段のＦＩＲフィルタを有してよい。第１フィルタは、第２フィルタが有する１段目のＦＩＲフィルタを構成してよい。
【0016】
一実施形態に係るΔΣ型Ａ／Ｄコンバータは、アナログ信号をオーバーサンプリングし、デジタル信号を生成するΔΣ変調器と、上記デジタルフィルタと、を備える。
【0017】
一実施形態において、ΔΣ型Ａ／Ｄコンバータは、アナログ信号を切り替える切り替え部をさらに備えてよい。選択部は、アナログ信号の切り替わりに際して、第１フィルタがデジタル信号をフィルタリングして得た信号を選択してよい。
【0018】
一実施形態において、デジタルフィルタは、切り替え部によってアナログ信号が切り替えられてから所定時間が経過したことに応じて、デジタル信号のフィルタリングを開始してよい。
【0019】
（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
【0020】
（第１実施形態）
図１は、第１実施形態に係るΔΣ型Ａ／Ｄコンバータ１を示すブロック図である。ΔΣ型Ａ／Ｄコンバータ１は、ｍ個（ｍ：２以上の整数）のアナログ信号Ａｉｎ１～Ａｉｎｍから１つのアナログ信号を選択し、選択したアナログ信号Ａｉｎをデジタルの出力信号Ｄｏｕｔに変換する。ΔΣ型Ａ／Ｄコンバータ１は、主として、マルチプレクサ１０（切り替え部）、アナログ部１１（「ΔΣ変調器」ともいう。）、デジタルフィルタ２０および制御部３０を備える。
図１は、第１実施形態に係るΔΣ型Ａ／Ｄコンバータ１を示すブロック図である。ΔΣ型Ａ／Ｄコンバータ１は、ｍ個（ｍ：２以上の整数）のアナログ信号Ａｉｎ１～Ａｉｎｍから１つのアナログ信号を選択し、選択したアナログ信号Ａｉｎをデジタルの出力信号Ｄｏｕｔに変換する。ΔΣ型Ａ／Ｄコンバータ１は、主として、マルチプレクサ１０（切り替え部）、アナログ部１１（「ΔΣ変調器」ともいう。）、デジタルフィルタ２０および制御部３０を備える。
【0021】
マルチプレクサ１０は、アナログ部１１にアナログ信号Ａｉｎを入力するものであり、そのアナログ信号Ａｉｎ切り替えるように構成される。具体的には、マルチプレクサ１０は、制御部３０からの信号Ｓｃｈに基づいて、ｍ個のアナログ信号Ａｉｎ１～Ａｉｎｍから１つのアナログ信号を選択し、選択したアナログ信号Ａｉｎをアナログ部１１に入力する。アナログ部１１は、アナログ信号Ａｉｎをオーバーサンプリングし、デジタル信号Ｓｉｎを生成する。本実施形態に係るアナログ部１１の構成は、図２を参照して後述する。
【0022】
デジタルフィルタ２０は、アナログ部１１が生成したデジタル信号Ｓｉｎをフィルタリング（平滑化）し、デジタルの出力信号Ｄｏｕｔを生成する。本実施形態に係るデジタルフィルタ２０の構成は、図３を参照して後述する。
【0023】
制御部３０は、マルチプレクサ１０およびデジタルフィルタ２０の動作を制御するために、各種の信号を伝送する。たとえば、制御部３０は、マルチプレクサ１０が選択するアナログ信号を指定するための信号Ｓｃｈをマルチプレクサ１０に伝送してよい。また、制御部３０は、デジタルフィルタ２０の動作を指示するための信号Ｓｃｏｎをデジタルフィルタ２０に伝送してよい。信号Ｓｃｏｎは、たとえば、デジタルフィルタ２０がフィルタリングを開始するタイミングを指示する信号、およびデジタルフィルタ２０がフィルタリングに用いる信号を指示する信号を含んでよい。制御部３０は、必要に応じて、ＣＰＵ（Central Processing Unit）、ＲＡＭ（Random Access Memory）およびＲＯＭ（Read Only Memory）を有してよい。
【0024】
図２は、第１実施形態に係るアナログ部１１のブロック図である。本実施形態に係るアナログ部１１は、積分回路１２、量子化器１４およびＤ／Ａコンバータ１６を備える。アナログ部１１の各構成要素は、図示しない回路によって生成されるクロック信号に基づいて動作してよい。
【0025】
Ｄ／Ａコンバータ１６は、アナログ部１１が生成するデジタル信号Ｓｉｎをアナログの帰還信号Ｓｆｂに変換する。
【0026】
積分回路１２は、アナログ信号Ａｉｎに応じた信号と帰還信号Ｓｆｂに応じた信号との差分に応じた信号を積分する。積分回路１２は、直列に接続された複数の積分器（具体的には、１段目の積分器１２１、２段目の積分器１２２、３段目の積分器１２３）、係数回路ＣＯａ１～ＣＯａ３，ＣＯｂ４および加算器ＡＤＤ４を有する。なお、積分回路１２の回路構成は、図２に示す構成に限定されるものではなく、当業者には各種の変形例が存在することが理解される。たとえば、本実施形態に係る積分回路１２の次数が３次である例を説明するが、積分回路１２の次数は、２次であってよいし、４次以上であってよい。
【0027】
１段目の積分器１２１は、入力信号Ａｉｎに応じた信号Ａｉｎ’と、帰還信号Ｓｆｂに応じた信号Ｓｆｂ’の差分に応じた信号Ｓａｄ１を生成する。１段目の積分器１２１は、係数回路ＣＯｂ１，ＣＯｃ１、加算器ＡＤＤ１および遅延器ＤＥ１を有する。係数回路ＣＯｂ１は、入力信号Ａｉｎに係数ｂ１を乗じ、信号Ａｉｎ’（＝ｂ１×Ｓｉｎ）を生成する。係数回路ＣＯｃ１は、帰還信号Ｓｆｂに係数－ｃ１を乗じ、信号Ｓｆｂ’（＝－ｃ１×Ｓｆｂ）を生成する。加算器ＡＤＤ１は、信号Ａｉｎ’、信号Ｓｆｂ’および１段目の積分器１２１の出力信号Ｓｄｅ１を加算して、
Ｓａｄ１＝ｂ１×Ｓｉｎ－ｃ１×Ｓｆｂ＋Ｓｄｅ１
で表される信号Ｓａｄ１を生成する。遅延器ＤＥ１は、加算器ＡＤＤ１が生成した信号Ｓａ１を遅延させ、出力信号Ｓｄｅ１を生成する。
Ｓａｄ１＝ｂ１×Ｓｉｎ－ｃ１×Ｓｆｂ＋Ｓｄｅ１
で表される信号Ｓａｄ１を生成する。遅延器ＤＥ１は、加算器ＡＤＤ１が生成した信号Ｓａ１を遅延させ、出力信号Ｓｄｅ１を生成する。
【0028】
２段目の積分器１２２は、係数回路ＣＯｂ２，ＣＯｃ２，ＣＯｇ１、加算器ＡＤＤ２および遅延器ＤＥ２を有する。係数回路ＣＯｂ２は、入力信号Ａｉｎに係数ｂ２を乗じた信号（＝ｂ２×Ａｉｎ）を生成する。係数回路ＣＯｃ２は、１段目の積分器１２１の出力信号Ｓｄｅ１に係数ｃ２を乗じた信号（＝ｃ２×Ｓｄｅ１）を生成する。係数回路ｇ１は、３段目の積分器１２３の出力信号Ｓｄｅ３に係数－ｇ１を乗じた信号（＝－ｇ１×Ｓｄｅ３）を生成する。加算器ＡＤＤ２は、係数回路ＣＯｂ２，ＣＯｃ２，ＣＯｇ１が生成した信号および２段目の積分器１２２の出力信号Ｓｄｅ２を加算して、
Ｓａｄ２＝ｂ２×Ａｉｎ＋ｃ２×Ｓｄｅ１＋Ｓｄｅ２－ｇ１×Ｓｄｅ３
で表される信号Ｓａｄ２を生成する。遅延器ＤＥ２は、Ｓａｄ２を遅延させた出力信号Ｓｄｅ２を生成する。
Ｓａｄ２＝ｂ２×Ａｉｎ＋ｃ２×Ｓｄｅ１＋Ｓｄｅ２－ｇ１×Ｓｄｅ３
で表される信号Ｓａｄ２を生成する。遅延器ＤＥ２は、Ｓａｄ２を遅延させた出力信号Ｓｄｅ２を生成する。
【0029】
３段目の積分器１２３は、係数回路ＣＯｂ３，ＣＯｃ３、加算器ＡＤＤ３および遅延器ＤＥ３を有する。係数回路ＣＯｂ３は、入力信号Ａｉｎに係数ｂ３を乗じた信号（＝ｂ３×Ａｉｎ）を生成する。係数回路ＣＯｃ３は、２段目の積分器１２２の出力信号Ｓｄｅ２に係数ｃ３を乗じた信号（＝ｃ３×Ｓｄｅ２）を生成する。加算器ＡＤＤ３は、係数回路ＣＯｂ３，ＣＯｃ３が生成した信号および３段目の積分器１２３の出力信号Ｓｄｅ３を加算して、
Ｓａｄ３＝ｂ３×Ａｉｎ＋ｃ３×Ｓｄｅ２＋Ｓｄｅ３
で表される信号Ｓａｄ３を生成する。遅延器ＤＥ３は、信号Ｓａｄ３を遅延させた出力信号Ｓｄｅ３を生成する。
Ｓａｄ３＝ｂ３×Ａｉｎ＋ｃ３×Ｓｄｅ２＋Ｓｄｅ３
で表される信号Ｓａｄ３を生成する。遅延器ＤＥ３は、信号Ｓａｄ３を遅延させた出力信号Ｓｄｅ３を生成する。
【0030】
係数回路ＣＯｂ４は、入力信号Ａｉｎに係数ｂ４を乗じた信号（＝ｂ４×Ａｉｎ）を生成する。係数回路ＣＯａ１は、１段目の積分器１２１の出力信号Ｓｄｅ１に係数ａ１を乗じた信号（＝ａ１×Ｓｄｅ１）を生成する。係数回路ＣＯａ２は、２段目の積分器１２２の出力信号Ｓｄｅ２に係数ａ２を乗じた信号（＝ａ２×Ｓｄｅ２）を生成する。係数回路ＣＯａ３は、３段目の積分器１２３の出力信号Ｓｄｅ３に係数ａ３を乗じた信号（＝ａ３×Ｓｄｅ３）を生成する。加算器ＡＤＤ４は、係数回路ＣＯａ１～ＣＯａ３，ＣＯｂ４が生成した信号を加算して、
Ｓａｄ４＝ｂ４×Ａｉｎ＋ａ１×Ｓｄｅ１＋ａ２×Ｓｄｅ２＋ａ３×Ｓｄｅ３
で表される出力信号Ｓａｄ４を生成し、この出力信号Ｓａｄ４を積分回路１２の出力信号として量子化器１４に入力する。
Ｓａｄ４＝ｂ４×Ａｉｎ＋ａ１×Ｓｄｅ１＋ａ２×Ｓｄｅ２＋ａ３×Ｓｄｅ３
で表される出力信号Ｓａｄ４を生成し、この出力信号Ｓａｄ４を積分回路１２の出力信号として量子化器１４に入力する。
【0031】
量子化器１４は、積分回路１２の出力信号Ｓａｄ４を量子化し、デジタル信号Ｓｉｎを生成する。
【0032】
図３は、第１実施形態に係るデジタルフィルタ２０のブロック図である。デジタルフィルタ２０は、デジタル信号Ｓｉｎをフィルタリングし、デジタルの出力信号Ｄｏｕｔを生成する。デジタルフィルタ２０は、主として第１フィルタ２００および第２フィルタ２２０を備える。デジタルフィルタ２０の各構成要素は、図示しない回路によって生成されるクロック信号に基づいて動作してよい。
【0033】
第１フィルタ２００（「高速応答用フィルタ」ともいう。）は、デジタル信号Ｓｉｎをフィルタリングし、信号Ｓ１を生成する。本実施形態に係る第１フィルタ２００は、４次のＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フィルタとして機能し、より具体的には、４つの遅延器Ｄ１～Ｄ４、係数回路Ｃｆ１～Ｃｆ５および加算器Ａ１～Ａ４を有する。なお、第１フィルタ２００の構成は、図３に示される構成に限定されるものではなく、たとえば、第１フィルタ２００は、２次、３次または５次以上のＦＩＲフィルタであってよい。
【0034】
遅延器Ｄ１～Ｄ４のそれぞれは、デジタル信号Ｓｉｎまたは前段の遅延器から入力される信号を遅延させ、信号Ｓｄ１～Ｓｄ４のそれぞれを生成する。たとえば、遅延器Ｄ１は、デジタル信号Ｓｉｎを遅延させ、信号Ｓｄ１を生成する。遅延器Ｄ２は、信号Ｓｄ１を遅延させ、信号Ｓｄ２を生成する。遅延器Ｄ３は、信号Ｓｄ２を遅延させ、信号Ｓｄ３を生成する。遅延器Ｄ４は、信号Ｓｄ３を遅延させ、信号Ｓｄ４を生成する。なお、本実施形態では、第１フィルタ２００が有する遅延器の数が４つである例を説明するが、遅延器の数は、２つ、３つまたは５つ以上であってよい。係数回路および加算器の数および配置は、遅延器の数に応じて適宜調整されてよい。
【0035】
係数回路Ｃｆ１～Ｃｆ５はそれぞれ、入力される信号に係数ｆ１～ｆ５のそれぞれを乗じる。係数回路Ｃｆ１は、デジタル信号Ｓｉｎに係数ｆ１を乗じる。係数回路Ｃｆ２は、信号Ｓｄ１に係数ｆ２を乗じる。係数回路Ｃｆ３は、信号Ｓｄ２に係数ｆ３を乗じる。係数回路Ｃｆ４は、信号Ｓｄ３に係数ｆ４を乗じる。係数回路Ｃｆ５は、信号Ｓｄ４に係数ｆ５を乗じる。
【0036】
加算器Ａ１～Ａ４はそれぞれ、入力される複数の信号を加算する。加算器Ａ１は、係数回路Ｃｆ１が生成した信号（＝ｆ１×Ｓｉｎ）および係数回路Ｃｆ２が生成した信号（＝ｆ２×Ｓｄ１）を加算して、Ｓａ１＝ｆ１×Ｓｉｎ＋ｆ２×Ｓｄ１で表される信号Ｓａ１を生成する。加算器Ａ２は、加算器Ａ１が生成した信号Ｓａ１および係数回路Ｃｆ３が生成した信号（＝ｆ３×Ｓｄ２）を加算して、Ｓａ２＝Ｓａ１＋ｆ３×Ｓｄ２で表される信号Ｓａ２を生成する。加算器Ａ３は、加算器Ａ２が生成した信号Ｓａ２および係数回路Ｃｆ４が生成した信号（＝ｆ４×Ｓｄ３）を加算して、Ｓａ３＝Ｓａ２＋ｆ４×Ｓｄ３で表される信号Ｓａ３を生成する。加算器Ａ４は、加算器Ａ３が生成した信号Ｓａ３および係数回路Ｃｆ５が生成した信号（＝ｆ５×Ｓｄ４）を加算して、Ｓ１＝Ｓａ３＋ｆ５×Ｓｄ４で表される信号Ｓ１を、第１フィルタ２００の出力信号として生成する。
【0037】
制御部３０は、選択部としての機能を有し、デジタル信号Ｓｉｎおよび第１フィルタ２００がデジタル信号Ｓｉｎをフィルタリングして得た信号Ｓ１のいずれかの信号を選択し、その選択結果に応じた信号Ｓｉｎｉを第２フィルタ２２０に伝送する。
【0038】
第２フィルタ２２０は、信号Ｓｉｎｉに基づき、制御部３０によって選択された信号に基づく出力信号Ｄｏｕｔを生成する。本実施形態に係る第２フィルタ２２０は、第１フィルタ２００が含む遅延器Ｄ１～Ｄ４より多い数の遅延器を有する、複数段のフィルタを備える。本実施形態に係る第２フィルタ２２０は、１段目のフィルタ２２２、２段目のフィルタ２２４および３段目のフィルタ２２６を有する。
【0039】
１段目のフィルタ２２２は、ｙ’次（ｙ’：２以上の整数）のＦＩＲフィルタとしての機能を有し、信号Ｓ１およびデジタル信号Ｓｉｎのいずれかの信号に基づく信号Ｓ２を生成する。本実施形態に係るフィルタ２２２は、ｙ’個のセレクタＭ１１～Ｍ１ｙ’、ｙ’個の遅延器Ｄ１１～Ｄ１ｙ’、ｙ個（ｙ＝ｙ’＋１）の係数回路Ｃａ１１～Ｃａ１ｙおよびｙ’個の加算器Ａ１１～Ａ１ｙ’を有する。
【0040】
セレクタＭ１１～Ｍ１ｙ’はそれぞれ、２入力のセレクタであり、制御部３０からの信号Ｓｉｎｉに基づいて、第１入力または第２入力の一方に入力された信号を出力する。セレクタＭ１１～Ｍ１ｙ’の第１入力には、信号Ｓ１が入力され、セレクタＭ１１～Ｍ１ｙ’の第２入力には、デジタル信号Ｓｉｎまたは信号Ｓｉｎに基づいてフィルタ２２２内で生成された信号が入力される。出力された信号Ｓｓ１１～Ｓｓ１ｙ’のそれぞれは、遅延器Ｄ１１～Ｄ１ｙ’のそれぞれに入力される。
【0041】
たとえば、セレクタＭ１１は、信号Ｓ１およびデジタル信号Ｓｉｎが入力され、これらの一方の信号Ｓｓ１１を遅延器Ｄ１１に入力する。また、セレクタＭ１２は、信号Ｓ１および遅延器Ｄ１１が生成するＳｄ１１が入力され、これらの一方の信号Ｓｓ１２を遅延器Ｄ１２に入力する。さらに、セレクタＭ１ｙ’は、信号Ｓ１および前段の遅延器が生成した信号Ｓｄ１ｙ’’が入力され、これらの一方の信号Ｓｓ１ｙ’を遅延器Ｄ１ｙ’に入力する。
【0042】
遅延器Ｄ１１～Ｄ１ｙ’はそれぞれ、セレクタＭ１１～Ｍ１ｙ’のそれぞれによって選択された信号が入力されるように配置される。遅延器Ｄ１１～Ｄ１ｙ’はそれぞれ、入力される信号Ｓ１１～Ｓｓ１ｙ’のそれぞれを遅延させ、信号Ｓｄ１１～Ｓｄ１ｙ’のそれぞれを生成する。たとえば、遅延器Ｄ１１は、入力される信号Ｓｓ１１を遅延させ、信号Ｓｄ１１を生成する。また、遅延器Ｄ１２は、入力される信号Ｓｓ１２を遅延させ、信号Ｓｄ１２を生成する。さらに、遅延器Ｄ１ｙ’は、入力される信号Ｓｓ１ｙ’を遅延させ、信号Ｓｄ１ｙ’を生成する。
【0043】
係数回路Ｃａ１１～Ｃａ１ｙはそれぞれ、入力される信号に係数ａ１１～ａ１ｙのそれぞれを乗じる。たとえば、係数回路Ｃａ１１は、デジタル信号Ｓｉｎに係数ａ１１を乗じる。また、係数回路Ｃａ１２は、信号Ｓｄ１１に係数ａ１２を乗じる。さらに、係数回路Ｃａ１ｙは、信号Ｓｄ１ｙ’に係数ａ１ｙを乗じる。
【0044】
加算器Ａ１１～Ａ１ｙ’はそれぞれ、入力される複数の信号を加算する。たとえば、加算器Ａ１１は、係数回路Ｃａ１１が生成した信号（＝ａ１１×Ｓｉｎ）および係数回路Ｃａ１２が生成した信号（＝ａ１２×Ｓｄ１１）を加算して、Ｓａ１１＝ａ１１×Ｓｉｎ＋ａ１２×Ｓｄ１１で表される信号Ｓａ１１を生成する。また、加算器Ａ１２は、加算器Ａ１１が生成した信号Ｓａ１１および係数回路Ｃａ１３が生成した信号（＝ａ１３×Ｓｄ１２）を加算して、Ｓａ１２＝Ｓａ１１＋ａ１３×Ｓｄ１２で表される信号Ｓａ１２を生成する。さらに、加算器Ａ１ｙ’は、その前段の加算器が生成した信号Ｓａ１ｙ’’および係数回路Ｃａ１ｙが生成した信号（＝ａ１ｙ×Ｓｄ１ｙ’）を加算して、Ｓａ１ｙ’＝Ｓａ１ｙ’’＋ａ１ｙ×Ｓｄ１ｙ’で表される信号Ｓ２を、１段目のフィルタ２２２の出力信号として生成する。
【0045】
２段目のフィルタ２２４は、３次のＦＩＲフィルタとしての機能を有し、１段目のフィルタ２２２が生成した信号Ｓ２または第１フィルタ２００が生成した信号Ｓ１に基づき信号Ｓ３を生成する。２段目のフィルタ２２４は、セレクタＭ２１～Ｍ２４、ダウンサンプリング器ＤＳ１、遅延器Ｄ２１～Ｄ２３、係数回路Ｃｂ１１～Ｃｂ１４および加算器Ａ２１～Ａ２３を有する。
【0046】
セレクタＭ２１～Ｍ２４はそれぞれ、２入力のセレクタであり、第１入力または第２入力の一方に入力された信号を出力する。セレクタＭ２１～Ｍ２４の第１入力には、信号Ｓ１が入力され、セレクタＭ２１～Ｍ２４の第２入力には、信号Ｓ２または信号Ｓ２に基づいてフィルタ２２４内で生成された信号が入力される。セレクタＭ２１～Ｍ２４は、制御部３０からの信号Ｓｉｎｉに基づいて、第１入力の信号および第２入力の信号の一方の信号Ｓｓ２１～Ｓｓ２４をダウンサンプリング器ＤＳ１または遅延器Ｄ２１～Ｄ２３に入力する。
【0047】
たとえば、セレクタＭ２１は、信号Ｓ１および信号Ｓ２が入力され、これらの一方の信号Ｓｓ２１をダウンサンプリング器ＤＳ１に入力する。また、セレクタＭ２２は、信号Ｓ１およびダウンサンプリング器ＤＳ１が生成するＳｄｓ１が入力され、これらの一方の信号Ｓｓ２２を遅延器Ｄ２１に入力する。また、セレクタＭ２３は、信号Ｓ１および遅延器Ｄ２１が生成する信号Ｓｄ２１が入力され、これらの一方の信号Ｓｓ２３を遅延器Ｄ２２に入力する。さらに、セレクタＭ２４は、信号Ｓ１および遅延器Ｄ２２が生成した信号Ｓｄ２２が入力され、これらの一方の信号Ｓｓ２４を遅延器Ｄ２３に入力する。
【0048】
ダウンサンプリング器ＤＳ１は、入力される信号Ｓｓ２１をダウンサンプリングして、信号Ｓｄｓ１を生成する。遅延器Ｄ２１は、信号Ｓｓ２２を遅延させ、信号Ｓｄ２１を生成する。また、遅延器Ｄ２２は、信号Ｓｓ２３を遅延させ、信号Ｓｄ２２を生成する。さらに、遅延器Ｄ２３は、信号Ｓｓ２４を遅延させ、信号Ｓｄ２３を生成する。
【0049】
係数回路Ｃｂ１１は、信号Ｓｄｓ１に係数ｂ１１を乗じる。係数回路Ｃｂ１２は、信号Ｓｄ２１に係数ｂ１２を乗じる。係数回路Ｃｂ１３は、信号Ｓｄ２２に係数ｂ１３を乗じる。係数回路Ｃｂ１４は、信号Ｓｄ２３に係数ｂ１４を乗じる。
【0050】
加算器Ａ２１～Ａ２３はそれぞれ、入力される複数の信号を加算する。たとえば、加算器Ａ２１は、係数回路Ｃｂ１１が生成した信号（＝ｂ１１×Ｓｄｓ１）および係数回路Ｃｂ１２が生成した信号（＝ｂ１２×Ｓｄ２１）を加算して、Ｓａ２１＝ｂ１１×Ｓｄｓ１＋ｂ１２×Ｓｄ２１で表される信号Ｓａ２１を生成する。また、加算器Ａ２２は、加算器Ａ２１が生成した信号Ｓａ２１および係数回路Ｃｂ１３が生成した信号（＝ｂ１３×Ｓｄ２２）を加算して、Ｓａ２２＝Ｓａ２１＋ｂ１３×Ｓｄ２２で表される信号Ｓａ２２を生成する。さらに、加算器Ａ２３は、加算器Ａ２２が生成した信号Ｓａ２２および係数回路Ｃｂ１４が生成した信号（＝ｂ１４×Ｓａ２３）を加算して、Ｓ３＝Ｓａ２２＋ｂ１４×Ｓａ２３で表される信号Ｓ３を、２段目のフィルタ２２４の出力信号として生成する。
【0051】
３段目のフィルタ２２６は、３次のＦＩＲフィルタとしての機能を有し、第１フィルタ２００が生成した信号Ｓ１および２段目のフィルタ２２４が生成した信号Ｓ３の一方の信号に基づき、デジタルフィルタ２０の出力信号として信号Ｄｏｕｔを生成する。３段目のフィルタ２２６は、セレクタＭ３１～Ｍ３４、ダウンサンプリング器ＤＳ２、遅延器Ｄ３１～Ｄ３３、係数回路Ｃｃ１１～Ｃｃ１４および加算器Ａ３１～Ａ３３を有する。
【0052】
セレクタＭ３１～Ｍ３４はそれぞれ、２入力のセレクタであり、第１入力または第２入力の一方に入力された信号を出力する。セレクタＭ３１～Ｍ３４の第１入力には、信号Ｓ１が入力され、セレクタＭ３１～Ｍ３４の第２入力には、信号Ｓ３または信号Ｓ３に基づいてフィルタ２２６内で生成された信号が入力される。セレクタＭ３１～Ｍ３４は、第１入力の信号および第２入力の信号の一方の信号Ｓｓ３１～Ｓｓ３４を、制御部３０からの信号Ｓｉｎｉに基づいて、ダウンサンプリング器ＤＳ２または遅延器Ｄ３１～Ｄ３３に入力する。
【0053】
たとえば、セレクタＭ３１は、信号Ｓ１および信号Ｓ３が入力され、これらの一方の信号Ｓｓ３１をダウンサンプリング器ＤＳ２に入力する。また、セレクタＭ３２は、信号Ｓ１およびダウンサンプリング器ＤＳ２が生成するＳｄｓ２が入力され、これらの一方の信号Ｓｓ３２を遅延器Ｄ３１に入力する。また、セレクタＭ３３は、信号Ｓ１および遅延器Ｄ３１が生成する信号Ｓｄ３１が入力され、これらの一方の信号Ｓｓ３３を遅延器Ｄ３２に入力する。さらに、セレクタＭ３４は、信号Ｓ１および遅延器Ｄ３２が生成した信号Ｓｄ３２が入力され、これらの一方の信号Ｓｓ３４を遅延器Ｄ３３に入力する。
【0054】
ダウンサンプリング器ＤＳ２は、入力される信号Ｓｓ３１をダウンサンプリングして、信号Ｓｄｓ２を生成する。遅延器Ｄ３１は、信号Ｓｓ３２を遅延させ、信号Ｓｄ３１を生成する。また、遅延器Ｄ３２は、信号Ｓｓ３３を遅延させ、信号Ｓｄ３２を生成する。さらに、遅延器Ｄ３３は、信号Ｓｓ３４を遅延させ、信号Ｓｄ３３を生成する。
【0055】
係数回路Ｃｃ１１は、信号Ｓｄｓ２に係数ｃ１１を乗じる。係数回路Ｃｃ１２は、信号Ｓｄ３１に係数ｃ１２を乗じる。係数回路Ｃｃ１３は、信号Ｓｄ３２に係数ｃ１３を乗じる。係数回路Ｃｃ１４は、信号Ｓｄ３３に係数ｃ１４を乗じる。
【0056】
本実施形態に係るデジタルフィルタ２０は、制御部３０からの信号Ｓｉｎｉに応じたフィルタリングを行う。具体的には、デジタルフィルタ２０は、信号Ｓｉｎｉに応じて、各遅延器の第１入力および第２入力のいずれかが選択され、選択された入力への信号のフィルタリングを行う。
【0057】
第２入力が選択される場合、第２フィルタ２２０は、全ての遅延器Ｄ１１～Ｄ１ｙ’，Ｄ２１～Ｄ２３，Ｄ３１～Ｄ３３を通じてデジタル信号Ｓｉｎをフィルタリングするように動作する。具体的には、第２フィルタ２２０の１段目のフィルタ２２２は、デジタル信号Ｓｉｎに対応する信号Ｓｓ１１が遅延器Ｄ１１に入力され、デジタル信号Ｓｉｎに基づく信号Ｓｄ１１を生成する。以降、遅延器Ｄ１２～Ｄｄ１ｙ’によって順次信号が遅延し、ｙ’回遅延した信号を含む信号Ｓ２が生成される。２段目のフィルタ２２４では、信号Ｓ２に基づいて、遅延器Ｄ２１～Ｄ２３を通じて、さらに３回遅延した信号Ｓ３が生成される。３段目のフィルタ２２６では、信号Ｓ３に基づいて、遅延器Ｄ３１～Ｄ３３を通じて、さらに３回遅延した信号Ｄｏｕｔが生成される。このように、第２入力が選択される場合、第２フィルタ２２０は、１段目～３段目のフィルタ２２２，２２４，２２６のすべての遅延器を通じて、出力信号Ｄｏｕｔを生成する。
【0058】
第１入力が選択される場合、第２フィルタ２２０は、第１フィルタ２００が生成した信号Ｓ１に基づき出力信号Ｄｏｕｔを生成する。具体的には、第２フィルタ２２０の各遅延器Ｄ１１～Ｄ１ｙ’，Ｄ２１～Ｄ２３，Ｄ３１～Ｄ３３に、第１フィルタ２００が生成した信号Ｓ１が入力されるように、各セレクタＳｓ１１～ＳｓＭ１ｙ’，Ｓｓ２１～Ｓｓ２４，Ｓｓ３１～Ｓｓ３４は信号を選択する。この場合、第２フィルタ２２０の最終段のセレクタＳｓ３４は、第１フィルタ２００によって信号Ｓ１が生成されると、その信号Ｓ１に対応する信号Ｓｓ３４を最終段の遅延器Ｄ３３に入力できる。これにより、第２入力が選択される場合と異なり、第２フィルタ２２０の最終段の加算器Ａ３３は、最終段の遅延器Ｄ３３より前段の遅延器Ｄ１１～Ｄ１ｙ’，Ｄ２１～Ｄ２３，Ｄ３１～Ｄ３２の出力を待たなくとも、出力信号Ｄｏｕｔを生成できる。この出力信号Ｄｏｕｔは、第１フィルタ２００において遅延器Ｄ１～Ｄ４によって４回遅延し、最終段の遅延器Ｄ３３によって１回遅延し、合計５回遅延した信号を含む。
【0059】
このように、出力信号Ｄｏｕｔは、第１入力が選択される場合には、５個の遅延器によって遅延した信号を含み、第２入力が選択される場合には、（ｙ’＋６）個の遅延器によって遅延した信号を含む。このため、第１入力が選択される場合には、第２入力が選択される場合よりも遅延が少なくなり、その結果、第２入力が選択される場合よりも早く出力信号Ｄｏｕｔを生成できる。この場合、第２入力が選択される場合よりも最初に生成される出力信号Ｄｏｕｔの精度は下がるものの、一定の精度を有する出力信号Ｄｏｕｔをより早く生成できる。また、第１入力が選択された場合であっても、最初に出力信号Ｄｏｕｔが生成された後において、最終段の遅延器Ｄ３３よりも前段の遅延器Ｄ１１～Ｄ１ｙ’，Ｄ２１～Ｄ２３，Ｄ３１～Ｄ３２の処理を受けた信号が順次出力信号Ｄｏｕｔに加わり、時間の経過に応じて、より精度の良い出力信号Ｄｏｕｔが生成される。
【0060】
図４は、第１実施形態に係るΔΣ型Ａ／Ｄコンバータ１の動作の一例を説明するための図である。図４には、アナログ部１１に入力されるアナログ信号Ａｉｎ、アナログ部１１がデジタルフィルタ２０に入力するデジタル信号Ｓｉｎ、およびデジタルフィルタ２０が生成するデジタルの出力信号Ｄｏｕｔを示す。図４において、横軸はクロック信号のサイクル数を示し、縦軸は各信号の値を示す。
【0061】
図４に示す例では、タイミングｔ１においてアナログ信号Ａｉｎが切り替わり、切り替わった後のアナログ信号Ａｉｎがタイミングｔ２において収束する。このアナログ信号Ａｉｎの切り替わりに応じて、その値は、０から０．３７に変化する。このとき、デジタルフィルタ２０は、タイミングｔ１から待ち時間Ｔｗが経過したタイミングｔ２においてフィルタリングを開始するように、制御部３０によって制御されてよい。このとき、制御部３０は、第１フィルタ２００が生成した信号Ｓ１を選択し、その信号Ｓ１に基づく出力信号Ｄｏｕｔが生成されるように、信号Ｓｉｎｉを第２フィルタ２２０に伝送する。これにより、第１フィルタ２００が生成した信号Ｓ１に基づき出力信号Ｓｏｕｔが生成される。
【0062】
高精度のＡ／Ｄコンバータを実現するために、ΔΣ型Ａ／Ｄコンバータが使用される。ΔΣ型Ａ／Ｄコンバータのデジタルフィルタは、アナログ部が得たオーバーサンプリングの結果における高周波領域を減衰させるが、高精度な変換のためにデジタルフィルタにおける処理に時間がかかると、アナログ信号の入力に対する反応速度が遅くなる。特に、複数のチャネルを通じてアナログ信号の切り替えられる場合、デジタルフィルタの反応速度が遅いと、想定外の入力があった場合などにおいて、適切な対応を行うことが難しくなる。
【0063】
本実施形態に係るデジタルフィルタ２０によれば、予め次数の少ない（遅延の少ない）第１フィルタ２００でデジタル信号Ｓｉｎをフィルタリングして信号Ｓ１を生成し、第２フィルタ２２０は、その信号Ｓ１に基づき、デジタルの出力信号Ｄｏｕｔを生成できる。このとき、第２フィルタ２２０の最終段の遅延器Ｄ３３に、他の遅延器Ｄ１１～Ｄ１ｙ’，Ｄ２１～Ｄ２３，Ｄ３１～Ｄ３２を介さずに、第１フィルタ２００が生成した信号Ｓ１を入力できる。このため、デジタルフィルタ２０は、アナログ信号Ａｉｎの入力に対して、より速くデジタル信号Ｓｉｎをフィルタリングできる。
【0064】
また、本実施形態では、制御部３０は、アナログ信号Ａｉｎの切り替わりに際して、第１フィルタ２００がデジタル信号Ｓｉｎをフィルタリングして得た信号Ｓ１を選択する。このため、アナログ信号Ａｉｎが切り替わる場合であっても、デジタルフィルタ２０は、信号Ｓ１に基づき、より速くデジタル信号Ｓｉｎをフィルタリングできる。
【0065】
また、本実施形態では、デジタルフィルタ２０は、アナログ信号Ａｉｎが切り替えられてから所定時間（Ｔｗ）が経過したことに応じて、デジタル信号Ｓｉｎのフィルタリングを開始する。これにより、アナログ信号Ａｉｎが収束するまでに時間がかかる場合に、適切にデジタル信号Ｓｉｎをフィルタリングすることが可能となる。
【0066】
（比較技術）
図５は、比較技術に係るデジタルフィルタ４０のブロック図である。比較技術に係るデジタルフィルタ４０は、第１フィルタ４００、第２フィルタ４０２、第３フィルタ４０４、第４フィルタ４０６および第５フィルタ４０８を備える。デジタルフィルタ４０の各構成要素は、図示しない回路によって生成されるクロック信号に基づいて動作してよい。
図５は、比較技術に係るデジタルフィルタ４０のブロック図である。比較技術に係るデジタルフィルタ４０は、第１フィルタ４００、第２フィルタ４０２、第３フィルタ４０４、第４フィルタ４０６および第５フィルタ４０８を備える。デジタルフィルタ４０の各構成要素は、図示しない回路によって生成されるクロック信号に基づいて動作してよい。
【0067】
第１フィルタ４００は、９次のＦＩＲフィルタとしての機能を有し、デジタル信号Ｓｉｎをフィルタリングして、信号Ｓ１１を生成する。第１フィルタ４００は、遅延器Ｄ４１～Ｄ４９、係数回路Ｃａ２１～Ｃａ３０および加算器Ａ４１～Ａ４９を有する。
【0068】
遅延器Ｄ４１は、デジタル信号Ｓｉｎを遅延させ、信号Ｓｄ４１を生成する。遅延器Ｄ４２～Ｄ４８は、入力される信号Ｓｄ４１～Ｓｄ４７を順次遅延させ、信号Ｓｄ４２～Ｓｄ４８を生成する。最終段の遅延器Ｄ４９は、遅延器Ｄ４１～Ｄ４８を通じて８回遅延した信号Ｓｄ４８をさらに遅延させ、信号Ｓｄ４９を生成する。
【0069】
係数回路Ｃａ２１は、デジタル信号Ｓｉｎに係数ａ２１を乗じる。係数回路Ｃａ２２～Ｃａ３０のそれぞれは、信号Ｓｄ４１～Ｓｄ４９のそれぞれに係数ａ２２～ａ３０のそれぞれを乗じる。加算器Ａ４１～Ａ４９のそれぞれは、入力される複数の信号を加算する。最終段の加算器Ａ４９は、
Ｓ１１＝ａ２１×Ｓｉｎ＋ａ２２×Ｓｄ４１＋ａ２３×Ｓｄ４２＋ａ２４×Ｓｄ４３＋ａ２５×Ｓｄ４４＋ａ２６×Ｓｄ４５＋ａ２７×Ｓｄ４６＋ａ２８×Ｓｄ４７＋ａ２９×Ｓｄ４８＋ａ３０×Ｓｄ４９
で表される信号Ｓ１１を生成する。
Ｓ１１＝ａ２１×Ｓｉｎ＋ａ２２×Ｓｄ４１＋ａ２３×Ｓｄ４２＋ａ２４×Ｓｄ４３＋ａ２５×Ｓｄ４４＋ａ２６×Ｓｄ４５＋ａ２７×Ｓｄ４６＋ａ２８×Ｓｄ４７＋ａ２９×Ｓｄ４８＋ａ３０×Ｓｄ４９
で表される信号Ｓ１１を生成する。
【0070】
第２フィルタ４０２は、３次のＦＩＲフィルタとしての機能を有し、第１フィルタ４００が生成した信号Ｓ１１をフィルタリングして、信号Ｓ１２を生成する。第２フィルタ４０２は、ダウンサンプリング器ＤＳ１１、遅延器Ｄ５０～Ｄ５２、係数回路Ｃｂ２１～Ｃｂ２４および加算器Ａ５０～Ａ５２を有する。
【0071】
ダウンサンプリング器ＤＳ１１は、信号Ｓ１１をダウンサンプリングして、信号Ｓｄｓ１１を生成する。遅延器Ｄ５０は、信号Ｓｄｓ１１を遅延させて信号Ｓｄ５０を生成し、遅延器Ｄ５１は、信号Ｓｄ５０を遅延させて信号Ｓｄ５１を生成し、遅延器Ｄ５２は、信号Ｓｄ５１を遅延させて信号Ｓｄ５２を生成する。
【0072】
係数回路Ｃｂ２１は、信号Ｓｄｓ１１に係数ｂ２１を乗じ、係数回路Ｃｂ２２は、信号Ｓｄ５０に係数ｂ２２を乗じ、係数回路Ｃｂ２３は、信号Ｓｄ５１に係数ｂ２３を乗じ、係数回路Ｃｂ２４は、信号Ｓｄ５２に係数ｂ２４を乗じる。加算器Ａ５０～Ａ５２のそれぞれは、入力される複数の信号を加算する。最終段の加算器Ａ５２は、
Ｓ１２＝ｂ２１×Ｓｄｓ１１＋ｂ２２×Ｓｄ５０＋ｂ２３×Ｓｄ５１＋ｂ２４×Ｓｄ５２
で表される信号Ｓ１２を生成する。
Ｓ１２＝ｂ２１×Ｓｄｓ１１＋ｂ２２×Ｓｄ５０＋ｂ２３×Ｓｄ５１＋ｂ２４×Ｓｄ５２
で表される信号Ｓ１２を生成する。
【0073】
第３フィルタ４０４は、３次のＦＩＲフィルタとしての機能を有し、第２フィルタ４０２が生成した信号Ｓ１２をフィルタリングして、信号Ｓ１３を生成する。第３フィルタ４０４は、ダウンサンプリング器ＤＳ１２、遅延器Ｄ５３～Ｄ５５、係数回路Ｃｃ２１～Ｃｃ２４および加算器Ａ５３～Ａ５５を有する。
【0074】
ダウンサンプリング器ＤＳ１２は、信号Ｓ１２をダウンサンプリングして、信号Ｓｄｓ１２を生成する。遅延器Ｄ５３は、信号Ｓｄｓ１２を遅延させて信号Ｓｄ５３を生成し、遅延器Ｄ５４は、信号Ｓｄ５３を遅延させて信号Ｓｄ５４を生成し、遅延器Ｄ５５は、信号Ｓｄ５４を遅延させて信号Ｓｄ５５を生成する。
【0075】
係数回路Ｃｃ２１は、信号Ｓｄｓ１２に係数ｃ２１を乗じ、係数回路Ｃｃ２２は、信号Ｓｄ５３に係数ｃ２２を乗じ、係数回路Ｃｃ２３は、信号Ｓｄ５４に係数ｃ２３を乗じ、係数回路Ｃｃ２４は、信号Ｓｄ５５に係数ｃ２４を乗じる。加算器Ａ５３～Ａ５５のそれぞれは、入力される複数の信号を加算する。最終段の加算器Ａ５５は、
Ｓ１３＝ｃ２１×Ｓｄｓ１２＋ｃ２２×Ｓｄ５３＋ｃ２３×Ｓｄ５４＋ｃ２４×Ｓｄ５５
で表される信号Ｓ１３を生成する。
Ｓ１３＝ｃ２１×Ｓｄｓ１２＋ｃ２２×Ｓｄ５３＋ｃ２３×Ｓｄ５４＋ｃ２４×Ｓｄ５５
で表される信号Ｓ１３を生成する。
【0076】
第４フィルタ４０６は、６次のＦＩＲフィルタとしての機能を有し、第３フィルタ４０４が生成した信号Ｓ１３をフィルタリングして、信号Ｓ１４を生成する。第４フィルタ４０６は、ダウンサンプリング器ＤＳ１３、遅延器Ｄ５６～Ｄ６１、係数回路Ｃｄ１～Ｃｄ７および加算器Ａ５６～Ａ６１を有する。
【0077】
ダウンサンプリング器ＤＳ１３は、信号Ｓ１３をダウンサンプリングして、信号Ｓｄｓ１３を生成する。遅延器Ｄ５６は、信号Ｓｄｓ１３を遅延させ、信号Ｓｄ５６を生成する。遅延器Ｄ５７～Ｄ６０は、入力される信号Ｓｄ５６～Ｓｄ５９を順次遅延させ、信号Ｓｄ５７～Ｓｄ６０を生成する。最終段の遅延器Ｄ６１は、遅延器Ｄ５６～Ｄ６０を通じて５回遅延した信号Ｓｄ６０をさらに遅延させ、信号Ｓｄ６１を生成する。
【0078】
係数回路Ｃｄ１は、信号Ｓｄｓ１３に係数ｄ１を乗じる。係数回路Ｃｄ２～Ｃｄ７のそれぞれは、信号Ｓｄ５６～Ｓｄ６１のそれぞれに係数ｄ２～ｄ７のそれぞれを乗じる。加算器Ａ５６～Ａ６１のそれぞれは、入力される複数の信号を加算する。最終段の加算器Ａ６１は、
Ｓ１４＝ｄ１×Ｓｄｓ１３＋ｄ２×Ｓｄ５６＋ｄ３×Ｓｄ５７＋ｄ４×Ｓｄ５８＋ｄ５×Ｓｄ５９＋ｄ６×Ｓｄ６０＋ｄ７×Ｓｄ６１
で表される信号Ｓ１４を生成する。
Ｓ１４＝ｄ１×Ｓｄｓ１３＋ｄ２×Ｓｄ５６＋ｄ３×Ｓｄ５７＋ｄ４×Ｓｄ５８＋ｄ５×Ｓｄ５９＋ｄ６×Ｓｄ６０＋ｄ７×Ｓｄ６１
で表される信号Ｓ１４を生成する。
【0079】
第５フィルタ４０８は、６次のＦＩＲフィルタとしての機能を有し、第４フィルタ４０６が生成した信号Ｓ１４をフィルタリングして、信号Ｓ１５を生成する。第５フィルタ４０８は、ダウンサンプリング器ＤＳ１４，ＤＳ１５、遅延器Ｄ６２～Ｄ６７、係数回路Ｃｅ１～Ｃｅ７および加算器Ａ６２～Ａ６７を有する。
【0080】
ダウンサンプリング器ＤＳ１４は、信号Ｓ１４をダウンサンプリングして、信号Ｓｄｓ１４を生成する。遅延器Ｄ６２は、信号Ｓｄｓ１４を遅延させ、信号Ｓｄ６２を生成する。遅延器Ｄ６３～Ｄ６６は、入力される信号Ｓｄ６２～Ｓｄ６５を順次遅延させ、信号Ｓｄ６３～Ｓｄ６６を生成する。最終段の遅延器Ｄ６７は、遅延器Ｄ６２～Ｄ６６を通じて５回遅延した信号Ｓｄ６６をさらに遅延させ、信号Ｓｄ６７を生成する。
【0081】
係数回路Ｃｅ１は、信号Ｓｄｓ１４に係数ｅ１を乗じる。係数回路Ｃｅ２～Ｃｅ７のそれぞれは、信号Ｓｄ６２～Ｓｄ６７のそれぞれに係数ｅ２～ｅ７のそれぞれを乗じる。加算器Ａ６２～Ａ６７のそれぞれは、入力される複数の信号を加算する。最終段の加算器Ａ６７は、
Ｓ１５＝ｅ１×Ｓｄｓ１４＋ｅ２×Ｓｄ６２＋ｅ３×Ｓｄ６３＋ｅ４×Ｓｄ６４＋ｅ５×Ｓｄ６５＋ｅ６×Ｓｄ６６＋ｅ７×Ｓｄ６７
で表される信号Ｓ１５を生成する。ダウンサンプリング器ＤＳ１５は、信号Ｓ１５をダウンサンプリングして、デジタルフィルタ４０の出力信号Ｄｏｕｔ１を生成する。
Ｓ１５＝ｅ１×Ｓｄｓ１４＋ｅ２×Ｓｄ６２＋ｅ３×Ｓｄ６３＋ｅ４×Ｓｄ６４＋ｅ５×Ｓｄ６５＋ｅ６×Ｓｄ６６＋ｅ７×Ｓｄ６７
で表される信号Ｓ１５を生成する。ダウンサンプリング器ＤＳ１５は、信号Ｓ１５をダウンサンプリングして、デジタルフィルタ４０の出力信号Ｄｏｕｔ１を生成する。
【0082】
図６は、比較技術に係るデジタルフィルタ４０の動作の一例を説明するための図である。図６には、アナログ信号Ａｉｎと、アナログ部１１の出力と、比較技術に係るデジタルフィルタ４０が生成するデジタルの出力信号Ｄｏｕｔ１とを示す。図６では、横軸をクロック信号は、クロック信号のサイクル数を示し、縦軸は各信号の値を示す。
【0083】
図６に示すように、タイミングｔ１１において、アナログ信号Ａｉｎが切り替わり、その値は、０から０．３７に変化する。アナログ部１１は、この切り替わりにすぐに応答してデジタル信号Ｄｉｎを生成できる。比較技術に係るデジタルフィルタ４０は、タイミングｔ１２においてアナログ信号の切り替わりに応じたデジタルの出力信号Ｄｏｕｔ１をする。しかしながら、その値は０．１７と切り替わり後のアナログ信号Ａｉｎの値から離れている。その後、タイミングｔ１３において、切り替わり後のアナログ信号Ａｉｎの値を有するデジタルの出力信号Ｄｏｕｔ１が生成される。
【0084】
比較技術に係るデジタルフィルタ４０では、すべての遅延器Ｄ４１～Ｄ６７によって遅延した信号に基づきデジタルの出力信号Ｄｏｕｔ１が生成される。このため、デジタルフィルタ４０は、アナログ信号の切り替わりに対してすぐに応答できない。
【0085】
（シミュレーション）
図７は、第１実施形態に係るデジタルフィルタ２０および比較技術に係るデジタルフィルタ４０の動作の一例を説明するための図である。図７には、アナログ部１１に入力されるアナログ信号Ａｉｎ、比較技術に係るデジタルフィルタ４０が生成するデジタルの出力信号Ｄｏｕｔ１、実施例１に係るデジタルフィルタが生成するデジタルの出力信号、および実施例２に係るデジタルフィルタが生成するデジタルの出力信号を示す。実施例１に係るデジタルフィルタは、第１実施形態に係るデジタルフィルタ２０について、第１フィルタ２００を８次のＦＩＲフィルタとしたデジタルフィルタである。実施例２に係るデジタルフィルタは、第１実施形態に係るデジタルフィルタ２０である。
図７は、第１実施形態に係るデジタルフィルタ２０および比較技術に係るデジタルフィルタ４０の動作の一例を説明するための図である。図７には、アナログ部１１に入力されるアナログ信号Ａｉｎ、比較技術に係るデジタルフィルタ４０が生成するデジタルの出力信号Ｄｏｕｔ１、実施例１に係るデジタルフィルタが生成するデジタルの出力信号、および実施例２に係るデジタルフィルタが生成するデジタルの出力信号を示す。実施例１に係るデジタルフィルタは、第１実施形態に係るデジタルフィルタ２０について、第１フィルタ２００を８次のＦＩＲフィルタとしたデジタルフィルタである。実施例２に係るデジタルフィルタは、第１実施形態に係るデジタルフィルタ２０である。
【0086】
図７に示すように、アナログ信号は、タイミングｔ２１において切り替わり、その値は、０から０．３７となる。その後、比較技術に係るデジタルフィルタ、実施例１に係るデジタルフィルタおよび実施例２に係るデジタルフィルタは、切り替わった後のアナログ信号に基づき生成されるデジタル信号をフィルタリングする。
【0087】
実施例１に係るデジタルフィルタは、タイミングｔ２２においてデジタルの出力信号を出力する。その出力信号の値は、０．４であり、その後、徐々に切り替わった後のアナログ信号の値に近づく。実施例１に係るデジタルフィルタに次いで、実施例２に係るデジタルフィルタは、タイミングｔ２３において、切り替わり後のアナログ信号の値と同じ値をもつデジタルの出力信号を出力する。
【0088】
比較技術に係るデジタルフィルタは、タイミングｔ２４において最初にデジタルの出力信号を出力するが、その値は、切り替わった後のアナログ信号の値とは大きくずれている。その後、タイミングｔ２５において、比較技術に係るデジタルフィルタが出力するデジタルの出力信号の値は、切り替わった後のアナログ信号の値となる。
【0089】
このように、アナログ信号の切り替わりに際して、実施例１，２に係るデジタルフィルタは、比較技術に係るデジタルフィルタよりも早くデジタルの出力信号を生成できる。また、実施例２では、実施例１よりも出力のタイミングが遅くなるものの、実施例１よりも精度の高い値を有するデジタルの出力信号を生成できる。補助フィルタの次数を選択することにより、デジタルフィルタの出力の早さおよび出力信号の精度を調整できる。デジタルフィルタが用いられるシステムの要求に応じて、補助フィルタの次数は、最適な値が選択されてよい。
【0090】
（第２実施形態）
第２実施形態では、デジタルフィルタの構成が、第１実施形態に係るデジタルフィルタ２０と異なる。なお、第２実施形態に係るマルチプレクサ、アナログ部および制御部は、第１実施形態に係るマルチプレクサ１０、アナログ部１１および制御部３０と実質的に同一の構成を有してよい。
第２実施形態では、デジタルフィルタの構成が、第１実施形態に係るデジタルフィルタ２０と異なる。なお、第２実施形態に係るマルチプレクサ、アナログ部および制御部は、第１実施形態に係るマルチプレクサ１０、アナログ部１１および制御部３０と実質的に同一の構成を有してよい。
【0091】
図８は、第２実施形態に係るデジタルフィルタ５０（第２フィルタ）のブロック図である。第２実施形態に係るデジタルフィルタ５０は、デジタル信号Ｓｉｎをフィルタリングして、デジタルの出力信号Ｄｏｕｔ２を生成する。第２実施形態に係るデジタルフィルタ５０は、３段のフィルタを有し、具体的には、１段目のフィルタ５００、２段目のフィルタ５２０および３段目のフィルタ５４０を備える。デジタルフィルタ５０の各構成要素は、図示しない回路によって生成されるクロック信号に基づいて動作してよい。なお、本実施形態では、デジタルフィルタ５０が３段のフィルタで構成される例を説明するが、デジタルフィルタ５０は２段のフィルタで構成されてよいし、４段以上のフィルタで構成されてよい。
【0092】
１段目のフィルタ５００（第１フィルタ）は、９次のＦＩＲフィルタとしての機能を有し、デジタル信号Ｓｉｎをフィルタリングして、信号Ｓ２１を生成する。フィルタ５００は、遅延器Ｄ７１～Ｄ７９、係数回路Ｃａ４１～Ｃａ５０および加算器Ａ７１～Ａ７９を有する。
【0093】
遅延器Ｄ７１は、デジタル信号Ｓｉｎを遅延させ、信号Ｓｄ７１を生成する。遅延器Ｄ７２～Ｄ７８は、入力される信号Ｓｄ７１～Ｓｄ７７を順次遅延させ、信号Ｓｄ７２～Ｓｄ７８を生成する。最終段の遅延器Ｄ７９は、遅延器Ｄ７１～Ｄ７８を通じて８回遅延した信号Ｓｄ７８をさらに遅延させ、信号Ｓｄ７９を生成する。
【0094】
係数回路Ｃａ４１は、デジタル信号Ｓｉｎに係数ａ４１を乗じる。係数回路Ｃａ４２～Ｃａ５０のそれぞれは、信号Ｓｄ７１～Ｓｄ７９のそれぞれに係数ａ４２～ａ５０のそれぞれを乗じる。加算器Ａ７１～Ａ７９のそれぞれは、入力される複数の信号を加算する。最終段の加算器Ａ７９は、
Ｓ２１＝ａ４１×Ｓｉｎ＋ａ４２×Ｓｄ７１＋ａ４３×Ｓｄ７２＋ａ４４×Ｓｄ７３＋ａ４５×Ｓｄ７４＋ａ４６×Ｓｄ７５＋ａ４７×Ｓｄ７６＋ａ４８×Ｓｄ７７＋ａ４９×Ｓｄ７８＋ａ５０×Ｓｄ７９
で表される信号Ｓ２１を生成する。
Ｓ２１＝ａ４１×Ｓｉｎ＋ａ４２×Ｓｄ７１＋ａ４３×Ｓｄ７２＋ａ４４×Ｓｄ７３＋ａ４５×Ｓｄ７４＋ａ４６×Ｓｄ７５＋ａ４７×Ｓｄ７６＋ａ４８×Ｓｄ７７＋ａ４９×Ｓｄ７８＋ａ５０×Ｓｄ７９
で表される信号Ｓ２１を生成する。
【0095】
第２実施形態に係る制御部３２は、デジタル信号Ｓｉｎおよび１段目のフィルタ５００がデジタル信号Ｓｉｎをフィルタリングして生成した信号Ｓ２１のいずれかの信号を選択する。制御部３２は、選択した信号に基づくデジタルの出力信号Ｄｏｕｔ２が生成されるように、信号Ｓｉｎｉ１を２段目のフィルタ５２０および３段目のフィルタ５４０に伝送する。
【0096】
２段目のフィルタ５２０は、３次のＦＩＲフィルタとしての機能を有し、１段目のフィルタ５００が生成した信号Ｓ２１に基づく信号Ｓ２２を生成する。２段目のフィルタ５２０は、セレクタＭ４１～Ｍ４３、ダウンサンプリング器ＤＳ３１、遅延器Ｄ８０～Ｄ８２、係数回路Ｃｂ３１～Ｃｂ３４および加算器Ａ８０～Ａ８２を有する。
【0097】
セレクタＭ４１～Ｍ４３はそれぞれ、２入力のセレクタであり、第１入力または第２入力の一方に入力された信号を出力する。セレクタＭ４１～Ｍ４３の第１入力には、信号Ｓ２１が入力され、セレクタＭ４１～Ｍ４３の第２入力には、信号Ｓ２１に基づいてフィルタ５２０内で生成された信号が入力される。セレクタＭ４１～Ｍ４３は、制御部３２からの信号Ｓｉｎｉ１に基づいて、第１入力の信号および第２入力の信号の一方の信号Ｓｓ４１～Ｓｓ４３を遅延器Ｄ８０～Ｄ８２に入力する。
【0098】
たとえば、セレクタＭ４１は、信号Ｓ２１およびダウンサンプリング器ＤＳ２１が生成するＳｄｓ２１が入力され、これらの一方の信号Ｓｓ４１を遅延器Ｄ８０に入力する。また、セレクタＭ４２は、信号Ｓ２１および遅延器Ｄ８０が生成する信号Ｓｄ８０が入力され、これらの一方の信号Ｓｓ４２を遅延器Ｄ８１に入力する。さらに、セレクタＭ４３は、信号Ｓ２１および遅延器Ｄ８１が生成した信号Ｓｄ８１が入力され、これらの一方の信号Ｓｓ４３を遅延器Ｄ８２に入力する。
【0099】
ダウンサンプリング器ＤＳ２１は、入力される信号Ｓ２１をダウンサンプリングして、信号Ｓｄｓ２１を生成する。遅延器Ｄ８０は、信号Ｓｓ４１を遅延させ、信号Ｓｄ８０を生成する。また、遅延器Ｄ８１は、信号Ｓｓ４２を遅延させ、信号Ｓｄ８１を生成する。さらに、遅延器Ｄ８２は、信号Ｓｓ４３を遅延させ、信号Ｓｄ８２を生成する。
【0100】
係数回路Ｃｂ３１は、信号Ｓｄｓ２１に係数ｂ３１を乗じ、係数回路Ｃｂ３２は、信号Ｓｄ８０に係数ｂ３２を乗じ、係数回路Ｃｂ３３は、信号Ｓｄ８１に係数ｂ３３を乗じ、係数回路Ｃｂ３４は、信号Ｓｄ８２に係数ｂ３４を乗じる。加算器Ａ８０～Ａ８２は、入力される複数の信号を加算する。最終段の加算器Ａ８２は、係数回路Ｃｂ３１～Ｃｂ３４が生成した信号を加算して、
Ｓ２２＝ｂ３１×Ｓｄｓ２１＋ｂ３２×Ｓｄ８０＋ｂ３３×Ｓｄ８１＋ｂ３４×Ｓｄ８２
で表される信号Ｓ２２を生成する。
Ｓ２２＝ｂ３１×Ｓｄｓ２１＋ｂ３２×Ｓｄ８０＋ｂ３３×Ｓｄ８１＋ｂ３４×Ｓｄ８２
で表される信号Ｓ２２を生成する。
【0101】
３段目のフィルタ５４０は、３次のＦＩＲフィルタとしての機能を有し、１段目のフィルタ５００が生成した信号Ｓ２１または２段目のフィルタ５２０が生成した信号Ｓ２２に基づき、デジタルフィルタ５０の出力信号Ｄｏｕｔ２を生成する。３段目のフィルタ５４０は、セレクタＭ５１～Ｍ５４、ダウンサンプリング器ＤＳ２２、遅延器Ｄ８３～Ｄ８５、係数回路Ｃｃ３１～Ｃｃ３４および加算器Ａ８３～Ａ８５を有する。
【0102】
セレクタＭ５１～Ｍ５４は、それぞれ、２入力のセレクタであり、第１入力または第２入力の一方に入力された信号の一方の信号を出力する。セレクタＭ５１～Ｍ５４の第１入力には、信号Ｓ２１が入力され、セレクタＭ５１～Ｍ５４の第２入力には、信号Ｓ２２または信号Ｓ２２に基づいてフィルタ５４０内で生成された信号が入力される。セレクタＭ５１～Ｍ５４は、制御部３０からの信号Ｓｉｎｉ１に基づいて、第１入力の信号および第２入力の信号から１つの信号を選択し、選択した信号Ｓｓ５１～Ｓｓ５４をダウンサンプリング器ＤＳ２２または遅延器Ｄ８３～Ｄ８５に入力する。
【0103】
たとえば、セレクタＭ５１は、信号Ｓ２１および１段目のフィルタ５２０が生成した信号Ｓ２２が入力され、これらの一方の信号Ｓｓ５１をダウンサンプリング器ＤＳ２２に入力する。セレクタＭ５２は、信号Ｓ２１およびダウンサンプリング器ＤＳ２２が生成した信号Ｓｄｓ２２が入力され、これらの一方の信号Ｓｓ５２を遅延器Ｄ８３に入力する。セレクタＭ５３は、信号Ｓ２１および遅延器Ｄ８３が生成した信号Ｓｄ８３が入力され、これらの一方の信号Ｓｓ５３を遅延器Ｄ８４に入力する。セレクタＭ５４は、信号Ｓ２１および遅延器Ｄ８４が生成した信号Ｓｄ８４が入力され、これらの一方の信号Ｓｓ５４を遅延器Ｄ８５に入力する。
【0104】
ダウンサンプリング器ＤＳ２２は、入力される信号Ｓｓ５１をダウンサンプリングして、信号Ｓｄｓ２２を生成する。遅延器Ｄ８３は、信号Ｓｓ５２を遅延させ、信号Ｓｄ８３を生成する。また、遅延器Ｄ８４は、信号Ｓｓ５３を遅延させ、信号Ｓｄ８４を生成する。さらに、遅延器Ｄ８５は、信号Ｓｓ５４を遅延させ、信号Ｓｄ８５を生成する。
【0105】
係数回路Ｃｃ３１は、信号Ｓｄｓ２２に係数ｃ３１を乗じ、係数回路Ｃｃ３２は、信号Ｓｄ８３に係数ｃ３２を乗じ、係数回路Ｃｃ３３は、信号Ｓｄ８４に係数ｃ３３を乗じ、係数回路Ｃｃ３４は、信号Ｓｄ８５に係数ｃ３４を乗じる。加算器Ａ８３～Ａ８５は、入力される複数の信号を加算する。最終段の加算器Ａ８５は、係数回路Ｃｃ３１～Ｃｃ３４が生成した信号を加算して、
Ｄｏｕｔ２＝ｃ３１×Ｓｄｓ２２＋ｃ３２×Ｓｄ８３＋ｃ３３×Ｓｄ８４＋ｃ３４×Ｓｄ８５
で表される出力信号Ｄｏｕｔ２を生成する。
Ｄｏｕｔ２＝ｃ３１×Ｓｄｓ２２＋ｃ３２×Ｓｄ８３＋ｃ３３×Ｓｄ８４＋ｃ３４×Ｓｄ８５
で表される出力信号Ｄｏｕｔ２を生成する。
【0106】
第２実施形態に係るデジタルフィルタ５０は、制御部３２からの信号Ｓｉｎｉ１に応じたフィルタリングを行う。具体的には、デジタルフィルタ５０は、信号Ｓｉｎｉ１に応じて、各遅延器の第１入力および第２入力のいずれかが選択され、選択された入力への信号のフィルタリングを行う。
【0107】
第２入力が選択される場合、デジタルフィルタ５０は、全ての遅延器Ｄ７１～Ｄ８５を通じてデジタル信号Ｓｉｎをフィルタリングし、デジタルの出力信号Ｄｏｕｔ２を生成する。一方、第１入力が選択される場合、１段目のフィルタ５００が信号Ｓ２１を生成すると、３段目のフィルタ５４０が有する最終段の遅延器Ｄ８５には、その信号Ｓ２１に対応する信号Ｓｓ５４が入力される。３段目のフィルタ５４０は、遅延器Ｄ８５が生成する信号Ｓｄ８５に応じて、デジタルの出力信号Ｄｏｕｔ２を生成する。このように、第２入力が選択される場合、デジタルフィルタ５０の一部の遅延器による遅延を省略してデジタルの出力信号Ｄｏｕｔ２できる。このため、第２入力が選択される場合、第１入力が選択される場合よりも、速くデジタル信号Ｓｉｎをフィルタリングすることが可能となる。
【0108】
第２実施形態に係るデジタルフィルタ５０は、複数段のフィルタで構成され、１段目のフィルタ５００は、高速応答用フィルタとして機能する。このため、第２実施形態に係るデジタルフィルタ５０によれば、第１実施形態と比べて、より少ないハードウェア構成でデジタルフィルタ５０を構成することが可能となる。
【0109】
（補足）
本開示に係る実施形態について、具体的な用語を用いて説明したが、この説明は、理解を助けるための例示に過ぎず、本開示あるいは請求の範囲を限定するものではなく、本発明の範囲は、請求の範囲によって規定されるものである。また、実施形態のみでなく、ここでは説明しない実施形態、実施例、変形例も、本発明の範囲に含まれる。
本開示に係る実施形態について、具体的な用語を用いて説明したが、この説明は、理解を助けるための例示に過ぎず、本開示あるいは請求の範囲を限定するものではなく、本発明の範囲は、請求の範囲によって規定されるものである。また、実施形態のみでなく、ここでは説明しない実施形態、実施例、変形例も、本発明の範囲に含まれる。
【0110】
（付記）
本明細書に開示される技術は、一側面において以下のように把握できる。
本明細書に開示される技術は、一側面において以下のように把握できる。
【0111】
（項目１）
デジタル信号をフィルタリングし、デジタルの出力信号を生成するデジタルフィルタであって、
複数の第１遅延器を含むＦＩＲフィルタを有する、前記デジタル信号をフィルタリングする第１フィルタと、
前記デジタル信号および前記第１フィルタが前記デジタル信号をフィルタリングして得た信号のいずれかの信号を選択する選択部と、
前記第１遅延器より多い複数の第２遅延器を含む少なくとも１つのＦＩＲフィルタを有し、前記選択部によって選択された信号に基づいて前記デジタルの出力信号を生成する第２フィルタと、を備える、
デジタルフィルタ。
デジタル信号をフィルタリングし、デジタルの出力信号を生成するデジタルフィルタであって、
複数の第１遅延器を含むＦＩＲフィルタを有する、前記デジタル信号をフィルタリングする第１フィルタと、
前記デジタル信号および前記第１フィルタが前記デジタル信号をフィルタリングして得た信号のいずれかの信号を選択する選択部と、
前記第１遅延器より多い複数の第２遅延器を含む少なくとも１つのＦＩＲフィルタを有し、前記選択部によって選択された信号に基づいて前記デジタルの出力信号を生成する第２フィルタと、を備える、
デジタルフィルタ。
【0112】
（項目２）
前記第２遅延器のそれぞれは、前記選択部によって選択された信号が入力されるように配置される、
項目１に記載のデジタルフィルタ。
前記第２遅延器のそれぞれは、前記選択部によって選択された信号が入力されるように配置される、
項目１に記載のデジタルフィルタ。
【0113】
（項目３）
前記第２フィルタは、複数段のＦＩＲフィルタを有し、
前記第１フィルタは、前記第２フィルタが有する１段目のＦＩＲフィルタを構成する、
項目１または２に記載のデジタルフィルタ。
前記第２フィルタは、複数段のＦＩＲフィルタを有し、
前記第１フィルタは、前記第２フィルタが有する１段目のＦＩＲフィルタを構成する、
項目１または２に記載のデジタルフィルタ。
【0114】
（項目４）
アナログ信号をオーバーサンプリングし、前記デジタル信号を生成するΔΣ変調器と、
項目１～３のいずれか一項に記載のデジタルフィルタと、を備える、
ΔΣ型Ａ／Ｄコンバータ。
アナログ信号をオーバーサンプリングし、前記デジタル信号を生成するΔΣ変調器と、
項目１～３のいずれか一項に記載のデジタルフィルタと、を備える、
ΔΣ型Ａ／Ｄコンバータ。
【0115】
（項目５）
前記アナログ信号を切り替える切り替え部をさらに備え、
前記選択部は、前記アナログ信号の切り替わりに際して、前記第１フィルタが前記デジタル信号をフィルタリングして得た信号を選択する、
項目４に記載のΔΣ型Ａ／Ｄコンバータ。
前記アナログ信号を切り替える切り替え部をさらに備え、
前記選択部は、前記アナログ信号の切り替わりに際して、前記第１フィルタが前記デジタル信号をフィルタリングして得た信号を選択する、
項目４に記載のΔΣ型Ａ／Ｄコンバータ。
【0116】
（項目６）
前記デジタルフィルタは、前記切り替え部によって前記アナログ信号が切り替えられてから所定時間が経過したことに応じて、前記デジタル信号のフィルタリングを開始する、
項目５に記載のΔΣ型Ａ／Ｄコンバータ。
前記デジタルフィルタは、前記切り替え部によって前記アナログ信号が切り替えられてから所定時間が経過したことに応じて、前記デジタル信号のフィルタリングを開始する、
項目５に記載のΔΣ型Ａ／Ｄコンバータ。
【符号の説明】
【0117】
１ ΔΣ型Ａ／Ｄコンバータ、１０ マルチプレクサ、１１ アナログ部、２０，５０ デジタルフィルタ、２００ 第１フィルタ、２２０ 第２フィルタ、２２２，５００ １段目のフィルタ、２２４，５２０ ２段目のフィルタ、２２６，５４０ ３段目のフィルタ、Ｄ１～Ｄ４，Ｄ１１～Ｄ１ｙ’，Ｄ２１～Ｄ２３，Ｄ３１～Ｄ３３，Ｄ７１～Ｄ８５ 遅延器、３０ 制御部。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】