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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024119696
(43)【公開日】2024-09-03
(54)【発明の名称】Ｖ３Ｄ半導体
(51)【国際特許分類】
H01L 23/38 20060101AFI20240827BHJP
H01L 25/04 20230101ALI20240827BHJP
【ＦＩ】
H01L23/38
H01L25/04 Z
【審査請求】未請求
【請求項の数】1
【出願形態】ＯＬ
(21)【出願番号】P 2023026778
(22)【出願日】2023-02-22
(71)【出願人】
【識別番号】712007348
【氏名又は名称】株式会社ドクター中松創研
(72)【発明者】
【氏名】中松 義郎
【テーマコード（参考）】
5F136
【Ｆターム（参考）】
5F136DA25
5F136JA03
(57)【要約】 （修正有）
【特許請求の範囲】
【請求項1】
３Ｄ又は３Ｄでなく半導体集積回路の冷却に於いて基板に対しほぼ垂直に四角形でなく自立させ立て、且つ半導体集積回路の間を空間的に開けてエントツ効果により前記半導体回路を冷却する事を特徴とする半導体回路。
【請求項2】
３Ｄ又は３Ｄでなく半導体回路の冷却に於いて、半導体集積回路にペルチェを素子を積層することを特徴とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、３Ｄ構造半導体素子に関する。
【背景技術】
【0002】
［本発明のバックグラウンド］
日本人はアメリカの実態をよく知らないと思うが、アメリカという国は、メディアがきわめて強力なパワーを持っており、メディアが、アメリカの政治や技術をリードしているといっても過言ではない。そのアメリカのメディアは、スクリップスハワード系と、ハースト系の二つに分かれ、すべてのテレビや通信社がこの２つの系統に分かれていることは日本ではあまり知られていない。
そのスクリップスハワード系の中で、特に、スクリップスハワードの社主であるロイハワード氏が世界の新聞王として世界的に著名である。
本発明者は、米国において、このハワード氏に子供のようにかわいがられ、ニューヨークのパークアベニューの自宅で食事を共にしたり、本発明者が発明した、フロッピーディスクの第１号を見せたり、ハワード氏がそのフロッピーディスクの床に落ちた「ねじ」を拾ったりする、非常に親密な関係であった。そして、ハワード氏が親しくしている、ＲＣＡ社創業社長のデビットサーノフや３Ｍ社を、本発明者に紹介してくれ、たまたま、３ＭがＩＢＭに納入しているコンピュータメモリの日本の代表者を探しており、本発明者が日本の代表者に選ばれ日本で、日本初のコンピュータメモリテストセンタを発明者が設立し、富士通川崎、日立小田原、日電府中、三菱鎌倉、沖電気などすべての日本のコンピュータメーカーに本テストセンタでサーティファイしたメモリを供給した。
また、本発明者が、発明した、メモリトランスポートは、富士通、日立、ユニバック、バローズのコンピュータに採用され、この特許は科学技術庁長官賞を受賞した。
これらの会社で、日立はＲＣＡ、日電はハネウエル、三菱はウェスティングハウスと、技術提携していたが、富士通にはアメリカの技術提携先が見つからず、したがっていわゆる国産コンピュータと称する以外になかった。
そこで、富士通は海外との連携を求め、当時、サンフランシスコ大学の教授をしていた本発明者にアメリカメーカーにコンタクトを依頼して来た。本発明者の経営する会社の１／２の株式を富士通が持つと、当時の富士通の高羅社長から申し入れがあったが、他に小松製作所、興国人絹パルプ、学研などから株を持ちたいとの申し入れがあり、富士通からの １／２ の申し入れはお断りする代わりに、富士通とお互いに株を持つことになり、本発明者は富士通との依頼によりアメリカとのコンタクトに注力した。
パロアルトを中心に、いわゆるシリコンバレーで活躍していた本発明者は、当時、フェアチャイルド・カメラ・アンド・インスツルメンツの副社長をしていたドクター・ノイスと友人関係であったので、一緒にロッキー山脈の山スキーをして彼は足を事故にあったので手当をしながら、ディァブロー山を眺めながら、次のプロジェクトの打ち合わせをした。それは半導体及びＬＳＩの新会社の立ち上げだった。そして、その社名をインテルとした。
のちに、日本のテレビコマーシャルで、「インテル入ってる」ということでこの社名も有名になった。
そこでまず、富士通にインテル製品を導入し、同様に、他の全コンピュータメーカーに本発明者がインテル製品を紹介した。
これをプリント基板に貼り付けた略図が図１である。
そして、富士通は、国産の世界一高速コンピュータを完成した。
ところで国産スーパーコンピュータを作るにあたって、極秘とされた重大問題があった。それは、発熱問題であった。
日本人はアメリカの実態をよく知らないと思うが、アメリカという国は、メディアがきわめて強力なパワーを持っており、メディアが、アメリカの政治や技術をリードしているといっても過言ではない。そのアメリカのメディアは、スクリップスハワード系と、ハースト系の二つに分かれ、すべてのテレビや通信社がこの２つの系統に分かれていることは日本ではあまり知られていない。
そのスクリップスハワード系の中で、特に、スクリップスハワードの社主であるロイハワード氏が世界の新聞王として世界的に著名である。
本発明者は、米国において、このハワード氏に子供のようにかわいがられ、ニューヨークのパークアベニューの自宅で食事を共にしたり、本発明者が発明した、フロッピーディスクの第１号を見せたり、ハワード氏がそのフロッピーディスクの床に落ちた「ねじ」を拾ったりする、非常に親密な関係であった。そして、ハワード氏が親しくしている、ＲＣＡ社創業社長のデビットサーノフや３Ｍ社を、本発明者に紹介してくれ、たまたま、３ＭがＩＢＭに納入しているコンピュータメモリの日本の代表者を探しており、本発明者が日本の代表者に選ばれ日本で、日本初のコンピュータメモリテストセンタを発明者が設立し、富士通川崎、日立小田原、日電府中、三菱鎌倉、沖電気などすべての日本のコンピュータメーカーに本テストセンタでサーティファイしたメモリを供給した。
また、本発明者が、発明した、メモリトランスポートは、富士通、日立、ユニバック、バローズのコンピュータに採用され、この特許は科学技術庁長官賞を受賞した。
これらの会社で、日立はＲＣＡ、日電はハネウエル、三菱はウェスティングハウスと、技術提携していたが、富士通にはアメリカの技術提携先が見つからず、したがっていわゆる国産コンピュータと称する以外になかった。
そこで、富士通は海外との連携を求め、当時、サンフランシスコ大学の教授をしていた本発明者にアメリカメーカーにコンタクトを依頼して来た。本発明者の経営する会社の１／２の株式を富士通が持つと、当時の富士通の高羅社長から申し入れがあったが、他に小松製作所、興国人絹パルプ、学研などから株を持ちたいとの申し入れがあり、富士通からの １／２ の申し入れはお断りする代わりに、富士通とお互いに株を持つことになり、本発明者は富士通との依頼によりアメリカとのコンタクトに注力した。
パロアルトを中心に、いわゆるシリコンバレーで活躍していた本発明者は、当時、フェアチャイルド・カメラ・アンド・インスツルメンツの副社長をしていたドクター・ノイスと友人関係であったので、一緒にロッキー山脈の山スキーをして彼は足を事故にあったので手当をしながら、ディァブロー山を眺めながら、次のプロジェクトの打ち合わせをした。それは半導体及びＬＳＩの新会社の立ち上げだった。そして、その社名をインテルとした。
のちに、日本のテレビコマーシャルで、「インテル入ってる」ということでこの社名も有名になった。
そこでまず、富士通にインテル製品を導入し、同様に、他の全コンピュータメーカーに本発明者がインテル製品を紹介した。
これをプリント基板に貼り付けた略図が図１である。
そして、富士通は、国産の世界一高速コンピュータを完成した。
ところで国産スーパーコンピュータを作るにあたって、極秘とされた重大問題があった。それは、発熱問題であった。
【0003】
本発明は、これら他の人が持たない経験の本発明者の経験によって、本発明が生まれたのである。
かつて、半導体関連で世界で多くのシェアを占めた日本が、今や凋落の一途をたどり、最後の巻き返しとして、ＴＳＭＣの４ｎｍを下回るものを作るためＩＢＭが研究開発した２ｎｍを日本のコンピュータ会社がライセンスを受け、世界のマーケットに復帰しようとしている。それは図１の如く一層のみならず、図２に示す如く、複数枚積層する３Ｄ半導体を日本の武器として、目下開発中である。しかしながら、本発明者は上記のごとく世界初の半導体およびLSIに関わったパイオニアである。
本発明者の５０年にわたる技術的知見から、これには抜本的な欠陥がある。この欠陥を克服するのが、本発明である。
かつて、半導体関連で世界で多くのシェアを占めた日本が、今や凋落の一途をたどり、最後の巻き返しとして、ＴＳＭＣの４ｎｍを下回るものを作るためＩＢＭが研究開発した２ｎｍを日本のコンピュータ会社がライセンスを受け、世界のマーケットに復帰しようとしている。それは図１の如く一層のみならず、図２に示す如く、複数枚積層する３Ｄ半導体を日本の武器として、目下開発中である。しかしながら、本発明者は上記のごとく世界初の半導体およびLSIに関わったパイオニアである。
本発明者の５０年にわたる技術的知見から、これには抜本的な欠陥がある。この欠陥を克服するのが、本発明である。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開昭和６３―１４３８５５号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
３Ｄ半導体の発熱を放出するかという課題の対応が必要となってくる。シリコン内でのキャリア移動度は温度が上がると低下する為、出来るだけ放熱を促進する必要がある。
公知の方法では、四角形にデバイス素子（チップ）を立方体に形成し、発熱を中空コアより放熱する。
しかし、この四角形構造とするのみでは、単に自然の温度上昇のみの放熱しかできない。底部分にも配線等含んだチップを形成しており底部分からの放熱が限られてしまう。また、底部分の素子は処理動作が側面の素子と異なってしまいやすい。
本発明は、シリコン半導体集積素子がさらなる高速処理ができるようにデバイス素子を積層構造とした図２の如き公知の３Ｄ構造ではない新たな図３のＶ３Ｄ構造で温度上昇を抑え、高速処理化が可能な発明を行った。
公知の方法では、四角形にデバイス素子（チップ）を立方体に形成し、発熱を中空コアより放熱する。
しかし、この四角形構造とするのみでは、単に自然の温度上昇のみの放熱しかできない。底部分にも配線等含んだチップを形成しており底部分からの放熱が限られてしまう。また、底部分の素子は処理動作が側面の素子と異なってしまいやすい。
本発明は、シリコン半導体集積素子がさらなる高速処理ができるようにデバイス素子を積層構造とした図２の如き公知の３Ｄ構造ではない新たな図３のＶ３Ｄ構造で温度上昇を抑え、高速処理化が可能な発明を行った。
【課題を解決するための手段】
【0006】
基板上の半導体集積回路を垂直に平行に設ける事を特徴とする。
半導体集積回路を積層し、必要であれば冷却手段層をもうける事を特徴とする。
即ち内側にＰ及びＮを交互に設けたシリコンペルチェ素子を積層し温度制御する事を特徴とする。
半導体集積回路を積層し、必要であれば冷却手段層をもうける事を特徴とする。
即ち内側にＰ及びＮを交互に設けたシリコンペルチェ素子を積層し温度制御する事を特徴とする。
【発明の効果】
【0007】
３Ｄ集積回路チップの処理速度が格段に向上する、発熱を防止できる効果がある。
【図面の簡単な説明】
【0008】
【図1】公知の一枚集積回路構造を示す図
【図2】公知の複数枚積層構造を示す図
【図3】本発明第１実施形態を示す図
【図4】本発明第２実施形態を示す図
【図5】本発明第３実施形態を示す図
【図6】本発明第４実施形態を示す図
【図7】本発明第５実施形態を示す図
【図8】本発明第６実施形態を示す図
【図9】本発明第７実施形態を示す図
【図10】本発明第８～１２実施形態を示す図
【図11】本発明第１３実施形態を示す図
【発明を実施するための形態】
【0009】
古くはモールディングされた素子が貼り付けられたプリント基板を立体形状に設置し配置密度を増したりされていた。
デバイス自体も最小線幅がますます小さくなり、高集積化が進み、光の波長に近づき限界と考えられたが、近年のＥＵＶ露光技術を用い方法を工夫する事により、最小線幅も７―４ｎｍとなる時代を迎えている。そして省電力、高処理速度、且つ高集積化を達成するために更に、最小線幅を２ｎｍとする研究が続けられている。
しかし、前工程が完了した半導体デバイスチップ（集積回路）状態では、高集積化の技術進歩が遅い。プリント基板やモールディング技術の進歩はあるものの、デバイスチップのダイ処理は、複数枚を立方体構造や積層構造で配線する程度である。これでは処理が早くなっても発熱問題が残る。
図１は、古くから用いられている公知の集積回路設置を示す図であって、プリント基板またはソケット１上に、例えばシリコンデバイスを形成した集積回路が組み込まれた素子（後工程完了した素子）２を設けた断面図である。
基板１は、例えばＣＰＵの場合は、ＣＰＵを設置するＣＰＵソケットで、ＣＰＵパッケージが素子（後工程完了した素子）２に該当する。その他のロジック高集積回路素子であってもソケットやプリント基板1上にモールディングしたパッケージ２を載せることが公知である。
集積回路が組み込まれた素子が稼働すると集積回路チップの表面には熱が発生し高集積化するほど内部温度が十分下がらず、内部のシリコンデバイス（例えばＴＦＴトランジスタ）の動作速度を低下させる。
デバイス自体も最小線幅がますます小さくなり、高集積化が進み、光の波長に近づき限界と考えられたが、近年のＥＵＶ露光技術を用い方法を工夫する事により、最小線幅も７―４ｎｍとなる時代を迎えている。そして省電力、高処理速度、且つ高集積化を達成するために更に、最小線幅を２ｎｍとする研究が続けられている。
しかし、前工程が完了した半導体デバイスチップ（集積回路）状態では、高集積化の技術進歩が遅い。プリント基板やモールディング技術の進歩はあるものの、デバイスチップのダイ処理は、複数枚を立方体構造や積層構造で配線する程度である。これでは処理が早くなっても発熱問題が残る。
図１は、古くから用いられている公知の集積回路設置を示す図であって、プリント基板またはソケット１上に、例えばシリコンデバイスを形成した集積回路が組み込まれた素子（後工程完了した素子）２を設けた断面図である。
基板１は、例えばＣＰＵの場合は、ＣＰＵを設置するＣＰＵソケットで、ＣＰＵパッケージが素子（後工程完了した素子）２に該当する。その他のロジック高集積回路素子であってもソケットやプリント基板1上にモールディングしたパッケージ２を載せることが公知である。
集積回路が組み込まれた素子が稼働すると集積回路チップの表面には熱が発生し高集積化するほど内部温度が十分下がらず、内部のシリコンデバイス（例えばＴＦＴトランジスタ）の動作速度を低下させる。
【0010】
図２は、公知の積層された３Ｄ集積回路を示す図であって、例えばＣＰＵソケット、またはＣＰＵパッケージや、プリント基板等、の基板１上に、例えばシリコンデバイスを形成した集積回路が組み込まれた前工程まで完了し、ダイシングしたチップ（ダイ）である集積回路素子２を複数層（２―１～２―３）重ねた３Ｄ構造（立体構造）の断面図である。
集積回路チップを駆動させた時に発生する熱は、積層する数が多いほど、高集積化するほど、大量の熱を発し、且つ、表面のデバイス層（２―３）以外の層では放熱が難しく、デバイス処理速度が低下しやすい。
公知の技術では、積層高集積での３Ｄ立体素子では解決法を見出してはいない。
集積回路チップを駆動させた時に発生する熱は、積層する数が多いほど、高集積化するほど、大量の熱を発し、且つ、表面のデバイス層（２―３）以外の層では放熱が難しく、デバイス処理速度が低下しやすい。
公知の技術では、積層高集積での３Ｄ立体素子では解決法を見出してはいない。
【0011】
以下、図面を参照して本発明の実施形態を詳細に説明する。
図３は、本発明第１実施形態を示す図であって、
集積回路素子２―１、２―２、２―３を、基板１に対して垂直に設けた断面図である。例えば、集積回路素子面は２―１、２―２同志を向かい合わせに設け、２―３は集積回路素子面を２―２方向に向けた断面図である。
図３は、本発明第１実施形態を示す図であって、
集積回路素子２―１、２―２、２―３を、基板１に対して垂直に設けた断面図である。例えば、集積回路素子面は２―１、２―２同志を向かい合わせに設け、２―３は集積回路素子面を２―２方向に向けた断面図である。
【0012】
一例として構造を説明する。
シリコンデバイスであって集積回路が組み込まれ前工程まで完了し、ダイシングした複数の集積回路チップ（ダイ）２―１、２―２、２―３を、パッケージである基板１上に、垂直にかつ対抗して設置し、向かい合わせ部分は間隔３（溝）を設け、例えば接着固定するか回路を直接基板に接続する。
そして、あらかじめ基板接着部に設けている配線によりボンディングが行われた後、集積回路チップ２が向かい合う平行部分以外をモールディングし、集積回路チップ２ 同志の向かい合わせ部分は間隔３（溝）の上空はパッケージを設けず、空気が通り放熱可能な構造とする。
なお、溝部分は伝熱性の薄膜を設けて傷つかぬようにしておくのが好ましい。
集積回路チップとは例えばシリコン製ＭＰＵ、ＣＰＵ他のロジックデバイスであって前工程及びダイシングが完了した素子が、サイズを考慮すると、好ましい。ただし、メモリ素子に適用も可能である。
その他の第１実施形態として、基板１をシリコン薄膜基板とし、その基１の上に、例えばＣＰＵ集積回路チップ２―１、２―２、２―３を熱接着又は溶着で固定し、ボンディングを行い、基板１もＣＰＵパッケージにボンディングし、そして、間隔３の上空は空気が通り放熱可能な構造とするモールディングとしてもよい。集積回路チップ２と基板１はどちらもシリコンであるので精度よく固定しやすく配線も容易である。
本発明第１実施形態によると、集積回路チップの駆動による熱は、図３に矢印で示す如く上昇気流４となり、平行に狭い間隔で配置されているので煙突効果により熱は上部に放出される。
しかし公知の四角形では煙突効果がほとんどない。なぜなら煙突効果は間隔Rの二乗に反比例するからであり、引用文献は効果がなく本発明は効果があり、集積回路チップ２―１、２―２、２－３は高温とならず安定したデバイス処理速度、処理能力を発揮し、且つ、基板に設置面積が少ないので、他の素子も追加設置可能であり更に高集積化ができる。
また、フィン構造なので、側面からの空気の流れで、冷却効果も促進される。
また、本発明第１実施形態に於いて、基板１に、集積回路チップ２を２つ又は４以上の複数個をフィン状に垂直に並べてもよい。
間隔３の幅は、集積回路チップ２の厚さ（例えば５０ミクロン～４００ミクロン）と同等でもよいが、例えば集積回路素子面が向かい合う部分の間隔３を熱量を考慮して広めにしてもよい。間隔３の幅は０．１～５ｍｍで適宜設定する。間隔３の長さはチップ長さによるが、１～３０ｍｍ程度である。
シリコンデバイスであって集積回路が組み込まれ前工程まで完了し、ダイシングした複数の集積回路チップ（ダイ）２―１、２―２、２―３を、パッケージである基板１上に、垂直にかつ対抗して設置し、向かい合わせ部分は間隔３（溝）を設け、例えば接着固定するか回路を直接基板に接続する。
そして、あらかじめ基板接着部に設けている配線によりボンディングが行われた後、集積回路チップ２が向かい合う平行部分以外をモールディングし、集積回路チップ２ 同志の向かい合わせ部分は間隔３（溝）の上空はパッケージを設けず、空気が通り放熱可能な構造とする。
なお、溝部分は伝熱性の薄膜を設けて傷つかぬようにしておくのが好ましい。
集積回路チップとは例えばシリコン製ＭＰＵ、ＣＰＵ他のロジックデバイスであって前工程及びダイシングが完了した素子が、サイズを考慮すると、好ましい。ただし、メモリ素子に適用も可能である。
その他の第１実施形態として、基板１をシリコン薄膜基板とし、その基１の上に、例えばＣＰＵ集積回路チップ２―１、２―２、２―３を熱接着又は溶着で固定し、ボンディングを行い、基板１もＣＰＵパッケージにボンディングし、そして、間隔３の上空は空気が通り放熱可能な構造とするモールディングとしてもよい。集積回路チップ２と基板１はどちらもシリコンであるので精度よく固定しやすく配線も容易である。
本発明第１実施形態によると、集積回路チップの駆動による熱は、図３に矢印で示す如く上昇気流４となり、平行に狭い間隔で配置されているので煙突効果により熱は上部に放出される。
しかし公知の四角形では煙突効果がほとんどない。なぜなら煙突効果は間隔Rの二乗に反比例するからであり、引用文献は効果がなく本発明は効果があり、集積回路チップ２―１、２―２、２－３は高温とならず安定したデバイス処理速度、処理能力を発揮し、且つ、基板に設置面積が少ないので、他の素子も追加設置可能であり更に高集積化ができる。
また、フィン構造なので、側面からの空気の流れで、冷却効果も促進される。
また、本発明第１実施形態に於いて、基板１に、集積回路チップ２を２つ又は４以上の複数個をフィン状に垂直に並べてもよい。
間隔３の幅は、集積回路チップ２の厚さ（例えば５０ミクロン～４００ミクロン）と同等でもよいが、例えば集積回路素子面が向かい合う部分の間隔３を熱量を考慮して広めにしてもよい。間隔３の幅は０．１～５ｍｍで適宜設定する。間隔３の長さはチップ長さによるが、１～３０ｍｍ程度である。
【0013】
図４は、本発明第２実施形態を示す図であって、
集積回路チップ２―１、２―２、２―３、２―４の４枚を、基板１に対して垂直に断面長方形に設け、それぞれの集積回路チップの素子面が内側に向かう様に設けた上面図である。
公知の断面正方形のものより前記の形状により熱の上昇効果が大きい。
それぞれの集積回路チップは基板１上に接着固定される。ボンディングによる配線が行われた後、集積回路チップの裏面側（四角形の外側面）をモールディングされる。集積回路チップ同志の向かい合わせ部分の間隔部３（長方形の穴）の上空は、放熱可能な構造とする。
なお、長方形穴部分は伝熱性の薄膜を設けておくのが好ましい。長方形穴のサイズは、長辺はチップのサイズとなる。また、間隔３の短辺（幅）は、発熱量とチップサイズによって設定してもよいが、図示する如く集積回路チップ２―３、２―４を集積回路チップ２―１、２―２のチップサイズの例えば１／２程度の素子をもうけ長方形を形成してもよい。その場合長方形の短辺（幅）は０．５～１５ｍｍである。
さらに、本発明は図４の鎖線で示す如く、集積回路チップ２―１、２―２、２―３、２―４の間隔３は公知の正方形（鎖線）より基板上の面積が小さいのでスペースファクタが公知の正方形のものより優れている。
本発明第２実施形態によると、間隔部（長方形穴）では、煙突効果と横（溝を流れる）空気の流れより、発生した熱は、速やかに外部へ放熱されることとなるので、効率的に集積回路チップを冷却できる。
また、間隔部３（長方形穴）を広くする場合は、さらなる放熱効果が上がる。
集積回路チップ２―１、２―２、２―３、２―４の４枚を、基板１に対して垂直に断面長方形に設け、それぞれの集積回路チップの素子面が内側に向かう様に設けた上面図である。
公知の断面正方形のものより前記の形状により熱の上昇効果が大きい。
それぞれの集積回路チップは基板１上に接着固定される。ボンディングによる配線が行われた後、集積回路チップの裏面側（四角形の外側面）をモールディングされる。集積回路チップ同志の向かい合わせ部分の間隔部３（長方形の穴）の上空は、放熱可能な構造とする。
なお、長方形穴部分は伝熱性の薄膜を設けておくのが好ましい。長方形穴のサイズは、長辺はチップのサイズとなる。また、間隔３の短辺（幅）は、発熱量とチップサイズによって設定してもよいが、図示する如く集積回路チップ２―３、２―４を集積回路チップ２―１、２―２のチップサイズの例えば１／２程度の素子をもうけ長方形を形成してもよい。その場合長方形の短辺（幅）は０．５～１５ｍｍである。
さらに、本発明は図４の鎖線で示す如く、集積回路チップ２―１、２―２、２―３、２―４の間隔３は公知の正方形（鎖線）より基板上の面積が小さいのでスペースファクタが公知の正方形のものより優れている。
本発明第２実施形態によると、間隔部（長方形穴）では、煙突効果と横（溝を流れる）空気の流れより、発生した熱は、速やかに外部へ放熱されることとなるので、効率的に集積回路チップを冷却できる。
また、間隔部３（長方形穴）を広くする場合は、さらなる放熱効果が上がる。
【0014】
図５は、本発明第３実施形態を示す図であって、３Ｄ回路２－１、２－２、２－３に並行して間隔を開け、３Ｄ集積回路２―４、２―５、２―６を、配置した断面図である。
例えばＣＰＵパッケージの基板１上にシリコンデバイスを形成したＣＰＵ集積回路が組み込まれ前工程が完了しダイシングした、チップ（ダイ）である集積回路素子２を複数層（２―１～２―３）重ねた３Ｄ構造（立体構造）の断面図である。配線設置方法等は公知の技術を用いる。そして積層されたチップを集積回路チップの例えば素子面同志を向かい合わせに設ける。勿論配線等は事前に形状を考慮して公知の方法で設計される。
基板１は、基板１をシリコン薄膜基板とし、その基１の上に、集積回路２―１、２―２、２―３を設けてもよい。図５では、積層された集積回路２―１、２―２、２―３と、集積回路２―４、２―５、２―６のみであるが、さらに複数個設けてもよい。また、高さサイズが違いがあっても設けることが出来る。
本発明第３実施形態によると、煙突効果の上昇気流を活用することで、積層化による熱による機能低下なく、ＣＰＵ又はロジックデバイスでの処理速度を向上させる事が出来る。
例えばＣＰＵパッケージの基板１上にシリコンデバイスを形成したＣＰＵ集積回路が組み込まれ前工程が完了しダイシングした、チップ（ダイ）である集積回路素子２を複数層（２―１～２―３）重ねた３Ｄ構造（立体構造）の断面図である。配線設置方法等は公知の技術を用いる。そして積層されたチップを集積回路チップの例えば素子面同志を向かい合わせに設ける。勿論配線等は事前に形状を考慮して公知の方法で設計される。
基板１は、基板１をシリコン薄膜基板とし、その基１の上に、集積回路２―１、２―２、２―３を設けてもよい。図５では、積層された集積回路２―１、２―２、２―３と、集積回路２―４、２―５、２―６のみであるが、さらに複数個設けてもよい。また、高さサイズが違いがあっても設けることが出来る。
本発明第３実施形態によると、煙突効果の上昇気流を活用することで、積層化による熱による機能低下なく、ＣＰＵ又はロジックデバイスでの処理速度を向上させる事が出来る。
【0015】
図６は、本発明第４実施形態を示す図であって、前記第１実施形態の集積回路２―１、２―２に、ペルチェ素子５を、積層させた断面図である。
ペルチェ素子の冷側５―１を集積回路側とし、発熱側５―２を外側とし、間隔部３―１をあけて、集積回路２―１、２―２に接する面に冷却面５１を設け、集積回路２―１、２―２を冷やし、発熱面５―２の熱を煙突効果でさらに上昇気流４を発生させる事が出来る。また、図５の左側だけでもよい。
またペルチェ素子の形成方法及び給電方法はいかなる方法でもよいが、例えば、ペルチェ素子は集積回路と別のシリコンウェーハで作成し、集積回路チップサイズに合わせてダイシングされ、ペルチェ素子チップ５―１、５―２とし、ダイシング前の前工程である集積回路チップ上の貼り付け、集積回路チップにダイシングして、集積回路チップ２―１、２―２から配電供給可能な様に配線する。（接着配線は公知のボンディング等技術でおこなう）
ペルチェ素子チップを、集積回路チップで制御すると省スペース、構造がシンプルである。
本発明第４実施形態によると、間隔３―１は、第１～３の実施形態の間隔３より、ペルチェ素子により放熱を大きくでき、上昇気流で発熱面５－２からの放熱も大きくでき、集積回路チップ２―１、２―２をさらに冷却する事が出来る。本発明は単独でも含むものである。
ペルチェ素子の冷側５―１を集積回路側とし、発熱側５―２を外側とし、間隔部３―１をあけて、集積回路２―１、２―２に接する面に冷却面５１を設け、集積回路２―１、２―２を冷やし、発熱面５―２の熱を煙突効果でさらに上昇気流４を発生させる事が出来る。また、図５の左側だけでもよい。
またペルチェ素子の形成方法及び給電方法はいかなる方法でもよいが、例えば、ペルチェ素子は集積回路と別のシリコンウェーハで作成し、集積回路チップサイズに合わせてダイシングされ、ペルチェ素子チップ５―１、５―２とし、ダイシング前の前工程である集積回路チップ上の貼り付け、集積回路チップにダイシングして、集積回路チップ２―１、２―２から配電供給可能な様に配線する。（接着配線は公知のボンディング等技術でおこなう）
ペルチェ素子チップを、集積回路チップで制御すると省スペース、構造がシンプルである。
本発明第４実施形態によると、間隔３―１は、第１～３の実施形態の間隔３より、ペルチェ素子により放熱を大きくでき、上昇気流で発熱面５－２からの放熱も大きくでき、集積回路チップ２―１、２―２をさらに冷却する事が出来る。本発明は単独でも含むものである。
【0016】
図７は、本発明第５実施形態を示す図であって、前記３Ｄ回路や第４実施形態の集積回路を基板１に対して垂直に、四角形（箱状）に設け、３Ｄ回路や集積回路２―１、２―２、２―３、２―４の４枚にペルチェ素子５を設けた上面図である。
本発明第５実施形態によると、四角形（箱上）の間隔部にて、ペルチェ素子による放熱がエントツ効果に加わり、公知四角形よりさらに効率よく集積回路を冷却演算する事が出来る。
本発明第５実施形態によると、四角形（箱上）の間隔部にて、ペルチェ素子による放熱がエントツ効果に加わり、公知四角形よりさらに効率よく集積回路を冷却演算する事が出来る。
【0017】
図８は、本発明第６実施形態を示す図であって、前記第５実施形態の集積回路２―１、２―２、２―３、２―４の４枚の上に更に、集積回路２―５、２―６、２―７、２―８、２―９、２―１０、２―１１、２―１２を積層し、その内側にペルチェ素子５を設けた上面図である。
図８では三層の集積回路を積層した図であるが、３層以下又は４層以上積層してもよい。また、前記集積回路は例えばロジックデバイスチップとフラッシュメモリ（ＮＡＮＤ回路）やＤＲＡＭ回路としたり、それぞれ混合して積層する事が出来る。
積層方法は、公知の技術で良く、例えばシリコンでは、集積回路のシリコンウェーハ同士を低温で張り合わせ、その後ダイシングして積層集積回路チップとする、集積回路のシリコンウェーハ同士の間には絶縁層や配線層を堆積させてもよく、素子の機能低下防止や汚染発生防止等の考慮を行う。
本発明第６実施形態によると、積層構造を有することで、四角形（箱上）の間隔部でのペルチェ素子による放熱とエントツ効果で効率よく集積回路チップを冷却されるので処理速度も格段に良くなる上、構造的に安定しているという効果がある。
図８では三層の集積回路を積層した図であるが、３層以下又は４層以上積層してもよい。また、前記集積回路は例えばロジックデバイスチップとフラッシュメモリ（ＮＡＮＤ回路）やＤＲＡＭ回路としたり、それぞれ混合して積層する事が出来る。
積層方法は、公知の技術で良く、例えばシリコンでは、集積回路のシリコンウェーハ同士を低温で張り合わせ、その後ダイシングして積層集積回路チップとする、集積回路のシリコンウェーハ同士の間には絶縁層や配線層を堆積させてもよく、素子の機能低下防止や汚染発生防止等の考慮を行う。
本発明第６実施形態によると、積層構造を有することで、四角形（箱上）の間隔部でのペルチェ素子による放熱とエントツ効果で効率よく集積回路チップを冷却されるので処理速度も格段に良くなる上、構造的に安定しているという効果がある。
【0018】
図９は、本発明第７実施形態を示す図であって、基板にソケット又は凹部溝を設け、ソケット又は凹部には着脱配線できるよう金配線６を施し、集積回路２―１、２―２、２―３をソケットに差し込むことによって基板に垂直に設置出来る。従って、集積回路は着脱可能とする。
凹部は例えばシリコン基板１である場合、ＭＥＭＳ技術で形成し、配線するので、集積回路チップが薄厚さであっても垂直に立てる事が出来る。
また、モールディングも、チップが着脱する事を様妨げぬような構造とする。前記は凹部でなく基板上にソケットを設けてもよい。
本発明第７実施形態によると、集積回路を抜き差しできるので、修理などメンテや分解、運搬も可能となる。又、溝部を各種の共用ソケットとすることもできる。
本発明そのほかの第７実施形態では、シリコン基板１に作成した凹部６に集積回路２―１、２―２、２―３を固定してもよい。この場合は、モールディングは他の実施例同様に、間隔３部分の上空のみ開口する構造としてもよい。
凹部は例えばシリコン基板１である場合、ＭＥＭＳ技術で形成し、配線するので、集積回路チップが薄厚さであっても垂直に立てる事が出来る。
また、モールディングも、チップが着脱する事を様妨げぬような構造とする。前記は凹部でなく基板上にソケットを設けてもよい。
本発明第７実施形態によると、集積回路を抜き差しできるので、修理などメンテや分解、運搬も可能となる。又、溝部を各種の共用ソケットとすることもできる。
本発明そのほかの第７実施形態では、シリコン基板１に作成した凹部６に集積回路２―１、２―２、２―３を固定してもよい。この場合は、モールディングは他の実施例同様に、間隔３部分の上空のみ開口する構造としてもよい。
【0019】
図１０（Ａ）は第８実施形態、（Ｂ）は第９実施形態、（Ｃ）は第１０実施形態、（Ｄ）は第１１実施形態、（Ｅ）は第１２実施形態を示す図である。
前記の符号はそれぞれの構成と機能を説明している。
前記の符号はそれぞれの構成と機能を説明している。
【0020】
本発明第８実施形態によると、（Ａ）から（Ｄ）はペルチェ素子の設ける面を最適化することで集積回路の効率を最大限に上昇させる事が出来る。
また、（Ｅ）に於いては、単なる水平積層集積回路ではなく、水平方向に空間を設けることで集積回路の全てから放熱が可能であり、更に縦方向に設けることで本発明の煙突効果を用いて発熱を防止することが可能となり、多くの集積回路を同時に駆動できる。
（Ｅ）の形態は集積回路の水平と垂直を複数繰り返す構造としてもよい。
また、（Ｅ）に於いては、単なる水平積層集積回路ではなく、水平方向に空間を設けることで集積回路の全てから放熱が可能であり、更に縦方向に設けることで本発明の煙突効果を用いて発熱を防止することが可能となり、多くの集積回路を同時に駆動できる。
（Ｅ）の形態は集積回路の水平と垂直を複数繰り返す構造としてもよい。
【0021】
図１１は、本発明第９実施形態を示す図であって、
公知ＭＥＭＳ加工とＣＶＤ成長を活用し斜め傾斜面で集積回路を積層させた断面図である。
例えばシリコンで、四角く集積回路面２―１、２―２、２―３、２―４（２―２、２―４は図示せず）を公知のエッチングで形成し、集積回路面は斜め（斜度１０―７０度）とし、デバイスを斜め集積回路面に作り込み、さらに集積回路面を公知のシリコンのＣＶＤ法にて単結晶成長させて形成し、集積回路層２―５、２―６、２―７、２―８（２―６、２―８は図示せず）を積層し、斜め面部分にデバイス作成する。
さらに、ＣＶＤ法で配線を設けシリコンを積層しＰとＮセルを拡散手法で形成することでペルチェ素子構造５を完成させる。
間隔３―２部分のみを熱伝導性の良い被膜で覆い、モールディング後でも間隔３―２は、樹脂形成しない放熱可能な構造とする。
本発明第１３実施形態によると、本素子を形成するのに基板に垂直に集積回路を接着する必要が無いため、集積度を上げ熱対策ができるだけでなく、強度確保できる効果がある。
公知ＭＥＭＳ加工とＣＶＤ成長を活用し斜め傾斜面で集積回路を積層させた断面図である。
例えばシリコンで、四角く集積回路面２―１、２―２、２―３、２―４（２―２、２―４は図示せず）を公知のエッチングで形成し、集積回路面は斜め（斜度１０―７０度）とし、デバイスを斜め集積回路面に作り込み、さらに集積回路面を公知のシリコンのＣＶＤ法にて単結晶成長させて形成し、集積回路層２―５、２―６、２―７、２―８（２―６、２―８は図示せず）を積層し、斜め面部分にデバイス作成する。
さらに、ＣＶＤ法で配線を設けシリコンを積層しＰとＮセルを拡散手法で形成することでペルチェ素子構造５を完成させる。
間隔３―２部分のみを熱伝導性の良い被膜で覆い、モールディング後でも間隔３―２は、樹脂形成しない放熱可能な構造とする。
本発明第１３実施形態によると、本素子を形成するのに基板に垂直に集積回路を接着する必要が無いため、集積度を上げ熱対策ができるだけでなく、強度確保できる効果がある。
【0022】
本発明第１４実施形態はシリコンウェーハにて作られたＣＰＵ集積回路のチップ（ダイ）の金属ＣＰＵパッケージ本発明を適用した具体的実施形態の説明である。
例えばＣＰＵパッケージのプリントサーキットボード基板上に、垂直に、ＣＰＵチップを複数、平行に設置する。そしてＣＰＵチップの熱を拡散させる目的で設けられるＣＰＵチップ上部の放熱金属板は、公知技術ではＣＰＵチップの表面のみ接触するが、本発明では、ＣＰＵチップの表裏に接触するように設ける。すなわち放熱金属板表面に、ＣＰＵチップの数だけＣＰＵチップの表裏に沿った溝ができる形状となる形で、基板に設けた本集積回路を放熱金属板でモールディングする。
また、ＣＰＵ配線の接続は、基板とＣＰＵチップの固定部分に集中するが、例えば基板の厚さを厚くしてＣＰＵチップを凹部に差し込み配線したり、基板を部分的に盛り上げ配線部分を確保してもよい。
さらに、ＣＰＵチップの設置の間にペルチェ素子チップを挿入して封入し冷却効果をあげてもよい。
本構成とすることで、多数のＣＰＵチップを並列に同一基板で稼働させることができかつ大量のＣＰＵチップからの放熱を表裏から放熱金属板を介して抜熱する事が出来るので、性能劣化させずに、超高速で、並列計算をさせる事が出来る。
例えばＣＰＵパッケージのプリントサーキットボード基板上に、垂直に、ＣＰＵチップを複数、平行に設置する。そしてＣＰＵチップの熱を拡散させる目的で設けられるＣＰＵチップ上部の放熱金属板は、公知技術ではＣＰＵチップの表面のみ接触するが、本発明では、ＣＰＵチップの表裏に接触するように設ける。すなわち放熱金属板表面に、ＣＰＵチップの数だけＣＰＵチップの表裏に沿った溝ができる形状となる形で、基板に設けた本集積回路を放熱金属板でモールディングする。
また、ＣＰＵ配線の接続は、基板とＣＰＵチップの固定部分に集中するが、例えば基板の厚さを厚くしてＣＰＵチップを凹部に差し込み配線したり、基板を部分的に盛り上げ配線部分を確保してもよい。
さらに、ＣＰＵチップの設置の間にペルチェ素子チップを挿入して封入し冷却効果をあげてもよい。
本構成とすることで、多数のＣＰＵチップを並列に同一基板で稼働させることができかつ大量のＣＰＵチップからの放熱を表裏から放熱金属板を介して抜熱する事が出来るので、性能劣化させずに、超高速で、並列計算をさせる事が出来る。
【0023】
以上により、
本発明は、エントツ効果やペルチェ素子で効果的に冷却可能であるため、集積回路の効率（処理速度等）を大きく高める事が出来る画期的発明である。
又、図７のペルチェ素子を立体的半導体回路でなく平面的半導体に積層する場合も本発明に含まれる。
本発明は、エントツ効果やペルチェ素子で効果的に冷却可能であるため、集積回路の効率（処理速度等）を大きく高める事が出来る画期的発明である。
又、図７のペルチェ素子を立体的半導体回路でなく平面的半導体に積層する場合も本発明に含まれる。
【産業上の利用可能性】
【0024】
本発明によりコンピュータ等をより高効率で処理が出来るので産業上の利用可能性大である。
【符号の説明】
【0025】
１ 基板
２ 半導体層
２―１、２―２、２―３、２―４ 縦に設けた集積回路層
２―５、２―６、２―７、２―８、２―９、２―１０、２―１１、２―１２ 積み重ねられた集積回路
３ 間隔（溝または四角い穴）
３―１ 広い間隔
３―２ 斜めの面を有する間隔
４ 上昇気流
５ ペルチェ素子
５―１ ペルチェ素子の発熱側
５―２ ペルチェ素子の吸熱側
６ 凹部溝に設けられた配線
２ 半導体層
２―１、２―２、２―３、２―４ 縦に設けた集積回路層
２―５、２―６、２―７、２―８、２―９、２―１０、２―１１、２―１２ 積み重ねられた集積回路
３ 間隔（溝または四角い穴）
３―１ 広い間隔
３―２ 斜めの面を有する間隔
４ 上昇気流
５ ペルチェ素子
５―１ ペルチェ素子の発熱側
５―２ ペルチェ素子の吸熱側
６ 凹部溝に設けられた配線
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【手続補正書】
【提出日】2023-03-17
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
３Ｄ半導体集積回路を含む半導体集積回路に於いて、直立した四角形でなく板状に、基板に対しほぼ垂直又は水平に、半導体集積回路の間に空間を開けて設け、エントツ効果を得て又は／及びペルチェ素子により、前記半導体集積回路を冷却する事を特徴とする半導体回路。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【0015】
図６は、本発明第４実施形態を示す図であって、前記第１実施形態の集積回路２―１、２―２に、ペルチェ素子５を、積層させた断面図である。
ペルチェ素子の冷側５―１を集積回路側とし、発熱側５―２を外側とし、間隔部３―１をあけて、集積回路２―１、２―２に接する面に冷却面５１を設け、集積回路２―１、２―２を冷やし、発熱面５―２の熱を煙突効果でさらに上昇気流４を発生させる事が出来る。また、図５の左側だけでもよい。
またペルチェ素子の形成方法及び給電方法はいかなる方法でもよいが、例えば、ペルチェ素子は集積回路と別のシリコンウェーハで作成し、集積回路チップサイズに合わせてダイシングされ、ペルチェ素子チップ５―１、５―２とし、ダイシング前の前工程である集積回路チップ上の貼り付け、集積回路チップにダイシングして、集積回路チップ２―１、２―２から配電供給可能な様に配線する。（接着配線は公知のボンディング等技術でおこなう）
ペルチェ素子チップを、集積回路チップで制御すると省スペース、構造がシンプルである。
本発明第４実施形態によると、間隔３―１は、第１～３の実施形態の間隔３より、ペルチェ素子により放熱を大きくでき、上昇気流で発熱面５－２からの放熱も大きくでき、集積回路チップ２―１、２―２をさらに冷却する事が出来る。本発明はペルチェ素子５を複数ではなく単独の場合でも含むものである。
ペルチェ素子の冷側５―１を集積回路側とし、発熱側５―２を外側とし、間隔部３―１をあけて、集積回路２―１、２―２に接する面に冷却面５１を設け、集積回路２―１、２―２を冷やし、発熱面５―２の熱を煙突効果でさらに上昇気流４を発生させる事が出来る。また、図５の左側だけでもよい。
またペルチェ素子の形成方法及び給電方法はいかなる方法でもよいが、例えば、ペルチェ素子は集積回路と別のシリコンウェーハで作成し、集積回路チップサイズに合わせてダイシングされ、ペルチェ素子チップ５―１、５―２とし、ダイシング前の前工程である集積回路チップ上の貼り付け、集積回路チップにダイシングして、集積回路チップ２―１、２―２から配電供給可能な様に配線する。（接着配線は公知のボンディング等技術でおこなう）
ペルチェ素子チップを、集積回路チップで制御すると省スペース、構造がシンプルである。
本発明第４実施形態によると、間隔３―１は、第１～３の実施形態の間隔３より、ペルチェ素子により放熱を大きくでき、上昇気流で発熱面５－２からの放熱も大きくでき、集積回路チップ２―１、２―２をさらに冷却する事が出来る。本発明はペルチェ素子５を複数ではなく単独の場合でも含むものである。
【手続補正3】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【0019】
図１０は、本発明第８実施例（Ａ）から第９実施例（Ｂ）、第１０実施例（Ｃ）、第１１実施例（Ｄ）、第１２実施例（Ｅ）の形態を示す図であって、（Ａ）は基板１条に垂直に設けた集積回路２にペルチェ素子５を向かい合わせエントツ３を設けた構成、（Ｂ）は基板１上に平行に積層された集積回路２―１、２―２、２―３上にペルチェ素子５を設けた構成、（Ｃ）は基板１上に垂直に集積回路２を背中合わせに設け、それぞれの外側（素子側）にペルチェ素子５を設けた構成、（Ｄ）は（Ｃ）の構成物を、エントツ３を設けて、基板１上に複数垂直に設けた構成である。（Ｅ）は基板上に水平に積層する集積回路２を、水平方向にエントツ空間３を設け且つ、前記水平に積層する集積回路２の上部にエントツ空間５を設けて垂直に集積回路２を設けるものである。
【手続補正4】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【0020】
本発明第８～１２実施形態によると、（Ａ）から（Ｄ）はペルチェ素子の設ける面を最適化することで集積回路の効率を最大限に上昇させる事が出来る。
また、（Ｅ）に於いては、単なる水平積層集積回路ではなく、水平方向にエントツを設けることで集積回路の全てから放熱が可能であり、（Ａ）,（Ｄ）、（Ｅ）は更に縦方向に設けることで本発明の煙突効果を用いて発熱を防止することが可能となり、多くの集積回路を同時に駆動できる。
（Ｅ）の形態は集積回路の水平と垂直を複数繰り返す構造としてもよい。
また、（Ｅ）に於いては、単なる水平積層集積回路ではなく、水平方向にエントツを設けることで集積回路の全てから放熱が可能であり、（Ａ）,（Ｄ）、（Ｅ）は更に縦方向に設けることで本発明の煙突効果を用いて発熱を防止することが可能となり、多くの集積回路を同時に駆動できる。
（Ｅ）の形態は集積回路の水平と垂直を複数繰り返す構造としてもよい。
【手続補正5】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【0021】
図１１は、本発明第１３実施形態を示す図であって、公知ＭＥＭＳ加工とＣＶＤ成長を活用し斜め傾斜面で集積回路を積層させた断面図である。
例えばシリコンで、四角く集積回路面２―１、２―２、２―３、２―４（２―２、２―４は図示せず）を公知のエッチングで形成し、集積回路面は斜め（斜度１０―７０度）とし、デバイスを斜め集積回路面に作り込み、さらに集積回路面を公知のシリコンのＣＶＤ法にて単結晶成長させて形成し、集積回路層２―５、２―６、２―７、２―８（２―６、２―８は図示せず）を積層し、斜め面部分にデバイス作成する。
さらに、ＣＶＤ法で配線を設けシリコンを積層しＰとＮセルを拡散手法で形成することでペルチェ素子構造５を完成させる。
間隔３―２部分のみを熱伝導性の良い被膜で覆い、モールディング後でも間隔３―２は、樹脂形成しない放熱可能な構造とする。
本発明第１３実施形態によると、本素子を形成するのに基板に垂直に集積回路を接着する必要が無いため、集積度を上げ熱対策ができるだけでなく、強度確保できる効果がある。
例えばシリコンで、四角く集積回路面２―１、２―２、２―３、２―４（２―２、２―４は図示せず）を公知のエッチングで形成し、集積回路面は斜め（斜度１０―７０度）とし、デバイスを斜め集積回路面に作り込み、さらに集積回路面を公知のシリコンのＣＶＤ法にて単結晶成長させて形成し、集積回路層２―５、２―６、２―７、２―８（２―６、２―８は図示せず）を積層し、斜め面部分にデバイス作成する。
さらに、ＣＶＤ法で配線を設けシリコンを積層しＰとＮセルを拡散手法で形成することでペルチェ素子構造５を完成させる。
間隔３―２部分のみを熱伝導性の良い被膜で覆い、モールディング後でも間隔３―２は、樹脂形成しない放熱可能な構造とする。
本発明第１３実施形態によると、本素子を形成するのに基板に垂直に集積回路を接着する必要が無いため、集積度を上げ熱対策ができるだけでなく、強度確保できる効果がある。
【手続補正6】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【0023】
以上により、本発明は、エントツを設け、エントツ効果やペルチェ素子で効果的に冷却可能であるため、集積回路の効率（処理速度等）を大きく高める事が出来る画期的発明である。
又、図７のペルチェ素子を立体的半導体回路でなく平面的半導体に積層する場合も本発明に含まれる。
又、図７のペルチェ素子を立体的半導体回路でなく平面的半導体に積層する場合も本発明に含まれる。