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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024119772
(43)【公開日】2024-09-03
(54)【発明の名称】維持回路、メモリ回路及び通信システム
(51)【国際特許分類】
H03K 17/78 20060101AFI20240827BHJP
H03K 3/42 20060101ALI20240827BHJP
【ＦＩ】
H03K17/78 G
H03K17/78 K
H03K3/42 A
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2024024166
(22)【出願日】2024-02-21
(31)【優先権主張番号】P 2023026556
(32)【優先日】2023-02-22
(33)【優先権主張国・地域又は機関】JP
(71)【出願人】
【識別番号】519310193
【氏名又は名称】株式会社ＧＳＥＣ
(74)【代理人】
【識別番号】110003339
【氏名又は名称】弁理士法人南青山国際特許事務所
(72)【発明者】
【氏名】古賀 義亮
(72)【発明者】
【氏名】竹之上 典昭
【テーマコード（参考）】
5J050
【Ｆターム（参考）】
5J050BB21
5J050FF04
5J050FF08
(57)【要約】
【課題】フォトリレーを用いたメモリ回路などを提供すること。
【解決手段】 メモリ回路３０は、フォトリレー１ａと、フォトリレー１ａの入力側の入力端子２に当該フォトリレー１ａの発光部１０を発光させる電源Ｅを供給するためのセット・スイッチＳＷｓと、フォトリレー１ａの出力側の出力端子５に接続された出力端子ＯＵＴと、セット・スイッチＳＷｓによりフォトリレー１ａの入力側に電源Ｅを供給してフォトリレー１ａの発光部を発光させたときに当該フォトリレー１ａの出力側に供給されている電源Ｅによってフォトリレー１ａの発光部の発光を維持する維持回路とを具備する。
【選択図】図３
【解決手段】 メモリ回路３０は、フォトリレー１ａと、フォトリレー１ａの入力側の入力端子２に当該フォトリレー１ａの発光部１０を発光させる電源Ｅを供給するためのセット・スイッチＳＷｓと、フォトリレー１ａの出力側の出力端子５に接続された出力端子ＯＵＴと、セット・スイッチＳＷｓによりフォトリレー１ａの入力側に電源Ｅを供給してフォトリレー１ａの発光部を発光させたときに当該フォトリレー１ａの出力側に供給されている電源Ｅによってフォトリレー１ａの発光部の発光を維持する維持回路とを具備する。
【選択図】図３
【特許請求の範囲】
【請求項1】
フォトリレーの入力側に当該フォトリレーの発光部を発光させる電源を供給して当該フォトリレーの出力側で前記電源の導通・非導通を切換えるように構成し、前記フォトリレーの発光部を発光させたときに当該フォトリレーの出力側に供給されている前記電源によって前記フォトリレーの発光部の発光を維持する維持回路。
【請求項2】
フォトリレーと、
前記フォトリレーの入力側に当該フォトリレーの発光部を発光させる電源を供給して当該フォトリレーの出力側で前記電源の導通・非導通を切換えるためのセット・スイッチと、
前記フォトリレーの出力側にある出力端子と、
前記セット・スイッチにより前記フォトリレーの入力側に前記電源を供給して前記フォトリレーの発光部を発光させたときに当該フォトリレーの出力側に供給されている前記電源によって前記フォトリレーの発光部の発光を維持する維持回路と
を具備するメモリ回路。
前記フォトリレーの入力側に当該フォトリレーの発光部を発光させる電源を供給して当該フォトリレーの出力側で前記電源の導通・非導通を切換えるためのセット・スイッチと、
前記フォトリレーの出力側にある出力端子と、
前記セット・スイッチにより前記フォトリレーの入力側に前記電源を供給して前記フォトリレーの発光部を発光させたときに当該フォトリレーの出力側に供給されている前記電源によって前記フォトリレーの発光部の発光を維持する維持回路と
を具備するメモリ回路。
【請求項3】
請求項２に記載のメモリ回路であって、
前記フォトリレーは、通常は開のａタイプのフォトリレーであり、
前記出力端子は、前記フォトリレーの出力側の２つの端子間を介して前記電源に接続され、
前記維持回路は、前記フォトリレーの入力側の電源側端子に、前記フォトリレーの出力側の２つの端子間を介して前記電源を接続するものである
メモリ回路。
前記フォトリレーは、通常は開のａタイプのフォトリレーであり、
前記出力端子は、前記フォトリレーの出力側の２つの端子間を介して前記電源に接続され、
前記維持回路は、前記フォトリレーの入力側の電源側端子に、前記フォトリレーの出力側の２つの端子間を介して前記電源を接続するものである
メモリ回路。
【請求項4】
請求項３に記載のメモリ回路であって、
前記維持回路は、前記電源と前記セット・スイッチと前記フォトリレーの入力側の電源側端子との間に介挿された第１の抵抗器と、前記電源と前記フォトリレーの出力側の２つの端子間と前記フォトリレーの入力側の電源側端子との間に介挿され、前記第１の抵抗器と抵抗値が同等の第２の抵抗器を含む
メモリ回路。
前記維持回路は、前記電源と前記セット・スイッチと前記フォトリレーの入力側の電源側端子との間に介挿された第１の抵抗器と、前記電源と前記フォトリレーの出力側の２つの端子間と前記フォトリレーの入力側の電源側端子との間に介挿され、前記第１の抵抗器と抵抗値が同等の第２の抵抗器を含む
メモリ回路。
【請求項5】
請求項３又は４に記載のメモリ回路であって、
前記フォトリレーの入力側の電源側端子に前記発光部を非発光とする電圧を印加又は電流を流すためのリセット・スイッチ
を更に具備するメモリ回路。
前記フォトリレーの入力側の電源側端子に前記発光部を非発光とする電圧を印加又は電流を流すためのリセット・スイッチ
を更に具備するメモリ回路。
【請求項6】
請求項２に記載のメモリ回路であって、
前記フォトリレーは、通常は閉のｂタイプのフォトリレーであり、
前記出力端子は、前記フォトリレーの出力側の電源側端子に接続され、
前記維持回路は、前記フォトリレーの入力側の電源側端子に、前記電源を接続するものである
メモリ回路。
前記フォトリレーは、通常は閉のｂタイプのフォトリレーであり、
前記出力端子は、前記フォトリレーの出力側の電源側端子に接続され、
前記維持回路は、前記フォトリレーの入力側の電源側端子に、前記電源を接続するものである
メモリ回路。
【請求項7】
請求項６に記載のメモリ回路であって、
前記維持回路は、前記電源と前記セット・スイッチと前記フォトリレーの入力側の電源側端子との間に介挿された第３の抵抗器と、前記電源と前記フォトリレーの入力側の電源側端子との間に介挿され、前記第３の抵抗器と抵抗値が同等の第４の抵抗器を含む
メモリ回路。
前記維持回路は、前記電源と前記セット・スイッチと前記フォトリレーの入力側の電源側端子との間に介挿された第３の抵抗器と、前記電源と前記フォトリレーの入力側の電源側端子との間に介挿され、前記第３の抵抗器と抵抗値が同等の第４の抵抗器を含む
メモリ回路。
【請求項8】
請求項６又は７に記載のメモリ回路であって、
前記フォトリレーの入力側の電源側端子に前記発光部を非発光とする電圧を印加又は電流を流すためのリセット・スイッチ
を更に具備するメモリ回路。
前記フォトリレーの入力側の電源側端子に前記発光部を非発光とする電圧を印加又は電流を流すためのリセット・スイッチ
を更に具備するメモリ回路。
【請求項9】
請求項２から請求項８のうちいずれか１項に記載のメモリ回路の構成を有する第１のメモリ回路と、
請求項２から請求項８のうちいずれか１項に記載のメモリ回路の構成を有する第２のメモリ回路と
を具備するメモリ回路。
請求項２から請求項８のうちいずれか１項に記載のメモリ回路の構成を有する第２のメモリ回路と
を具備するメモリ回路。
【請求項10】
請求項９に記載のメモリ回路であって、
前記第１のメモリ回路を構成する前記電源と前記第２のメモリ回路を構成する前記電源とを共有の電源とし、フリップ・フロップ回路と同等の機能を有するメモリ回路。
前記第１のメモリ回路を構成する前記電源と前記第２のメモリ回路を構成する前記電源とを共有の電源とし、フリップ・フロップ回路と同等の機能を有するメモリ回路。
【請求項11】
第１のフォトリレー及び第２のフォトリレーと、
前記第１のフォトリレーの入力側にあり、当該第１のフォトリレーの発光部を発光させる第１の電源からの電源を供給するための第１のスイッチと、
前記第２のフォトリレーの入力側にあり、当該第２のフォトリレーの発光部を発光させる第２の電源からの電源を供給するための第２のスイッチと、
前記第１のフォトリレーの出力側にあり、前記第１のフォトリレーの出力側の切り替えにより前記第２の電源からの電源の供給が切り替えられる第１の出力端子と、
前記第２のフォトリレーの出力側にあり、前記第２のフォトリレーの出力側の切り替えにより前記第１の電源からの電源の供給が切り替えられる第２の出力端子と、
前記第１のスイッチにより前記第１のフォトリレーの入力側に前記第１の電源を供給して前記第１のフォトリレーの発光部を発光させたときに当該第１のフォトリレーの出力側に供給されている前記第１の電源によって前記第１のフォトリレーの発光部の発光を維持する第１の維持回路と、
前記第２のスイッチにより前記第２のフォトリレーの入力側に前記第２の電源を供給して前記第２のフォトリレーの発光部を発光させたときに当該第２のフォトリレーの出力側に供給されている前記第２の電源によって前記第２のフォトリレーの発光部の発光を維持する第２の維持回路と
を具備するメモリ回路。
前記第１のフォトリレーの入力側にあり、当該第１のフォトリレーの発光部を発光させる第１の電源からの電源を供給するための第１のスイッチと、
前記第２のフォトリレーの入力側にあり、当該第２のフォトリレーの発光部を発光させる第２の電源からの電源を供給するための第２のスイッチと、
前記第１のフォトリレーの出力側にあり、前記第１のフォトリレーの出力側の切り替えにより前記第２の電源からの電源の供給が切り替えられる第１の出力端子と、
前記第２のフォトリレーの出力側にあり、前記第２のフォトリレーの出力側の切り替えにより前記第１の電源からの電源の供給が切り替えられる第２の出力端子と、
前記第１のスイッチにより前記第１のフォトリレーの入力側に前記第１の電源を供給して前記第１のフォトリレーの発光部を発光させたときに当該第１のフォトリレーの出力側に供給されている前記第１の電源によって前記第１のフォトリレーの発光部の発光を維持する第１の維持回路と、
前記第２のスイッチにより前記第２のフォトリレーの入力側に前記第２の電源を供給して前記第２のフォトリレーの発光部を発光させたときに当該第２のフォトリレーの出力側に供給されている前記第２の電源によって前記第２のフォトリレーの発光部の発光を維持する第２の維持回路と
を具備するメモリ回路。
【請求項12】
請求項１１に記載のメモリ回路を用い、
前記第１のスイッチ及び前記第２の出力端子を少なくとも有する第１の通信端末と、
伝送路を介して前記第１の通信端末と接続され、前記第２のスイッチ及び前記第１の出力端子を少なくとも有する第２の通信端末と
を有する通信システム。
前記第１のスイッチ及び前記第２の出力端子を少なくとも有する第１の通信端末と、
伝送路を介して前記第１の通信端末と接続され、前記第２のスイッチ及び前記第１の出力端子を少なくとも有する第２の通信端末と
を有する通信システム。
【請求項13】
請求項１２に記載の通信システムであって、
前記第１の通信端末及び前記第２の通信端末は、それぞれ、符号化のビット数に応じた数の独立した前記第１のスイッチ及び前記第２の出力端子、並びに前記第２のスイッチ及び前記第１の出力端子を有する通信システム。
前記第１の通信端末及び前記第２の通信端末は、それぞれ、符号化のビット数に応じた数の独立した前記第１のスイッチ及び前記第２の出力端子、並びに前記第２のスイッチ及び前記第１の出力端子を有する通信システム。
【請求項14】
通常は開のａタイプの第１のフォトリレーと、
通常は閉のｂタイプの第２のフォトリレーと、
前記第１のフォトリレーの入力側にあり、当該フォトリレーの発光部を発光させる第１の電源からの電源を供給するためのセット・スイッチと、
前記第１のフォトリレーの出力側にあり、当該フォトリレーの出力側の切り替えにより前記第２の電源からの電源の供給が切り替えられる第１の出力端子と、
前記第２のフォトリレーの出力側にあり、当該フォトリレーの出力側の切り替えにより前記第１の電源からの電源の供給が切り替えられる第２の出力端子と、
前記セット・スイッチにより前記第１のフォトリレーの入力側に前記第１の電源を供給して前記第１のフォトリレーの発光部を発光させたときに当該第１のフォトリレーの出力側に供給されている前記第２の電源によって前記第２のフォトリレーを介して前記第１のフォトリレーの発光部の発光を維持する維持回路と、
前記第２のフォトリレーの入力側にあり、当該フォトリレーの発光部を発光させる第２の電源からの電源の供給を断とし、前記第２のフォトリレーを介して前記第１のフォトリレーの発光部を非発光とするためのリセット・スイッチと
を具備するメモリ回路。
通常は閉のｂタイプの第２のフォトリレーと、
前記第１のフォトリレーの入力側にあり、当該フォトリレーの発光部を発光させる第１の電源からの電源を供給するためのセット・スイッチと、
前記第１のフォトリレーの出力側にあり、当該フォトリレーの出力側の切り替えにより前記第２の電源からの電源の供給が切り替えられる第１の出力端子と、
前記第２のフォトリレーの出力側にあり、当該フォトリレーの出力側の切り替えにより前記第１の電源からの電源の供給が切り替えられる第２の出力端子と、
前記セット・スイッチにより前記第１のフォトリレーの入力側に前記第１の電源を供給して前記第１のフォトリレーの発光部を発光させたときに当該第１のフォトリレーの出力側に供給されている前記第２の電源によって前記第２のフォトリレーを介して前記第１のフォトリレーの発光部の発光を維持する維持回路と、
前記第２のフォトリレーの入力側にあり、当該フォトリレーの発光部を発光させる第２の電源からの電源の供給を断とし、前記第２のフォトリレーを介して前記第１のフォトリレーの発光部を非発光とするためのリセット・スイッチと
を具備するメモリ回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、フォトリレーを用いた維持回路、メモリ回路及び通信システムに関する。
【背景技術】
【0002】
鉄道信号制御には、電磁リレーが用いられている。電磁リレーは大きなノイズや外来サージの多発する環境下でも安定し、安全性を確保した動作が期待できる（非特許文献１参照）が、よりコンパクトで省電力化が可能なフォトリレーを鉄道信号制御に用いることが検討されている（特許文献１参照）。この種の制御にフォトリレーを採用する場合には、電磁リレーと同等の安全性を確保することが要求される。本発明者等は、電磁リレーと同等の安全性を確保しつつ、よりコンパクトで省電力化が可能なフォトリレーを用いたリレー回路及びリレー回路を用いて論理回路を構成する方法を提案している。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平９－９８０８１号公報
【非特許文献】
【0004】
【非特許文献1】ｈｔｔｐｓ：／／ｗｗｗ．ｓｉｇｎａｌ．ｃｏ．ｊｐ／ｐｒｏｄｕｃｔｓ／ｒａｉｌｗａｙ／ｆａｑ／ｆａｑ０9/
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明者等は、電磁リレー回路ばかりでなくフォトリレーを用いた電子回路として、フォトリレーをその特性を生かし他の電子回路にも採用できないかを鋭利検討し、本発明を創案するに至った。すなわち、本発明は、フォトリレーを用いた維持回路、メモリ回路及び通信システムを提供することを目的とする。
【課題を解決するための手段】
【0006】
本発明に係る維持回路は、フォトリレーの入力側に当該フォトリレーの発光部を発光させる電源を供給して当該フォトリレーの出力側で前記電源の導通・非導通を切換えるように構成し、前記フォトリレーの発光部を発光させたときに当該フォトリレーの出力側に供給されている前記電源によって前記フォトリレーの発光部の発光を維持する。
【0007】
本発明に係る維持回路では、フォトリレーの出力側の導通・非導通の状態を当該フォトリレーの当該状態によって維持することができる。これにより、例えばメモリ回路を実現することができる。
【0008】
本発明に係る維持回路は、フォトリレーがａタイプの場合には、フォトリレーの入力側に当該フォトリレーの発光部を発光させる電源を供給して当該フォトリレーの出力側で前記電源の導通・非導通を切換えるように構成し、前記フォトリレーの発光部を発光させたときに当該フォトリレーの出力側を介して当該フォトリレーの出力側の一端に供給されている前記電源によって前記フォトリレーの発光部の発光を維持する。
【0009】
本発明に係る維持回路は、フォトリレーがｂタイプの場合には、フォトリレーの入力側に当該フォトリレーの発光部を発光させる電源を供給して当該フォトリレーの出力側で前記電源の導通・非導通を切換えるように構成し、前記フォトリレーの発光部を発光させたときに当該フォトリレーの出力側の電源供給側の一端に供給されている前記電源によって前記フォトリレーの発光部の発光を維持する。
【0010】
以下の発明は、かかる維持回路を用いたメモリ回路や通信システムである。
【0011】
本発明に係るメモリ回路は、フォトリレーと、前記フォトリレーの入力側に当該フォトリレーの発光部を発光させる電源を供給して当該フォトリレーの出力側で前記電源の導通・非導通を切換えるためのセット・スイッチと、前記フォトリレーの出力側にある出力端子と、前記セット・スイッチにより前記フォトリレーの入力側に前記電源を供給して前記フォトリレーの発光部を発光させたときに当該フォトリレーの出力側に供給されている前記電源によって前記フォトリレーの発光部の発光を維持する維持回路とを具備する。
【0012】
本発明に係るメモリ回路は、フォトリレーと、前記フォトリレーの入力側に当該フォトリレーの発光部を発光させる電源を供給するためのセット・スイッチと、前記フォトリレーの出力側にある出力端子と、前記セット・スイッチにより前記フォトリレーの入力側に前記電源が供給されたとき、前記フォトリレーの出力側の切り替えによって前記セット・スイッチを介することなく前記フォトリレーの入力側への前記電源の供給を維持するための維持回路とを具備する。
【0013】
本発明により、フォトリレーを用いたメモリ回路が実現できる。「フォトリレーの出力側の切り替え」とは、例えばフォトリレーの出力側の２つの出力端子間が非導通から導通、或いは導通から非導通に切り替わることである。本発明では、維持回路によりセット・スイッチを介することなくフォトリレーの入力側への電源の供給が維持されるので、メモリ機能を実現することができる。本発明に係るメモリ回路は、電源を内蔵してもよいし、外部から電源を供給するものであってもよい。
【0014】
本発明に係るメモリ回路では、前記フォトリレーは、通常は開のａタイプのフォトリレーであり、前記出力端子は、前記フォトリレーの出力側の２つの端子間を介して前記電源に接続され、前記維持回路は、前記フォトリレーの入力側の電源側端子に、前記フォトリレーの出力側の２つの端子間を介して前記電源を接続するものであるように構成してもよい。
【0015】
その場合に、前記維持回路は、前記電源と前記セット・スイッチと前記フォトリレーの入力側の電源側端子との間に介挿された第１の抵抗器と、前記電源と前記フォトリレーの出力側の２つの端子間と前記フォトリレーの入力側の電源側端子との間に介挿され、前記第１の抵抗器と抵抗値が同等の第２の抵抗器を含むように構成してもよい。
【0016】
前記フォトリレーの入力側の電源側端子に前記発光部を非発光とする電圧を印加又は電流を流すためのリセット・スイッチを更に具備するように構成してもよい。
【0017】
本発明に係るメモリ回路では、前記フォトリレーは、通常は閉のｂタイプのフォトリレーであり、前記出力端子は、前記フォトリレーの出力側の電源側端子に接続され、前記維持回路は、前記フォトリレーの入力側の電源側端子に、前記電源を接続するものであるように構成してもよい。
【0018】
その場合に、前記維持回路は、前記電源と前記セット・スイッチと前記フォトリレーの入力側の電源側端子との間に介挿された第３の抵抗器と、前記電源と前記フォトリレーの入力側の電源側端子との間に介挿され、前記第３の抵抗器と抵抗値が同等の第４の抵抗器を含むように構成してもよい。
【0019】
前記フォトリレーの入力側の電源側端子に前記発光部を非発光とする電圧を印加又は電流を流すためのリセット・スイッチを更に具備するように構成してもよい。
【0020】
本発明に係るメモリ回路は、上記の通常は開のａタイプのフォトリレー又は通常は閉のｂタイプのフォトリレーによるメモリ回路の構成を有する第１のメモリ回路と、同様に上記の通常は開のａタイプのフォトリレー又は通常は閉のｂタイプのフォトリレーによるメモリ回路の構成を有する第２のメモリ回路とを具備する。つまり、当該メモリ回路は、第１及び第２のメモリ回路がａタイプのフォトリレーを有する場合、第１及び第２のメモリ回路がｂタイプのフォトリレーを有する場合、或いは第１のメモリ回路がａタイプのフォトリレーを有し第２のメモリ回路がｂタイプのフォトリレーを有する場合がある。また、この場合に、前記第１のメモリ回路を構成する前記電源と前記第２のメモリ回路を構成する前記電源とを共有の電源とし、フリップ・フロップ回路と同等の機能を有するように構成してもよい。
【0021】
本発明に係るメモリ回路は、第１のフォトリレー及び第２のフォトリレーと、前記第１のフォトリレーの入力側にあり、当該第１のフォトリレーの発光部を発光させる第１の電源からの電源を供給するための第１のスイッチと、前記第２のフォトリレーの入力側にあり、当該第２のフォトリレーの発光部を発光させる第２の電源からの電源を供給するための第２のスイッチと、前記第１のフォトリレーの出力側にあり、前記第１のフォトリレーの出力側の切り替えにより前記第２の電源からの電源の供給が切り替えられる第１の出力端子と、前記第２のフォトリレーの出力側にあり、前記第２のフォトリレーの出力側の切り替えにより前記第１の電源からの電源の供給が切り替えられる第２の出力端子と、前記第１のスイッチにより前記第１のフォトリレーの入力側に前記第１の電源を供給して前記第１のフォトリレーの発光部を発光させたときに当該第１のフォトリレーの出力側に供給されている前記第１の電源によって前記第１のフォトリレーの発光部の発光を維持する第１の維持回路と、前記第２のスイッチにより前記第２のフォトリレーの入力側に前記第２の電源を供給して前記第２のフォトリレーの発光部を発光させたときに当該第２のフォトリレーの出力側に供給されている前記第２の電源によって前記第２のフォトリレーの発光部の発光を維持する第２の維持回路とを具備する。
【0022】
本発明により、階層化し安全性を確保したメモリ機能を有するメモリ回路が実現できる。
【0023】
本発明に係る通信システムは、上記のメモリ回路を用い、前記第１のスイッチ及び前記第２の出力端子を少なくとも有する第１の通信端末と、伝送路を介して前記第１の通信端末と接続され、前記第２のスイッチ及び前記第１の出力端子を少なくとも有する第２の通信端末とを有する。
【0024】
上記の階層化されたメモリ回路の構成うち、前記第１のセット・スイッチ、前記第２の出力端子、前記第２のセット・スイッチ及び前記第１の出力端子以外の構成は、第１の通信端末又は第２の通信端末が有していればよく、或いは第１の通信端末と第２の通信端末との間の伝送路上のどこかに別途配置するように構成してもよい。
【0025】
ここで、前記第１の通信端末及び前記第２の通信端末は、それぞれ、符号化のビット数に応じた数の独立した前記第１のスイッチ及び前記第２の出力端子、並びに前記第２のスイッチ及び前記第１の出力端子を有するものであってもよい。
【0026】
これにより、第１の通信端末と第２の通信端末との間でパラレル伝送ができる。
【0027】
本発明に係るメモリ回路は、通常は開のａタイプの第１のフォトリレーと、通常は閉のｂタイプの第２のフォトリレーと、前記第１のフォトリレーの入力側にあり、当該フォトリレーの発光部を発光させる第１の電源からの電源を供給するためのセット・スイッチと、前記第１のフォトリレーの出力側にあり、当該フォトリレーの出力側の切り替えにより前記第２の電源からの電源の供給が切り替えられる第１の出力端子と、前記第２のフォトリレーの出力側にあり、当該フォトリレーの出力側の切り替えにより前記第１の電源からの電源の供給が切り替えられる第２の出力端子と、前記セット・スイッチにより前記第１のフォトリレーの入力側に前記第１の電源を供給して前記第１のフォトリレーの発光部を発光させたときに当該第１のフォトリレーの出力側に供給されている前記第２の電源によって前記第２のフォトリレーを介して前記第１のフォトリレーの発光部の発光を維持する維持回路と、前記第２のフォトリレーの入力側にあり、当該フォトリレーの発光部を発光させる第２の電源からの電源の供給を断とし、前記第２のフォトリレーを介して前記第１のフォトリレーの発光部を非発光とするためのリセット・スイッチとを具備する。
【0028】
本発明により、電気的に絶縁された２つの出力を有するメモリ回路を実現できる。
【発明の効果】
【0029】
本発明は、少なくとも１つのフォトリレー、すなわち少なくとも１つの「能動素子であるリレー」でメモリ回路が実現できる。また、少なくとも２つのフォトリレー、すなわち少なくとも２つの「能動素子であるリレー」で階層化メモリ機能を有するメモリ回路や通信システムが実現できる。
【図面の簡単な説明】
【0030】
【図1】本発明の各実施形態で用いられるフォトリレーの内部構造を示す図である。
【図2】ａタイプ及びbタイプのフォトリレーの記号図である。
【図3】本発明の一実施形態に係るａタイプのフォトリレーを1つ用いたメモリ回路の回路図であり、セット・スイッチとリセット・スイッチをオフの状態を示している。
【図4】本発明の一実施形態に係るａタイプのフォトリレーを１つ用いたメモリ回路の回路図であり、セット・スイッチをオンの状態を示している。
【図5】本発明の一実施形態に係るｂタイプのフォトリレーを１つ用いたメモリ回路の回路図であり、セット・スイッチとリセット・スイッチをオフの状態を示している。
【図6】本発明の一実施形態に係るｂタイプのフォトリレーを１つ用いたメモリ回路の回路図であり、セット・スイッチをオンの状態を示している。
【図7】本発明の一実施形態に係るａタイプのフォトリレーを２つ用いて階層化メモリ構造としたメモリ回路の回路図である。
【図8】本発明の一実施形態に係るｂタイプのフォトリレーを２つ用いて階層化メモリ構造としたメモリ回路の回路図である。
【図9】本発明の一実施形態に係るａタイプのフォトリレーとｂタイプのフォトリレーを用いたメモリ回路の回路図である。
【図10】本発明の一実施形態に係る通信システムの構成示す回路図である。
【図11】本発明の別の実施形態に係る通信システムの構成示す回路図である。
【発明を実施するための形態】
【0031】
以下、図面を参照しながら本発明の実施形態を説明する。なお、本発明は以下の実施形態によって限定的に解釈されるものではない。
【0032】
図１は、本発明の各実施形態で用いられるフォトリレーの内部構造を示す図である。同図左側はこのフォトリレーを構成するデバイスを示しており、同図右側はこのデバイスに対応する回路を示している。
【0033】
同図に示すフォトリレー１は、発光部を有する発光ＬＥＤ１０と、受光部２１及び増幅部２２を有する受光増幅デバイス２０とを有する。フォトリレー１は、入力端子２、３及び出力端子４、５を有する。発光ＬＥＤ１０は、入力端子２、３に接続され、受光増幅デバイス２０は、出力端子４、５に接続されている。
【0034】
図２は、本発明の各実施形態で用いられるフォトリレーの記号図を示している。同図左側に示すものは通常は開（ｏｐｅｎ）のａタイプのフォトリレーであり、同図右側に示すものは通常は閉（ｃｌｏｓｅ）のｂタイプのフォトリレーである。ここで、「通常」とはトリガー電流がない場合である。以下の実施形態においては、ａタイプのフォトリレーの符号を「１ａ」とし、ｂタイプのフォトリレーの符号を「１ｂ」とする。
≪単独のフォトリレーによるメモリ機能について≫
≪単独のフォトリレーによるメモリ機能について≫
【0035】
（ａタイプのフォトリレーによる単独メモリ機能）
図３及び図４は、ａタイプのフォトリレー１ａを用いたメモリ回路の構成を示す回路図である。図３は、フォトリレー１ａの発光ＬＥＤ１０が非発光（フォトリレー１ａが「断」）の状態を示しており、図４は、フォトリレー１ａの発光ＬＥＤ１０が発光（フォトリレー１ａが「接」）の状態を示している。
図３及び図４は、ａタイプのフォトリレー１ａを用いたメモリ回路の構成を示す回路図である。図３は、フォトリレー１ａの発光ＬＥＤ１０が非発光（フォトリレー１ａが「断」）の状態を示しており、図４は、フォトリレー１ａの発光ＬＥＤ１０が発光（フォトリレー１ａが「接」）の状態を示している。
【0036】
図３及び図４に示すメモリ回路３０は、フォトリレー１ａと、フォトリレー１ａの入力側の入力端子２に当該フォトリレー１ａの発光部１０を発光させる電源Ｅを供給するためのセット・スイッチＳＷｓと、フォトリレー１ａの出力側の出力端子５に接続された出力端子ＯＵＴと、セット・スイッチＳＷｓによりフォトリレー１ａの入力側の入力端子２に電源Ｅが供給されたとき、フォトリレー１ａの出力側の出力端子４、５の出力の切り替えによってセット・スイッチＳＷｓを介することなくフォトリレー１ａの入力側の入力端子２への電源Ｅの供給を維持するための維持回路（抵抗器Ｒｅ、Ｒｓ及びこれらを含む線路）とを具備する。別言すると、維持回路は、セット・スイッチＳＷｓによりフォトリレー１ａの入力側に電源Ｅを供給してフォトリレー１ａの発光部を発光させたときに当該フォトリレー１ａの出力側に供給されている電源Ｅによってフォトリレー１ａの発光部の発光を維持するものである。
【0037】
このメモリ回路３０では、フォトリレー１ａの出力端子４は例えば５Ｖの直流の電源Ｅに接続され、フォトリレー１ａの出力端子５は抵抗器ＲＬを介して接地されている。フォトリレー１ａの入力端子２は抵抗器ＲＳ及びセット・スイッチＳＷＳを介して電源Ｅに接続されるとともに抵抗器Ｒｒ及びリセット・スイッチＳＷＲを介して接地されている。フォトリレー１ａの入力端子３は接地されている。フォトリレー１ａの入力端子２は、抵抗器Ｒｅを介してフォトリレー１ａの出力端子５に接続されている。このメモリ回路３０の出力端子ＯＵＴは、フォトリレー１ａの出力端子５側にある。
【0038】
製造会社から提供されるフォトリレーの資料を基にするとフォトリレー１ａの発光ＬＥＤ１０における非発光時の内部抵抗値をほぼ無限大、発光時の内部抵抗値をほぼ０、受光増幅デバイス２０の非導通時の内部抵抗値をほぼ無限大、導通時の内部抵抗値をほぼ０とすることができる。各抵抗器ＲＬ、ＲＳ、Ｒｅの抵抗値をそれぞれの抵抗器の符号と同じものとし、電源Ｅの電圧も符号と同じものとする。ここで、一例として、Ｅ＝５Ｖのとき、ＲＳ＝Ｒｅ＝２ＫΩ、Ｒｒ、ＲＬ＝２２０Ω程度とした。フォトリレー１ａのしきい値電圧をＶｏｎ、しきい値電流をＩｏｎとする。以上の条件については、後述するフォトリレー１ｂの場合も同様である。また、後述する階層化メモリ機能のメモリ回路の場合も同様である。
【0039】
【0040】
図４においてＳＷＳをオン（閉）にすると電源電圧Ｅの電圧が発光ＬＥＤ１０の端子２に印加されて
Ｅ／ＲＳ＞Ｉｏｎ
となって受光増幅デバイス２０は発光ＬＥＤ１０が発光すると、その光エネルギを受光し、その電力により受光増幅デバイスの導通時の内部抵抗値はほぼ０となる。この抵抗値はたかだか数ｍΩ程度であり、数アンペアの電流を流すことができる受光増幅デバイス２０として数十ｍΩのａタイプのフォトリレーがすでに市販されている。
Ｅ／ＲＳ＞Ｉｏｎ
となって受光増幅デバイス２０は発光ＬＥＤ１０が発光すると、その光エネルギを受光し、その電力により受光増幅デバイスの導通時の内部抵抗値はほぼ０となる。この抵抗値はたかだか数ｍΩ程度であり、数アンペアの電流を流すことができる受光増幅デバイス２０として数十ｍΩのａタイプのフォトリレーがすでに市販されている。
【0041】
【0042】
リセット・スイッチＳＷＲをオン（閉）からオフ（開）とした状態（リセット状態）の図３に示したメモリ回路３０においてはフォトリレー１ａの発光ＬＥＤ１０は非発光のままで、出力端子ＯＵＴの出力は抵抗器ＲＬを通じて接地電圧（０Ｖ）である。
【0043】
図４に示したようにセット・スイッチＳＷＳのオンにより抵抗器ＲＳによってフォトリレー１ａにそのしきい値（Ｖｏｎ、Ｉｏｎ）を越える電圧と電流を加えて発光ＬＥＤ１０を発光させると、抵抗器ＲＬのフォトリレー１ａに接続されている端子には電圧が発生する。
【0044】
セット・スイッチＳＷＳをオフ（開）として抵抗器ＲＳを切り離してもこれと同等の抵抗値の抵抗器Ｒｅにより発光ＬＥＤ１０に同等の電気エネルギを供給でき、フォトリレー１ａの出力側の受光増幅デバイス２０は導通状態となって内部抵抗値はほぼ０により電源Ｅに接続されるので、メモリ機能を維持できる。ここにａタイプのメモリ機能を利用する場合は過大な電流負荷によりフォトリレー１ａに損傷が生じないように抵抗器Ｒｅの抵抗値を設定しておくことが必要である。
【0045】
メモリ機能のリセットはリセット・スイッチＳＷＲをオン（閉）とし、次式による発光ＬＥＤ１０に印加している電圧をしきい値以下にすることで実行できる。しきい値以下の電圧をＶｏｆｆとする。
【0046】
Ｖｏｆｆ＞Ｅ・Ｒｒ／（Ｒｅ＋Ｒｒ）
ＶｏｆｆはＲｅ＞＞Ｒｒと設定すればよいことがいえる。特に支障が生じなければＲｒについては０Ωであってもよい。
ＶｏｆｆはＲｅ＞＞Ｒｒと設定すればよいことがいえる。特に支障が生じなければＲｒについては０Ωであってもよい。
【0047】
本発明者らはリセット・スイッチＳＷＲをリセットしない限り、ＲＬの負荷の抵抗器を取り去って開放状態にしてもメモリ機能が持続することを確認している。
【0048】
本実施形態に係るメモリ回路３０は、１つのフォトリレー、すなわち１つの「能動素子であるリレー」でメモリ回路が構成できる。
【0049】
加えて、本実施形態に係るメモリ回路３０の出力端子ＯＵＴより電源Ｅの電源電圧をほぼそのまま出力できる。この点で後述するｂタイプのフォトリレー１ｂを用いたメモリ回路と比べて優れている。
【0050】
（ｂタイプのフォトリレーによる単独メモリ機能）
図５及び図６は、ｂタイプのフォトリレー１ｂを用いたメモリ回路の構成を示す回路図である。図５は、フォトリレー１ｂの発光ＬＥＤ１０が非発光（フォトリレー１ｂが「接」）の状態を示しており、図６は、フォトリレー１ｂの発光ＬＥＤ１０が発光（フォトリレー１ｂが「断」）の状態を示している。
図５及び図６は、ｂタイプのフォトリレー１ｂを用いたメモリ回路の構成を示す回路図である。図５は、フォトリレー１ｂの発光ＬＥＤ１０が非発光（フォトリレー１ｂが「接」）の状態を示しており、図６は、フォトリレー１ｂの発光ＬＥＤ１０が発光（フォトリレー１ｂが「断」）の状態を示している。
【0051】
図５及び図６に示すメモリ回路４０では、フォトリレー１ｂの出力端子４は抵抗器ＲＬを介して電源Ｅに接続され、フォトリレー１ｂの出力端子５は接地されている。フォトリレー１ｂの入力端子２は抵抗器ＲＳ及びセット・スイッチＳＷＳを介して電源Ｅに接続されるとともに抵抗器Ｒｅを介してフォトリレー１ｂの出力端子４に接続され、かつ、抵抗器Ｒｒ及びリセット・スイッチＳＷＲを介して接地されている。フォトリレー１ｂの入力端子３は接地されている。このメモリ回路４０の出力端子ＯＵＴは、フォトリレー１ｂの出力端子４側にある。
【0052】
本実施形態に係るメモリ回路４０も、セット・スイッチＳＷｓによりフォトリレー１ｂの入力側に電源Ｅを供給してフォトリレー１ａの発光部を発光させたときに当該フォトリレー１ｂの出力側に供給されている電源Ｅによってフォトリレー１ｂの発光部の発光を維持する維持回路を有する。
【0053】
図５及び図６に示した回路おいて、発光ＬＥＤ１０が発光するためには、以下の条件を満たす必要がある。ｂタイプのフォトリレー１ｂは発光ＬＥＤ１０が発光していない場合、出力側の受光増幅デバイス２０は導通状態となっているのでその内部抵抗値はほぼ０とみなすことができるので電位はほぼ接地電圧の０Ｖである。
【0054】
リセット・スイッチＳＷＲをオン（閉）からオフ（開）とした状態（リセット状態）の図５に示したメモリ回路４０においてはフォトリレー１ｂの発光ＬＥＤ１０は非発光のままで、フォトリレー１ｂの出力側の受光増幅デバイス２０は導通状態で出力端子ＯＵＴの出力は接地電圧（０Ｖ）である。
【0055】
Ｖｏｕｔを０Ｖとみなしてセット・スイッチＳＷＳのオン（閉）により抵抗器ＲＳによってフォトリレー１ｂのしきい値を越える次の条件の電圧はほぼＥと次の条件を満たすと電流を加えると入力側の発光ＬＥＤ１０が発光する。
【0056】
（Ｅ－Ｖｏｎ）・（Ｒｓ＋ＲＬ＋Ｒｅ）／（Ｒｓ・（ＲＬ＋Ｒｅ））＞Ｉｏｎ
図６に示したようにセット・スイッチＳＷＳのオンによりフォトリレー１ｂの入力側の発光ＬＥＤ１０が発光すると、フォトリレー１ｂの出力側の受光増幅デバイス２０は非導通で内部抵抗値が無限大となり、負荷抵抗器ＲＬと直列に接続された抵抗器Ｒｅによって発光ＬＥＤ１０の発光を維持させてメモリ機能が持続する。出力端子ＯＵＴの出力は抵抗器ＲＬと抵抗器Ｒｅを通じて電源Ｅよりしきい値以上の電圧が供給される。この状態でセット・スイッチＳＷＳのオフとしても発光ＬＥＤ１０の発光が維持されてメモリ機能が持続し、出力端子ＯＵＴの出力は抵抗器ＲＬと抵抗器Ｒｅを通じて電源Ｅよりしきい値以上の電圧が供給される。過大な電流が抵抗器ＲＬに流れて前記の条件式が成立しない場合、メモリ機能はリセットされる。
図６に示したようにセット・スイッチＳＷＳのオンによりフォトリレー１ｂの入力側の発光ＬＥＤ１０が発光すると、フォトリレー１ｂの出力側の受光増幅デバイス２０は非導通で内部抵抗値が無限大となり、負荷抵抗器ＲＬと直列に接続された抵抗器Ｒｅによって発光ＬＥＤ１０の発光を維持させてメモリ機能が持続する。出力端子ＯＵＴの出力は抵抗器ＲＬと抵抗器Ｒｅを通じて電源Ｅよりしきい値以上の電圧が供給される。この状態でセット・スイッチＳＷＳのオフとしても発光ＬＥＤ１０の発光が維持されてメモリ機能が持続し、出力端子ＯＵＴの出力は抵抗器ＲＬと抵抗器Ｒｅを通じて電源Ｅよりしきい値以上の電圧が供給される。過大な電流が抵抗器ＲＬに流れて前記の条件式が成立しない場合、メモリ機能はリセットされる。
【0057】
メモリ機能のリセットは、リセット・スイッチＳＷＲのオン（閉）により抵抗器Ｒｒの抵抗値が抵抗器Ｒｅと相まってフォトリレー１ｂの発光ＬＥＤ１０のしきい値電圧以下の電圧となるように設定すれば、フォトリレー１ｂの発光ＬＥＤ１０は非発光となってフォトリレー１ｂの出力増幅デバイス２０は導通状態となりメモリ状態はリセットされる。ｂタイプのフォトリレー１ｂのメモリ機能は抵抗器ＲＬの過大な電流より電圧が低下する状態になるとメモリ機能はリセットされる。
【0058】
本実施形態に係るメモリ回路４０も、１つのフォトリレー、すなわち１つの「能動素子であるリレー」でメモリ回路が構成できる。
【0059】
以上の本実施形態に係るａタイプやｂタイプのフォトリレーを使ったメモリ機能は一般の単独の半導体素子では実現できず、フォトリレーを使うことで初めて実現できる。また単独のフォトリレーのいずれかの構成素子の故障やフォトリレーの受光増幅デバイスと発光ＬＥＤの故障もその故障によりメモリ機能が喪失するので、故障有無の診断はメモリ機能が正常動作するかどうかで確認できる。
≪フォトリレーによる階層化メモリ機能≫
フォトリレーは入力側と出力側は光学的に結合されて相互間で電気的に高い絶縁性がある。以下の実施形態では、これを利用した階層化メモリ機能を有するメモリ回路を説明する。
≪フォトリレーによる階層化メモリ機能≫
フォトリレーは入力側と出力側は光学的に結合されて相互間で電気的に高い絶縁性がある。以下の実施形態では、これを利用した階層化メモリ機能を有するメモリ回路を説明する。
【0060】
（ａタイプのフォトリレーによる階層化メモリ機能）
図７は、２つのａタイプの第１及び第２のフォトリレー１ａ１、１ａ２を用いたメモリ回路の構成を示す回路図である。
図７は、２つのａタイプの第１及び第２のフォトリレー１ａ１、１ａ２を用いたメモリ回路の構成を示す回路図である。
【0061】
図７に示すメモリ回路５０は、第１のフォトリレー１ａ１及び第２のフォトリレー１ａ２と、第１のフォトリレー１ａ１の入力側にあり、当該第１のフォトリレー１ａ１の発光部１０を発光させる第１の電源Ｅ１からの電源を供給するための第１のセット・スイッチＳＷ１と、第２のフォトリレー１ａ２の入力側にあり、当該第２のフォトリレー１ａ２の発光部１０を発光させる第２の電源Ｅ２からの電源を供給するための第２のセット・スイッチＳＷ２と、第１のフォトリレー１ａ１の出力側にあり、第１のフォトリレー１ａ１の出力側の切り替えにより第２の電源Ｅ２からの電源の供給が切り替えられる第１の出力端子ＯＵＴ１と、第２のフォトリレー１ａ２の出力側にあり、第２のフォトリレー１ａ２の出力側の切り替えにより第１の電源Ｅ１からの電源の供給が切り替えられる第２の出力端子ＯＵＴ２とを具備する。
【0062】
【0063】
第１回路５０ａでは、第１のフォトリレー１ａ１の入力端子２は第１のセット・スイッチＳＷ１及び抵抗器Ｒｓを介して例えば５Ｖの直流の第１の電源Ｅ１に接続され、第１のフォトリレー１ａ１の入力端子３は接地されている。第２のフォトリレー１ａ２の出力端子４は抵抗器ＲＬを介して第１の電源Ｅ１に接続され、第２のフォトリレー１ａ２の出力端子５は接地されている。第１のフォトリレー１ａ１の入力端子２と第２のフォトリレー１ａ２の出力端子４は抵抗器Ｒｅを介して接続されている。第１のセット・スイッチＳＷ１に対する出力は、第２回路６０ｂ側である第１のフォトリレー１ａ１の出力端子４側の第１の出力端子ＯＵＴ１より出力される。すなわち、第１のセット・スイッチＳＷ１と第１の出力端子ＯＵＴ１とは、電気的に絶縁されている。
【0064】
第２回路５０ｂでは、第２のフォトリレー１ａ２の入力端子２は第２のセット・スイッチＳＷ２及び抵抗器Ｒｓを介して例えば５Ｖの直流の第２の電源Ｅ２に接続され、第２のフォトリレー１ａ２の入力端子３は接地されている。第１のフォトリレー１ａ１の出力端子４は抵抗器ＲＬを介して第２の電源Ｅ２に接続され、第１のフォトリレー１ａ１の出力端子５は接地されている。第２のフォトリレー１ａ２の入力端子２と第１のフォトリレー１ａ１の出力端子４は抵抗器Ｒｅを介して接続されている。第２のセット・スイッチＳＷ２に対する出力は、第１回路６０ａ側である第２のフォトリレー１ａ２の出力端子４側の第２の出力端子ＯＵＴ２より出力される。すなわち、第２のセット・スイッチＳＷ２と第２の出力端子ＯＵＴ２とは、電気的に絶縁されている。
【0065】
本実施形態に係るメモリ回路５０は、第１のセット・スイッチＳＷ１により第１のフォトリレー１ａ１の入力側に第１の電源Ｅ１を供給して第１のフォトリレー１ａ１の発光部を発光させたときに当該第１のフォトリレー１ａ１の出力側に供給されている第１の電源Ｅ１によって第１のフォトリレー１ａ１の発光部の発光を維持する第１の維持回路と、第２のセット・スイッチＳＷ２により第２のフォトリレー１ａ２の入力側に第２の電源Ｅ２を供給して第２のフォトリレー１ａ２の発光部を発光させたときに当該第２のフォトリレー１ａ２の出力側に供給されている第２の電源Ｅ２によって第２のフォトリレー１ａ２の発光部の発光を維持する第２の維持回路とを有する。
【0066】
ａタイプの第１及び第２のフォトリレー１ａ１、１ａ２の発光ＬＥＤ１０が発光するための条件は上記の図３及び図４に示した実施形態と同様であり、本実施形態に係るメモリ回路５０もこの条件を満たしているものとする。
【0067】
第１回路５０ａの第１のセット・スイッチＳＷ１がオフ（断）のとき第１のフォトリレー１ａ１の発光ＬＥＤ１０が非発光であり、第１のフォトリレー１ａ１の受光増幅デバイス２０は非導通状態（図７で図示する状態）であるので、第２回路５０ｂ側の負荷抵抗器ＲＬによりメモリ回路５０における第１の出力端子ＯＵＴ１は第２の電源Ｅ２による電源出力（ただし、内部抵抗値ＲＬがある。）となっている。
【0068】
第１回路５０ａの第１のセット・スイッチＳＷ１をオン（接）にすると第１の電源Ｅ１から抵抗器Ｒｓに通じる電圧と電流により第１のフォトリレー１ａ１の発光ＬＥＤ１０が発光し、第１のフォトリレー１ａ１の受光増幅デバイス２０はほぼ導通する状態となるので、第１のフォトリレー１ａ１の出力端子５は接地側の０Ｖとみなせる電位の接続となり、メモリ回路５０における第１の出力端子ＯＵＴ１は接地出力となる。第２のフォトリレー１ａ２側の発光ＬＥＤ１０は抵抗器Ｒｅにより接地接続の０Ｖとなっているので、非発光の状態であり、第２のフォトリレー１ａ２の受光増幅デバイス２０は非導通のままであり、第１回路５０ａ側の負荷抵抗器ＲＬと直列に接続された抵抗器Ｒｅによってたとえ第１のセット・スイッチＳＷ１がオフ（断）となっても第１のフォトリレー１ａ１の発光ＬＥＤ１０にはしきい値を越える電圧と電流が保持されて発光状態は維持され、メモリ回路５０における第１の出力端子ＯＵＴ１の接地出力は維持される。
【0069】
第２回路５０ｂ側の第２の電源Ｅ２による電源接続がない場合には、第１の出力端子ＯＵＴ１は非接地になるので、メモリ機能は喪失する。すなわち、本来は第１回路５０ａの第１のセット・スイッチＳＷ１をオン（接）にするとメモリ回路５０における第１の出力端子ＯＵＴ１は接地出力となるはずであるが、第２の電源Ｅ２による電源接続がない場合つまり第２の電源Ｅ２を喪失した場合には第１の出力端子ＯＵＴ１は非接地になり、これにより第２の電源Ｅ２が喪失したことを検知できる。つまり、本実施形態に係る階層化メモリ回路はセット・リセットができないことから相手側の電源が喪失したことがわかる。
【0070】
メモリ回路の階層化はこれまでの電子回路では実現できなかった。これに対して、本実施形態に係る階層化メモリ回路５０ではフォトリレー１ａ１、１ａ２を使って上記のような電子回路を構成することで、メモリ回路の階層化が可能となる。本実施形態に係る階層化メモリ回路５０は、電源Ｅ１、Ｅ２が階層ごとに必要で電源が不良となればメモリ機能は失われる特徴がある。本実施形態に係るフォトリレーにより絶縁されている階層化メモリ回路５０は通常分散した電源Ｅ１、Ｅ２により構成される大きなネットワークで利用されることを前提としており、本実施形態に係る階層化メモリ回路５０はセット・リセットができないことから相手側の電源が喪失したことがわかる、という故障診断に利用できる機能を有する。
【0071】
第２回路５０ｂの第２のセット・スイッチＳＷ２がオフ（断）の状態では、メモリ回路５０における第２の出力端子ＯＵＴ２は第１回路５０ａ側の負荷抵抗器ＲＬにより電源出力（ただし、内部抵抗値ＲＬがある。）となっている。
【0072】
第２回路５０ｂの第２のセット・スイッチＳＷ２をオン（接）にすると、第２の電源Ｅ２から抵抗器Ｒｓに通じる電圧と電流により第２のフォトリレー１ａ２の発光ＬＥＤ１０が発光し、第２のフォトリレー１ａ２の受光増幅デバイス２０はほぼ導通する状態となるので、第２のフォトリレー１ａ２の出力端子５は接地側の０Ｖとみなせる電位の接続となり、メモリ回路５０における第２の出力端子ＯＵＴ２は接地出力となる。これにより、第１の出力端子ＯＵＴ１から第２の出力端子ＯＵＴ２にメモリ機能は切り換えられるので、本実施形態に係るメモリ回路５０は半導体デバイスと同様なフリップ・フロップのメモリ機能があることになる。従って、第１回路５０ａの第１の電源Ｅ１と第２回路５０ｂの第２の電源Ｅ２を同一とすれば、半導体デバイスによるフリップ・フロップのメモリ機能と同一の動作となる。
【0073】
図７に示すメモリ回路５０の状態遷移は以下のとおりとなる。
【0074】
【0075】
このメモリ回路５０では、セット・スイッチの入れる順序によって出力が決まり、初期状態は不定となる。不定とは、０になるか１になるかが特定できないことである。つまり、電源を同時に入れたときもいずれになるかはフォトリレーのバラツキによって異なり、いずれか一方が１になり他方は０の状態となる。
【0076】
（ｂタイプのフォトリレーによる階層化メモリ機能）
図８は、２つのｂタイプの第１及び第２のフォトリレー１ｂ１、１ｂ２を用いたメモリ回路の構成を示す回路図である。
図８は、２つのｂタイプの第１及び第２のフォトリレー１ｂ１、１ｂ２を用いたメモリ回路の構成を示す回路図である。
【0077】
図８に示すメモリ回路６０は、図中中央のｂタイプの第１及び第２のフォトリレー１ｂ１、１ｂ２を挟んで２つの電気的に絶縁された図中左側の第１回路６０ａ及び図中右側の第２回路６０ｂを有する。
【0078】
第１回路６０ａでは、第１のフォトリレー１ｂ１の入力端子２は第１のセット・スイッチＳＷ１及び抵抗器Ｒｓを介して例えば５Ｖの直流の第１の電源Ｅ１に接続され、第１のフォトリレー１ｂ１の入力端子３は接地されている。第２のフォトリレー１ｂ２の出力端子５は第１の電源Ｅ１に接続され、第２のフォトリレー１ｂ２の出力端子４は抵抗器ＲＬを介して接地されている。第２のフォトリレー１ｂ２の入力端子２と第１のフォトリレー１ｂ１の出力端子４は抵抗器Ｒｅを介して接続されている。第１のセット・スイッチＳＷ１に対する出力は、第２回路６０ｂ側である第１のフォトリレー１ｂ１の出力端子５側の第１の出力端子ＯＵＴ１より出力される。すなわち、第１のセット・スイッチＳＷ１と第１の出力端子ＯＵＴ１とは、電気的に絶縁されている。
【0079】
第２回路６０ｂでは、第２のフォトリレー１ｂ２の入力端子２は第２のセット・スイッチＳＷ２及び抵抗器Ｒｓを介して例えば５Ｖの直流の第２の電源Ｅ２に接続され、第２のフォトリレー１ｂ２の入力端子３は接地されている。第１のフォトリレー１ｂ１の出力端子５は抵抗器ＲＬを介して接地され、第１のフォトリレー１ｂ１の出力端子４は第２の電源Ｅ２に接続されている。第１のフォトリレー１ｂ１の入力端子２と第２のフォトリレー１ｂ２の出力端子４は抵抗器Ｒｅを介して接続されている。第２のセット・スイッチＳＷ２に対する出力は、第１回路６０ａ側である第２のフォトリレー１ｂ２の出力端子５側の第２の出力端子ＯＵＴ２より出力される。すなわち、第２のセット・スイッチＳＷ２と第２の出力端子ＯＵＴ２とは、電気的に絶縁されている。
【0080】
本実施形態に係るメモリ回路６０は、第１のセット・スイッチＳＷ１により第１のフォトリレー１ｂ１の入力側に第１の電源Ｅ１を供給して第１のフォトリレー１ｂ１の発光部を発光させたときに当該第１のフォトリレー１ｂ１の出力側に供給されている第１の電源Ｅ１によって第１のフォトリレー１ｂ１の発光部の発光を維持する第１の維持回路と、第２のセット・スイッチＳＷ２により第２のフォトリレー１ｂ２の入力側に第２の電源Ｅ２を供給して第２のフォトリレー１ｂ２の発光部を発光させたときに当該第２のフォトリレー１ｂ２の出力側に供給されている第２の電源Ｅ２によって第２のフォトリレー１ｂ２の発光部の発光を維持する第２の維持回路とを有する。
【0081】
ｂタイプの第１及び第２のフォトリレー１ｂ１、１ｂ２の発光ＬＥＤ１０が発光するための条件は上記の図５及び図６に示した実施形態と同様であり、本実施形態に係るメモリ回路６０もこの条件を満たしているものとする。
【0082】
第１回路６０ａの第１のセット・スイッチＳＷ１がオフ（断）のとき第１のフォトリレー１ｂ１の発光ＬＥＤ１０が非発光であり、第１のフォトリレー１ｂ１の受光増幅デバイス２０は導通状態（図８で図示する状態）であるので、第２回路６０ｂ側のメモリ回路６０における第１の出力端子ＯＵＴ１は第２の電源Ｅ２による電源出力となっている。
【0083】
第１回路６０ａの第１のセット・スイッチＳＷ１をオン（接）にすると第１の電源Ｅ１から抵抗器Ｒｓに通じる電圧と電流により第１のフォトリレー１ｂ１の発光ＬＥＤ１０が発光し、第１のフォトリレー１ｂ１の受光増幅デバイス２０は非導通状態となるので、第１のフォトリレー１ｂ１の出力端子５は接地側の０Ｖとみなせる電位の接続となり、メモリ回路６０における第１の出力端子ＯＵＴ１は接地出力（ただし、内部抵抗値ＲＬがある。）となる。
【0084】
第１のフォトリレー１ｂ１の受光増幅デバイス２０は非導通状態であるので、第２回路６０ｂの抵抗器Ｒｅにより第２のフォトリレー１ｂ２の発光ＬＥＤ１０は非発光の状態であり、第２のフォトリレー１ｂ２の受光増幅デバイス２０は導通状態である。これにより、第１回路６０ａの第１の電源Ｅ１から抵抗器Ｒｅに流れている第１のフォトリレー１ｂ１の発光ＬＥＤ１０の電圧と電流が維持される（第１のフォトリレー１ｂ１の発光ＬＥＤ１０の発光、受光増幅デバイス２０の非導通状態、出力端子５の「接地」）。第２回路６０ｂ側の第２の電源Ｅ２による電源接続がない場合には、第１の出力端子ＯＵＴ１は非接地になるので、メモリ機能は喪失する（第１のフォトリレー１ｂ１の発光ＬＥＤ１０の発光、受光増幅デバイス２０の非導通状態、出力端子５の「非接地」）。これにより、前述の実施形態と同様に電源喪失の検知が可能となる。
【0085】
第２回路６０ｂの第２のセット・スイッチＳＷ２がオフ（断）の状態では、第２のフォトリレー１ｂ２の発光ＬＥＤ１０が非発光であり、第２のフォトリレー１ｂ２の受光増幅デバイス２０は導通状態であるので、メモリ回路６０における第２の出力端子ＯＵＴ２は電源出力となっている。
【0086】
第２回路６０ｂの第２のセット・スイッチＳＷ２をオン（接）にすると、第２の電源Ｅ２から抵抗器Ｒｓに通じる電圧と電流により第２のフォトリレー１ｂ２の発光ＬＥＤ１０が発光し、第２のフォトリレー１ｂ２の受光増幅デバイス２０は非導通状態となるので、メモリ回路６０における第２の出力端子ＯＵＴ２は接地出力（ただし、内部抵抗値ＲＬがある。）となる。これにより、第１の出力端子ＯＵＴ１から第２の出力端子ＯＵＴ２にメモリ機能は切り換えられるので、本実施形態に係るメモリ回路６０は半導体デバイスと同様なフリップ・フロップのメモリ機能があることになる。従って、第１回路６０ａの第１の電源Ｅ１と第２回路６０ｂの第２の電源Ｅ２を同一とすれば、半導体デバイスによるフリップ・フロップのメモリ機能と同一の動作となる。
【0087】
図８に示すメモリ回路６０の状態遷移は以下のとおりとなる。
【0088】
【0089】
このメモリ回路６０においても、セット・スイッチの入れる順序によって出力が決まり、初期状態は不定となる。
【0090】
（ａタイプ及びｂタイプのフォトリレーによる階層化メモリ機能）
図９は、ａタイプの第１のフォトリレー１ａ１及びｂタイプの第２のフォトリレー１ｂ２を用いたメモリ回路の構成を示す回路図である。
図９は、ａタイプの第１のフォトリレー１ａ１及びｂタイプの第２のフォトリレー１ｂ２を用いたメモリ回路の構成を示す回路図である。
【0091】
図９に示すメモリ回路７０は、ａタイプの第１のフォトリレー１ａ１と、ｂタイプの第２のフォトリレー１ｂ２と、第１のフォトリレー１ａ１の入力側にあり、当該第１のフォトリレー１ａ１の発光部１０を発光させる第１の電源Ｅ１からの電源を供給するためのセット・スイッチＳＷＳと、第２のフォトリレー１ｂ２の入力側にあり、当該第２のフォトリレー１ｂ２の発光部１０を発光させる第２の電源Ｅ２からの電源を供給するためのリセット・スイッチＳＷＲと、第１のフォトリレー１ａ１の出力側にあり、第１のフォトリレー１ａ１の出力側の切り替えにより第２の電源Ｅ２からの電源の供給が切り替えられる第１の出力端子ＯＵＴ１と、第２のフォトリレー１ｂ２の出力側にあり、第２のフォトリレー１ｂ２の出力側の切り替えにより第１の電源Ｅ１からの電源の供給が切り替えられる第２の出力端子ＯＵＴ２とを具備する。
【0092】
図９に示すメモリ回路７０は、図９中の中央のａタイプの第１のフォトリレー１ａ１及びｂタイプの第２のフォトリレー１ｂ２を挟んで２つの電気的に絶縁された図中左側の第１回路７０ａ及び図中右側の第２回路７０ｂを有する。
【0093】
第１回路７０ａでは、第１のフォトリレー１ａ１の入力端子２はセット・スイッチＳＷＳ及び抵抗器Ｒｓを介して例えば５Ｖの直流の第１の電源Ｅ１に接続され、第１のフォトリレー１ａ１の入力端子３は接地されている。第２のフォトリレー１ｂ２の出力端子４は抵抗器ＲＬを介して第１の電源Ｅ１に接続され、第２のフォトリレー１ｂ２の出力端子５は接地されている。第１のフォトリレー１ａ１の入力端子２と第２のフォトリレー１ｂ２の出力端子４は抵抗器Ｒｅを介して接続されている。
【0094】
第２回路７０ｂでは、第２のフォトリレー１ｂ２の入力端子２はリセット・スイッチＳＷＲを介して接地されている。第２のフォトリレー１ｂ２の入力端子３は接地されている。第１のフォトリレー１ａ１の出力端子４は例えば５Ｖの直流の第２の電源Ｅ２に接続されている。第１のフォトリレー１ａ１の出力端子５は第１の出力端子ＯＵＴ１に接続されるとともに、抵抗器ＲＬを介して接地され、かつ抵抗器Ｒｅを介して第２のフォトリレー１ｂ２の入力端子２に接続されている。
【0095】
本実施形態に係るメモリ回路７０は、セット・スイッチＳＷＳにより第１のフォトリレー１ａ１の入力側に第１の電源Ｅ１を供給して第１のフォトリレー１ａ１の発光部を発光させたときに当該第１のフォトリレー１ａ１の出力側に供給されている第２の電源Ｅ２によって第２のフォトリレー１ｂ２を介して第１のフォトリレー１ａ１の発光部の発光を維持する維持回路と、第２のフォトリレー１ｂ２の入力側にあり、当該フォトリレー１ｂ２の発光部を発光させる第２の電源Ｅ２からの電源の供給を断とし、第２のフォトリレー１ｂ２を介して第１のフォトリレー１ａ１の発光部を非発光とするためのリセット・スイッチＳＷＲとを有する。この実施形態において、「第２のフォトリレー１ｂ２を介して」とは、第２のフォトリレー１ｂ２を非発光として出力側を導通状態とすることであり、これにより第１のフォトリレー１ａ１の入力側の入力端子２、３間が接地となり、第１のフォトリレー１ａ１の発光部が非発光となる。
【0096】
リセット・スイッチＳＷＲがオフの状態でセット・スイッチＳＷＳをオンにすると、第２回路７０ｂ側である第１のフォトリレー１ａ１の出力端子５側の第１の出力端子ＯＵＴ１及び第１回路７０ａ側である第２のフォトリレー１ｂ２の出力端子４側の第２の出力端子ＯＵＴ２の両側が電源出力となり、第１回路７０ａ側のセット・スイッチＳＷＳをオフとしてもその電源出力が維持される。セット・スイッチＳＷＳがオフの状態でリセット・スイッチＳＷＲをオン（リセット）すると、第２回路７０ｂ側である第１のフォトリレー１ａ１の出力端子５側の第１の出力端子ＯＵＴ１及び第１回路７０ａ側である第２のフォトリレー１ｂ２の出力端子４側の第２の出力端子ＯＵＴ２の両側の出力が接地状態にすなわちリセットされる。従って、図９に示すメモリ回路７０は、電気的に絶縁された２つメモリ出力を有する回路を実現できる。
【0097】
図９に示すメモリ回路７０の状態遷移は以下のとおりとなる。
【0098】
【0099】
≪フォトリレーを使った通信システム≫
図１０は、本発明の一実施形態に係る通信システムの構成を示す回路図である。
図１０は、本発明の一実施形態に係る通信システムの構成を示す回路図である。
【0100】
図１０に示す通信システム９０は、例えば図７に示した階層化されたメモリ回路５０を用い、第１のセット・スイッチＳＷ１及び第２の出力端子ＯＵＴ２を少なくとも有する第１の通信端末９２と、伝送路９１を介して第１の通信端末９２と接続され、第２のセット・スイッチＳＷ２及び第１の出力端子ＯＵＴ１を少なくとも有する第２の通信端末９３とを有する。
【0101】
本実施形態に係る通信システム９０は、特に、相手側の通信端末の電源が喪失したことがわかる、という故障診断に利用できる機能を有する。
【0102】
図１０に示した通信システム９０では、図７に示した階層化されたメモリ回路５０の構成うち、第１のセット・スイッチＳＷ１、第２の出力端子ＯＵＴ２、第２のセット・スイッチＳＷ２及び記第１の出力端子ＯＵＴ１以外の構成は、第１の通信端末９２又は第２の通信端末９３が有していればよく、或いは第１の通信端末９２と第２の通信端末９３との間の伝送路上のどこかに別途配置するように構成してもよい。図８に示した階層化されたメモリ回路６０を使っても勿論本発明に係る通信システムを構成できる。
【0103】
図１１は、本発明の別の実施形態に係る通信システムの構成を示す回路図である。
【0104】
図１１に示す通信システム１００は、第１の通信端末１０２及び第２の通信端末１０３が、それぞれ、符号化のビット数に応じた数の独立した第１のセット・スイッチＳＷ１及び第２の出力端子ＯＵＴ２を有する構成（図１０に示した符号９２の構成）、第２のセット・スイッチＳＷ２及び第１の出力端子ＯＵＴ１を有する構成（図１０に示した符号９３の構成）有し、パラレル伝送路１０１を介して接続するように構成している。これにより、第１の通信端末１０２と第２の通信端末１０３との間でパラレル伝送が実現できる。
【0105】
本発明は上記の実施形態には限定されない。本発明は、その技術思想に基づき様々応用や変形が可能であり、その応用や変形の範囲もその特許発明の技術的範囲に属するものである。
【0106】
図３又は図５に示したメモリ回路を２組用い、通常は開のａタイプのフォトリレー又は通常は閉のｂタイプのフォトリレーによるメモリ回路３０又は４０の構成を有する第１のメモリ回路と、同様に通常は開のａタイプのフォトリレー又は通常は閉のｂタイプのフォトリレーによるメモリ回路３０又は４０の構成を有する第２のメモリ回路により、メモリ回路を構成してもよい。この場合に、第１のメモリ回路を構成する電源と第２のメモリ回路を構成する電源とを共有の電源とし、フリップ・フロップ回路と同等の機能を有するように構成してもよい。
【0107】
本発明に係るメモリ回路や通信システムは、背景技術で説明した鉄道信号制御の分野だけでなく他の分野においても勿論用いることができる。
【符号の説明】
【0108】
１ フォトリレー
１ａ 通常は開（ｏｐｅｎ）のａタイプのフォトリレー
１ｂ 通常は閉（ｃｌｏｓｅ）のｂタイプのフォトリレー
２、３ 入力端子
４、５ 出力端子
１０ 発光ＬＥＤ
２０ 受光増幅デバイス
２１ 受光部
２２ 増幅部
３０、４０、５０、６０、７０ メモリ回路
９０、１００ 通信システム
９１、１０１ 伝送路
９２、１０２ 第１の通信端末
９３、１０３ 第２の通信端末
ＳＷＳ、ＳＷ１、ＳＷ２ セット・スイッチ
ＳＷＲ リセット・スイッチ
ＯＵＴ、ＯＵＴ１、ＯＵＴ２ 出力端子
１ａ 通常は開（ｏｐｅｎ）のａタイプのフォトリレー
１ｂ 通常は閉（ｃｌｏｓｅ）のｂタイプのフォトリレー
２、３ 入力端子
４、５ 出力端子
１０ 発光ＬＥＤ
２０ 受光増幅デバイス
２１ 受光部
２２ 増幅部
３０、４０、５０、６０、７０ メモリ回路
９０、１００ 通信システム
９１、１０１ 伝送路
９２、１０２ 第１の通信端末
９３、１０３ 第２の通信端末
ＳＷＳ、ＳＷ１、ＳＷ２ セット・スイッチ
ＳＷＲ リセット・スイッチ
ＯＵＴ、ＯＵＴ１、ＯＵＴ２ 出力端子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】