特開 2024-120420 半導体記憶装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024120420

(43)【公開日】2024-09-05

(54)【発明の名称】半導体記憶装置およびその製造方法

(51)【国際特許分類】

   H10B 43/27 20230101AFI20240829BHJP

   H01L 21/336 20060101ALI20240829BHJP

【ＦＩ】

H10B43/27

H01L29/78 371

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2023027212

(22)【出願日】2023-02-24

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(72)【発明者】

【氏名】東海林 一樹

(72)【発明者】

【氏名】井口 直

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP18

5F083EP22

5F083EP33

5F083EP34

5F083EP42

5F083EP47

5F083EP48

5F083EP76

5F083ER03

5F083ER09

5F083ER14

5F083ER19

5F083ER22

5F083GA10

5F083JA04

5F083JA32

5F083JA36

5F083JA37

5F083JA39

5F083KA01

5F083KA05

5F083KA11

5F083LA12

5F083LA16

5F083LA20

5F083MA06

5F083MA16

5F083PR03

5F083PR40

5F101BA45

5F101BB04

5F101BC02

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE07

5F101BH13

(57)【要約】

【課題】意図したワード線にコンタクトを確実に接続することができる半導体記憶装置およびその製造方法を提供する。
【解決手段】本実施形態による半導体記憶装置は、第１方向に交互に積層された複数の第１絶縁膜と複数の第１導電膜とを含む第１積層体を備える。複数の第１柱状体は、第１積層体内を第１方向に延伸する第１半導体部、および、第１半導体部と第１積層体との間に設けられた第１絶縁体部を含む。複数の第１柱状体は、第１柱状体と第１積層体との交差点に対応してメモリセルが設けられている。複数の第２柱状体は、第１積層体内を第１方向に延伸し、第１導電膜に対応して設けられ、対応する第１導電膜に接続する導電体、および、導電体と第１積層体との間に設けられた第２～第４絶縁膜の積層膜を含む。
【選択図】図８

【特許請求の範囲】

【請求項1】

第１方向に交互に積層された複数の第１絶縁膜と複数の第１導電膜とを含む第１積層体と、
前記第１積層体内を前記第１方向に延伸する第１半導体部、および、該第１半導体部と前記第１積層体との間に設けられた第１絶縁体部を含む複数の第１柱状体であって、前記第１柱状体と前記第１積層体との交差点に対応してメモリセルが設けられた複数の第１柱状体と、
前記第１積層体内を前記第１方向に延伸し、前記第１導電膜に対応して設けられ、対応する前記第１導電膜に接続する導電体、および、前記導電体と前記第１積層体との間に設けられた第２～第４絶縁膜の積層膜を含む複数の第２柱状体と、を備える半導体記憶装置。

【請求項2】

前記第２および第４絶縁膜には、シリコン酸化膜が用いられ、
前記第３絶縁膜には、シリコン窒化膜またはアルミニウム酸化膜が用いられる、請求項１に記載の半導体記憶装置。

【請求項3】

前記第１積層体内を前記第１方向に延伸し、前記第２柱状体の周囲に配置され、絶縁材料で構成された複数の第３柱状体をさらに備える、請求項１または請求項２に記載の半導体記憶装置。

【請求項4】

前記複数の第２柱状体の前記導電体の深さは、それぞれに対応する前記第１導電膜の位置である、請求項１または請求項２に記載の半導体記憶装置。

【請求項5】

前記複数の第２柱状体の前記積層膜の深さは、それぞれに対応する前記第１導電膜の位置と該第１導電膜の直上の前記第１絶縁膜との間である、請求項１または請求項２に記載の半導体記憶装置。

【請求項6】

前記積層膜は、前記第２および第４絶縁膜との間に複数の絶縁膜を設けた４層以上の積層膜である、請求項１または請求項２に記載の半導体記憶装置。

【請求項7】

前記複数の第２柱状体は、それぞれに対応する前記第１導電膜に達するために他の前記第１導電膜を貫通する、請求項１または請求項２に記載の半導体記憶装置。

【請求項8】

複数の第１絶縁膜と複数の第１犠牲膜とを第１方向に交互に積層して第１積層体を形成し、
前記第１積層体内を前記第１方向に延伸する第１半導体部と、該第１半導体部と前記第１積層体との間に設けられた第１絶縁体部とを含む第１柱状体を形成し、
前記第１積層体内を前記第１方向へ延伸し、前記複数の第１絶縁膜のそれぞれに達する複数のコンタクトホールを形成し、
前記コンタクトホールの内壁に、第２～第４絶縁膜を積層して積層膜を形成し、
前記コンタクトホール内の前記積層膜の内側に第２犠牲膜を埋め込み、
前記第１犠牲膜を第１導電膜に置換し、
前記第２犠牲膜を除去し、
前記コンタクトホールの底部にある前記積層膜のうち前記第３絶縁膜をストッパとして用いて前記第４絶縁膜を除去し、
前記コンタクトホールの底部にある前記積層膜のうち前記第２絶縁膜をストッパとして用いて前記第３絶縁膜を除去し、
前記コンタクトホールの底部にある前記第２絶縁膜および前記第１絶縁膜を除去して該第１絶縁膜の直下にある前記第１導電膜を露出させ、
前記コンタクトホール内に導電体を埋め込んで前記第１導電膜に接続するコンタクトを形成することを具備する、半導体記憶装置の製造方法。

【請求項9】

前記第２および第４絶縁膜には、シリコン酸化膜が用いられ、
前記第３絶縁膜には、シリコン窒化膜またはアルミニウム酸化膜が用いられる、請求項８に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体記憶装置およびその製造方法に関する。

【背景技術】

【0002】

ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置は、複数のメモリセルが三次元的に配置された立体型メモリセルアレイを有する場合がある。このような立体型メモリセルアレイでは、積層された複数の導電層によって複数のワード線が構成されている。複数の導電層は、積層方向に延伸する複数のワード線コンタクトのそれぞれに電気的に接続する。ワード線コンタクトは、それぞれに対応するワード線まで形成されるため、互いに深さが異なる。深さが異なるワード線コンタクトのコンタクトホールを形成する際、導電層に対するオーバーエッチング時間がコンタクトホールによって異なってくる。この場合、コンタクトホールが導電層を突き抜けるおそれがあり、ワード線コンタクトは、意図したワード線に接続することができなくなる。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１９－０５７６２３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

意図したワード線にコンタクトを確実に接続することができる半導体記憶装置およびその製造方法を提供する。

【課題を解決するための手段】

【0005】

本実施形態による半導体記憶装置は、第１方向に交互に積層された複数の第１絶縁膜と複数の第１導電膜とを含む第１積層体を備える。複数の第１柱状体は、第１積層体内を第１方向に延伸する第１半導体部、および、第１半導体部と第１積層体との間に設けられた第１絶縁体部を含む。複数の第１柱状体は、第１柱状体と第１積層体との交差点に対応してメモリセルが設けられている。複数の第２柱状体は、第１積層体内を第１方向に延伸し、第１導電膜に対応して設けられ、対応する第１導電膜に接続する導電体、および、導電体と第１積層体との間に設けられた第２～第４絶縁膜の積層膜を含む。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係る半導体記憶装置の構成例を示す図。

【図2】第１実施形態に係る半導体記憶装置の備えるメモリセルアレイ１０の回路構成の一例を示す図。

【図3】半導体記憶装置の詳細な構成例を示す断面図。

【図4】メモリセルの構成例を示す模式断面図。

【図5】メモリセルの構成例を示す模式断面図。

【図6】ワード線コンタクトおよび支持部の構成例を示す断面図。

【図7】ワード線コンタクトおよび支持部の構成例を示す平面図。

【図8】第１実施形態に係る半導体記憶装置の製造方法の一例を示す断面図。

【図9】図８に続く、半導体記憶装置の製造方法の一例を示す断面図。

【図10】図９に続く、半導体記憶装置の製造方法の一例を示す断面図。

【図11】図１０に続く、半導体記憶装置の製造方法の一例を示す断面図。

【図12】図１１に続く、半導体記憶装置の製造方法の一例を示す断面図。

【図13】図１２に続く、半導体記憶装置の製造方法の一例を示す断面図。

【図14】図１３に続く、半導体記憶装置の製造方法の一例を示す断面図。

【図15】図１４に続く、半導体記憶装置の製造方法の一例を示す断面図。

【図16】図１５に続く、半導体記憶装置の製造方法の一例を示す断面図。

【図17】図１６に続く、半導体記憶装置の製造方法の一例を示す断面図。

【図18】図１７に続く、半導体記憶装置の製造方法の一例を示す断面図。

【図19】図１８に続く、半導体記憶装置の製造方法の一例を示す断面図。

【図20】図１９に続く、半導体記憶装置の製造方法の一例を示す断面図。

【発明を実施するための形態】

【0007】

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものである。明細書と図面において、同一の要素には同一の符号を付す。

【0008】

（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置１の構成例を示す図である。半導体記憶装置１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、外部のメモリコントローラ２によって制御される。半導体記憶装置１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインターフェイス規格に準拠している。

【0009】

半導体記憶装置１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６を備えている。

【0010】

メモリセルアレイ１０は、複数のブロックＢＬＫ（０）～ＢＬＫ（ｎ）（ｎは１以上の整数）を含んでいる。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられている。メモリセルアレイ１０の詳細な構成については後述する。

【0011】

コマンドレジスタ１１は、半導体記憶装置１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含んでいる。

【0012】

アドレスレジスタ１２は、半導体記憶装置１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含んでいる。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。

【0013】

シーケンサ１３は、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいて、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読み出し動作、書き込み動作、消去動作等を実行する。

【0014】

ドライバモジュール１４は、読み出し動作、書き込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。

【0015】

ロウデコーダモジュール１５は、複数のロウデコーダを備える。ロウデコーダは、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダは、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。

【0016】

センスアンプモジュール１６は、書き込み動作において、メモリコントローラ２から受信した書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読み出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読み出しデータＤＡＴとしてメモリコントローラ２に転送する。

【0017】

以上で説明した半導体記憶装置１及びメモリコントローラ２は、それらの組み合わせにより１つの半導体装置を構成しても良い。このような半導体装置としては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。

【0018】

図２は、第１実施形態に係る半導体記憶装置１の備えるメモリセルアレイ１０の回路構成の一例を示す図である。メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫが図２に示されている。図２に示すように、ブロックＢＬＫは、複数のストリングユニットＳＵ（０）～ＳＵ（ｋ）（ｋは１以上の整数）を含んでいる。

【0019】

各ストリングユニットＳＵは、ビット線ＢＬ（０）～ＢＬ（ｍ）（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えばメモリセルＭＣ（０）～ＭＣ（１５）、並びに選択トランジスタＳＴ（１）及びＳＴ（２）を含んでいる。メモリセルＭＣは、制御ゲート及び電荷蓄積層を含み、データを不揮発に保持する。選択トランジスタＳＴ（１）及びＳＴ（２）のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。

【0020】

各ＮＡＮＤストリングＮＳにおいて、メモリセルＭＣ（０）～ＭＣ（１５）は、直列接続される。選択トランジスタＳＴ（１）のドレインは、関連付けられたビット線ＢＬに接続され、選択トランジスタＳＴ（１）のソースは、直列接続されたメモリセルＭＣ（０）～ＭＣ（１５）の一端に接続される。選択トランジスタＳＴ（２）のドレインは、直列接続されたメモリセルＭＣ（０）～ＭＣ（１５）の他端に接続される。選択トランジスタＳＴ（２）のソースは、ソース線ＳＬに接続される。

【0021】

同一のブロックＢＬＫにおいて、メモリセルＭＣ（０）～ＭＣ（１５）の制御ゲートは、それぞれワード線ＷＬ（０）～ＷＬ（１５）に共通接続される。ストリングユニットＳＵ（０）～ＳＵ（ｋ）内のそれぞれの選択トランジスタＳＴ（１）のゲートは、それぞれ選択ゲート線ＳＧＤ（０）～ＳＧＤ（ｋ）に共通接続される。選択トランジスタＳＴ（２）のゲートは、選択ゲート線ＳＧＳに共通接続される。

【0022】

以上で説明したメモリセルアレイ１０の回路構成において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。

【0023】

１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルＭＣの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルＭＣを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルＭＣが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。

【0024】

尚、第１実施形態に係る半導体記憶装置１が備えるメモリセルアレイ１０は、以上で説明した回路構成に限定されない。例えば、各ＮＡＮＤストリングＮＳが含むメモリセルＭＣ並びに選択トランジスタＳＴ（１）及びＳＴ（２）の個数は、それぞれ任意の個数に設計され得る。各ブロックＢＬＫに含まれるストリングユニットＳＵの個数は、任意の個数に設計され得る。

【0025】

図３は、半導体記憶装置１の詳細な構成例を示す断面図である。半導体記憶装置１は、メモリセルアレイ層１１０、１２０と、制御回路層１３０とを備えている。

【0026】

メモリセルアレイ層１１０とメモリセルアレイ層１２０とは、第１面１１０ａと第３面１２０ａとにおいて貼合されている。メモリセルアレイ層１１０とメモリセルアレイ層１２０との貼合面において、ソース層ＳＬ１、ＳＬ２が互いに接合されている。これにより、ソース層ＳＬ１、ＳＬ２は、一体の共通ソース層ＳＬ１、ＳＬ２として機能する。メモリセルアレイＭＣＡ１、ＭＣＡ２は、共通ソース層ＳＬ１、ＳＬ２に電気的に接続される。尚、メモリセルアレイ１０の一例として、メモリセルＭＣが三次元的に配列された立体型のメモリセルアレイＭＣＡ１、ＭＣＡ２を示す。

【0027】

また、メモリセルアレイ層１１０とメモリセルアレイ層１２０との貼合面において、メモリセルアレイ層１１０のパッド２１５とメモリセルアレイ層１２０のパッド２２５とが接合されている。パッド２２５は、メモリセルアレイ層１１０の多層配線層１１４およびパッド１１２等を介して制御回路層１３０のトランジスタＴｒ等のいずれかの半導体素子に電気的に接続される。

【0028】

メモリセルアレイ層１１０と制御回路層１３０とは、第２面１１０ｂと第５面１３０ａとにおいて貼合されている。メモリセルアレイ層１１０と制御回路層１３０との貼合面において、メモリセルアレイ層１１０のパッド１１２と制御回路層１３０のパッド１３２とが接合されている。パッド１３２は、多層配線層１３４を介して制御回路層１３０のトランジスタＴｒ等の半導体素子に電気的に接続される。

【0029】

メモリセルアレイ層１２０と多層配線層１４０とは、第４面１２０ｂと第８面１４０ｂとにおいて貼合されている。メモリセルアレイ層１２０と多層配線層１４０との貼合面において、メモリセルアレイ層１２０のパッド１２２と多層配線層１４０のパッド１４２とが接合されている。パッド１４２は、配線１４４に電気的に接続されており、かつ、メモリセルアレイ層１２０のパッド１２２および多層配線層１２４を介してメモリセルアレイＭＣＡ２に電気的に接合されている。

【0030】

このように、メモリセルアレイ層１１０のメモリセルアレイＭＣＡ１は、多層配線層１１４、１３４およびパッド１１２、１３２を介して制御回路層１３０のＣＭＯＳ回路１３１に電気的に接続される。メモリセルアレイ層１２０のメモリセルアレイＭＣＡ２は、多層配線層１４０、１１４、１２４、１３４およびパッド１１２、１２２、１３２、１４２を介して制御回路層１３０のＣＭＯＳ回路１３１に電気的に接続される。

【0031】

これにより、制御回路層１３０は、メモリセルアレイ層１１０、１２０に共有されており、メモリセルアレイＭＣＡ１、ＭＣＡ２の両方を制御することができる。また、ソース層ＳＬ１、ＳＬ２も、多層配線層１１４等を介してＣＭＯＳ回路１３１に電気的に接続され、さらに、多層配線層１１４、１２４、１３４、１４０を介して、図示しない外部電源に接続され得る。これにより、外部からのソース電圧をソース層ＳＬ１、ＳＬ２に伝達することができる。

【0032】

メモリセルアレイＭＣＡ１、ＭＣＡ２は、基本的に同一の構成でよい。従って、以下、メモリセルアレイＭＣＡ１の構成のみを説明する。

【0033】

メモリセルアレイＭＣＡ１は、積層体Ｓ１を備えている。積層体Ｓ１は、Ｚ方向に沿って複数の電極膜２３および複数の絶縁膜３４を交互に積層して構成されている。積層体Ｓ１は、メモリセルアレイを構成する。電極膜２３には、例えば、タングステン等の導電膜が用いられる。絶縁膜３４には、例えば、シリコン酸化膜等の絶縁膜が用いられる。絶縁膜３４は、電極膜２３同士を絶縁する。すなわち、複数の電極膜２３は、相互に絶縁状態で積層されている。電極膜２３および絶縁膜３４のそれぞれの積層数は、任意である。絶縁膜３４は、例えば、ポーラス絶縁膜またはエアギャップであってもよい。

【0034】

積層体Ｓ１のＺ方向の上端および下端の１つまたは複数の電極膜２３は、それぞれ選択トランジスタＳＴ（１）、ＳＴ（２）として機能する。選択トランジスタＳＴ（１）、ＳＴ（２）との間の電極膜２３は、ワード線ＷＬとして機能する。ワード線ＷＬは、メモリセルＭＣのゲート電極である。図２に示すように、ドレイン側の選択トランジスタＳＴ（１）のゲートは、ドレイン側選択ゲート線ＳＧＤに接続されている。選択トランジスタＳＴ（１）は、積層体Ｓ１のビット線ＢＬ側に設けられる。ソース側の選択トランジスタＳＴ（２）のゲートは、ソース側選択ゲート線ＳＧＳに接続されている。選択トランジスタＳＴ（２）は、積層体Ｓ１のソース層ＳＬ１側に設けられる。

【0035】

メモリセルアレイＭＣＡ１は、選択トランジスタＳＴ（１）と選択トランジスタＳＴ（２）との間に直列に接続された複数のメモリセルＭＣを有する。選択トランジスタＳＴ（１）、選択トランジスタＳＴ（２）およびメモリセルＭＣが直列に接続されＮＡＮＤストリングを構成する。メモリストリングは、例えば、多層配線層１１４を介してビット線ＢＬに接続される。ビット線ＢＬは、積層体Ｓ１の下方に設けられ、Ｘ方向に延在している配線である。

【0036】

積層体Ｓ１内には、複数の柱状体ＣＬが設けられている。柱状体ＣＬは、積層体Ｓ１内において積層体Ｓ１の積層方向（Ｚ方向）に該積層体Ｓ１を貫通するように延在し、ビット線ＢＬに接続された多層配線層１１４からソース層ＳＬ１まで設けられている。柱状体ＣＬと電極膜２３との交差点には、メモリセルＭＣが設けられている。柱状体ＣＬの内部構造は後述する。なお、本実施形態においては、柱状体ＣＬは高アスペクト比であるため、Ｚ方向に２段に分けて形成している。柱状体ＣＬは１段または３段以上であっても問題無い。

【0037】

また、積層体Ｓ１内には、複数のスリットＳＴが設けられている。スリットＳＴは、Ｘ方向に延伸し、かつ、積層体Ｓ１の積層方向（Ｚ方向）に該積層体Ｓ１を貫通している。スリットＳＴ内には、シリコン酸化膜等の絶縁膜が充填されており、絶縁膜は板状に構成される。スリットＳＴは、積層体Ｓ１の電極膜２３を電気的に分離している。また、スリットＳＴは、側壁に設けられた絶縁膜とその絶縁膜の内側に設けられた導電膜とを有する配線であってもよい。スリットＳＴ内の導電膜は、電極膜２３から電気的に絶縁されている。これにより、スリットＳＴは、積層体Ｓ１の電極膜２３を電気的に分離しつつ、ソース層ＳＬ１，ＳＬ２に電気的に接続されるソース配線として機能することもできる。

【0038】

積層体Ｓ１の上には、ソース層ＳＬ１が設けられている。ソース層ＳＬ１には、例えば、ドープドポリシリコン、銅、アルミニウム、または、タングステン等の低抵抗金属材料が用いられる。

【0039】

複数のワード線コンタクトＣＣは、メモリセルアレイＭＣＡ１の端部において、積層体Ｓ１内をＺ方向に延伸している。ワード線コンタクトＣＣは、複数の電極膜２３に対応して設けられている。ワード線コンタクトＣＣは、それに対応する電極膜２３まで延伸しており、その電極膜２３に電気的に接続する。尚、ワード線コンタクトＣＣは、メモリセルアレイＭＣＡの端部以外の中央部分等に設けることもできる。ワード線コンタクトＣＣの構成については後で詳細に説明する。

【0040】

図４および図５は、メモリセルＭＣの構成例を示す模式断面図である。尚、柱状体ＣＬは、メモリセルアレイＭＣＡ１、ＭＣＡ２において同様の構成を有する。

【0041】

図４に示すように、柱状体ＣＬは、メモリセルアレイＭＣＡ１内において積層された電極膜２３（以下、ワード線ＷＬともいう）内に設けられたメモリホールＭＨ内に設けられている。柱状体ＣＬは、ワード線ＷＬの積層体の上端から下端に渡ってＺ方向に貫通している。柱状体ＣＬは、半導体ボディ２５、メモリ膜２３５、および、コア層２６を含む。柱状体ＣＬは、その中心部に設けられたコア層２６、該コア層２６の周囲に設けられた半導体ボディ（半導体部材）２５、および、該半導体ボディ２５の周囲に設けられたメモリ膜（電荷蓄積部材）２３５を含む。半導体ボディ２５は、ワード線ＷＬの積層体内において、積層方向（Ｚ方向）に延在している。半導体ボディ２５の一端は、ソース層ＳＬ１に電気的に接続されている。半導体ボディ２５の他端は、ビット線ＢＬに電気的に接続される。メモリ膜２３５は、半導体ボディ２５とワード線ＷＬとの間に設けられ、電荷捕獲部を有する。

【0042】

図５に示すように、Ｘ－Ｙ平面におけるメモリホールＭＨの形状は、例えば、円または楕円である。ワード線ＷＬと絶縁膜３４との間には、メモリ膜２３５の一部を構成するブロック絶縁膜２２４ａが設けられていてもよい。ブロック絶縁膜２２４ａは、例えば、シリコン酸化物膜または金属酸化物膜である。金属酸化物の１つの例は、アルミニウム酸化物である。図４に示すように、ワード線ＷＬと絶縁膜３４との間、および、ワード線ＷＬとメモリ膜２３５との間には、ブロック絶縁膜２２４ａおよびバリア膜２４ｂが設けられていてもよい。バリア膜２４ｂは、ワード線ＷＬがタングステンである場合、例えば、窒化チタン（ＴｉＮ）とチタン（Ｔｉ）との積層構造膜でよい。ブロック絶縁膜２２４ａは、ワード線ＷＬからメモリ膜２３５側への電荷のバックトンネリングを抑制する。バリア膜２４ｂは、ワード線ＷＬとブロック絶縁膜２２４ａとの密着性を向上させる。

【0043】

半導体ボディ２５の形状は、例えば、筒状である。半導体ボディ２５には、例えば、ポリシリコン等の半導体材料が用いられる。半導体ボディ２５は、例えば、アンドープドシリコンである。また、半導体ボディ２５は、ｐ型シリコンであってもよい。半導体ボディ２５は、メモリセルＭＣのそれぞれのチャネルとして機能する。

【0044】

メモリ膜２３５においては、ブロック絶縁膜２２４ａ以外の部分が、メモリホールＭＨの内壁と半導体ボディ２５との間に設けられている。メモリ膜２３５の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体ボディ２５と、ワード線ＷＬとの間に記憶領域を有し、Ｚ方向に積層されている。メモリ膜２３５は、例えば、図４のカバー絶縁膜３８、電荷捕獲膜３７、および、トンネル絶縁膜２３６を含む。半導体ボディ２５、電荷捕獲膜３７、および、トンネル絶縁膜２３６のそれぞれはＺ方向に延伸している。

【0045】

カバー絶縁膜３８は、絶縁膜３４と電荷捕獲膜３７との間に設けられている。カバー絶縁膜３８は、例えば、シリコン酸化物を含む。カバー絶縁膜３８は、犠牲膜（図示せず）をワード線ＷＬにリプレースするとき（リプレース工程）、電荷捕獲膜３７がエッチングされないように保護する。カバー絶縁膜３８は、リプレース工程において、ワード線ＷＬとメモリ膜２３５との間から除去されてもよい。この場合、ワード線ＷＬと電荷捕獲膜３７との間には、例えば、ブロック絶縁膜２２４ａが設けられなくなる。また、ワード線ＷＬの形成に、リプレース工程を利用しない場合には、カバー絶縁膜３８は、設けられなくてもよい。

【0046】

電荷捕獲膜３７は、ブロック絶縁膜２２４ａおよびカバー絶縁膜３８とトンネル絶縁膜２３６との間に設けられている。電荷捕獲膜３７は、例えば、シリコン窒化物（ＳｉＮ）を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜３７のうち、ワード線ＷＬと半導体ボディ２５との間に挟まれた部分は、電荷捕獲部としてメモリセルＭＣの記憶領域を構成する。メモリセルＭＣの閾値電圧は、電荷捕獲部中の電荷の有無、または、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。

【0047】

トンネル絶縁膜２３６は、半導体ボディ２５と電荷捕獲膜３７との間に設けられている。トンネル絶縁膜２３６は、例えば、シリコン酸化物、または、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜２３６は、半導体ボディ２５と電荷捕獲膜３７との間の電位障壁である。例えば、半導体ボディ２５から電荷捕獲部へ電子を注入するとき（書き込み動作）、および、半導体ボディ２５から電荷捕獲部へ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜２３６の電位障壁を通過（トンネリング）する。

【0048】

コア層２６は、筒状の半導体ボディ２５の内部スペースを埋め込む。コア層２６の形状は、例えば、柱状である。コア層２６は、例えば、シリコン酸化物を含み、絶縁性である。

【0049】

図６は、ワード線コンタクトＣＣおよび支持部ＨＲの構成例を示す断面図である。尚、図６は、図３に対して積層体Ｓ１の上下を逆に表示している。また、メモリセルアレイＭＣＡ２の積層体も積層体Ｓ１と同じ構成を有する。

【0050】

積層体Ｓ１の任意の位置に、ワード線コンタクトＣＣ０～ＣＣ７および支持部ＨＲが設けられている。ワード線コンタクトＣＣ０～ＣＣ７が設けられている領域には、柱状体ＣＬは設けられていない。即ち、ワード線コンタクトＣＣ０～ＣＣ７は、積層体Ｓ１のうち、メモリセルアレイＭＣＡ１が設けられていない任意の領域に設けられている。尚、ワード線コンタクトＣＣ０～ＣＣ７は、メモリセルアレイＭＣＡ１の端部でも良いし、端部以外の中央部分等に設けてもよい。

【0051】

尚、図６には、便宜的に、ワード線コンタクトＣＣ０、ＣＣ３、ＣＣ６のみが示されている。また、ワード線ＷＬの数およびワード線コンタクトＣＣの数は、限定せず、図２に示すように、１６個であってもよく、それ以上であっても、それ以下であってもよい。

【0052】

ワード線コンタクトＣＣ０～ＣＣ７は、それぞれ積層体Ｓ１内をＺ方向に延伸し、ワード線ＷＬ０～ＷＬ７のそれぞれに対応している。ワード線コンタクトＣＣ０～ＣＣ７は、それぞれに対応するワード線ＷＬ０～ＷＬ７の深さまで延伸しており、その対応するワード線ＷＬ０～ＷＬ７に電気的に接続されている。即ち、ワード線コンタクトＣＣ０～ＣＣ７の導電体４４の深さは、それぞれに対応するワード線ＷＬ０～ＷＬ７の位置となっている。ワード線コンタクトＣＣ０～ＣＣ７の積層膜４０の深さは、それぞれに対応するワード線ＷＬ０～ＷＬ７の位置とその直上の絶縁膜３４との間である。例えば、ワード線コンタクトＣＣ０の導電体４４の下端部は、それに対応するワード線ＷＬ０の位置となっている。ワード線コンタクトＣＣ０の積層膜４０の下端部は、それに対応するワード線ＷＬ０の位置とその直上の絶縁膜３４との間にある。例えば、ワード線コンタクトＣＣ３の導電体４４の下端部は、それに対応するワード線ＷＬ３の位置となっている。ワード線コンタクトＣＣ３の積層膜４０の下端部は、それに対応するワード線ＷＬ３の位置とその直上の絶縁膜３４との間にある。これにより、ワード線コンタクトＣＣ０～ＣＣ７の導電体４４は、それぞれに対応するワード線ＷＬ０～ＷＬ７に電気的に接続され、それ以外のワード線からは電気的に分離される。ワード線コンタクトＣＣｋ（ｋ＝０～７）の数は、ワード線ＷＬｋの数と同じである。

【0053】

ワード線コンタクトＣＣ０～ＣＣ７は、それぞれに対応するワード線ＷＬ０～ＷＬ７に達するために他のワード線を貫通する。例えば、ワード線コンタクトＣＣ０は、それに対応するワード線ＷＬ０に接続するために、他のワード線ＷＬ１～ＷＬ７をＺ方向に貫通している。ワード線コンタクトＣＣ０の導電体４４は、積層膜４０によってワード線ＷＬ１～ＷＬ７から電気的に分離されている。ワード線コンタクトＣＣ３は、それに対応するワード線ＷＬ３に接続するために、ワード線ＷＬ３より上にある他のワード線ＷＬ４～ＷＬ７をＺ方向に貫通している。ワード線コンタクトＣＣ３の導電体４４は、積層膜４０によってワード線ＷＬ４～ＷＬ７から電気的に分離されている。

【0054】

支持部ＨＲは、ワード線コンタクトＣＣ０～ＣＣ７が設けられている領域にワード線コンタクトＣＣ０～ＣＣ７間に設けられている。支持部ＨＲは、積層体Ｓ１をＺ方向に延伸し、積層体Ｓ１を貫通する柱状体として設けられる。支持部ＨＲは、後述するリプレース工程において、積層体Ｓ１（メモリセルアレイＭＣＡ１）の倒壊を抑制する支柱として機能する。したがって、支持部ＨＲは、倒壊を抑制し得る間隔以下の間隔で配置されている。支持部ＨＲは、柱状を有し、絶縁体３６からソース層ＳＬ１に到達するように、Ｚ方向に延びている。

【0055】

支持部ＨＲには、例えば、シリコン酸化膜等の絶縁材料が用いられている。よって、ワード線コンタクトＣＣ０～ＣＣ７は、その先端がワード線ＷＬ０～ＷＬ７のそれぞれに接続している限りは、支持部ＨＲの一部に接触しても差し支えない。

【0056】

図７は、メモリセルアレイＭＣＡ、ワード線コンタクトＣＣ３および支持部ＨＲの構成例を示す平面図である。支持部ＨＲは、積層体Ｓ１の任意の位置において、所定値以下の間隔で設けられる。Ｚ方向から見た平面視において、支持部ＨＲは、ワード線コンタクトＣＣ３の周囲に配置されており、例えば、六角形の頂点に配置される。ワード線コンタクトＣＣ３は、互いに隣接する６つの支持部ＨＲ間に設けられている。

【0057】

ワード線コンタクトＣＣ３は、接続領域ＴＡＰに設けられており、メモリセルアレイＭＣＡの形成領域には設けられていない。

【0058】

Ｚ方向から見た平面視において、ワード線コンタクトＣＣ３は、略四角形の形状を有してもよく、略円形、略楕円形でもよい。

【0059】

Ｚ方向から見た平面視において、ワード線コンタクトＣＣ３の上端は、図７に示すように、支持部ＨＲに重複してもよい。しかし、図８に示すように、ワード線コンタクトＣＣ３の下端は、ワード線ＷＬに短絡しないように、支持部ＨＲには重複しないことが好ましい。他のワード線コンタクトＣＣ０～ＣＣ２，ＣＣ４～ＣＣ７の平面構成もワード線コンタクトＣＣ３の平面構成と同じでよい。

【0060】

メモリセルアレイＭＣＡの形成領域には、複数の柱状体ＣＬ（メモリホールＭＨ）が支持部ＨＲよりも密に配置されている。複数の柱状体ＣＬは、支持部ＲＨよりも小さな径を有する。

【0061】

図８は、ワード線コンタクトＣＣ３の構成例を示す断面図である。図８は、図７の８－８線に沿った断面を示す。ワード線コンタクトＣＣ０～ＣＣ２，ＣＣ４～ＣＣ７は、ワード線コンタクトＣＣ３と深さにおいて異なるものの（接続するワード線が異なるものの）、ワード線コンタクトＣＣ３と同じ構成を有する。従って、ワード線コンタクトＣＣ３の構成を説明し、ワード線コンタクトＣＣ０～ＣＣ２，ＣＣ４～ＣＣ７の説明は省略する。

【0062】

ワード線コンタクトＣＣ３は、互いに隣接する支持部ＨＲ間に設けられており、積層体Ｓ１内をＺ方向に延伸するように設けられている。ワード線コンタクトＣＣ３は、コンタクトホールＣＨの内壁に積層された複数の絶縁膜４１～４３を含む積層膜４０と、コンタクトホールＣＨ内において積層膜４０の内側に埋め込まれた導電体４４とを備える。導電体４４は、積層体Ｓ１内をＺ方向に延伸し、ワード線ＷＬ３に対応して設けられ、ワード線ＷＬ３に接続する。積層膜４０は、ワード線ＷＬ３の直上まで設けられており、導電体４４の外周を被覆しているスペーサ膜である。積層膜４０は、導電体４４と積層体Ｓ１との間に積層された絶縁膜４１～４３を含む。これにより、導電体４４は、ワード線ＷＬ４～ＷＬ７および選択トランジスタＳＴ（１）のゲートから電気的に絶縁されたまま、ワード線ＷＬ３に電気的に接続される。導電体４４は、ビアＶを介して配線５０に接続されており、配線５０を介してワード電圧をワード線ＷＬ３に印加する。

【0063】

絶縁膜４１、４３には、例えば、シリコン酸化膜（ＳｉＯ_２）が用いられる。絶縁膜４１、４３の膜厚は、例えば、約５０ｎｍである。絶縁膜４１と絶縁膜４３との間の絶縁膜４２には、例えば、シリコン窒化膜（Ｓｉ_３Ｎ_４）および／またはアルミニウム酸化膜（ＡｌＯ_３）が用いられる。絶縁膜４２の膜厚は、例えば、１０ｎｍ～２０ｎｍである。このように、積層膜４０が絶縁膜４１～４３の積層膜で構成されることによって、後述するように、ワード線コンタクトの形成の際に、ワード線のオーバーエッチングを抑制し、導電体４４を対応するワード線に確実に接続することができる。

【0064】

積層膜４０は、複数の絶縁膜４１～４３（ＯＮＯ膜）の３層膜であってもよい。しかし、積層膜４０は、絶縁膜４１と絶縁膜４３との間に複数の絶縁膜を設けた４層以上の積層膜であってもよい。

【0065】

ワード線コンタクトＣＣ３上には、配線５０が設けられている。配線５０は、図３の制御回路層１３０のいずれかの回路に接続され、読出し動作または書込み動作において、ワード線ＷＬ３にワード電圧を印加するために用いられる。

【0066】

次に、半導体記憶装置１の製造方法について説明する。

【0067】

図９～図２０は、第１実施形態に係る半導体記憶装置１の製造方法の一例を示す断面図である。図９～図２０は、積層体Ｓ１におけるワード線コンタクトＣＣの領域を図示している。

【0068】

まず、図９に示すように、導電体２１上に犠牲膜２２ａ～２４ａおよび絶縁膜３３～３５をｚ軸方向に交互に積層した積層体Ｓ１ａを形成する。導電体２１は、ソース層ＳＬ１として機能する。導電体２１には、例えば、ドープドポリシリコン等の導電性材料が用いられる。絶縁膜３３～３５には、例えば、シリコン酸化膜が用いられ、犠牲膜２２ａ～２４ａには、例えば、シリコン窒化膜が用いられる。なお、導電体２１下には、図示しない基板が設けられている。

【0069】

次に、積層体Ｓ１ａ内をＺ方向に延伸する柱状体ＣＬを形成する。柱状体ＣＬは、導電体２１に達するメモリホールを形成し、そのメモリホールの内側にカバー絶縁膜３８、電荷捕獲膜３７、トンネル絶縁膜２３６、半導体ボディ２５、コア層２６を堆積することによって形成される。尚、図１０以降において、柱状体ＣＬの図示を省略する。

【0070】

次に、リソグラフィ技術およびエッチング技術を用いて、支持部ＨＲの形成領域にホールを形成する。ホールは、積層体Ｓ１ａ内をＺ方向に延伸し、積層体Ｓ１ａを貫通するように形成される。このホール内にシリコン酸化膜等の絶縁材料を埋め込むことによって、図１０に示すように、支持部ＨＲが形成される。積層体Ｓ１ａおよび支持部ＨＲ上には、絶縁体３６が形成される。

【0071】

次に、絶縁体３６上にハードマスク７０の材料を形成する。ハードマスク７０の材料には、例えば、シリコン窒化膜が用いられる。次に、リソグラフィ技術およびエッチング技術を用いて、ワード線コンタクトＣＣの形成領域にあるハードマスク７０の材料を除去するように加工する。

【0072】

次に、ハードマスク７０をマスクとして用いて、絶縁体３６、犠牲膜２４ａをＲＩＥ（Reactive Ion Etching）法等で加工する。これにより、ワード線コンタクトＣＣの形成領域にコンタクトホールＣＨ０～ＣＨ７が形成される。

【0073】

コンタクトホールＣＨ０～ＣＨ７の深さをそれぞれ相違させるために、リソグラフィ技術およびエッチング技術を繰り返し実行する。

【0074】

例えば、リソグラフィ技術を用いて、コンタクトホールＣＨ０～ＣＨ７に１つ置きにレジスト膜７１を充填する。レジスト膜７１をマスクとして用いて、絶縁体３５および犠牲膜２３ａの最上層を加工する。これにより、図１２に示す構造が得られる。

【0075】

次に、リソグラフィ技術を用いて、コンタクトホールＣＨ０～ＣＨ７に２つ置きにレジスト膜７１を充填する。レジスト膜７１をマスクとして用いて、絶縁体３４および犠牲膜２３ａを１層ずつ加工する。これにより、図１３に示す構造が得られる。

【0076】

次に、リソグラフィ技術を用いて、コンタクトホールＣＨ０～ＣＨ７に３つ置きにレジスト膜７１を充填する。レジスト膜７１をマスクとして用いて、絶縁体３４および犠牲膜２３ａをさらに１層ずつ加工する。これにより、図１４に示す構造が得られる。

【0077】

レジスト膜７１を除去すると、図１５に示すように、深さの異なるコンタクトホールＣＨ０～ＣＨ７が積層体Ｓ１ａに形成される。コンタクトホールＣＨ０～ＣＨ７は、積層体Ｓ１ａ内をＺ方向へ延伸し、それぞれに対応する絶縁膜３４に達する。コンタクトホールＣＨ０～ＣＨ７の底部には、それぞれに対応する高さの犠牲膜２３ａの直上にある絶縁膜３４が露出されている。尚、コンタクトホールの個数は特に限定しない。

【0078】

図１６～図２０を参照して、コンタクトホールＣＨ３に着目してワード線コンタクトＣＣ３の形成工程をさらに説明する。ワード線コンタクトＣＣ０～ＣＣ２、ＣＣ４～ＣＣ７は、ワード線コンタクトＣＣ３と同様に形成されるので、ワード線コンタクトＣＣ０～ＣＣ２、ＣＣ４～ＣＣ７の形成工程の説明は省略する。

【0079】

図１６に示すように、コンタクトホールＣＨ３が形成された後、コンタクトホールＣＨ３の内壁に絶縁膜４１が形成される。絶縁膜４１には、例えば、シリコン酸化膜が用いられる。次に、コンタクトホールＣＨ３の内壁の絶縁膜４１上に絶縁膜４２が形成される。絶縁膜４２には、例えば、シリコン窒化膜またはアルミニウム酸化膜が用いられる。次に、コンタクトホールＣＨ３の内壁の絶縁膜４２上に絶縁膜４３が形成される。絶縁膜４３には、例えば、シリコン酸化膜が用いられる。次に、コンタクトホールＣＨ３内の絶縁膜４３の内側に犠牲膜４４ａが埋め込まれる。犠牲膜４４ａには、例えば、ポリシリコン膜が用いられる。

【0080】

次に、ＣＭＰ（Chemical Mechanical Polishing）法等を用いて、絶縁膜４１～４２および犠牲膜４４ａを研磨し、平坦化する。次に、絶縁膜３９を絶縁膜４１～４２および犠牲膜４４ａ上に形成する。これにより、図１７に示す構造が得られる。

【0081】

次に、図１８に示すように、犠牲膜２３ａを電極膜２３に置換する（リプレース工程）。このとき、選択トランジスタＳＴ（１）のゲートも電極膜２３と同じ材料で置換される。これにより、ワード線ＷＬ０～ＷＬ７が形成される。また、選択トランジスタＳＴ（１）のゲートも形成される。このリプレース工程において、犠牲膜２３ａが除去されたときに、支持部ＨＲは、絶縁膜３４を支持する。これにより、犠牲膜２３ａが除去されることによって絶縁膜３４間に空洞ができても、支持部ＨＲが絶縁膜３４を支持するので、絶縁膜３４は陥没しない。

【0082】

次に、絶縁膜３９および犠牲膜４４ａを除去する。さらに、ＲＩＥ法等のエッチング技術を用いて、コンタクトホールＣＨ３の底部を異方的にエッチバックする。これにより、図１９に示すように、コンタクトホールＣＨ３の底部の絶縁膜４３（例えば、シリコン酸化膜）が除去され、絶縁膜４２（例えば、シリコン窒化膜）が露出される。このとき、絶縁膜４２は、シリコン酸化膜のエッチングに対して耐性のあるシリコン窒化膜で形成されているので、エッチングストッパとして機能することができる。

【0083】

次に、ＲＩＥ法等のエッチング技術を用いて、コンタクトホールＣＨ３の底部を異方的にエッチバックする。これにより、コンタクトホールＣＨ３の底部の絶縁膜４２（例えば、シリコン窒化膜）が除去され、絶縁膜４１（例えば、シリコン酸化膜）が露出される。このとき、絶縁膜４１は、シリコン窒化膜のエッチングに対して耐性のあるシリコン酸化膜で形成されているので、エッチングストッパとして機能することができる。

【0084】

さらに、ＲＩＥ法等のエッチング技術を用いて、コンタクトホールＣＨ３の底部を異方的にエッチバックする。これにより、図２０に示すように、コンタクトホールＣＨ３の底部の絶縁膜４３（例えば、シリコン酸化）および絶縁膜３４が除去され、電極膜２３（例えば、タングステン）が露出される。

【0085】

ここで、コンタクトホールＣＨ０～ＣＨ７の底部には、絶縁膜４１～４３を積層した積層膜４０が設けられている。絶縁膜４２は、絶縁膜４１、４３に対してエッチング選択比の異なる材料で形成されており、絶縁膜４３に対するエッチングストッパとして機能する。よって、コンタクトホールＣＨ０～ＣＨ７の深さが互いに異なっていても、コンタクトホールＣＨ０～ＣＨ７の底部から絶縁膜４３を等しく除去することができる。また、絶縁膜４１は、絶縁膜４２に対するエッチングストッパとして機能する。よって、コンタクトホールＣＨ０～ＣＨ７の深さが互いに異なっていても、コンタクトホールＣＨ０～ＣＨ７の底部から絶縁膜４２を等しく除去することができる。よって、コンタクトホールＣＨ０～ＣＨ７の底部において電極膜２３（ワード線ＷＬ０～ＷＬ７）を露出させるためのエッチングは、絶縁膜４１および絶縁膜３４を除去するだけでよい。

【0086】

その後、図８に示すように、コンタクトホールＣＨ３内の積層膜４０の内側に導電体４４を埋め込む。これにより、ワード線ＷＬ３に接続するワード線コンタクトＣＣ３が形成される。ワード線コンタクトＣＣ０～ＣＣ２，ＣＣ４～ＣＣ７もワード線コンタクトＣＣ３と同様に形成され得る。さらに、導電体４４上に配線５０を形成する。その後、層間絶縁膜および多層配線層を形成することによって、本実施形態によるメモリセルアレイＭＣＡ１が完成する。

【0087】

もし、積層膜４０に代えて、単層膜が用いられた場合、コンタクトホールＣＨ０～ＣＨ７は、それらの底部にある比較的厚い絶縁膜を一度に同時にエッチングする必要がある。コンタクトホールＣＨ０～ＣＨ７の深さは、互いに異なるため、コンタクトホールＣＨ０～ＣＨ７の底部にある比較的厚い絶縁膜を同時にエッチングすると、アンダエッチングによりコンタクトホールＣＨ０～ＣＨ７の底部に絶縁膜が残ったり、逆に、過剰なオーバーエッチングによりコンタクトホールＣＨ０～ＣＨ７の底部で電極膜２３が削られてしまう。これは、ワード線コンタクトＣＣ０～ＣＣ７が、意図したワード線ＷＬ０～ＷＬ７に接続されず、あるいは、意図しないワード線ＷＬ０～ＷＬ７に短絡するおそれがある。

【0088】

これに対し、本実施形態によれば、コンタクトホールＣＨ０～ＣＨ７の底部には、絶縁膜４１～４３を積層した積層膜４０が設けられている。絶縁膜４２は、絶縁膜４３に対するエッチングストッパとして機能する。よって、コンタクトホールＣＨ０～ＣＨ７の深さが互いに異なっていても、コンタクトホールＣＨ０～ＣＨ７の底部から絶縁膜４３を、過剰なオーバーエッチングなしに等しく除去することができる。また、絶縁膜４１は、絶縁膜４２に対するエッチングストッパとして機能する。よって、コンタクトホールＣＨ０～ＣＨ７の深さが互いに異なっていても、コンタクトホールＣＨ０～ＣＨ７の底部から絶縁膜４２を、過剰なオーバーエッチングなしに等しく除去することができる。よって、コンタクトホールＣＨ０～ＣＨ７の底部において電極膜２３（ワード線ＷＬ０～ＷＬ７）を露出させるためのエッチングは、比較的薄い絶縁膜４１および絶縁膜３４を除去するだけでよい。これにより、コンタクトホールＣＨ０～ＣＨ７の深さが異なっていても、過剰なオーバーエッチングを抑制し、意図したワード線ＷＬ０～ＷＬ７を露出することができる。その結果、本実施形態は、ワード線コンタクトＣＣ０～ＣＣ７が、意図したワード線ＷＬ０～ＷＬ７のそれぞれに確実に接続することができる。

【0089】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0090】

１ 半導体記憶装置
１０，ＭＣＡ１，ＭＣＡ２ メモリセルアレイ
Ｓ１ 積層体
ＷＬ ワード線
ＣＣ ワード線コンタクト
ＨＲ 支持部
２３ 電極膜
３３～３５ 絶縁体
４１～４３ 絶縁膜
４０ 積層膜

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】