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特開2024-120475半導体装置、スイッチング電源装置、ＤＣ／ＤＣコンバータ、車両及びモータ駆動装置
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024120475
(43)【公開日】2024-09-05
(54)【発明の名称】半導体装置、スイッチング電源装置、ＤＣ／ＤＣコンバータ、車両及びモータ駆動装置
(51)【国際特許分類】
H02M 3/155 20060101AFI20240829BHJP
【ＦＩ】
H02M3/155 H
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2023027295
(22)【出願日】2023-02-24
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110001933
【氏名又は名称】弁理士法人 佐野特許事務所
(72)【発明者】
【氏名】田古部 勲
【テーマコード（参考）】
5H730
【Ｆターム（参考）】
5H730AA14
5H730AS05
5H730AS13
5H730BB13
5H730BB57
5H730DD04
5H730EE13
5H730FG05
(57)【要約】
【課題】デッドタイム損失を削減する。
【解決手段】半導体装置（１００）は、直列に接続されたハイサイドスイッチング素子（１）及びローサイドスイッチング素子（２）を相補的にＯＮ／ＯＦＦ制御する制御回路（３）を有する。半導体装置（１００）は、ハイサイドスイッチング素子（１）とローサイドスイッチング素子（２）との接続点の電圧（Ｖｓｗ）から生成される出力電圧（Ｖｏｕｔ）を出力する。制御回路（３）が、ハイサイドスイッチング素子（１）、ローサイドスイッチング素子（２）がともにＯＦＦに制御されるデッドタイムを接続点の電圧（Ｖｓｗ）に基づいて、負荷（Ｚ）が重いときに軽いときよりも短く制御する。
【選択図】図１
【解決手段】半導体装置（１００）は、直列に接続されたハイサイドスイッチング素子（１）及びローサイドスイッチング素子（２）を相補的にＯＮ／ＯＦＦ制御する制御回路（３）を有する。半導体装置（１００）は、ハイサイドスイッチング素子（１）とローサイドスイッチング素子（２）との接続点の電圧（Ｖｓｗ）から生成される出力電圧（Ｖｏｕｔ）を出力する。制御回路（３）が、ハイサイドスイッチング素子（１）、ローサイドスイッチング素子（２）がともにＯＦＦに制御されるデッドタイムを接続点の電圧（Ｖｓｗ）に基づいて、負荷（Ｚ）が重いときに軽いときよりも短く制御する。
【選択図】図１
【特許請求の範囲】
【請求項1】
ハイサイドスイッチング素子と、
前記ハイサイドスイッチング素子と直列に接続されるローサイドスイッチング素子と、
前記ハイサイドスイッチング素子及び前記ローサイドスイッチング素子を相補的にＯＮ／ＯＦＦ制御可能に構成された制御回路と、を有し、
前記ハイサイドスイッチング素子と前記ローサイドスイッチング素子との接続点の電圧から生成される出力電圧を出力し、
前記制御回路が、前記ハイサイドスイッチング素子及び前記ローサイドスイッチング素子がともにＯＦＦに制御されるデッドタイムを前記接続点の電圧に基づいて、前記出力電圧が供給される負荷が重いときに前記負荷が軽いときよりも短く制御する構成である半導体装置。
前記ハイサイドスイッチング素子と直列に接続されるローサイドスイッチング素子と、
前記ハイサイドスイッチング素子及び前記ローサイドスイッチング素子を相補的にＯＮ／ＯＦＦ制御可能に構成された制御回路と、を有し、
前記ハイサイドスイッチング素子と前記ローサイドスイッチング素子との接続点の電圧から生成される出力電圧を出力し、
前記制御回路が、前記ハイサイドスイッチング素子及び前記ローサイドスイッチング素子がともにＯＦＦに制御されるデッドタイムを前記接続点の電圧に基づいて、前記出力電圧が供給される負荷が重いときに前記負荷が軽いときよりも短く制御する構成である半導体装置。
【請求項2】
前記制御回路は、前記ハイサイドスイッチング素子がターンＯＦＦした後、前記ローサイドスイッチング素子がターンＯＮするまでの時間を前記負荷が重いときに前記負荷が軽いときよりも短くするように制御する構成である請求項１に記載の半導体装置。
【請求項3】
前記制御回路は、前記ハイサイドスイッチング素子がＯＦＦであるときに第１状態になるローサイド指令信号を一定の期間遅延させた第１ローサイド制御信号と、
第１状態の前記ローサイド指令信号が入力されているとともに、前記接続点の電圧が予め決められた電圧よりも小さくなったときに第１状態になる第２ローサイド制御信号と、を生成し、前記第１ローサイド制御信号及び前記第２ローサイド制御信号の少なくとも一方が第１状態のとき前記ローサイドスイッチング素子をターンＯＮするように構成された請求項２に記載の半導体装置。
第１状態の前記ローサイド指令信号が入力されているとともに、前記接続点の電圧が予め決められた電圧よりも小さくなったときに第１状態になる第２ローサイド制御信号と、を生成し、前記第１ローサイド制御信号及び前記第２ローサイド制御信号の少なくとも一方が第１状態のとき前記ローサイドスイッチング素子をターンＯＮするように構成された請求項２に記載の半導体装置。
【請求項4】
前記制御回路は、
前記ハイサイドスイッチング素子がＯＦＦであるときに第１状態になるローサイド指令信号を一定の期間遅延させた第１ローサイド制御信号を生成するように構成されたローサイド遅延回路と、
前記接続点の電圧が予め決められた電圧よりも小さいときに第１状態となるローサイド遅延時間決定信号を生成するように構成されたローサイド比較回路と、
前記ローサイド指令信号及び前記ローサイド遅延時間決定信号がともに第１状態であるとき第１状態となる第２ローサイド制御信号を生成するように構成されたローサイドＡＮＤ回路と、
前記第１ローサイド制御信号と前記第２ローサイド制御信号の少なくとも一方が第１状態であるときに第１状態となり前記ローサイドスイッチング素子をＯＮに制御するローサイド駆動信号を生成するように構成されたローサイドＯＲ回路と、を有するように構成された請求項２に記載の半導体装置。
前記ハイサイドスイッチング素子がＯＦＦであるときに第１状態になるローサイド指令信号を一定の期間遅延させた第１ローサイド制御信号を生成するように構成されたローサイド遅延回路と、
前記接続点の電圧が予め決められた電圧よりも小さいときに第１状態となるローサイド遅延時間決定信号を生成するように構成されたローサイド比較回路と、
前記ローサイド指令信号及び前記ローサイド遅延時間決定信号がともに第１状態であるとき第１状態となる第２ローサイド制御信号を生成するように構成されたローサイドＡＮＤ回路と、
前記第１ローサイド制御信号と前記第２ローサイド制御信号の少なくとも一方が第１状態であるときに第１状態となり前記ローサイドスイッチング素子をＯＮに制御するローサイド駆動信号を生成するように構成されたローサイドＯＲ回路と、を有するように構成された請求項２に記載の半導体装置。
【請求項5】
前記制御回路は、
前記ハイサイドスイッチング素子がＯＦＦであるときに第１状態になるローサイド指令信号を一定の期間遅延させた第１ローサイド制御信号を生成するように構成されたローサイド遅延回路と、
入力端子に前記接続点の電圧が入力されるとともに制御端子に前記ローサイド指令信号が入力されるように構成されたローサイド制御スイッチング素子と、
前記ローサイド制御スイッチング素子の出力端子に接続されて前記ローサイド制御スイッチング素子から出力された信号の電圧が予め決められた電圧よりも小さくなったときに第２ローサイド制御信号を生成するように構成されたインバータ回路と、
前記第１ローサイド制御信号と前記第２ローサイド制御信号の少なくとも一方が第１状態であるときに第１状態となり前記ローサイドスイッチング素子をＯＮに制御するローサイド駆動信号を生成するように構成されたローサイドＯＲ回路と、を有するように構成された請求項２に記載の半導体装置。
前記ハイサイドスイッチング素子がＯＦＦであるときに第１状態になるローサイド指令信号を一定の期間遅延させた第１ローサイド制御信号を生成するように構成されたローサイド遅延回路と、
入力端子に前記接続点の電圧が入力されるとともに制御端子に前記ローサイド指令信号が入力されるように構成されたローサイド制御スイッチング素子と、
前記ローサイド制御スイッチング素子の出力端子に接続されて前記ローサイド制御スイッチング素子から出力された信号の電圧が予め決められた電圧よりも小さくなったときに第２ローサイド制御信号を生成するように構成されたインバータ回路と、
前記第１ローサイド制御信号と前記第２ローサイド制御信号の少なくとも一方が第１状態であるときに第１状態となり前記ローサイドスイッチング素子をＯＮに制御するローサイド駆動信号を生成するように構成されたローサイドＯＲ回路と、を有するように構成された請求項２に記載の半導体装置。
【請求項6】
前記制御回路は、前記ローサイドスイッチング素子がターンＯＦＦした後、前記ハイサイドスイッチング素子がターンＯＮするまでの時間を前記負荷が重いときに前記負荷が軽いときよりも短くするように制御する構成である請求項１に記載の半導体装置。
【請求項7】
前記制御回路は、前記ローサイドスイッチング素子がＯＦＦであるときに第１状態になるハイサイド指令信号を一定の期間遅延させた第１ハイサイド制御信号と、
前記ローサイドスイッチング素子をＯＮに制御するローサイド駆動信号が入力されているとともに、前記接続点の電圧が予め決められた電圧よりも小さくなったときに第１状態になる第２ハイサイド制御信号と、を生成し、前記第１ハイサイド制御信号及び前記第２ハイサイド制御信号の少なくとも一方が第１状態のとき前記ハイサイドスイッチング素子をターンＯＮするように構成された請求項６に記載の半導体装置。
前記ローサイドスイッチング素子をＯＮに制御するローサイド駆動信号が入力されているとともに、前記接続点の電圧が予め決められた電圧よりも小さくなったときに第１状態になる第２ハイサイド制御信号と、を生成し、前記第１ハイサイド制御信号及び前記第２ハイサイド制御信号の少なくとも一方が第１状態のとき前記ハイサイドスイッチング素子をターンＯＮするように構成された請求項６に記載の半導体装置。
【請求項8】
前記制御回路は、前記ローサイドスイッチング素子がＯＦＦであるときに第１状態になるハイサイド指令信号を一定の期間遅延させた第１ハイサイド制御信号を生成するように構成されたハイサイド遅延回路と、
前記接続点の電圧が予め決められた電圧よりも大きいときに第１状態となる比較結果信号を生成するように構成されたハイサイド比較回路と、
前記ローサイドスイッチング素子をＯＮに制御するローサイド駆動信号及び前記比較結果信号の少なくとも一方が第１状態のとき第１状態となるリセット信号を生成するように構成された第１ハイサイドＯＲ回路と、
前記ハイサイド指令信号がセット端子に、前記リセット信号がリセット端子に入力されてハイサイド遅延時間決定信号を生成するように構成されたＲＳラッチ回路と、
前記ハイサイド指令信号及び前記ハイサイド遅延時間決定信号がともに第１状態のときに第１状態となる第２ハイサイド制御信号を生成するハイサイドＡＮＤ回路と、
前記第１ハイサイド制御信号と前記第２ハイサイド制御信号の少なくとも一方が第１状態であるときに第１状態となり前記ハイサイドスイッチング素子をＯＮに制御するハイサイド駆動信号を生成するように構成された第２ハイサイドＯＲ回路と、を有するように構成された請求項６に記載の半導体装置。
前記接続点の電圧が予め決められた電圧よりも大きいときに第１状態となる比較結果信号を生成するように構成されたハイサイド比較回路と、
前記ローサイドスイッチング素子をＯＮに制御するローサイド駆動信号及び前記比較結果信号の少なくとも一方が第１状態のとき第１状態となるリセット信号を生成するように構成された第１ハイサイドＯＲ回路と、
前記ハイサイド指令信号がセット端子に、前記リセット信号がリセット端子に入力されてハイサイド遅延時間決定信号を生成するように構成されたＲＳラッチ回路と、
前記ハイサイド指令信号及び前記ハイサイド遅延時間決定信号がともに第１状態のときに第１状態となる第２ハイサイド制御信号を生成するハイサイドＡＮＤ回路と、
前記第１ハイサイド制御信号と前記第２ハイサイド制御信号の少なくとも一方が第１状態であるときに第１状態となり前記ハイサイドスイッチング素子をＯＮに制御するハイサイド駆動信号を生成するように構成された第２ハイサイドＯＲ回路と、を有するように構成された請求項６に記載の半導体装置。
【請求項9】
前記制御回路は、前記ローサイドスイッチング素子がＯＦＦであるときに第１状態になるハイサイド指令信号を一定の期間遅延させた第１ハイサイド制御信号を生成するように構成されたハイサイド遅延回路と、
前記制御回路を駆動するための電源電圧が入力されるとともに反転されたハイサイド指令信号が制御端子に入力されるように構成された第１ハイサイド制御スイッチング素子と、
第１ハイサイド制御スイッチング素子と直列に接続され、前記接続点の電圧が入力端子に入力されるとともに前記ローサイドスイッチング素子をＯＮに制御するローサイド駆動信号を反転させた信号が制御端子に入力される第２ハイサイド制御スイッチング素子と、
前記ハイサイド指令信号がセット端子に、第１ハイサイド制御スイッチング素子の入力端子の電圧がリセット端子に入力されてハイサイド遅延時間決定信号を生成するように構成されたＲＳラッチ回路と、
前記ハイサイド指令信号及び前記ハイサイド遅延時間決定信号がともに第１状態のときに第１状態となる第２ハイサイド制御信号を生成するハイサイドＡＮＤ回路と、
第１ハイサイド制御信号及び第２ハイサイド制御信号の少なくとも一方が第１状態であるときに第１状態となり前記ハイサイドスイッチング素子をＯＮに制御するハイサイド駆動信号を生成するように構成されたハイサイドＯＲ回路と、を有する請求項６に記載の半導体装置。
前記制御回路を駆動するための電源電圧が入力されるとともに反転されたハイサイド指令信号が制御端子に入力されるように構成された第１ハイサイド制御スイッチング素子と、
第１ハイサイド制御スイッチング素子と直列に接続され、前記接続点の電圧が入力端子に入力されるとともに前記ローサイドスイッチング素子をＯＮに制御するローサイド駆動信号を反転させた信号が制御端子に入力される第２ハイサイド制御スイッチング素子と、
前記ハイサイド指令信号がセット端子に、第１ハイサイド制御スイッチング素子の入力端子の電圧がリセット端子に入力されてハイサイド遅延時間決定信号を生成するように構成されたＲＳラッチ回路と、
前記ハイサイド指令信号及び前記ハイサイド遅延時間決定信号がともに第１状態のときに第１状態となる第２ハイサイド制御信号を生成するハイサイドＡＮＤ回路と、
第１ハイサイド制御信号及び第２ハイサイド制御信号の少なくとも一方が第１状態であるときに第１状態となり前記ハイサイドスイッチング素子をＯＮに制御するハイサイド駆動信号を生成するように構成されたハイサイドＯＲ回路と、を有する請求項６に記載の半導体装置。
【請求項10】
前記ハイサイドスイッチング素子及び前記ローサイドスイッチング素子の少なくとも一方がＧａＮ半導体である請求項１から請求項９のいずれかに記載の半導体装置。
【請求項11】
前記ハイサイドスイッチング素子及び戦機ローサイドスイッチング素子の少なくとも一方がＳｉ系半導体である請求項１から請求項９のいずれかに記載の半導体装置。
【請求項12】
請求項１から請求項９のいずれかに記載の半導体装置を有するＤＣ／ＤＣコンバータ。
【請求項13】
請求項１２に記載のＤＣ／ＤＣコンバータを有するスイッチング電源装置。
【請求項14】
請求項１から請求項９のいずれかに記載の半導体装置を有する、車両。
【請求項15】
請求項１から請求項９のいずれかに記載の半導体装置に備えられる１組のハイスイッチング素子及びロースイッチング素子を複数組備えるとともに、
前記ハイサイドスイッチング素子と前記ローサイドスイッチング素子との接続点の電圧をモータに供給可能に構成されているモータ駆動装置。
前記ハイサイドスイッチング素子と前記ローサイドスイッチング素子との接続点の電圧をモータに供給可能に構成されているモータ駆動装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関するものであり、半導体装置を用いたスイッチング電源装置、ＤＣ・ＤＣコンバータ、車両及びモータ駆動装置に関する。
【背景技術】
【0002】
従来、直列に接続されたスイッチング素子を相補的に動作させる半導体装置において、両スイッチング素子が短絡し、大電流が流れることを防止するため、両スイッチング素子が同時にＯＦＦ状態になるデッドタイムを設けることが知られている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９―２０４９９７号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
上述の半導体装置において、デッドタイムにおける損失の削減が望まれている。
【課題を解決するための手段】
【0005】
上記目的を達成するために本開示は、半導体装置であって、ハイサイドスイッチング素子と、前記ハイサイドスイッチング素子と直列に接続されるローサイドスイッチング素子と、前記ハイサイドスイッチング素子及び前記ローサイドスイッチング素子を交互にＯＮ／ＯＦＦ制御可能に構成された制御回路と、を有する。半導体装置は、前記ハイサイドスイッチング素子と前記ローサイドスイッチング素子との接続点の電圧から生成される出力電圧を出力する。前記制御回路が、前記ハイサイドスイッチング素子及び前記ローサイドスイッチング素子がともにＯＦＦに制御されるデッドタイムを前記接続点の電圧に基づいて、前記出力電圧が供給される負荷が重いときに前記負荷が軽いときよりも短く制御する構成である。
【発明の効果】
【0006】
本開示によれば、デッドタイムにおける損失を削減できる半導体装置を提供することができる。
【図面の簡単な説明】
【0007】
【発明を実施するための形態】
【0008】
本明細書において、ＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタとは、ゲートの構造が、「導電体または抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐチャンネル型、Ｎチャンネル型、又は真性の半導体層」の少なくとも３層からなるトランジスタをいう。つまり、ＭＯＳ電界効果トランジスタのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。
【0009】
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。
【0010】
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明する。ラインとは電気信号が伝播又は印加される配線を指す。グラウンドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体にて形成される。０Ｖの電位をグラウンド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧は、グラウンドから見た電位を表す。
【0011】
「レベル」とは電位のレベルを指し、任意の信号又は電圧についてＨｉレベルとはＬｏレベルよりも高い電位を有する。任意のデジタル信号はＨｉレベル又はＬｏレベルの信号レベルをとる。任意の注目した信号又は電圧について、信号又は電圧がＨｉレベルにあるとは厳密には信号又は電圧のレベルがＨｉレベルにあることを意味し、信号又は電圧がＬｏレベルにあるとは厳密には信号又は電圧のレベルがＬｏレベルにあることを意味するものとする。信号についてのレベルは信号レベルと表現されることがあり、電圧についてのレベルは電圧レベルと表現されることがある。任意の注目した信号について、当該信号がＨｉレベルであるとき、当該信号の反転信号はＬｏレベルをとり、当該信号がＬｏレベルであるとき、当該信号の反転信号はＨｉレベルをとる。なお、Ｈｉレベルを第１状態と称する場合がある。
【0012】
Ｈｉレベル又はＬｏレベルの信号レベルをとる任意の信号において、当該信号のレベルがＨｉレベルとなる期間をＨｉレベル期間と称する。また、同様の信号において、当該信号のレベルがＬｏレベルとなる期間をＬｏレベル期間と称する。Ｈｉレベル又はＬｏレベルの電圧レベルをとる任意の電圧についても同様である。
【0013】
ＭＯＳ電界効果トランジスタを含む電界効果トランジスタとして構成された任意のトランジスタについて、ＯＮ状態とは、トランジスタのドレイン及びソース間が導通している状態を指す。また、ＯＦＦ状態とは、トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。電界効果トランジスタに分類されないトランジスタについても同様である。以下に示される任意のＭＯＳ電界効果トランジスタにおいて、特に記述無き限り、バッグゲートはソースに接続されているものとする。
【0014】
以下の説明において、スイッチング素子がＯＮ状態のとき、スイッチの両端間が導通となる。一方で、スイッチング素子がＯＦＦ状態のとき、スイッチの両端間が非導通となる。以下、スイッチング素子について、ＯＮ状態、ＯＦＦ状態を、単に、ＯＮ、ＯＦＦと表現することもある。また、スイッチング素子がＯＮ状態となっている期間をＯＮ期間と称することがあり、スイッチング素子がＯＦＦ状態となっている期間をＯＦＦ期間と称することがある。また、スイッチング素子がＯＦＦ状態のときＯＮ状態に切り替わることをターンＯＮと称することがあり、ＯＮ状態のときＯＦＦ状態切り替わることをターンＯＦＦと称することがある。
【0015】
任意の回路素子、配線（ライン）、ノードなど、回路を形成する複数の部位間について「接続」とは、機械的に接続される場合を含むとともに、電気的に接続される、換言すると、電気が流れる状態になる場合も含まれるものとする。つまり、「接続する」は、「電気的に接続する」場合を含むものである。
【0016】
＜スイッチング電源装置Ａ＞
図１は、本開示の一実施形態に係るスイッチング電源装置Ａの全体構成図である。図１に示す、スイッチング電源装置Ａは、入力電圧Ｖｉｎから入力電圧Ｖｉｎよりも低い出力電圧Ｖｏｕｔを生成する降圧型ＤＣ／ＤＣコンバータで構成される。入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔは、正の直流電圧である。スイッチング電源装置Ａは、半導体装置１００と、平滑化回路２００と、を有する。
図１は、本開示の一実施形態に係るスイッチング電源装置Ａの全体構成図である。図１に示す、スイッチング電源装置Ａは、入力電圧Ｖｉｎから入力電圧Ｖｉｎよりも低い出力電圧Ｖｏｕｔを生成する降圧型ＤＣ／ＤＣコンバータで構成される。入力電圧Ｖｉｎ及び出力電圧Ｖｏｕｔは、正の直流電圧である。スイッチング電源装置Ａは、半導体装置１００と、平滑化回路２００と、を有する。
【0017】
＜半導体装置１００＞
図１に示すように、半導体装置１００は、内部に電気回路を有し複数の電子素子を集積したＩＣ（Integrated Circuit）である。半導体装置１００は、ハーフブリッジ型のインバータであり、ハイサイドスイッチング素子１と、ローサイドスイッチング素子２と、制御回路３と、電源回路４と、を有する。
図１に示すように、半導体装置１００は、内部に電気回路を有し複数の電子素子を集積したＩＣ（Integrated Circuit）である。半導体装置１００は、ハーフブリッジ型のインバータであり、ハイサイドスイッチング素子１と、ローサイドスイッチング素子２と、制御回路３と、電源回路４と、を有する。
【0018】
ハイサイドスイッチング素子１は、ここでは、ｎチャンネル型ＭＯＳトランジスタである。ローサイドスイッチング素子２は、ここでは、ｎチャンネル型ＭＯＳトランジスタである。電源回路４は、入力電圧Ｖｉｎを受けて、制御回路３の駆動な電圧を生成する。電源回路４は、例えば、１２ＶのＶｉｎから、５Ｖの駆動電圧Ｖｒｅｇを生成する。なお、Ｖｉｎとして、制御回路３を駆動するための駆動電圧Ｖｒｅｇと同じ電流が供給される構成の場合、電源回路４を省略してもよい。
【0019】
半導体装置１００は、外部との電気的な接続を確立するために、第１外部接続端子Ｔｍ１、第２外部接続端子Ｔｍ２、第３外部接続端子Ｔｍ３及び第４外部接続端子Ｔｍ４を有する。第１外部接続端子Ｔｍ１、第２外部接続端子Ｔｍ２、第３外部接続端子Ｔｍ３及び第４外部接続端子Ｔｍ４は、それ自体、導電性を有する。
【0020】
半導体装置１００の第１外部接続端子Ｔｍ１は、入力電圧Ｖｉｎが供給される端子である。ハイサイドスイッチング素子１のドレインは、半導体装置１００内で第１外部接続端子Ｔｍ１に接続される。つまり、ハイサイドスイッチング素子１のドレインには、第１外部接続端子Ｔｍ１を介して入力電圧Ｖｉｎが供給される。
【0021】
半導体装置１００内において、ハイサイドスイッチング素子１のソースと、ローサイドスイッチング素子のドレインとは接続点Ｐ１で接続されており、接続点Ｐ１は、第２外部接続端子Ｔｍ２に接続される。接続点Ｐ１には、スイッチ電圧Ｖｓｗが生成される。
【0022】
ローサイドスイッチング素子２のソースは、半導体装置１００内で第３外部接続端子Ｔｍ３に接続される。半導体装置１００の第３外部接続端子Ｔｍ３は、グラウンド電位ＧＮＤに接続される。つまり、ローサイドスイッチング素子２のソースは、第３外部接続端子Ｔｍ３を介してグラウンド電位ＧＮＤに接続される。
【0023】
第２外部接続端子Ｔｍ２は、平滑化回路２００に接続される。平滑化回路２００は、インダクタＬ１及びコンデンサＣ１を有する。平滑化回路２００において、インダクタＬ１の第１端は第２外部接続端子Ｔｍ２に接続される。半導体装置１００内において、接続点Ｐ１は、第２外部接続端子Ｔｍ２を介してインダクタＬ１の第１端に接続される。そして、インダクタＬ１の第２端及びコンデンサＣ１の第１端は、負荷Ｚに接続される。図１に示すように、半導体装置１００のスイッチ電圧Ｖｓｗが平滑化回路２００で整流及び平滑化されて出力電圧Ｖｏｕｔとして負荷Ｚに供給される。インダクタＬ１には、インダクタ電流ＩＬが流れる。
【0024】
半導体装置１００では、制御回路３によって、ハイサイドスイッチング素子１とローサイドスイッチング素子２が、相補的にＯＮ／ＯＦＦに制御することで、入力電圧Ｖｉｎをスイッチ電圧Ｖｓｗに降圧する。なお、「相補的」とは、ハイサイドスイッチング素子１とローサイドスイッチング素子２のＯＮ／ＯＦＦが交互に入れ替わる状態を指す。さらに説明すると、完全に入れ替わっている場合だけでなく、例えば、ハイサイドスイッチング素子１及びローサイドスイッチング素子２がともにＯＦＦであるデッドタイムを含む。
【0025】
制御回路３は、ハイサイドスイッチング素子１のゲートにハイサイド駆動信号ＨＧを供給し、ローサイドスイッチング素子２のゲートにローサイド駆動信号ＬＧを供給する。ハイサイドスイッチング素子１はハイサイド駆動信号ＨＧがハイレレベルのときＯＮ状態になり、ＬｏレベルのときＯＦＦ状態になる。また、ローサイドスイッチング素子２はローサイド駆動信号ＬＧがＨｉレベルのときＯＮ状態になり、ＬｏレベルのときＯＦＦ状態になる。
【0026】
制御回路３は、信号生成回路３１と、ハイサイドドライブ回路３２と、ローサイドドライブ回路３３と、ブートストラップ回路３４と、を有する。
【0027】
信号生成回路３１は、ＰＷＭ（Pulse Width Modulation）制御にて、ハイサイド指令信号ＤＩＮ＿Ｈをハイサイドドライブ回路３２に供給する。また、制御回路３は、ローサイド指令信号ＤＩＮ＿Ｌをローサイドドライブ回路３３に供給する。ハイサイド指令信号ＤＩＮ＿Ｈ及びローサイド指令信号ＤＩＮ＿Ｎは、Ｈｉレベル又はＬｏレベルに制御される信号である。
【0028】
ハイサイド指令信号ＤＩＮ＿Ｈは、ハイサイドスイッチング素子１をＯＮに制御しようとする期間、Ｈｉレベル期間である。ローサイド指令信号ＤＩＮ＿Ｌは、ローサイドスイッチング素子２をＯＮに制御しようとする期間、Ｈｉレベル期間である。つまり、ハイサイド指令信号ＤＩＮ＿Ｈ及びローサイド指令信号ＤＩＮ＿Ｌは、デッドタイムを含まないように、ハイサイドスイッチング素子１及びローサイドスイッチング素子２のＯＮ／ＯＦＦの期間を決定する信号である。なお、デッドタイムを含むことを考慮すると、ハイサイド指令信号ＤＩＮ＿Ｈは、ローサイドスイッチング素子２がＯＦＦの期間、Ｈｉレベルになるといえる。また、ローサイド指令信号ＤＩＮ＿Ｌは、ハイサイドスイッチング素子１がＯＦＦの期間、Ｈｉレベルになるといえる。
【0029】
ハイサイドドライブ回路３２は、ハイサイド指令信号ＤＩＮ＿Ｈに基づいて、ハイサイド駆動信号ＨＧをハイサイドスイッチング素子１のゲートに供給する。ローサイドドライブ回路３３は、ローサイド指令信号ＤＩＮ＿Ｌに基づいて、ローサイド駆動信号ＬＧをローサイドスイッチング素子２のゲートに供給する。ハイサイドドライブ回路３２及びローサイドドライブ回路３３の詳細については、後述する。
【0030】
ブートストラップ回路３４は、ハイサイドドライブ回路３２にブートストラップ電圧Ｖｂｓｔを供給する。ブートストラップ電圧Ｖｂｓｔはハイサイドスイッチング素子１の駆動に必要な電圧を生成するための回路である。ブートストラップ回路３４は、従来周知の回路であり、詳細な説明を省略する。
【0031】
＜ハイサイドドライブ回路３２＞
ハイサイドドライブ回路３２について図面を参照して説明する。図２は、ハイサイドドライブ回路３２の内部構成を示す図である。図２に示すようにハイサイドドライブ回路３２には、信号生成回路３１からのハイサイド指令信号ＤＩＮ＿Ｈと、ローサイドスイッチング素子２をＯＮ／ＯＦＦに制御するローサイド駆動信号ＬＧと、スイッチ電圧Ｖｓｗと、が入力される。
ハイサイドドライブ回路３２について図面を参照して説明する。図２は、ハイサイドドライブ回路３２の内部構成を示す図である。図２に示すようにハイサイドドライブ回路３２には、信号生成回路３１からのハイサイド指令信号ＤＩＮ＿Ｈと、ローサイドスイッチング素子２をＯＮ／ＯＦＦに制御するローサイド駆動信号ＬＧと、スイッチ電圧Ｖｓｗと、が入力される。
【0032】
図２に示すようにハイサイドドライブ回路３２は、ハイサイド遅延回路３２１と、ハイサイド比較回路３２２と、第１ハイサイドＯＲ回路３２３と、第２ハイサイドＯＲ回路３２４と、ＲＳラッチ回路３２５と、ハイサイドＡＮＤ回路３２６と、を有する。
【0033】
ハイサイド遅延回路３２１は、ハイサイド指令信号ＤＩＮ＿Ｈを一定の期間遅延させる。なお、ハイサイド遅延回路３２１が遅延する期間を第１ハイサイド遅延時間Ｔｄ１とする。ハイサイド遅延回路３２１は、ＯＮディレイ回路であり、ハイサイド指令信号ＤＩＮ＿ＨがＬｏレベルからＨｉレベルに切り替わるタイミングを遅延させる。そして、ハイサイド遅延回路３２１は、ハイサイド指令信号ＤＩＮ＿ＨのＬｏレベルからＨｉレベルへの切換のタイミングを第１ハイサイド遅延時間Ｔｄ１遅延させた第１ハイサイド制御信号ＮＨ１を出力する。第１ハイサイド遅延時間Ｔｄ１の詳細については、後述する。
【0034】
ハイサイド比較回路３２２の反転入力端子には、スイッチ電圧Ｖｓｗが供給される。また、非反転入力端子には、基準電圧Ｖｒｅｆが供給される。ハイサイド比較回路３２２は、スイッチ電圧Ｖｓｗと基準電圧Ｖｒｅｆとの比較結果に基づく比較結果信号ＳＨｃを出力する。つまり、比較結果信号ＳＨｃは、スイッチ電圧Ｖｓｗが基準電圧Ｖｒｅｆよりも高いときにＨｉレベルとなる。なお、本実施形態の半導体装置１００において基準電圧Ｖｒｅｆは、制御回路３を駆動するための駆動電圧Ｖｒｅｇの半分である。しかしながら、これに限定されず、別途設定された電圧であってもよい。
【0035】
第１ハイサイドＯＲ回路３２３は、ローサイドスイッチング素子２を駆動するローサイド駆動信号ＬＧと、比較結果信号ＳＨｃと、を入力信号として受け、リセット信号ＳＨｒを出力する。第１ハイサイドＯＲ回路３２３は、ローサイド駆動信号ＬＧ又は比較結果信号ＳＨｃの少なくとも一方がＨｉレベルのときＨｉレベルのリセット信号ＳＨｒを出力する。つまり、リセット信号ＳＨｒは、ローサイド駆動信号ＬＧ又は比較結果信号ＳＨｃの少なくとも一方がＨｉレベルのときＨｉレベルとなる。
【0036】
ＲＳラッチ回路３２５では、セット端子にハイサイド指令信号ＤＩＮ＿Ｈが入力され、リセット端子にリセット信号ＳＨｒが入力されて、ハイサイド遅延時間決定信号ＳＨｔが出力される。ハイサイド遅延時間決定信号ＳＨｔは、ハイサイド指令信号ＤＩＮ＿ＨがＨｉレベルでリセット信号ＳＨｒがＬｏレベルのときＨｉレベルとなる。
【0037】
具体的には、ＲＳラッチ回路３２５は、２つのＮＡＮＤ回路３２５１、３２５２と、ＮＯＴ回路３２５３とを有する。ＮＡＮＤ回路３２５１には、ハイサイド指令信号ＤＩＮ＿Ｈ及びＮＡＮＤ回路３２５２の出力信号を２つの入力信号として受け、ハイサイド指令信号ＤＩＮ＿Ｈ及びＮＡＮＤ回路３２５２の出力信号の少なくとも一方がＬｏレベルのときＨｉレベルの出力信号を出力する。また、ＮＡＮＤ回路３２５２には、リセット信号ＳＨｒ及びＮＡＮＤ回路３２５１の出力信号を２つの入力信号として受け、リセット信号ＳＨｒ及びＮＡＮＤ回路３２５１の出力信号の少なくとも一方がＬｏレベルのときＨｉレベルの出力信号を出力する
【0038】
そして、ＮＡＮＤ回路３２５１の出力信号がＮＯＴ回路３２５３に入力され、ＮＯＴ回路３２５３の出力信号が、ハイサイド遅延時間決定信号ＳＨｔである。つまり、ＲＳラッチ回路３２５は、ハイサイド指令信号ＤＩＮ＿ＨがＨｉレベルであるとともにリセット信号ＳＨｒがＬｏレベルのとき、Ｈｉレベルのハイサイド遅延時間決定信号ＳＨｔを出力する。また、ＲＳラッチ回路３２５は、リセット信号ＳＨｒがＨｉレベルのとき、Ｌｏレベルのハイサイド遅延時間決定信号ＳＨｔを出力する。なお、ハイサイド遅延時間決定信号ＳＨｔは、デッドタイムの長さを決定するための信号である。
【0039】
ハイサイドＡＮＤ回路３２６は、ハイサイド指令信号ＤＩＮ＿Ｈと、ハイサイド遅延時間決定信号ＳＨｔと、を入力信号として受け、第２ハイサイド制御信号ＮＨ２を出力する。ハイサイドＡＮＤ回路３２６は、ハイサイド指令信号ＤＩＮ＿Ｈ及びハイサイド遅延時間決定信号ＳＨｔがともにＨｉレベルのとき、Ｈｉレベルの第２ハイサイド制御信号ＮＨ２を出力する。第２ハイサイド制御信号ＮＨ２は、ハイサイド指令信号ＤＩＮ＿Ｈ及びハイサイド遅延時間決定信号ＳＨｔがともにＨｉレベルのときＨｉレベルとなる。
【0040】
第２ハイサイドＯＲ回路３２４は、第１ハイサイド制御信号ＮＨ１と、第２ハイサイド制御信号ＮＨ２と、を入力信号として受け、ハイサイド駆動信号ＨＧを出力する。第２ハイサイドＯＲ回路３２４は、第１ハイサイド制御信号ＮＨ１及び第２ハイサイド制御信号ＮＨ２の少なくとも一方がＨｉレベルのとき、Ｈｉレベルのハイサイド駆動信号ＨＧを出力する。ハイサイド駆動信号ＨＧは、第１ハイサイド制御信号ＮＨ１及び第２ハイサイド制御信号ＮＨ２の少なくとも一方がＨｉレベルのときＨｉレベルとなる。
【0041】
＜ローサイドドライブ回路３３＞
ローサイドドライブ回路３３について図面を参照して説明する。図３は、ローサイドドライブ回路３３の内部構成を示す図である。図３に示すようにローサイドドライブ回路３３には、信号生成回路３１からのローサイド指令信号ＤＩＮ＿Ｌと、スイッチ電圧Ｖｓｗと、が入力される。
ローサイドドライブ回路３３について図面を参照して説明する。図３は、ローサイドドライブ回路３３の内部構成を示す図である。図３に示すようにローサイドドライブ回路３３には、信号生成回路３１からのローサイド指令信号ＤＩＮ＿Ｌと、スイッチ電圧Ｖｓｗと、が入力される。
【0042】
図３に示すようにローサイドドライブ回路３３は、ローサイド遅延回路３３１と、ローサイド比較回路３３２と、ローサイドＯＲ回路３３３と、ローサイドＡＮＤ回路３３４と、を有する。
【0043】
ローサイド遅延回路３３１は、ローサイド指令信号ＤＩＮ＿Ｌを一定の期間遅延させる。なお、ローサイド遅延回路３３１が遅延する期間を第１ローサイド遅延時間Ｔｆ１とする。ローサイド遅延回路３３１は、ＯＮディレイ回路であり、ローサイド指令信号ＤＩＮ＿ＬがＬｏレベルからＨｉレベルに切り替わるタイミングを遅延させる。そして、ローサイド遅延回路３３１は、ローサイド指令信号ＤＩＮ＿ＬのＬｏレベルからＨｉレベルへの切換のタイミングを第１ローサイド遅延時間Ｔｆ１遅延させた第１ローサイド制御信号ＮＬ１を出力する。第１ローサイド制御信号ＮＬ１は、後述する第２ローサイド制御信号ＮＬ２とともに、ローサイドＯＲ回路３３３に入力される。
【0044】
ローサイド比較回路３３２の反転入力端子には、基準電圧源３３５が接続されており、基準電圧源３３５により生成された基準電圧Ｖｒｅｆが供給される。なお、基準電圧Ｖｒｅｆは、ハイサイド比較回路３２２に供給される基準電圧Ｖｒｅｆと同じであるが、異なる電圧であってもよい。また、非反転入力端子には、スイッチ電圧Ｖｓｗが供給される。ローサイド比較回路３３２は、スイッチ電圧Ｖｓｗと基準電圧Ｖｒｅｆとの比較結果に基づくローサイド遅延時間決定信号ＳＬｔを出力する。つまり、ローサイド遅延時間決定信号ＳＬｔは、スイッチ電圧Ｖｓｗが基準電圧Ｖｒｅｆよりも低いときにＨｉレベルとなる。
【0045】
ローサイドＡＮＤ回路３３４は、ローサイド指令信号ＤＩＮ＿Ｌと、ハイサイド遅延時間決定信号ＳＨｔと、を入力信号として受け、第２ローサイド制御信号ＮＬ２を出力する。ローサイドＡＮＤ回路３３４は、ローサイド指令信号ＤＩＮ＿Ｌ及びローサイド遅延時間決定信号ＳＬｔがともにＨｉレベルのとき、Ｈｉレベルの第２ローサイド制御信号ＮＬ２を出力する。第２ローサイド制御信号ＮＬ２は、ローサイド指令信号ＤＩＮ＿Ｌ及びローサイド遅延時間決定信号ＳＬｔがともにＨｉレベルのときＨｉレベルとなる。
【0046】
ローサイドＯＲ回路３３３は、第１ローサイド制御信号ＮＬ１と、第２ローサイド制御信号ＮＬ２と、を入力信号として受け、ローサイド駆動信号ＬＧを出力する。ローサイドＯＲ回路３３３は、第１ローサイド制御信号ＮＬ１及び第２ローサイド制御信号ＮＬ２の少なくとも一方がＨｉレベルのとき、Ｈｉレベルのローサイド駆動信号ＬＧを出力する。ローサイド駆動信号ＬＧは、第１ローサイド制御信号ＮＬ１及び第２ローサイド制御信号ＮＬ２の少なくとも一方がＨｉレベルのときＨｉレベルとなる。
【0047】
＜スイッチング電源装置Ａの動作＞
スイッチング電源装置Ａは、以上示した構成を有している。次に、スイッチング電源装置Ａの動作を、図面を参照して説明する。図４は、スイッチング電源装置Ａの動作を示すタイミングチャートである。図４では、ハイサイド指令信号ＤＩＮ＿Ｈ、ローサイド指令信号ＤＩＮ＿Ｌ、ハイサイド駆動信号ＨＧ、ローサイド駆動信号ＬＧ、ハイサイドスイッチング素子１及びローサイドスイッチング素子２の動作、スイッチ電圧Ｖｓｗ、インダクタＬ１を流れるインダクタ電流ＩＬのそれぞれの状態を示している。スイッチング電源装置Ａは、ハイサイドスイッチング素子１とローサイドスイッチング素子２とが同期して動作することで入力電圧を整流する、同期整流型スイッチング電源装置である。
スイッチング電源装置Ａは、以上示した構成を有している。次に、スイッチング電源装置Ａの動作を、図面を参照して説明する。図４は、スイッチング電源装置Ａの動作を示すタイミングチャートである。図４では、ハイサイド指令信号ＤＩＮ＿Ｈ、ローサイド指令信号ＤＩＮ＿Ｌ、ハイサイド駆動信号ＨＧ、ローサイド駆動信号ＬＧ、ハイサイドスイッチング素子１及びローサイドスイッチング素子２の動作、スイッチ電圧Ｖｓｗ、インダクタＬ１を流れるインダクタ電流ＩＬのそれぞれの状態を示している。スイッチング電源装置Ａは、ハイサイドスイッチング素子１とローサイドスイッチング素子２とが同期して動作することで入力電圧を整流する、同期整流型スイッチング電源装置である。
【0048】
スイッチング電源装置Ａにおいて、出力電圧Ｖｏｕｔは、ハイサイドスイッチング素子のＯＮ期間の長さによって、出力電圧Ｖｏｕｔによって決定される。制御回路３の信号生成回路３１は、ハイサイドスイッチング素子１のＯＮ期間に基づいてハイサイド指令信号ＤＩＮ＿ＨのＨｉレベル期間を決定する。また、信号生成回路３１は、ハイサイド指令信号ＤＩＮ＿ＨがＬｏレベル期間のとき、Ｈｉレベル期間となるようにローサイド指令信号ＤＩＮ＿Ｌを決定する。
【0049】
図４に示すように、ハイサイド指令信号ＤＩＮ＿Ｈ及びローサイド指令信号ＤＩＮ＿Ｌは、それぞれ、一方がＨｉレベル期間のとき他方がＬｏレベル期間である。ハイサイドスイッチング素子１及びローサイドスイッチング素子２は、駆動信号に基づいて、ターンＰＮ又はターンＯＦＦする。ハイサイドスイッチング素子１及びローサイドスイッチング素子２がターンＯＮ又はターンＯＦＦするとき、遅延が生ずる場合があり、その遅延によって、短絡状態になる場合がある。
【0050】
制御回路３は、ハイサイドスイッチング素子１及びローサイドスイッチング素子２が短絡状態になるのを抑制するため、デッドタイム期間Ｄｔ（図４参照）を設ける。つまり、ハイサイドドライブ回路３２及びローサイドドライブ回路３３は、ハイサイド指令信号ＤＩＮ＿Ｈ及びローサイド指令信号ＤＩＮ＿Ｌからデッドタイム期間Ｄｔが発生するようにハイサイド駆動信号ＨＧ及びローサイド駆動信号ＬＧを生成する。
【0051】
一方、同期整流型の降圧型ＤＣ／ＤＣコンバータを用いたスイッチング電源装置Ａでは、ハイサイドスイッチング素子１及びローサイドスイッチング素子２がともにＯＦＦ状態になると、ローサイドスイッチング素子２のボディーダイオードの順方向電圧と負荷電流とにより、損失（デッドタイム損失Ｐｄ１、Ｐｄ２）が発生する。ここで、スイッチング電源装置Ａのデッドタイム期間Ｄｔの損失について説明する。スイッチング電源装置Ａにおけるデッドタイム期間Ｄｔにおいて、ハイサイドスイッチング素子１及びローサイドスイッチング素子２がともにＯＦＦになると、ローサイドスイッチング素子２の寄生ダイオードによるデッドタイム損失Ｐｄ１、Ｐｄ２は、負荷Ｚの軽重によって変化する。なお、スイッチ電圧Ｖｓｗが立ち上がるときのデッドタイム期間による損失をＰｄ１、立ち下がるときのデッドタイム期間による損失をＰｄ２とする。
【0052】
図５は、負荷Ｚが軽いときのスイッチ電圧Ｖｓｗを示す図である。図６は、負荷Ｚが重いときのスイッチ電圧Ｖｓｗを示す図である。なお、負荷Ｚが軽いとは、デッドタイム期間Ｄｔ中にインダクタＬ１の回生電流によりＶｓｗが持ち上がるＺＶＳ(Zero Volte Switching)動作になる負荷であることを示す。また、負荷Ｚが重いとは、軽い場合よりも重いものを示す。
【0053】
図５に示すように、スイッチ電圧Ｖｓｗが０からＶｉｎに変化（この変化をスイッチ電圧Ｖｓｗの立ち上がりとする）する場合において、ローサイドスイッチング素子２がＯＦＦに切り替わった時点、換言すると、ローサイド駆動信号ＬＧが一定のレベル以下に到達したときに、減少し始める。
【0054】
負荷Ｚが軽負荷のときのスイッチ電圧Ｖｓｗが立ち上がるときは、デッドタイム期間Ｄｔ時、ＺＶＳ動作となる。そのため、立ち上がり時のスイッチ電圧Ｖｓｗは、緩やかに増加し、デッドタイム期間Ｄｔの終了時に入力電圧Ｖｉｎとなる。そのため、デッドタイム損失Ｐｄ１が発生しない。なお、ＺＶＳ動作が行われるように設定した、デッドタイム期間Ｄｔの長さＴｄが、第１ハイサイド遅延時間Ｔｄ１である。軽負荷の負荷Ｚが接続されている状態のときにデッドタイム損失Ｐｄ１が発生しないようにするため、第１ハイサイド遅延時間Ｔｄ１は、ある程度長い時間が必要である。
【0055】
図５に示すように、負荷Ｚが軽負荷の場合のスイッチ電圧ＶｓｗがＶｉｎから０に変化（この変化をスイッチ電圧Ｖｓｗの立下りとする）する場合において、ハイサイドスイッチング素子１がＯＦＦに切り替わった時点、換言すると、ハイサイド駆動信号ＨＧが一定のレベル以下に到達したときに、減少し始める。
【0056】
負荷Ｚが軽負荷のときのスイッチ電圧Ｖｓｗが立ち下がるときも、ＺＶＳ動作になるように、デッドタイム期間Ｄｔの時間が決定される。なお、ＺＶＳ動作が行われるように設定した、デッドタイム期間Ｄｔの長さＴｆが、第１ローサイド遅延時間Ｔｆ１である。軽負荷の負荷Ｚが接続されている状態のときにデッドタイム損失Ｐｄ２が発生しないようにするため、第１ローサイド遅延時間Ｔｆ１は、ある程度長い時間が必要である。
【0057】
一方、立ち上がり時のデッドタイム期間Ｄｔにおいて、負荷Ｚが重負荷の場合、ハイサイドスイッチング素子１及びローサイドスイッチング素子２がＯＦＦ状態になると、インダクタＬ１の回生電流によってスイッチ電圧Ｖｓｗは低下する。ローサイドスイッチング素子２のドレイン電圧がソース電圧よりも低くなる。このソースドレイン間の電圧がローサイドスイッチング素子２のボディーダイオードの順方向電圧Ｖｆとなる。このとき、ローサイドスイッチング素子２には、ソースからドレインに向かって電流が流れる。子の順方向電圧Ｖｆと電流によって、ローサイドスイッチング素子２で損失（デッドタイム損失）が発生する。
【0058】
なお、ＧａＮデバイスを用いる場合、ボディーダイオードは存在しないが、ドレイン電圧に対してゲート電圧高くなり、閾値を超えると、チャネルが形成されてボディーダイオードと同等に振る舞い、ソースからドレインに電流が流れる。このときのソースドレイン間の電圧も順方向電圧Ｖｆとする。デッドタイム損失Ｐｄは、次の式で表される。
Ｐｄ１＝Ｔｄ×Ｖｆ×ＩＬ×Ｆｓｗ
Ｔｄ：デッドタイム期間の長さ
Ｆｓｗ：スイッチング周波数
負荷Ｚが重負荷の場合において、第１ハイサイド遅延時間Ｔｄ１を短くすることで、デッドタイム損失Ｐｄを小さくすることが可能である。
Ｐｄ１＝Ｔｄ×Ｖｆ×ＩＬ×Ｆｓｗ
Ｔｄ：デッドタイム期間の長さ
Ｆｓｗ：スイッチング周波数
負荷Ｚが重負荷の場合において、第１ハイサイド遅延時間Ｔｄ１を短くすることで、デッドタイム損失Ｐｄを小さくすることが可能である。
【0059】
立ち下がり時も同様に、デッドタイム期間Ｄｔにおいて、負荷Ｚが重負荷の場合、ハイサイドスイッチング素子１及びローサイドスイッチング素子２がＯＦＦ状態になると、インダクタＬ１の回生電流によってスイッチ電圧Ｖｓｗは低下する。ローサイドスイッチング素子２のドレイン電圧がソース電圧よりも低くなる。このソースドレイン間の電圧がローサイドスイッチング素子２のボディーダイオードの順方向電圧Ｖｆとなる。このとき、ローサイドスイッチング素子２には、ソースからドレインに向かって電流が流れる。子の順方向電圧Ｖｆと電流によって、ローサイドスイッチング素子２で損失（デッドタイム損失）が発生する。
【0060】
ＧａＮについては、上述のとおりであり、チャネルが形成されるときのソースドレイン間の電圧を順方向電圧Ｖｆとして説明する。このとき、デッドタイム損失Ｐｄは、次の式で表される。
Ｐｄ２＝Ｔｆ×Ｖｆ×ＩＬ×Ｆｓｗ
Ｔｆ：デッドタイム期間の長さ
Ｆｓｗ：スイッチング周波数
負荷Ｚが重負荷の場合において、第１ローサイド遅延時間Ｔｆ１を短くすることで、デッドタイム損失Ｐｄを小さくすることが可能である。
Ｐｄ２＝Ｔｆ×Ｖｆ×ＩＬ×Ｆｓｗ
Ｔｆ：デッドタイム期間の長さ
Ｆｓｗ：スイッチング周波数
負荷Ｚが重負荷の場合において、第１ローサイド遅延時間Ｔｆ１を短くすることで、デッドタイム損失Ｐｄを小さくすることが可能である。
【0061】
制御回路３がハイサイドドライブ回路３２及びローサイドドライブ回路３３を有することで、負荷Ｚが軽負荷である場合でも重負荷である場合でもデッドタイム損失を低く抑えることができる。ここで、ハイサイドドライブ回路３２及びローサイドドライブ回路３３の動作の詳細について、図面を参照して説明する。まず、ハイサイドドライブ回路３２によるハイサイド駆動信号ＨＧの生成について図面を参照して説明する。
【0062】
＜ハイサイドドライブ回路３２の動作＞
図７は、負荷Ｚが軽負荷であるときのハイサイドドライブ回路３２のタイミングチャートである。図８は、負荷Ｚが重負荷であるときのハイサイドドライブ回路３２のタイミングチャートである。なお、ハイサイドドライブ回路３２は、ハイサイドスイッチング素子１の動作を制御する回路であり、ハイサイドドライブ回路３２が決定するデッドタイムは、スイッチ電圧Ｖｓｗが立ち上がるときのデッドタイムである。
図７は、負荷Ｚが軽負荷であるときのハイサイドドライブ回路３２のタイミングチャートである。図８は、負荷Ｚが重負荷であるときのハイサイドドライブ回路３２のタイミングチャートである。なお、ハイサイドドライブ回路３２は、ハイサイドスイッチング素子１の動作を制御する回路であり、ハイサイドドライブ回路３２が決定するデッドタイムは、スイッチ電圧Ｖｓｗが立ち上がるときのデッドタイムである。
【0063】
また、ローサイドドライブ回路３３のローサイド遅延回路３３１は、ローサイド指令信号ＤＩＮ＿ＬがＨｉレベルからＬｏレベルに変化したときには、遅延させない。つまり、ローサイド指令信号ＤＩＮ＿ＬがＬｏレベルに立ち下がるとすぐに、ローサイド駆動信号ＬＧは、Ｌｏレベルに立ち下がり始める。
【0064】
ハイサイドドライブ回路３２において、基準電圧Ｖｒｅｆはスイッチ電圧ＶｓｗがインダクタＬ１の回生電流により持ち上がらないときを想定している。本実施形態のハイサイドドライブ回路３２では、制御回路３の駆動電圧Ｖｒｅｇの半分を想定している。しかしながら、基準電圧Ｖｒｅｆは、この値に限定されず、インダクタＬ１の回生電流によりスイッチ電圧Ｖｓｗの持ち上がりを抑制できる電圧を広く採用することができる。
【0065】
まず、ハイサイドドライブ回路３２において、Ｈｉレベルのハイサイド指令信号ＤＩＮ＿Ｈが入力されると、ハイサイド遅延回路３２１は、Ｈｉレベルに立ち上がる時間を第１ハイサイド遅延時間Ｔｄ１だけ遅延させた第１ハイサイド制御信号ＮＨ１を出力する。
【0066】
軽負荷の負荷Ｚが接続されているとき、スイッチ電圧Ｖｓｗは緩やかに増加する。その増加の開始は、ローサイド駆動信号ＬＧがＬｏレベルに達する前である。そして、ハイサイド指令信号ＤＩＮ＿ＨがＨｉレベルに切り替わった後、ハイサイド比較回路３２２では、スイッチ電圧Ｖｓｗは基準電圧Ｖｒｅｆよりも高くなる。その結果、Ｈｉレベルの比較結果信号ＳＨｃが出力される。図７に示すように、スイッチ電圧Ｖｓｗが基準電圧Ｖｒｅｆよりも高くなるタイミングは、ローサイド駆動信号ＬＧがＬｏレベルになる前である。
【0067】
これにより、第１ハイサイドＯＲ回路３２３に入力されるローサイド駆動信号ＬＧ及び比較結果信号ＳＨｃは、少なくとも一方がＨｉレベルである。そのため、第１ハイサイドＯＲ回路３２３は、Ｈｉレベルのリセット信号Ｓｈｒを出力し続ける（図７参照）。
【0068】
このとき、ＲＳラッチ回路３２５のセット端子にはＨｉレベルのハイサイド指令信号ＤＩＮ＿Ｈが入力され、リセット端子にはＨｉレベルのリセット信号ＳＨｒが入力される。これにより、ＲＳラッチ回路３２５は、Ｌｏレベルのハイサイド遅延時間決定信号ＳＨｔを出力し続ける。
【0069】
そして、ハイサイドＡＮＤ回路３２６には、Ｈｉレベルのハイサイド指令信号ＤＩＮ＿Ｈ及びＬｏレベルのハイサイド遅延時間決定信号ＳＨｔが入力される。これにより、ハイサイドＡＮＤ回路３２６は、Ｌｏレベルの第２ハイサイド制御信号ＮＨ２を出力する。
【0070】
第２ハイサイドＯＲ回路３２４には、第１ハイサイド制御信号ＮＨ１及び第２ハイサイド制御信号ＮＨ２が入力される。第２ハイサイド制御信号ＮＨ２はＬｏレベルである。また、第１ハイサイド制御信号ＮＨ１は、ハイサイド指令信号ＤＩＮ＿ＨがＨｉレベルに切り替わって、第１ハイサイド遅延時間Ｔｄ１経過した後、Ｈｉレベルに切り替わる。
【0071】
そのため、第２ハイサイドＯＲ回路３２４は、ハイサイド指令信号ＤＩＮ＿ＨがＨｉレベルに切り替わって、第１ハイサイド遅延時間Ｔｄ１が経過するまで、Ｌｏレベルのハイサイド駆動信号ＨＧを出力する。そして、第２ハイサイドＯＲ回路３２４は、ハイサイド指令信号ＤＩＮ＿ＨがＨｉレベルに切り替わって、第１ハイサイド遅延時間Ｔｄ１経過した後、Ｈｉレベルのハイサイド駆動信号ＨＧを出力する（図７参照）。
【0072】
スイッチング電源装置Ａにおいて、制御回路３は、接続された負荷Ｚが軽負荷の場合、予め決められた第１ハイサイド遅延時間Ｔｄ１が経過した後、ハイサイド駆動信号ＨＧがＨｉレベルになり、ハイサイドスイッチング素子１がターンＯＮされる。ハイサイドドライブ回路３２は、デッドタイム期間Ｄｔの長さを、予め決められた第１ハイサイド遅延時間Ｔｄ１とするようにハイサイド駆動信号ＨＧを出力する。
【0073】
次に負荷Ｚが重負荷の場合のハイサイドドライブ回路３２の動作について説明する。図８に示すように、ハイサイド遅延回路３２１が出力する第１ハイサイド制御信号ＮＨ１は、軽負荷のときと同じである。
【0074】
図８に示すように、ローサイド駆動信号ＬＧがＨｉレベルのとき、スイッチ電圧Ｖｓｗは、基準電圧Ｖｒｅｆよりも低い。そのため、ハイサイドドライブ回路３２において、ローサイド駆動信号ＬＧがＨｉレベルの間、ハイサイド比較回路３２２は、Ｌｏレベルの比較結果信号ＳＨｃを出力し続ける。スイッチ電圧Ｖｓｗが立ち上がり、基準電圧Ｖｒｅｆよりも高くなるまで、比較結果信号ＳＨｃはＬｏレベルに維持される。
【0075】
そして、ローサイド駆動信号ＬＧは、ハイサイド指令信号ＤＩＮ＿ＨがＨｉレベルになると同時に立下がり始める。図８に示すように、ローサイド駆動信号ＬＧは、ＨｉレベルからＬｏレベルへ、一定の時間かけて順次減少する。なお、第１ハイサイドＯＲ回路３２３は、ローサイド駆動信号ＬＧが一定のレベルよりも低くなったとき、Ｌｏレベルに切り替わったとみなすような回路であってもよい。
【0076】
第１ハイサイドＯＲ回路３２３には、ローサイド駆動信号ＬＧが、Ｌｏレベルになるまで、Ｈｉレベルのローサイド駆動信号ＬＧとＬｏレベルの比較結果信号ＳＨｃが入力される。その結果、第１ハイサイドＯＲ回路３２３は、ローサイド駆動信号ＬＧがＨｉレベルのとき、Ｈｉレベルのリセット信号ＳＨｒを出力し、ローサイド駆動信号ＬＧがＬｏレベルになったとき、Ｌｏレベルのリセット信号ＳＨｒを出力する。第１ハイサイドＯＲ回路３２３は、ローサイド駆動信号ＬＧがＬｏレベルであるとともに、スイッチ電圧Ｖｓｗが基準電圧Ｖｒｅｆ以下であることを確認したときに、Ｌｏレベルのリセット信号ＳＨｒを出力する。
【0077】
ＲＳラッチ回路３２５のセット端子には、ハイサイド指令信号ＤＩＮ＿Ｈが入力され、リセット端子にはリセット信号ＳＨｒが入力される。図８において、ハイサイド指令信号ＤＩＮ＿ＨはＨｉレベルであり、リセット信号ＳＨｒは最初Ｈｉレベルである。そのため、リセット信号ＳＨｒがＨｉレベルの間、ＲＳラッチ回路３２５は、Ｌｏレベルのハイサイド遅延時間決定信号ＳＨｔを出力する。そして、リセット信号ＳＨｒがＬｏレベルになったとき、すなわち、スイッチ電圧Ｖｓｗが基準電圧Ｖｒｅｆであるときに、ローサイド駆動信号ＬＧがＬｏレベルに切り替わったとき、ＲＳラッチ回路３２５は、Ｈｉレベルのハイサイド遅延時間決定信号ＳＨｔを出力する。
【0078】
そして、ハイサイドＡＮＤ回路３２６には、Ｈｉレベルのハイサイド指令信号ＤＩＮ＿Ｈ及びＬｏレベルからＨｉレベルに切り替わるハイサイド遅延時間決定信号ＳＨｔが入力される。これにより、ハイサイドＡＮＤ回路３２６は、ＬｏレベルからＨｉレベルに切り替わる第２ハイサイド制御信号ＮＨ２を出力する。
【0079】
第２ハイサイドＯＲ回路３２４には、第１ハイサイド制御信号ＮＨ１及び第２ハイサイド制御信号ＮＨ２が入力される。第２ハイサイド制御信号ＮＨ２は、ＬｏレベルからＨｉレベルに切り替わる。
【0080】
そのため、第２ハイサイドＯＲ回路３２４は、第１ハイサイド制御信号ＮＨ１がＨｉレベルに切り替わるか、第２ハイサイド制御信号ＮＨ２がＨｉレベルに切り替わることでＬｏレベルからＨｉレベルに切り替わるハイサイド駆動信号ＨＧを出力する。上述したとおり、負荷Ｚが重負荷の場合、ローサイド駆動信号ＬＧが完全にＬｏレベルに達したタイミングで、第２ハイサイド制御信号ＮＨ２がＬｏレベルからＨｉレベルに切り替わる。
【0081】
なお、ハイサイド駆動信号ＨＧは、ハイサイドスイッチング素子１を駆動するゲート電圧であるため、スイッチ電圧Ｖｓｗが一定の電圧に上がるまで、一定の電圧レベルで推移するプラトー領域が発生する。ハイサイド駆動信号ＨＧは、スイッチ電圧Ｖｓｗが絶ち下がる場合も同様に、一定の電圧レベルで推移するプラトー領域が発生する。
【0082】
ハイサイドスイッチング素子１は、ハイサイド駆動信号ＨＧが一定のレベル以上の電圧レベルになったとき、ＯＮに切り替わる。ハイサイド駆動信号ＨＧの立ち上がりも、ローサイド駆動信号ＬＧの立下りと同様、一定の時間の間に順次増加する。そのため、ローサイド駆動信号ＬＧが完全にＬｏレベルになったとき、ハイサイド駆動信号ＨＧが立ち上がり始めるように制御した場合でも、ハイサイドスイッチング素子１とローサイドスイッチング素子２とが、同時にＯＦＦになるデッドタイム期間Ｄｔを確保することができる。なお、ハイサイド指令信号ＤＩＮ＿ＨがＨｉレベルに切り替わった時点から、ローサイド駆動信号ＬＧが完全にＬｏレベルに切り替わり始めるまでの時間が第２ハイサイド遅延時間Ｔｄ２である。
【0083】
図８に示すように、負荷Ｚが軽負荷のときよりも重負荷の場合、スイッチ電圧Ｖｓｗが第２ハイサイド遅延時間Ｔｄ２は、第１ハイサイド遅延時間Ｔｄ１よりも短くなる。つまり、ハイサイドドライブ回路３２は、重負荷のときには、インダクタＬ１の回生電流によって、スイッチ電圧Ｖｓｗが持ち下げられることを利用して、第２ハイサイド遅延時間Ｔｄ２を第１ハイサイド遅延時間Ｔｄ１よりも短くなるように、構成されている。
【0084】
すなわち、ハイサイドドライブ回路３２は、デッドタイム期間Ｄｔの長さを予め決められた第１ハイサイド遅延時間Ｔｄ１よりも短い第２ハイサイド遅延時間Ｔｄ２にするようなハイサイド駆動信号ＨＧを出力する。
【0085】
これにより、上述した、デッドタイム損失Ｐｄ１の式の、デッドタイム期間の長さＴｄの項が、第１ハイサイド遅延時間Ｔｄ１よりも小さい第２ハイサイド遅延時間Ｔｄ２に置き換わるため、デッドタイム損失Ｐｄ１を減らすことができる。
【0086】
以上示したように、制御回路３が上述したハイサイドドライブ回路３２を用いることで、負荷Ｚの負荷にかかわらず、スイッチング電源装置Ａのスイッチ電圧Ｖｓｗの立ち上がり時のデッドタイム損失を減らすことができる。
【0087】
＜ローサイドドライブ回路３３の動作＞
図９は、負荷Ｚが軽負荷であるときにローサイドドライブ回路３３のタイミングチャートである。図１０は、負荷Ｚが重負荷であるときにローサイドドライブ回路３３のタイミングチャートである。なお、ローサイドドライブ回路３３は、ローサイドスイッチング素子２の動作を制御する回路であり、ローサイドドライブ回路３３が決定するデッドタイムは、スイッチ電圧Ｖｓｗが立ち下がるときのデッドタイムである。
図９は、負荷Ｚが軽負荷であるときにローサイドドライブ回路３３のタイミングチャートである。図１０は、負荷Ｚが重負荷であるときにローサイドドライブ回路３３のタイミングチャートである。なお、ローサイドドライブ回路３３は、ローサイドスイッチング素子２の動作を制御する回路であり、ローサイドドライブ回路３３が決定するデッドタイムは、スイッチ電圧Ｖｓｗが立ち下がるときのデッドタイムである。
【0088】
また、ハイサイドドライブ回路３２のハイサイド遅延回路３２１は、ハイサイド指令信号ＤＩＮ＿ＨがＨｉレベルからＬｏレベルに変化したときには、遅延させない。つまり、ハイサイド指令信号ＤＩＮ＿ＨがＬｏレベルに立ち下がるとすぐに、ハイサイド駆動信号ＨＧは、Ｌｏレベルに立ち下がり始める。
【0089】
ローサイドドライブ回路３３においても、基準電圧Ｖｒｅｆを駆動電圧Ｖｒｅｇの半分としている。しかしながら、これに限定されない。
【0090】
まず、ローサイドドライブ回路３３において、Ｈｉレベルのローサイド指令信号ＤＩＮ＿Ｌが入力されると、ローサイド遅延回路３３１は、Ｈｉレベルに立ち上がる時間を第１ローサイド遅延時間Ｔｆ１だけ遅延させた第１ローサイド制御信号ＮＬ１を出力する。
【0091】
軽負荷の負荷Ｚが接続されているとき、スイッチ電圧Ｖｓｗは緩やかに減少する。そのため、ローサイド指令信号ＤＩＮ＿ＬがＨｉレベルに切り替わった後、ローサイド比較回路３３２は、スイッチ電圧Ｖｓｗは基準電圧Ｖｒｅｆよりも高くなる。その結果、Ｌｏレベルのローサイド遅延時間決定信号ＳＬｔが出力される。なお、ローサイド比較回路３３２は、スイッチ電圧ＶｓｗがＶｒｅｆになるタイミング、つまり、第１ローサイド遅延時間Ｔｆ１が経過した後、Ｈｉレベルに切り替わる。さらに説明すると、負荷Ｚが軽負荷の場合、デッドタイム期間Ｄｔの間、Ｌｏレベルのローサイド遅延時間決定信号ＳＬｔを出力する（図９参照）。
【0092】
そして、ローサイドＡＮＤ回路３３４には、Ｈｉレベルのローサイド指令信号ＤＩＮ＿Ｌ及びＬｏレベルのローサイド遅延時間決定信号ＳＬｔが入力される。これにより、ローサイドＡＮＤ回路３３４は、Ｌｏレベルの第２ローサイド制御信号ＮＬ２を出力する。
【0093】
ローサイドＯＲ回路３３３には、第１ローサイド制御信号ＮＬ１及び第２ローサイド制御信号ＮＬ２が入力される。第２ローサイド制御信号ＮＬ２は、少なくともデッドタイム期間Ｄｔの間、Ｌｏレベルである。また、第１ローサイド制御信号ＮＬ１は、ローサイド指令信号ＤＩＮ＿ＬがＨｉレベルに切り替わって、第１ローサイド遅延時間Ｔｆ１経過した後、Ｈｉレベルに切り替わる。
【0094】
そのため、ローサイドＯＲ回路３３３は、ローサイド指令信号ＤＩＮ＿ＬがＨｉレベルに切り替わって、第１ローサイド遅延時間Ｔｆ１経過した後、Ｈｉレベルのローサイド駆動信号ＬＧを出力する。
【0095】
スイッチング電源装置Ａにおいて、制御回路３は、接続された負荷Ｚが軽負荷の場合、予め決められた第１ローサイド遅延時間Ｔｆ１が経過した後、ローサイド駆動信号ＬＧがＨｉレベルになり、ローサイドスイッチング素子２がターンＯＮされる。ローサイドドライブ回路３３は、軽負荷の負荷Ｚが接続されているとき、デッドタイム期間Ｄｔの長さを予め決められた第１ローサイド遅延時間Ｔｆ１とするような、ローサイド駆動信号ＬＧを出力する。
【0096】
次に負荷Ｚが重負荷の場合のローサイドドライブ回路３３の動作について説明する。ローサイド遅延回路３３１が出力する第１ローサイド制御信号ＮＬ１は、軽負荷のときと同じである。
【0097】
負荷Ｚが重負荷の場合、インダクタＬ１の回生電流によってスイッチ電圧Ｖｓｗは急激に低下する。そして、スイッチ電圧Ｖｓｗが基準電圧Ｖｒｅｆよりも低くなったとき、ローサイド比較回路３３２は、Ｈｉレベルのローサイド遅延時間決定信号ＳＬｔを出力する。なお、スイッチ電圧Ｖｓｗは、デッドタイム期間Ｄｔが終了した後、次の立ち上がりまでの間、Ｌｏレベル（ここでは、０Ｖ）に維持される。そのため、ローサイド遅延時間決定信号ＳＬｔは、次の立ち上がりまで間、Ｈｉレベルとなる。
【0098】
そして、ローサイドＡＮＤ回路３３４には、Ｈｉレベルのローサイド指令信号ＤＩＮ＿Ｌ及びＬｏレベルからＨｉレベルに切り替わるローサイド遅延時間決定信号ＳＬｔが入力される。これにより、ローサイドＡＮＤ回路３３４は、ＬｏレベルからＨｉレベルに切り替わる第２ローサイド制御信号ＮＬ２を出力する。
【0099】
ローサイドＯＲ回路３３３には、第１ローサイド制御信号ＮＬ１及び第２ローサイド制御信号ＮＬ２が入力される。第２ローサイド制御信号ＮＬ２は、スイッチ電圧Ｖｓｗが基準電圧Ｖｒｅｆ以下になったとき、ＬｏレベルからＨｉレベルに切り替わる。また、第１ローサイド制御信号ＮＬ１は、ローサイド指令信号ＤＩＮ＿ＬがＨｉレベルに切り替わって、第１ローサイド遅延時間Ｔｆ１経過した後、Ｈｉレベルに切り替わる。
【0100】
上述したとおり、負荷Ｚが重負荷の場合、スイッチ電圧Ｖｓｗが基準電圧Ｖｒｅｆ以下になったとき、第２ローサイド制御信号ＮＬ２がＬｏレベルからＨｉレベルに切り替わる。ローサイド指令信号ＤＩＮ＿ＬがＨｉレベルに切り替わった時点から、スイッチ電圧Ｖｓｗが基準電圧Ｖｒｅｆ以下になるまでの時間が第２ローサイド遅延時間Ｔｆ２である。
【0101】
そして、負荷Ｚが軽負荷のときよりも重負荷の場合、第２ローサイド遅延時間Ｔｆ２は、第１ローサイド遅延時間Ｔｆ１よりも短くなる。そのため、上述した、デッドタイム損失Ｐｄ２の式の、デッドタイム期間の長さＴｆの項が、第１ローサイド遅延時間Ｔｆ１よりも小さい第２ローサイド遅延時間Ｔｆ２に置き換わるため、デッドタイム損失Ｐｄ２を減らすことができる。
【0102】
以上示したように、制御回路３が上述したローサイドドライブ回路３３を用いることで、負荷Ｚの負荷にかかわらず、スイッチング電源装置Ａのスイッチ電圧Ｖｓｗの立ち下がり時のデッドタイム損失を減らすことができる。
【0103】
上述したとおり、スイッチング電源装置Ａでは、スイッチ電圧Ｖｓｗの立ち上がり時におけるデッドタイム損失Ｐｄ１及び立下り時におけるデッドタイム損失Ｐｄ２を低減するようにデッドタイム期間Ｄｔの長さを負荷Ｚの軽重に応じて調整できる。
【0104】
＜第１変形例＞
本開示の第１変形例について図面を参照して説明する。図１１は、第１変形例のスイッチング電源装置Ｂの内部構成を示す図である。第１変形例のスイッチング電源装置Ｂでは、制御回路３ａのハイサイドドライブ回路３２ａ及びローサイドドライブ回路３３ａがスイッチング電源装置Ａの制御回路３と異なる。スイッチング電源装置Ｂのこれ以外の点は、スイッチング電源装置Ａと実質上同じ部分は、同じ符号を付すとともに、詳細な説明を省略する。
本開示の第１変形例について図面を参照して説明する。図１１は、第１変形例のスイッチング電源装置Ｂの内部構成を示す図である。第１変形例のスイッチング電源装置Ｂでは、制御回路３ａのハイサイドドライブ回路３２ａ及びローサイドドライブ回路３３ａがスイッチング電源装置Ａの制御回路３と異なる。スイッチング電源装置Ｂのこれ以外の点は、スイッチング電源装置Ａと実質上同じ部分は、同じ符号を付すとともに、詳細な説明を省略する。
【0105】
制御回路３ａは、ハイサイドドライブ回路３２ａ及びローサイドドライブ回路３３ａを有する。以下に、ハイサイドドライブ回路３２ａの詳細について説明する。
【0106】
＜ハイサイドドライブ回路３２ａ＞
図１２は、変形例のハイサイドドライブ回路３２ａの内部構成を示す図である。図１２に示すように、ハイサイドドライブ回路３２ａには、ハイサイド指令信号ＤＩＮ＿Ｈ、ローサイド駆動信号ＬＧ、スイッチ電圧Ｖｓｗ及びブートストラップ電圧Ｖｂｓｔが入力される。
図１２は、変形例のハイサイドドライブ回路３２ａの内部構成を示す図である。図１２に示すように、ハイサイドドライブ回路３２ａには、ハイサイド指令信号ＤＩＮ＿Ｈ、ローサイド駆動信号ＬＧ、スイッチ電圧Ｖｓｗ及びブートストラップ電圧Ｖｂｓｔが入力される。
【0107】
図１２に示すように、ハイサイドドライブ回路３２ａは、ハイサイド遅延回路３２１と、第２ハイサイドＯＲ回路３２４と、ＲＳラッチ回路３２５と、ハイサイドＡＮＤ回路３２６と、第１ハイサイド制御スイッチング素子３２８１と、第２ハイサイド制御スイッチング素子３２８２と、反転回路３２９１、３２９２と、を有する。
【0108】
ハイサイド遅延回路３２１と、第２ハイサイドＯＲ回路３２４と、ＲＳラッチ回路３２５と、ハイサイドＡＮＤ回路３２６と、は、ハイサイドドライブ回路３２のそれらと同じ構成を有する。そのため、これらの回路の構成の詳細な説明は省略する。
【0109】
第１ハイサイド制御スイッチング素子３２８１は、ここでは、ｐチャンネル型ＭＯＳトランジスタである。第１ハイサイド制御スイッチング素子３２８１のソースには、抵抗３２Ｒを介して、ブートストラップ回路３４から供給されるブートストラップ電圧Ｖｂｓｔが供給される。本実施形態では、ブートストラップ回路３４からのブートストラップ電圧Ｖｂｓｔとしているが、これに限定されず、ハイサイドドライブ回路３２ａを駆動するための電圧を広く採用することができる。
【0110】
また、第１ハイサイド制御スイッチング素子３２８１のドレインは、第２ハイサイド制御スイッチング素子３２８２と直列に接続される。そして、第１ハイサイド制御スイッチング素子３２８１のゲートには、反転回路３２９１を介してハイサイド指令信号ＤＩＮ＿Ｈが入力される。第１ハイサイド制御スイッチング素子３２８１は、ハイサイド指令信号ＤＩＮ＿ＨがＨｉレベルのときにＯＮに制御され、ＬｏレベルのときにＯＦＦに制御される。
【0111】
第２ハイサイド制御スイッチング素子３２８２は、ここでは、ｎチャンネル型ＭＯＳトランジスタである。第２ハイサイド制御スイッチング素子３２８２のドレインには、スイッチ電圧Ｖｓｗが入力される。第２ハイサイド制御スイッチング素子３２８２のソースは、第１ハイサイド制御スイッチング素子３２８１のドレインが接続される。そして、第２ハイサイド制御スイッチング素子３２８２のゲートには、反転回路３２９２を介してローサイド駆動信号ＬＧが入力される。第２ハイサイド制御スイッチング素子３２８２は、ローサイド駆動信号ＬＧがＬｏレベルのときにＯＮに制御され、ＨｉレベルのときにＯＦＦに制御される。
【0112】
ＲＳラッチ回路３２５のセット端子にはハイサイド指令信号ＤＩＮ＿Ｈが入力され、リセット端子には、第１ハイサイド制御スイッチング素子３２８１のソースと抵抗３２Ｒとの接続点Ｐ２の電圧Ｖｐ２が入力される。ＲＳラッチ回路３２５は、セット端子にＨｉレベルの信号が入力され、リセット端子にＬｏレベルの信号が入力されたときに、Ｈｉレベルのハイサイド遅延時間決定信号ＳＨｔを出力する。
【0113】
ハイサイド指令信号ＤＩＮ＿ＨがＨｉレベルになるとき、第１ハイサイド制御スイッチング素子３２８１がターンＯＮされる。また、ローサイド駆動信号ＬＧがＬｏレベルのとき第２ハイサイド制御スイッチング素子３２８２がＯＮ状態なる。このとき、スイッチ電圧Ｖｓｗが０Ｖになると、接続点Ｐ２の電圧Ｖｐ２がＬｏレベルになり、Ｈｉレベルのハイサイド遅延時間決定信号ＳＨｔが出力される。
【0114】
＜ローサイドドライブ回路３３ａ＞
図１３は、変形例のローサイドドライブ回路３３ａの内部構成を示す図である。図１３に示すように、ローサイドドライブ回路３３ａには、ローサイド指令信号ＤＩＮ＿Ｌ及びスイッチ電圧Ｖｓｗが入力される。
図１３は、変形例のローサイドドライブ回路３３ａの内部構成を示す図である。図１３に示すように、ローサイドドライブ回路３３ａには、ローサイド指令信号ＤＩＮ＿Ｌ及びスイッチ電圧Ｖｓｗが入力される。
【0115】
図１３に示すように、ローサイドドライブ回路３３ａは、ローサイド遅延回路３３１と、ローサイドＯＲ回路３３３と、ローサイド制御スイッチング素子３３６と、インバータ回路３３７とを有する。
【0116】
ローサイド遅延回路３３１と、ローサイドＯＲ回路３３３と、は、ローサイドドライブ回路３３のそれらと同じ構成を有する。そのため、これらの回路の構成の詳細な説明は省略する。
【0117】
ローサイド制御スイッチング素子３３６は、ｎチャンネル型ＭＯＳトランジスタである。ローサイド制御スイッチング素子３３６のドレインには、スイッチ電圧Ｖｓｗが入力される。また、ローサイド制御スイッチング素子３３６のソースは、インバータ回路３３７に接続される。そして、ローサイド制御スイッチング素子３３６のゲートには、ローサイド指令信号ＤＩＮ＿Ｌが入力される。ローサイド制御スイッチング素子３３６は、ローサイド指令信号ＤＩＮ＿ＬがＨｉレベルのとき、ＯＮ状態である。
【0118】
インバータ回路３３７には、ローサイド制御スイッチング素子３３６のソース電圧ＶｓＬが供給される。インバータ回路３３７は、ソース電圧ＶｓＬが閾値電圧Ｖｔｈ以下になった時、Ｈｉレベルの第２ローサイド制御信号ＮＬ２を出力する。なお、ここでは、閾値電圧Ｖｔｈを０Ｖとしている。第２ローサイド制御信号ＮＬ２は、第１ローサイド制御信号ＮＬ１とともに、ローサイドＯＲ回路３３３に入力される。
【0119】
＜ハイサイドドライブ回路３２ａの動作＞
図１４は、負荷Ｚが軽負荷であるときのハイサイドドライブ回路３２ａのタイミングチャートである。図１５は、負荷Ｚが重負荷であるときのハイサイドドライブ回路３２ａのタイミングチャートである。なお、ハイサイドドライブ回路３２ａの動作のハイサイドドライブ回路３２と同じ動作の詳細な説明は省略する。
図１４は、負荷Ｚが軽負荷であるときのハイサイドドライブ回路３２ａのタイミングチャートである。図１５は、負荷Ｚが重負荷であるときのハイサイドドライブ回路３２ａのタイミングチャートである。なお、ハイサイドドライブ回路３２ａの動作のハイサイドドライブ回路３２と同じ動作の詳細な説明は省略する。
【0120】
上述したとおり、ハイサイドドライブ回路３２ａでは、ハイサイド指令信号ＤＩＮ＿ＨがＨｉレベルの間、第１ハイサイド制御スイッチング素子３２８１は、ＯＮ状態に維持される。一方で、負荷Ｚが軽負荷の場合、スイッチ電圧は時間をかけて順次増加する。そのため、接続点Ｐ２の電圧Ｖｐ２は、Ｌｏレベルにならず、ＲＳラッチ回路３２５は、常にＬｏレベルのハイサイド遅延時間決定信号ＳＨｔを出力する。その結果、軽負荷の負荷Ｚが接続されている場合、デッドタイムにおける第２ハイサイド制御信号ＮＨ２は、Ｌｏレベルである。
【0121】
軽負荷の負荷Ｚが接続されている場合において、ハイサイドドライブ回路３２ａは、デッドタイム期間Ｄｔを、予め決められた第１ハイサイド遅延時間Ｔｄ１とするようなＨｉレベルのハイサイド駆動信号ＨＧを出力する。
【0122】
また、重負荷の負荷Ｚが接続されている場合、ローサイド駆動信号ＬＧがＬｏレベルに切り替わったとき、第２ハイサイド制御スイッチング素子３２８２がターンＯＮされる。図１５に示すように、このとき、スイッチ電圧ＶｓｗはＬｏレベルであり、接続点Ｐ２の電圧Ｖｐ２がＬｏレベルになる。そのため、ＲＳラッチ回路３２５のセット端子には、Ｈｉレベルのハイサイド指令信号ＤＩＮ＿Ｈが入力され、リセット端子にはＬｏレベルの電圧Ｖｐ２が入力される。
【0123】
これにより、ＲＳラッチ回路３２５は、Ｈｉレベルのハイサイド遅延時間決定信号ＳＨｔを出力する。Ｈｉレベルのハイサイド遅延時間決定信号ＳＨｔが出力されることで、ハイサイドＡＮＤ回路３２６が、Ｈｉレベルの第２ハイサイド制御信号ＮＨ２を出力し、第２ハイサイドＯＲ回路３２４が、Ｈｉレベルのハイサイド駆動信号ＨＧを出力する。このようにすることで、デッドタイム期間Ｄｔを、第１ハイサイド遅延時間Ｔｄ１よりも短い第２ハイサイド遅延時間Ｔｄ２とすることができる。なお、スイッチ電圧Ｖｓｗは、ハイサイドスイッチング素子１がＯＮ状態になったとき、順次増加する。そのため、接続点Ｐ２の電圧Ｖｐ２も上昇するが、リセット端子にＨｉレベルの電圧Ｖｐ２が入力されることで、Ｈｉレベルのハイサイド遅延時間決定信号ＳＨｔが維持される。
【0124】
以上示したハイサイドドライブ回路３２ａを用いても、負荷Ｚが軽負荷のときよりも重負荷の場合、第２ハイサイド遅延時間Ｔｄ２が、第１ハイサイド遅延時間Ｔｄ１よりも短くなる。そのため、上述した、デッドタイム損失Ｐｄ１の式の、デッドタイム期間の長さＴｄの項が、第１ハイサイド遅延時間Ｔｄ１よりも小さい第２ハイサイド遅延時間Ｔｄ２に置き換わるため、デッドタイム損失Ｐｄ１を減らすことができる。
【0125】
以上示したように、制御回路３ａが上述したハイサイドドライブ回路３２ａを用いることで、負荷Ｚの負荷にかかわらず、スイッチング電源装置Ｂのスイッチ電圧Ｖｓｗの立ち上がり時のデッドタイム損失を減らすことができる。
【0126】
＜ローサイドドライブ回路３３ａの動作＞
図１６は、負荷Ｚが軽負荷であるときのローサイドドライブ回路３３ａのタイミングチャートである。図１７は、負荷Ｚが重負荷であるときのローサイドドライブ回路３３ａのタイミングチャートである。なお、ローサイドドライブ回路３３ａの動作のローサイドドライブ回路３３と同じ動作の詳細な説明は省略する。
図１６は、負荷Ｚが軽負荷であるときのローサイドドライブ回路３３ａのタイミングチャートである。図１７は、負荷Ｚが重負荷であるときのローサイドドライブ回路３３ａのタイミングチャートである。なお、ローサイドドライブ回路３３ａの動作のローサイドドライブ回路３３と同じ動作の詳細な説明は省略する。
【0127】
上述したとおり、ローサイドドライブ回路３３ａでは、ローサイド指令信号ＤＩＮ＿ＬがＨｉレベルの間、ローサイド制御スイッチング素子３３６は、ＯＮ状態に維持される。一方で、負荷Ｚが軽負荷の場合、スイッチ電圧Ｖｓｗは時間をかけて順次減少する。そのため、デッドタイム期間Ｄｔにおいて、ローサイド制御スイッチング素子３３６のソース電圧ＶｓＬはインバータ回路３３７の閾値電圧Ｖｔｈよりも高くなり、インバータ回路３３７は、Ｌｏレベルの第２ローサイド制御信号ＮＬ２を出力する。
【0128】
そして、ローサイド指令信号ＤＩＮ＿ＬがＬｏレベルからＨｉレベルに切り替わった時点から、第１ローサイド遅延時間Ｔｆ１経過した時点で、スイッチ電圧Ｖｓｗが０Ｖとなる。これにより、ローサイド制御スイッチング素子３３６のソース電圧ＶｓＬはインバータ回路３３７の閾値電圧Ｖｔｈ以下になる。その結果、インバータ回路３３７は、Ｈｉレベルの第２ローサイド制御信号ＮＬ２を出力する。つまり、第２ローサイド制御信号ＮＬ２は、第１ローサイド制御信号ＮＬ１と同じタイミングでＬｏレベルからＨｉレベルに切り替わる。ローサイドドライブ回路３３ａは、デッドタイム期間Ｄｔの長さを、予め決められた第１ローサイド遅延時間Ｔｆ１とするように調整されたローサイド駆動信号ＬＧが出力される。
【0129】
次に負荷Ｚが重負荷の場合のローサイドドライブ回路３３ａの動作について説明する。ローサイド遅延回路３３１が出力する第１ローサイド制御信号ＮＬ１は、軽負荷のときと同じである。
【0130】
スイッチ電圧Ｖｓｗは、急激に減少し、一旦、０Ｖ以下になる。スイッチ電圧Ｖｓｗが０以下になったとき、インバータ回路３３７は、Ｈｉレベルの第２ローサイド制御信号ＮＬ２を出力する。
【0131】
ローサイドＯＲ回路３３３は、第１ローサイド制御信号ＮＬ１がＨｉレベルに切り替わるか、第２ローサイド制御信号ＮＬ２がＨｉレベルに切り替わることでＬｏレベルからＨｉレベルに切り替わったハイサイド駆動信号を出力する。
【0132】
上述したとおり、負荷Ｚが重負荷の場合、インバータ回路３３７の閾値電圧Ｖｔｈ以下のとき、インバータ回路３３７はＨｉレベルの第２ローサイド制御信号ＮＬ２を出力する。ローサイド指令信号ＤＩＮ＿ＬがＨｉレベルに切り替わった時点から、スイッチ電圧Ｖｓｗがインバータ回路３３７の閾値電圧Ｖｔｈ以下になるまでの時間が第２ローサイド遅延時間Ｔｆ２である。
【0133】
そして、負荷Ｚが軽負荷のときよりも重負荷の場合、第２ローサイド遅延時間Ｔｆ２は、第１ローサイド遅延時間Ｔｆ１よりも短くなる。そのため、上述した、デッドタイム損失Ｐｄ２の式の、デッドタイム期間の長さＴｆの項が、第１ローサイド遅延時間Ｔｆ１よりも小さい第２ローサイド遅延時間Ｔｆ２に置き換わるため、デッドタイム損失Ｐｄ２を減らすことができる。
【0134】
以上示したように、制御回路３が上述したローサイドドライブ回路３３ａを用いることで、負荷Ｚの負荷にかかわらず、スイッチング電源装置Ｂのスイッチ電圧Ｖｓｗの立ち下がり時のデッドタイム損失を減らすことができる。
【0135】
上述したとおり、スイッチング電源装置Ｂでは、スイッチ電圧Ｖｓｗの立ち上がり及び立下り時におけるデッドタイム損失Ｐｄ１、Ｐｄ２を低減するようにデッドタイム期間Ｄｔの長さを負荷Ｚの軽重に応じて調整できる。
【0136】
本開示の構成において、ハイサイドスイッチング素子として、ｎチャンネル型ＭＯＳトランジスタを用いているが、これに限定されず、ｐチャンネル型ＭＯＳトランジスタを用いてもよい。この場合、ブートストラップ回路３４を省略可能である。そして、第１変形例において、ブートストラップ電圧Ｖｂｓｔを供給していた端子には、入力電圧Ｖｉｎを供給してもよいし、別途電源回路で形成した電圧を供給するようにしてもよい。
【0137】
スイッチング電源装置Ａ、Ｂにおいて、電力密度を向上する目的で、高周波で高降圧比（例えば、４８Ｖから３Ｖ～５Ｖへの変換）を実現できるナノパルスコントロールを実行可能である。また、スイッチング電源装置Ａ、Ｂでは、高周波で動作するため、デッドタイム損失を低減するように動作することで、損失を低減することができる。なお、デッドタイム損失は、Ｓｉ系のデバイスでも損失を低減する効果があるが、高周波及び大電流のスイッチング制御を行うときに、用いられるＧａＮデバイスでは、Ｓｉ系の順方向電圧Ｖｆ（例えば、約０．７Ｖ）に比べて、大きい順方向電圧Ｖｆ（例えば、約２．５Ｖ）が発生する。そのため、ＧａＮデバイスを用いる場合には、Ｓｉ系のデバイスを用いる場合に比べて、損失を低減する効果をより高めることが可能である。
【0138】
＜第２変形例＞
図１８は、第２変形例の半導体装置１００ｂを用いたモータ駆動装置３００の全体構成図である。図１８に示すモータ駆動装置３００の半導体装置１００ｂは、ＤＣブラシレスモータ５００を駆動するモータ駆動回路として用いられる。
図１８は、第２変形例の半導体装置１００ｂを用いたモータ駆動装置３００の全体構成図である。図１８に示すモータ駆動装置３００の半導体装置１００ｂは、ＤＣブラシレスモータ５００を駆動するモータ駆動回路として用いられる。
【0139】
ＤＣブラシレスモータ５００には、Ｕ相コイル５Ｕ、Ｖ相コイル５Ｖ及びＷ相コイル５Ｗを有する。そして、半導体装置１００ｂは、Ｕ相ハイサイドスイッチング素子１Ｕ、Ｕ相ローサイドスイッチング素子２Ｕ、Ｖ相ハイサイドスイッチング素子１Ｖ、Ｖ相ローサイドスイッチング素子２Ｖ、Ｗ相ハイサイドスイッチング素子１Ｗ、Ｗ相ローサイドスイッチング素子２Ｗ、制御回路６を有する。
【0140】
１組のＵ相ハイサイドスイッチング素子１Ｕ及びＵ相ローサイドスイッチング素子２Ｕは、半導体装置１００のハイサイドスイッチング素子１及びローサイドスイッチング素子２と同様の構成を有し、Ｕ相コイル５Ｕに接続される。同様に、１組のＶ相ハイサイドスイッチング素子１Ｖ及びＶ相ローサイドスイッチング素子２Ｖは、半導体装置１００のハイサイドスイッチング素子１及びローサイドスイッチング素子２と同様の構成を有し、Ｖ相コイル５Ｖに接続される。１組のＷ相ハイサイドスイッチング素子１Ｗ及びＷ相ローサイドスイッチング素子２Ｗは、半導体装置１００ｂのハイサイドスイッチング素子１及びローサイドスイッチング素子２と同様の構成を有し、Ｗ相コイル５Ｗに接続される。つまり、半導体装置１００ｂは、半導体装置１００が有するハイサイドスイッチング素子１及びローサイドスイッチング素子２を１組として、３組のハイサイドスイッチング素子１及びローサイドスイッチング素子２を有する。
【0141】
制御回路６は、信号生成回路６１と、ハイサイドドライブ回路６２と、ローサイドドライブ回路６３と、を有する。信号生成回路６１は、ハイサイド指令信号ＤＩＮ＿ＨＵ、ＤＩＮ＿ＨＶ、ＤＩＮ＿ＨＷをハイサイドドライブ回路６２に供給する。また、信号生成回路６１は、ローサイド指令信号ＤＩＮ＿ＬＵ、ＤＩＮ＿ＬＶ、ＤＩＮ＿ＬＷをローサイドドライブ回路６３に供給する。
【0142】
ハイサイドドライブ回路６２は、上述のハイサイドドライブ回路３２又は３２ａと同様の構成を有し、ハイサイド指令信号ＤＩＮ＿ＨＵ、ＤＩＮ＿ＨＶ、ＤＩＮ＿ＨＷから生成されたハイサイド駆動信号ＨＧＵ、ＨＧＶ、ＨＧＷをハイサイドスイッチング素子１Ｕ、１Ｖ、１Ｗに供給する。ハイサイドドライブ回路６２は、各相のハイサイドスイッチング素子及びローサイドスイッチング素子から各コイルに供給される電圧の立ち上がり時のデッドタイム期間が形成されるようにハイサイド駆動信号ＨＧＵ、ＨＧＶ、ＨＧＷを生成する。
【0143】
ローサイドドライブ回路６３は、上述のローサイドドライブ回路３３又は３３ａと同様の構成を有し、ローサイド指令信号ＤＩＮ＿ＬＵ、ＤＩＮ＿ＬＶ、ＤＩＮ＿ＬＷから生成されたローサイド駆動信号ＬＧＵ、ＬＧＶ、ＬＧＷをローサイドスイッチング素子２Ｕ、２Ｖ、２Ｗに供給する。ローサイドドライブ回路６３は、各相のハイサイドスイッチング素子及びローサイドスイッチング素子から各コイルに供給される電圧の立ち下がり時のデッドタイム期間が形成されるようにローサイド駆動信号ＬＧＵ、ＬＧＶ、ＬＧＷを生成する。
【0144】
＜用途＞
先述した半導体装置１００を用いたスイッチング電源装置Ａは、負荷ＺとしてＬＥＤを採用した発光装置とすることができる。このような発光装置は、例えば、図１９及び図２０で示す通り、車両Ｘ１０のヘッドライト（ハイビーム／ロービーム／スモールランプ／フォグランプなどを適宜含む）Ｘ１１、白昼夜走行（ＤＲＬ）用光源Ｘ１２、テールランプ（スモールランプやバックランプなどを適宜含む）Ｘ１３、ストップランプＸ１４、及び、ターンランプＸ１５などの発光装置として好適に用いることができる。
先述した半導体装置１００を用いたスイッチング電源装置Ａは、負荷ＺとしてＬＥＤを採用した発光装置とすることができる。このような発光装置は、例えば、図１９及び図２０で示す通り、車両Ｘ１０のヘッドライト（ハイビーム／ロービーム／スモールランプ／フォグランプなどを適宜含む）Ｘ１１、白昼夜走行（ＤＲＬ）用光源Ｘ１２、テールランプ（スモールランプやバックランプなどを適宜含む）Ｘ１３、ストップランプＸ１４、及び、ターンランプＸ１５などの発光装置として好適に用いることができる。
【0145】
なお、先述した発光装置は、モジュール（図２１のＬＥＤヘッドライトモジュールＹ１０、図２２のＬＥＤターンランプモジュールＹ２０、及び、図２３のＬＥＤリアランプモジュールＹ３０など）の発光装置として提供されてもよい。また、半導体装置１００を、ＬＥＤの発光を制御する発光制御装置の形態で提供されてもよい。
【0146】
また、発光装置に用いられる半導体装置は、半導体装置１００に限定されず、半導体装置１００ａを用いてもよい。
【0147】
＜その他＞
上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
【0148】
上記の実施形態では、ＰＷＭ信号が用いられたが、ＰＷＭ信号の代わりにＰＷＭ信号以外のパルス信号が用いられてもよい。ＰＷＭ信号以外のパルス信号としては、例えばＰＦＭ（Pulse Frequency Modulation）信号、ＰＤＭ（Pulse Density Modulation）信号などを挙げることができる。
【0149】
以上説明した半導体装置（１００、１００ａ）は、ハイサイドスイッチング素子（１）と、ハイサイドスイッチング素子（１）と直列に接続されるローサイドスイッチング素子（２）と、ハイサイドスイッチング素子（１）及びローサイドスイッチング素子（２）を相補的にＯＮ／ＯＦＦ制御可能に構成された制御回路（３、３ａ）と、を有する。半導体装置（１００）は、ハイサイドスイッチング素子（１）とローサイドスイッチング素子（２）との接続点（Ｐ１）の電圧（Ｖｓｗ）から生成される出力電圧（Ｖｏｕｔ）を出力する。制御回路（３、３ａ）が、ハイサイドスイッチング素子Ｕ（１）及びローサイドスイッチング素子（２）がともにＯＦＦに制御されるデッドタイムＤｔを接続点（Ｐ１）の電圧（Ｖｓｗ）に基づいて、出力電圧（Ｖｏｕｔ）が供給される負荷（Ｚ）が重いときに負荷（Ｚ）が軽いときよりも短く制御する構成（第１の構成）である。
【0150】
上記第１の構成の半導体装置（１００、１００ａ）において、制御回路（３、３ａ）は、ハイサイドスイッチング素子（１）がターンＯＦＦした後、ローサイドスイッチング素子（２）がターンＯＮするまでの時間を負荷（Ｚ）が重いときに負荷（Ｚ）が軽いときよりも短くするように制御する構成（第２の構成）であってもよい。
【0151】
上記第２の構成の半導体装置（１００、１００ａ）において、制御回路（３、３ａ）は、ハイサイドスイッチング素子（１）がＯＦＦであるときに第１状態になるローサイド指令信号（ＤＩＮ＿Ｌ）を一定の期間（Ｔｆ１）遅延させた第１ローサイド制御信号（ＮＬ１）と、第１状態のローサイド指令信号（ＤＩＮ＿Ｌ）が入力されているとともに、接続点（Ｐ１）の電圧（Ｖｓｗ）が予め決められた電圧（Ｖｒｅｆ）よりも小さくなったときに第１状態になる第２ローサイド指令信号（ＮＬ２）と、を生成し、第１ローサイド制御信号（ＮＬ１）及び第２ローサイド制御信号（ＮＬ２）の少なくとも一方が第１状態のときローサイドスイッチング素子（２）をターンＯＮする構成（第３の構成）であってもよい。
【0152】
上記第２の構成又は第３の構成の半導体装置において、制御回路（３）は、ハイサイドスイッチング素子（１）がＯＦＦであるときに第１状態になるローサイド指令信号（ＤＩＮ＿Ｌ）を一定の期間（Ｔｆ１）遅延させた第１ローサイド制御信号（ＮＬ１）を生成するように構成されたローサイド遅延回路（３３１）と、接続点（Ｐ１）の電圧（Ｖｓｗ）が予め決められた電圧（Ｖｒｅｆ）よりも小さいときに第１状態となるローサイド遅延時間決定信号（ＳＬｔ）を生成するように構成されたローサイド比較回路（３３２）と、ローサイド指令信号（ＤＩＮ＿Ｌ）及びローサイド遅延時間決定信号（ＳＨｔ）がともに第１状態であるとき第１状態となる第２ローサイド制御信号（ＮＬ２）を生成するように構成されたローサイドＡＮＤ回路（３３４）と、第１ローサイド制御信号（ＮＬ１）と第２ローサイド制御信号（ＮＬ２）の少なくとも一方が第１状態であるときに第１状態となりローサイドスイッチング素子（２）をＯＮに制御するローサイド駆動信号（ＬＧ）を生成するように構成されたローサイドＯＲ回路（３３３）と、を有する構成（第４の構成）であってもよい。
【0153】
上記第２の構成又は第３の構成の半導体装置において、制御回路（３ａ）は、ハイサイドスイッチング素子（１）がＯＦＦであるときに第１状態になるローサイド指令信号（ＤＩＮ＿Ｌ）を一定の期間（Ｔｆ１）遅延させた第１ローサイド制御信号（ＮＬ１）を生成するように構成されたローサイド遅延回路（３３１）と、入力端子に接続点（Ｐ１）の電圧（Ｖｓｗ）が入力されるとともに制御端子にローサイド指令信号（ＤＩＮ＿Ｌ）が入力されるように構成されたローサイド制御スイッチング素子（３３６）と、ローサイド制御スイッチング素子（３３６）の出力端子に接続されてローサイド制御スイッチング素子（３３６）から出力された電圧（ＶｓＬ）が予め決められた電圧（Ｖｔｈ）よりも小さくなったときに第２ローサイド制御信号（ＮＬ２）を生成するように構成されたインバータ回路（３３７）と、第１ローサイド制御信号（ＮＬ１）と第２ローサイド制御信号（ＮＬ２）の少なくとも一方が第１状態であるときに第１状態となりローサイドスイッチング素子（２）をＯＮに制御するローサイド駆動信号（ＬＧ）を生成するように構成されたローサイドＯＲ回路（３３３）と、を有する構成（第５の構成）である。
【0154】
上記第１の構成から第５の構成のいずれかの半導体装置（１００、１００ａ）において、制御回路（３、３ａ）は、ローサイドスイッチング素子（２）がターンＯＦＦした後、ハイサイドスイッチング素子（１）がターンＯＮするまでの時間を負荷（Ｚ）が重いときに負荷（Ｚ）が軽いときよりも短くするように制御する構成（第６の構成）である。
【0155】
上記第６の構成の半導体装置（１００、１００ａ）において、制御回路（３、３ａ）は、ローサイドスイッチング素子（２）がＯＦＦであるときに第１状態になるハイサイド指令信号（ＤＩＮ＿Ｈ）を一定の期間（Ｔｄ１）遅延させた第１ハイサイド制御信号（Ｎｈ１）と、ローサイドスイッチング素子（２）をＯＮに制御するローサイド駆動信号（ＬＧ）が入力されているとともに、接続点（Ｐ１）の電圧（Ｖｓｗ）が予め決められた電圧（Ｖｒｅｆ）よりも小さくなったときに第１状態になる第２ハイサイド指令信号（ＮＨ２）と、を生成し、第１ハイサイド制御信号（ＮＨ１）及び第２ハイサイド制御信号（ＮＨ２）の少なくとも一方が第１状態のときハイサイドスイッチング素子（１）をターンＯＮする構成（第７の構成）である。
【0156】
上記第６の構成又は第７の構成の半導体装置（１００）において、制御回路（３）は、ローサイドスイッチング素子（２）がＯＦＦであるときに第１状態になるハイサイド指令信号（ＤＩＮ＿Ｈ）を一定の期間（Ｔｄ１）遅延させた第１ハイサイド制御信号（ＮＨ１）を生成するように構成されたハイサイド遅延回路（３２１）と、接続点（Ｐ１）の電圧（Ｖｓｗ）が予め決められた電圧（Ｖｒｅｆ）よりも大きいときに第１状態となる比較結果信号（ＳＨｃ）を生成するように構成されたハイサイド比較回路（３２２）と、ローサイドスイッチング素子（２）をＯＮに制御するローサイド駆動信号（ＬＧ）及び比較結果信号（ＳＨｃ）の少なくとも一方が第１状態のとき第１状態となるリセット信号（ＳＨｒ）を生成するように構成された第１ハイサイドＯＲ回路３２３と、ハイサイド指令信号（ＤＩＮ＿Ｈ）がセット端子に、リセット信号（ＳＨｒ）がリセット端子に入力されてハイサイド遅延時間決定信号（ＳＨｔ）を生成するように構成されたＲＳラッチ回路（３２５）と、ハイサイド指令信号（ＤＩＮ＿Ｈ）及びハイサイド遅延時間決定信号（ＳＨｔ）がともに第１状態のときに第１状態となる第２ハイサイド制御信号（ＮＨ２）を生成するハイサイドＡＮＤ回路（３２６）と、第１ハイサイド制御信号（ＮＨ１）と第２ハイサイド制御信号（ＮＨ２）の少なくとも一方が第１状態であるときに第１状態となりハイサイドスイッチング素子（１）をＯＮに制御するハイサイド駆動信号（ＨＧ）を生成するように構成された第２ハイサイドＯＲ回路（３２４）と、を有する構成（第８の構成）である。
【0157】
上記第６の構成又は第７の構成の半導体装置（１００ａ）において、制御回路（３ａ）は、ローサイドスイッチング素子（２）がＯＦＦであるときに第１状態になるハイサイド指令信号（ＤＩＮ＿Ｈ）を一定の期間（Ｔｄ１）遅延させた第１ハイサイド制御信号（ＮＨ１）を生成するように構成されたハイサイド遅延回路（３２１）と、制御回路（３ａ）を駆動するための電源電圧（Ｖｂｓｔ）が入力されるとともに反転されたハイサイド指令信号（ＤＩＮ＿Ｈ）が制御端子に入力されるように構成された第１ハイサイド制御スイッチング素子（３２８１）と、第１ハイサイド制御スイッチング素子（３２８１）と直列に接続され、接続点（Ｐ１）の電圧（Ｖｓｗ）が入力端子に入力されるとともにローサイドスイッチング素子（２）をＯＮに制御するローサイド駆動信号（ＬＧ）を反転させた信号が制御端子に入力される第２ハイサイド制御スイッチング素子（３２８２）と、ハイサイド指令信号（ＤＩＮ＿Ｈ）がセット端子に、第１ハイサイド制御スイッチング素子（３２８１）の入力端子（Ｐ２）の電圧（Ｖｐ２）がリセット端子に入力されてハイサイド遅延時間決定信号（ＳＨｔ）を生成するように構成されたＲＳラッチ回路（３２５）と、ハイサイド指令信号（ＤＩＮ＿Ｈ）及びハイサイド遅延時間決定信号（ＳＨｔ）がともに第１状態のときに第１状態となる第２ハイサイド制御信号（ＮＨ２）を生成するハイサイドＡＮＤ回路（３２６）と、第１ハイサイド制御信号（ＮＨ１）及び第２ハイサイド制御信号（ＮＨ２）の少なくとも一方が第１状態であるときに第１状態となりハイサイドスイッチング素子（１）をＯＮに制御するハイサイド駆動信号（ＨＧ）を生成するように構成されたハイサイドＯＲ回路（３２４）と、を有する構成（第９の構成）である。
【0158】
上記第１の構成から第９の構成のいずれかの半導体装置（１００、１００ａ）において、ハイサイドスイッチング素子（１）及びローサイドスイッチング素子（２）の少なくとも一方がＧａＮ半導体である構成（第１０の構成）である。
【0159】
上記第１の構成から第１０の構成のいずれかの半導体装置（１００、１００ａ）において、ハイサイドスイッチング素子（１）及びローサイドスイッチング素子（２）の少なくとも一方がＳｉ系半導体である構成（第１１の構成）である。
【0160】
上記第１の構成から第１１の構成のいずれかの半導体装置（１００、１００ａ）を有するＤＣ／ＤＣコンバータを有する構成（第１２の構成）である。
【0161】
上記第１２の構成のＤＣ／ＤＣコンバータを有するスイッチング電源装置（Ａ、Ｂ）を有する構成（第１３の構成）である。
【0162】
上記第１の構成から第１１の構成のいずれかの半導体装置（１００、１００ａ）を有する車両（Ｘ１０）を有する構成（第１４の構成）である。
【0163】
上記第１の構成から第１１の構成のいずれかの半導体装置（１００、１００ｂ）に備えられる１組のハイサイドスイッチング素子（１Ｕ、１Ｖ、１Ｗ）及びローサイドスイッチング素子（２Ｕ、２Ｖ、２Ｗ）を複数組備えるとともに、ハイサイドスイッチング素子（１Ｕ、１Ｖ、１Ｗ）とローサイドスイッチング素子（２Ｕ、２Ｖ、２Ｗ）との接続点の電圧をモータ５００に供給可能な構成（第１５の構成）である。
【符号の説明】
【0164】
Ａ、Ｂ スイッチング電源装置
１００、１００ａ、１００ｂ 半導体装置
２００ 平滑化回路
５００ ＤＣブラシレスモータ
１、１Ｕ、１Ｖ、１Ｗ ハイサイドスイッチング素子
２、２Ｕ、２Ｖ、２Ｗ ローサイドスイッチング素子
３、３ａ 制御回路
３１ 信号生成回路
３２、３２ａ ハイサイドドライブ回路
３２１ ハイサイド遅延回路
３２２ ハイサイド比較回路
３２３ 第１ハイサイドＯＲ回路
３２４ 第２ハイサイドＯＲ回路
３２５ ＲＳラッチ回路
３２５１ ＮＡＮＤ回路
３２５２ ＮＡＮＤ回路
３２５３ ＮＯＴ回路
３２６ ハイサイドＡＮＤ回路
３２８１ 第１ハイサイド制御スイッチング素子
３２８２ 第２ハイサイド制御スイッチング素子
３２９１ 反転回路
３２９２ 反転回路
３２Ｒ 抵抗
３３、３３ａ ローサイドドライブ回路
３３１ ローサイド遅延回路
３３２ ローサイド比較回路
３３３ ローサイドＯＲ回路
３３４ ローサイドＡＮＤ回路
３３６ ローサイド制御スイッチング素子
３３７ インバータ回路
３４ ブートストラップ回路
５Ｕ Ｕ相コイル
５Ｖ Ｖ相コイル
５Ｗ Ｗ相コイル
６ 制御回路
６１ 信号生成回路
６２ ハイサイドドライブ回路
６３ ローサイドドライブ回路
Ｃ１ コンデンサ
Ｌ１ インダクタ
１００、１００ａ、１００ｂ 半導体装置
２００ 平滑化回路
５００ ＤＣブラシレスモータ
１、１Ｕ、１Ｖ、１Ｗ ハイサイドスイッチング素子
２、２Ｕ、２Ｖ、２Ｗ ローサイドスイッチング素子
３、３ａ 制御回路
３１ 信号生成回路
３２、３２ａ ハイサイドドライブ回路
３２１ ハイサイド遅延回路
３２２ ハイサイド比較回路
３２３ 第１ハイサイドＯＲ回路
３２４ 第２ハイサイドＯＲ回路
３２５ ＲＳラッチ回路
３２５１ ＮＡＮＤ回路
３２５２ ＮＡＮＤ回路
３２５３ ＮＯＴ回路
３２６ ハイサイドＡＮＤ回路
３２８１ 第１ハイサイド制御スイッチング素子
３２８２ 第２ハイサイド制御スイッチング素子
３２９１ 反転回路
３２９２ 反転回路
３２Ｒ 抵抗
３３、３３ａ ローサイドドライブ回路
３３１ ローサイド遅延回路
３３２ ローサイド比較回路
３３３ ローサイドＯＲ回路
３３４ ローサイドＡＮＤ回路
３３６ ローサイド制御スイッチング素子
３３７ インバータ回路
３４ ブートストラップ回路
５Ｕ Ｕ相コイル
５Ｖ Ｖ相コイル
５Ｗ Ｗ相コイル
６ 制御回路
６１ 信号生成回路
６２ ハイサイドドライブ回路
６３ ローサイドドライブ回路
Ｃ１ コンデンサ
Ｌ１ インダクタ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
