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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024012096
(43)【公開日】2024-01-25
(54)【発明の名称】半導体素子
(51)【国際特許分類】
H10B 12/00 20230101AFI20240118BHJP
【ＦＩ】
H10B12/00 671A
H10B12/00 661
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023091886
(22)【出願日】2023-06-02
(31)【優先権主張番号】10-2022-0086789
(32)【優先日】2022-07-14
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】李 相昊
(72)【発明者】
【氏名】鄭 文泳
(72)【発明者】
【氏名】盧 亨俊
【テーマコード（参考）】
5F083
【Ｆターム（参考）】
5F083AD01
5F083AD03
5F083AD21
5F083GA09
5F083JA02
5F083JA05
5F083JA19
5F083JA35
5F083JA36
5F083JA39
5F083JA40
5F083JA56
5F083MA06
5F083MA17
5F083PR03
(57)【要約】
【課題】高集積化が可能な、又は、電気的特性が向上した半導体素子を提供する。
【解決手段】例示的な実施形態による半導体素子は、第１ソース／ドレイン領域、第１ソース／ドレイン領域よりも高いレベルの第２ソース／ドレイン領域、及び第１及び第２ソース／ドレイン領域の間の垂直チャネル領域を含む垂直パターンと、垂直パターンの第１側面と向かい合うゲート構造物と、垂直パターンの第１側面に対向する第２側面と向かい合うバックゲート構造物と、を含み、ート構造物は、垂直パターンの第１側面上のゲート電極と、垂直パターンとゲート電極との間に配置された部分を含むゲート誘電層と、を含み、バックゲート構造物は、垂直パターンの第２側面上のバックゲート電極と、垂直パターンとバックゲート電極との間に配置された部分を含む誘電体構造物と、を含み、誘電体構造物はエアギャップ（ａｉｒ ｇａｐ）を含む、半導体素子。
【選択図】図３
【解決手段】例示的な実施形態による半導体素子は、第１ソース／ドレイン領域、第１ソース／ドレイン領域よりも高いレベルの第２ソース／ドレイン領域、及び第１及び第２ソース／ドレイン領域の間の垂直チャネル領域を含む垂直パターンと、垂直パターンの第１側面と向かい合うゲート構造物と、垂直パターンの第１側面に対向する第２側面と向かい合うバックゲート構造物と、を含み、ート構造物は、垂直パターンの第１側面上のゲート電極と、垂直パターンとゲート電極との間に配置された部分を含むゲート誘電層と、を含み、バックゲート構造物は、垂直パターンの第２側面上のバックゲート電極と、垂直パターンとバックゲート電極との間に配置された部分を含む誘電体構造物と、を含み、誘電体構造物はエアギャップ（ａｉｒ ｇａｐ）を含む、半導体素子。
【選択図】図３
【特許請求の範囲】
【請求項1】
第１ソース／ドレイン領域、前記第１ソース／ドレイン領域よりも高いレベルの第２ソース／ドレイン領域、及び前記第１及び第２ソース／ドレイン領域の間の垂直チャネル領域を含む垂直パターンと、
前記垂直パターンの第１側面と向かい合うフロントゲート構造物と、
前記垂直パターンの前記第１側面に対向する第２側面と向かい合うバックゲート構造物と、を含み、
前記フロントゲート構造物は、
前記垂直パターンの前記第１側面上のゲート電極と、
前記垂直パターンと前記ゲート電極との間に配置された少なくとも一部分を含むゲート誘電層と、を含み、
前記バックゲート構造物は、
前記垂直パターンの前記第２側面上のバックゲート電極と、
前記垂直パターンと前記バックゲート電極との間に配置された部分を含む誘電体構造物と、を含み、
前記誘電体構造物は内部にエアギャップ（ａｉｒ ｇａｐ）を含む、半導体素子。
前記垂直パターンの第１側面と向かい合うフロントゲート構造物と、
前記垂直パターンの前記第１側面に対向する第２側面と向かい合うバックゲート構造物と、を含み、
前記フロントゲート構造物は、
前記垂直パターンの前記第１側面上のゲート電極と、
前記垂直パターンと前記ゲート電極との間に配置された少なくとも一部分を含むゲート誘電層と、を含み、
前記バックゲート構造物は、
前記垂直パターンの前記第２側面上のバックゲート電極と、
前記垂直パターンと前記バックゲート電極との間に配置された部分を含む誘電体構造物と、を含み、
前記誘電体構造物は内部にエアギャップ（ａｉｒ ｇａｐ）を含む、半導体素子。
【請求項2】
前記誘電体構造物は、前記エアギャップの少なくとも一側を定義する第１スペーサをさらに含む、請求項１に記載の半導体素子。
【請求項3】
前記第１スペーサは、前記ゲート誘電層とは異なる物質を含む、請求項２に記載の半導体素子。
【請求項4】
前記ゲート誘電層は、ＳｉＯ、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＴａＯ、ＨｆＴｉＯ、ＨｆＺｒＯ、ＺｒＯ２、又はＡｌ２Ｏ３の少なくとも一つを含む、請求項３に記載の半導体素子。
【請求項5】
前記第１スペーサは、ＳｉＯ、ＳｉＮ、ＳｉＯＣ、ＳｉＯＮ、ＳｉＣＮ、ＳｉＯＣＮ、ＳｉＯＣＨ、又はＳｉＯＦの少なくとも一つを含む、請求項２に記載の半導体素子。
【請求項6】
前記第１スペーサは、前記エアギャップ及び前記垂直パターンの間に配置される垂直延長部、及び前記垂直延長部の上端から前記バックゲート電極に向かって延長される水平延長部を含み、
前記水平延長部は前記バックゲート電極と接触する、請求項２に記載の半導体素子。
前記水平延長部は前記バックゲート電極と接触する、請求項２に記載の半導体素子。
【請求項7】
前記誘電体構造物は、前記エアギャップと前記バックゲート電極との間に配置され、前記第１スペーサの水平延長部と接触する第２スペーサをさらに含む、請求項６に記載の半導体素子。
【請求項8】
前記エアギャップの幅は前記第１スペーサの厚さよりも大きく、
前記エアギャップの前記幅は前記エアギャップの両側（ｓｉｄｅｓ）間の距離である、請求項２に記載の半導体素子。
前記エアギャップの前記幅は前記エアギャップの両側（ｓｉｄｅｓ）間の距離である、請求項２に記載の半導体素子。
【請求項9】
前記バックゲート構造物は前記バックゲート電極及び前記誘電体構造物上に配置される第１補助構造物をさらに含み、
前記垂直パターンは前記誘電体構造物の側面に沿って前記第１補助構造物の側面上に延長される部分を有する、請求項１に記載の半導体素子。
前記垂直パターンは前記誘電体構造物の側面に沿って前記第１補助構造物の側面上に延長される部分を有する、請求項１に記載の半導体素子。
【請求項10】
前記フロントゲート構造物は前記ゲート電極上のゲートキャッピング層をさらに含み、
前記第１補助構造物の下面は前記ゲートキャッピング層の下面と実質的に同一であるか、又は、それよりも低いレベルに位置する、請求項９に記載の半導体素子。
前記第１補助構造物の下面は前記ゲートキャッピング層の下面と実質的に同一であるか、又は、それよりも低いレベルに位置する、請求項９に記載の半導体素子。
【請求項11】
前記バックゲート構造物は前記バックゲート電極の下方に配置される第２補助構造物をさらに含み、
前記第２補助構造物は前記エアギャップの下面を定義する、請求項１に記載の半導体素子。
前記第２補助構造物は前記エアギャップの下面を定義する、請求項１に記載の半導体素子。
【請求項12】
前記第２補助構造物は、
前記バックゲート電極の下面及び前記エアギャップの前記下面を覆いながら、前記垂直パターンの側面に沿って下方に延長される第１層と、
前記第１層の内部を埋める第２層と、を含む、請求項１１に記載の半導体素子。
前記バックゲート電極の下面及び前記エアギャップの前記下面を覆いながら、前記垂直パターンの側面に沿って下方に延長される第１層と、
前記第１層の内部を埋める第２層と、を含む、請求項１１に記載の半導体素子。
【請求項13】
前記第２補助構造物の上面は前記バックゲート電極と接触する第１面、及び前記エアギャップを定義し、前記第１面よりも高いレベルに位置する第２面を有する、請求項１１に記載の半導体素子。
【請求項14】
前記ゲート電極の下面は前記第２補助構造物の上面よりも低いレベルに位置する、請求項１１に記載の半導体素子。
【請求項15】
前記垂直パターンの前記第１ソース／ドレイン領域の上面は前記エアギャップの下端と同一であるか、又は、それよりも低いレベルに位置する、請求項１に記載の半導体素子。
【請求項16】
前記垂直パターンの前記第２ソース／ドレイン領域の下面は前記エアギャップの上端と同一であるか、又は、それよりも高いレベルに位置する、請求項１に記載の半導体素子。
【請求項17】
第１水平方向に延長されるビットライン構造物と、
前記ビットライン構造物上に配置され、互いに離隔された第１垂直パターン及び第２垂直パターンと、
前記ビットライン構造物上で、前記第１水平方向に交差する第２水平方向に延長される第１ゲート構造物と、
前記ビットライン構造物上で、前記第１ゲート構造物と平行になるように前記第２水平方向に延長される第２ゲート構造物と、
前記第１及び第２ゲート構造物の間のバックゲート構造物と、を含むが、
前記第１垂直パターンは、
前記ビットライン構造物と電気的に連結される第１ソース／ドレイン領域と、
前記第１ソース／ドレイン領域よりも高いレベルの第２ソース／ドレイン領域と、
前記第１及び第２ソース／ドレイン領域の間の第１垂直チャネル領域と、を含み、
前記第１垂直チャネル領域は前記第１及び第２ゲート構造物の間に配置され、
前記第２垂直パターンは、
前記ビットライン構造物と電気的に連結される第３ソース／ドレイン領域と、
前記第３ソース／ドレイン領域よりも高いレベルの第４ソース／ドレイン領域と、
前記第３及び第４ソース／ドレイン領域の間の第２垂直チャネル領域と、を含み、
前記バックゲート構造物は、
前記第１及び第２垂直パターンの間に配置されるバックゲート電極と、
第１エアギャップを定義する前記バックゲート電極と前記第１垂直パターンとの間の第１空間と、
第２エアギャップを定義する前記バックゲート電極と前記第２垂直パターンとの間の第２空間と、を含む、半導体素子。
前記ビットライン構造物上に配置され、互いに離隔された第１垂直パターン及び第２垂直パターンと、
前記ビットライン構造物上で、前記第１水平方向に交差する第２水平方向に延長される第１ゲート構造物と、
前記ビットライン構造物上で、前記第１ゲート構造物と平行になるように前記第２水平方向に延長される第２ゲート構造物と、
前記第１及び第２ゲート構造物の間のバックゲート構造物と、を含むが、
前記第１垂直パターンは、
前記ビットライン構造物と電気的に連結される第１ソース／ドレイン領域と、
前記第１ソース／ドレイン領域よりも高いレベルの第２ソース／ドレイン領域と、
前記第１及び第２ソース／ドレイン領域の間の第１垂直チャネル領域と、を含み、
前記第１垂直チャネル領域は前記第１及び第２ゲート構造物の間に配置され、
前記第２垂直パターンは、
前記ビットライン構造物と電気的に連結される第３ソース／ドレイン領域と、
前記第３ソース／ドレイン領域よりも高いレベルの第４ソース／ドレイン領域と、
前記第３及び第４ソース／ドレイン領域の間の第２垂直チャネル領域と、を含み、
前記バックゲート構造物は、
前記第１及び第２垂直パターンの間に配置されるバックゲート電極と、
第１エアギャップを定義する前記バックゲート電極と前記第１垂直パターンとの間の第１空間と、
第２エアギャップを定義する前記バックゲート電極と前記第２垂直パターンとの間の第２空間と、を含む、半導体素子。
【請求項18】
前記第１ゲート構造物は、
前記第２水平方向に延長される第１ゲート電極と、
前記第１ゲート電極と前記第１及び第２垂直パターンとの間の第１ゲート誘電層と、を含み、
前記第２ゲート構造物は、
前記第２水平方向に延長される第２ゲート電極と、
前記第２ゲート電極と前記第１及び第２垂直パターンとの間の第２ゲート誘電層と、を含み、
前記ビットライン構造物の上面と垂直な垂直方向において、前記第１及び第２ゲート誘電層のそれぞれの長さは前記第１エアギャップの長さよりも長い、請求項１７に記載の半導体素子。
前記第２水平方向に延長される第１ゲート電極と、
前記第１ゲート電極と前記第１及び第２垂直パターンとの間の第１ゲート誘電層と、を含み、
前記第２ゲート構造物は、
前記第２水平方向に延長される第２ゲート電極と、
前記第２ゲート電極と前記第１及び第２垂直パターンとの間の第２ゲート誘電層と、を含み、
前記ビットライン構造物の上面と垂直な垂直方向において、前記第１及び第２ゲート誘電層のそれぞれの長さは前記第１エアギャップの長さよりも長い、請求項１７に記載の半導体素子。
【請求項19】
前記第１及び第２垂直パターンのそれぞれは前記ビットライン構造物上の複数の垂直パターンを含み、
前記第１及び第２垂直パターンは前記バックゲート構造物の一側に沿って前記第２水平方向に互いに離隔して配置される、請求項１８に記載の半導体素子。
前記第１及び第２垂直パターンは前記バックゲート構造物の一側に沿って前記第２水平方向に互いに離隔して配置される、請求項１８に記載の半導体素子。
【請求項20】
前記第１及び第２のゲート誘電層は前記複数の垂直パターンの一側面から延長されて前記バックゲート構造物と接触する、請求項１９に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体素子に関する。
【背景技術】
【0002】
電子産業の発展及びユーザーのニーズに応じて、電子機器は更に小型化及び高性能化されている。これによって、電子機器に使用される半導体素子に対しても高集積化及び高性能化が要求されている。高性能の半導体素子を製造するために、隣接した導電構造物の間を離隔させるのに最適化されたスペーサ構造物を形成するための技術が要求されている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明の実施形態による技術的課題の一つは、高集積化が可能な、又は、電気的特性が向上した半導体素子を提供することである。サイズ及び集積度に関する半導体産業のニーズに応えるために、本発明は隣接した導電性構造物の間の間隔のためのスペーサ構造物を形成することを含む。一部の実現において、スペーサ構造物内で、バックゲート電極と垂直チャネル領域との間の誘電層は低い誘電定数（『ｌｏｗ－κ』）を有するエアギャップを含むことができ、これによって、電気的特性の向上とともに、高集積度を達成することができる。一部の実現において、垂直チャネルトランジスター（ＶＣＴ）構造物の総シーケンスは、エアギャップを有する一つ以上の層を有する誘電体構造物と結合して電気的特性を改善することができる。
【課題を解決するための手段】
【0004】
例示的な実施形態による半導体素子は、第１ソース／ドレイン領域、上記第１ソース／ドレイン領域よりも高いレベルの第２ソース／ドレイン領域、及び上記第１及び第２ソース／ドレイン領域の間の垂直チャネル領域を含む垂直パターンと；上記垂直パターンの第１側面と向かい合うゲート構造物と；上記垂直パターンの上記第１側面に対向する第２側面と向かい合うバックゲート構造物と；を含み、上記ゲート構造物は、上記垂直パターンの上記第１側面上のゲート電極と；上記垂直パターンと上記ゲート電極との間に配置された部分を含むゲート誘電層と；を含み、上記バックゲート構造物は、上記垂直パターンの上記第２側面上のバックゲート電極と；上記垂直パターンと上記バックゲート電極との間に配置された部分を含む誘電体構造物と；を含み、上記誘電体構造物はエアギャップ（ａｉｒ ｇａｐ）を含むことができる。
【0005】
例示的な実施形態による半導体素子は、第１水平方向に延長されるビットライン構造物と；上記ビットライン構造物上に配置され、互いに離隔された第１垂直パターン及び第２垂直パターンと；上記ビットライン構造物上で、上記第１水平方向に交差する第２水平方向に延長される第１ゲート構造物と；上記ビットライン構造物上で、第１ゲート構造物と平行になるように上記第２水平方向に延長される第２ゲート構造物と；上記第１及び第２ゲート構造物の間のバックゲート構造物と；を含むが、上記第１垂直パターンは、上記ビットライン構造物と電気的に連結される第１ソース／ドレイン領域、上記第１ソース／ドレイン領域よりも高いレベルの第２ソース／ドレイン領域、及び上記第１及び第２ソース／ドレイン領域の間の垂直チャネル領域を含み、上記第１垂直パターンの上記垂直チャネル領域は上記第１及び第２ゲート構造物の間に配置され、第２垂直パターンは、上記ビットライン構造物と電気的に連結される第３ソース／ドレイン領域と、上記第３ソース／ドレイン領域よりも高いレベルの第４ソース／ドレイン領域と、上記第３及び第４ソース／ドレイン領域の間の第２垂直チャネル領域と、を含み、上記バックゲート構造物は、上記第１及び第２垂直パターンの間に配置されるバックゲート電極と、第１エアギャップを定義する上記バックゲート電極と上記第１垂直パターンとの間の第１空間と、第２エアギャップを定義する上記バックゲート電極と上記第２垂直パターンの間の第２空間と、を含むことができる。
【0006】
例示的な実施形態による半導体素子は、第１ソース／ドレイン領域、上記第１ソース／ドレイン領域よりも高いレベルの第２ソース／ドレイン領域、及び上記第１及び第２ソース／ドレイン領域の間の垂直チャネル領域を含む垂直パターンと、上記垂直パターンの第１側面と向かい合うゲート構造物と、上記垂直パターンの上記第１側面に対向する第２側面と向かい合うバックゲート構造物と、を含み、上記ゲート構造物は、上記垂直パターンの上記第１側面上のゲート電極と、上記垂直パターンと上記ゲート電極との間に配置された部分を含むゲート誘電層と、を含み、上記バックゲート構造物は、上記垂直パターンの上記第２側面上のバックゲート電極と、上記垂直パターンと上記バックゲート電極との間に配置された部分を含む誘電体構造物と、を含み、上記ゲート誘電層の垂直方向への第１長さは上記誘電体構造物の上記垂直方向への第２長さよりも長くなることができる。
【0007】
例示的な実施形態による半導体素子は、第１ソース／ドレイン領域、上記第１ソース／ドレイン領域よりも高いレベルの第２ソース／ドレイン領域、及び上記第１及び第２ソース／ドレイン領域の間の垂直チャネル領域を含む垂直パターンと、上記垂直パターンの第１側面と向かい合うゲート構造物と、上記垂直パターンの上記第１側面に対向する第２側面と向かい合うバックゲート構造物と、を含み、上記ゲート構造物は、上記垂直パターンの上記第１側面上のゲート電極と、上記垂直パターンと上記ゲート電極との間に配置された部分を含むゲート誘電層と、を含み、上記バックゲート構造物は、上記垂直パターンの上記第２側面上のバックゲート電極と、上記垂直パターンと上記バックゲート電極との間に配置された部分を含む誘電体構造物と、上記バックゲート電極及び上記誘電体構造物上の第１補助構造物と、上記バックゲート電極の下方の第２補助構造物と、を含み、上記誘電体構造物はエアギャップ（ａｉｒ ｇａｐ）を含み、上記第１補助構造物は上記誘電体構造物の上面を定義し、上記第２補助構造物は上記エアギャップの下面を定義することができる。
【発明の効果】
【0008】
ゲート電極及び垂直チャネル領域の間のゲート誘電層とは異なる構造を有する誘電体構造物をバックゲート電極及び垂直チャネル領域の間に配置させることで、高集積化又は電気的特性の向上が達成された半導体素子を提供することができる。誘電体構造物は、ゲート誘電層よりも低誘電率の物質、例えば、エアギャップ（ａｉｒ ｇａｐ）を含むことで垂直チャネル領域に対するバックゲート電極の制御能力を相対的に減少させることができる。これによって、垂直チャネル領域に対するゲート電極の制御能力を相対的に増加させるとともに高集積化された半導体素子を提供することができる。
【0009】
本発明の多様かつ有益な長所及び効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解されることができる。
【図面の簡単な説明】
【0010】
【図1】例示的な実施形態による半導体素子の概略的な平面図である。
【図2】例示的な実施形態による半導体素子の概略的な断面図である。
【図3】例示的な実施形態による半導体素子の部分拡大断面図である。
【図4a】例示的な実施形態による半導体素子の部分拡大断面図である。
【図4b】例示的な実施形態による半導体素子の部分拡大断面図である。
【図4c】例示的な実施形態による半導体素子の部分拡大断面図である。
【図4d】例示的な実施形態による半導体素子の部分拡大断面図である。
【図4e】例示的な実施形態による半導体素子の部分拡大断面図である。
【図5】例示的な実施形態による半導体素子の概略的な断面図である。
【図6】例示的な実施形態による半導体素子の概略的な断面図である。
【図7】例示的な実施形態による半導体素子の概略的な断面図である。
【図8a】例示的な実施形態による半導体素子の製造方法を説明するための概略的な図面である。
【図8b】例示的な実施形態による半導体素子の製造方法を説明するための概略的な図面である。
【図9】例示的な実施形態による半導体素子の製造方法を説明するための概略的な図面である。
【図10】例示的な実施形態による半導体素子の製造方法を説明するための概略的な図面である。
【図11】例示的な実施形態による半導体素子の製造方法を説明するための概略的な図面である。
【図12】例示的な実施形態による半導体素子の製造方法を説明するための概略的な図面である。
【図13】例示的な実施形態による半導体素子の製造方法を説明するための概略的な図面である。
【図14】例示的な実施形態による半導体素子の製造方法を説明するための概略的な図面である。
【図15a】例示的な実施形態による半導体素子の製造方法を説明するための概略的な図面である。
【図15b】例示的な実施形態による半導体素子の製造方法を説明するための概略的な図面である。
【図15c】例示的な実施形態による半導体素子の製造方法を説明するための概略的な図面である。
【図16a】例示的な実施形態による半導体素子の製造方法を説明するための概略的な図面である。
【図16b】例示的な実施形態による半導体素子の製造方法を説明するための概略的な図面である。
【図17a】例示的な実施形態による半導体素子の製造方法を説明するための概略的な図面である。
【図17b】例示的な実施形態による半導体素子の製造方法を説明するための概略的な図面である。
【図18a】例示的な実施形態による半導体素子の製造方法を説明するための概略的な図面である。
【図18b】例示的な実施形態による半導体素子の製造方法を説明するための概略的な図面である。
【図19a】例示的な実施形態による半導体素子の製造方法を説明するための概略的な図面である。
【図19b】例示的な実施形態による半導体素子の製造方法を説明するための概略的な図面である。
【図20a】例示的な実施形態による半導体素子の製造方法を説明するための概略的な図面である。
【図20b】例示的な実施形態による半導体素子の製造方法を説明するための概略的な図面である。
【図21a】例示的な実施形態による半導体素子の製造方法を説明するための概略的な図面である。
【図21b】例示的な実施形態による半導体素子の製造方法を説明するための概略的な図面である。
【図22a】例示的な実施形態による半導体素子の製造方法を説明するための概略的な図面である。
【図22b】例示的な実施形態による半導体素子の製造方法を説明するための概略的な図面である。
【図23】例示的な実施形態による半導体素子の製造方法を説明するための概略的な図面である。
【図24】例示的な実施形態による半導体素子の製造方法を説明するための概略的な図面である。
【発明を実施するための形態】
【0011】
以下において、『上部』、『中間』、及び『下部』などの用語は、他の用語、例えば、『第１』、『第２』、及び『第３』などの用語に代わって明細書の構成要素を説明するために使用されてもよい。『第１』、『第２』、及び『第３』などの用語は多様な構成要素を説明するために使用されることができるが、これらの構成要素は上記用語によって限定されるものではなく、『第１構成要素』は『第２構成要素』と名付けられることができる。
【0012】
以下、添付された図面を参照して本発明の好ましい実施形態について次のように説明する。
【0013】
【0014】
【0015】
【0016】
図１から図３を参照すると、半導体素子１００は、下部絶縁層１０１、下部絶縁層１０１上で第１水平方向、例えば、Ｘ方向に延長されるビットライン構造物１１０、下部絶縁層１０１、及びビットライン構造物１１０上で互いに離隔して第２水平方向、例えば、Ｙ方向に延長されるライン構造物１２０、上記下部絶縁層１０１及びビットライン構造物１１０上でライン構造物１２０の側面を覆う中間絶縁層１０３、中間絶縁層１０３上の上部絶縁層１０７、上部絶縁層１０７上の情報保存構造物１８０、及び上部絶縁層１０７を貫通してライン構造物１０２と情報保存構造物１８０を連結するコンタクトパターン１７０を含むことができる。
【0017】
例示的な実施形態において、ライン構造物１２０は、第１水平方向Ｘに互いに離隔して平行に延長される第１ライン構造物１２０＿１及び第２ライン構造物１２０＿２を含むことができる。
【0018】
ライン構造物１２０のそれぞれは、バックゲート構造物１３０、バックゲート構造物１３０の両側で第２水平方向Ｙに沿って断続的に延長される垂直パターン１４０、及び垂直パターン１４０の少なくとも一側に配置されるフロントゲート構造物１６０を含むことができる。垂直パターン１４０のそれぞれは、第１ソース／ドレイン領域１４０ＳＤ１、第１ソース／ドレイン領域１４０ＳＤ１よりも高いレベルの第２ソース／ドレイン領域１４０ＳＤ２、及び第１及び第２ソース／ドレイン領域１４０ＳＤ１、１４０ＳＤ２の間の垂直チャネル領域１４０ＶＣを含むことができる。
【0019】
半導体素子１００は、垂直パターン１４０、垂直パターン１４０と電気的に連結されるビットライン構造物１１０、及び垂直パターン１４０の少なくとも一側に配置されるフロントゲート構造物１６０から構成される垂直型トランジスター（Ｖｅｒｔｉｃａｌ Ｃｈａｎｎｅｌ Ｔｒａｎｓｉｓｔｏｒ）を含むことができる。
【0020】
半導体素子１００は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のセルアレイ（ｃｅｌｌ ａｒｒａｙ）に適用されることができるが、これに限定されるものではない。
【0021】
下部絶縁層１０１は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物（ＳｉＯＮ）、又はシリコン炭窒化物（ＳｉＣＮ）などのような絶縁性物質を含むことができる。
【0022】
例示的な実施形態において、下部絶縁層１０１は、順に積層された第１から第４下部絶縁層１０１ａ、１０１ｂ、１０１ｃ、１０１ｄを含むことができる。第１下部絶縁層１０１ａは他の構造物と接着するための接着層とすることができ、第４下部絶縁層１０１ｄはビットライン構造物１１０の下面を覆う絶縁層とすることができる。但し、実施形態によって、下部絶縁層１０１の層数及び物質は多様に変更されることができる。
【0023】
ビットライン構造物１１０は、下部絶縁層１０１上で第１水平方向Ｘに延長されることができる。例示的な実施形態において、ビットライン構造物１１０は下部絶縁層１０１内に埋め込まれることができる。例えば、第４下部絶縁層１０１ｄはビットライン構造物１１０の下部面及び側面を覆うことができる。
【0024】
ビットライン構造物１１０は、垂直パターン１４０と電気的に連結されることができる。例えば、ビットライン構造物１１０は垂直パターン１４０の第１ソース／ドレイン領域１４０ＳＤ１と接触して電気的に連結されることができる。
【0025】
ビットライン構造物１１０は複数とすることができ、複数のビットライン構造物１１０は上記第１水平方向と垂直な方向に互いに離隔して平行に延長されることができる。
【0026】
ビットライン構造物１１０は、ドープされたポリシリコン、金属、導電性金属窒化物、金属－半導体化合物、導電性金属酸化物、導電性グラフェン（ｇｒａｐｈｅｎｅ）、炭素ナノチューブ（ｃａｒｂｏｎ ｎａｎｏｔｕｂｅ）、又はこれらの組み合わせを含むことができる。例えば、上記下部導電性ライン３９及び上記下部コンタクト構造物３６の少なくとも一つは、ドープされたポリシリコン、Ａｌ、Ｃｕ、Ｔｉ、Ｔａ、Ｒｕ、Ｗ、Ｍｏ、Ｐｔ、Ｎｉ、Ｃｏ、ＴｉＮ、ＴａＮ、ＷＮ、ＮｂＮ、ＴｉＡｌ、ＴｉＡｌＮ、ＴｉＳｉ、ＴｉＳｉＮ、ＴａＳｉ、ＴａＳｉＮ、ＲｕＴｉＮ、ＮｉＳｉ、ＣｏＳｉ、ＩｒＯｘ、ＲｕＯｘ、グラフェン（ｇｒａｐｈｅｎｅ）、炭素ナノチューブ（ｃａｒｂｏｎ ｎａｎｏｔｕｂｅ）、又はこれらの組み合わせから構成されることができる。例示的な実施形態において、ビットライン構造物１１０は、下部絶縁層１０１上に順に積層された第１から第３導電パターン１１０ａ、１１０ｂ、１１０ｃを含むことができる。第１導電パターン１１０ａは、例えば、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、及びアルミニウム（Ａｌ）のような金属物質を含むことができ、第２導電パターン１１０ｂは、例えば、チタン窒化物（ＴｉＮ）などの金属窒化物又はチタンシリサイド（ＴｉＳｉ）などのシリサイド物質を含むことができ、第３導電パターン１１０ｃは、多結晶シリコンのような半導体物質を含むことができる。第３導電パターン１１０ｃは不純物がドーピングされた層とすることができる。但し、実施形態によって、ビットライン構造物１１０をなす層の物質、層数、及び厚さは多様に変更されることができる。
【0027】
垂直パターン１４０のそれぞれは、ビットライン構造物１１０と接触する第１ソース／ドレイン領域１４０ＳＤ１、コンタクトパターン１７０と連結される第２ソース／ドレイン領域１４０ＳＤ２、及び第１及び第２ソース／ドレイン領域１４０ＳＤ１、１４０ＳＤ２の間の垂直チャネル領域１４０ＶＣを含むことができる。
【0028】
例示的な実施形態において、第１及び第２ソース／ドレイン領域１４０ＳＤ１、１４０ＳＤ２は第１導電型とすることができ、垂直チャネル領域１４０ＶＣは上記第１導電型とは異なる第２導電型を有するか、又は、ドーピングされない真性領域とすることができる。例えば、第１導電型はＮ型の導電型とすることができ、第２導電型はＰ型の導電型とすることができる。
【0029】
例示的な実施形態において、垂直パターン１４０は、単結晶半導体物質を含むことができる。上記単結晶半導体物質は、ＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体、又はＩＩ－ＶＩ族化合物半導体を含むことができ、例えば、シリコン、シリコンカーバイド、ゲルマニウム、又はシリコン－ゲルマニウムの少なくとも一つを含む単結晶半導体とすることができる。但し、実施形態によって、垂直パターン１４０は、多結晶半導体物質、ＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）などの酸化物半導体物質、又はＭｏＳ２などの２次元物質のうち少なくとも一つを含んでもよい。
【0030】
垂直パターン１４０は、第２水平方向Ｙに互いに離隔して配列される第１垂直パターン１４０＿１、及び第２水平方向に互いに離隔して配列され、第１水平方向Ｘで第１垂直パターン１４０＿１と離隔された第２垂直パターン１４０＿２を含むことができる。第１垂直パターン１４０＿１はバックゲート構造物１３０の一側に配置され、第２垂直パターン１４０＿１はバックゲート構造物１３０の上記一側に対向する他側に配置されることができる。
【0031】
バックゲート構造物１３０は、下部絶縁層１０１上でビットライン構造物１１０の上部面を交差して第２水平方向Ｙに延長されることができる。
【0032】
バックゲート構造物１３０は、第２水平方向に延長されるバックゲート電極１３５、バックゲート電極１３５の両側に配置される誘電体構造物１３２、バックゲート電極１３５上の第１補助構造物１３６、及びバックゲート電極１３５の下方の第２補助構造物１３７を含むことができる。
【0033】
バックゲート電極１３５は、垂直パターン１４０のそれぞれの垂直チャネル領域１４０ＶＣ内にトラップされるチャージ（ｃｈａｒｇｅｓ）を除去する役割を果たすことができる。垂直チャネル領域１４０ＶＣはフローティングボディとすることができ、バックゲート電極１３５は垂直チャネル領域１４０ＶＣのフローティングボディ効果（ｆｌｏａｔｉｎｇ ｂｏｄｙ ｅｆｆｅｃｔ）による半導体素子１００の性能劣化を防止又は最小化するためにフローティングされた垂直チャネル領域１４０ＶＣを補うための構造物とすることができる。
【0034】
バックゲート電極１３５は、ドープされたポリシリコン、金属、導電性金属窒化物、金属－半導体化合物、導電性金属酸化物、グラフェン（ｇｒａｐｈｅｎｅ）、炭素ナノチューブ（ｃａｒｂｏｎ ｎａｎｏｔｕｂｅ）、又はこれらの組み合わせを含むことができる。例えば、バックゲート電極１３５は、ドープされたポリシリコン、Ａｌ、Ｃｕ、Ｔｉ、Ｔａ、Ｒｕ、Ｗ、Ｍｏ、Ｐｔ、Ｎｉ、Ｃｏ、ＴｉＮ、ＴａＮ、ＷＮ、ＮｂＮ、ＴｉＡｌ、ＴｉＡｌＮ、ＴｉＡｌＣ、ＴａＡｌＣ、ＴｉＳｉ、ＴｉＳｉＮ、ＴａＳｉ、ＴａＳｉＮ、ＲｕＴｉＮ、ＮｉＳｉ、ＣｏＳｉ、ＩｒＯｘ、ＲｕＯｘ、グラフェン（ｇｒａｐｈｅｎｅ）、炭素ナノチューブ（ｃａｒｂｏｎ ｎａｎｏｔｕｂｅ）、又はこれらの組み合わせから構成されることができるが、これに限定されるものではない。バックゲート電極１３５は、前述した物質の単一層又は多重層で形成されることができる。
【0035】
例示的な実施形態において、バックゲート電極１３５は、ゲート電極１６５と同じ物質で形成されることができるが、これに限定されず、他の物質を含んでもよい。
【0036】
誘電体構造物１３２は、下部絶縁層１０１上でバックゲート電極１３５の両側に沿って第２水平方向Ｙに延長されることができる。
【0037】
例示的な実施形態において、誘電体構造物１３２は、バックゲート電極１３５の一側に配置される第１誘電体構造物１３２＿１、及びバックゲート電極１３５の上記一側に対向する他側に配置される第２誘電体構造物１３２＿２を含むことができる。第１誘電体構造物１３２＿１はバックゲート電極１３５と第１垂直パターン１４０＿１との間に配置される部分を含み、第２誘電体構造物１３２＿２はバックゲート電極１３５と第２垂直パターン１４０＿２との間に配置される部分を含むことができる。
【0038】
誘電体構造物１３２は、バックゲート電極１３５と垂直パターン１４０との間に配置されてバックゲート電極１３５と垂直パターン１４０を離隔させることができる。
【0039】
誘電体構造物１３２は、ゲート誘電層１６２とは異なる物質を含むことができる。誘電体構造物１３２はゲート誘電層１６２よりも低誘電率の物質を含むことができる。
【0040】
例示的な実施形態において、誘電体構造物１３２のそれぞれは、エアギャップ（ａｉｒ ｇａｐ）１３２＿ＡＧ及び第１スペーサ１３２＿Ｓ１を含むことができる。
【0041】
エアギャップ１３２＿ＡＧは、垂直チャネル領域１４０ＶＣ及びバックゲート電極１３５の間で垂直方向Ｚに延長されることができる。バックゲート電極１３５と垂直パターン１４０との間の空間はエアギャップ１３２＿ＡＧと定義されることができる。例えば、第１誘電体構造物１３２＿１内で第１スペーサ１３２＿Ｓ１、バックゲート電極１３５、及び第１層１３７ａから取り囲まれた第１空間は第１エアギャップ１３２＿ＡＧを定義することができる。第２誘電体構造物１３２＿２内で第１スペーサ１３２＿Ｓ１、バックゲート電極１３５、及び第１層１３７ａから取り囲まれた第２空間は第２エアギャップ１３２＿ＡＧを定義することができる。バックゲート構造物１３０がエアギャップ１３２＿ＡＧを含むことで、（より高い誘電定数を有する）他のゲート誘電層１６２とは異なり、垂直チャネル領域１４０ＶＣ及びバックゲート電極１３５の間の距離を相対的に短くすることができるとともに、さらに厚い他のゲート誘電層１６２を使用して同じ量の誘電体遮蔽を依然として達成することができる。垂直チャネル領域１４０ＶＣとバックゲート電極１３５との間の距離が短くなることで、高集積化とともにバックゲート電極１３５による半導体素子１００の特性劣化を防止することができる。例えば、上記特性劣化は、バックゲート電極１３５と垂直チャネル領域１４０ＶＣとの間の距離が短くなるにつれて、垂直チャネル領域１４０ＶＣに対するゲート電極１６５の制御能力が減少することを意味することができ、バックゲート電極１３５と垂直チャネル領域１４０ＶＣとの間の犠牲キャパシタンスの増加を意味することができる。エアギャップ１３２＿ＡＧは、ゲート誘電層１６２よりも低誘電率を有する層であるため、相対的に薄い厚さを有しながらもゲート電極１６５の安定性は劣化させないことができる。これによって、高集積化とともに電気的特性が向上した半導体素子１００が提供されることができる。
【0042】
例示的な実施形態において、垂直パターン１４０のそれぞれの第１ソース／ドレイン領域１４０ＳＤ１の上面は、エアギャップ１３２＿ＡＧの下面と同一であるか、又は、それよりも低いレベルに位置することができる。
【0043】
例示的な実施形態において、垂直パターン１４０のそれぞれの第２ソース／ドレイン領域１４０ＳＤ２の下面は、エアギャップ１３２＿ＡＧの上面と同一であるか、又は、それよりも高いレベルに位置することができる。
【0044】
第１スペーサ１３２＿Ｓ１は、エアギャップ１３２＿ＡＧの少なくとも一面を限定して、エアギャップ１３２＿ＡＧの少なくとも一面、例えば、一側面及び上面を定義することができる。エアギャップ１３２＿ＡＧの上記一側面に対向する他側面はバックゲート電極１３５によって定義されることができる。
【0045】
例示的な実施形態において、第１スペーサ１３２＿Ｓ１は、エアギャップ１３２＿ＡＧ及び垂直パターン１４０の間で延長される垂直延長部１３２＿Ｓ１ｖ、及び垂直延長部１３２＿Ｓ１ｖの上端からバックゲート電極１３５に向かって延長される水平延長部１３２＿Ｓ１ｈを含むことができる。水平延長部１３２＿Ｓ１ｈはバックゲート電極１３５と接触することができる。
【0046】
第１スペーサ１３２＿Ｓ１は、ゲート誘電層１６２とは異なる物質を含むことができる。第１スペーサ１３２＿Ｓ１は、ＳｉＯ、ＳｉＮ、ＳｉＯＣ、ＳｉＯＮ、ＳｉＣＮ、ＳｉＯＣＮ、ＳｉＯＣＨ、又はＳｉＯＦの少なくとも一つを含むことができる。
【0047】
例示的な実施形態において、第１スペーサ１３２＿Ｓ１の厚さはエアギャップ１３２＿ＡＧの厚さ又はゲート誘電層１６２の厚さよりも薄いことがあるが、これに限定されない。
【0048】
第１補助構造物１３６は、バックゲート電極１３５及び誘電体構造物１３２上に配置されることができる。第１補助構造物１３６は、上部絶縁層１０７と誘電体構造物１３２との間に配置されて上部絶縁層１０７と誘電体構造物１３２を物理的に離隔させることができる。第１補助構造物１３６は誘電体構造物１３２のそれぞれの上面を定義することができる。第１補助構造物１３６の上面はゲート誘電層１６２の上面と実質的に同じレベルに位置することができる。
【0049】
垂直パターン１４０は、第１誘電体構造物１３２＿１及び第２誘電体構造物１３２＿２の側面に沿って第１補助構造物１３６の側面上に延長される部分を含むことができる。第１誘電体構造物１３２＿１及び第２誘電体構造物１３２＿２の上記側面と第１補助構造物１３６の上記側面とは、実質的に共面をなすことができる。
【0050】
第１補助構造物１３６は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、又はシリコン炭窒化物のような絶縁性構造物を含むことができる。
【0051】
第２補助構造物１３７は、バックゲート電極１３５の下方に配置されることができる。第２補助構造物１３７は、ビットライン構造物１１０及びバックゲート電極１３５の間に配置されることができる。
【0052】
第２補助構造物１３７はエアギャップ１３２＿ＡＧの下面を定義することができる。第２補助構造物１３７の上面はバックゲート電極１３５の下面と接触する第１面及びエアギャップ１３２＿ＡＧの下面と接触する第２面を含むことができる。
【0053】
例示的な実施形態において、第１スペーサ１３２＿Ｓ１は、第２補助構造物１３７と垂直パターン１４０との間に延長されることができるが、これに限定されない。
【0054】
例示的な実施形態において、第２補助構造物１３７は、バックゲート電極１３５の下面及びエアギャップ１３２＿ＡＧの下面を覆いながら、垂直パターン１４０の側面に沿って下方に延長される第１層１３７ａ、及び第１層１３７ａとビットライン構造物１１０との間又は第１層１３７ａと下部絶縁層１０１との間を埋める第２層１３７ｂを含むことができる。第１層１３７ａはコンフォーマル（conformal）な厚さを有することができる。第２補助構造物１３７の第１及び第２層１３７ａ、１３７ｂは絶縁性物質とすることができる。第１層１３７ａ及び第２層１３７ｂは互いに異なる絶縁物質を含むことができる。例えば、第１層１３７ａはＳｉＮ、ＳｉＢＮ、及びＳｉＣＮの少なくとも一つであり、第２層１３７ｂはＳｉＯｘとすることができる。第２補助構造物１３７は、第１層１３７ａ及び第２層１３７ｂを含むことで、エアギャップ１３２＿ＡＧの空間を相対的にさらに広く確保するようにエアギャップ１３２＿ＡＧの下面を定義することができる。但し、実施形態によって、第２補助構造物１３７をなす物質の種類、層数、及び厚さは多様に変更されることができる。
【0055】
フロントゲート構造物１６０は、バックゲート構造物１３０の両側で第２水平方向Ｙに延長されることができる。フロントゲート構造物１６０は、第１水平方向Ｘに互いに離隔して平行に延長されることができる。
【0056】
フロントゲート構造物１６０は、第２水平方向Ｙに延長されながら第１垂直パターン１４０＿１の少なくとも一側を取り囲む第１フロントゲート構造物１６０＿１、及び第１フロントゲート構造物１６０＿１と第１水平方向Ｘに離隔されて第２水平方向Ｙに延長されながら第２垂直パターン１４０＿２の少なくとも一側を取り囲む第２フロントゲート構造物１６０＿２を含むことができる。
【0057】
フロントゲート構造物１６０のそれぞれは、ゲート誘電層１６２、ゲート電極１６５、及びゲートキャッピング層１６６を含むことができる。第１フロントゲート構造物１６０＿１は、第１ゲート誘電層１６２＿１、第１ゲート電極１６５＿１、及び第１ゲートキャッピング層１６６＿１を含むことができ、第２フロントゲート構造物１６０＿２は、第２ゲート誘電層１６２＿２、第２ゲート電極１６５＿２、及び第２ゲートキャッピング層１６６＿２を含むことができる。
【0058】
ゲート誘電層１６２は、下部絶縁層１０１上でゲート電極１６５及び垂直パターン１４０の間に配置されることができる。
【0059】
例示的な実施形態において、ゲート誘電層１６２は、バックゲート構造物１３０の側面及びバックゲート構造物の側面上に配置された垂直パターン１４０の側面をコンフォーマルに覆うように配置されることができる。例示的な実施形態において、第１ゲート誘電層１６２＿１は、バックゲート構造物１３０の一側面及びバックゲート構造物１３０の側面上で突出した第１垂直パターン１４０＿１の側面を覆うように配置されることができる。
【0060】
例示的な実施形態において、ゲート誘電層１６２は垂直パターン１４０と垂直方向Ｚで実質的に同じ長さを持つことができる。例えば、ゲート誘電層１６２は、ビットライン構造物１１０の上面と接触する下面、及び上部絶縁層１０７の下面と接触する上面を有することができ、ゲート誘電層１６２の長さはゲート誘電層１６２の上記下面及び上記上面の間の距離を意味することができる。
【0061】
垂直方向Ｚにおいて、ゲート誘電層１６２の長さ及び／又は垂直パターン１４０の長さは、エアギャップ１３２＿ＡＧの長さよりも長いことがある。
【0062】
ゲート誘電層１６２は、シリコン酸化物及び高誘電体（ｈｉｇｈ－ｋ ｄｉｅｌｅｃｔｒｉｃ）の少なくとも一つを含むことができる。上記高誘電体は金属酸化物又は金属酸化窒化物を含むことができる。例えば、上記高誘電体は、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ、ＨｆＴａＯ、ＨｆＴｉＯ、ＨｆＺｒＯ、ＺｒＯ２、Ａｌ２Ｏ３、又はこれらの組み合わせから構成されることができるが、これに限定されるものではない。ゲート誘電層１６２は、前述した物質の単一層又は多重層で形成されることができる。
【0063】
ゲート電極１６５は、下部絶縁層１０１上でゲート誘電層１６２の少なくとも一側上に配置されることができる。ゲート電極１６５はゲート誘電層１６２によって垂直パターン１４０と離隔されることができる。例示的な実施形態において、第１ゲート電極１６５＿１は、第１ゲート誘電層１６２＿１によって第１垂直パターン１４０＿１と離隔されることができる。
【0064】
例示的な実施形態において、ゲート電極１６５は、第１水平方向Ｘに第１幅を有する部分及び上記第１幅よりも大きい第２幅を有する部分を相互に含み、第２水平方向Ｙに延長されることができる。これは、バックゲート構造物１３０の側面上で断続的に延長される垂直パターン１４０、及びこれをコンフォーマルに覆うゲート誘電層１６２による構造とすることができる。即ち、ゲート電極１６５は、第２水平方向（Ｙ方向）に延長される一側面、及び上記一側面に対向しながらゲート誘電層１６２に接する他側面を含むことで、上記第１幅及び上記第２幅を有する部分が相互に繰り返されることができる。
【0065】
実施形態によって、ゲート電極１６５は、垂直パターン１４０の三面を取り囲むように配置されてもよい。
【0066】
ゲート電極１６５は、垂直方向Ｚでのゲート誘電層１６２の長さ又は垂直パターン１４０のそれぞれの長さよりも短い長さを有することができる。ゲート電極１６５は下部絶縁層１０３から離隔され、中間絶縁層１０３は下部絶縁層１０１とゲート電極１６５との間の空間を埋めることができる。また、ゲート電極１６５は上部絶縁層１０７から離隔され、ゲートキャッピング層１６６は上部絶縁層１０７及びゲート電極１６５の間に配置されることができる。これは、垂直方向Ｚと垂直な水平方向において、ゲート電極１６５と第１及び第２ソース／ドレイン領域１４０ＳＤ１、１４０ＳＤ２とが重ならないようにするためである。
【0067】
ゲート電極１６５は、ドープされたポリシリコン、金属、導電性金属窒化物、金属－半導体化合物、導電性金属酸化物、導電性グラフェン（ｇｒａｐｈｅｎｅ）、炭素ナノチューブ（ｃａｒｂｏｎ ｎａｎｏｔｕｂｅ）、又はこれらの組み合わせを含むことができる。例えば、ゲート電極１６５は、ドープされたポリシリコン、Ａｌ、Ｃｕ、Ｔｉ、Ｔａ、Ｒｕ、Ｗ、Ｍｏ、Ｐｔ、Ｎｉ、Ｃｏ、ＴｉＮ、ＴａＮ、ＷＮ、ＮｂＮ、ＴｉＡｌ、ＴｉＡｌＮ、ＴｉＳｉ、ＴｉＳｉＮ、ＴａＳｉ、ＴａＳｉＮ、ＲｕＴｉＮ、ＮｉＳｉ、ＣｏＳｉ、ＩｒＯｘ、ＲｕＯｘ、グラフェン（ｇｒａｐｈｅｎｅ）、炭素ナノチューブ（ｃａｒｂｏｎ ｎａｎｏｔｕｂｅ）、又はこれらの組み合わせから構成されることができるが、これに限定されるものではない。ゲート電極１６５は、前述した物質の単一層又は多重層を含むことができる。
【0068】
ゲートキャッピング層１６６は、ゲート電極１６５上に配置されることができる。ゲートキャッピング層１６６は、ゲート誘電層１６２の少なくとも一側に沿って延長されるように配置されることができる。例示的な実施形態において、ゲートキャッピング層１６６はゲート電極１６５と垂直方向（Ｚ方向）に完全に重なることができる。例示的な実施形態において、第１ゲートキャッピング層１６６＿１は、第１ゲート電極１６５＿１上で第１ゲート誘電層１６２＿１の少なくとも一側に沿って延長されることができる。
【0069】
ゲートキャッピング層１６６は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物（ＳｉＯＮ）、又はシリコン炭窒化物（ＳｉＣＮ）などのような絶縁性物質を含むことができる。例示的な実施形態において、ゲートキャッピング層１６６は、中間絶縁層１０３とは異なる物質を含むことができる。ゲートキャッピング層１６６は、例えば、シリコン窒化物を含むことができる。
【0070】
図３を参照すると、第１垂直パターン１４０＿１のそれぞれは、第１側面１４０Ｓ１、及び第１側面１４０Ｓ１に対向する第２側面１４０Ｓ２を有することができる。第１フロントゲート構造物１６０＿１は第１側面１４０Ｓ１と向かい合い、バックゲート構造物１３０は第２側面１４０Ｓ２と向かい合うことができる。第１ゲート電極１６５＿１は第１側面１４０Ｓ１上に配置され、第１ゲート誘電層１６２＿１は第１垂直パターン１４０＿１と第１ゲート電極１６５＿１との間に配置される部分を含むことができる。バックゲート電極１３５は第２側面１４０Ｓ２上に配置され、第１誘電体構造物１３２＿１は第１垂直パターン１４０＿１とバックゲート電極１３５との間に配置される部分を含むことができる。第１誘電体構造物１３２＿１は、第１垂直パターン１４０＿１の第２側面１４０Ｓ２、及び第２側面１４０Ｓ２と向かい合うバックゲート電極１３５の側面とそれぞれ接触することができる。
【0071】
第２垂直パターン１４０＿２のそれぞれは、第３側面１４０Ｓ３及び第３側面１４０Ｓ３に対向する第４側面１４０Ｓ４を有することができる。第２フロントゲート構造物１６０＿２は第３側面１４０Ｓ３と向かい合い、バックゲート構造物１３０は第４側面１４０Ｓ４と向かい合うことができる。第２ゲート電極１６５＿２は第３側面１４０Ｓ３上に配置され、第２ゲート誘電層１６２＿２は第２垂直パターン１４０＿２と第２ゲート電極１６５＿２との間に配置される部分を含むことができる。バックゲート電極１３５は第４側面１４０Ｓ４上に配置され、第２誘電体構造物１３２＿２は第２垂直パターン１４０＿２とバックゲート電極１３５との間に配置される部分を含むことができる。第２誘電体構造物１３２＿２は、第２垂直パターン１４０＿２の第４側面１４０Ｓ４、及び第４側面１４０Ｓ４と向かい合うバックゲート電極１３５の側面とそれぞれ接触することができる。
【0072】
中間絶縁層１０３は、ビットライン構造物１１０及び下部絶縁層１０１の上面とともにライン構造物１２０の側面を覆うことができる。中間絶縁層１０３は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物（ＳｉＯＮ）、又はシリコン炭窒化物（ＳｉＣＮ）などのような絶縁性物質を含むことができる。
【0073】
上部絶縁層１０７は、ライン構造物１２０及び中間絶縁層１０３上でライン構造物１２０の上面及び中間絶縁層１０３の上面を覆うことができる。上部絶縁層１０７は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物（ＳｉＯＮ）、又はシリコン炭窒化物（ＳｉＣＮ）などのような絶縁性物質を含むことができる。
【0074】
例示的な実施形態において、上部絶縁層１０７は順に積層される第１から第３上部絶縁層１０７ａ、１０７ｂ、１０７ｃを含むことができる。例えば、第２上部絶縁層１０７ｂはシリコン酸化物を含み、第３上部絶縁層１０７ｃはシリコン窒化物を含むことができる。但し、上部絶縁層１０７の層数及び物質の種類はこれに限定されず、多様に変更されることができる。
【0075】
コンタクトパターン１７０は、上部絶縁層１０７を貫通し、垂直パターン１４０と接触して垂直パターン１４０と電気的に連結されることができる。コンタクトパターン１７０は、垂直パターン１４０の第２ソース／ドレイン領域１４０ＳＤ２と接触することができる。コンタクトパターン１７０は、垂直パターン１４０と情報保存構造物１８０を電気的に連結させることができる。
【0076】
コンタクトパターン１７０の下面は、垂直パターン１４０及びゲート誘電層１６２と接触するように図示されているが、実施形態によって、コンタクトパターン１７０の上記下面はゲートキャッピング層１６６及び／又は第１補助構造物１３６と接触することもできる。
【0077】
コンタクトパターン１７０は、導電性物質、例えば、ドーピングされた単結晶シリコン、ドーピングされた多結晶シリコン、金属、導電性金属窒化物、金属－半導体化合物、導電性金属酸化物、導電性グラフェン（ｇｒａｐｈｅｎｅ）、炭素ナノチューブ（ｃａｒｂｏｎ ｎａｎｏｔｕｂｅ）、又はこれらの組み合わせを含むことができる。例示的な実施形態において、コンタクトパターン１７０は、順に積層された第１から第４コンタクト層１７０ａ、１７０ｂ、１７０ｃ、１７０ｄを含むことができる。例えば、第１コンタクト層１７０ａはドーピングされた単結晶シリコンを含み、第２コンタクト層１７０ｂはドーピングされた多結晶シリコンを含み、第３コンタクト層１７０ｃはシリサイド物質を含み、第４コンタクト層１７０ｄは金属を含むことができる。但し、実施形態によって、コンタクトパターン１７０の層数及び物質の種類は多様に変更されることができる。
【0078】
情報保存構造物１８０は、コンタクトパターン１７０と電気的に連結される第１電極１８２、第１電極１８２を覆う第２電極１８６、及び第１電極１８２及び第２電極１８６の間の誘電体層１８４を含むことができる。
【0079】
例示的な実施形態において、情報保存構造物１８０は、ＤＲＡＭで情報を保存するキャパシタとすることができる。例えば、情報保存構造物１８０の誘電体層１８４はＤＲＡＭのキャパシタ誘電体層とすることができ、誘電体層１８４は高誘電体、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、又はこれらの組み合わせを含むことができる。
【0080】
実施形態によって、情報保存構造物１８０は、ＤＲＡＭとは異なるメモリの情報を保存する構造物とすることができる。例えば、情報保存構造物１８０の誘電体層１８４は強誘電体メモリ（ＦｅＲＡＭ）のキャパシタ誘電体層とすることができる。この場合、誘電体層１８４は分極状態を利用してデータを記録することができる強誘電体層とすることができる。さらに、上記強誘電体層は、他の実施形態において、誘電体層１８４はシリコン酸化物又は高誘電体（ｈｉｇｈ－ｋ ｄｉｅｌｅｃｔｒｉｃ）の少なくとも一つを含む下部誘電体層、及び上記下部誘電体層上に配置される強誘電体層を含んでもよい。
【0081】
以下では、図４ａから図７を参照して、上述した実施形態の構成要素の多様な変形例について説明する。以下で説明する上述した実施形態の構成要素の多様な変形例は、変形される構成要素又は代替される構成要素を中心に説明する。また、以下で説明する変形又は代替が可能な構成要素は、以下の図面を参照して説明するが、変形又は代替が可能な構成要素は互いに組み合わせられるか、又は前述した構成要素と組み合わせられて、本発明の実施形態による半導体素子を構成することができる。
【0082】
【0083】
図４ａを参照すると、半導体素子１００ａにおいて、第２補助構造物１３７の上面は、バックゲート電極１３５の下面と接触する第１面１３７＿ＵＳ１、及びエアギャップ１３２＿ＡＧの下面と接触する第２面１３７＿ＵＳ２を含むことができる。エアギャップ１３２＿ＡＧの下面は第２面１３７＿ＵＳ２によって定義されることができる。第２面１３７＿ＵＳ２は第１面１３７＿ＵＳ１よりも高いレベルに位置することができる。これは、第２補助構造物１３７の第１層１３７ａがバックゲート電極１３５及び第１スペーサ１３２＿Ｓ１の間に一部延長されて第２面１３７＿ＵＳ２を形成することができるためである。これによって、第１層１３７ａは、バックゲート電極１３５の下面から側面の一部を覆うように延長されることができる。
【0084】
図４ｂを参照すると、半導体素子１００ｂにおいて、ゲート誘電層１６２の第１厚さｔ１は誘電体構造物１３２ｂのそれぞれの第２厚さｔ２よりも大きいことがある。
【0085】
第１スペーサ１３２＿Ｓ１ｂの厚さ及びエアギャップ１３２＿ＡＧｂの厚さの合計は、ゲート誘電層１６２の厚さよりも小さいことがある。
【0086】
誘電体構造物１３２ｂがゲート誘電層１６２に比べて低誘電率のエアギャップ１３２＿ＡＧｂを含むことで、ちょうど第１厚さｔ１とゲート誘電層１６２の誘電率を有するものと同じ量の誘電体遮蔽を達成しながらも、第１厚さｔ１よりも小さい厚さで誘電体構造物１３２ｂを形成することができ、高集積化された半導体素子１００ｂが提供されることができる。
【0087】
【0088】
ゲート電極１６５の下面１６５＿ＬＳは、バックゲート電極１３５の下面１３５＿ＬＳよりも低いレベルに位置することができる。この場合、ゲート電極１６５の下面１６５＿ＬＳは、第２補助構造物１３７の上面よりも高いレベルに位置することができる。例示的な実施形態において、ゲート電極１６５の上面とバックゲート電極１３５の上面とは実質的に同じレベルに位置することができるが、これに限定されるものではない。
【0089】
垂直方向Ｚで、ゲート電極１６５の長さはバックゲート電極１３５の長さよりも長いことがある。これによって、垂直チャネル領域１４０ＶＣに対するゲート電極１６５の制御能力を向上させることができる。
【0090】
【0091】
ゲート電極１６５の上面１６５＿ＵＳは、バックゲート電極１３５の上面１３５＿ＵＳよりも高いレベルに位置することができる。例示的な実施形態において、ゲート電極１６５の下面とバックゲート電極１３５の下面とは実質的に同じレベルに位置することができるが、これに限定されるものではない。
【0092】
垂直方向Ｚで、ゲート電極１６５の長さはバックゲート電極１３５の長さよりも長いことがある。これによって、垂直チャネル領域１４０ＶＣに対するゲート電極１６５の安定性を向上させることができる。
【0093】
第１補助構造物１３６の上面とゲートキャッピング層１６６の上面とは実質的に同じレベルに位置するが、第１補助構造物１３６の下面は、ゲートキャッピング層１６６の下面よりも低いレベルに位置することができる。ゲートキャッピング層１６６及び第１補助構造物１３６は、別途の工程によって形成されることで、互いに異なるレベルの下面を有することができる。
【0094】
【0095】
バックゲート電極１３５ｅの上端部は、第１補助構造物１３６の下面の一部を貫通して第１補助構造物１３６内に延長されることができる。これは、バックゲート電極１３５ｅに対応するコンタクトホール形成工程で第１補助構造物１３６の一部をリセスしたためである。これによって、バックゲート電極１３５ｅの上面は、誘電体構造物１３２の上面よりも高いレベルに位置することができる。
【0096】
【0097】
【0098】
ライン構造物２２０のそれぞれは、バックゲート構造物２３０、バックゲート構造物２３０の両側で第２水平方向Ｙに沿って断続的に延長される垂直パターン１４０、及びバックゲート構造物２３０の両側で垂直パターン１４０の少なくとも一側に沿って延長されるフロントゲート構造物１６０を含むことができる。
【0099】
バックゲート構造物２３０は、バックゲート電極２３５の両側に配置される誘電体構造物２３２を含むことができる。
【0100】
誘電体構造物２３２のそれぞれは、エアギャップ２３２＿ＡＧ、第１スペーサ２３２＿Ｓ１、及び第２スペーサ２３２＿Ｓ２を含むことができる。エアギャップ２３２＿ＡＧ及び第１スペーサ２３２＿Ｓ１は、図２での説明と同じか又は類似した特徴を有することができる。
【0101】
第２スペーサ２３２＿Ｓ２は、エアギャップ２３２＿ＡＧ及びバックゲート電極２３５の間に配置されてエアギャップ２３２＿ＡＧの一側を定義することができる。第２スペーサ２３２＿Ｓ２は、バックゲート電極２３５の側面に沿って延長されてバックゲート電極の上面を覆うことができる。第２スペーサ２３２＿Ｓ２は、第１スペーサ２３２＿Ｓ１の水平延長部と接触することができる。
【0102】
第２スペーサ２３２＿Ｓ２は、ＳｉＯ、ＳｉＮ、ＳｉＯＣ、ＳｉＯＮ、ＳｉＣＮ、ＳｉＯＣＮ、ＳｉＯＣＨ、又はＳｉＯＦの少なくとも一つを含むことができる。第２スペーサ２３２＿Ｓ２は、第１スペーサ２３２＿Ｓ１と同じ物質を含むことができるが、これに限定されず、互いに異なる絶縁物質を含んでもよい。
【0103】
例示的な実施形態において、第２スペーサ２３２＿Ｓ２は、第１スペーサ２３２＿Ｓ１と実質的に同じ厚さを有することができるが、これに限定されない。
【0104】
【0105】
【0106】
ライン構造物３２０のそれぞれは、バックゲート構造物３３０、バックゲート構造物３３０の両側で第２水平方向Ｙに沿って断続的に延長される垂直パターン１４０、及びバックゲート構造物３３０の両側で垂直パターン１４０の少なくとも一側に沿って延長されるフロントゲート構造物１６０を含むことができる。
【0107】
バックゲート構造物３３０は、バックゲート電極３３５の両側に配置される誘電体構造物３３２を含むことができる。
【0108】
誘電体構造物３３２のそれぞれは、エアギャップ２３２＿ＡＧ及び第３スペーサ２３２＿Ｓ３２を含むことができる。
【0109】
第２スペーサ２３２＿Ｓ２は、エアギャップ２３２＿ＡＧ及びバックゲート電極２３５の間に配置されてエアギャップ２３２＿ＡＧの一側を定義することができる。第２スペーサ２３２＿Ｓ２は、バックゲート電極２３５の側面に沿って延長されてバックゲート電極の上面を覆うことができる。第２スペーサ２３２＿Ｓ２は、第１スペーサ２３２＿Ｓ１の水平延長部と接触することができる。
【0110】
第２スペーサ２３２＿Ｓ２は、ＳｉＯ、ＳｉＮ、ＳｉＯＣ、ＳｉＯＮ、ＳｉＣＮ、ＳｉＯＣＮ、ＳｉＯＣＨ、又はＳｉＯＦの少なくとも一つを含むことができる。第２スペーサ２３２＿Ｓ２は、第１スペーサ２３２＿Ｓ１と同じ物質を含むことができるが、これに限定されず、互いに異なる絶縁物質を含んでもよい。
【0111】
例示的な実施形態において、第２スペーサ２３２＿Ｓ２は、第１スペーサ２３２＿Ｓ１と実質的に同じ厚さを有することができるが、これに限定されない。
【0112】
【0113】
【0114】
【0115】
図８ａ、図１５ａ、図１６ａ、図１７ａ、図１８ａ、図１９ａ、図２０ａ、及び図２１ａは、半導体素子の製造方法を説明するための平面図であり、図８ｂ、図９、図１０、図１１、図１２、図１３、図１４、図１５ｂ、図１６ｂ、図１７ｂ、図１８ｂ、図１９ｂ、図２０ｂ、及び図２１ｂは、図１の切断線Ｉ－Ｉ’に沿った断面に対応する領域を図示する断面図であり、図１５ｃは、図１５ａの切断線ＩＩ－ＩＩ’に沿った断面に対応する領域を図示する断面図である。
【0116】
【0117】
半導体基板１０は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板とすることができる。半導体基板１０は、下部半導体層１１、絶縁層１２、及び上部半導体層１３を含むことができる。例えば、上・下部半導体層１１、１３は単結晶シリコンを含むことができる。
【0118】
第１及び第２マスクＭ１、Ｍ２を用いたエッチング工程を行うことで上部半導体層１３を貫通して絶縁層１２を露出させるバックゲートトレンチＢＧＴを形成することができる。例示的な実施形態において、上記エッチング工程によって絶縁層１２の一部は除去されることができる。バックゲートトレンチＢＧＴは、第２水平方向Ｙに延長されるライン形態で形成されることができる。
【0119】
次に、バックゲートトレンチＢＧＴの内部に第１補助構造物１３６’をなす絶縁物質を蒸着し、平坦化工程を行った後、上記絶縁物質をバックゲートトレンチＢＧＴ内の一定の高さだけリセスするエッチバック工程を行うことで、第１補助構造物１３６’を形成することができる。上記絶縁物質は、例えば、シリコン窒化物とすることができる。第１補助構造物１３６’は、後続の工程によって形成される誘電体構造物１３２（図２を参照）の上面を定義する構造物とすることができる。
【0120】
図９を参照すると、第１スペーサ１３２＿Ｓ１’及び垂直犠牲層１１８’をバックゲートトレンチＢＧＴの側壁上に形成することができる。
【0121】
第１補助構造物１３６’の上面及びバックゲートトレンチＢＧＴの側壁をコンフォーマルに覆うように、第１スペーサ１３２＿Ｓ１’をなす第１物質層と、垂直犠牲層１１８’をなす第２物質層とを順に蒸着することができる。上記第１物質層は、例えば、ＳｉＯＣを含むことができ、上記第２物質層は、例えば、ＳｉＯｘを含むことができる。次に、上記第１物質層及び上記第２物質層に対して異方性エッチング工程を行うことで、バックゲートトレンチＢＧＴの両側壁を覆う第１スペーサ１３２＿Ｓ１’及び垂直犠牲層１１８’を形成することができる。垂直犠牲層１１８’は、後続の工程によってエアギャップ１３２＿ＡＧが形成される領域を含むことができる。上記異方性エッチング工程によって第１補助構造物１３６’の上面の一部が露出することができる。
【0122】
本段階において、第１補助構造物１３６’の一部が同時に除去される場合、後続の工程によって図４ｅの半導体素子１００ｅが提供されることができる。
【0123】
図１０を参照すると、バックゲート電極１３５を形成することができる。
【0124】
導電性物質を蒸着してバックゲートトレンチＢＧＴの内部を埋め、平坦化工程を行った後、エッチバック工程を行うことでバックゲート電極１３５を形成することができる。上記導電性物質は、例えば、ＴｉＮを含むことができる。上記エッチバック工程は、第１マスクＭ１に対して第２マスクＭ２及び上記導電性物質を含む層を選択的に除去する工程とすることができる。上記エッチバック工程によってバックゲート電極１３５の高さが調整されることができる。
【0125】
例示的な実施形態において、上記エッチバック工程が行われる場合、第１スペーサ１３２＿Ｓ１’及び垂直犠牲層１１８’の上端の一部が同時に除去されることができる。
【0126】
図１１を参照すると、垂直犠牲層１１８’を除去することで開口部ＯＰを形成することができる。
【0127】
第１スペーサ１３２＿Ｓ１’及びバックゲート電極１３５に対して垂直犠牲層１１８’を選択的に除去するエッチング工程を行うことで開口部ＯＰを形成することができる。開口部ＯＰのそれぞれは、第１スペーサ１３２＿Ｓ１’及びバックゲート電極１３５によって定義されるライン形態の開口部とすることができる。
【0128】
図１２を参照すると、エアギャップ１３２＿ＡＧ及び第２予備補助構造物１３７’を形成することができる。
【0129】
開口部ＯＰ及びバックゲート電極１３５上でバックゲートトレンチＢＧＴの内部をコンフォーマルに覆う第１層１３７ａ’、及び第１層１３７ａ’を覆う第２層１３７ｂ’を順に蒸着し、平坦化工程を行うことで第２予備補助構造物１３７’を形成することができる。第１層１３７ａ’及び第２層１３７ｂ’は、互いに異なる絶縁物質を含むことができる。例えば、第１層１３７ａ’はＳｉＮ、ＳｉＢＮ、及びＳｉＣＮの少なくとも一つを含み、第２層１３７ｂ’はＳｉＯｘを含むことができる。第２予備補助構造物１３７’によって閉空間を有するようになる開口部ＯＰは、エアギャップ１３２＿ＡＧをなすことができる。エアギャップ１３２＿ＡＧは第１層１３７ａ’によって上面が定義されることができる。
【0130】
本段階において、第１層１３７ａ’の一部が開口部ＯＰ内に延長されるように形成され、後続の工程が行われることによって図４ａの半導体素子１００ａが形成されることができる。
【0131】
図１３を参照すると、第１マスクＭ１を除去することで犠牲スペーサ１１９を形成することができる。
【0132】
第２予備補助構造物１３７’に対して選択的に第１マスクＭ１を除去することで上部半導体層１３を露出させるようにできる。これによって、第２予備補助構造物１３７’の側面の一部を露出させることができる。実施形態によって、第１マスクＭ１を除去する工程で、上部半導体層１３の上部の一部も同時に除去されてもよい。
【0133】
次に、犠牲スペーサ１１９をなす物質を蒸着し、異方性エッチング工程を行うことで、上部半導体層１３上で第２予備補助構造物１３７’の側面上に配置される犠牲スペーサ１１９を形成することができる。犠牲スペーサ１１９は、上部半導体層１３の上面と接触することができる。犠牲スペーサ１１９は、後続の工程によって垂直パターン１４０（図２を参照）を形成するためのマスク層とすることができる。犠牲スペーサ１１９は、絶縁物質を含むことができ、上記絶縁物質は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、又はこれらの組み合わせを含むことができる。
【0134】
図１４を参照すると、第２予備補助構造物１３７’及び犠牲スペーサ１１９をエッチングマスクとして用いて上部半導体層１３をパターニングすることで、垂直導電層１４１を形成することができる。
【0135】
上記パターニングによって上部半導体層１３をエッチングすることで、予備バックゲート構造物１３０’の両側面上で第２水平方向Ｙに延長される垂直導電層１４１を形成することができる。例示的な実施形態において、上記パターニングによって上部半導体層１３と同時に絶縁層１２の一部も所定の深さだけ除去されることができるが、これに限定されない。
【0136】
垂直導電層１４１は、垂直方向Ｚで犠牲スペーサ１１９と重なるように配置されることができる。これによって、垂直導電層１４１は、犠牲スペーサ１１９の第１水平方向Ｘでの幅と実質的に同じ幅を有することができる。
【0137】
【0138】
予備バックゲート構造物１３０’の上部に沿って第１水平方向Ｘに延長され、互いに第２水平方向Ｙに離隔して平行に延長される第３マスクＭ３を形成することができる。第３マスクＭ３は、例えば、ＳＯＨを含むことができる。
【0139】
第３マスクＭ３をエッチングマスクとして用いて第３マスクＭ３と垂直方向Ｚに重ならない領域の垂直導電層１４１部分を除去することで、垂直パターン１４０’を形成することができる。これによって、垂直パターン１４０’は、予備バックゲート構造物１３０’の両側面上で第２水平方向Ｙに断続的に延長されるパターン形態を有することができる。
【0140】
図１６ａ及び図１６ｂを参照すると、第３マスクＭ３を除去し、第４マスクＭ４を用いて犠牲スペーサ１１９及び第２予備補助構造物１３７’の上端の一部を除去することで、第２補助構造物１３７を形成することができる。
【0141】
第４マスクＭ４は、絶縁層１２上で予備バックゲート構造物１３０’、垂直パターン１４０’、及び犠牲スペーサ１１９を覆う絶縁物質層を形成した後、エッチバック工程によって犠牲スペーサ１１９の下面と実質的に同じレベルの上面を有するように上記絶縁物質層の一部を除去することで形成されることができる。上記絶縁物質層は、例えば、ＳＯＨとすることができる。これによって、犠牲スペーサ１１９の上面及び側面を露出させることができる。
【0142】
次に、エッチバック工程を行って上記第４マスクＭ４の上面レベルまで犠牲スペーサ１１９及び第２予備補助構造物１３７’の一部を除去することで、垂直パターン１４０’の上面を露出させることができる。
【0143】
【0144】
絶縁層１２の上面及び垂直パターン１４０’の側面をコンフォーマルに覆う予備ゲート誘電層１６２’及び予備ゲート電極１６５’を順に蒸着し、予備ゲート電極１６５’を選択的に除去することで、予備ゲート電極１６５’の上面が垂直パターン１４０’よりも低くなるように調整することができる。予備ゲート電極１６５’の上面が第２補助構造物１３７の下面と実質的に同じレベルに位置するように図示されているが、予備ゲート電極１６５’の上面の高さは実施形態によって多様に調整されることができる。
【0145】
【0146】
絶縁物質を蒸着した後、エッチバック工程を行って上記絶縁物質及び予備ゲート誘電層１６２’の一部を除去することで、中間絶縁層１０３を形成することができる。中間絶縁層１０３は、隣接した予備ゲート電極１６５’の間の空間を埋めることができる。
【0147】
中間絶縁層１０３上に複数の導電性物質層を順に蒸着し、パターニング工程を行うことで、第１水平方向Ｘに延長されるビットライン構造物１１０を形成することができる。ビットライン構造物１１０をなす物質及び層数は、図示されたものに限定されず、多様に変更されることができる。
【0148】
ビットライン構造物１１０及び中間絶縁層１０３上に下部絶縁層１０１を形成することができる。下部絶縁層１０１において最下部絶縁層である第４下部絶縁層１０１ｄは、ビットライン構造物１１０の上面及び側面を覆うことができ、下部絶縁層１０１において最上部絶縁層である第１下部絶縁層１０１ａは、他の構造物と接着するための接着層とすることができる。
【0149】
図１９ａ及び図１９ｂを参照すると、基板１０を反転させてバックグラインディング工程を行うことで、バックゲート構造物１３０、垂直パターン１４０、及びゲート誘電層１６２を形成し、ゲート電極１６５及びゲートキャッピング層１６６を形成することができる。
【0150】
半導体基板１０を反転させて下部半導体層１１及び絶縁層１２とともに第１予備補助構造物１３６’、予備垂直パターン１４０’、予備ゲート誘電層１６２’の一部を除去するバックグラインディング工程を行うことで、バックゲート構造物１３０、垂直パターン１４０、及びゲート誘電層１６２を形成することができる。
【0151】
次に、予備ゲート電極１６５’を選択的に除去して予備ゲート電極１６５’の上面の高さを下げることでゲート電極１６５を形成し、上記予備ゲート電極１６５’が除去された領域内に絶縁物質、例えば、シリコン窒化物を埋めることでゲートキャッピング層１６６を形成することができる。これによって、ゲート誘電層１６２、ゲート電極１６５、及びゲートキャッピング層１６６を含むフロントゲート構造物１６０が形成されることができる。
【0152】
【0153】
バックゲート構造物１３０、フロントゲート構造物１６０、垂直パターン１４０、及び中間絶縁層１０３を覆う上部絶縁層１０７を形成することができる。上部絶縁層１０７は、第１から第３上部絶縁層１０７ａ、１０７ｂ、１０７ｃを含むことができるが、上部絶縁層１０７の層数はこれに限定されない。
【0154】
次に、垂直パターン１４０の上面を露出させるコンタクトホール１７０ｈを形成することができる。平面において、コンタクトホール１７０ｈは円形とすることができるが、これに限定されず、多角形、楕円形などの多様な形態に変更されることができる。
【0155】
【0156】
例示的な実施形態において、露出した垂直パターン１４０からエピタキシー工程を行って平坦化工程を行うことで第１コンタクト層１７０ａを形成し、第１コンタクト層１７０ａ上に第２から第４コンタクト層１７０ｂ、１７０ｃ、１７０ｄを形成することでそれぞれのコンタクトパターン１７０を形成することができる。上記エピタキシー工程において、不純物がともに注入された第１コンタクト層１７０ａはドーピングされた半導体層とすることができる。また、上記不純物は、上記エピタキシー工程又は後続の工程での拡散などによって垂直パターン１４０に移動し、第２ソース／ドレイン領域１４０ＳＤ２（図３を参照）を形成することができる。
【0157】
但し、コンタクトパターン１７０を製造する方法及びコンタクトパターン１７０をなす層数及び物質は、これとは異なり、多様に変更されることができる。
【0158】
【0159】
【0160】
【0161】
図２２ａ及び図２２ｂを参照すると、半導体基板１０内にバックゲートトレンチＢＧＴを形成し、バックゲートトレンチＢＧＴ内に第１補助構造物２３６’を形成し、バックゲートトレンチＢＧＴの側壁上に第１予備スペーサ２３２＿Ｓ１’及び垂直犠牲層２１８’を形成し、第２予備スペーサ２３２＿Ｓ２’を形成することができる。
【0162】
図８ａから図９での説明と同じか又は類似するように、第１予備スペーサ２３２＿Ｓ１’及び垂直犠牲層２１８’を形成した後，垂直犠牲層２１８’の側面及び露出した第１補助構造物２３６’の上面をコンフォーマルに覆う第２予備スペーサ２３２＿Ｓ２’を形成することができる。第２予備スペーサ２３２＿Ｓ２’は、第１予備スペーサ２３２＿Ｓ１’と同じ物質、例えば、ＳｉＯＣを含むことができるが、これに限定されない。
【0163】
図２３を参照すると、バックゲート電極２３５を形成することができる。
【0164】
図１０での説明と類似するように、導電性物質を蒸着してバックゲートトレンチＢＧＴの内部を埋めた後、平坦化工程及びエッチバック工程を行うことでバックゲート電極を形成することができる。
【0165】
上記平坦化工程及び上記エッチバック工程によって垂直犠牲層２１８’の上面を露出させることができる。
【0166】
図２４を参照すると、エアギャップ２３２＿ＡＧ及び第２補助構造物２３７’を形成することができる。
【0167】
露出した垂直犠牲層２１８’の上面から垂直犠牲層２１８’を除去し、絶縁物質、例えば、シリコン酸化物を蒸着することで第２補助構造物２３７’を形成することができる。第２補助構造物２３７’によって垂直犠牲層２１８’が除去された領域の上面が覆われて閉空間が形成され、これはエアギャップ２３２＿ＡＧをなすことができる。即ち、第２補助構造物２３７’はエアギャップ２３２＿ＡＧの上面を定義することができる。
【0168】
第１及び第２予備スペーサ２３２＿Ｓ１’、２３２＿Ｓ２’の間の距離又は垂直犠牲層２１８’の厚さが相対的に小さいことから、単一層として第２補助構造物２３７’を形成するように図示されているが、図１２での説明と類似するように、第２補助構造物２３７’を二重層或いは多重層構造として形成してもよい。
【0169】
【0170】
上述したように、ゲート電極と垂直チャネル領域との間のゲート誘電体構造物とは異なる構造を有する誘電体構造物が、バックゲート電極と垂直チャネル領域との間に配置されることで、半導体装置は高集積化又は向上した電気的特性を提供することができる。上記誘電体構造物は、ゲート誘電層の誘電率よりも低誘電率を有する物質、例えば、エアギャップを含むことができることから、垂直チャネル領域に対するバックゲート電極の制御能力を相対的に減少させることができ、バックゲート電極と垂直チャネル領域との間の犠牲キャパシタンスを防止又は減少させることができる。したがって、垂直チャネル領域に対するゲート電極の安定性を相対的に増加させるとともに高集積化された半導体素子を提供することができる。
【0171】
本発明は、上述した実施形態及び添付の図面によって限定されるものではなく、添付の特許請求の範囲によって限定される。したがって、特許請求の範囲に記載された本発明の技術的思想から逸脱しない範囲内で、当技術分野の通常の知識を有する者によって様々な形態の置換、変形及び変更、実施形態の組み合わせが可能であり、これも本発明の範囲に属するといえる。
【符号の説明】
【0172】
１００：半導体素子
１０１：下部絶縁層
１０３：中間絶縁層
１０７：上部絶縁層
１１０：ビットライン構造物
１３０：バックゲート構造物
１３２：誘電体構造物
１３２＿ＡＧ：エアギャップ
１４０：垂直パターン
１４０ＶＣ：垂直チャネル領域
１３５：バックゲート電極
１３６、１３７：第１及び第２補助構造物
１６０：ゲート構造物
１６２：ゲート誘電層
１６５：ゲート電極
１７０：コンタクトパターン
１８０：情報保存構造物
１０１：下部絶縁層
１０３：中間絶縁層
１０７：上部絶縁層
１１０：ビットライン構造物
１３０：バックゲート構造物
１３２：誘電体構造物
１３２＿ＡＧ：エアギャップ
１４０：垂直パターン
１４０ＶＣ：垂直チャネル領域
１３５：バックゲート電極
１３６、１３７：第１及び第２補助構造物
１６０：ゲート構造物
１６２：ゲート誘電層
１６５：ゲート電極
１７０：コンタクトパターン
１８０：情報保存構造物
【図1】
【図2】
【図3】
【図4a】
【図4b】
【図4c】
【図4d】
【図4e】
【図5】
【図6】
【図7】
【図8a】
【図8b】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15a】
【図15b】
【図15c】
【図16a】
【図16b】
【図17a】
【図17b】
【図18a】
【図18b】
【図19a】
【図19b】
【図20a】
【図20b】
【図21a】
【図21b】
【図22a】
【図22b】
【図23】
【図24】