特開 2024-121052 アクティブマトリクス基板および液晶表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024121052

(43)【公開日】2024-09-06

(54)【発明の名称】アクティブマトリクス基板および液晶表示装置

(51)【国際特許分類】

   G02F 1/1368 20060101AFI20240830BHJP

【ＦＩ】

G02F1/1368

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2023027919

(22)【出願日】2023-02-27

(71)【出願人】

【識別番号】520487808

【氏名又は名称】シャープディスプレイテクノロジー株式会社

(74)【代理人】

【識別番号】100101683

【弁理士】

【氏名又は名称】奥田 誠司

(74)【代理人】

【識別番号】100155000

【弁理士】

【氏名又は名称】喜多 修市

(74)【代理人】

【識別番号】100139930

【弁理士】

【氏名又は名称】山下 亮司

(74)【代理人】

【識別番号】100202197

【弁理士】

【氏名又は名称】村瀬 成康

(74)【代理人】

【識別番号】100202142

【弁理士】

【氏名又は名称】北 倫子

(72)【発明者】

【氏名】原 健吾

(72)【発明者】

【氏名】大東 徹

(72)【発明者】

【氏名】原 義仁

(72)【発明者】

【氏名】西村 淳

(72)【発明者】

【氏名】竹内 洋平

【テーマコード（参考）】

2H192

【Ｆターム（参考）】

2H192AA24

2H192BC42

2H192CB08

2H192CB37

2H192CB83

2H192CC17

2H192CC33

2H192EA22

2H192EA43

2H192GD06

2H192JA06

2H192JA13

2H192JA33

(57)【要約】

【課題】ダブルゲート構造の酸化物半導体ＴＦＴを備えたアクティブマトリクス基板において、下部ゲート電極と上部ゲート電極とを電気的に接続するコンタクト部の好適な配置を実現する。
【解決手段】アクティブマトリクス基板は、各画素領域に対応して設けられた画素ＴＦＴと、画素ＴＦＴに電気的に接続された画素電極と、行方向に延びる複数本のゲート配線と、列方向に延びる複数本のソース配線とを備える。画素ＴＦＴは、下部ゲート電極、下部ゲート絶縁層、酸化物半導体層、上部ゲート絶縁層および上部ゲート電極を有する。各ゲート配線は、下部ゲート電極に電気的に接続された下部ゲート配線と、上部ゲート電極に電気的に接続された上部ゲート配線とを含む複層構造を有する。ゲート配線の本数をｍ、ソース配線の本数をｎとするとき、各ゲート配線は３個以上ｎ個未満のコンタクト部を有し、各コンタクト部はｎ個の交差領域のいずれかに位置しており、各ソース配線に重なるコンタクト部の個数はｍ未満である。
【選択図】図２

【特許請求の範囲】

【請求項1】

複数の行および複数の列を含むマトリクス状に配列された複数の画素領域によって規定される表示領域を有し、
基板と、
前記基板に支持され、前記複数の画素領域のそれぞれに対応して設けられた画素ＴＦＴと、
前記画素ＴＦＴに電気的に接続された画素電極と、
行方向に延びる複数本のゲート配線であって、それぞれが対応する画素ＴＦＴにゲート信号を供給する複数本のゲート配線と、
列方向に延びる複数本のソース配線であって、それぞれが対応する画素ＴＦＴにソース信号を供給する複数本のソース配線と、
を備えたアクティブマトリクス基板であって、
前記画素ＴＦＴは、
前記基板上に設けられた下部ゲート電極と、
前記下部ゲート電極を覆う下部ゲート絶縁層と、
前記下部ゲート絶縁層上に設けられた酸化物半導体層であって、前記下部ゲート絶縁層を介して前記下部ゲート電極に対向するチャネル領域と、前記チャネル領域の両側に位置するソースコンタクト領域およびドレインコンタクト領域とを含む酸化物半導体層と、
前記酸化物半導体層の前記チャネル領域上に設けられた上部ゲート絶縁層と、
前記上部ゲート絶縁層上に設けられ、前記酸化物半導体層の前記チャネル領域に前記上部ゲート絶縁層を介して対向する上部ゲート電極と、
を有し、
各ゲート配線は、前記下部ゲート電極に電気的に接続された下部ゲート配線と、前記上部ゲート電極に電気的に接続された上部ゲート配線とを含む複層構造を有し、
前記複数本のゲート配線の本数をｍ、前記複数本のソース配線の本数をｎとするとき、
各ゲート配線は、それぞれが前記下部ゲート配線と前記上部ゲート配線とを電気的に接続する３個以上ｎ個未満のコンタクト部を有し、各コンタクト部は、当該ゲート配線と前記複数本のソース配線とが交差する領域であるｎ個の交差領域のいずれかに位置しており、各ソース配線に重なる前記コンタクト部の個数は、ｍ未満である、アクティブマトリクス基板。

【請求項2】

各ソース配線に重なる前記コンタクト部の個数は、２０以下である、請求項１に記載のアクティブマトリクス基板。

【請求項3】

各ソース配線に重なる前記コンタクト部の個数は、前記複数本のゲート配線の本数の１％以下である、請求項１に記載のアクティブマトリクス基板。

【請求項4】

各ソース配線に重なる前記コンタクト部の個数は互いに同じである、請求項１に記載のアクティブマトリクス基板。

【請求項5】

各ゲート配線が有する前記コンタクト部の個数をｐ、各ソース配線に重なる前記コンタクト部の個数をｑとし、前記複数本のゲート配線の本数ｍおよび前記複数本のソース配線の本数ｎの最大公約数をＧＣＤとするとき、
ｐ＝ｑ／ＧＣＤおよびｑ＝ｐ／ＧＣＤの関係が満足される、請求項４に記載のアクティブマトリクス基板。

【請求項6】

前記複数本のソース配線は、第１ソース配線と、第１ソース配線よりも短い第２ソース配線とを含み、
前記第２ソース配線に重なる少なくとも１個の前記コンタクト部は、前記第１ソース配線に重なる少なくとも１個の前記コンタクト部のそれぞれの面積よりも大きな面積を有するコンタクト部を含む、請求項１に記載のアクティブマトリクス基板。

【請求項7】

前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、請求項１から６のいずれかに記載のアクティブマトリクス基板。

【請求項8】

前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む請求項７に記載のアクティブマトリクス基板。

【請求項9】

請求項１に記載のアクティブマトリクス基板と、
前記アクティブマトリクス基板に対向するように設けられた対向基板と、
前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層と、
を備える液晶表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、アクティブマトリクス基板に関し、特に、酸化物半導体ＴＦＴを備えたアクティブマトリクス基板に関する。また、本発明は、そのようなアクティブマトリクス基板を備えた液晶表示装置にも関する。

【背景技術】

【0002】

現在、画素ごとにスイッチング素子が設けられたアクティブマトリクス基板を備える液晶表示装置が広く用いられている。スイッチング素子として薄膜トランジスタ（Thin Film Transistor：以下では「ＴＦＴ」と呼ぶ）が設けられたアクティブマトリクス基板は、ＴＦＴ基板と呼ばれる。なお、本明細書においては、アクティブマトリクス基板の各画素に設けられたＴＦＴを「画素ＴＦＴ」と呼ぶことがある。

【0003】

近年、ＴＦＴの活性層の材料として、アモルファスシリコンや多結晶シリコンに代わって、酸化物半導体を用いることが提案されている。酸化物半導体膜を活性層として有するＴＦＴを、「酸化物半導体ＴＦＴ」と称する。特許文献１には、Ｉｎ―Ｇａ―Ｚｎ－Ｏ系の半導体膜をＴＦＴの活性層に用いたアクティブマトリクス基板が開示されている。

【0004】

酸化物半導体は、アモルファスシリコンよりも高い移動度を有している。このため、酸化物半導体ＴＦＴは、アモルファスシリコンＴＦＴよりも高速で動作することが可能である。また、酸化物半導体膜は、多結晶シリコン膜よりも簡便なプロセスで形成されるため、大面積が必要とされる装置にも適用できる。

【0005】

ただし、酸化物半導体の移動度は、アモルファスシリコンの移動度より高いものの、多結晶シリコンの移動度よりは低い。そのため、最近では、酸化物半導体ＴＦＴの駆動能力のいっそうの向上が求められている。

【0006】

酸化物半導体ＴＦＴの駆動能力を向上させる手法として、ダブルゲート構造が提案されている。ダブルゲート構造を有する酸化物半導体ＴＦＴでは、酸化物半導体層を挟み込むように一対のゲート電極が設けられる。つまり、酸化物半導体の下方にゲート電極（以下では「下部ゲート電極」と呼ぶ）が設けられるとともに、酸化物半導体層の上方にさらなるゲート電極（以下では「上部ゲート電極」と呼ぶ）が設けられる。ダブルゲート構造の酸化物半導体ＴＦＴは、例えば、特許文献２に開示されている。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２０１２－１３４４７５号公報

【特許文献2】特開２０１６－１８４７３９号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

ダブルゲート構造の酸化物半導体ＴＦＴにおいて、下部ゲート電極と上部ゲート電極とを同電位にする場合、両者を電気的に接続するためのコンタクト部を設ける必要がある。しかしながら、画素ＴＦＴとして酸化物半導体ＴＦＴを用いる場合のコンタクト部の好適な配置はいまだ見出されていない。特許文献２には、そのようなコンタクト部の配置についての言及はない。

【0009】

本発明の実施形態は、上記課題に鑑みてなされたものであり、その目的は、ダブルゲート構造の酸化物半導体ＴＦＴを備えたアクティブマトリクス基板において、下部ゲート電極と上部ゲート電極とを電気的に接続するコンタクト部の好適な配置を実現することにある。

【課題を解決するための手段】

【0010】

本明細書は、以下の項目に記載のアクティブマトリクス基板および液晶表示装置を開示している。

【0011】

［項目１］
複数の行および複数の列を含むマトリクス状に配列された複数の画素領域によって規定される表示領域を有し、
基板と、
前記基板に支持され、前記複数の画素領域のそれぞれに対応して設けられた画素ＴＦＴと、
前記画素ＴＦＴに電気的に接続された画素電極と、
行方向に延びる複数本のゲート配線であって、それぞれが対応する画素ＴＦＴにゲート信号を供給する複数本のゲート配線と、
列方向に延びる複数本のソース配線であって、それぞれが対応する画素ＴＦＴにソース信号を供給する複数本のソース配線と、
を備えたアクティブマトリクス基板であって、
前記画素ＴＦＴは、
前記基板上に設けられた下部ゲート電極と、
前記下部ゲート電極を覆う下部ゲート絶縁層と、
前記下部ゲート絶縁層上に設けられた酸化物半導体層であって、前記下部ゲート絶縁層を介して前記下部ゲート電極に対向するチャネル領域と、前記チャネル領域の両側に位置するソースコンタクト領域およびドレインコンタクト領域とを含む酸化物半導体層と、
前記酸化物半導体層の前記チャネル領域上に設けられた上部ゲート絶縁層と、
前記上部ゲート絶縁層上に設けられ、前記酸化物半導体層の前記チャネル領域に前記上部ゲート絶縁層を介して対向する上部ゲート電極と、
を有し、
各ゲート配線は、前記下部ゲート電極に電気的に接続された下部ゲート配線と、前記上部ゲート電極に電気的に接続された上部ゲート配線とを含む複層構造を有し、
前記複数本のゲート配線の本数をｍ、前記複数本のソース配線の本数をｎとするとき、
各ゲート配線は、それぞれが前記下部ゲート配線と前記上部ゲート配線とを電気的に接続する３個以上ｎ個未満のコンタクト部を有し、各コンタクト部は、当該ゲート配線と前記複数本のソース配線とが交差する領域であるｎ個の交差領域のいずれかに位置しており、各ソース配線に重なる前記コンタクト部の個数は、ｍ未満である、アクティブマトリクス基板。

【0012】

［項目２］
各ソース配線に重なる前記コンタクト部の個数は、２０以下である、項目１に記載のアクティブマトリクス基板。

【0013】

［項目３］
各ソース配線に重なる前記コンタクト部の個数は、前記複数本のゲート配線の本数の１％以下である、項目１に記載のアクティブマトリクス基板。

【0014】

［項目４］
各ソース配線に重なる前記コンタクト部の個数は互いに同じである、項目１から３のいずれかに記載のアクティブマトリクス基板。

【0015】

［項目５］
各ゲート配線が有する前記コンタクト部の個数をｐ、各ソース配線に重なる前記コンタクト部の個数をｑとし、前記複数本のゲート配線の本数ｍおよび前記複数本のソース配線の本数ｎの最大公約数をＧＣＤとするとき、
ｐ＝ｑ／ＧＣＤおよびｑ＝ｐ／ＧＣＤの関係が満足される、項目４に記載のアクティブマトリクス基板。

【0016】

［項目６］
前記複数本のソース配線は、第１ソース配線と、第１ソース配線よりも短い第２ソース配線とを含み、
前記第２ソース配線に重なる少なくとも１個の前記コンタクト部は、前記第１ソース配線に重なる少なくとも１個の前記コンタクト部のそれぞれの面積よりも大きな面積を有するコンタクト部を含む、項目１から３のいずれかに記載のアクティブマトリクス基板。

【0017】

［項目７］
前記酸化物半導体層は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体を含む、項目１から６のいずれかに記載のアクティブマトリクス基板。

【0018】

［項目８］
前記Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体は結晶質部分を含む項目７に記載のアクティブマトリクス基板。

【0019】

［項目９］
項目１から８のいずれかに記載のアクティブマトリクス基板と、
前記アクティブマトリクス基板に対向するように設けられた対向基板と、
前記アクティブマトリクス基板と前記対向基板との間に設けられた液晶層と、
を備える液晶表示装置。

【発明の効果】

【0020】

本発明の実施形態によると、ダブルゲート構造の酸化物半導体ＴＦＴを備えたアクティブマトリクス基板において、下部ゲート電極と上部ゲート電極とを電気的に接続するコンタクト部の好適な配置を実現することができる。

【図面の簡単な説明】

【0021】

【図1】本発明の実施形態によるアクティブマトリクス基板１００の平面構造の一例を示す概略図である。

【図2】アクティブマトリクス基板１００を模式的に示す平面図である。

【図3】アクティブマトリクス基板１００を模式的に示す断面図であり、図２中の３Ａ－３Ａ’線に沿った断面を示している。

【図4】アクティブマトリクス基板１００を模式的に示す断面図であり、図２中の４Ａ－４Ａ’線に沿った断面を示している。

【図5】アクティブマトリクス基板１００におけるコンタクト部ＣＰの配置の例を示す図である。

【図6】比較例１のアクティブマトリクス基板８００におけるコンタクト部ＣＰの配置を示す図である。

【図7】比較例２のアクティブマトリクス基板９００におけるコンタクト部ＣＰの配置を示す図である。

【図8A】アクティブマトリクス基板１００の製造工程を示す工程断面図である。

【図8B】アクティブマトリクス基板１００の製造工程を示す工程断面図である。

【図8C】アクティブマトリクス基板１００の製造工程を示す工程断面図である。

【図8D】アクティブマトリクス基板１００の製造工程を示す工程断面図である。

【図8E】アクティブマトリクス基板１００の製造工程を示す工程断面図である。

【図8F】アクティブマトリクス基板１００の製造工程を示す工程断面図である。

【図8G】アクティブマトリクス基板１００の製造工程を示す工程断面図である。

【図8H】アクティブマトリクス基板１００の製造工程を示す工程断面図である。

【図8I】アクティブマトリクス基板１００の製造工程を示す工程断面図である。

【図8J】アクティブマトリクス基板１００の製造工程を示す工程断面図である。

【図8K】アクティブマトリクス基板１００の製造工程を示す工程断面図である。

【図9】本発明の実施形態による他のアクティブマトリクス基板２００を模式的に示す平面図である。

【図10】本発明の実施形態によるアクティブマトリクス基板１００（２００）を備えた液晶表示装置１０００を模式的に示す断面図である。

【発明を実施するための形態】

【0022】

以下、図面を参照しながら本発明の実施形態を説明するが、本発明は以下の実施形態に限定されるものではない。以下では、液晶表示装置用のアクティブマトリクス基板を例として説明を行う。

【0023】

［実施形態１］
まず、図１を参照しながら、本実施形態におけるアクティブマトリクス基板１００の概略構成を説明する。図１は、アクティブマトリクス基板１００の平面構造の一例を示す概略図である。

【0024】

アクティブマトリクス基板１００は、図１に示すように、表示領域ＤＲと、非表示領域（「額縁領域」とも呼ばれる）ＦＲとを有している。表示領域ＤＲは、複数の画素領域Ｐによって規定される。複数の画素領域Ｐは、複数の行および複数の列を含むマトリクス状に配列されている。画素領域Ｐは、液晶表示装置の画素に対応する領域であり、画素領域Ｐを単に「画素」と呼ぶこともある。非表示領域ＦＲは、表示領域ＤＲの周辺に位置し、表示に寄与しない領域である。

【0025】

アクティブマトリクス基板１００の構成要素は、基板１によって支持されている。基板１は、例えばガラス基板である。

【0026】

基板１上には、行方向に延びる複数本のゲート配線（走査配線）２と、列方向に延びる複数本のソース配線（信号配線）３とが設けられている。典型的には、隣接する２本のゲート配線２と隣接する２本のソース配線３とによって囲まれる領域が、画素領域Ｐである。表示領域ＤＲの各画素領域Ｐは、薄膜トランジスタ（以下では「画素ＴＦＴ」と呼ぶ。）１０と、画素電極ＰＥとを含む。

【0027】

各画素領域Ｐに対応して設けられた画素ＴＦＴ１０は、基板１に支持されており、対応するゲート配線２からゲート信号（走査信号）を供給され、対応するソース配線３からソース信号（表示信号）を供給される。なお、図１では簡略化しているが、画素ＴＦＴ１０は、後述するようにダブルゲート構造を有している。

【0028】

画素電極ＰＥは、画素ＴＦＴ１０に電気的に接続されている。アクティブマトリクス基板１００を、ＦＦＳ（Fringe Field Switching）モードなどの横電界モードの液晶表示装置に用いる場合には、アクティブマトリクス基板１００に、複数の画素領域Ｐに対して共通の電極（共通電極）ＣＥが設けられる。アクティブマトリクス基板１００を縦電界モードの液晶表示装置に適用する場合には、共通電極ＣＥは、アクティブマトリクス基板１００に液晶層を介して対向するように配置された対向基板に設けられる。

【0029】

非表示領域ＦＲには、周辺回路が配置されている。ここでは、非表示領域ＦＲには、ゲート配線２を駆動するゲートドライバ（ゲート配線駆動回路）４Ａおよび４Ｂが一体的（モノリシック）に形成されており、ソース配線３を駆動するソースドライバ（ソース配線駆動回路）５が実装（例えばＣＯＧ実装）されている。

【0030】

図示している例では、表示領域ＤＲに対して左側に、奇数行のゲート配線２を駆動するゲートドライバ４Ａが配置されており、表示領域ＤＲに対して右側に、偶数行のゲート配線２を駆動するゲートドライバ４Ｂが配置されている。ゲートドライバ４Ａが有する複数の出力端子（不図示）に、奇数行のゲート配線２が接続されている。また、ゲートドライバ４Ｂが有する複数の出力端子（不図示）に、偶数行のゲート配線２が接続されている。

【0031】

また、図示している例では、表示領域ＤＲに対して下側に、ソースドライバ５が配置されている。ソースドライバ５が有する複数の出力端子（不図示）に、ソース配線３が接続されている。

【0032】

なお、非表示領域ＦＲには、ソース配線３を時分割で駆動するソース切替（Source Shared Driving：ＳＳＤ）回路などがさらに配置されていてもよく、ＳＳＤ回路などがゲートドライバ４Ａおよび４Ｂと同様にモノリシックに形成されていてもよい。

【0033】

続いて、図２、図３および図４を参照しながら、アクティブマトリクス基板１００のより具体的な構成を説明する。図２は、アクティブマトリクス基板１００を模式的に示す平面図である。図３および図４は、アクティブマトリクス基板１００を模式的に示す断面図であり、それぞれ図２中の３Ａ－３Ａ’線および４Ａ－４Ａ’線に沿った断面を示している。

【0034】

アクティブマトリクス基板１００は、図２、図３および図４に示すように、基板１、ゲート配線２、ソース配線３、画素ＴＦＴ１０および画素電極ＰＥを備えている。

【0035】

基板１は、透明で絶縁性を有する。基板１は、例えばガラス基板またはプラスチック基板である。

【0036】

既に説明したように、ゲート配線２は行方向に延びており、ソース配線３は列方向に延びている。本実施形態では、各ゲート配線２は、下部ゲート配線２Ｌと、上部ゲート配線２Ｕとを含む複層構造を有する。下部ゲート配線２Ｌと、上部ゲート配線２Ｕとは、後述する下部ゲート絶縁層１２および上部ゲート絶縁層１４を介して少なくとも部分的に重なっている。

【0037】

画素ＴＦＴ１０は、下部ゲート電極１１、下部ゲート絶縁層１２、酸化物半導体層１３、上部ゲート絶縁層１４、上部ゲート電極１５、ソース電極１６およびドレイン電極１７を有する。つまり、画素ＴＦＴ１０は、ダブルゲート構造を有する。

【0038】

下部ゲート電極１１は、基板１上に設けられている。下部ゲート電極１１は、対応する下部ゲート配線２Ｌに電気的に接続されている。図示している例では、下部ゲート配線２Ｌの一部（具体的には酸化物半導体層１３に対向する部分）が下部ゲート電極１１として機能する。つまり、下部ゲート電極１１と下部ゲート配線２Ｌとは、同層に形成されている。下部ゲート絶縁層１２は、下部ゲート電極１１を覆っている。

【0039】

酸化物半導体層１３は、下部ゲート絶縁層１２上に設けられている。酸化物半導体層１３は、下部ゲート絶縁層１２を介して下部ゲート電極１１に対向するチャネル領域１３ｃと、チャネル領域１３ｃの両側に位置するソースコンタクト領域１３ｓおよびドレインコンタクト領域１３ｄとを含む。

【0040】

上部ゲート絶縁層１４は、酸化物半導体層１３のチャネル領域１３ｃ上に設けられている。上部ゲート電極１５は、上部ゲート絶縁層１４上に設けられており、酸化物半導体層１３のチャネル領域１３ｃに上部ゲート絶縁層１４を介して対向する。上部ゲート電極１５は、対応する上部ゲート配線２Ｕに電気的に接続されている。図示している例では、上部ゲート配線２Ｕの一部（具体的には酸化物半導体層１３に対向する部分）が上部ゲート電極１５として機能する。つまり、上部ゲート電極１５と上部ゲート配線２Ｕとは、同層に形成されている。本実施形態では、下部ゲート電極１１と上部ゲート電極１５とは、互いに同じ電位を与えられる。

【0041】

上部ゲート電極１５および酸化物半導体層１３を覆うように、層間絶縁層６が設けられている。ソース電極１６およびドレイン電極１７は、層間絶縁層６上に設けられている。

【0042】

層間絶縁層６には、酸化物半導体層１３のソースコンタクト領域１３ｓの一部およびドレインコンタクト領域１３ｄの一部が露出するようにソースコンタクトホール６ａおよびドレインコンタクトホール６ｂが形成されている。ソース電極１６は、ソースコンタクトホール６ａにおいて、ソースコンタクト領域１３ｓに接しており、ソースコンタクト領域１３ｓに電気的に接続されている。ドレイン電極１７は、ドレインコンタクトホール６ｂにおいて、ドレインコンタクト領域１３ｄに接しており、ドレインコンタクト領域１３ｄに電気的に接続されている。

【0043】

ソース電極１６は、対応するソース配線３に電気的に接続されている。図示している例では、ソース配線３の一部（具体的には酸化物半導体層１３に対向する部分）がソース電極１６として機能する。つまり、ソース電極１６とソース配線３とは、同層に形成されている。

【0044】

画素ＴＦＴ１０を覆うように、平坦化層７が形成されている。平坦化層７は、例えば感光性樹脂材料から形成されている。平坦化層７上に、画素電極ＰＥが設けられている。画素電極ＰＥは、透明導電材料（例えばＩＴＯ）から形成されている。平坦化層７には、ドレイン電極１７の一部が露出するように画素コンタクトホール７ａが形成されている。画素電極ＰＥは、画素コンタクトホール７ａにおいて、ドレイン電極１７に接しており、ドレイン電極１７に電気的に接続されている。なお、ここでは図示していないが、画素電極ＰＥを覆うように配向膜が形成されている。

【0045】

本実施形態では、既に説明したように、各ゲート配線２は、下部ゲート電極１１に電気的に接続された下部ゲート配線２Ｌと、上部ゲート電極１５に電気的に接続された上部ゲート配線２Ｕとを含む複層構造を有する。各ゲート配線２は、それぞれが下部ゲート配線２Ｌと上部ゲート配線２Ｕとを電気的に接続する所定個数のコンタクト部ＣＰを有する。具体的には、ゲート配線２の本数をｍ（ｍは２以上の整数）、ソース配線３の本数をｎ（ｎは２以上の整数）とするとき、各ゲート配線２は、３個以上ｎ個未満のコンタクト部ＣＰを有する。つまり、１本のゲート配線２に着目すると、コンタクト部ＣＰの個数は、２よりも多く、ソース配線３の本数よりも少ない。

【0046】

図４に示している例では、各コンタクト部ＣＰにおいて、下部ゲート絶縁層１２および上部ゲート絶縁層１４にコンタクトホールＣＨが形成されており、このコンタクトホールＣＨにおいて下部ゲート配線２Ｌと上部ゲート配線２Ｕとが接することにより、下部ゲート配線２Ｌと上部ゲート配線２Ｕとが電気的に接続されている。

【0047】

１本のゲート配線２に着目すると、そのゲート配線２と、ｎ本のソース配線３とが交差する領域（以下では「交差領域」と呼ぶ）は、ｎ個存在している。各コンタクト部ＣＰは、ｎ個の交差領域のいずれかに位置している。既に説明したように、各ゲート配線２のコンタクト部ＣＰの個数は、ソース配線３の本数よりも少ない。そのため、各ゲート配線２について、すべての交差領域にコンタクト部ＣＰが設けられているわけではない。言い換えると、各ゲート配線２について、コンタクト部ＣＰは、ｎ個の交差領域のうちの一部の交差領域にのみ選択的に設けられている。図２および図４に示されている領域には、それぞれ２つの交差領域が存在している。左側の交差領域には、コンタクト部ＣＰが設けられているのに対し、右側の交差領域には、コンタクト部ＣＰは設けられていない。

【0048】

また、各ソース配線３に重なるコンタクト部ＣＰの個数は、ｍ未満である。つまり、１本のソース配線３に重なるコンタクト部ＣＰの個数は、ゲート配線２の本数よりも少ない。

【0049】

図５に、本実施形態におけるコンタクト部ＣＰの配置の例を示す。図５に示す例では、コンタクト部ＣＰは、９個の画素Ｐに１個の割合で設けられている。また、ａ番目（ａは任意の整数）のゲート配線２のコンタクト部ＣＰと、（ａ＋１）番目のゲート配線２のコンタクト部ＣＰとは、行方向における位置が１画素列分ずれている。なお、図５に示した配置例は、あくまでも一例であり、コンタクト部ＣＰの配置はこれに限定されるものではない。

【0050】

本実施形態のアクティブマトリクス基板１００では、上述した構成により、以下に説明するような効果が得られる。以下、本実施形態のアクティブマトリクス基板１００の効果を、図６に示す比較例１のアクティブマトリクス基板８００および図７に示す比較例２のアクティブマトリクス基板９００と比較して説明する。

【0051】

比較例１のアクティブマトリクス基板８００では、図６に示すように、各ゲート配線２の両端部にのみコンタクト部ＣＰが設けられている。つまり、各ゲート配線２は、コンタクト部ＣＰを２個有している。また、コンタクト部ＣＰは、ソース配線３に重なっていない。

【0052】

比較例２のアクティブマトリクス基板９００では、図７に示すように、すべての交差領域にコンタクト部ＣＰが設けられている。つまり、すべての画素に対応してコンタクト部ＣＰが設けられている。従って、ゲート配線２の本数をｍ、ソース配線３の本数をｎとすると、各ゲート配線２は、コンタクト部ＣＰをｎ個有しており、各ソース配線３に、ｍ個のコンタクト部ＣＰが重なっている。

【0053】

比較例１のアクティブマトリクス基板８００のように、コンタクト部ＣＰをゲート配線２の両端部にのみ配置すると、表示領域の中央部でゲート信号の遅延が生じてしまう。また、比較例２のアクティブマトリクス基板９００のように、コンタクト部ＣＰを各画素ごとに配置すると、ソース配線３の負荷容量が増加したり、画素の開口率が低下したりする。

【0054】

これに対し、本実施形態のアクティブマトリクス基板１００では、各ゲート配線２のコンタクト部ＣＰの個数が、ゲート配線２の両端部にのみコンタクト部ＣＰが設けられている場合に比べて多い（３以上である）ので、表示領域ＤＲの中央部におけるゲート信号の遅延が抑制される。ゲート信号の遅延を抑制する観点からは、各ゲート配線２のコンタクト部ＣＰの個数は、２０以上であることが好ましく、４０以上であることがより好ましい。

【0055】

既に述べたように、コンタクト部ＣＰは、開口率の低下の原因となる。そのため、高開口率が求められる用途（例えば高精細機種）では、本実施形態のように、交差領域（ゲート配線２とソース配線３とが交差する領域）にコンタクト部ＣＰが配置されることが好ましい。これにより、コンタクト部ＣＰに起因する開口率の低下が抑制される。ただし、コンタクト部ＣＰを交差領域に配置すると、ソース配線３とゲート配線２との重なり面積が増加してソース配線３の負荷容量が増加するおそれがある。

【0056】

本実施形態のアクティブマトリクス基板１００では、各ゲート配線２のコンタクト部ＣＰの個数、および、各ソース配線３に重なるコンタクト部ＣＰの個数が、各画素Ｐごとにコンタクト部ＣＰが設けられている場合に比べて少ない（それぞれｎ未満、ｍ未満である）ので、ソース配線３の負荷容量の増加や、画素Ｐの開口率の低下が抑制される。ソース配線３の負荷容量の増加を抑制する観点からは、各ソース配線３に重なるコンタクト部ＣＰの個数は、２０以下であることが好ましく、１０以下であることがより好ましい。また、ゲート配線２の本数との比較で言うと、各ソース配線３に重なるコンタクト部ＣＰの個数は、ゲート配線２の本数の１％以下であることが好ましく、０．１％以下であることがより好ましい。

【0057】

各ソース配線３に重なるコンタクト部ＣＰの個数は、互いに同じであることが好ましい。各ソース配線３に重なるコンタクト部ＣＰの個数が互いに同じであると、各ソース配線３の負荷容量が実質的に均等になるので、各ソース配線３の負荷容量のばらつきに起因する表示ムラの発生が抑制される。

【0058】

ここで、各ゲート配線２が有するコンタクト部ＣＰの個数をｐ、各ソース配線３に重なるコンタクト部ＣＰの個数をｑとし、ゲート配線２の本数ｍおよびソース配線３の本数ｎの最大公約数をＧＣＤとする。このとき、ｐ＝ｑ／ＧＣＤおよびｑ＝ｐ／ＧＣＤの関係が満足される（すなわち、ｐがｑをＧＣＤで除した数であり、ｑがｐをＧＣＤで除した数である）ように、ｐおよびｑを設定することにより、各ソース配線３に重なるコンタクト部ＣＰの個数を互いに同じにすることができる。

【0059】

例えば、ゲート配線２の本数ｍが２４００、ソース配線３の本数ｎが１１５２０である場合、これらの最大公約数ＧＣＤは４８０である。そのため、各ゲート配線２が有するコンタクト部ＣＰの個数ｐを２４（＝１１５２０／４８０）、各ソース配線３に重なるコンタクト部ＣＰの個数ｑを５（＝２４００／４８０）に設定すればよい。

【0060】

ここで、図８Ａから図８Ｋを参照しながら、本実施形態のアクティブマトリクス基板１００の製造方法の例を説明する。図８Ａから図８Ｋは、アクティブマトリクス基板１００の製造工程を示す工程断面図である。図８Ａから図８Ｋのそれぞれにおいて、左側には図３に対応する断面が示されており、右側には図４に対応する断面が示されている。

【0061】

まず、図８Ａに示すように、基板１上に、下部ゲート電極１１および下部ゲート配線２Ｌを形成する。例えば、スパッタ法により導電膜を堆積した後、フォトリソグラフィプロセスにより導電膜をパターニングすることによって、下部ゲート電極１１および下部ゲート配線２Ｌを形成することができる。

【0062】

基板１としては、例えば、ガラス基板、シリコン基板、耐熱性を有するプラスチック基板（樹脂基板）などを用いることができる。下部ゲート電極１１および下部ゲート配線２Ｌを形成するための導電膜（下部ゲートメタル膜）としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。ここでは、下部ゲートメタル膜として、窒化タンタル（ＴａＮ）膜およびＷ膜をこの順で積層した膜を用いる。下部ゲートメタル膜の厚さは、例えば１００ｎｍ以上５００ｎｍ以下である。

【0063】

次に、図８Ｂに示すように、下部ゲート電極１１および下部ゲート配線２Ｌを覆う下部ゲート絶縁層１２を形成する。例えばＣＶＤ法により、下部ゲート絶縁層１２を形成することができる。下部ゲート絶縁層１２としては、酸化シリコン（ＳｉＯ_２）層、窒化シリコン（ＳｉＮｘ）層、酸化窒化シリコン（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化シリコン（ＳｉＮｘＯｙ；ｘ＞ｙ）層等を適宜用いることができる。下部ゲート絶縁層１２は、積層構造を有していてもよい。例えば、基板１側に下層として、基板１からの不純物等の拡散防止のためのＳｉＮｘ層を形成し、その上に上層として、絶縁性を確保するためのＳｉＯ_２層を形成してもよい。下部ゲート絶縁層１２の厚さは、例えば１５０ｎｍ以上４００ｎｍ以下である。

【0064】

続いて、図８Ｃに示すように、下部ゲート絶縁層１２上に、酸化物半導体層１３を形成する。例えば、スパッタ法により酸化物半導体膜を堆積した後、フォトリソグラフィプロセスにより酸化物半導体膜をパターニングすることによって、島状の酸化物半導体層１３を形成することができる。酸化物半導体層１３は、下部ゲート絶縁層１２を介して下部ゲート電極１１に対向するように形成される。ここでは、酸化物半導体層１３として、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１の組成比を有するＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体層を形成する。酸化物半導体層１３の厚さは、例えば１０ｎｍ以上６０ｎｍ以下である。

【0065】

次に、図８Ｄに示すように、酸化物半導体層１３を覆うように上部ゲート絶縁層１４を堆積する。上部ゲート絶縁層１４の堆積は、例えばＣＶＤ法により行われる。その後、酸化物半導体層１３の酸化処理（例えばベークや過酸化処理）を行う。上部ゲート絶縁層１４として、例えば、下部ゲート絶縁層１２と同様の（下部ゲート絶縁層１２として例示した）絶縁層を用いることができる。ここでは、上部ゲート絶縁層１４として、酸化シリコン（ＳｉＯ_２）層を形成する。上部ゲート絶縁層１４として、酸化シリコン層などの酸化物層を用いると、酸化物半導体層１３のチャネル領域１３ｃに生じた酸素欠損を酸化物層によって低減できるので、チャネル領域の低抵抗化を抑制できる。上部ゲート絶縁層１４の厚さは、例えば５０ｎｍ以上１５０ｎｍ以下である。

【0066】

続いて、図８Ｅに示すように、下部ゲート絶縁層１２および上部ゲート絶縁層１４に、下部ゲート配線２Ｌの一部が露出するようにコンタクトホールＣＨを形成する。コンタクトホールＣＨは、例えば、フォトリソグラフィプロセスで下部ゲート絶縁層１２および上部ゲート絶縁層１４をパターニングすることにより形成することができる。

【0067】

次に、図８Ｆに示すように、上部ゲート絶縁層１４上に、上部ゲート電極１５および上部ゲート配線２Ｕを形成する。例えば、スパッタ法により導電膜（上部ゲートメタル膜）を堆積した後、フォトリソグラフィプロセスにより上部ゲートメタル膜をパターニングすることによって、上部ゲート電極１５および上部ゲート配線２Ｕを形成することができる。その後、上部ゲート絶縁層１４のパターニングを行う。なお、上部ゲートメタル膜と一括して上部ゲート絶縁層１４をパターニングすることもできる。上部ゲートメタル膜としては、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、銅（Ｃｕ）等の金属又はその合金、若しくはその金属窒化物を含む膜を用いることができる。ここでは、上部ゲートメタル膜として、Ｔｉ膜、Ａｌ膜およびＴｉ膜をこの順で積層した膜を用いる。上部ゲートメタル膜の厚さは、例えば１００ｎｍ以上４００ｎｍ以下である。

【0068】

この後、上部ゲート絶縁層１４および上部ゲート電極１５をマスクとして、酸化物半導体層１３の低抵抗化処理を行ってもよい。低抵抗化処理として、例えばプラズマ処理を用いることができる。低抵抗化処理により、酸化物半導体層１３のうち上部ゲート絶縁層１４および上部ゲート電極１５に重ならない領域（ソースコンタクト領域１３ｓおよびドレインコンタクト領域１３ｄとなる領域）は、酸化物半導体層１３のうち上部ゲート絶縁層１４および上部ゲート電極１５に重なる領域（チャネル領域１３ｃとなる領域）よりも比抵抗の低い低抵抗領域となる。低抵抗領域は、導電体領域（例えばシート抵抗：２００Ω／□以下）であってもよい。なお、プラズマ処理は、上部ゲート絶縁層１４をパターニングせずに上部ゲート電極１５をマスクとして行ってもよい。その場合、上部ゲート絶縁層１４のフォトリソグラフィプロセスを省略することができるので、製造プロセスの短縮を行うことが可能である。また、低抵抗化処理の方法はプラズマ処理に限定されない。例えば、酸化物半導体層１３の露出領域を、酸化物半導体を還元し得る還元性の絶縁膜に接触させることで低抵抗化することも可能である。あるいは、酸化物半導体層１３への例えばイオンドーピングなどによるイオン注入処理によっても低抵抗化することができる。この場合も上部ゲート絶縁層１４越しにイオン注入処理をすることができるので、プロセス短縮を行うことが可能である。

【0069】

続いて、図８Ｇに示すように、酸化物半導体層１３、上部ゲート電極１５および上部ゲート配線２Ｕを覆う層間絶縁層６を形成する。例えばＣＶＤ法により、層間絶縁層６を形成することができる。層間絶縁層６として、酸化シリコン（ＳｉＯ_２）層、窒化シリコン（ＳｉＮｘ）層、酸化窒化シリコン（ＳｉＯｘＮｙ；ｘ＞ｙ）層、窒化酸化シリコン（ＳｉＮｘＯｙ；ｘ＞ｙ）層等の無機絶縁層を単層で、または積層させて用いることができる。層間絶縁層６の厚さは例えば２００ｎｍ以上７００ｎｍ以下である。ここでは、層間絶縁層６として、酸化シリコン層を用いる。

【0070】

次に、図８Ｈに示すように、層間絶縁層６に、酸化物半導体層１３のソースコンタクト領域１３ｓの一部およびドレインコンタクト領域１３ｄの一部が露出するように、ソースコンタクトホール６ａおよびドレインコンタクトホール６ｂを形成する。ソースコンタクトホール６ａおよびドレインコンタクトホール６ｂは、例えば、フォトリソグラフィプロセスで層間絶縁層６をパターニングすることにより形成することができる。

【0071】

続いて、図８Ｉに示すように、層間絶縁層６上に、ソース電極１６、ドレイン電極１７およびソース配線３を形成する。例えば、スパッタ法により導電膜を堆積した後、フォトリソグラフィプロセスにより導電膜をパターニングすることによって、ソース電極１６、ドレイン電極１７およびソース配線３を形成することができる。ソース電極１６、ドレイン電極１７およびソース配線３を形成するための導電膜（ソースメタル膜）としては、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、銅（Ｃｕ）、クロム（Ｃｒ）、チタン（Ｔｉ）等の金属又はその合金、若しくはその金属窒化物を含む膜を適宜用いることができる。また、これら複数の膜を積層した積層膜を用いてもよい。ここでは、ソースメタル膜として、Ｔｉ膜、Ａｌ膜およびＴｉ膜をこの順で積層した膜を用いる。ソースメタル膜の厚さは、例えば２００ｎｍ以上７００ｎｍ以下である。

【0072】

次に、図８Ｊに示すように、画素ＴＦＴ１０を覆う平坦化層７を形成する。例えば、感光性樹脂材料を塗布し、露光および現像を行うことにより、ドレイン電極１７の一部が露出するように画素コンタクトホール７ａが形成された平坦化層７が得られる。感光性樹脂材料として、例えば、感光性アクリル樹脂を用いることができる。平坦化層７の厚さは、例えば２．０μｍ～３．０μｍ程度である。

【0073】

続いて、図８Ｋに示すように、平坦化層７上に画素電極ＰＥを形成する。例えば、スパッタ法により透明導電膜を堆積した後、フォトリソグラフィプロセスにより透明導電膜をパターニングすることによって、画素電極ＰＥを形成することができる。画素電極ＰＥを形成するための透明導電材料としては、例えば、インジウム錫酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）を用いることができる。ここでは、インジウム亜鉛酸化物を用いる。画素電極ＰＥの厚さは、例えば３０ｎｍ以上１００ｎｍ以下である。このようにして、アクティブマトリクス基板１００が得られる。

【0074】

［実施形態２］
図９を参照しながら、本実施形態におけるアクティブマトリクス基板２００を説明する。図９は、アクティブマトリクス基板２００を模式的に示す平面図である。以下では、アクティブマトリクス基板２００が、実施形態１のアクティブマトリクス基板１００と異なる点を中心に説明を行う。

【0075】

アクティブマトリクス基板２００は、厳密な矩形状ではない。図示している例では、アクティブマトリクス基板２００は、右上および左上の角部が丸く切り欠かれた矩形状である。本願明細書では、厳密な矩形状ではない基板を「異形基板」と呼ぶ。

【0076】

このように、アクティブマトリクス基板２００は、異形基板である。そのため、複数本のゲート配線２は、他のゲート配線２よりも短いゲート配線２を含んでいる。以下では、相対的に長いゲート配線２Ａを「第１ゲート配線」と呼び、相対的に短い（つまり第１ゲート配線２Ａよりも短い）ゲート配線２Ｂを「第２ゲート配線」と呼ぶ。図９に示す例では、アクティブマトリクス基板２００の上端近傍に第２ゲート配線２Ｂが存在している。

【0077】

また、複数本のソース配線３は、他のソース配線３よりも短いソース配線３を含んでいる。以下では、相対的に長いソース配線３Ａを「第１ソース配線」と呼び、相対的に短い（つまり第１ソース配線３Ａよりも短い）ソース配線３Ｂを「第２ソース配線」と呼ぶ。図９に示す例では、アクティブマトリクス基板２００の左端近傍および右端近傍に第２ソース配線３Ｂが存在している。

【0078】

本実施形態では、各第２ソース配線３Ｂに重なる少なくとも１個のコンタクト部ＣＰは、各第１ソース配線３Ａに重なる少なくとも１個のコンタクト部ＣＰのそれぞれの面積よりも大きな面積を有するコンタクト部ＣＰ_Ｌを含んでいる。

【0079】

異形基板であるアクティブマトリクス基板２００では、第２ソース配線３Ｂが第１ソース配線３Ａよりも短いので、第２ソース配線３Ｂに重なるコンタクト部ＣＰの個数が、第１ソース配線３Ａに重なるコンタクト部ＣＰの個数よりも少なくなることがある。本実施形態のように、第２ソース配線３Ｂに重なるコンタクト部ＣＰが上述したようなコンタクト部ＣＰ_Ｌを含んでいることにより、第２ソース配線３Ｂの負荷容量の大きさを第１ソース配線３Ａの負荷容量の大きさに近付ける（例えば実質的に同じにする）ことができるので、各ソース配線３の負荷容量のばらつきに起因する表示ムラの発生を抑制することができる。

【0080】

［酸化物半導体について］
酸化物半導体層１３に含まれる酸化物半導体は、アモルファス酸化物半導体であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、ｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。

【0081】

酸化物半導体層１３は、２層以上の積層構造を有していてもよい。積層構造を有する酸化物半導体層１３は、アモルファス酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよいし、結晶構造の異なる複数の結晶質酸化物半導体層を含んでいてもよい。また、積層構造を有する酸化物半導体層１３は、複数のアモルファス酸化物半導体層を含んでいてもよい。酸化物半導体層１３が積層構造を有する場合、各層のエネルギーギャップは、互いに異なり得る。

【0082】

アモルファス酸化物半導体および上記の各結晶質酸化物半導体の材料、構造、成膜方法、積層構造を有する酸化物半導体層の構成などは、例えば特開２０１４－００７３９９号公報に記載されている。参考のために、特開２０１４－００７３９９号公報の開示内容の全てを本明細書に援用する。

【0083】

酸化物半導体層１３は、例えば、Ｉｎ、ＧａおよびＺｎのうち少なくとも１種の金属元素を含んでもよい。上述した実施形態では、酸化物半導体層１３は、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば酸化インジウムガリウム亜鉛）を含む。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）の三元系酸化物であって、Ｉｎ、ＧａおよびＺｎの割合（組成比）は特に限定されず、例えばＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。このような酸化物半導体層１３は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体を含む酸化物半導体膜から形成され得る。

【0084】

Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。

【0085】

なお、結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体の結晶構造は、例えば、上述した特開２０１４－００７３９９号公報、特開２０１２－１３４４７５号公報、特開２０１４－２０９７２７号公報などに開示されている。参考のために、特開２０１２－１３４４７５号公報および特開２０１４－２０９７２７号公報の開示内容の全てを本明細書に援用する。Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体層を有するＴＦＴは、高い移動度（ａ－ＳｉＴＦＴに比べ２０倍超）および低いリーク電流（ａ－ＳｉＴＦＴに比べ１００分の１未満）を有しているので、駆動ＴＦＴ（例えば、複数の画素を含む表示領域の周辺に、表示領域と同じ基板上に設けられる駆動回路に含まれるＴＦＴ）および画素ＴＦＴ（画素に設けられるＴＦＴ）として好適に用いられる。

【0086】

酸化物半導体層１３は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の代わりに、他の酸化物半導体を含んでいてもよい。例えばＩｎ－Ｓｎ－Ｚｎ－Ｏ系半導体（例えばＩｎ２Ｏ３－ＳｎＯ２－ＺｎＯ；ＩｎＳｎＺｎＯ）を含んでもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体は、Ｉｎ（インジウム）、Ｓｎ（スズ）およびＺｎ（亜鉛）の三元系酸化物である。あるいは、酸化物半導体層１１は、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体などを含んでいてもよい。

【0087】

［液晶表示装置］
本発明の実施形態によるアクティブマトリクス基板１００および２００は、液晶表示装置に好適に用いることができる。液晶表示装置の例を図１０に示す。

【0088】

図１０に示す液晶表示装置１０００は、アクティブマトリクス基板１００（またはアクティブマトリクス基板２００）と、アクティブマトリクス基板１００に対向するように設けられた対向基板６００と、アクティブマトリクス基板１００と対向基板６００との間に設けられた液晶層３０とを備える。アクティブマトリクス基板１００および対向基板６００の液晶層３０側の最表面には、それぞれ配向膜３１、３２が設けられている。対向基板６００は、典型的には、カラーフィルタ層およびブラックマトリクス（いずれも不図示）を有する。

【0089】

液晶層３０の厚さ（セルギャップ）は、対向基板６００の液晶層３０側に設けられる柱状スペーサ（不図示）によって規定される。

【0090】

液晶表示装置１０００の表示モードは、公知の種々の表示モードであり得る。具体的には、表示モードは、ＴＮ（Twisted Nematic）モードやＶＡ（Vertical Alignment）モードのような縦電界モードであってもよいし、ＦＦＳ（Fringe Field Switching）モードのような横電界モードであってもよい。縦電界モードでは、共通電極ＣＥが対向基板６００に設けられるのに対し、横電界モードでは、共通電極ＣＥがアクティブマトリクス基板１００に設けられる。

【産業上の利用可能性】

【0091】

本発明の実施形態によると、ダブルゲート構造の酸化物半導体ＴＦＴを備えたアクティブマトリクス基板において、下部ゲート電極と上部ゲート電極とを電気的に接続するコンタクト部の好適な配置を実現することができる。本発明の実施形態は、種々の表示装置用のアクティブマトリクス基板に用いることができ、例えば、高精細な液晶表示装置用のアクティブマトリクス基板に好適に用いることができる。

【符号の説明】

【0092】

１ 基板
２ ゲート配線
２Ｌ 下部ゲート配線
２Ｕ 上部ゲート配線
３ ソース配線
４Ａ、４Ｂ ゲートドライバ
５ ソースドライバ
６ 層間絶縁層
６ａ ソースコンタクトホール
６ｂ ドレインコンタクトホール
７ 平坦化層
７ａ 画素コンタクトホール
１０ 薄膜トランジスタ（画素ＴＦＴ）
１１ 下部ゲート電極
１２ 下部ゲート絶縁層
１３ 酸化物半導体層
１３ｃ チャネル領域
１３ｓ ソースコンタクト領域
１３ｄ ドレインコンタクト領域
１４ 上部ゲート絶縁層
１５ 上部ゲート電極
１６ ソース電極
１７ ドレイン電極
３０ 液晶層
３１、３２ 配向膜
１００、２００ アクティブマトリクス基板
６００ 対向基板
ＤＲ 表示領域
ＦＲ 非表示領域（額縁領域）
Ｐ 画素領域
ＰＥ 画素電極
ＣＥ 共通電極
ＣＰ コンタクト部
ＣＨ コンタクトホール

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図8C】

【図8D】

【図8E】

【図8F】

【図8G】

【図8H】

【図8I】

【図8J】

【図8K】

【図9】

【図10】