特開 2024-121092 回路装置、発振器及び発振器の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024121092

(43)【公開日】2024-09-06

(54)【発明の名称】回路装置、発振器及び発振器の製造方法

(51)【国際特許分類】

   H03B 5/32 20060101AFI20240830BHJP

【ＦＩ】

H03B5/32 C

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023027991

(22)【出願日】2023-02-27

(71)【出願人】

【識別番号】000002369

【氏名又は名称】セイコーエプソン株式会社

(74)【代理人】

【識別番号】100104710

【弁理士】

【氏名又は名称】竹腰 昇

(74)【代理人】

【識別番号】100090479

【弁理士】

【氏名又は名称】井上 一

(74)【代理人】

【識別番号】100124682

【弁理士】

【氏名又は名称】黒田 泰

(74)【代理人】

【識別番号】100166523

【弁理士】

【氏名又は名称】西河 宏晃

(72)【発明者】

【氏名】山本 壮洋

【テーマコード（参考）】

5J079

【Ｆターム（参考）】

5J079AA04

5J079BA37

5J079BA38

5J079BA53

5J079FA02

5J079FA04

5J079FA14

5J079FA22

5J079FB03

5J079FB39

(57)【要約】

【課題】デューティー調整に伴うクロック信号のノイズ特性悪化を抑制できる回路装置等を提供すること。
【解決手段】回路装置１００は、クロック信号ＣＫを生成するクロック信号生成回路１１０と、クロック信号ＣＫに基づく出力クロック信号ＣＫＱを出力する出力回路１４０と、出力クロック信号ＣＫＱを出力するクロック端子ＴＣＫと、を含む。また回路装置１００は、テスト端子ＴＶＴと、デューティー調整値ＡＪを記憶する記憶回路１６０と、クロック信号ＣＫのデューティーをデューティー調整値ＡＪに基づいて調整するデューティー調整回路１５０と、を含む。出力回路１４０は、第１状態のときに、クロック信号ＣＫの正転信号に基づく第１直流電圧をテスト端子ＴＶＴに出力する。また出力回路１４０は、第２状態のときに、クロック信号ＣＫの反転信号に基づく第２直流電圧をテスト端子ＴＶＴに出力する。
【選択図】図１

【特許請求の範囲】

【請求項1】

クロック信号を生成するクロック信号生成回路と、
前記クロック信号に基づく出力クロック信号を出力する出力回路と、
前記出力クロック信号を出力するクロック端子と、
テスト端子と、
デューティー調整値を記憶する記憶回路と、
前記クロック信号のデューティーを前記デューティー調整値に基づいて調整するデューティー調整回路と、
を含み、
前記出力回路は、
第１状態のときに、前記クロック信号の正転信号に基づく第１直流電圧を前記テスト端子に出力し、
第２状態のときに、前記クロック信号の反転信号に基づく第２直流電圧を前記テスト端子に出力することを特徴とする回路装置。

【請求項2】

請求項１に記載された回路装置において、
前記出力回路は、
前記第１状態のとき、前記クロック信号の正転信号を出力し、前記第２状態のとき、前記クロック信号の反転信号を出力する切り替え回路と、
前記切り替え回路の出力信号をバッファーリングして前記クロック端子に出力するバッファー回路と、
前記バッファー回路の出力ノードと前記テスト端子との間に直列に設けられた抵抗及びスイッチと、
を含むことを特徴とする回路装置。

【請求項3】

請求項２に記載された回路装置において、
前記切り替え回路は、信号経路内に並列に設けられたトランスファーゲート及びクロックドインバーターを含み、
前記第１状態のとき、前記トランスファーゲートがオンであり、前記第２状態のとき、前記クロックドインバーターが出力状態であることを特徴とする回路装置。

【請求項4】

請求項２に記載された回路装置において、
前記切り替え回路は、
第１クロックドインバーターを有し、前記切り替え回路の入力ノードと出力ノードとの間に設けられ、前記第１クロックドインバーターが出力状態のとき前記クロック信号の正転信号を出力する正転回路と、
前記正転回路に並列に設けられる第２クロックドインバーターと、
を含み、
前記第１状態のとき、前記第１クロックドインバーターが出力状態であり、前記第２状態のとき、前記第２クロックドインバーターが出力状態であることを特徴とする回路装置。

【請求項5】

請求項１に記載された回路装置において、
前記出力回路は、
前記クロック信号が入力されるボルテージフォロア接続の第１アンプ回路と、
前記第１アンプ回路の出力信号を反転する第２アンプ回路と、
前記第１アンプ回路の出力ノードと前記テスト端子との間に設けられる第１ローパスフィルター及び第１スイッチと、
前記第２アンプ回路の出力ノードと前記テスト端子との間に設けられる第２ローパスフィルター及び第２スイッチと、
を含み、
前記第１状態のとき、前記第１スイッチがオンであり、前記第２状態のとき、前記第２スイッチがオンであることを特徴とする回路装置。

【請求項6】

請求項５に記載された回路装置において、
前記第１アンプ回路は、非反転入力端子に前記クロック信号が入力され、反転入力端子と出力端子が接続される第１演算増幅器を含み、
前記第２アンプ回路は、
非反転入力端子に基準電圧が入力される第２演算増幅器と、
前記第１演算増幅器の出力端子と前記第２演算増幅器の反転入力端子との間に設けられる第１抵抗と、
前記第２演算増幅器の反転入力端子と前記第２演算増幅器の出力端子との間に設けられる第２抵抗と、
を含むことを特徴とする回路装置。

【請求項7】

請求項１に記載された回路装置において、
前記第１状態と前記第２状態を切り替える状態設定信号を記憶するレジスターと、
前記状態設定信号を外部から受信し、受信した前記状態設定信号を前記レジスターに書き込むインターフェース回路と、
を含むことを特徴とする回路装置。

【請求項8】

請求項１乃至７のいずれか一項に記載された回路装置において、
前記クロック信号生成回路は、
発振信号を生成する発振回路と、
前記発振信号を波形整形することで前記クロック信号を出力する波形整形回路と、
を含み、
前記デューティー調整回路は、前記波形整形回路に入力される前記発振信号のバイアス電圧を、前記デューティー調整値に基づいて設定することを特徴とする回路装置。

【請求項9】

請求項１乃至７のいずれか一項に記載された回路装置と、
前記クロック信号を生成するための振動子と、
を含むことを特徴とする発振器。

【請求項10】

回路装置を含む発振器の製造方法であって、
前記回路装置は、
クロック信号を生成するクロック信号生成回路と、
前記クロック信号に基づく出力クロック信号を出力する出力回路と、
前記出力クロック信号を出力するクロック端子と、
テスト端子と、
デューティー調整値を記憶する記憶回路と、
前記クロック信号のデューティーを前記デューティー調整値に基づいて調整するデューティー調整回路と、
を含み、
前記回路装置を、前記出力回路が前記クロック信号の正転信号に基づく第１直流電圧を前記テスト端子に出力する第１状態に設定し、
前記第１直流電圧を測定し、
前記回路装置を、前記出力回路が前記クロック信号の反転信号に基づく第２直流電圧を前記テスト端子に出力する第２状態に設定し、
前記第２直流電圧を測定し、
前記第１直流電圧と前記第２直流電圧の差分値に基づいて、前記デューティー調整値を設定し、設定した前記デューティー調整値を前記記憶回路に書き込むことを特徴とする発振器の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、回路装置、発振器及び発振器の製造方法等に関する。

【背景技術】

【0002】

特許文献１には、ローパスフィルターと第１インバーターと第２インバーターと第１抵抗と第２抵抗とキャパシターと演算増幅器と第３抵抗とを有するクロックデューティー補償回路が開示されている。ローパスフィルターが入力クロック信号をなめらかにし、その信号を第１インバーターが反転し、その信号を第１抵抗とキャパシターが積分し、その第１ＤＣレベルが演算増幅器の非反転入力へ供給される。第２インバーターが第１インバーターの出力信号を反転し、その信号を第２抵抗とキャパシターが積分し、その第２ＤＣレベルが演算増幅器の反転入力へ供給される。演算増幅器は、第１ＤＣレベルと第２ＤＣレベルの差分値を第３抵抗を介してローパスフィルターの出力信号に加えることでバイアス補正する。そのバイアス補正されたローパスフィルターの出力信号が第１インバーターへ供給される。差分値がゼロになるようにバイアス補正されることで、クロックデューティーが補償される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平０５－２５２００７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

特許文献１においては、クロックデューティー補償回路が常時動作し、演算増幅器が第１インバーターの入力ノードにフィードバックを行っている。このためノイズの回り込みが発生し、クロック信号のノイズ特性が悪化してしまう。

【課題を解決するための手段】

【0005】

本開示の一態様は、クロック信号を生成するクロック信号生成回路と、前記クロック信号に基づく出力クロック信号を出力する出力回路と、前記出力クロック信号を出力するクロック端子と、テスト端子と、デューティー調整値を記憶する記憶回路と、前記クロック信号のデューティーを前記デューティー調整値に基づいて調整するデューティー調整回路と、を含み、前記出力回路は、第１状態のときに、前記クロック信号の正転信号に基づく第１直流電圧を前記テスト端子に出力し、第２状態のときに、前記クロック信号の反転信号に基づく第２直流電圧を前記テスト端子に出力する回路装置に関係する。

【0006】

また本開示の他の態様は、上記の回路装置と、前記クロック信号を生成するための振動子と、を含む発振器に関係する。

【0007】

また本開示の更に他の態様は、回路装置を含む発振器の製造方法であって、前記回路装置は、クロック信号を生成するクロック信号生成回路と、前記クロック信号に基づく出力クロック信号を出力する出力回路と、前記出力クロック信号を出力するクロック端子と、テスト端子と、デューティー調整値を記憶する記憶回路と、前記クロック信号のデューティーを前記デューティー調整値に基づいて調整するデューティー調整回路と、を含み、前記回路装置を、前記出力回路が前記クロック信号の正転信号に基づく第１直流電圧を前記テスト端子に出力する第１状態に設定し、前記第１直流電圧を測定し、前記回路装置を、前記出力回路が前記クロック信号の反転信号に基づく第２直流電圧を前記テスト端子に出力する第２状態に設定し、前記第２直流電圧を測定し、前記第１直流電圧と前記第２直流電圧の差分値に基づいて、前記デューティー調整値を設定し、設定した前記デューティー調整値を前記記憶回路に書き込む発振器の製造方法に関係する。

【図面の簡単な説明】

【0008】

【図1】回路装置の第１構成例。

【図2】回路装置の第２構成例、及びテスト時の接続構成例。

【図3】デューティー調整のフローチャート例。

【図4】デューティー調整の手法を説明する図。

【図5】デューティー調整の手法を説明する図。

【図6】クロック信号が平滑化された直流電圧そのものを用いてデューティー調整する場合における、デューティー誤差を説明する図。

【図7】本実施形態におけるデューティー誤差を説明する図。

【図8】発振回路、波形整形回路及びデューティー調整回路の詳細構成例。

【図9】出力回路の第１詳細構成例。

【図10】出力回路の第１詳細構成例の動作説明図。

【図11】出力回路の第２詳細構成例。

【図12】出力回路の第２詳細構成例の動作説明図。

【図13】出力回路の第３詳細構成例。

【図14】出力回路の第３詳細構成例の動作説明図。

【図15】波形がなまったクロック信号のデューティーと高調波歪みの関係を示す図。

【図16】本実施形態におけるクロック信号のデューティーと高調波歪みの関係を示す図。

【図17】本実施形態の回路装置を含む発振器の構成例。

【発明を実施するための形態】

【0009】

以下、本開示の好適な実施形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された内容を不当に限定するものではなく、本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

【0010】

１．回路装置
図１は、回路装置の第１構成例である。回路装置１００は、クロック信号生成回路１１０と出力回路１４０とデューティー調整回路１５０と記憶回路１６０とクロック端子ＴＣＫとテスト端子ＴＶＴと抵抗ＲＡとを含む。回路装置１００は、例えば複数の回路素子が半導体基板上に集積された集積回路装置である。

【0011】

クロック信号生成回路１１０は、周期的な矩形パルス信号であるクロック信号ＣＫを、生成する。クロック信号生成回路１１０は、発振回路１２０と波形整形回路１３０とを含む。但し、クロック信号生成回路１１０が発振回路１２０を含まず、回路装置１００の外部から発振信号ＯＳＣが入力されてもよい。

【0012】

発振回路１２０は、発振信号ＯＳＣを生成する。発振信号ＯＳＣは正弦波信号であるが、これに限らず、正弦波が歪んだ信号、或いは正弦波信号の上下がクリップされた信号等であってもよい。発振回路１２０の構成は種々想定される。例えば、回路装置１００の外部に振動子が設けられ、発振回路１２０が振動子を駆動することで発振信号ＯＳＣを生成してもよい。或いは、発振回路１２０は、インダクター及びキャパシターによる共振回路と、共振回路を駆動することで発振信号ＯＳＣを生成する駆動回路と、を含んでもよい。このとき、共振回路の一部又は全部が回路装置１００の外部に設けられてもよい。

【0013】

波形整形回路１３０は、発振信号ＯＳＣを波形整形することでクロック信号ＣＫを出力する。即ち、波形整形回路１３０は、正弦波信号等である発振信号ＯＳＣを、矩形パルス信号であるクロック信号ＣＫに整形する。波形整形回路１３０は、例えば直列接続された１段又は複数段のインバーターである。なお、本実施形態において回路要素間の接続は電気的な接続である。電気的な接続とは、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は受動素子又は能動素子等を介した接続であってもよい。

【0014】

記憶回路１６０は、デューティー調整値ＡＪを記憶する。記憶回路１６０は、不揮発性メモリー、揮発性メモリー又はレジスター等である。不揮発性メモリーは、例えばＯＴＰメモリー或いはＥＥＰＲＯＭである。揮発性メモリーは、例えばＳＲＡＭ或いはＤＲＡＭである。

【0015】

デューティー調整回路１５０は、デューティー調整値ＡＪに基づいてクロック信号ＣＫのデューティーを調整する。デューティーとは、クロック信号の１周期に対するハイレベル期間の比である。デューティー調整値ＡＪはバイアス電圧ＶＢＳの電圧値を制御するデータである。デューティー調整回路１５０は、抵抗ＲＡを介してバイアス電圧ＶＢＳを波形整形回路１３０の入力ノードに設定することで、発振信号ＯＳＣのバイアス電圧を設定する。発振回路１２０は、キャパシター等のＡＣカップリングにより発振信号のＡＣ成分を出力する。そのＡＣ成分に対してバイアス電圧ＶＢＳが設定された信号が、発振信号ＯＳＣとして波形整形回路１３０へ入力される。バイアス電圧ＶＢＳが変化するとクロック信号ＣＫのデューティーが変化するので、デューティー調整値ＡＪによってクロック信号ＣＫのデューティーが設定されることになる。

【0016】

出力回路１４０は、クロック信号ＣＫをバッファーリングし、そのバッファーリング後の信号を出力クロック信号ＣＫＱとしてクロック端子ＴＣＫへ出力する。クロック端子ＴＣＫには、出力クロック信号ＣＫＱを用いる様々な外部回路が接続されてよい。また、回路装置１００は、検査工程等のテスト時においてテストモードに設定される。このとき、出力回路１４０は、クロック信号ＣＫに基づく直流電圧ＶＴＥＳＴをテスト端子ＴＶＴへ出力する。出力回路１４０は、クロック信号ＣＫの正転信号に基づく第１直流電圧を直流電圧ＶＴＥＳＴとして出力する第１状態と、クロック信号ＣＫの反転信号に基づく第２直流電圧を直流電圧ＶＴＥＳＴとして出力する第２状態と、を有する。第１直流電圧は、クロック信号ＣＫの正転信号が平滑化された信号であり、第２直流電圧は、クロック信号ＣＫの反転信号が平滑化された信号である。平滑化回路は、出力回路１４０に含まれてもよいし、その一部が回路装置１００の外部に設けられてもよい。

【0017】

検査装置等の外部装置は、第１直流電圧と第２直流電圧の差分値が最小となるようにデューティー調整値ＡＪを決定することで、デューティー５０％の出力クロック信号ＣＫＱが得られるデューティー調整値ＡＪを決定する。回路装置１００は、製品に組み込まれて使用されるとき等の通常動作時において通常動作モードに設定される。このとき、デューティー調整回路１５０は、テストで決定されたデューティー調整値ＡＪを用いる。これにより、デューティー５０％の出力クロック信号ＣＫＱが出力される。

【0018】

図２は、回路装置の第２構成例、及びテスト時の接続構成例である。以下、図１と同様な構成要素には図１と同一の符号を付し、その構成要素についての説明を適宜に省略する。回路装置１００は、インターフェース回路１７０を含む。また、記憶回路１６０は、レジスター１６１と不揮発性メモリー１６２とを含む。

【0019】

検査装置３００は、回路装置１００又は回路装置１００を含む発振器の検査工程においてテスト端子ＴＶＴに接続される。インターフェース回路１７０は、検査装置３００と回路装置１００の間の通信を行う。デューティー調整時においては、インターフェース回路１７０は、第１状態と第２状態を切り替える状態設定信号ＣＴＬ、及びデューティー調整値ＡＪを検査装置３００から受信し、その状態設定信号ＣＴＬ及びデューティー調整値ＡＪをレジスター１６１に書き込む。また、最終的なデューティー調整値ＡＪが決定された後、インターフェース回路１７０は、決定されたデューティー調整値ＡＪを検査装置３００から受信し、そのデューティー調整値ＡＪを不揮発性メモリー１６２に書き込む。インターフェース回路１７０は、様々なデジタル通信インターフェース回路であってよいが、一例としては、ＳＰＩ方式又はＩ２Ｃ方式等のシリアル通信インターフェース回路である。

【0020】

デューティー調整回路１５０は、レジスター１６１に記憶されるデューティー調整値ＡＪを用いる。デューティー調整時においては、検査装置３００からレジスター１６１に書き込まれたデューティー調整値ＡＪが用いられる。通常動作時には、回路装置１００の初期化等において不揮発性メモリー１６２からデューティー調整値ＡＪがレジスター１６１にロードされ、そのデューティー調整値ＡＪが用いられる。

【0021】

図３は、デューティー調整のフローチャート例である。ステップＳ１において、検査装置３００がデューティー調整値ＡＪをレジスター１６１に書き込む。初回のステップＳ１においては、デューティー調整値ＡＪの初期値が書き込まれる。

【0022】

ステップＳ２において、検査装置３００が、出力クロック信号ＣＫＱがクロック信号ＣＫの正転信号になるように状態設定信号ＣＴＬをレジスター１６１に書き込む。出力回路１４０は、第１状態に設定され、クロック信号ＣＫの正転信号に基づく第１直流電圧をテスト端子ＴＶＴに出力する。第１直流電圧をＶＤＣ１とする。

【0023】

ステップＳ３において、検査装置３００が、テスト端子ＴＶＴから出力された第１直流電圧ＶＤＣ１の電圧値を測定する。

【0024】

ステップＳ４において、検査装置３００が、出力クロック信号ＣＫＱがクロック信号ＣＫの反転信号になるように状態設定信号ＣＴＬをレジスター１６１に書き込む。出力回路１４０は、第２状態に設定され、クロック信号ＣＫの反転信号に基づく第２直流電圧をテスト端子ＴＶＴに出力する。第２直流電圧をＶＤＣ２とする。

【0025】

ステップＳ５において、検査装置３００が、テスト端子ＴＶＴから出力された第２直流電圧ＶＤＣ２の電圧値を測定する。

【0026】

検査装置３００は、第１直流電圧ＶＤＣ１と第２直流電圧ＶＤＣ２の差分値の絶対値がゼロであるか否かを判定する。検査装置３００は、差分値の絶対値がゼロでない場合、ステップＳ１に戻り、前回のデューティー調整値とは異なるデューティー調整値をレジスター１６１に書き込む。検査装置３００は、差分値の絶対値がゼロである場合、ステップＳ７において、現在のデューティー調整値を不揮発性メモリー１６２に書き込む。これにより、第１直流電圧ＶＤＣ１と第２直流電圧ＶＤＣ２の差分値の絶対値がゼロとなるときのデューティー調整値が不揮発性メモリー１６２に書き込まれ、そのデューティー調整値が回路装置１００の通常動作において用いられる。

【0027】

図４及び図５を用いて、デューティー調整の手法を説明する。図４は、回路装置１００の信号波形例である。

【0028】

図４の上段及び中段に示すように、波形整形回路１３０は、正弦波信号である発振信号ＯＳＣを、矩形波信号であるクロック信号ＣＫに整形する。発振信号ＯＳＣが所定電圧を超えている期間においてクロック信号ＣＫがハイレベルとなる。このため、発振信号ＯＳＣのバイアス電圧ＶＢＳが変化すると、クロック信号ＣＫのデューティーが変化する。

【0029】

図４の下段に示すように、出力回路１４０は、第１状態において、クロック信号ＣＫの正転信号ＰＣＫが平滑化された第１直流電圧ＶＤＣ１を出力する。例えば、第１状態は、クロック信号ＣＫに対して正転論理の出力クロック信号ＣＫＱを出力する状態であり、出力回路１４０は、出力クロック信号ＣＫＱを正転信号ＰＣＫとして用いて第１直流電圧ＶＤＣ１を出力する。但し、第１直流電圧の生成手法は上記に限定されず、正転信号ＰＣＫは、クロック信号ＣＫに対して正転論理のクロック信号であればよい。

【0030】

出力回路１４０は、第２状態において、クロック信号ＣＫの反転信号ＮＣＫが平滑化された第２直流電圧ＶＤＣ２を出力する。例えば、第２状態は、クロック信号ＣＫに対して反転論理の出力クロック信号ＣＫＱを出力する状態であり、出力回路１４０は、出力クロック信号ＣＫＱを反転信号ＮＣＫとして用いて第２直流電圧ＶＤＣ２を出力する。但し、第２直流電圧の生成手法は上記に限定されず、反転信号ＮＣＫは、クロック信号ＣＫに対して反転論理のクロック信号であればよい。

【0031】

図５は、デューティー調整値と出力クロック信号のデューティーとの関係を説明する図である。

【0032】

図５の上段に示すように、検査装置３００は、ΔＶＤＣ＝｜ＶＤＣ１－ＶＤＣ２｜＝０となるデューティー調整値を、最終的なデューティー調整値ＦＡＪとして決定し、回路装置１００の不揮発性メモリー１６２へ書き込む。

【0033】

図５の下段に、デューティー調整値と出力クロック信号ＣＫＱのデューティーの関係を示す。デューティー調整値が変わると発振信号ＯＳＣのバイアス電圧ＶＢＳが変わるので、クロック信号ＣＫのデューティー、即ち出力クロック信号ＣＫＱのデューティーが変わる。図４におけるクロック信号ＣＫの正転信号ＰＣＫのデューティーと、クロック信号ＣＫの反転信号ＮＣＫのデューティーとが等しくなるとき、即ち、それらのデューティーがいずれも５０％であるとき、ＶＤＣ１＝ＶＤＣ２である。これにより、検査装置３００がΔＶＤＣ＝｜ＶＤＣ１－ＶＤＣ２｜＝０となるようにデューティー調整値ＦＡＪを決定することで、出力クロック信号ＣＫＱのデューティーが５０％となるデューティー調整値ＦＡＪを決定できる。以下に説明するように、差分値であるΔＶＤＣを用いてデューティー調整することで、直流電圧そのものを用いてデューティー調整する場合に比べて、高精度にデューティーを調整できる。

【0034】

図６は、クロック信号が平滑化された直流電圧そのものを用いてデューティー調整する場合における、デューティー誤差を説明する図である。

【0035】

検査装置は、直流電圧の電圧値を測定し、その測定値と期待値とを比較することで、デューティー５０％となるデューティー調整値を決定する。このとき、直流電圧の測定誤差ＥＲＲｂがあるため、理想的なデューティー５０％に対して誤差Δｂが生じる。例えば、検査装置が直流電圧をＡ／Ｄ変換し、そのＡ／Ｄ出力データと期待値データとを比較する場合、Ａ／Ｄ変換誤差によってデューティーの誤差Δｂが生じる。また、期待値は、クロック振幅の１／２の電圧が想定される。このとき、電源電圧の誤差等によってクロック振幅が理想的でないと、デューティー５０％のときの直流電圧と期待値とが一致せず、それによってデューティーの誤差Δｂが生じる。

【0036】

図７は、本実施形態におけるデューティー誤差を説明する図である。本実施形態によれば、検査装置は、第１直流電圧と第２直流電圧の差分値がゼロになるデューティー調整値を決定することで、デューティー５０％となるデューティー調整値を決定する。差分値を用いたことで、第１直流電圧と第２直流電圧の各々に対して生じる測定誤差をキャンセルできる。例えば、上記のＡ／Ｄ変換誤差又は期待値誤差は、差分によってキャンセルされる。これにより、第１直流電圧と第２直流電圧の差分値が有する誤差ΔＥＲＲａが小さくなり、理想的なデューティー５０％に対する誤差Δａを小さくできる。誤差Δａは、図６の誤差Δｂより小さい。

【0037】

本実施形態によれば、回路装置１００は、クロック信号ＣＫを生成するクロック信号生成回路１１０と、クロック信号ＣＫに基づく出力クロック信号ＣＫＱを出力する出力回路１４０と、出力クロック信号ＣＫＱを出力するクロック端子ＴＣＫと、を含む。また回路装置１００は、テスト端子ＴＶＴと、デューティー調整値ＡＪを記憶する記憶回路１６０と、クロック信号ＣＫのデューティーをデューティー調整値ＡＪに基づいて調整するデューティー調整回路１５０と、を含む。出力回路１４０は、第１状態のときに、クロック信号ＣＫの正転信号に基づく第１直流電圧ＶＤＣ１をテスト端子ＴＶＴに出力する。また出力回路１４０は、第２状態のときに、クロック信号ＣＫの反転信号に基づく第２直流電圧ＶＤＣ２をテスト端子ＴＶＴに出力する。

【0038】

このようにすれば、回路装置１００は、クロック信号ＣＫの正転信号に基づく第１直流電圧ＶＤＣ１、及びクロック信号ＣＫの反転信号に基づく第２直流電圧ＶＤＣ２を、テスト端子ＴＶＴから出力できる。これにより、検査装置３００等の外部装置は、テスト端子ＴＶＴから出力された第１直流電圧ＶＤＣ１と第２直流電圧ＶＤＣ２の差分値を用いて、出力クロック信号ＣＫＱのデューティー比を５０％にするデューティー調整値ＡＪを、決定できる。デューティーが増えると第１直流電圧ＶＤＣ１が上昇し、第２直流電圧ＶＤＣ２が低下するので、外部装置は、差分値が最小になるようにデューティー調整値ＡＪを決定することで、出力クロック信号ＣＫＱのデューティー比を５０％にできる。

【0039】

上述の特許文献１ではフィードバックによりデューティー調整を行っているため、そのフィードバックにおけるノイズによりクロック信号のノイズ特性が悪化するおそれがある。本実施形態によれば、フィードバックを用いずに出力クロック信号ＣＫＱのデューティーが調整されるので、ノイズ特性を向上できる。

【0040】

また、第１直流電圧ＶＤＣ１と第２直流電圧ＶＤＣ２の差分値を用いることで、第１直流電圧ＶＤＣ１及び第２直流電圧ＶＤＣ２の各々の測定誤差がキャンセルされるため、直流電圧そのものを用いる場合に比べて差分値を用いた方が、測定誤差が小さくなり、デューティー比を精度良く５０％に設定できる。

【0041】

また本実施形態の回路装置１００は、レジスター１６１とインターフェース回路１７０とを含む。レジスター１６１は、第１状態と第２状態を切り替える状態設定信号ＣＴＬを記憶する。インターフェース回路１７０は、状態設定信号ＣＴＬを外部から受信し、受信した状態設定信号ＣＴＬをレジスター１６１に書き込む。

【0042】

このようにすれば、検査装置３００等の外部装置からインターフェース回路１７０を介してレジスター１６１に状態設定信号ＣＴＬを書き込むことができる。これにより、検査装置３００等の外部装置は、出力回路１４０を第１状態に設定して第１直流電圧ＶＤＣ１を取得し、出力回路１４０を第２状態に設定して第２直流電圧ＶＤＣ２を取得し、それらの差分値からデューティー調整値を決定できる。

【0043】

本実施形態は、回路装置１００を含む発振器の製造方法として実施されてもよい。製造方法は、回路装置１００を、出力回路１４０がクロック信号ＣＫの正転信号に基づく第１直流電圧ＶＤＣ１をテスト端子ＴＶＴに出力する第１状態に設定することと、第１直流電圧ＶＤＣ１を測定することと、を含む。製造方法は、回路装置１００を、出力回路１４０がクロック信号ＣＫの反転信号に基づく第２直流電圧ＶＤＣ２をテスト端子ＴＶＴに出力する第２状態に設定することと、第２直流電圧ＶＤＣ２を測定することと、を含む。製造方法は、第１直流電圧ＶＤＣ１と第２直流電圧ＶＤＣ２の差分値に基づいて、デューティー調整値ＡＪを設定し、設定したデューティー調整値ＡＪを記憶回路１６０に書き込む。

【0044】

２．詳細構成例
図８は、発振回路、波形整形回路及びデューティー調整回路の詳細構成例である。ここでは、発振回路１２０が、振動子を用いたピアース型発振回路である例を説明する。但し、発振回路１２０は図８の構成に限定されず、例えばコルピッツ型又はハートレー型の発振回路であってもよい。

【0045】

発振回路１２０は、電流源回路ＩＳと、バイポーラートランジスターＴＲと、抵抗ＲＸと、キャパシターＣＸ、Ｃ１、Ｃ２とを含む。

【0046】

端子ＴＸ１、ＴＸ２は回路装置１００の端子であり、例えば集積回路装置のパッドである。振動子１０の一端は端子ＴＸ１に接続され、他端は端子ＴＸ２に接続される。振動子１０は、電気的な信号により機械的な振動を発生する素子である。振動子１０は、水晶振動片等の振動片により実現できる。例えば振動子１０は、カット角がＡＴカット又はＳＣカット等の厚みすべり振動する水晶振動片である。或いは振動子１０は、音叉型水晶振動片であってもよい。或いは振動子１０は、厚みすべり振動型又は音叉型以外の振動片、又は水晶以外の材料で形成された圧電振動片等の種々の振動片であってもよい。例えば、振動子１０は、ＳＡＷ共振子、又はシリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ振動子であってもよい。ＳＡＷはSurface Acoustic Waveの略であり、ＭＥＭＳはMicro Electro Mechanical Systemsの略である。

【0047】

端子ＴＸ１に接続されるノードを第１ノードＮ１とし、端子ＴＸ２に接続されるノードを第２ノードＮ２とする。電流源回路ＩＳは、電源電圧ＶＲＥＧのノードと第２ノードＮ２との間に設けられ、発振回路１２０を駆動する電流を第２ノードＮ２へ出力する。バイポーラートランジスターＴＲのコレクターは第２ノードＮ２に接続され、エミッターはグランド電圧ＧＮＤのノードに接続される。抵抗ＲＸの一端は第２ノードＮ２に接続され、他端はバイポーラートランジスターＴＲのベースに接続される。キャパシターＣＸの一端は第１ノードＮ１に接続され、他端はバイポーラートランジスターＴＲのベースに接続される。キャパシターＣ１の一端は第１ノードＮ１に接続され、他端はグランド電圧ＧＮＤのノードに接続される。キャパシターＣ２の一端は第２ノードＮ２に接続され、他端はグランド電圧ＧＮＤのノードに接続される。

【0048】

デューティー調整回路１５０は、電源電圧ＶＲＥＧとグランド電圧ＧＮＤの間を分圧して複数の電圧を生成し、その複数の電圧のうち、デューティー調整値ＡＪにより選択される電圧を、バイアス電圧ＶＢＳとして出力する。デューティー調整回路１５０は、例えばラダー抵抗回路とセレクターとを含む。ラダー抵抗回路は、電源電圧ＶＲＥＧとグランド電圧ＧＮＤの間を分圧して複数の電圧を生成する。セレクターは、ラダー抵抗回路からの複数の電圧のうち、デューティー調整値ＡＪが示す電圧を選択し、その選択した電圧をバイアス電圧ＶＢＳとして出力する。

【0049】

抵抗ＲＢの一端はデューティー調整回路１５０の出力ノードに接続され、他端は発振回路１２０の第１ノードＮ１に接続される。第１ノードＮ１は、発振回路１２０の発振ループにおいてキャパシターＣＸ及び振動子１０によってＤＣカットされたノードである。デューティー調整回路１５０は、抵抗ＲＢを介して第１ノードＮ１にバイアス電圧ＶＢＳを設定する。このようにして、発振信号ＯＳＣのバイアス電圧ＶＢＳが、デューティー調整値ＡＪによって設定される。

【0050】

波形整形回路１３０は、インバーターＩＶＡ１とインバーターＩＶＡ２とを含む。各インバーターは、電源電圧ＶＲＥＧのノードとグランド電圧ＧＮＤのノードとの間に直列接続されたＰ型ＭＯＳトランジスター及びＮ型ＭＯＳトランジスターによって構成される。インバーターＩＶＡ１には発振信号ＯＳＣが入力され、インバーターＩＶＡ２にはインバーターＩＶＡ１の出力信号が入力され、インバーターＩＶＡ２がクロック信号ＣＫを出力する。インバーターＩＶＡ１及びインバーターＩＶＡ２のゲインによって、発振信号ＯＳＣがクロック信号ＣＫに波形整形される。なお、ここでは波形整形回路１３０が２段のインバーターで構成される例を説明したが、これに限定されず、例えば波形整形回路１３０は１段又は３段以上のインバーターで構成されてもよい。

【0051】

本実施形態によれば、クロック信号生成回路１１０は、発振信号ＯＳＣを生成する発振回路１２０と、発振信号ＯＳＣを波形整形することでクロック信号ＣＫを出力する波形整形回路１３０と、を含む。デューティー調整回路１５０は、波形整形回路１３０に入力される発振信号ＯＳＣのバイアス電圧ＶＢＳを、デューティー調整値ＡＪに基づいて設定する。

【0052】

このようにすれば、波形整形回路１３０に入力される発振信号ＯＳＣのバイアス電圧ＶＢＳがデューティー調整値ＡＪにより設定される。波形整形回路１３０が出力するクロック信号ＣＫのデューティーは、発振信号ＯＳＣのバイアス電圧ＶＢＳによって変化し、そのクロック信号ＣＫが出力回路１４０によりバッファーリングされて出力クロック信号ＣＫＱとして出力される。このようにして、デューティー調整値ＡＪにより出力クロック信号ＣＫＱのデューティーを調整できる。

【0053】

図９は、出力回路の第１詳細構成例である。出力回路１４０は、切り替え回路１４１とバッファー回路１４２と抵抗ＲＴとスイッチＳＷＴとを含む。

【0054】

テスト時において、クロック端子ＴＣＫとグランド電圧ＧＮＤのノードとの間にキャパシターＣＬが接続され、テスト端子ＴＶＴに検査装置３００が接続される。

【0055】

切り替え回路１４１は、第１状態のとき、クロック信号ＣＫの正転信号である正転クロック信号を出力し、第２状態のとき、クロック信号ＣＫの反転信号である反転クロック信号を出力する。切り替え回路１４１は、否定論理積回路ＮＡＡとトランスファーゲートＴＧＡとクロックドインバーターＣＫＩＮＡとインバーターＩＮＡ１、ＩＮＡ２とを含む。

【0056】

否定論理積回路ＮＡＡは、クロック信号ＣＫとイネーブル信号ＥＮの否定論理積の信号を出力する。イネーブル信号ＥＮは、出力クロック信号ＣＫＱの出力をイネーブル又はディセーブルに制御する信号であり、レジスター１６１から出力回路１４０へ入力される。例えば、外部の処理装置がインターフェース回路１７０を介してレジスター１６１にイネーブル信号ＥＮを書き込む。

【0057】

インバーターＩＮＡ２は、状態設定信号ＣＴＬの反転信号ＸＣＴＬを出力する。ここでは、ローレベルの状態設定信号ＣＴＬが第１状態を示し、ハイレベルの状態設定信号ＣＴＬが第２状態を示す。

【0058】

トランスファーゲートＴＧＡ及びクロックドインバーターＣＫＩＮＡは、切り替え回路の信号経路において並列に設けられる。具体的には、トランスファーゲートＴＧＡ及びクロックドインバーターＣＫＩＮＡは、否定論理積回路ＮＡＡの出力ノードとインバーターＩＮＡ１の入力ノードとの間に並列接続される。

【0059】

トランスファーゲートＴＧＡは、Ｐ型ＭＯＳトランジスターとＮ型ＭＯＳトランジスターが並列接続された回路である。Ｐ型ＭＯＳトランジスターのゲートには状態設定信号ＣＴＬが入力され、Ｎ型ＭＯＳトランジスターのゲートには状態設定信号ＣＴＬの反転信号ＸＣＴＬが入力される。

【0060】

クロックドインバーターＣＫＩＮＡは、入力信号の反転信号を出力する出力状態と、出力ノードがハイインピーダンスとなる非出力状態とが、制御信号によって切り替えられる回路である。クロックドインバーターＣＫＩＮＡは、第１制御ノードに状態設定信号ＣＴＬの反転信号ＸＣＴＬが入力され、第２制御ノードに状態設定信号ＣＴＬが入力される。クロックドインバーターＣＫＩＮＡは、第１制御ノードにローレベルが入力され且つ第２制御ノードにハイレベルが入力されたとき出力状態となり、第１制御ノードにハイレベルが入力され且つ第２制御ノードにローレベルが入力されたとき非出力状態となる。

【0061】

インバーターＩＮＡ１は、トランスファーゲートＴＧＡ又はクロックドインバーターＣＫＩＮＡからの信号の反転信号を出力する。

【0062】

バッファー回路１４２は、切り替え回路１４１の出力信号をバッファーリングしてクロック端子ＴＣＫに出力する。バッファー回路１４２は、インバーターＩＮＡ３、ＩＮＡ４を含む。

【0063】

インバーターＩＮＡ３は、切り替え回路１４１の出力信号をバッファーリングする。インバーターＩＮＡ４は、インバーターＩＮＡ３の出力信号をバッファーリングし、切り替え回路１４１の出力信号の正転信号である出力クロック信号ＣＫＱを、クロック端子ＴＣＫへ出力する。

【0064】

抵抗ＲＴ及びスイッチＳＷＴは、バッファー回路１４２の出力ノードとテスト端子ＴＶＴとの間に直列接続される。具体的には、抵抗ＲＴの一端はインバーターＩＮＡ４の出力ノードに接続され、他端はスイッチＳＷＴの一端に接続される。スイッチＳＷＴの他端はテスト端子ＴＶＴに接続される。

【0065】

スイッチＳＷＴがオンであるとき、バッファー回路１４２の出力ノードから検査装置３００への経路に対して抵抗ＲＴが直列に設けられる。また検査装置３００の入力側にはキャパシターＣＴが設けられ、バッファー回路１４２の出力ノードから検査装置３００への経路においてローパスフィルターとして機能する。このローパスフィルターは、出力クロック信号ＣＫＱを平滑化することで直流電圧ＶＴＥＳＴをテスト端子ＴＶＴから検査装置３００へ出力する。

【0066】

図１０は、出力回路の第１詳細構成例の動作説明図である。図１０には、イネーブル信号ＥＮがハイレベル、即ち出力イネーブルであるときの動作を図示する。なお、イネーブル信号ＥＮがローレベルのときには、否定論理積回路ＮＡＡの出力がハイレベル固定となり、このとき状態設定信号ＣＴＬをローレベルとしておくことで、出力クロック信号ＣＫＱがローレベル固定となる。

【0067】

以下、「０」はローレベルを意味し、「１」はハイレベルを意味する。また、クロックドインバーターの「オン」は出力状態を意味し、「オフ」は非出力状態を意味する。

【0068】

テスト時の第１状態において、ＣＴＬ＝０、ＸＣＴＬ＝１である。このとき、トランスファーゲートＴＧＡがオンであり、クロックドインバーターＣＫＩＮＡがオフなので、出力クロック信号ＣＫＱは、クロック信号ＣＫの正転信号となる。テスト時にはスイッチＳＷＴがオンであり、テスト端子ＴＶＴから出力される直流電圧ＶＴＥＳＴは、第１直流電圧ＶＤＣ１である。

【0069】

テスト時の第２状態において、ＣＴＬ＝１、ＸＣＴＬ＝０である。このとき、トランスファーゲートＴＧＡがオフであり、クロックドインバーターＣＫＩＮＡがオンなので、出力クロック信号ＣＫＱは、クロック信号ＣＫの反転信号となる。テスト時にはスイッチＳＷＴがオンであり、テスト端子ＴＶＴから出力される直流電圧ＶＴＥＳＴは、第２直流電圧ＶＤＣ２である。

【0070】

通常動作のクロック出力時には、ＣＴＬ＝０、ＸＣＴＬ＝１である。このとき、クロック信号ＣＫの正転信号である出力クロック信号ＣＫＱが、クロック端子ＴＣＫから出力される。スイッチＳＷＴはオフである。なお、通常動作時にはクロック端子ＴＣＫにはキャパシターＣＬは接続されていなくてもよく、出力クロック信号ＣＫＱを用いる回路が接続される。また、通常動作時にはテスト端子ＴＶＴに検査装置３００は接続されなくてもよい。

【0071】

本実施形態によれば、出力回路１４０は、切り替え回路１４１とバッファー回路１４２と抵抗ＲＴとスイッチＳＷＴとを含む。切り替え回路１４１は、第１状態のとき、クロック信号ＣＫの正転信号を出力し、第２状態のとき、クロック信号ＣＫの反転信号を出力する。バッファー回路１４２は、切り替え回路１４１の出力信号をバッファーリングしてクロック端子ＴＣＫに出力する。抵抗ＲＴ及びスイッチＳＷＴは、バッファー回路１４２の出力ノードとテスト端子ＴＶＴとの間に直列に設けられる。なお、検査装置の入力側とＧＮＤの間にはキャパシターＣＴが設けられてもよい。

【0072】

このようにすれば、第１状態において、切り替え回路１４１がクロック信号ＣＫの正転信号を出力し、その正転信号をバッファー回路１４２がバッファーリングする。バッファー回路１４２の出力ノードとテスト端子ＴＶＴとの間に抵抗ＲＴが設けられていることで、正転信号を平滑化することが可能になる。例えば、バッファー回路１４２の出力ノードとテスト端子ＴＶＴとの間に抵抗ＲＴが設けられ、検査装置の入力側とＧＮＤの間にはキャパシターＣＴが設けられることで、検査装置への経路に対してローパスフィルターが構成され、正転信号を平滑化することが可能になる。このようにして、第１状態においてテスト端子ＴＶＴから第１直流電圧ＶＤＣ１が出力される。第２状態において、切り替え回路１４１がクロック信号ＣＫの反転信号を出力し、その反転信号をバッファー回路１４２がバッファーリングする。これにより、第２状態においてテスト端子ＴＶＴから第２直流電圧ＶＤＣ２が出力される。

【0073】

また本実施形態では、切り替え回路１４１は、信号経路内に並列に設けられたトランスファーゲートＴＧＡ及びクロックドインバーターＣＫＩＮＡを含む。第１状態のとき、トランスファーゲートＴＧＡがオンであり、第２状態のとき、クロックドインバーターＣＫＩＮＡが出力状態である。

【0074】

このようにすれば、第１状態のときトランスファーゲートＴＧＡがオンであることで、切り替え回路１４１がクロック信号ＣＫの正転信号を出力できる。第２状態のときクロックドインバーターＣＫＩＮＡが出力状態であることで、切り替え回路１４１がクロック信号ＣＫの反転信号を出力できる。なお、切り替え回路１４１の信号経路とは、切り替え回路１４１においてクロック信号ＣＫが処理され伝達される経路である。

【0075】

図１１は、出力回路の第２詳細構成例である。出力回路１４０は、切り替え回路１４１とバッファー回路１４２と抵抗ＲＴとスイッチＳＷＴとを含む。以下、図９と同様な構成要素には図９と同一の符号を付し、その構成要素についての説明を適宜に省略する。

【0076】

切り替え回路１４１は、否定論理積回路ＮＡＢと第１クロックドインバーターＣＫＩＮＢ１と第２クロックドインバーターＣＫＩＮＢ２とインバーターＩＮＢ１、ＩＮＢ２と否定論理和回路ＮＲＢと論理積回路ＡＮＢとを含む。

【0077】

インバーターＩＮＢ２は、イネーブル信号ＥＮの反転信号ＸＥＮを出力する。否定論理和回路ＮＲＢは、イネーブル信号ＥＮの反転信号ＸＥＮと状態設定信号ＣＴＬとの否定論理和の信号ＥＮＣＴを出力する。論理積回路ＡＮＢは、イネーブル信号ＥＮと状態設定信号ＣＴＬの論理積の信号ＩＮＶを出力する。インバーターＩＮＢ１は、信号ＩＮＶの反転信号ＸＩＮＶを出力する。

【0078】

否定論理積回路ＮＡＢと第１クロックドインバーターＣＫＩＮＢ１は、この順で、切り替え回路１４１の入力ノードと出力ノードとの間に直列に設けられる。これを正転回路と呼ぶこととする。否定論理積回路ＮＡＢは、クロック信号ＣＫと信号ＥＮＣＴの否定論理積の信号を第１クロックドインバーターＣＫＩＮＢ１の入力ノードへ出力する。第１クロックドインバーターＣＫＩＮＢ１の出力ノードは切り替え回路１４１の出力ノードに接続される。第１クロックドインバーターＣＫＩＮＢ１の第１制御ノードには信号ＩＮＶが入力され、第２制御ノードには信号ＩＮＶの反転信号ＸＩＮＶが入力される。

【0079】

第２クロックドインバーターＣＫＩＮＢ２は、上記の正転回路に並列に設けられる。第２クロックドインバーターＣＫＩＮＢ２の入力ノードには、クロック信号ＣＫが入力される。第２クロックドインバーターＣＫＩＮＢ２の出力ノードは切り替え回路１４１の出力ノードに接続される。第２クロックドインバーターＣＫＩＮＢ２の第１制御ノードには信号ＩＮＶの反転信号ＸＩＮＶが入力され、第２制御ノードには信号ＩＮＶが入力される。

【0080】

図１２は、出力回路の第２詳細構成例の動作説明図である。図１２には、イネーブル信号ＥＮがハイレベル、即ち出力イネーブルであるときの動作を図示する。なお、イネーブル信号ＥＮがローレベルのときには、否定論理積回路ＮＡＢの出力がハイレベル固定となる。また、信号ＩＮＶの出力がローレベルとなり、第２クロックドインバーターＣＫＩＮＢ２が非出力状態となる。これらにより、出力クロック信号ＣＫＱがローレベル固定となる。

【0081】

テスト時の第１状態において、ＣＴＬ＝０、ＥＮＣＴ＝１、ＩＮＶ＝０、ＸＩＮＶ＝１である。このとき、否定論理積回路ＮＡＢがクロック信号ＣＫの反転信号を出力し、第１クロックドインバーターＣＫＩＮＢ１が出力状態であり、第２クロックドインバーターＣＫＩＮＢ２が非出力状態である。これにより、出力クロック信号ＣＫＱは、クロック信号ＣＫの正転信号となる。テスト時にはスイッチＳＷＴがオンであり、テスト端子ＴＶＴから出力される直流電圧ＶＴＥＳＴは、第１直流電圧ＶＤＣ１である。

【0082】

テスト時の第２状態において、ＣＴＬ＝１、ＥＮＣＴ＝０、ＩＮＶ＝１、ＸＩＮＶ＝０である。このとき、第１クロックドインバーターＣＫＩＮＢ１が非出力状態であり、第２クロックドインバーターＣＫＩＮＢ２が出力状態である。これにより、出力クロック信号ＣＫＱは、クロック信号ＣＫの反転信号となる。テスト時にはスイッチＳＷＴがオンであり、テスト端子ＴＶＴから出力される直流電圧ＶＴＥＳＴは、第２直流電圧ＶＤＣ２である。

【0083】

本実施形態によれば、切り替え回路１４１は、正転回路と第２クロックドインバーターＣＫＩＮＢ２とを含む。正転回路は、第１クロックドインバーターＣＫＩＮＢ１を有し、切り替え回路１４１の入力ノードと出力ノードとの間に設けられ、第１クロックドインバーターＣＫＩＮＢ１が出力状態のときクロック信号ＣＫの正転信号を出力する。第２クロックドインバーターＣＫＩＮＢ２は、正転回路に並列に設けられる。第１状態のとき、第１クロックドインバーターＣＫＩＮＢ１が出力状態であり、第２状態のとき、第２クロックドインバーターＣＫＩＮＢ２が出力状態である。

【0084】

このようにすれば、第１状態のとき第１クロックドインバーターＣＫＩＮＢ１が出力状態であることで、正転回路がクロック信号ＣＫの正転信号を出力するので、切り替え回路１４１がクロック信号ＣＫの正転信号を出力できる。第２状態のとき第２クロックドインバーターＣＫＩＮＢ２が出力状態であることで、切り替え回路１４１がクロック信号ＣＫの反転信号を出力できる。

【0085】

図１３は、出力回路の第３詳細構成例である。出力回路１４０は、出力バッファー回路１４３と直流電圧生成回路１４４とを含む。以下、図９と同様な構成要素には図９と同一の符号を付し、その構成要素についての説明を適宜に省略する。

【0086】

バッファー回路１４２は、クロック信号ＣＫをバッファーリングして出力クロック信号ＣＫＱをクロック端子ＴＣＫへ出力する。出力バッファー回路１４３は、否定論理積回路ＮＡＣとインバーターＩＮＣ１～ＩＮＣ３とを含む。

【0087】

否定論理積回路ＮＡＣは、クロック信号ＣＫとイネーブル信号ＥＮの否定論理積の信号を出力する。インバーターＩＮＣ１は、否定論理積回路ＮＡＣの出力信号をバッファーリングする。インバーターＩＮＣ２は、インバーターＩＮＣ１の出力信号をバッファーリングする。インバーターＩＮＣ３は、インバーターＩＮＣ２の出力信号をバッファーリングすることで、クロック信号ＣＫの正転信号である出力クロック信号ＣＫＱを出力する。

【0088】

直流電圧生成回路１４４は、クロック信号ＣＫから第１直流電圧ＶＤＣ１及び第２直流電圧ＶＤＣ２を生成する。直流電圧生成回路１４４は、第１演算増幅器ＯＰ１と第２演算増幅器ＯＰ２と第１抵抗ＲＣ１と第２抵抗ＲＣ２と第１ローパスフィルターＬＰＦ１と第２ローパスフィルターＬＰＦ２と第１スイッチＳＷＣ１と第２スイッチＳＷＣ２とインバーターＩＮＣ４～ＩＮＣ７とを含む。

【0089】

インバーターＩＮＣ４、ＩＮＣ５は、状態設定信号ＣＴＬをバッファーリングすることで、状態設定信号ＣＴＬの正転信号である信号ＩＮＶを出力する。インバーターＩＮＣ６は、信号ＩＮＶの反転信号ＸＩＮＶを出力する。インバーターＩＮＣ７は、イネーブル信号ＥＮの反転信号ＸＥＮを出力する。第１演算増幅器ＯＰ１及び第２演算増幅器ＯＰ２は、イネーブル信号ＥＮの反転信号ＸＥＮがハイレベルのとき、動作状態となる。

【0090】

第１演算増幅器ＯＰ１の非反転入力端子にはクロック信号ＣＫが入力される。第１演算増幅器ＯＰ１の反転入力端子と出力端子が接続される。第１演算増幅器ＯＰ１によって構成されたボルテージフォロア回路を、第１アンプ回路と呼ぶ。第１アンプ回路は、クロック信号ＣＫをバッファーリングすることで出力信号ＶＰを出力する。出力信号ＶＰは、クロック信号ＣＫの正転信号である。

【0091】

第１抵抗ＲＣ１の一端は、第１演算増幅器ＯＰ１の出力端子に接続され、他端は第２演算増幅器ＯＰ２の反転入力端子及び第２抵抗ＲＣ２の一端に接続される。第２抵抗ＲＣ２の他端は、第２演算増幅器ＯＰ２の出力端子に接続される。第２演算増幅器ＯＰ２の非反転入力端子には、基準電圧ＶＲＥＦが入力される。第１抵抗ＲＣ１、第２抵抗ＲＣ２及び第２演算増幅器ＯＰ２によって構成された反転増幅回路を、第２アンプ回路と呼ぶ。第２アンプ回路のゲインは例えば－１であり、基準電圧ＶＲＥＦは、第１アンプ回路の出力信号ＶＰの振幅中心である。第２アンプ回路は、第１アンプ回路の出力信号ＶＰの反転信号、つまりクロック信号ＣＫの反転信号を、出力信号ＶＮとして出力する。

【0092】

第１ローパスフィルターＬＰＦ１及び第１スイッチＳＷＣ１は、第１アンプ回路の出力ノードとテスト端子ＴＶＴとの間に直列に設けられる。第１ローパスフィルターＬＰＦ１は、第１アンプ回路の出力信号ＶＰを平滑化し、その結果を第１直流電圧ＶＤＣ１として出力する。第１ローパスフィルターＬＰＦ１は、例えば抵抗とキャパシターによるパッシブローパスフィルターであるが、これに限定されない。第１スイッチＳＷＣ１の一端は第１ローパスフィルターＬＰＦ１の出力ノードに接続され、他端はテスト端子ＴＶＴに接続される。第１スイッチＳＷＣ１は、信号ＩＮＶの反転信号ＸＩＮＶによりオン又はオフに制御される。

【0093】

第２ローパスフィルターＬＰＦ２及び第２スイッチＳＷＣ２は、第２アンプ回路の出力ノードとテスト端子ＴＶＴとの間に直列に設けられる。第２ローパスフィルターＬＰＦ２は、第２アンプ回路の出力信号ＶＮを平滑化し、その結果を第２直流電圧ＶＤＣ２として出力する。第２ローパスフィルターＬＰＦ２は、例えば抵抗とキャパシターによるパッシブローパスフィルターであるが、これに限定されない。第２スイッチＳＷＣ２の一端は第２ローパスフィルターＬＰＦ２の出力ノードに接続され、他端はテスト端子ＴＶＴに接続される。第２スイッチＳＷＣ２は、信号ＩＮＶによりオン又はオフに制御される。

【0094】

図１４は、出力回路の第３詳細構成例の動作説明図である。以下、演算増幅器の「オン」は動作状態を意味し、「オフ」は非動作状態を意味する。

【0095】

テスト時の第１状態において、ＣＴＬ＝０、ＥＮ＝０、ＩＮＶ＝０、ＸＩＮＶ＝１、ＸＥＮ＝１である。このとき、第１演算増幅器ＯＰ１及び第２演算増幅器ＯＰ２がオンであり、第１スイッチＳＷＣ１がオンであり、第２スイッチＳＷＣ２がオフである。これにより、テスト端子ＴＶＴから出力される直流電圧ＶＴＥＳＴは、第１ローパスフィルターＬＰＦ１が出力する第１直流電圧ＶＤＣ１である。

【0096】

テスト時の第２状態において、ＣＴＬ＝１、ＥＮ＝０、ＩＮＶ＝１、ＸＩＮＶ＝０、ＸＥＮ＝１である。このとき、第１演算増幅器ＯＰ１及び第２演算増幅器ＯＰ２がオンであり、第１スイッチＳＷＣ１がオフであり、第２スイッチＳＷＣ２がオンである。これにより、テスト端子ＴＶＴから出力される直流電圧ＶＴＥＳＴは、第２ローパスフィルターＬＰＦ２が出力する第２直流電圧ＶＤＣ２である。

【0097】

通常動作のクロック出力時には、ＣＴＬは任意であり、ＥＮ＝１、ＸＥＮ＝０である。このとき、出力バッファー回路１４３は、クロック信号ＣＫをバッファーリングすることで出力クロック信号ＣＫＱを出力する。第１演算増幅器ＯＰ１及び第２演算増幅器ＯＰ２がオフなので、直流電圧ＶＴＥＳＴは生成されない。

【0098】

第３詳細構成例によれば、出力バッファー回路１４３によって波形がなまる前のクロック信号ＣＫから直流電圧ＶＴＥＳＴが生成されるので、より精度良くデューティーを５０％に近づけることができる。図１５及び図１６を用いて、この点を説明する。

【0099】

デューティー５０％の理想的な矩形波信号は偶数次高調波を有していないが、デューティーが５０％でない矩形波信号は偶数次高調波を有する。理想的には、直流電圧の差分値ΔＶＤＣがゼロになるようにデューティーを決定することで、偶数次高調波の全高調波歪みが最小となり、デューティーを５０％に決定できる。しかし、偶数次高調波は、信号波形のなまりよっても生じる。そして、何に起因する偶数次高調波であるかに関わらず、クロック信号から得られる直流電圧に対して影響を与える。このため、直流電圧の差分値ΔＶＤＣからデューティー５０％となるように決定し、そのとき偶数次高調波の全高調波歪みが最小であったとしても、デューティーに起因する偶数次高調波の全高調波歪みが最小でない、つまりデューティーが５０％に対して誤差をもつ、ということが有りうる。

【0100】

図１５は、波形がなまったクロック信号のデューティーと高調波歪みの関係を示す図である。図１６は、本実施形態におけるクロック信号のデューティーと高調波歪みの関係を示す図である。ＴＨＤｅｖｅｎは偶数次高調波の全高調波歪みである。偶数次高調波の例として、１０次の高調波歪み１０ｔｈ＿ＨＤを示す。

【0101】

これらを比較すると、クロック信号がなまった状態においては、デューティー５０％における偶数次高調波歪みが大きい。この偶数次高調波歪みは、デューティーに起因したものか信号波形のなまりに起因したものか、区別できないので、デューティーの誤差要因となる。一方、本実施形態においては、クロック信号のエッジが立った状態のクロック信号ＣＫから直流電圧を生成しており、そのクロック信号ＣＫのデューティー５０％における偶数次高調波歪みが小さい。このため、信号波形のなまりに起因した偶数次高調波歪みの影響を受けにくく、デューティーに起因する偶数次高調波歪みを最小にできる、即ちデューティーを精度良く５０％に決定できる。

【0102】

本実施形態によれば、出力回路１４０は、クロック信号ＣＫが入力されるボルテージフォロア接続の第１アンプ回路と、第１アンプ回路の出力信号ＶＰを反転する第２アンプ回路と、を含む。出力回路１４０は、第１アンプ回路の出力ノードとテスト端子ＴＶＴとの間に設けられる第１ローパスフィルターＬＰＦ及び第１スイッチＳＷＣ１と、第２アンプ回路の出力ノードとテスト端子ＴＶＴとの間に設けられる第２ローパスフィルターＬＰＦ２及び第２スイッチＳＷＴ２と、を含む。第１状態のとき、第１スイッチＳＷＴ１がオンであり、第２状態のとき、第２スイッチＳＷＴ２がオンである。

【0103】

このようにすれば、第１状態のとき、ボルテージフォロア接続の第１アンプ回路がクロック信号ＣＫの正転信号を出力し、第１ローパスフィルターＬＰＦ１が正転信号を第１直流電圧ＶＤＣ１に平滑化し、その第１直流電圧ＶＤＣ１が第１スイッチＳＷＴ１を介してテスト端子ＴＶＴから出力される。第２状態のとき、第１アンプ回路の出力信号ＶＰを反転する第２アンプ回路がクロック信号ＣＫの反転信号を出力し、第２ローパスフィルターＬＰＦ２が反転信号を第２直流電圧ＶＤＣ２に平滑化し、その第２直流電圧ＶＤＣ２が第２スイッチＳＷＴ２を介してテスト端子ＴＶＴから出力される。

【0104】

また本実施形態では、第１アンプ回路は第１演算増幅器ＯＰ１を含む。第１演算増幅器ＯＰ１の非反転入力端子にクロック信号ＣＫが入力され、第１演算増幅器ＯＰ１の反転入力端子と出力端子が接続される。第２アンプ回路は、第２演算増幅器ＯＰ２と第１抵抗ＲＣ１と第２抵抗ＲＣ２とを含む。第２演算増幅器ＯＰ２の非反転入力端子に基準電圧ＶＲＥＦが入力される。第１抵抗ＲＣ１は、第１演算増幅器ＯＰ１の出力端子と第２演算増幅器ＯＰ２の反転入力端子との間に設けられる。第２抵抗ＲＣ２は、第２演算増幅器ＯＰ２の反転入力端子と出力端子との間に設けられる。

【0105】

このようにすれば、第１演算増幅器ＯＰ１の反転入力端子と出力端子が接続されることで、ボルテージフォロア接続の第１アンプ回路が構成される。そして、第１演算増幅器ＯＰ１の非反転入力端子にクロック信号ＣＫが入力されることで、第１アンプ回路がクロック信号ＣＫの正転信号を出力できる。第１抵抗ＲＣ１が第１演算増幅器ＯＰ１の出力端子と第２演算増幅器ＯＰ２の反転入力端子との間に設けられ、第２抵抗ＲＣ２が第２演算増幅器ＯＰ２の反転入力端子と出力端子との間に設けられることで、第１アンプ回路の出力信号ＶＰを反転する第２アンプ回路が構成される。これにより、第２アンプ回路がクロック信号ＣＫの反転信号を出力できる。

【0106】

３．発振器
図１７は、本実施形態の回路装置を含む発振器の構成例である。発振器２００は、回路装置１００と振動子１０とを含む。なお、図１７において回路装置１００の構成要素のうち発振回路１２０及び出力回路１４０のみ図示しており、それ以外の構成要素の図示を省略している。

【0107】

発振器２００は、回路装置１００及び振動子１０を収容するパッケージを含んでもよい。例えば、ベースに回路装置１００と振動子１０が収容され、ベースに蓋が接合されることでパッケージが封止されてもよい。或いは、発振器２００は、回路装置１００の半導体基板がパッケージの一部となるウエハレベルのパッケージで構成されてもよい。例えば、回路装置１００の半導体基板に振動子１０が実装され、その振動子１０を覆うようにリッドが半導体基板に接合されてもよい。

【0108】

回路装置１００は、発振回路１２０に接続される端子ＴＸ１、ＴＸ２を含む。端子ＴＸ１、ＴＸ２の間に振動子１０が接続される。発振器２００は、端子ＴＣＫＰを含む。端子ＴＣＫＰは、出力回路１４０に接続されたクロック端子ＴＣＫに接続される。また発振器２００は、端子ＴＶＴＰを含んでもよい。端子ＴＶＴＰは、出力回路１４０に接続されたテスト端子ＴＶＴに接続される。なお、端子ＴＶＴＰを設けず、テスト端子ＴＶＴを発振器２００の内部端子としてもよい。

【0109】

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また発振回路、クロック信号生成回路、出力回路、デューティー調整回路、記憶回路、インターフェース回路、回路装置、振動子、発振器、及び検査装置等の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

【符号の説明】

【0110】

１０…振動子、１００…回路装置、１１０…クロック信号生成回路、１２０…発振回路、１３０…波形整形回路、１４０…出力回路、１４１…切り替え回路、１４２…バッファー回路、１４３…出力バッファー回路、１４４…直流電圧生成回路、１５０…デューティー調整回路、１６０…記憶回路、１６１…レジスター、１６２…不揮発性メモリー、１７０…インターフェース回路、２００…発振器、３００…検査装置、ＡＪ…デューティー調整値、ＣＫ…クロック信号、ＣＫＩＮＡ…クロックドインバーター、ＣＫＩＮＢ１…第１クロックドインバーター、ＣＫＩＮＢ２…第２クロックドインバーター、ＣＫＱ…出力クロック信号、ＣＴＬ…状態設定信号、ＯＰ１…第１演算増幅器、ＯＰ２…第２演算増幅器、ＯＳＣ…発振信号、ＴＣＫ…クロック端子、ＴＧＡ…トランスファーゲート、ＴＶＴ…テスト端子、ＶＢＳ…バイアス電圧、ＶＤＣ１…第１直流電圧、ＶＤＣ２…第２直流電圧

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】