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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024121149
(43)【公開日】2024-09-06
(54)【発明の名称】半導体記憶装置および半導体記憶装置の製造方法
(51)【国際特許分類】
H10B 43/27 20230101AFI20240830BHJP
H01L 21/336 20060101ALI20240830BHJP
【ＦＩ】
H10B43/27
H01L29/78 371
【審査請求】未請求
【請求項の数】12
【出願形態】ＯＬ
(21)【出願番号】P 2023028090
(22)【出願日】2023-02-27
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】小藤 賢宏
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP42
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083GA10
5F083JA04
5F083JA37
5F083JA39
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F083PR03
5F083PR05
5F083ZA29
5F101BA45
5F101BB04
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH13
(57)【要約】
【課題】コンタクトの配置領域を縮小すること。
【解決手段】実施形態の半導体記憶装置は、複数の導電層と複数の絶縁層とが１層ずつ交互に積層された積層体と、複数の導電層のうち、積層体の最上層の導電層、または最上層の導電層および最上層の導電層と積層方向に連続する少なくとも１つの導電層を貫通して積層方向と交差する第１の方向に積層体内を延び、最上層の導電層を含む１つ以上の導電層を積層方向と第１の方向とに交差する第２の方向に選択的に分離する第１の分離層と、積層体の上方から延びて、１つ以上の導電層のいずれかに接続される第１のコンタクトと、積層体の上方から延びて、複数の導電層のうち、１つ以上の導電層より下層のいずれかの導電層に接続され、第１のコンタクトの上面より大きな径を上面に有する第２のコンタクトと、を備える。
【選択図】図３
【解決手段】実施形態の半導体記憶装置は、複数の導電層と複数の絶縁層とが１層ずつ交互に積層された積層体と、複数の導電層のうち、積層体の最上層の導電層、または最上層の導電層および最上層の導電層と積層方向に連続する少なくとも１つの導電層を貫通して積層方向と交差する第１の方向に積層体内を延び、最上層の導電層を含む１つ以上の導電層を積層方向と第１の方向とに交差する第２の方向に選択的に分離する第１の分離層と、積層体の上方から延びて、１つ以上の導電層のいずれかに接続される第１のコンタクトと、積層体の上方から延びて、複数の導電層のうち、１つ以上の導電層より下層のいずれかの導電層に接続され、第１のコンタクトの上面より大きな径を上面に有する第２のコンタクトと、を備える。
【選択図】図３
【特許請求の範囲】
【請求項1】
複数の導電層と複数の絶縁層とが１層ずつ交互に積層された積層体と、
前記積層体内を前記積層体の積層方向に延び、前記複数の導電層の一部との交差部にそれぞれメモリセルを形成するピラーと、
前記複数の導電層のうち、前記積層体の最上層の導電層、または前記最上層の導電層および前記最上層の導電層と前記積層方向に連続する少なくとも１つの導電層を貫通して前記積層方向と交差する第１の方向に前記積層体内を延び、前記最上層の導電層を含む１つ以上の導電層を前記積層方向と前記第１の方向とに交差する第２の方向に分離する第１の分離層と、
前記積層体の上方から延びて、前記１つ以上の導電層のいずれかに接続される第１のコンタクトと、
前記積層体の上方から延びて、前記複数の導電層のうち、前記１つ以上の導電層より下層のいずれかの導電層に接続され、前記第１のコンタクトの上面より大きな径を上面に有する第２のコンタクトと、を備える、
半導体記憶装置。
前記積層体内を前記積層体の積層方向に延び、前記複数の導電層の一部との交差部にそれぞれメモリセルを形成するピラーと、
前記複数の導電層のうち、前記積層体の最上層の導電層、または前記最上層の導電層および前記最上層の導電層と前記積層方向に連続する少なくとも１つの導電層を貫通して前記積層方向と交差する第１の方向に前記積層体内を延び、前記最上層の導電層を含む１つ以上の導電層を前記積層方向と前記第１の方向とに交差する第２の方向に分離する第１の分離層と、
前記積層体の上方から延びて、前記１つ以上の導電層のいずれかに接続される第１のコンタクトと、
前記積層体の上方から延びて、前記複数の導電層のうち、前記１つ以上の導電層より下層のいずれかの導電層に接続され、前記第１のコンタクトの上面より大きな径を上面に有する第２のコンタクトと、を備える、
半導体記憶装置。
【請求項2】
前記第２のコンタクトは、
前記第１のコンタクトから前記第１の方向に離れた位置に配置され、
前記第１及び第２のコンタクトの間の位置で、前記１つ以上の導電層を貫通して前記積層体内を前記第２の方向に延び、前記１つ以上の導電層を前記第１のコンタクト側と前記第２のコンタクト側とに選択的に分離する第２の分離層を更に備える、
請求項１に記載の半導体記憶装置。
前記第１のコンタクトから前記第１の方向に離れた位置に配置され、
前記第１及び第２のコンタクトの間の位置で、前記１つ以上の導電層を貫通して前記積層体内を前記第２の方向に延び、前記１つ以上の導電層を前記第１のコンタクト側と前記第２のコンタクト側とに選択的に分離する第２の分離層を更に備える、
請求項１に記載の半導体記憶装置。
【請求項3】
前記第２のコンタクトは、
前記第１のコンタクトから前記第１の方向に離れた位置に配置され、
前記積層体は、
前記複数の導電層のうち、前記最上層の導電層および前記最上層の導電層と前記積層方向に連続する少なくとも１つの導電層が、前記第１のコンタクト側から前記第２のコンタクト側へ向かってテラス面の高さ位置が下降していく階段状に加工された第１の階段部を有し、
前記第１の分離層は、
前記最上層の導電層を含む２つ以上の導電層を貫通して前記第１の方向に前記積層体内を延び、前記２つ以上の導電層を前記第２の方向に分離している、
請求項１に記載の半導体記憶装置。
前記第１のコンタクトから前記第１の方向に離れた位置に配置され、
前記積層体は、
前記複数の導電層のうち、前記最上層の導電層および前記最上層の導電層と前記積層方向に連続する少なくとも１つの導電層が、前記第１のコンタクト側から前記第２のコンタクト側へ向かってテラス面の高さ位置が下降していく階段状に加工された第１の階段部を有し、
前記第１の分離層は、
前記最上層の導電層を含む２つ以上の導電層を貫通して前記第１の方向に前記積層体内を延び、前記２つ以上の導電層を前記第２の方向に分離している、
請求項１に記載の半導体記憶装置。
【請求項4】
前記第１のコンタクトは、
前記２つ以上の導電層の前記テラス面にそれぞれ接続される複数の第１のコンタクトを含み、
前記第２のコンタクトは、
前記２つ以上の導電層よりも下層の導電層を貫通して、前記複数の導電層のうち接続対象の導電層の深さ位置に到達している、
請求項３に記載の半導体記憶装置。
前記２つ以上の導電層の前記テラス面にそれぞれ接続される複数の第１のコンタクトを含み、
前記第２のコンタクトは、
前記２つ以上の導電層よりも下層の導電層を貫通して、前記複数の導電層のうち接続対象の導電層の深さ位置に到達している、
請求項３に記載の半導体記憶装置。
【請求項5】
前記積層体は、
前記２つ以上の導電層が、前記第２のコンタクト側から前記第１のコンタクト側へ向かってテラス面の高さ位置が下降していく階段状に加工され、前記第１の階段部と前記第１の方向に向かい合う第２の階段部を有する、
請求項３に記載の半導体記憶装置。
前記２つ以上の導電層が、前記第２のコンタクト側から前記第１のコンタクト側へ向かってテラス面の高さ位置が下降していく階段状に加工され、前記第１の階段部と前記第１の方向に向かい合う第２の階段部を有する、
請求項３に記載の半導体記憶装置。
【請求項6】
前記第１の分離層は、
前記複数の導電層のうち、前記最上層の導電層および前記最上層の導電層と前記積層方向に連続する少なくとも１つの導電層を貫通して前記第１の方向に前記積層体内を延び、前記最上層の導電層を含む２つ以上の導電層を前記第２の方向に分離しており、
前記２つ以上の導電層は、
前記複数の絶縁層のうち、前記２つ以上の導電層間に介在される絶縁層に設けられた貫通部分を介して互いに電気的に接続されている、
請求項１に記載の半導体記憶装置。
前記複数の導電層のうち、前記最上層の導電層および前記最上層の導電層と前記積層方向に連続する少なくとも１つの導電層を貫通して前記第１の方向に前記積層体内を延び、前記最上層の導電層を含む２つ以上の導電層を前記第２の方向に分離しており、
前記２つ以上の導電層は、
前記複数の絶縁層のうち、前記２つ以上の導電層間に介在される絶縁層に設けられた貫通部分を介して互いに電気的に接続されている、
請求項１に記載の半導体記憶装置。
【請求項7】
前記第１のコンタクトは、
前記２つ以上の導電層のうち、前記最上層の導電層と接続されている、
請求項６に記載の半導体記憶装置。
前記２つ以上の導電層のうち、前記最上層の導電層と接続されている、
請求項６に記載の半導体記憶装置。
【請求項8】
複数の導電層と複数の絶縁層とが１層ずつ交互に積層され、前記複数の導電層が階段状に加工された階段部を有する積層体と、
前記積層体内を前記積層体の積層方向に延び、前記複数の導電層の一部との交差部にそれぞれメモリセルを形成するピラーと、
前記複数の導電層のうち、前記積層体の最上層の導電層および前記最上層の導電層と前記積層方向に連続する少なくとも１つの導電層を貫通して前記積層方向と交差する第１の方向に前記積層体内を延び、前記最上層の導電層を含む２つ以上の導電層を前記積層方向と前記第１の方向とに交差する第２の方向に選択的に分離する分離層と、
前記積層体の上方から延びて、前記最上層の導電層に接続される第１のコンタクトと、
前記積層体の上方から延びて、前記複数の導電層のうち、前記２つ以上の導電層より下層の導電層にそれぞれ接続される複数の第２のコンタクトと、を備え、
前記２つ以上の導電層は、
前記複数の絶縁層のうち、前記２つ以上の導電層間に介在される絶縁層に設けられた貫通部分を介して互いに電気的に接続され、前記階段部の１段分を構成している、
半導体記憶装置。
前記積層体内を前記積層体の積層方向に延び、前記複数の導電層の一部との交差部にそれぞれメモリセルを形成するピラーと、
前記複数の導電層のうち、前記積層体の最上層の導電層および前記最上層の導電層と前記積層方向に連続する少なくとも１つの導電層を貫通して前記積層方向と交差する第１の方向に前記積層体内を延び、前記最上層の導電層を含む２つ以上の導電層を前記積層方向と前記第１の方向とに交差する第２の方向に選択的に分離する分離層と、
前記積層体の上方から延びて、前記最上層の導電層に接続される第１のコンタクトと、
前記積層体の上方から延びて、前記複数の導電層のうち、前記２つ以上の導電層より下層の導電層にそれぞれ接続される複数の第２のコンタクトと、を備え、
前記２つ以上の導電層は、
前記複数の絶縁層のうち、前記２つ以上の導電層間に介在される絶縁層に設けられた貫通部分を介して互いに電気的に接続され、前記階段部の１段分を構成している、
半導体記憶装置。
【請求項9】
複数の第１の絶縁層と複数の第２の絶縁層とが１層ずつ交互に積層された第１の積層体を形成し、
前記第１の積層体内を前記第１の積層体の積層方向に延びるメモリホールを形成し、
前記第１の積層体の上方から延びて、前記複数の第１の絶縁層のうち、前記第１の積層体の最上層の第１の絶縁層および前記最上層の第１の絶縁層と前記積層方向に連続する少なくとも１つの第１の絶縁層のいずれかに到達する第１のコンタクトホールを形成し、
前記第１の積層体の上方から延びて、前記複数の第１の絶縁層のうち、前記最上層の第１の絶縁層を含む１つ以上の第１の絶縁層より下層のいずれかの第１の絶縁層に到達し、前記第１のコンタクトホールの上端部より大きな径を上端部に有する第２のコンタクトホールを形成する、
半導体記憶装置の製造方法。
前記第１の積層体内を前記第１の積層体の積層方向に延びるメモリホールを形成し、
前記第１の積層体の上方から延びて、前記複数の第１の絶縁層のうち、前記第１の積層体の最上層の第１の絶縁層および前記最上層の第１の絶縁層と前記積層方向に連続する少なくとも１つの第１の絶縁層のいずれかに到達する第１のコンタクトホールを形成し、
前記第１の積層体の上方から延びて、前記複数の第１の絶縁層のうち、前記最上層の第１の絶縁層を含む１つ以上の第１の絶縁層より下層のいずれかの第１の絶縁層に到達し、前記第１のコンタクトホールの上端部より大きな径を上端部に有する第２のコンタクトホールを形成する、
半導体記憶装置の製造方法。
【請求項10】
前記第２のコンタクトホールを、前記第１のコンタクトホールから、前記積層方向と交差する第１の方向に離れた位置に形成し、
前記複数の第１の絶縁層を複数の導電層に置き換えて第２の積層体を形成し、
前記複数の導電層のうち、前記第２の積層体の最上層の導電層、または前記最上層の導電層および前記最上層の導電層と前記積層方向に連続する少なくとも１つの導電層を貫通して前記第１の方向に前記第２の積層体内を延び、前記最上層の導電層を含む１つ以上の導電層を前記積層方向と前記第１の方向とに交差する第２の方向に選択的に分離する第１の分離層を形成し、
前記第１及び第２のコンタクトホールの間の位置で、前記１つ以上の導電層を貫通して前記第２の積層体内を前記第２の方向に延び、前記１つ以上の導電層を前記第１のコンタクトホール側と前記第２のコンタクトホール側とに選択的に分離する第２の分離層を形成する、
請求項９に記載の半導体記憶装置の製造方法。
前記複数の第１の絶縁層を複数の導電層に置き換えて第２の積層体を形成し、
前記複数の導電層のうち、前記第２の積層体の最上層の導電層、または前記最上層の導電層および前記最上層の導電層と前記積層方向に連続する少なくとも１つの導電層を貫通して前記第１の方向に前記第２の積層体内を延び、前記最上層の導電層を含む１つ以上の導電層を前記積層方向と前記第１の方向とに交差する第２の方向に選択的に分離する第１の分離層を形成し、
前記第１及び第２のコンタクトホールの間の位置で、前記１つ以上の導電層を貫通して前記第２の積層体内を前記第２の方向に延び、前記１つ以上の導電層を前記第１のコンタクトホール側と前記第２のコンタクトホール側とに選択的に分離する第２の分離層を形成する、
請求項９に記載の半導体記憶装置の製造方法。
【請求項11】
前記複数の第２の絶縁層を形成するときは、
前記複数の第１の絶縁層のうち、前記最上層の第１の絶縁層および前記最上層の第１の絶縁層と前記積層方向に連続する少なくとも１つの第１の絶縁層の間に介在されることとなる第２の絶縁層に、前記第２の絶縁層を貫通する貫通部分を形成し、
前記複数の第１の絶縁層を形成するときは、
前記最上層の第１の絶縁層を含む２つ以上の第１の絶縁層同士を、前記貫通部分を介して前記積層方向に接続させる、
請求項９に記載の半導体記憶装置の製造方法。
前記複数の第１の絶縁層のうち、前記最上層の第１の絶縁層および前記最上層の第１の絶縁層と前記積層方向に連続する少なくとも１つの第１の絶縁層の間に介在されることとなる第２の絶縁層に、前記第２の絶縁層を貫通する貫通部分を形成し、
前記複数の第１の絶縁層を形成するときは、
前記最上層の第１の絶縁層を含む２つ以上の第１の絶縁層同士を、前記貫通部分を介して前記積層方向に接続させる、
請求項９に記載の半導体記憶装置の製造方法。
【請求項12】
前記複数の第１の絶縁層を複数の導電層に置き換えて、前記複数の導電層のうち、前記最上層の導電層と、前記最上層の導電層と前記積層方向に連続する少なくとも１つの導電層とが電気的に接続した第２の積層体を形成する、
請求項１１に記載の半導体記憶装置の製造方法。
請求項１１に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
【背景技術】
【0002】
３次元不揮発性メモリ等の半導体記憶装置においては、複数の導電層が積層された積層体中に３次元にメモリセルを形成する。これらの導電層を引き出すため、積層体中を延び、複数の導電層のいずれかに接続される複数のコンタクトが配置される。複数の導電層の積層数が増すとともに、これらのコンタクトの配置領域が増大し、半導体記憶装置が大型化してしまう懸念がある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－１５５６２４号公報
【特許文献2】特開２０１９－０５７６４２号公報
【特許文献3】特許第４２５０１４６号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
１つの実施形態は、コンタクトの配置領域を縮小することができる半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、複数の導電層と複数の絶縁層とが１層ずつ交互に積層された積層体と、前記積層体内を前記積層体の積層方向に延び、前記複数の導電層の一部との交差部にそれぞれメモリセルを形成するピラーと、前記複数の導電層のうち、前記積層体の最上層の導電層、または前記最上層の導電層および前記最上層の導電層と前記積層方向に連続する少なくとも１つの導電層を貫通して前記積層方向と交差する第１の方向に前記積層体内を延び、前記最上層の導電層を含む１つ以上の導電層を前記積層方向と前記第１の方向とに交差する第２の方向に選択的に分離する第１の分離層と、前記積層体の上方から延びて、前記１つ以上の導電層のいずれかに接続される第１のコンタクトと、前記積層体の上方から延びて、前記複数の導電層のうち、前記１つ以上の導電層より下層のいずれかの導電層に接続され、前記第１のコンタクトの上面より大きな径を上面に有する第２のコンタクトと、を備える。
【図面の簡単な説明】
【0006】
【図1】実施形態１にかかる半導体記憶装置の概略の構成例を示す断面図。
【図2】実施形態１にかかる半導体記憶装置の構成の一例を示す図。
【図3】実施形態１にかかる半導体記憶装置の構成の一例を示す図。
【図4】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図5】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図6】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図7】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図8】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図9】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図10】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図11】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図12】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図13】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図14】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図15】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図16】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図17】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図18】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図19】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図20】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図21】実施形態１の変形例１にかかる半導体記憶装置の構成の一例を示す図。
【図22】実施形態１の変形例１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図23】実施形態１の変形例１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図24】実施形態１の変形例１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図25】実施形態１の変形例１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図26】実施形態１の変形例１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図27】実施形態１の変形例１及び比較例にかかる半導体記憶装置にコンタクトを形成する様子を示す断面図。
【図28】実施形態１の変形例２にかかる半導体記憶装置の構成の一例を示す図。
【図29】実施形態１の変形例２にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図30】実施形態１の変形例２にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図31】実施形態２にかかる半導体記憶装置の構成の一例を示す図。
【図32】実施形態２にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図33】実施形態２にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図34】実施形態２にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図35】実施形態２にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図36】実施形態２にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図37】実施形態２にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
【図38】実施形態２の変形例にかかる半導体記憶装置の構成の一例を示す図。
【発明を実施するための形態】
【0007】
以下に、本発明の実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【0008】
［実施形態１］
以下、図面を参照して実施形態１について詳細に説明する。
以下、図面を参照して実施形態１について詳細に説明する。
【0009】
【0010】
図１に示すように、半導体記憶装置１は、紙面下側から順に、電極膜ＥＬ、ソース線ＳＬ、及び複数のワード線ＷＬを備える。また、半導体記憶装置１は、複数のワード線ＷＬの上方に、半導体基板ＳＢに設けられた周辺回路ＣＢＡを備える。
【0011】
電極膜ＥＬ上には、絶縁層６０を介してソース線ＳＬが配置されている。絶縁層６０中には複数のプラグＰＧが配置され、プラグＰＧを介してソース線ＳＬと電極膜ＥＬとが電気的な導通を保っている。これにより、半導体記憶装置１の外部から、電極膜ＥＬ及びプラグＰＧを介してソース線ＳＬにソース電位を印加することができる。
【0012】
ソース線ＳＬ上には複数のワード線ＷＬが積層されている。複数のワード線ＷＬの中央部にはメモリ領域ＭＲが配置され、複数のワード線ＷＬの両端部にはコンタクト領域ＥＲが配置されている。
【0013】
メモリ領域ＭＲには、ワード線ＷＬを積層方向に貫通する複数のピラーＰＬが配置されている。ピラーＰＬとワード線ＷＬとの交差部には複数のメモリセルが形成される。これにより、半導体記憶装置１は、例えばメモリ領域ＭＲにメモリセルが３次元に配置された３次元不揮発性メモリとして構成される。
【0014】
コンタクト領域ＥＲには、複数のワード線ＷＬのそれぞれと接続する複数のコンタクトＣＣが配置されている。なお、本明細書では、コンタクトＣＣの延伸方向において、コンタクトＣＣのワード線ＷＬとの接続端側を半導体記憶装置１の下方側とする。
【0015】
コンタクトＣＣからは、複数のワード線ＷＬ中央部のメモリ領域ＭＲに含まれるメモリセルに対し、そのメモリセルと同じ高さ位置のワード線ＷＬを介して書き込み電圧および読み出し電圧等が印加される。このように、これらのコンタクトＣＣにより、多層に積層されるワード線ＷＬが個々に引き出される。
【0016】
複数のワード線ＷＬ、ピラーＰＬ、及びコンタクトＣＣは絶縁層５０に覆われている。絶縁層５０は、複数のワード線ＷＬの周囲にも広がっている。
【0017】
絶縁層５０上方の半導体基板ＳＢは、例えばシリコン基板等である。半導体基板ＳＢの表面にはトランジスタＴＲ及び配線等を含む周辺回路ＣＢＡが配置されている。コンタクトＣＣからメモリセルに印加される各種電圧は、これらのコンタクトＣＣと電気的に接続される周辺回路ＣＢＡにより制御される。このように、周辺回路ＣＢＡはメモリセルの電気的な動作を制御する。
【0018】
周辺回路ＣＢＡは絶縁層４０で覆われており、この絶縁層４０と、複数のワード線ＷＬを覆う絶縁層５０とが接合されることにより、複数のワード線ＷＬ、ピラーＰＬ、及びコンタクトＣＣ等の構成と、周辺回路ＣＢＡとを備える半導体記憶装置１が構成される。
【0019】
【0020】
より詳細には、図２（ａ）は、メモリ領域ＭＲの構成の一例を示すＹ方向に沿う断面図である。図２（ｂ）は、メモリ領域ＭＲに配置されるピラーＰＬのワード線ＷＬの高さ位置での拡大断面図である。図２（ｃ）は、メモリ領域ＭＲに配置されるピラーＰＬの選択ゲート線ＳＧＤ，ＳＧＳの高さ位置での拡大断面図である。
【0021】
【0022】
ただし、図２（ａ）及び図３（ａ）においては、絶縁層６０下方および絶縁層４０上方の構造が省略されている。また、図２及び図３の各図は、半導体記憶装置１の構成を模式的に示している。このため、図２（ａ）及び図３（ａ）のＸ方向またはＹ方向の断面図と、図３（ｂ）のＸＹ断面図とにおける各構成の数および配置等は必ずしも一致しない。
【0023】
なお、図３（ｂ）に示すＡ－Ａ線～Ｄ－Ｄ線は、後述する半導体記憶装置１の製造方法を示す各図における断面である。ただし、半導体記憶装置１の製造方法を示す各断面図と、図３（ｂ）のＸＹ断面図とにおける各構成の数および配置等もまた、必ずしも一致しないことがある。
【0024】
また、本明細書において、Ｘ方向およびＹ方向は共に、ワード線ＷＬの面の向きに沿う方向であり、Ｘ方向とＹ方向とは互いに直交する。また、ワード線ＷＬの電気的な引き出し方向を第１の方向と呼ぶことがあり、この第１の方向はＸ方向に沿う方向である。また、第１の方向と交差する方向を第２の方向と呼ぶことがあり、この第２の方向はＹ方向に沿う方向である。ただし、半導体記憶装置１は製造誤差を含みうるため、第１の方向と第２の方向とは必ずしも直交しない。
【0025】
図２（ａ）に示すように、ソース線ＳＬは、絶縁層６０上に、例えば下部ソース線ＤＳＬａ、中間ソース線ＢＳＬ、及び上部ソース線ＤＳＬｂがこの順に積層された多層構造を有する。
【0026】
下部ソース線ＤＳＬａ、中間ソース線ＢＳＬ、及び上部ソース線ＤＳＬｂは、例えばポリシリコン層等である。そのうち、少なくとも中間ソース線ＢＳＬは、不純物が拡散された導電性のポリシリコン層等であってよい。
【0027】
ソース線ＳＬ上には積層体ＬＭが配置される。積層体ＬＭは、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭａ，ＬＭｂを備える。積層体ＬＭａはソース線ＳＬの上方に配置され、積層体ＬＭｂは積層体ＬＭａ上に配置されている。
【0028】
積層体ＬＭａの最下層のワード線ＷＬの更に下層には、１つ以上の選択ゲート線ＳＧＳが絶縁層ＯＬを介して配置されている。図２（ａ）の例では、積層体ＬＭａは、上層側から順に２つの選択ゲート線ＳＧＳ０，ＳＧＳ１を備える。積層体ＬＭｂの最上層のワード線ＷＬの更に上層には、１つ以上の選択ゲート線ＳＧＤが絶縁層ＯＬを介して配置されている。図２（ａ）の例では、積層体ＬＭｂは、上層側から順に２つの選択ゲート線ＳＧＤ０，ＳＧＤ１を備える。
【0029】
ただし、積層体ＬＭにおけるこれらのワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳの積層数は任意である。
【0030】
複数の導電層としてのワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳは、例えばタングステン層またはモリブデン層等である。複数の絶縁層ＯＬは例えば酸化シリコン層等である。
【0031】
それぞれの積層体ＬＭａ，ＬＭｂの最上層の絶縁層ＯＬは、例えば積層体ＬＭａ，ＬＭｂ中の他の絶縁層ＯＬよりも厚い。積層体ＬＭａの最上層の絶縁層ＯＬは、積層体ＬＭｂの最下層のワード線ＷＬと接しており、積層体ＬＭｂの最上層の絶縁層ＯＬ上には、絶縁層５２，５３がこの順に配置されている。絶縁層５２，５３は、上述の絶縁層５０の一部を構成しており、絶縁層５３の上面は、周辺回路ＣＢＡ側の絶縁層４０の下面と接している。
【0032】
【0033】
すなわち、板状コンタクトＬＩのそれぞれは、互いにＹ方向に並んで、積層体ＬＭの積層方向およびＸ方向に沿う方向に延びる。このように、板状コンタクトＬＩは、積層体ＬＭのＸ方向一端部からもう一端部に亘って積層体ＬＭ内を連続的に延びている。また、板状コンタクトＬＩは、積層体ＬＭ及び上部ソース線ＤＳＬｂを貫通し、中間ソース線ＢＳＬに到達している。
【0034】
また、板状コンタクトＬＩのそれぞれは、絶縁層５５と導電層２５とを含む。絶縁層５５は例えば酸化シリコン層等である。導電層２５は例えばタングステン層または導電性のポリシリコン層等である。
【0035】
絶縁層５５は、板状コンタクトＬＩのＹ方向に向かい合う側壁を覆う。導電層２５は絶縁層５５の内側に充填され、中間ソース線ＢＳＬを含むソース線ＳＬに電気的に接続されている。また、導電層２５は、図２（ａ）とは異なる断面で上層配線と接続される。このような構成により、板状コンタクトＬＩはソース線コンタクトとして機能することとなる。
【0036】
ただし、板状コンタクトＬＩに代えて、絶縁層が充填された板状部材が積層体ＬＭを貫通するとともにＸ方向に沿う方向に延びることにより、積層体ＬＭをＹ方向に分割していてもよい。この場合、このような板状部材はソース線コンタクトとしての機能を有さない。
【0037】
図２（ａ）及び図３（ｂ）に示すように、Ｙ方向に隣接する板状コンタクトＬＩ間には、複数の第１の分離層としての分離層ＳＨＥｈが配置されている。これらの分離層ＳＨＥｈは、積層体ＬＭｂの選択ゲート線ＳＧＤ０，ＳＧＤ１を貫通し、選択ゲート線ＳＧＤ１直下の絶縁層ＯＬに到達するとともに、積層体ＬＭのメモリ領域ＭＲ内をＸ方向に沿う方向に延びる酸化シリコン層等の絶縁層５７である。このような構成により、分離層ＳＨＥｈは、板状コンタクトＬＩ間の選択ゲート線ＳＧＤ０，ＳＧＤ１をＹ方向に選択的に分離する。
【0038】
積層体ＬＭのメモリ領域ＭＲには、積層体ＬＭ、上部ソース線ＤＳＬｂ、及び中間ソース線ＢＳＬを貫通して、下部ソース線ＤＳＬａに到達する複数のピラーＰＬが分散して配置されている。
【0039】
複数のピラーＰＬは、積層体ＬＭの積層方向から見て例えば千鳥状の配置を取る。個々のピラーＰＬは、積層体ＬＭの層方向に沿う方向、つまりＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型（オーバル型）等の形状を有する。
【0040】
ピラーＰＬは、積層体ＬＭａの最上層の絶縁層ＯＬ中から積層体ＬＭａを貫通してソース線ＳＬに到達するピラーＰＬａと、積層体ＬＭｂの最上層の絶縁層ＯＬ中から積層体ＬＭｂを貫通して積層体ＬＭａの最上層の絶縁層ＯＬ中に到達し、対応するピラーＰＬａの上端部に接続されるピラーＰＬｂとを有する。
【0041】
複数のピラーＰＬのそれぞれは、積層体ＬＭ内を積層方向に延びるメモリ層ＭＥ、積層体ＬＭ内を貫通して中間ソース線ＢＳＬと接続するチャネル層ＣＮ、及びピラーＰＬの芯材となるコア層ＣＲを有する。
【0042】
メモリ層ＭＥは、中間ソース線ＢＳＬの深さ位置を除くピラーＰＬの側面に配置されている。また、メモリ層ＭＥは、下部ソース線ＤＳＬａ深さまで到達するピラーＰＬの底面にも配置されている。
【0043】
チャネル層ＣＮは、メモリ層ＭＥの内側で、積層体ＬＭ、上部ソース線ＤＳＬｂ、及び中間ソース線ＢＳＬを貫通して、下部ソース線ＤＳＬａ深さに到達している。すなわち、チャネル層ＣＮは、メモリ層ＭＥを介してピラーＰＬの側面および底面に配置されている。チャネル層ＣＮの更に内側にはコア層ＣＲが充填されている。
【0044】
ただし、チャネル層ＣＮの一部は、側面で中間ソース線ＢＳＬと接触しており、これにより、中間ソース線ＢＳＬを含むソース線ＳＬに電気的に接続される。また、チャネル層ＣＮの上端部は、絶縁層５２中に配置されるプラグＣＨを介して、絶縁層５３中をＹ方向に沿う方向に延びるビット線ＢＬと接続される。
【0045】
図２（ｂ）（ｃ）に示すように、メモリ層ＭＥは、ピラーＰＬの外周側から、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮがこの順に積層された多層構造を有する。
【0046】
メモリ層ＭＥのブロック絶縁層ＢＫ及びトンネル絶縁層ＴＮ、並びにコア層ＣＲは例えば酸化シリコン層等である。メモリ層ＭＥの電荷蓄積層ＣＴは例えば窒化シリコン層等である。チャネル層ＣＮは、例えばポリシリコン層またはアモルファスシリコン層等の半導体層である。
【0047】
図２（ｂ）に示すように、上記構成によって、ピラーＰＬ側面の個々のワード線ＷＬと対向する部分には、それぞれメモリセルＭＣが形成される。ワード線ＷＬから所定の電圧が印加されることにより、メモリセルＭＣに対してデータの書き込み及び読み出しが行われる。
【0048】
メモリセルＭＣからのデータは、ピラーＰＬに接続されるビット線ＢＬへと読み出される。ビット線ＢＬは、絶縁層５３の表面に配置される電極パッドＰＤｂと接続される。電極パッドＰＤｂは、絶縁層４０の表面に配置され、周辺回路ＣＢＡと電気的に接続される電極パッドＰＤｃと接続されている。これにより、ビット線ＢＬへと読み出されたメモリセルＭＣのデータは、周辺回路ＣＢＡで処理される。
【0049】
図２（ｃ）に示すように、上記構成によって、ピラーＰＬ側面の個々の選択ゲート線ＳＧＤと対向する部分には、それぞれ選択ゲートＳＴＤが形成される。また、ピラーＰＬ側面の個々の選択ゲート線ＳＧＳと対向する部分には、それぞれ選択ゲートＳＴＳが形成される。選択ゲート線ＳＧＤ，ＳＧＳから所定の電圧が印加されることにより選択ゲートＳＴＤ，ＳＴＳがオンまたはオフし、これらの選択ゲートＳＴＤ，ＳＴＳが属するピラーＰＬに形成されるメモリセルＭＣが選択状態または非選択状態となる。
【0050】
図３（ａ）に示すように、コンタクト領域ＥＲにおいて、ソース線ＳＬは、中間ソース線ＢＳＬに替えて、下部ソース線ＤＳＬａと上部ソース線ＤＳＬｂとの間に中間絶縁層ＳＣＯを有する。コンタクト領域ＥＲには、ソース線ＳＬの接続対象となるピラーＰＬが配置されないためである。中間絶縁層ＳＣＯは、例えば酸化シリコン層等である。ただし、ソース線ＳＬが、コンタクト領域ＥＲにおいても、中間ソース線ＢＳＬを有していてもよい。
【0051】
また、コンタクト領域ＥＲには、複数のコンタクトＣＣｓ，ＣＣ及び複数の柱状部ＨＲが配置されている。
【0052】
第１のコンタクトとしての複数のコンタクトＣＣｓは、積層体ＬＭの積層方向に積層体ＬＭｂ内を延び、積層体ＬＭｂが有する１つ以上の選択ゲート線ＳＧＤのいずれかとそれぞれ接続されている。
【0053】
第２のコンタクトとしての複数のコンタクトＣＣは、積層体ＬＭの積層方向に積層体ＬＭａ，ＬＭｂ内を延び、積層体ＬＭａに属する複数のワード線ＷＬのいずれかとそれぞれ接続されている。
【0054】
また、図示はしないが、積層体ＬＭａが有する１つ以上の選択ゲート線ＳＧＳにもそれぞれコンタクトが接続されている。これ以降、特に言及しない場合には、ワード線ＷＬと接続されるコンタクトＣＣに、選択ゲート線ＳＧＳと接続されるこれらのコンタクトを含めるものとする。
【0055】
これらのコンタクトＣＣｓ，ＣＣの上端部は、例えば積層体ＬＭｂの最上層の絶縁層ＯＬ中に配置されている。また、これらのコンタクトＣＣｓ，ＣＣの下端部は、接続対象のワード線ＷＬまたは選択ゲート線ＳＧＤ，ＳＧＳにそれぞれ到達している。
【0056】
また、選択ゲート線ＳＧＤに接続されるコンタクトＣＣｓの上面の面積および径は、ワード線ＷＬ等に接続されるコンタクトＣＣの上面の面積および径よりも小さい。さらには、コンタクトＣＣｓが総じてコンタクトＣＣよりも小さなサイズを有することにより、コンタクトＣＣｓのＸＹ平面に沿う断面の面積および径が、積層体ＬＭの同じ高さ位置におけるワード線ＷＬ等に接続されるコンタクトＣＣのＸＹ平面に沿う断面の面積および径よりも小さく構成されていてもよい。
【0057】
図３（ｂ）に示すように、コンタクト領域ＥＲのうち、複数のコンタクトＣＣｓが配置された領域をコンタクト領域ＥＲｄとも呼ぶ。また、ワード線ＷＬに接続される複数のコンタクトＣＣが配置された領域をコンタクト領域ＥＲｗとも呼ぶ。また、選択ゲート線ＳＧＳに接続される複数のコンタクトが配置された領域をコンタクト領域ＥＲｓとも呼ぶ。
【0058】
板状コンタクトＬＩに挟まれた領域内において、コンタクト領域ＥＲｄ，ＥＲｗ間には、積層体ＬＭ内をＹ方向に沿う方向に延びる第２の分離層としての分離層ＳＨＥｖが配置されている。分離層ＳＨＥｖは、上述の分離層ＳＨＥｈと同様、酸化シリコン層等の絶縁層５７であり、選択ゲート線ＳＧＤ０，ＳＧＤ１を貫通し直下の絶縁層ＯＬに到達している。
【0059】
また、上述の複数の分離層ＳＨＥｈは、板状コンタクトＬＩの間のメモリ領域ＭＲ内をＸ方向に沿う方向に延びるとともに、選択ゲート線ＳＧＤに接続される複数のコンタクトＣＣｓが配置されるコンタクト領域ＥＲｄ内をもＸ方向に沿う方向に延び、分離層ＳＨＥｖの側面に接続されている。
【0060】
これにより、選択ゲート線ＳＧＤは、Ｙ方向両側を板状コンタクトＬＩと分離層ＳＨＥｈ、または２つの分離層ＳＨＥｈに挟まれて、Ｘ方向の端部を分離層ＳＨＥｖで分離された複数の領域に選択的に分離される。
【0061】
図３（ｂ）は、積層体ＬＭが４層の選択ゲート線ＳＧＤを備え、これらの選択ゲート線ＳＧＤを６つの領域に分離する例を示している。したがって、図３（ｂ）の例では、選択ゲート線ＳＧＤは、５つの分離層ＳＨＥｈと、それらのＹ方向両側の板状コンタクトＬとＩ、１つの分離層ＳＨＥｖとによって６つの領域に分離され、これらの複数領域に、４層の選択ゲート線ＳＧＤのそれぞれに接続されるコンタクトＣＣｓがＸ方向に並んで配置されている。
【0062】
図３（ａ）に示すように、コンタクトＣＣｓ，ＣＣは、コンタクトＣＣの外周を覆う絶縁層５６と、絶縁層５６の内側に充填されるタングステン層または銅層等の導電層２６とを有する。
【0063】
コンタクトＣＣｓ，ＣＣの導電層２６は、絶縁層５２中に配置されるプラグＶ０を介して、絶縁層５３中に配置される上層配線ＭＸと接続される。この上層配線ＭＸは、絶縁層５３表面の電極パッドＰＤｂ及び絶縁層４０表面の電極パッドＰＤｃ等を介して、上述の周辺回路ＣＢＡ（図１参照）と電気的に接続されている。
【0064】
このような構成により、各層のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳを電気的に引き出すことができる。
【0065】
すなわち、上記構成により、周辺回路ＣＢＡから、上層配線ＭＸ、コンタクトＣＣ、及びワード線ＷＬを介してメモリセルＭＣに所定の電圧を印加して、メモリセルＭＣを記憶素子として動作させることができる。
【0066】
また、周辺回路ＣＢＡから、上層配線ＭＸ、コンタクトＣＣｓ、及び選択ゲート線ＳＧＤ，ＳＧＳを介して選択ゲートＳＴＤ，ＳＴＳに所定の電圧を印加して、メモリセルＭＣを選択状態または非選択状態とすることができる。このとき、分離層ＳＨＥｈ，ＳＨＥｖで分離された領域ごとにメモリセルＭＣが、選択状態または非選択状態となる。
【0067】
複数のコンタクトＣＣｓ，ＣＣが配置されるコンタクト領域ＥＲには、積層体ＬＭ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＯを貫通して、下部ソース線ＤＳＬａに到達する複数の柱状部ＨＲが分散して配置されている。複数の柱状部ＨＲは、積層体ＬＭの積層方向から見て例えばグリッド状または千鳥状の配置を取る。個々の柱状部ＨＲは、ＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型等の形状を有する。
【0068】
なお、図３（ａ）の例では、複数の柱状部ＨＲはそれぞれが、複数のコンタクトＣＣｓ，ＣＣの間に配置されている。しかし、複数の柱状部ＨＲは、少なくとも個々のコンタクトＣＣの径より小さなピッチで配置されており、板状コンタクトＬＩ及びコンタクトＣＣｓ，ＣＣとの干渉が許容されている。つまり、複数の柱状部ＨＲの幾つかは、例えば隣接するコンタクトＣＣと少なくとも一部が重なる位置に配置されていてもよい。この場合、コンタクトＣＣと重なり合った部分がコンタクトＣＣにより侵食されて、柱状部ＨＲの一部が欠損した状態となっていてもよい。
【0069】
また、個々の柱状部ＨＲは、積層体ＬＭａの最上層の絶縁層ＯＬ中から積層体ＬＭａを貫通してソース線ＳＬに到達する柱状部ＨＲａと、積層体ＬＭｂの最上層の絶縁層ＯＬ中から積層体ＬＭｂを貫通して積層体ＬＭａの最上層の絶縁層ＯＬ中に到達し、対応する柱状部ＨＲａの上端部に接続される柱状部ＨＲｂとを有する。
【0070】
これらの柱状部ＨＲは、後述するように、犠牲層と絶縁層とが積層された積層体から積層体ＬＭを形成する際、これらの構成を支持する役割を持ち、半導体記憶装置１の機能には寄与しないダミーのピラーである。
【0071】
このため、柱状部ＨＲａ，ＨＲｂはそれぞれが、酸化シリコン層等の絶縁層５４の単体で構成され、柱状部ＨＲが他の構成に対して電気的な影響を及ぼさないよう構成されている。これにより、複数の柱状部ＨＲにおいては、隣接する板状コンタクトＬＩ及びコンタクトＣＣｓ，ＣＣとの干渉が許容される。このように柱状部ＨＲを構成することで、板状コンタクトＬＩ及びコンタクトＣＣｓ，ＣＣとの接触回避を図ることなく、柱状部ＨＲを所望のピッチで配置することができる。
【0072】
また、積層体ＬＭの同じ高さ位置において、柱状部ＨＲのＸＹ平面に沿う方向の断面積は、例えばピラーＰＬのＸＹ平面に沿う方向の断面積より大きくともよい。また、複数の柱状部ＨＲ間のピッチは、例えば複数のピラーＰＬ間のピッチより大きくともよい。ＸＹ平面において、積層体ＬＭにおけるワード線ＷＬの単位面積あたりの柱状部ＨＲの配置密度は、ワード線ＷＬの単位面積あたりのピラーＰＬの配置密度より低くともよい。
【0073】
このように、例えば柱状部ＨＲに比べて、ピラーＰＬの断面積を小さく構成し、狭ピッチとすることで、所定サイズの積層体ＬＭ内に高密度に多数のメモリセルＭＣを形成することができ、半導体記憶装置１の記憶容量を高めることができる。一方、柱状部ＨＲは、専ら積層体ＬＭを支持するために用いられるので、例えばピラーＰＬのように断面積が小さく狭ピッチの精密な構成としないことで、半導体記憶装置１の製造負荷を軽減することができる。
【0074】
（半導体記憶装置の製造方法）
次に、図４～図１９を用いて、実施形態１の半導体記憶装置１の製造方法について説明する。図４～図１９は、実施形態１にかかる半導体記憶装置１の製造方法の手順の一部を順に例示する図である。
次に、図４～図１９を用いて、実施形態１の半導体記憶装置１の製造方法について説明する。図４～図１９は、実施形態１にかかる半導体記憶装置１の製造方法の手順の一部を順に例示する図である。
【0075】
まずは、後にピラーＰＬ及び柱状部ＨＲの一部となる構成が形成される様子を図４に示す。図４は、後にメモリ領域ＭＲとなる領域、及び後にコンタクト領域ＥＲとなる領域を含む、製造途中の半導体記憶装置１のＸ方向に沿う断面を示している。すなわち、図４に示す後にメモリ領域ＭＲとなる領域は、上述の図３（ｂ）のＡ－Ａ線における断面部分に相当する。また、図４に示す後にコンタクト領域ＥＲとなる領域は、上述の図３（ｂ）のＡ’－Ａ’線における断面部分に相当する。
【0076】
図４（ａ）に示すように、支持基板ＳＳの上方に、下部ソース線ＤＳＬａ、中間犠牲層ＳＣＮもしくは中間絶縁層ＳＣＯ、及び上部ソース線ＤＳＬｂをこの順に形成する。
【0077】
支持基板ＳＳは、例えばシリコン基板等の半導体基板、セラミック基板または石英基板等の絶縁性基板、サファイア基板等の導電性基板等であってよい。
【0078】
下部ソース線ＤＳＬａ及び上部ソース線ＤＳＬｂは、例えばポリシリコン層等である。中間犠牲層ＳＣＮは、後にポリシリコン層等に置き換えられて中間ソース線ＢＳＬとなる層であり、後にメモリ領域ＭＲとなる領域に配置される。中間絶縁層ＳＣＯは、例えば酸化シリコン層等であり、後にコンタクト領域ＥＲとなる領域に配置される。
【0079】
上部ソース線ＤＳＬｂ上に、複数の絶縁層ＮＬと、複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭｓａを形成する。絶縁層ＮＬは、例えば窒化シリコン層等であり、後にワード線ＷＬ及び選択ゲート線ＳＧＳとなる導電材料に置き換えられる犠牲層として機能する。積層体ＬＭｓａは、このような置き換え処理によって後に積層体ＬＭａとなる部分である。
【0080】
なお、この段階において、最上層の絶縁層ＯＬを含む複数の絶縁層ＯＬは、概ね同じ厚さを有していてよい。
【0081】
図４（ｂ）に示すように、後にメモリ領域ＭＲとなる領域に、積層体ＬＭｓａ、上部ソース線ＤＳＬｂ、及び中間犠牲層ＳＣＮを貫通し、下部ソース線ＤＳＬａに到達する複数のメモリホールＭＨａを形成する。また、後にコンタクト領域ＥＲとなる領域に、積層体ＬＭｓａ、上部ソース線ＤＳＬｂ、及び中間絶縁層ＳＣＯを貫通し、下部ソース線ＤＳＬａに到達する複数のホールＨＬａを形成する。
【0082】
これらのメモリホールＭＨａ及びホールＨＬａは、例えば一括して形成することができる。ただし、メモリホールＭＨａとホールＨＬａとを個別に形成してもよい。この場合、メモリホールＭＨａを形成する際には、後にコンタクト領域ＥＲとなる領域をレジスト層等で保護しておくことができる。また、ホールＨＬａを形成する際には、後にメモリ領域ＭＲとなる領域をレジスト層等で保護しておくことができる。
【0083】
図４（ｃ）に示すように、例えばアモルファスシリコン層等の犠牲層でメモリホールＭＨａ内を充填し、複数のピラーＰＬｓを形成する。また、例えば酸化シリコン層等の絶縁層５４でホールＨＬａ内を充填し、複数の柱状部ＨＲａを形成する。
【0084】
これらのピラーＰＬｓと柱状部ＨＲａとは個別に形成される。この場合、ピラーＰＬｓを形成する際には、後にコンタクト領域ＥＲとなる領域をレジスト層等で保護しておくことができる。また、柱状部ＨＲａを形成する際には、後にメモリ領域ＭＲとなる領域をレジスト層等で保護しておくことができる。
【0085】
次に、ピラーＰＬ及び柱状部ＨＲが形成される様子を図５～図７に示す。図５～図７は、上述の図４と同様、製造途中の半導体記憶装置１のＸ方向に沿う断面であって、上述の図３（ｂ）のＡ－Ａ線断面およびＡ’－Ａ’線断面に相当する断面部分を示している。
【0086】
図５（ａ）に示すように、積層体ＬＭｓａの上面に酸化シリコン層等を積み増しする。これにより、積層体ＬＭｓａの最上層の絶縁層ＯＬが他の絶縁層ＯＬより厚くなる。また、ピラーＰＬｓ及び柱状部ＨＲａの上端部が最上層の絶縁層ＯＬ中に埋没する。
【0087】
また、積層体ＬＭｓａ上に、複数の第１の絶縁層としての絶縁層ＮＬと、複数の第２の絶縁層としての絶縁層ＯＬとが１層ずつ交互に積層された第１の積層体としての積層体ＬＭｓｂを形成する。積層体ＬＭｓｂは、絶縁層ＮＬが後にワード線ＷＬ及び選択ゲート線ＳＧＤに置き換えられて積層体ＬＭｂとなる部分である。
【0088】
なお、この段階において、最上層の絶縁層ＯＬを含む積層体ＬＭｓｂの複数の絶縁層ＯＬは、概ね同じ厚さを有していてよい。
【0089】
図５（ｂ）に示すように、後にメモリ領域ＭＲとなる領域に、積層体ＬＭｓｂを貫通し、積層体ＬＭｓａ中に配置される複数のピラーＰＬａの上端部にそれぞれ到達する複数のメモリホールＭＨｂを形成する。また、後にコンタクト領域ＥＲとなる領域に、積層体ＬＭｓｂを貫通し、積層体ＬＭｓａ中に配置される複数の柱状部ＨＲａの上端部にそれぞれ到達する複数のホールＨＬｂを形成する。
【0090】
これらのメモリホールＭＨｂ及びホールＨＬｂは、例えば一括して形成することができる。ただし、後にメモリ領域ＭＲとなる領域とコンタクト領域ＥＲとなる領域とを適宜保護しながら、メモリホールＭＨｂとホールＨＬｂとを個別に形成してもよい。
【0091】
図６（ａ）に示すように、後にコンタクト領域ＥＲとなる領域において、例えば酸化シリコン層等の絶縁層５４でホールＨＬｂ内を充填し、複数の柱状部ＨＲｂを形成する。これにより、柱状部ＨＲａ，ＨＲｂを備える柱状部ＨＲが形成される。
【0092】
なお、柱状部ＨＲｂを形成する際には、後にメモリ領域ＭＲとなる領域をレジスト層等で保護しておくことができる。
【0093】
図６（ｂ）に示すように、後にメモリ領域ＭＲとなる領域において、複数のメモリホールＭＨｂを介して、これらの下端部にそれぞれ接続される複数のピラーＰＬａから犠牲層を除去する。これにより、積層体ＬＭｓａ，ＬＭｓｂを貫通し、ソース線ＳＬに到達する複数のメモリホールＭＨが形成される。
【0094】
図７（ａ）に示すように、複数のメモリホールＭＨのそれぞれに、メモリホールＭＨの外周側から順に、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮ（図２（ｂ）（ｃ）参照）の積層構造を有するメモリ層ＭＥを形成する。また、複数のメモリホールＭＨの側壁および底面に、メモリ層ＭＥを介してチャネル層ＣＮを形成する。また、チャネル層ＣＮ内側のメモリホールＭＨ内の空隙を酸化シリコン層等で充填してコア層ＣＲを形成する。
【0095】
このとき、メモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲは、積層体ＬＭｓｂの上面にも形成される。これらのメモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲは、エッチバック等により積層体ＬＭｓｂの上面から除去される。
【0096】
以上により、後にメモリ領域ＭＲとなる領域に、複数のピラーＰＬが形成される。ただし、この時点で、メモリ層ＭＥは複数のピラーＰＬの側壁全体を覆っており、チャネル層ＣＮが露出した状態となっていない。
【0097】
なお、後にコンタクト領域ＥＲとなる領域には、上述の図６（ａ）の処理により、複数の柱状部ＨＲが形成済みである。したがって、後にコンタクト領域ＥＲとなる領域は、上記の図６（ｂ）及び図７（ａ）に示す処理の影響を受けない。
【0098】
図７（ｂ）に示すように、積層体ＬＭｓｂの上面に酸化シリコン層等を積み増しする。これにより、積層体ＬＭｓｂの最上層の絶縁層ＯＬが他の絶縁層ＯＬより厚くなる。また、ピラーＰＬ及び柱状部ＨＲの上端部が、最上層の絶縁層ＯＬ中に埋没する。
【0099】
【0100】
図８～図１０は、製造途中のコンタクト領域ＥＲのＸ方向に沿う断面であって、上述の図３（ｂ）のＢ－Ｂ線断面に相当する断面部分を示している。ただし、図８～図１０においては、一例として、積層体ＬＭｓの８層の絶縁層ＮＬのそれぞれの深さ位置に到達するコンタクトホールＣＬａ～ＣＬｈを形成する例を示す。また、図８～図１０においては、複数の柱状部ＨＲの図示を省略している。
【0101】
図８（ａ）に示すように、複数の開口を有するハードマスクパターン８１を積層体ＬＭｓの上面に形成する。ハードマスクパターン８１は、例えば酸素プラズマ等を用いたアッシングで除去されない無機系の層である。ハードマスクパターン８１の複数の開口はそれぞれが、例えばホール形状を有している。
【0102】
図８（ｂ）に示すように、ハードマスクパターン８１の開口から露出した積層体ＬＭｓの上面をエッチングして、最上層の絶縁層ＯＬを除去する。これにより、最上層の絶縁層ＯＬを貫通し、その絶縁層ＯＬ直下の絶縁層ＮＬに到達する複数のコンタクトホールＣＬｈが形成される。
【0103】
図８（ｃ）に示すように、ハードマスクパターン８１を介して積層体ＬＭｓの一部上面を覆い、複数の開口を有するレジストパターン９１を形成する。レジストパターン９１は、例えば酸素プラズマ等を用いたアッシングで除去可能なレジスト層等の有機系の層である。レジストパターン９１の開口からは、例えば１つおきにコンタクトホールＣＬｈが露出している。
【0104】
図９（ａ）に示すように、レジストパターン９１の開口から露出したコンタクトホールＣＬｈを更にエッチングして、コンタクトホールＣＬｈの底面から例えば１対の絶縁層ＮＬ，ＯＬを除去する。
【0105】
これにより、最上層の絶縁層ＯＬから２番目の絶縁層ＯＬまで積層体ＬＭｓを貫通し、最上層の絶縁層ＮＬから２番目の絶縁層ＮＬに到達する複数のコンタクトホールＣＬｇが形成される。これらのコンタクトホールＣＬｇは、レジストパターン９１に覆われた複数のコンタクトホールＣＬｈに対して１つおきに配置されている。
【0106】
つまり、この段階において、積層体ＬＭｓには、複数のコンタクトホールＣＬｈと複数のコンタクトホールＣＬｇとが１つずつ交互に形成される。
【0107】
図９（ｂ）に示すように、酸素プラズマ等を用いたアッシングにより、レジストパターン９１を除去する。
【0108】
図９（ｃ）に示すように、ハードマスクパターン８１を介して積層体ＬＭｓの一部上面を覆い、複数の開口を有するレジストパターン９２を形成する。レジストパターン９２の開口からは、互いに隣接する１組のコンタクトホールＣＬｈ，ＣＬｇのうち、例えば１組おきに、コンタクトホールＣＬｈ，ＣＬｇが露出している。
【0109】
図１０（ａ）に示すように、レジストパターン９２の開口から露出したコンタクトホールＣＬｈ，ＣＬｇを更にエッチングして、コンタクトホールＣＬｈ，ＣＬｇの底面から例えば２対の絶縁層ＮＬ，ＯＬをそれぞれ除去する。
【0110】
これにより、エッチング対象となったコンタクトホールＣＬｈからは、最上層の絶縁層ＯＬから３番目の絶縁層ＯＬまで積層体ＬＭｓを貫通し、最上層の絶縁層ＮＬから３番目の絶縁層ＮＬに到達する複数のコンタクトホールＣＬｆが形成される。
【0111】
また、エッチング対象となったコンタクトホールＣＬｇからは、最上層の絶縁層ＯＬから４番目の絶縁層ＯＬまで積層体ＬＭｓを貫通し、最上層の絶縁層ＮＬから４番目の絶縁層ＮＬに到達する複数のコンタクトホールＣＬｅが形成される。
【0112】
このように、ここまでの処理により、積層体ＬＭｓにおける到達深さが順に増していくコンタクトホールＣＬｈ～ＣＬｅがこの順に並んだコンタクトホールＣＬｈ～ＣＬｅのセットが２組形成される。
【0113】
この後、酸素プラズマ等を用いたアッシングにより、レジストパターン９２を除去する。
【0114】
図１０（ｂ）に示すように、ハードマスクパターン８１を介して積層体ＬＭｓの一部上面を覆い、複数の開口を有するレジストパターン９３を形成する。レジストパターン９３の開口からは、２組のコンタクトホールＣＬｈ～ＣＬｅうち、１組のコンタクトホールＣＬｈ～ＣＬｅが露出している。
【0115】
図１０（ｃ）に示すように、レジストパターン９３の開口から露出したコンタクトホールＣＬｈ～ＣＬｅを更にエッチングして、コンタクトホールＣＬｈ～ＣＬｅの底面から例えば４対の絶縁層ＮＬ，ＯＬをそれぞれ除去する。
【0116】
これにより、エッチング対象となったコンタクトホールＣＬｈからは、最上層の絶縁層ＯＬから５番目の絶縁層ＯＬまで積層体ＬＭｓを貫通し、最上層の絶縁層ＮＬから５番目の絶縁層ＮＬに到達するコンタクトホールＣＬｄが形成される。
【0117】
また、エッチング対象となったコンタクトホールＣＬｇからは、最上層の絶縁層ＯＬから６番目の絶縁層ＯＬまで積層体ＬＭｓを貫通し、最上層の絶縁層ＮＬから６番目の絶縁層ＮＬに到達するコンタクトホールＣＬｃが形成される。
【0118】
また、エッチング対象となったコンタクトホールＣＬｆからは、最上層の絶縁層ＯＬから７番目の絶縁層ＯＬまで積層体ＬＭｓを貫通し、最上層の絶縁層ＮＬから７番目の絶縁層ＮＬに到達するコンタクトホールＣＬｂが形成される。
【0119】
また、エッチング対象となったコンタクトホールＣＬｅからは、最上層の絶縁層ＯＬから８番目の絶縁層ＯＬまで積層体ＬＭｓを貫通し、最上層の絶縁層ＮＬから８番目の絶縁層ＮＬに到達するコンタクトホールＣＬａが形成される。
【0120】
以上により、積層体ＬＭｓにおける到達深さが順に増していき、積層体ＬＭｓ中の８層の絶縁層ＮＬにそれぞれ到達する複数のコンタクトホールＣＬｈ～ＣＬａが形成される。この後、酸素プラズマ等を用いたアッシングにより、レジストパターン９３を除去する。また、ハードマスクパターン８１をエッチング等により除去する。
【0121】
なお、最上層の絶縁層ＮＬを含む１つ以上の絶縁層ＮＬは、後に選択ゲート線ＳＧＤとなる層である。したがって、複数のコンタクトホールＣＬｈ～ＣＬａのうち、これらの絶縁層ＮＬに到達するコンタクトホールを、これらの絶縁層ＮＬより下層の絶縁層ＮＬに到達するコンタクトホールよりも小さく形成しておく。コンタクトホールＣＬｈ～ＣＬａの径を異ならせるには、例えば上述の図８（ａ）の処理において、ハードマスクパターン８１の複数の開口の幾つかの径を他の開口より小さく形成すればよい。
【0122】
ただし、径の異なる複数のコンタクトホールＣＬｈ～ＣＬａを一括して形成するのではなく、他より小さな径を有するコンタクトホールを別作りしてもよい。これにより、いずれのコンタクトホールＣＬｈ～ＣＬａをも精度よく形成することができる。異なる径ごとにコンタクトホールを別作りする際には、それぞれのコンタクトホールが形成される領域をレジスト層等で適宜保護しながら、上述の図８～図１０の処理を複数回繰り返すことができる。
【0123】
このように、複数のコンタクトホールＣＬｈ～ＣＬａのうち、他より小さな径を有し、最上層の絶縁層ＮＬを含む１つ以上の絶縁層ＮＬに到達するコンタクトホールは、第１のコンタクトホールの一例である。また、複数のコンタクトホールＣＬｈ～ＣＬａのうち、最上層の絶縁層ＮＬを含む１つ以上の絶縁層ＮＬより下層の絶縁層ＮＬに到達するコンタクトホールは、第２のコンタクトホールの一例である。
【0124】
図１１は、上述の図５～図７等と同様、製造途中の半導体記憶装置１のＸ方向に沿う断面であって、上述の図３（ｂ）のＡ－Ａ線断面およびＡ’－Ａ’線断面に相当する断面部分を示している。上述の図８～図１０の処理により、後にコンタクト領域ＥＲとなる領域には、複数のコンタクトホールが形成済みである。
【0125】
図１１（ａ）には、積層体ＬＭｓａ，ＬＭｓｂ中の異なる絶縁層ＮＬにそれぞれ到達する複数のコンタクトホールのうち、積層体ＬＭｓｂの最下層、並びに積層体ＬＭｓａの最下層から５番目および４番目の絶縁層ＮＬにそれぞれ到達するコンタクトホールＣＬを示す。
【0126】
ただし、図１１（ａ）に示す例によらず、複数のコンタクトホールＣＬは、複数の柱状部ＨＲの一部と重なる位置に形成されることがある。この場合、柱状部ＨＲのコンタクトホールが形成された部分は欠損した状態となり得る。
【0127】
図１１（ａ）に示すように、複数のコンタクトホールＣＬのそれぞれの側壁および底面を覆う絶縁層５６を形成する。絶縁層５６は例えば酸化シリコン層等である。
【0128】
図１１（ｂ）に示すように、複数のコンタクトホールＣＬのそれぞれに、絶縁層５６を介して、例えばアモルファスシリコン層等の犠牲層を充填する。これにより、複数の柱状体ＣＳが形成される。これらの柱状体ＣＳは、犠牲層を含んで構成されるコンタクト様の仮の構造体である。
【0129】
次に、図１２～図１６を用いて、ソース線ＳＬ及びワード線ＷＬが形成される様子を示す。図１２～図１６は、後にメモリ領域ＭＲとなる領域のＹ方向に沿う断面図であって、上述の図３（ｂ）のＣ－Ｃ線断面に相当する断面部分である。
【0130】
図１２（ａ）に示すように、積層体ＬＭｓａ，ＬＭｓｂ、及び上部ソース線ＤＳＬｂを貫通し、中間犠牲層ＳＣＮに到達するスリットＳＴを形成する。
【0131】
スリットＳＴは、積層体ＬＭｓａ，ＬＭｓｂ内をＸ方向に沿う方向、つまり、紙面に対して垂直な方向にも延びている。したがって、後にコンタクト領域ＥＲとなる領域においては、スリットＳＴの下端部は中間絶縁層ＳＣＯに到達する。スリットＳＴは、以下に述べるリプレース処理に用いられるほか、後に板状コンタクトＬＩとなる構成である。
【0132】
図１２（ｂ）に示すように、スリットＳＴのＹ方向に向かい合う側壁に絶縁層５５ｓを形成する。絶縁層５５ｓは、例えば酸化シリコン層等であり、後に板状コンタクトＬＩが側壁に有することとなる上述の絶縁層５５（図２（ａ）参照）と異なり、この後の処理で積層体ＬＭｓａ，ＬＭｓｂを保護するために形成される仮の保護層である。
【0133】
図１３（ａ）に示すように、絶縁層５５ｓで側壁を保護されたスリットＳＴを介して、例えば熱リン酸等の中間犠牲層ＳＣＮの除去液を流入させて、下部ソース線ＤＳＬａ及び上部ソース線ＤＳＬｂに挟まれた中間犠牲層ＳＣＮを除去する。
【0134】
これにより、下部ソース線ＤＳＬａと上部ソース線ＤＳＬｂとの間にギャップ層ＧＰｎが形成される。また、ピラーＰＬ外周部のメモリ層ＭＥの一部がギャップ層ＧＰｎ内に露出する。
【0135】
このとき、スリットＳＴの側壁は絶縁層５５ｓで保護されているので、積層体ＬＭｓａ，ＬＭｓｂ内の絶縁層ＮＬまでもが除去されてしまうことが抑制される。
【0136】
図１３（ｂ）に示すように、スリットＳＴを介してギャップ層ＧＰｎ内に適宜、薬液を流入させて、ギャップ層ＧＰｎ内に露出したメモリ層ＭＥのブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮ（図２（ｂ）（ｃ）参照）を順次、除去する。これにより、ピラーＰＬの一部側壁からメモリ層ＭＥが除去され、内側のチャネル層ＣＮの一部がギャップ層ＧＰｎ内に露出する。
【0137】
図１４（ａ）に示すように、絶縁層５５ｓで側壁を保護されたスリットＳＴから、例えばアモルファスシリコン等の原料ガスを注入し、ギャップ層ＧＰｎをアモルファスシリコン等で充填する。また、支持基板ＳＳを加熱処理して、ギャップ層ＧＰｎ内に充填されたアモルファスシリコンを多結晶化してポリシリコン等を含む中間ソース線ＢＳＬを形成する。
【0138】
これにより、ピラーＰＬのチャネル層ＣＮの一部が、中間ソース線ＢＳＬを介して側面でソース線ＳＬと接続される。
【0139】
図１４（ｂ）に示すように、スリットＳＴの側壁から絶縁層５５ｓを除去する。
【0140】
なお、後にコンタクト領域ＥＲとなる領域においては、下部ソース線ＤＳＬａと上部ソース線ＤＳＬｂとの間には中間犠牲層ＳＣＮに替えて中間絶縁層ＳＣＯが形成されている。このため、後にコンタクト領域ＥＲとなる領域は、上記の図１３及び図１４に示す処理の影響を受けない。
【0141】
図１５（ａ）に示すように、スリットＳＴから積層体ＬＭｓａ，ＬＭｓｂ内部へと、例えば熱リン酸等の絶縁層ＮＬの除去液を流入させて、積層体ＬＭｓａ，ＬＭｓｂの絶縁層ＮＬを除去する。これにより、絶縁層ＯＬ間の絶縁層ＮＬが除去された複数のギャップ層ＧＰを有する積層体ＬＭｇａ，ＬＭｇｂが形成される。
【0142】
なお、複数のギャップ層ＧＰを含む積層体ＬＭｇａ，ＬＭｇｂは脆弱な構造となっている。後にメモリ領域ＭＲとなる領域では、複数のピラーＰＬがこのような脆弱な積層体ＬＭｇａ，ＬＭｇｂを支持する。一方、後にコンタクト領域ＥＲとなる領域においては、複数の柱状部ＨＲがこれらの積層体ＬＭｇａ，ＬＭｇｂを支持する。
【0143】
このようなピラーＰＬ及び柱状部ＨＲの支持構造によって、残った絶縁層ＯＬが撓んだり、積層体ＬＭｇａ，ＬＭｇｂ自体が歪んだり倒壊したりすることが抑制される。
【0144】
図１５（ｂ）に示すように、スリットＳＴから積層体ＬＭｇａ，ＬＭｇｂ内部へと、例えばタングステンまたはモリブデン等の導電材の原料ガスを注入し、積層体ＬＭｇａ，ＬＭｇｂのギャップ層ＧＰを導電材で充填して複数のワード線ＷＬ等を形成する。
【0145】
これにより、複数のワード線ＷＬ等と複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭａ及び第２の積層体としての積層体ＬＭｂを含む積層体ＬＭが形成される。ただし、この時点で分離層ＳＨＥｈ、ＳＨＥｖは未形成であり、積層体ＬＭｂの最上層の導電層２７を含む１つ以上の導電層２７は、複数の区画に分離された選択ゲート線ＳＧＤとなってはいない。
【0146】
以上のように、中間犠牲層ＳＣＮから中間ソース線ＢＳＬを形成する処理、及び絶縁層ＮＬからワード線ＷＬを形成する処理をリプレース処理とも呼ぶ。
【0147】
図１６（ａ）に示すように、スリットＳＴの側壁に絶縁層５５を形成する。
【0148】
図１６（ｂ）に示すように、絶縁層５５内に導電層２５を充填して、ソース線コンタクトとなる板状コンタクトＬＩを形成する。ただし、スリットＳＴ内に導電層２５を形成することなく絶縁層５５等を充填し、ソース線コンタクトとしての機能を有さない板状部材を形成してもよい。
【0149】
【0150】
図１７及び図１８の（ａ）は、上述の図１２～図１６と同様、後にメモリ領域ＭＲとなる領域のＹ方向に沿う断面図であって、上述の図３（ｂ）のＣ－Ｃ線断面に相当する断面部分である。図１７及び図１８の（ｂ）は、後にコンタクト領域ＥＲとなる領域のＸ方向に沿う断面図であって、上述の図３（ｂ）のＤ－Ｄ線断面に相当する断面部分である。
【0151】
図１７（ｂ）には、上述の複数の柱状体ＣＳのうち、積層体ＬＭｂの最下層から３番目、並びに積層体ＬＭａの最下層および最下層から２番目のワード線ＷＬにそれぞれ接続される柱状体ＣＳを示す。また、図１７（ｂ）に示す柱状体ＣＳｓは、積層体ＬＭｂの最上層の導電層２７を含む１つ以上の導電層２７のそれぞれに接続され、犠牲層を含んで構成されるコンタクト様の仮の構造体である。
【0152】
図１７に示すように、積層体ＬＭｂの最上層の導電層２７を含む１つ以上の導電層２７を貫通し、直下の絶縁層ＯＬに到達する複数の溝ＧＲｈ，ＧＲｖを形成する。
【0153】
複数の溝ＧＲｈは、後にメモリ領域ＭＲとなる領域および後にコンタクト領域ＥＲｄとなる領域をＸ方向に沿う方向に延びる。溝ＧＲｖは、後にコンタクト領域ＥＲｄとなる領域と、後にコンタクト領域ＥＲｗとなる領域との間をＹ方向に沿う方向に延びる。溝ＧＲｖは、側面で複数の溝ＧＲｈに接続され、延伸方向両端部でＹ方向に互いに隣接する板状コンタクトＬＩにそれぞれ接続される。
【0154】
図１８に示すように、複数の溝ＧＲｈ，ＧＲｖ内に酸化シリコン層等の絶縁層５７を充填する。これにより、複数の溝ＧＲｈ内に絶縁層５７が充填された複数の分離層ＳＨＥｈが形成される。また、溝ＧＲｖ内に絶縁層５７が充填された分離層ＳＨＥｖが形成される。
【0155】
以上により、積層体ＬＭｂの最上層の導電層２７を含む１つ以上の導電層２７が、選択ゲート線ＳＧＤのパターンに区画される。
【0156】
次に、図１９を用いて、複数のコンタクトＣＣｓ，ＣＣが形成される様子を示す。図１９は、上述の図１７～図１８の（ｂ）と同様、後にコンタクト領域ＥＲとなる領域のＸ方向に沿う断面図であって、上述の図３（ｂ）のＤ－Ｄ線断面に相当する断面部分である。
【0157】
図１９（ａ）に示すように、複数の柱状体ＣＳｓ，ＣＳから犠牲層を除去して、複数のコンタクトホールＣＬｓ，ＣＬとする。コンタクトホールＣＬｓは、選択ゲート線ＳＧＤのそれぞれに到達しており、後にコンタクトＣＣｓとなる構成である。
【0158】
また、複数のコンタクトホールＣＬｓ，ＣＬの底面を覆う絶縁層５６を除去する。これにより、それぞれの側壁が絶縁層５６に覆われた複数のコンタクトホールＣＬｓ，ＣＬが形成される。
【0159】
図１９（ｂ）に示すように、絶縁層５６に覆われた複数のコンタクトホールＣＬｓ，ＣＬ内にそれぞれタングステン層等の導電層２６を充填する。これにより、複数のコンタクトＣＣｓ，ＣＣが形成される。
【0160】
その後、積層体ＬＭｂの上面に絶縁層５２を形成し、絶縁層５２を貫通するプラグＣＨ，Ｖ０を形成する。これらのプラグＣＨ，Ｖ０はそれぞれ、ピラーＰＬ及びコンタクトＣＣｓ，ＣＣの上端部に接続される。また、絶縁層５２上に絶縁層５３を形成し、絶縁層５３にビット線ＢＬ及び上層配線ＭＸを形成する。ビット線ＢＬはプラグＣＨを介してピラーＰＬに接続され、上層配線ＭＸはプラグＶ０を介してコンタクトＣＣｓ，ＣＣに接続される。
【0161】
なお、例えばデュアルダマシン法等を用いることにより、プラグＣＨとビット線ＢＬ、及びプラグＶ０と上層配線ＭＸ等を一括して形成してもよい。
【0162】
また、これらのビット線ＢＬ及び上層配線ＭＸに接続される電極パッドＰＤｂを形成する。
【0163】
一方、積層体ＬＭが形成された支持基板ＳＳとは別体の半導体基板ＳＢ上に、周辺回路ＣＢＡを形成し、絶縁層４０で覆う。絶縁層４０中には、周辺回路ＣＢＡを絶縁層４０の表面に引き出すコンタクト、ビア、配線等を形成し、絶縁層４０の表面に形成された電極パッドＰＤｃ等と接続される。
【0164】
また、支持基板ＳＳと半導体基板ＳＢとを、それぞれが有する絶縁層５０，４０で貼り合わせ、絶縁層５０，４０中の電極パッドＰＤｂ、ＰＤｃを接続する。その後、支持基板ＳＳを研削除去してソース線ＳＬを露出させ、プラグＰＧが形成された絶縁層６０を介して、電極膜ＥＬが接続される。
【0165】
以上により、実施形態１の半導体記憶装置１が製造される。
【0166】
（概括）
３次元不揮発性メモリ等の半導体記憶装置は、例えば複数のワード線および選択ゲート線が積層された積層体中に３次元にメモリセルが形成される構成を有する。これらのワード線および選択ゲート線を上層配線等に引き出すため、個々のワード線および選択ゲート線に接続されるコンタクトが配置される。
３次元不揮発性メモリ等の半導体記憶装置は、例えば複数のワード線および選択ゲート線が積層された積層体中に３次元にメモリセルが形成される構成を有する。これらのワード線および選択ゲート線を上層配線等に引き出すため、個々のワード線および選択ゲート線に接続されるコンタクトが配置される。
【0167】
しかしながら、ワード線および選択ゲート線の積層数が増すとともに、複数のコンタクトが配置されるコンタクト領域の面積が増大していき、半導体記憶装置が大型化してしまう懸念がある。また、選択ゲート線は分離層等によって複数領域に分離された構成を有する。このため、選択ゲート線の層数が増していくと、分離層による選択ゲート線の区画が複雑化する懸念も生じる。図２０に、比較例の半導体記憶装置の例を示す。
【0168】
図２０は、実施形態１及び比較例にかかる半導体記憶装置が備える選択ゲート線ＳＧＤの高さ位置におけるコンタクト領域ＥＲ，ＥＲｘを含むＸＹ断面図である。図２０（ａ）は比較例の半導体記憶装置の構成例であり、図２０（ｂ）は上述の実施形態１の図３（ｂ）の再掲である。図２０において、実施形態１及び比較例の半導体記憶装置は、上述の図３（ｂ）の例と同様、いずれも４層の選択ゲート線ＳＧＤを有し、これらを６つの領域に分離するものとする。
【0169】
図２０（ａ）に示すように、比較例のコンタクト領域ＥＲｘにおいては、選択ゲート線ＳＧＤに接続される複数のコンタクトＣＣｓｘと、下層のワード線等に接続される複数のコンタクトＣＣｘとが、メモリ領域ＭＲから遠ざかる方向に配置されるコンタクト領域ＥＲｄｘ，ＥＲｗｘにそれぞれ配置される。
【0170】
また、比較例においては、複数のコンタクトＣＣｓｘは、複数のコンタクトＣＣｘと同様に構成され、比較的大きな径を有している。
【0171】
したがって、４層の選択ゲート線ＳＧＤを、板状コンタクトＬＩ間でそれぞれ６つの領域に分離し、それらの領域のそれぞれに、４層の選択ゲート線ＳＧＤにそれぞれ接続される計２４個のコンタクトＣＣｓｘを配置するには、分離層ＳＨＥｘのデザインが複雑化し、コンタクトＣＣｓｘの配置も複雑にならざるを得ない。
【0172】
図２０（ａ）の例では、板状コンタクトＬＩ間の領域で選択ゲート線ＳＧＤを６つの領域に分離する５つの分離層ＳＨＥｘは、コンタクトＣＣｓｘが配置されるコンタクト領域ＥＲｄｘ内を概ねＸ方向に延び、一方の板状コンタクトＬＩに近い位置に配置される分離層ＳＨＥｘから順に、その板状コンタクトＬＩに側面から接続して終端している。
【0173】
以上のような複雑なデザイン及び配置により、コンタクト領域ＥＲｄｘの面積が増大してしまうほか、上記のような複雑なデザインを実現するためのリソグラフィにおけるマージンが低下し、コンタクト領域ＥＲｄｘにおける加工難度が高まってしまう。
【0174】
図２０（ｂ）に示すように、実施形態１においては、選択ゲート線ＳＧＤに接続される複数のコンタクトＣＣｓは、上述のように、下層のワード線ＷＬ等に接続される複数のコンタクトＣＣよりも小さな径を有するよう構成されている。
【0175】
このように、コンタクトＣＣｓの径を小さくすることが可能であるのは、幾層ものワード線ＷＬ等を貫通して対象のワード線ＷＬ等に接続されるコンタクトＣＣとは異なり、比較的浅い位置で選択ゲート線ＳＧＤと接続されるコンタクトＣＣｓの方が、非接続対象の選択ゲート線ＳＧＤ等との耐圧を確保しやすいためである。
【0176】
コンタクトＣＣｓの径を小さくすることで、Ｘ方向に沿う方向に延びる分離層ＳＨＥｈと、Ｙ方向に沿う方向に延びる分離層ＳＨＥｖとを用いて、比較的シンプルなデザインで、選択ゲート線ＳＧＤを複数領域に分離することができる。また、コンタクトＣＣｓも、例えばＸ方向およびＹ方向に並ぶグリッド状等、比較的シンプルに配置することが可能となる。
【0177】
これにより、図２０の例では、比較例のコンタクト領域ＥＲｄｘと比較して、実施形態１のコンタクト領域ＥＲｄの面積を８０％程度縮小することができる。
【0178】
実施形態１の半導体記憶装置１によれば、積層体ＬＭの上方から延びて、１つ以上の選択ゲート線ＳＧＤのいずれかに接続されるコンタクトＣＣｓと、積層体ＬＭの上方から延びて、１つ以上の選択ゲート線ＳＧＤより下層のいずれかのワード線ＷＬに接続され、コンタクトＣＣｓの上面より大きな径を上面に有するコンタクトＣＣと、を備える。
【0179】
これにより、シンプルなデザインの分離層ＳＨＥｈ，ＳＨＥｖで選択ゲート線ＳＧＤを複数領域に分離することができ、また、複数のコンタクトＣＣｓをシンプルに、かつ高密度に配置することができる。よって、複数のコンタクトＣＣｓが配置されるコンタクト領域ＥＲｄを縮小することができ、半導体記憶装置１を小型化することができる。また、コンタクト領域ＥＲｄを加工する際のリソグラフィにおけるマージンが低下し、コンタクト領域ＥＲｄにおける加工難度を軽減することができる。
【0180】
実施形態１の半導体記憶装置１によれば、複数のコンタクトＣＣｓ，ＣＣの間の位置で、選択ゲート線ＳＧＤを貫通して積層体ＬＭ内をＹ方向に沿う方向に延び、選択ゲート線ＳＧＤをコンタクトＣＣｓ側とコンタクトＣＣ側とに選択的に分離する分離層ＳＨＥｖを備える。
【0181】
このように、積層体ＬＭ内をＸ方向に沿う方向に延びる複数の分離層ＳＨＥｈに加えて、積層体ＬＭ内をＹ方向に沿う方向に延びる分離層ＳＨＥｖを配置することで、半導体記憶装置１の選択ゲート線ＳＧＤを複数領域に分離することができる。
【0182】
（変形例１）
次に、図２１～図２７を用いて、実施形態１の変形例１の半導体記憶装置１ａについて説明する。変形例１の半導体記憶装置１ａは、選択ゲート線ＳＧＤが階段状に加工されている点が上述の実施形態１と異なる。
次に、図２１～図２７を用いて、実施形態１の変形例１の半導体記憶装置１ａについて説明する。変形例１の半導体記憶装置１ａは、選択ゲート線ＳＧＤが階段状に加工されている点が上述の実施形態１と異なる。
【0183】
以下の図面においては、実施形態１と同様の構成に同様の符号を付し、その説明を省略することがある。
【0184】
図２１は、実施形態１の変形例１にかかる半導体記憶装置１ａの構成の一例を示す図である。より詳細には、図２１（ａ）は、コンタクト領域ＥＲａの構成の一例を示すＸ方向に沿う断面図である。図２１（ｂ）は、選択ゲート線ＳＧＤの高さ位置におけるコンタクト領域ＥＲａを含むＸＹ断面図である。
【0185】
ただし、図２１（ａ）においては、絶縁層６０下方および絶縁層４０上方の構造が省略されている。また、図２１（ａ）のＹ方向の断面図と、図２１（ｂ）のＸＹ断面図とにおける各構成の数および配置等は必ずしも一致しない。
【0186】
図２１に示すように、半導体記憶装置１ａは、積層体ＬＭｂの選択ゲート線ＳＧＤが階段状に加工された第１の階段部としての階段部ＳＰを備える。より具体的には、積層体ＬＭｂの選択ゲート線ＳＧＤは、メモリ領域ＭＲから遠ざかるにつれてテラス面の高さ位置が下降していく階段状に加工され、それぞれのコンタクトＣＣｓとの接続部分近傍で終端している。
【0187】
したがって、変形例１のコンタクト領域ＥＲａは、選択ゲート線ＳＧＤが階段状に加工された階段部ＳＰを有するコンタクト領域ＥＲｄａと、複数のワード線ＷＬのうち最上層のワード線ＷＬの直上の絶縁層ＯＬを積層体ＬＭｂの最上層とするコンタクト領域ＥＲｗａ，ＥＲｓａとを含む。
【0188】
変形例１においても、選択ゲート線ＳＧＤは、上述の実施形態１と同様、Ｘ方向に沿う方向に延びる分離層ＳＨＥｈによって複数領域に分離されている。ただし、選択ゲート線ＳＧＤは、コンタクト領域ＥＲｄａにおいて階段状に加工されて終端しているため、変形例１の半導体記憶装置１ａは、Ｙ方向に沿う方向に延びる分離層ＳＨＥｖを有していない。
【0189】
これらのコンタクト領域ＥＲｄａ，ＥＲｗａ，ＥＲｓａは、積層体ＬＭｂの未加工部分の上面の高さ位置に到達する絶縁層５１で覆われている。絶縁層５１は例えば酸化シリコン層等である。積層体ＬＭの上面を覆う上述の絶縁層５２，５３は、この絶縁層５１の上面をも覆っている。
【0190】
コンタクト領域ＥＲｄａには、絶縁層５１及び階段部ＳＰのテラス面を構成する絶縁層ＯＬを貫通して、接続対象の選択ゲート線ＳＧＤにそれぞれ到達する複数のコンタクトＣＣｓが配置されている。つまり、コンタクトＣＣｓは、階段状に加工された各テラス面で選択ゲート線ＳＧＤに接続される。図２１（ｂ）の例では、半導体記憶装置１ａは４層の選択ゲート線ＳＧＤを有しており、これらが４段の階段部ＳＰに加工され、これらの各段にコンタクトＣＣｓが配置されている。
【0191】
なお、複数のコンタクトＣＣｓは専ら、積層体ＬＭ上方の絶縁層５１中を延び、積層体ＬＭのワード線ＷＬ等を貫通してはいない。このため、これらのコンタクトＣＣｓの側壁は、絶縁層５６により覆われていなくともよい。
【0192】
コンタクト領域ＥＲｗａ，ＥＲｓａには、絶縁層５１と、選択ゲート線ＳＧＤを除くワード線ＷＬ部分の積層体ＬＭとを貫通し、接続対象のワード線ＷＬまたは選択ゲート線ＳＧＳにそれぞれ到達する複数のコンタクトＣＣが配置される。
【0193】
以上のような変形例１の半導体記憶装置１ａは、以下のように製造することができる。
【0194】
【0195】
【0196】
【0197】
図２２（ａ）に示すように、これまでの処理により、支持基板ＳＳ上には、中間犠牲層ＳＣＮまたは中間絶縁層ＳＣＯを間に含む下部ソース線ＤＳＬａ及び上部ソース線ＤＳＬｂ、積層体ＬＭｓａ，ＬＭｓｂ、並びに積層体ＬＭｓａを貫通するピラーＰＬｃ及び柱状部ＨＲａが形成済みである。
【0198】
また、積層体ＬＭｓｂの上面の一部を覆うレジストパターン９４を形成する。レジストパターン９４は、後に階段部ＳＰの最下段となる部分に端部を有する。
【0199】
図２２（ｂ）に示すように、レジストパターン９４から露出した積層体ＬＭｓｂの上面から、例えば１対の絶縁層ＮＬ，ＯＬを除去する。
【0200】
図２３（ａ）に示すように、酸素プラズマ等を用いたスリミング処理により、レジストパターン９４の端部を後退させる。これにより、上記の処理で除去された１対の絶縁層ＮＬ，ＯＬの終端部が露出する。
【0201】
図２３（ｂ）に示すように、レジストパターン９４から新たに露出した積層体ＬＭｓｂの上面から、例えば１対の絶縁層ＮＬ，ＯＬを除去する。またこのとき、上述の処理で１対の絶縁層ＮＬ，ＯＬが除去済みの領域においても、更に下層の１対の絶縁層ＮＬ，ＯＬが除去される。これにより、最上層の絶縁層ＮＬ，ＯＬと、最上層から２層目の絶縁層ＮＬ．ＯＬとが、階段状に加工される。
【0202】
これ以降も、後に半導体記憶装置１ａが有することとなる選択ゲート線ＳＧＤの層数に応じて、レジストパターン９４のスリミングと、絶縁層ＮＬ，ＯＬの除去とを繰り返し、選択ゲート線ＳＧＤの層数分の絶縁層ＮＬを階段状に加工する。
【0203】
その後、酸素プラズマ等を用いたアッシングにより、レジストパターン９４を除去する。
【0204】
図２４（ａ）に示すように、階段状に加工された絶縁層ＮＬ，ＯＬの上面を覆い、未加工部分の積層体ＬＭｂの上面の高さ位置に到達する絶縁層５１を形成する。
【0205】
図２４（ｂ）に示すように、積層体ＬＭｓｂを貫通し、ピラーＰＬｃに到達するメモリホールＭＨｂを形成する。また、絶縁層５１及び積層体ＬＭｓｂを貫通し、柱状部ＨＲａに到達するホールＨＬｂを形成する。これ以降、上述の実施形態１と同様に、ピラーＰＬ及び柱状部ＨＲを形成する。
【0206】
図２５（ａ）に、ピラーＰＬ及び柱状部ＨＲが形成された様子を示す。ただし、この段階で、中間ソース線ＢＳＬは未形成であり、また、チャネル層ＣＮはピラーＰＬの側面から露出した状態となってはいない。すなわち、図２５（ａ）は、上述の実施形態１の図７（ｂ）の状態に相当する。
【0207】
図２５（ｂ）に示すように、絶縁層５１と、複数の絶縁層ＮＬのうち階段状に加工された絶縁層ＮＬを除く積層体ＬＭ部分とを貫通し、下層に配置される各層の絶縁層ＮＬにそれぞれ到達する複数のコンタクトホールＣＬを形成する。これらのコンタクトホールＣＬは、後に複数のワード線ＷＬ及び選択ゲート線ＳＧＳに接続されるコンタクトＣＣとなる部分である。
【0208】
その後、上述の実施形態１の図１１と同様、これらのコンタクトホールＣＬの側壁および底面に絶縁層５６を形成し、これらのコンタクトホールＣＬ内をアモルファスシリコン層等の絶縁層で充填する。
【0209】
なお、上記のようなコンタクトホールＣＬは、上述の実施形態１の図８～図１０と同様の手法で形成することができる。ただし、この段階で、後に選択ゲート線ＳＧＤに接続されるコンタクトＣＣｓとなるコンタクトホールは未形成である。
【0210】
これらのコンタクトホールは、専ら絶縁層５１を貫通させて形成されるのに対し、上記のコンタクトホールＣＬは、絶縁層５１のみならず、絶縁層ＮＬ，ＯＬの積層構造を貫通させて形成される。このように、後にコンタクトＣＣｓとなるコンタクトホールと、上記のコンタクトホールＣＬとは異なる層構造を加工して形成される。したがって、後にコンタクトＣＣｓとなるコンタクトホールを、上記のコンタクトホールＣＬと別作りにすることが好ましく、これにより、いずれのコンタクトホールをも精度よく形成することができる。
【0211】
後にコンタクトＣＣｓとなるコンタクトホールは、上記のコンタクトホールＣＬの形成に相前後して形成することも可能である。しかし、以下に示すように、積層体ＬＭのリプレース処理後にこれらのコンタクトホールを形成することがより簡便である。
【0212】
図２６（ａ）に示すように、中間犠牲層ＳＣＯを中間ソース線ＢＳＬにリプレースし、ピラーＰＬのチャネル層ＣＮを接続する。また、積層体ＬＭｓａ，ＬＭｓｂの絶縁層ＮＬをワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳにリプレースし、積層体ＬＭを形成する。分離層ＳＨＥｈは、この時点で形成済みであっても、この後に形成されてもよい。
【0213】
図２６（ｂ）に示すように、絶縁層５１、ＯＬを貫通して、接続対象の選択ゲート線ＳＧＤにそれぞれ到達する複数のコンタクトホールＣＬｓを形成する。
【0214】
このように、積層体ＬＭのリプレース処理後にコンタクトホールＣＬｓを形成することで、形成済みの選択ゲート線ＳＧＤ等と選択比を取りつつ、これらのコンタクトホールＣＬｓを一括して形成することができる。
【0215】
一方、下層のワード線ＷＬ等に接続される上述のコンタクトホールＣＬを、複数のワード線ＷＬを貫通させて形成するのは困難である。したがって、上述のように、積層体ＬＭのリプレース処理前に、複数の絶縁層ＮＬを貫通させて上述のコンタクトホールＣＬを形成することが好ましい。
【0216】
その後、上述の実施形態１と同様、コンタクトホールＣＬｓ．ＣＬの側壁に絶縁層５６を形成し、内部を導電層２６で充填して、複数のコンタクトＣＣｓ，ＣＣを形成する。ただし、専ら絶縁層５１中を貫通するコンタクトＣＣｓの側壁には絶縁層５６を設けなくともよい。
【0217】
また、プラグＣＨ，Ｖ０、ビット線ＢＬ、上層配線ＭＸ等を形成し、周辺回路ＣＢＡが形成された半導体基板ＳＢとの貼り合わせ等を行う。
【0218】
以上により、変形例１の半導体記憶装置１ａが製造される。
【0219】
変形例１の半導体記憶装置１ａによれば、積層体ＬＭは、選択ゲート線ＳＧＤが、コンタクトＣＣｓ側からコンタクトＣＣ側へ向かってテラス面の高さ位置が下降していく階段状に加工された階段部ＳＰを有する。また、コンタクトＣＣｓは、選択ゲート線ＳＧＤのそれぞれとテラス面で接続される。
【0220】
【0221】
なお、積層体ＬＭを貫通させたコンタクトＣＣｓを、接続対象の選択ゲート線ＳＧＤに接続させる上述の実施形態１の方式に比べ、選択ゲート線ＳＧＤを階段状に構成し、これらのテラス面にコンタクトＣＣｓを接続する変形例１の方式は非効率であるようにも思われる。しかしながら、変形例１においても、コンタクトＣＣｓの径をコンタクトＣＣよりも小さくしているので、分離層ＳＨＥｈのデザイン及びコンタクトＣＣｓの配置をシンプルなものとすることができる。このため、コンタクト領域ＥＲｄａの面積削減のメリットの方が高く、変形例１の構成においても充分な効果が得られる。
【0222】
変形例１の半導体記憶装置１ａによれば、コンタクトＣＣは、選択ゲート線ＳＧＤよりも下層のワード線ＷＬを貫通して、複数のワード線ＷＬまたは選択ゲート線ＳＧＳのうち接続対象のワード線ＷＬまたは選択ゲート線ＳＧＳの深さ位置に到達している。
【0223】
このように、コンタクトＣＣの上端部近傍には選択ゲート線ＳＧＤが配置されず、コンタクトＣＣは、下層のワード線ＷＬ等を貫通して積層体ＬＭ中を延びる。これにより、コンタクトＣＣと選択ゲート線ＳＧＤとの短絡を抑制することができる。この点について、図２７を用いて以下に説明する。
【0224】
図２７は、実施形態１の変形例１及び比較例にかかる半導体記憶装置にコンタクトＣＣ，ＣＣｘを形成する様子を示す断面図である。図２７（ａ）～（ｃ）の紙面左側は、比較例のコンタクトＣＣｘが形成される様子を示し、紙面右側は、変形例１のコンタクトＣＣが形成される様子を示している。
【0225】
図２７（ａ）に示すように、アモルファスシリコン層等の犠牲層が除去された後、比較例のコンタクトホールＣＬｘ及び変形例１のコンタクトホールＣＬの側壁および底面には絶縁層５６がそれぞれ形成されている。
【0226】
図２７（ｂ）に示すように、コンタクトホールＣＬｘ，ＣＬの底面から絶縁層５６を除去する。このとき、コンタクトホールＣＬｘ，ＣＬ上端部側面の絶縁層５６までもが除去されてしまうことがある。
【0227】
図２７（ｃ）に示すように、側壁の絶縁層５６を介して、コンタクトホールＣＬｘ，ＣＬ内に導電層２６を充填し、比較例のコンタクトＣＣｘ及び変形例１のコンタクトＣＣを形成する。
【0228】
しかしながら、上述のように、コンタクトホールＣＬｘ上端部側面の絶縁層５６が除去されてしまうと、コンタクトホールＣＬｘ内に積層体ＬＭ上層の選択ゲート線ＳＧＤ等が露出する。これにより、コンタクトホールＣＬｘ内に充填された導電層２６と、コンタクトホールＣＬｘ内に露出した選択ゲート線ＳＧＤ等とが短絡してしまうことがある。
【0229】
一方、変形例１においては、コンタクトホールＣＬ上端部の絶縁層５６が除去されてしまっても、コンタクトホールＣＬｘ内に露出するのは、階段状に加工された選択ゲート線ＳＧＤの高さ位置を覆う絶縁層５１である。これにより、コンタクトホールＣＬ内に充填された導電層２６と、選択ゲート線ＳＧＤ等との短絡を抑制することができる。
【0230】
変形例１の半導体記憶装置１ａによれば、その他、上述の実施形態１の半導体記憶装置１と同様の効果を奏する。
【0231】
（変形例２）
次に、図２８～図３０を用いて、実施形態１の変形例２の半導体記憶装置１ｂについて説明する。変形例２の半導体記憶装置１ｂは、選択ゲート線ＳＧＤがコンタクトＣＣｓ，ＣＣ側の両方で階段状に加工されている点が上述の実施形態１と異なる。
次に、図２８～図３０を用いて、実施形態１の変形例２の半導体記憶装置１ｂについて説明する。変形例２の半導体記憶装置１ｂは、選択ゲート線ＳＧＤがコンタクトＣＣｓ，ＣＣ側の両方で階段状に加工されている点が上述の実施形態１と異なる。
【0232】
以下の図面においては、実施形態１と同様の構成に同様の符号を付し、その説明を省略することがある。
【0233】
図２８は、実施形態１の変形例２にかかる半導体記憶装置１ｂの構成の一例を示す図である。より詳細には、図２８（ａ）は、コンタクト領域ＥＲｂの構成の一例を示すＸ方向に沿う断面図である。図２８（ｂ）は、選択ゲート線ＳＧＤの高さ位置におけるコンタクト領域ＥＲｂを含むＸＹ断面図である。
【0234】
ただし、図２８（ａ）においては、絶縁層６０下方および絶縁層４０上方の構造が省略されている。また、図２８（ａ）のＹ方向の断面図と、図２８（ｂ）のＸＹ断面図とにおける各構成の数および配置等は必ずしも一致しない。
【0235】
図２８に示すように、半導体記憶装置１ｂは、上述の変形例１の階段部ＳＰに加えて、積層体ＬＭｂの選択ゲート線ＳＧＤが階段状に加工された第２の階段部としての階段部ＳＰｂを備える。
【0236】
階段部ＳＰｂは、階段部ＳＰとＸ方向に対向する位置に配置され、選択ゲート線ＳＧＤが、メモリ領域ＭＲに近づくにつれてテラス面の高さ位置が下降していく階段状に加工された形状を有する。また、階段部ＳＰｂのテラス面は、例えば階段部ＳＰのテラス面より狭く、これにより、階段部ＳＰｂは、階段部ＳＰより急な傾斜を有し、また、階段部ＳＰより短い階段長を有している。階段長は、最上段から最下段までの距離である。
【0237】
このように狭いテラス面を有する階段部ＳＰｂには、コンタクトＣＣｓ，ＣＣ等は配置されておらず、階段部ＳＰｂは選択ゲート線ＳＧＤを上層配線ＭＸ等へと引き出す機能を有さないダミーの階段部である。
【0238】
複数のワード線ＷＬ及び選択ゲート線ＳＧＳにそれぞれ接続される複数のコンタクトＣＣは、コンタクトＣＣｓから、これらの階段部ＳＰ，ＳＰｂを隔てた位置に配置されている。コンタクトＣＣの配置位置には、階段部ＳＰ，ＳＰｂ間で一旦、途切れた選択ゲート線ＳＧＤが再び配置されているため、これらのコンタクトＣＣは、選択ゲート線ＳＧＤを含む積層体ＬＭを貫通し、接続対象のワード線ＷＬまたは選択ゲート線ＳＧＳに接続される。
【0239】
また、変形例２の構成においても、選択ゲート線ＳＧＤは、階段部ＳＰ，ＳＰｂ間で一旦、途切れており、コンタクトＣＣｓ側とコンタクトＣＣ側とで電気的な導通を有しておらず、コンタクトＣＣｓ，ＣＣ間にはＹ方向に沿う方向に延びる分離層ＳＨＥｖは配置されない。
【0240】
このように、変形例２のコンタクト領域ＥＲｂは、選択ゲート線ＳＧＤが階段状に加工された階段部ＳＰ，ＳＰｂを有するコンタクト領域ＥＲｄｂと、上述の実施形態１と同様、選択ゲート線ＳＧＤを最上層とするコンタクト領域ＥＲｗ，ＥＲｓとを有する。
【0241】
これらのコンタクト領域ＥＲｄａ，ＥＲｗａ，ＥＲｓａのうち、コンタクト領域ＥＲｄｂは、積層体ＬＭｂの未加工部分の上面の高さ位置に到達する絶縁層５１で覆われている。つまり、絶縁層５１は、コンタクト領域ＥＲｄｂの階段部ＳＰ，ＳＰｂを覆っている。
【0242】
なお、変形例２においても、専ら絶縁層５１中を延びる複数のコンタクトＣＣｓの側壁には、絶縁層５６が設けられていなくともよい。
【0243】
以上のような変形例２の半導体記憶装置１ｂは、以下のように製造することができる。
【0244】
図２９及び図３０は、実施形態１の変形例２にかかる半導体記憶装置２ａの製造方法の手順の一部を順に例示する図である。より詳細には、図２９及び図３０は、半導体記憶装置２ａの階段部ＳＰ，ＳＰｂを形成する様子を示す上面図である。
【0245】
図２９（ａ）に示すように、例えば矩形の開口ＯＰａを有するレジストパターン９５を積層体ＬＭｓの上面に形成する。このとき、レジストパターン９５の開口ＯＰａは、後に板状コンタクトＬＩが形成される部分にＹ方向に跨るように、階段部ＳＰ，ＳＰｂの形成領域に形成される。また、開口ＯＰａのＸ方向に向かい合う端部は、階段部ＳＰ，ＳＰｂの最下段にそれぞれ配置され、開口ＯＰａのＹ方向に向かい合う端部は、開口ＯＰａ中央に形成されることとなる板状コンタクトＬＩにＹ方向両側で隣接することとなる板状コンタクトＬＩの形成位置に配置されている。
【0246】
また、レジストパターン９５の開口ＯＰａから露出する積層体ＬＭｓの上面から、例えば１対の絶縁層ＯＬ，ＮＬ（図２２等参照）を除去する。これにより、積層体ＬＭｓの最上層から２番目の絶縁層ＯＬａが、レジストパターン９５の開口ＯＰａから露出する。
【0247】
図２９（ｂ）に示すように、酸素プラズマ等を用いたスリミングにより、レジストパターン９５の開口ＯＰａを拡大する。これにより、積層体ＬＭｓの最上層から２番目の絶縁層ＯＬａの周囲に、新たに積層体ＬＭの未加工の上面が露出する。
【0248】
また、レジストパターン９５の開口ＯＰａから露出する積層体ＬＭｓの上面から、例えば１対の絶縁層ＯＬ，ＮＬを除去する。これにより、レジストパターン９５の開口ＯＰａ中央に既に露出していた絶縁層ＯＬａを含む１対の絶縁層ＯＬ，ＮＬが除去されて、積層体ＬＭｓの最上層から３番目の絶縁層ＯＬｂが露出する。また、絶縁層ＯＬｂの周囲を取り囲むように、新たに絶縁層ＯＬａが露出する。
【0249】
図２９（ｃ）に示すように、酸素プラズマ等を用いたスリミングにより、レジストパターン９５の開口ＯＰａを拡大する。これにより、積層体ＬＭｓの最上層から２番目の絶縁層ＯＬａの周囲に、新たに積層体ＬＭの未加工の上面が露出する。
【0250】
また、レジストパターン９５の開口ＯＰａから露出する積層体ＬＭｓの上面から、例えば１対の絶縁層ＯＬ，ＮＬを除去する。これにより、レジストパターン９５の開口ＯＰａ中央に既に露出していた絶縁層ＯＬｂを含む１対の絶縁層ＯＬ，ＮＬが除去されて、積層体ＬＭｓの最上層から３番目の絶縁層ＯＬｃが露出する。また、絶縁層ＯＬｃの周囲を取り囲むように、新たに絶縁層ＯＬｂが露出する。さらに、絶縁層ＯＬｂの周囲を取り囲むように、新たに絶縁層ＯＬａが露出する。
【0251】
図２９（ｄ）に示すように、酸素プラズマ等を用いたスリミングにより、レジストパターン９５の開口ＯＰａを拡大する。これにより、積層体ＬＭｓの最上層から２番目の絶縁層ＯＬａの周囲に、新たに積層体ＬＭの未加工の上面が露出する。
【0252】
また、レジストパターン９５の開口ＯＰａから露出する積層体ＬＭｓの上面から、例えば１対の絶縁層ＯＬ，ＮＬを除去する。これにより、レジストパターン９５の開口ＯＰａ中央に既に露出していた絶縁層ＯＬｃを含む１対の絶縁層ＯＬ，ＮＬが除去されて、積層体ＬＭｓの最上層から４番目の絶縁層ＯＬｄが露出する。
【0253】
また、絶縁層ＯＬｄの周囲を取り囲むように新たに絶縁層ＯＬｃが露出し、絶縁層ＯＬｃの周囲を取り囲むように新たに絶縁層ＯＬｂが露出し、さらには、絶縁層ＯＬｂの周囲を取り囲むように新たに絶縁層ＯＬａが露出する。
【0254】
以上のように、レジストパターン９５のスリミングと、絶縁層ＯＬ，ＮＬの除去とを複数回繰り返すことで、開口ＯＰａ中央の絶縁層ＯＬｄを底面とし、絶縁層ＯＬｄの周囲に階段状に加工された絶縁層ＯＬｃ～ＯＬａが形成される。
【0255】
一方、レジストパターン９５は、スリミングを繰り返すことで所望の層厚未満となる。このため、上記の処理を所定回数繰り返した後、酸素プラズマ等を用いたアッシングにより、レジストパターン９５を一旦除去する。
【0256】
図３０（ａ）に示すように、例えば矩形の開口ＯＰｂを有するレジストパターン９６を新たに形成する。このとき、レジストパターン９６の開口ＯＰｂは、スリミング前のレジストパターン９５の開口ＯＰａが配置されていた位置と略重なるように配置される。ただし、開口ＯＰｂのＸ方向に向かい合う端部の一方は、図２９（ｄ）の処理で新たに露出した絶縁層ＯＬａの端部から若干後退した位置に配置される。
【0257】
これにより、レジストパターン９６の開口ＯＰｂからは、絶縁層ＯＬｄを底面とし、絶縁層ＯＬｄのＸ方向片側に階段状に加工された絶縁層ＯＬｃ～ＯＬａ及び積層体ＬＭｓの未加工の上面が露出する。また、絶縁層ＯＬｄのＸ方向もう一方側、及びＹ方向両側に形成された階段状の絶縁層ＯＬｃ～ＯＬａは、レジストパターン９６によって覆われた状態となる。
【0258】
また、レジストパターン９６の開口ＯＰｂから露出する積層体ＬＭｓの上面から、例えば１対の絶縁層ＯＬ，ＮＬを除去する。これにより、既に露出していた絶縁層ＯＬｄを含む１対の絶縁層ＯＬ，ＮＬが除去されて、積層体ＬＭｓの最上層から５番目の絶縁層ＯＬｅが、レジストパターン９６の開口ＯＰｂの底面に露出する。
【0259】
また、絶縁層ＯＬｅのＸ方向片側の領域から、絶縁層ＯＬｃ～ＯＬａ及び積層体ＬＭｓ上面の絶縁層ＯＬを含む絶縁層ＯＬ，ＮＬが除去されて、階段状の絶縁層ＯＬｄ～ＯＬａが新たに露出する。
【0260】
図３０（ｂ）に示すように、酸素プラズマ等を用いたスリミングにより、レジストパターン９６の開口ＯＰｂを拡大する。これにより、底面となった絶縁層ＯＬｅのＸ方向片側に階段状に加工された絶縁層ＯＬｄ～ＯＬａ及び積層体ＬＭｓの未加工の上面が露出する。また、絶縁層ＯＬｅのＸ方向のもう一方側、及びＹ方向両側に形成された階段状の絶縁層ＯＬｃ～ＯＬａの一部が露出する。
【0261】
また、レジストパターン９６の開口ＯＰｂから露出する積層体ＬＭｓの上面から、例えば１対の絶縁層ＯＬ，ＮＬを除去する。これにより、既に露出していた絶縁層ＯＬｅを含む１対の絶縁層ＯＬ，ＮＬが除去されて、積層体ＬＭｓの最上層から６番目の絶縁層ＯＬｆが、レジストパターン９６の開口ＯＰｂの底面に露出する。
【0262】
また、絶縁層ＯＬｆのＸ方向片側の領域から、絶縁層ＯＬｄ～ＯＬａ及び積層体ＬＭｓ上面の絶縁層ＯＬを含む絶縁層ＯＬ，ＮＬが除去されて、階段状の絶縁層ＯＬｅ～ＯＬａが新たに露出する。また、絶縁層ＯＬｆのＸ方向のもう一方側、及びＹ方向両側に露出する一部の絶縁層ＯＬｃ～ＯＬａが除去される。
【0263】
図３０（ｃ）に示すように、酸素プラズマ等を用いたスリミングにより、レジストパターン９６の開口ＯＰｂを拡大する。これにより、底面となった絶縁層ＯＬｆのＸ方向片側に階段状に加工された絶縁層ＯＬｅ～ＯＬａ及び積層体ＬＭｓの未加工の上面が露出する。また、絶縁層ＯＬｆのＸ方向のもう一方側、及びＹ方向両側に形成された階段状の絶縁層ＯＬｃ～ＯＬａの更に一部が露出する。
【0264】
また、レジストパターン９６の開口ＯＰｂから露出する積層体ＬＭｓの上面から、例えば１対の絶縁層ＯＬ，ＮＬを除去する。これにより、既に露出していた絶縁層ＯＬｆを含む１対の絶縁層ＯＬ，ＮＬが除去されて、積層体ＬＭｓの最上層から７番目の絶縁層ＯＬｇが、レジストパターン９６の開口ＯＰｂの底面に露出する。
【0265】
また、絶縁層ＯＬｇのＸ方向片側の領域から、絶縁層ＯＬｅ～ＯＬａ及び積層体ＬＭｓ上面の絶縁層ＯＬを含む絶縁層ＯＬ，ＮＬが除去されて、階段状の絶縁層ＯＬｆ～ＯＬａが新たに露出する。また、絶縁層ＯＬｇのＸ方向のもう一方側、及びＹ方向両側に露出する更に一部の絶縁層ＯＬｃ～ＯＬａが除去される。
【0266】
図３０（ｄ）に示すように、酸素プラズマ等を用いたスリミングにより、レジストパターン９６の開口ＯＰｂを拡大する。これにより、底面となった絶縁層ＯＬｇのＸ方向片側に階段状に加工された絶縁層ＯＬｆ～ＯＬａ及び積層体ＬＭｓの未加工の上面が露出する。また、絶縁層ＯＬｇのＸ方向のもう一方側、及びＹ方向両側に形成された階段状の絶縁層ＯＬｃ～ＯＬａの更に一部が露出する。
【0267】
また、レジストパターン９６の開口ＯＰｂから露出する積層体ＬＭｓの上面から、例えば１対の絶縁層ＯＬ，ＮＬを除去する。これにより、既に露出していた絶縁層ＯＬｇを含む１対の絶縁層ＯＬ，ＮＬが除去されて、積層体ＬＭｓの最上層から８番目の絶縁層ＯＬｈが、レジストパターン９６の開口ＯＰｂの底面に露出する。
【0268】
また、絶縁層ＯＬｈのＸ方向片側の領域から、絶縁層ＯＬｆ～ＯＬａ及び積層体ＬＭｓ上面の絶縁層ＯＬを含む絶縁層ＯＬ，ＮＬが除去されて、階段状の絶縁層ＯＬｇ～ＯＬａが新たに露出する。また、絶縁層ＯＬｇのＸ方向のもう一方側、及びＹ方向両側に露出する更に一部の絶縁層ＯＬｃ～ＯＬａが除去される。
【0269】
以上のように、レジストパターン９６のスリミングと、絶縁層ＯＬ，ＮＬの除去とを複数回繰り返すことで、開口ＯＰｂ底面の絶縁層ＯＬｈのＸ方向片側に、絶縁層ＯＬｇ～ＯＬａが階段状に加工された上述の階段部ＳＰに相当する構成が形成される。
【0270】
また、絶縁層ＯＬｈのＸ方向もう一方側、及びＹ方向両側の絶縁層ＯＬｃ～ＯＬａに対し、繰り返し絶縁層ＯＬ，ＮＬを除去する処理が行われることで、階段部ＳＰよりもテラス面が狭く、急峻な傾斜を有する上述の階段部ＳＰｂに相当する構成が形成される。すなわち、図２９及び図３０に示す手法では、階段部ＳＰｂに相当する構成は、例えば階段部ＳＰに相当する構成とＸ方向に向かい合う位置に加えて、コンタクト領域ＥＲｄｂのＹ方向両側にも形成される。
【0271】
この後、Ｙ方向両側の階段部ＳＰｂと重なる位置に板状コンタクトＬＩが形成されることで、複数のコンタクトＣＣｓが接続されることとなるコンタクト領域ＥＲｄｂ側の選択ゲート線ＳＧＤと、複数のコンタクトＣＣが配置されることとなるコンタクト領域ＥＲｗ側の選択ゲート線ＳＧＤとの電気的な導通が遮断される。
【0272】
また、これ以降、絶縁層５１中を延びるコンタクトＣＣｓと、積層体ＬＭ中を延びるコンタクトＣＣとは、上述の変形例１と同様、個別に形成される。また、その後の処理は、上述の実施形態１及び変形例１と同様に行われる。
【0273】
以上により、変形例２の半導体記憶装置１ｂが製造される。
【0274】
変形例２の半導体記憶装置１ｂによれば、複数のコンタクトＣＣは、コンタクトＣＣｓから階段部ＳＰｂを挟んでＸ方向に離れた位置で、複数のワード線ＷＬを貫通して、複数のワード線ＷＬ及び選択ゲート線ＳＧＳのうち接続対象のワード線ＷＬまたは選択ゲート線ＳＧＳの深さ位置に到達している。
【0275】
これにより、後にコンタクトＣＣとなるコンタクトホールを形成する際、これらのコンタクトホールは、一貫して絶縁層ＯＬ，ＮＬの積層構造を貫通させて形成される。したがって、コンタクトホール形成時の層構成の違いによる影響を抑制することができる。
【0276】
上記の点は、後に柱状部ＨＲｂとなるホールを形成する際にも同様の効果を奏する。すなわち、後に柱状部ＨＲｂとなるホールと、後にピラーＰＬｂとなるメモリホールとを一括して形成する場合等には、これらのホール及びメモリホール形成時の層構成の違いによる影響を抑制することができる。
【0277】
変形例２の半導体記憶装置１ｂによれば、階段部ＳＰｂは、階段部ＳＰより急な傾斜を有し、コンタクトＣＣｓ．ＣＣのいずれも接続されないダミーの階段部である。階段部ＳＰｂをこのように構成することで、コンタクト領域ＥＲｄｂの面積が増大してしまうことを抑制できる。
【0278】
変形例２の半導体記憶装置１ｂによれば、その他、上述の実施形態１の半導体記憶装置１と同様の効果を奏する。
【0279】
［実施形態２］
以下、図面を参照して実施形態２について詳細に説明する。実施形態２の半導体記憶装置は、互いに電気的に接続された複数の選択ゲート線を備える点が、上述の実施形態１とは異なる。
以下、図面を参照して実施形態２について詳細に説明する。実施形態２の半導体記憶装置は、互いに電気的に接続された複数の選択ゲート線を備える点が、上述の実施形態１とは異なる。
【0280】
以下の図面においては、実施形態１と同様の構成に同様の符号を付し、その説明を省略することがある。
【0281】
（半導体記憶装置の構成例）
図３１は、実施形態２にかかる半導体記憶装置２の構成の一例を示す図である。より詳細には、図３１（ａ）は、コンタクト領域ＥＲｃの構成の一例を示すＸ方向に沿う断面図である。図３１（ｂ）は、選択ゲート線ＳＧＤｃの高さ位置におけるコンタクト領域ＥＲｃを含むＸＹ断面図である。
図３１は、実施形態２にかかる半導体記憶装置２の構成の一例を示す図である。より詳細には、図３１（ａ）は、コンタクト領域ＥＲｃの構成の一例を示すＸ方向に沿う断面図である。図３１（ｂ）は、選択ゲート線ＳＧＤｃの高さ位置におけるコンタクト領域ＥＲｃを含むＸＹ断面図である。
【0282】
ただし、図３１（ａ）においては、絶縁層６０下方および絶縁層４０上方の構造が省略されている。また、図３１（ａ）のＹ方向の断面図と、図３１（ｂ）のＸＹ断面図とにおける各構成の数および配置等は必ずしも一致しない。
【0283】
図３１に示すように、実施形態２の半導体記憶装置２は、上述の実施形態１の変形例１と同様、複数の選択ゲート線ＳＧＤｃが階段状に加工された階段部ＳＰｃを有するコンタクト領域ＥＲｄｃと、複数のワード線ＷＬのうち最上層のワード線ＷＬの直上の絶縁層ＯＬを積層体ＬＭｂの最上層とするコンタクト領域ＥＲｗａ，ＥＲｓａとを含むコンタクト領域ＥＲｃを備える。
【0284】
これらのコンタクト領域ＥＲｄｃ，ＥＲｗａ，ＥＲｓａは、上述の実施形態１の変形例１と同様、積層体ＬＭｂの未加工部分の上面の高さ位置に到達する絶縁層５１で覆われている。積層体ＬＭの上面を覆う上述の絶縁層５２，５３は、この絶縁層５１の上面をも覆っている。
【0285】
一方、実施形態２の半導体記憶装置２においては、複数の選択ゲート線ＳＧＤ０ｃ，ＳＧＤ１ｃが、これらの間に介在される絶縁層ＯＬｊを介して電気的に接続されている。より具体的には、選択ゲート線ＳＧＤ０ｃ，ＳＧＤ１ｃ間に介在される絶縁層ＯＬｊの一部が貫通しており、その絶縁層ＯＬｊの貫通部分に、選択ゲート線ＳＧＤ０ｃ，ＳＧＤ１ｃが接する接続部ＪＴが設けられている。
【0286】
また、階段部ＳＰｃにおいては、これらの選択ゲート線ＳＧＤ０ｃ，ＳＧＤ１ｃ及びこれらの直上の絶縁層ＯＬ，ＯＬｊが１段分の階段状に加工されている。コンタクトＣＣｓは、階段部ＳＰｃのテラス面で、互いに電気的に接続された選択ゲート線ＳＧＤ０ｃ，ＳＧＤ１ｃのうち、最上層の選択ゲート線ＳＧＤ０ｃに接続されている。つまり、互いに電気的に接続された複数の選択ゲート線ＳＧＤ０ｃ，ＳＧＤ１ｃが、１つのコンタクトＣＣｓを共有している。
【0287】
コンタクトＣＣｓは、図３１（ａ）の例のように、例えば選択ゲート線ＳＧＤ０ｃ，ＳＧＤ１ｃの接続部ＪＴ上に配置されることが好ましい。これにより、コンタクトＣＣｓを介して電圧を印加する際に、選択ゲート線ＳＧＤ０ｃ，ＳＧＤ１ｃの両方へ電圧を素早く印加することができる。ただし、コンタクトＣＣｓは、接続部ＪＴから外れた位置で、選択ゲート線ＳＧＤ０ｃに接続されていてもよい。
【0288】
図３１（ｂ）は、積層体ＬＭが４層の選択ゲート線ＳＧＤを備え、上層側の２層の選択ゲート線ＳＧＤ同士、及び下層側の２層の選択ゲート線ＳＧＤ同士が互いに接続される例を示している。
【0289】
したがって、図３１（ｂ）の例では、階段部ＳＰｃが、上層側の２層の選択ゲート線ＳＧＤと、下層側の２層の選択ゲート線ＳＧＤとにより２段の階段状に加工されている。また、分離層ＳＨＥｈ等により６つの領域に分離された選択ゲート線ＳＧＤのそれぞれの領域において、上段側と下段側とにそれぞれ１つずつコンタクトＣＣｓが接続されている。
【0290】
上述のように、複数層の選択ゲート線ＳＧＤは、これらに対応する複数の選択ゲートＳＴＤをオンまたはオフさせて、これらの選択ゲートＳＴＤが属するピラーＰＬのメモリセルＭＣを選択状態または非選択状態とする機能を有する。したがって、複数層の選択ゲート線ＳＧＤには、同一のタイミングで同一の電圧が印加され、これらに対応する複数の選択ゲート線ＳＴＤは全て、同一のタイミングでオン／オフ動作を行っている。
【0291】
したがって、実施形態２の半導体記憶装置２を、上述のように、これらの複数層の選択ゲート線ＳＧＤを電気的に接続し、共通のコンタクトＣＣｓから一括して電圧を供給する構成とすることができる。これにより、これらに対応する選択ゲートＳＴＤが一括制御される。
【0292】
このように、複数の選択ゲート線ＳＧＤを電気的に接続し、これらの選択ゲート線ＳＧＤ間でコンタクトＣＣｓを共有させることで、階段部ＳＰｃの段数、及び階段部ＳＰｃに配置されるコンタクトＣＣｓの数が削減され、コンタクト領域ＥＲｄｃの面積がより縮小される。
【0293】
（半導体記憶装置の製造方法）
次に、図３２～図３７を用いて、実施形態２の半導体記憶装置２の製造方法について説明する。図３２～図３７は、実施形態２にかかる半導体記憶装置２の製造方法の手順の一部を順に例示する図である。
次に、図３２～図３７を用いて、実施形態２の半導体記憶装置２の製造方法について説明する。図３２～図３７は、実施形態２にかかる半導体記憶装置２の製造方法の手順の一部を順に例示する図である。
【0294】
【0295】
【0296】
図３２（ａ）に示すように、ピラーＰＬｃ及び柱状部ＨＲａが形成された積層体ＬＭｓａ上に、複数の絶縁層ＯＬ，ＮＬを１層ずつ交互に積層する。後に導電層に置き換えられて選択ゲート線ＳＧＤとなる絶縁層ＮＬのうち、最下層の絶縁層ＮＬとその直上の絶縁層ＯＬまで上記処理を継続する。
【0297】
図３２（ｂ）に示すように、一部に開口を有するレジストパターン９７を最上層の絶縁層ＯＬの上面に形成する。また、レジストパターン９７を介して、開口から露出する最上層の絶縁層ＯＬを貫通する凹部ＲＣｊを形成する。これにより、凹部ＲＣｊを有する絶縁層ＯＬｊが最上層に形成される。
【0298】
その後、酸素プラズマ等を用いたアッシングにより、レジストパターン９７を除去する。
【0299】
図３３（ａ）に示すように、凹部ＲＣｊが形成された絶縁層ＯＬｊ上に絶縁層ＮＬを形成する。これにより、絶縁層ＯＬｊの凹部ＲＣｊ内にも絶縁層ＮＬが形成され、凹部ＲＣｊ内に露出した下層の絶縁層ＮＬと接続される。つまり、絶縁層ＯＬｊの凹部ＲＣｊが貫通部分となって、絶縁層ＯＬｊを介して上下に積層される２層の絶縁層ＮＬｃを接続する接続部ＪＴｎが形成される。
【0300】
図３３（ｂ）に示すように、接続部ＪＴｎで下層の絶縁層ＮＬと接続された絶縁層ＮＬ上に、更に絶縁層ＯＬを形成する。
【0301】
なお、後に選択ゲート線ＳＧＤとなる絶縁層ＮＬを更に上層に形成する場合には、接続対象の絶縁層ＮＬが上下に配置されることとなる絶縁層ＯＬに凹部ＲＣｊを形成し、その上に絶縁層ＮＬ，ＯＬを積層していく処理を繰り返すことができる。
【0302】
このとき、半導体記憶装置２が有することとなる選択ゲート線ＳＧＤの層数に応じて、積層方向に並ぶ絶縁層ＮＬを２層～３層ずつ接続していくことができる。互いに接続される絶縁層ＮＬを２層～３層程度に抑えることで、コンタクトＣＣｓを介して電圧を印加する際の選択ゲート線ＳＧＤの反応速度の低下を抑制することができる。
【0303】
これ以降の処理は、例えば上述の実施形態１の変形例１と同様に行うことができる。
【0304】
すなわち、図３４（ａ）に示すように、積層体ＬＭｓｂの一部上面を覆うレジストパターン９８を形成し、図３４（ｂ）に示すように、レジストパターン９８から露出する積層体ＬＭｓｂの上面から絶縁層ＯＬ．ＮＬを除去する。ただし、このとき、接続部ＪＴｎによって互いに接続される複数の絶縁層ＮＬｃと、これらと対になる絶縁層ＯＬとを纏めて除去する。
【0305】
図３５（ａ）に示すように、階段状に加工された複数の絶縁層ＮＬｃ、及び積層体ＬＭｓｂ上面に露出した絶縁層ＮＬｃ下層の絶縁層ＯＬの上面を絶縁層５１で覆い、図３５（ｂ）に示すように、積層体ＬＭｓｂに、ピラーＰＬｃ及び柱状部ＨＲａにそれぞれ到達する複数のメモリホールＭＨｂ及びホールＨＬｂを形成する。
【0306】
図３６（ａ）に示すように、上述の実施形態１と同様、ピラーＰＬ及び柱状部ＨＲを形成し、図３６（ｂ）に示すように、上述の実施形態１の図８～図１０と同様の手法で、後にワード線ＷＬ等と接続されるコンタクトＣＣとなる複数のコンタクトホールＣＬを形成する。
【0307】
図３７（ａ）に示すように、中間犠牲層ＳＣＮをリプレースして中間ソース線ＢＳＬを形成し、また、複数の絶縁層ＮＬ，ＮＬｃをリプレースして、複数のワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳを形成する。この絶縁層ＮＬｃのリプレース処理により、絶縁層ＯＬｊの凹部ＲＣｊを介して接続部ＪＴで互いに電気的に接続される複数の選択ゲート線ＳＧＤが形成される。
【0308】
図３７（ｂ）に示すように、互いに電気的に接続される複数の選択ゲート線ＳＧＤの上層側の選択ゲート線ＳＧＤに到達するコンタクトホールＣＬｓを形成する。
【0309】
その後の処理は、上述の実施形態１及び実施形態１の変形例１と同様に行われる。
【0310】
以上により、実施形態２の半導体記憶装置２が製造される。
【0311】
（概括）
実施形態２の半導体記憶装置２によれば、複数の選択ゲート線ＳＧＤｃは、複数の選択ゲート線ＳＧＤｃ間に介在される絶縁層ＯＬｊの貫通部分を介して互いに電気的に接続されている。また、コンタクトＣＣｓは、互いに接続された複数の選択ゲート線ＳＧＤｃのうち、最上層の選択ゲート線ＳＧＤｃと接続されている。これにより、コンタクト領域ＥＲｄｃを更に縮小することができ、半導体記憶装置２をよりいっそう小型化することができる。
実施形態２の半導体記憶装置２によれば、複数の選択ゲート線ＳＧＤｃは、複数の選択ゲート線ＳＧＤｃ間に介在される絶縁層ＯＬｊの貫通部分を介して互いに電気的に接続されている。また、コンタクトＣＣｓは、互いに接続された複数の選択ゲート線ＳＧＤｃのうち、最上層の選択ゲート線ＳＧＤｃと接続されている。これにより、コンタクト領域ＥＲｄｃを更に縮小することができ、半導体記憶装置２をよりいっそう小型化することができる。
【0312】
実施形態２の半導体記憶装置２によれば、その他、上述の実施形態１の半導体記憶装置１と同様の効果を奏する。
【0313】
なお、上述の実施形態２では、実施形態１の変形例１に相当する構成に、複数の選択ゲート線ＳＧＤｃを互いに電気的に接続する構成を適用することとした。しかし、実施形態２のこのような選択ゲート線ＳＧＤｃの構成は、例えば実施形態１、または実施形態１の変形例２の構成にも適用可能である。
【0314】
（変形例）
上述の実施形態２では、複数の選択ゲート線ＳＧＤｃに接続されるコンタクトＣＣｓは、例えば上述の実施形態１と同様、ワード線ＷＬ等に接続されるコンタクトＣＣよりも小さな径を有することとした。しかし、複数の選択ゲート線ＳＧＤｃに接続されるコンタクトが、ワード線ＷＬ等に接続されるコンタクトＣＣと同様、大きな径を有していてもよい。この場合でも、実施形態２の構成を適用し、複数の選択ゲート線ＳＧＤｃを互いに接続することで、コンタクト領域を充分に縮小することが可能である。
上述の実施形態２では、複数の選択ゲート線ＳＧＤｃに接続されるコンタクトＣＣｓは、例えば上述の実施形態１と同様、ワード線ＷＬ等に接続されるコンタクトＣＣよりも小さな径を有することとした。しかし、複数の選択ゲート線ＳＧＤｃに接続されるコンタクトが、ワード線ＷＬ等に接続されるコンタクトＣＣと同様、大きな径を有していてもよい。この場合でも、実施形態２の構成を適用し、複数の選択ゲート線ＳＧＤｃを互いに接続することで、コンタクト領域を充分に縮小することが可能である。
【0315】
また、上述の実施形態２では、複数の選択ゲート線ＳＧＤｃを階段状に加工することとした。しかし、選択ゲート線ＳＧＤｃのみならず、複数のワード線ＷＬ及び選択ゲート線ＳＧＳを階段状に加工する場合にも、実施形態２の構成を適用することが可能である。このような構成の一例を図３８に示す。
【0316】
図３８は、実施形態２の変形例にかかる半導体記憶装置２ａの構成の一例を示す図である。より詳細には、図３８（ａ）は、コンタクト領域ＥＲｅの構成の一例を示すＸ方向に沿う断面図である。図３８（ｂ）は、選択ゲート線ＳＧＤｃの高さ位置におけるコンタクト領域ＥＲｅを含むＸＹ断面図である。
【0317】
ただし、図３８（ａ）においては、絶縁層６０下方および絶縁層４０上方の構造が省略されている。また、図３８（ａ）のＹ方向の断面図と、図３８（ｂ）のＸＹ断面図とにおける各構成の数および配置等は必ずしも一致しない。
【0318】
図３８に示すように、半導体記憶装置２ａは、積層体ＬＭの複数の選択ゲート線ＳＧＤ、ワード線ＷＬ、及び選択ゲート線ＳＧＳが、全体に亘って階段状に加工された階段部ＳＰｅを備える。複数の選択ゲート線ＳＧＤは、接続部ＪＴで互いに電気的に接続されており、これらの選択ゲート線ＳＧＤで階段部ＳＰｅの１段分を構成している。
【0319】
それぞれのワード線ＷＬ及び選択ゲート線ＳＧＤ，ＳＧＳのテラス面には、略等しい径を有する複数のコンタクトＣＣが、階段部ＳＰｅを覆う絶縁層５１を貫通して接続されている。これらのうち、互いに電気的に接続された複数の選択ゲート線ＳＧＤにおいては、最上層の選択ゲート線ＳＧＤに接続されたコンタクトＣＣを互いに共有している。
【0320】
このように、半導体記憶装置２ａのコンタクト領域ＥＲｅは、選択ゲート線ＳＧＤに接続されるコンタクトＣＣが配置されるコンタクト領域ＥＲｄｅ、ワード線ＷＬ及び選択ゲート線ＳＧＳに接続されるコンタクトＣＣがそれぞれ配置されるコンタクト領域ＥＲｗｅ，ＥＲｓｅを含んで構成され、階段部ＳＰｅはコンタクト領域ＥＲｅ全体に亘って配置される。
【0321】
このような構成においても、例えば複数の選択ゲート線ＳＧＤを１層ずつ階段状に加工し、それぞれのテラス面にコンタクトＣＣを各々配置した場合よりも、コンタクト領域ＥＲｄｅの面積を縮小する効果が得られる。
【0322】
［その他の実施形態］
上述の実施形態１，２及びこれらの各変形例では、コンタクト領域ＥＲ等は、積層体ＬＭのＸ方向両端部に配置されることとした。しかし、積層体ＬＭにおけるコンタクト領域の配置位置はこれに限られない。コンタクト領域は、例えば積層体ＬＭの中央部に配置されていてもよく、この場合、例えば積層体ＬＭの両端部にメモリ領域ＭＲを配置することができる。
上述の実施形態１，２及びこれらの各変形例では、コンタクト領域ＥＲ等は、積層体ＬＭのＸ方向両端部に配置されることとした。しかし、積層体ＬＭにおけるコンタクト領域の配置位置はこれに限られない。コンタクト領域は、例えば積層体ＬＭの中央部に配置されていてもよく、この場合、例えば積層体ＬＭの両端部にメモリ領域ＭＲを配置することができる。
【0323】
また、上述の実施形態１，２及びこれらの各変形例では、ピラーＰＬは、チャネル層ＣＮの側面でソース線ＳＬと接続していることとしたが、これに限られない。例えばピラー底面のメモリ層を除去してチャネル層の下端部でソース線と接続するようにピラーを構成してもよい。
【0324】
また、上述の実施形態１，２及びこれらの各変形例では、柱状部ＨＲが絶縁層５４の単体であることとした。しかし、柱状部ＨＲが、例えばピラーＰＬと同じ層構造を有していてもよい。
【0325】
また、上述の実施形態１，２及びこれらの各変形例では、絶縁層ＮＬ，ＯＬを２回に分けて積層し、積層体ＬＭａ，ＬＭｂを含む２Ｔｉｅｒ構造の積層体ＬＭを有することとした。しかし、積層体は１Ｔｉｅｒ構造を有していてもよく、あるいは、３Ｔｉｅｒ以上の構造を有していてもよい。Ｔｉｅｒ数を増やしていくことで、ワード線ＷＬの積層数を更に増加させることができる。
【0326】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0327】
１，１ａ，１ｂ，２，２ａ…半導体記憶装置、ＣＢＡ…周辺回路、ＣＣ，ＣＣｓ…コンタクト、ＣＬ，ＣＬａ～ＣＬｈ，ＣＬｓ…コンタクトホール、ＥＲ，ＥＲａ，ＥＲｂ，ＥＲｃ，ＥＲｄ，ＥＲｄａ，ＥＲｄｂ，ＥＲｄｃ，ＥＲｄｅ，ＥＲｅ，ＥＲｓ、ＥＲｓａ，ＥＲｗ，ＥＲｗａ…コンタクト領域、ＨＲ…柱状部、ＬＩ…板状コンタクト、ＬＭ，ＬＭａ，ＬＭｂ，ＬＭｇａ，ＬＭｇｂ，ＬＭｓａ，ＬＭｓｂ…積層体、ＭＣ…メモリセル、ＭＲ…メモリ領域、ＮＬ，ＯＬ…絶縁層、ＰＬ，ＰＬａ，ＰＬｂ…ピラー、ＳＢ…半導体基板、ＳＧＤ，ＳＧＳ…選択ゲート線、ＳＴＤ，ＳＴＳ…選択ゲート、ＳＳ…支持基板、ＳＴ…スリット、ＷＬ…ワード線。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
