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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024121301
(43)【公開日】2024-09-06
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H01L 27/088 20060101AFI20240830BHJP
H01L 21/8234 20060101ALI20240830BHJP
H01L 21/336 20060101ALI20240830BHJP
H01L 29/786 20060101ALI20240830BHJP
H01L 21/8238 20060101ALI20240830BHJP
H01L 21/822 20060101ALI20240830BHJP
【ＦＩ】
H01L27/088 331E
H01L27/088 331C
H01L27/088 C
H01L29/78 626C
H01L29/78 617S
H01L29/78 617N
H01L27/092 D
H01L27/04 R
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2023028326
(22)【出願日】2023-02-27
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】弁理士法人筒井国際特許事務所
(72)【発明者】
【氏名】吉田 哲也
(72)【発明者】
【氏名】津田 是文
(72)【発明者】
【氏名】槇山 秀樹
【テーマコード（参考）】
5F038
5F048
5F110
【Ｆターム（参考）】
5F038AR02
5F038AR16
5F038AV17
5F038EZ06
5F048AA06
5F048AA07
5F048AC01
5F048AC03
5F048AC10
5F048BA01
5F048BA16
5F048BB02
5F048BB05
5F048BB14
5F048BB16
5F048BB19
5F048BC06
5F048BC19
5F048BC20
5F048BD02
5F048BD10
5F048BE02
5F048BF06
5F048BF18
5F048BG13
5F048DA25
5F048DA27
5F048DA30
5F110AA06
5F110AA08
5F110AA09
5F110AA12
5F110AA14
5F110AA30
5F110BB04
5F110CC02
5F110DD05
5F110DD13
5F110DD22
5F110DD25
5F110EE09
5F110EE30
5F110EE32
5F110EE45
5F110FF02
5F110FF23
5F110GG02
5F110GG12
5F110GG28
5F110HJ04
5F110HJ11
5F110HJ13
5F110HK05
5F110HK09
5F110HK13
5F110HK21
5F110HK34
5F110HM15
5F110NN62
5F110NN71
5F110NN78
5F110QQ19
(57)【要約】
【課題】半導体装置の信頼性を向上させる。
【解決手段】ＳＯＩ基板に、低耐圧ＭＩＳＦＥＴ１Ｑおよび高耐圧ＭＩＳＦＥＴ２Ｑが形成されている。低耐圧ＭＩＳＦＥＴ１Ｑのオン動作およびオフ動作は、ゲート電極ＧＥ１に供給されるゲート電位Ｖｇ１と、ウェル領域ＰＷ１に供給されるバックゲート電位Ｖｂｎ１とによって制御される。高耐圧ＭＩＳＦＥＴ２Ｑのオン動作およびオフ動作は、ウェル領域ＰＷ２が電気的にフローティングの状態で、ゲート電極ＧＥ２に供給されるゲート電位Ｖｇ２によって制御される。不純物領域ＬＤＤ２に供給される電源電位Ｖｄ２の絶対値は、不純物領域ＬＤＤ１に供給される電源電位Ｖｄ１の絶対値よりも大きい。
【選択図】図３
【解決手段】ＳＯＩ基板に、低耐圧ＭＩＳＦＥＴ１Ｑおよび高耐圧ＭＩＳＦＥＴ２Ｑが形成されている。低耐圧ＭＩＳＦＥＴ１Ｑのオン動作およびオフ動作は、ゲート電極ＧＥ１に供給されるゲート電位Ｖｇ１と、ウェル領域ＰＷ１に供給されるバックゲート電位Ｖｂｎ１とによって制御される。高耐圧ＭＩＳＦＥＴ２Ｑのオン動作およびオフ動作は、ウェル領域ＰＷ２が電気的にフローティングの状態で、ゲート電極ＧＥ２に供給されるゲート電位Ｖｇ２によって制御される。不純物領域ＬＤＤ２に供給される電源電位Ｖｄ２の絶対値は、不純物領域ＬＤＤ１に供給される電源電位Ｖｄ１の絶対値よりも大きい。
【選択図】図３
【特許請求の範囲】
【請求項1】
第１導電型の第１ＭＩＳＦＥＴが形成された第１領域と、前記第１導電型の第２ＭＩＳＦＥＴが形成された第２領域とを有する半導体装置であって、
半導体基板、前記半導体基板上に形成された絶縁層、および、前記絶縁層上に形成された半導体層を有するＳＯＩ基板と、
前記第１領域の前記半導体基板中に形成された、前記第１導電型と反対の第２導電型の第１ウェル領域と、
前記第１領域の前記半導体層上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極の横に位置する前記半導体層中に形成された前記第１導電型の第１不純物領域と、
前記第２領域の前記半導体基板中に形成された前記第２導電型の第２ウェル領域と、
前記第２領域の前記半導体層上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
前記第２ゲート電極の横に位置する前記半導体層中に形成された前記第１導電型の第２不純物領域と、
を備え、
前記第２ゲート絶縁膜の厚さは、前記第１ゲート絶縁膜の厚さよりも厚く、
前記第２ゲート電極のゲート長は、前記第１ゲート電極のゲート長よりも長く、
前記第１ＭＩＳＦＥＴのオン動作およびオフ動作は、前記第１ゲート電極に供給される第１ゲート電位と、前記第１ウェル領域に供給される第１バックゲート電位とによって制御され、
前記第２ＭＩＳＦＥＴのオン動作およびオフ動作は、前記第２ウェル領域が電気的にフローティングの状態で、前記第２ゲート電極に供給される第２ゲート電位によって制御され、
前記第２不純物領域に供給される第２電源電位の絶対値は、前記第１不純物領域に供給される第１電源電位の絶対値よりも大きい、半導体装置。
半導体基板、前記半導体基板上に形成された絶縁層、および、前記絶縁層上に形成された半導体層を有するＳＯＩ基板と、
前記第１領域の前記半導体基板中に形成された、前記第１導電型と反対の第２導電型の第１ウェル領域と、
前記第１領域の前記半導体層上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極の横に位置する前記半導体層中に形成された前記第１導電型の第１不純物領域と、
前記第２領域の前記半導体基板中に形成された前記第２導電型の第２ウェル領域と、
前記第２領域の前記半導体層上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、
前記第２ゲート電極の横に位置する前記半導体層中に形成された前記第１導電型の第２不純物領域と、
を備え、
前記第２ゲート絶縁膜の厚さは、前記第１ゲート絶縁膜の厚さよりも厚く、
前記第２ゲート電極のゲート長は、前記第１ゲート電極のゲート長よりも長く、
前記第１ＭＩＳＦＥＴのオン動作およびオフ動作は、前記第１ゲート電極に供給される第１ゲート電位と、前記第１ウェル領域に供給される第１バックゲート電位とによって制御され、
前記第２ＭＩＳＦＥＴのオン動作およびオフ動作は、前記第２ウェル領域が電気的にフローティングの状態で、前記第２ゲート電極に供給される第２ゲート電位によって制御され、
前記第２不純物領域に供給される第２電源電位の絶対値は、前記第１不純物領域に供給される第１電源電位の絶対値よりも大きい、半導体装置。
【請求項2】
請求項１に記載の半導体装置において、
前記第１領域の前記半導体層上に形成された第１エピタキシャル層と、
前記第１エピタキシャル層中および前記第１領域の前記半導体層中に形成された第１拡散領域と、
前記第２領域の前記半導体層上に形成された第２エピタキシャル層と、
前記第２エピタキシャル層中および前記第２領域の前記半導体層中に形成された第２拡散領域と、
を更に備え、
前記第１拡散領域の不純物濃度は、前記第１不純物領域の不純物濃度よりも高く、
前記第２拡散領域の不純物濃度は、前記第２不純物領域の不純物濃度よりも高く、
前記第１エピタキシャル層および前記第１拡散領域は、前記第１不純物領域よりも前記第１ゲート電極から離れた位置に形成され、
前記第２エピタキシャル層および前記第２拡散領域は、前記第２不純物領域よりも前記第２ゲート電極から離れた位置に形成されている、半導体装置。
前記第１領域の前記半導体層上に形成された第１エピタキシャル層と、
前記第１エピタキシャル層中および前記第１領域の前記半導体層中に形成された第１拡散領域と、
前記第２領域の前記半導体層上に形成された第２エピタキシャル層と、
前記第２エピタキシャル層中および前記第２領域の前記半導体層中に形成された第２拡散領域と、
を更に備え、
前記第１拡散領域の不純物濃度は、前記第１不純物領域の不純物濃度よりも高く、
前記第２拡散領域の不純物濃度は、前記第２不純物領域の不純物濃度よりも高く、
前記第１エピタキシャル層および前記第１拡散領域は、前記第１不純物領域よりも前記第１ゲート電極から離れた位置に形成され、
前記第２エピタキシャル層および前記第２拡散領域は、前記第２不純物領域よりも前記第２ゲート電極から離れた位置に形成されている、半導体装置。
【請求項3】
請求項２に記載の半導体装置において、
前記第２不純物領域の不純物濃度は、前記第１不純物領域の不純物濃度よりも低い、半導体装置。
前記第２不純物領域の不純物濃度は、前記第１不純物領域の不純物濃度よりも低い、半導体装置。
【請求項4】
請求項１に記載の半導体装置において、
前記第２不純物領域の直下に位置する前記絶縁層中に存在し、かつ、前記絶縁層を構成する原子の一部が欠損している箇所であるダメージ層の量は、前記第１不純物領域の直下に位置する前記絶縁層中に存在し、かつ、前記絶縁層を構成する原子の一部が欠損している箇所であるダメージ層の量よりも多い、半導体装置。
前記第２不純物領域の直下に位置する前記絶縁層中に存在し、かつ、前記絶縁層を構成する原子の一部が欠損している箇所であるダメージ層の量は、前記第１不純物領域の直下に位置する前記絶縁層中に存在し、かつ、前記絶縁層を構成する原子の一部が欠損している箇所であるダメージ層の量よりも多い、半導体装置。
【請求項5】
請求項１に記載の半導体装置において、
抵抗素子が形成された第３領域を更に有し、
前記抵抗素子は、前記第３領域の前記半導体層に形成された前記第２導電型の第３不純物領域を含み、
前記第２不純物領域の直下に位置する前記絶縁層中に存在し、かつ、前記絶縁層を構成する原子の一部が欠損している箇所であるダメージ層の量は、前記第３不純物領域の直下に位置する前記絶縁層中に存在し、かつ、前記絶縁層を構成する原子の一部が欠損している箇所であるダメージ層の量よりも多い、半導体装置。
抵抗素子が形成された第３領域を更に有し、
前記抵抗素子は、前記第３領域の前記半導体層に形成された前記第２導電型の第３不純物領域を含み、
前記第２不純物領域の直下に位置する前記絶縁層中に存在し、かつ、前記絶縁層を構成する原子の一部が欠損している箇所であるダメージ層の量は、前記第３不純物領域の直下に位置する前記絶縁層中に存在し、かつ、前記絶縁層を構成する原子の一部が欠損している箇所であるダメージ層の量よりも多い、半導体装置。
【請求項6】
請求項１に記載の半導体装置において、
前記第１領域には、前記半導体層および前記絶縁層が除去された給電領域が設けられているが、前記第２領域には、前記半導体層および前記絶縁層が除去された給電領域が設けられておらず、
前記第１ＭＩＳＦＥＴの前記オン動作および前記オフ動作は、前記第１ゲート電極に供給される第１ゲート電位と、前記第１領域に設けられた前記給電領域を介して前記第１ウェル領域に供給される前記第１バックゲート電位とによって制御される、半導体装置。
前記第１領域には、前記半導体層および前記絶縁層が除去された給電領域が設けられているが、前記第２領域には、前記半導体層および前記絶縁層が除去された給電領域が設けられておらず、
前記第１ＭＩＳＦＥＴの前記オン動作および前記オフ動作は、前記第１ゲート電極に供給される第１ゲート電位と、前記第１領域に設けられた前記給電領域を介して前記第１ウェル領域に供給される前記第１バックゲート電位とによって制御される、半導体装置。
【請求項7】
請求項１に記載の半導体装置において、
前記第１導電型の第３ＭＩＳＦＥＴが形成され、かつ、前記半導体層および前記絶縁層が除去された第４領域を更に有し、
前記第３ＭＩＳＦＥＴは、
前記第４領域の前記半導体基板中に形成された前記第２導電型の第３ウェル領域と、
前記第４領域の前記半導体基板上に形成された第３ゲート絶縁膜と、
前記第３ゲート絶縁膜上に形成された第３ゲート電極と、
前記第３ゲート電極の横に位置する前記半導体基板中に形成された前記第１導電型の第３不純物領域と、
を含み、
前記第３ゲート絶縁膜の厚さは、前記第２ゲート絶縁膜の厚さよりも厚く、
前記第３ゲート電極のゲート長は、前記第２ゲート電極のゲート長よりも長く、
前記第３ＭＩＳＦＥＴのオン動作およびオフ動作は、前記第３ゲート電極に供給される第３ゲート電位によって制御され、
前記第３不純物領域に供給される第３電源電位の絶対値は、前記第２不純物領域に供給される第２電源電位の絶対値よりも大きい、半導体装置。
前記第１導電型の第３ＭＩＳＦＥＴが形成され、かつ、前記半導体層および前記絶縁層が除去された第４領域を更に有し、
前記第３ＭＩＳＦＥＴは、
前記第４領域の前記半導体基板中に形成された前記第２導電型の第３ウェル領域と、
前記第４領域の前記半導体基板上に形成された第３ゲート絶縁膜と、
前記第３ゲート絶縁膜上に形成された第３ゲート電極と、
前記第３ゲート電極の横に位置する前記半導体基板中に形成された前記第１導電型の第３不純物領域と、
を含み、
前記第３ゲート絶縁膜の厚さは、前記第２ゲート絶縁膜の厚さよりも厚く、
前記第３ゲート電極のゲート長は、前記第２ゲート電極のゲート長よりも長く、
前記第３ＭＩＳＦＥＴのオン動作およびオフ動作は、前記第３ゲート電極に供給される第３ゲート電位によって制御され、
前記第３不純物領域に供給される第３電源電位の絶対値は、前記第２不純物領域に供給される第２電源電位の絶対値よりも大きい、半導体装置。
【請求項8】
第１導電型の第１ＭＩＳＦＥＴが形成された第１領域と、前記第１導電型の第２ＭＩＳＦＥＴが形成された第２領域とを有する半導体装置の製造方法であって、
（ａ）半導体基板、前記半導体基板上に形成された絶縁層、および、前記絶縁層上に形成された半導体層を有するＳＯＩ基板を用意する工程、
（ｂ）前記第１領域の前記半導体基板中に、前記第１導電型と反対の第２導電型の第１ウェル領域を形成する工程、
（ｃ）前記第２領域の前記半導体基板中に、前記第２導電型の第２ウェル領域を形成する工程、
（ｄ）前記第２領域の前記半導体層上に、第２ゲート絶縁膜を形成する工程、
（ｅ）前記第１領域の前記半導体層上に、第１ゲート絶縁膜を形成する工程、
（ｆ）前記第１ゲート絶縁膜上に、第１ゲート電極を形成する工程、
（ｇ）前記第２ゲート絶縁膜上に、第２ゲート電極を形成する工程、
（ｈ）イオン注入によって、前記第１ゲート電極の横に位置する前記半導体層中に、前記第１導電型の第１不純物領域を形成する工程、
（ｉ）イオン注入によって、前記第２ゲート電極の横に位置する前記半導体層中に、前記第１導電型の第２不純物領域を形成する工程、
を備え、
前記第２ゲート絶縁膜の厚さは、前記第１ゲート絶縁膜の厚さよりも厚く、
前記第２ゲート電極のゲート長は、前記第１ゲート電極のゲート長よりも長く、
前記（ｉ）工程の前記イオン注入のエネルギーは、前記（ｈ）工程の前記イオン注入のエネルギーよりも大きい、半導体装置の製造方法。
（ａ）半導体基板、前記半導体基板上に形成された絶縁層、および、前記絶縁層上に形成された半導体層を有するＳＯＩ基板を用意する工程、
（ｂ）前記第１領域の前記半導体基板中に、前記第１導電型と反対の第２導電型の第１ウェル領域を形成する工程、
（ｃ）前記第２領域の前記半導体基板中に、前記第２導電型の第２ウェル領域を形成する工程、
（ｄ）前記第２領域の前記半導体層上に、第２ゲート絶縁膜を形成する工程、
（ｅ）前記第１領域の前記半導体層上に、第１ゲート絶縁膜を形成する工程、
（ｆ）前記第１ゲート絶縁膜上に、第１ゲート電極を形成する工程、
（ｇ）前記第２ゲート絶縁膜上に、第２ゲート電極を形成する工程、
（ｈ）イオン注入によって、前記第１ゲート電極の横に位置する前記半導体層中に、前記第１導電型の第１不純物領域を形成する工程、
（ｉ）イオン注入によって、前記第２ゲート電極の横に位置する前記半導体層中に、前記第１導電型の第２不純物領域を形成する工程、
を備え、
前記第２ゲート絶縁膜の厚さは、前記第１ゲート絶縁膜の厚さよりも厚く、
前記第２ゲート電極のゲート長は、前記第１ゲート電極のゲート長よりも長く、
前記（ｉ）工程の前記イオン注入のエネルギーは、前記（ｈ）工程の前記イオン注入のエネルギーよりも大きい、半導体装置の製造方法。
【請求項9】
請求項８に記載の半導体装置の製造方法において、
前記（ｉ）工程の前記イオン注入によって、前記第２不純物領域の直下に位置する前記絶縁層中に形成され、かつ、前記絶縁層を構成する原子の一部が欠損している箇所であるダメージ層の量は、前記（ｈ）工程の前記イオン注入によって、前記第１不純物領域の直下に位置する前記絶縁層中に形成され、かつ、前記絶縁層を構成する原子の一部が欠損している箇所であるダメージ層の量よりも多い、半導体装置の製造方法。
前記（ｉ）工程の前記イオン注入によって、前記第２不純物領域の直下に位置する前記絶縁層中に形成され、かつ、前記絶縁層を構成する原子の一部が欠損している箇所であるダメージ層の量は、前記（ｈ）工程の前記イオン注入によって、前記第１不純物領域の直下に位置する前記絶縁層中に形成され、かつ、前記絶縁層を構成する原子の一部が欠損している箇所であるダメージ層の量よりも多い、半導体装置の製造方法。
【請求項10】
請求項８に記載の半導体装置の製造方法において、
前記第１ＭＩＳＦＥＴのオン動作およびオフ動作は、前記第１ゲート電極に供給される第１ゲート電位と、前記第１ウェル領域に供給される第１バックゲート電位とによって制御され、
前記第２ＭＩＳＦＥＴのオン動作およびオフ動作は、前記第２ウェル領域が電気的にフローティングの状態で、前記第２ゲート電極に供給される第２ゲート電位によって制御され、
前記第２不純物領域に供給される第２電源電位の絶対値は、前記第１不純物領域に供給される第１電源電位の絶対値よりも大きい、半導体装置の製造方法。
前記第１ＭＩＳＦＥＴのオン動作およびオフ動作は、前記第１ゲート電極に供給される第１ゲート電位と、前記第１ウェル領域に供給される第１バックゲート電位とによって制御され、
前記第２ＭＩＳＦＥＴのオン動作およびオフ動作は、前記第２ウェル領域が電気的にフローティングの状態で、前記第２ゲート電極に供給される第２ゲート電位によって制御され、
前記第２不純物領域に供給される第２電源電位の絶対値は、前記第１不純物領域に供給される第１電源電位の絶対値よりも大きい、半導体装置の製造方法。
【請求項11】
請求項８に記載の半導体装置の製造方法において、
（ｊ）前記第１領域の前記半導体層上に、第１エピタキシャル層を形成し、前記第２領域の前記半導体層上に、第２エピタキシャル層を形成する工程、
（ｋ）前記第１エピタキシャル層中および前記第１領域の前記半導体層中に、前記第１導電型の第１拡散領域を形成し、前記第２エピタキシャル層中および前記第２領域の前記半導体層中に、前記第１導電型の第２拡散領域を形成する工程、
を更に備え、
前記第１拡散領域の不純物濃度は、前記第１不純物領域の不純物濃度よりも高く、
前記第２拡散領域の不純物濃度は、前記第２不純物領域の不純物濃度よりも高く、
前記（ｋ）工程後、前記第１エピタキシャル層および前記第１拡散領域は、前記第１不純物領域よりも前記第１ゲート電極から離れた位置に形成され、
前記（ｋ）工程後、前記第２エピタキシャル層および前記第２拡散領域は、前記第２不純物領域よりも前記第２ゲート電極から離れた位置に形成されている、半導体装置の製造方法。
（ｊ）前記第１領域の前記半導体層上に、第１エピタキシャル層を形成し、前記第２領域の前記半導体層上に、第２エピタキシャル層を形成する工程、
（ｋ）前記第１エピタキシャル層中および前記第１領域の前記半導体層中に、前記第１導電型の第１拡散領域を形成し、前記第２エピタキシャル層中および前記第２領域の前記半導体層中に、前記第１導電型の第２拡散領域を形成する工程、
を更に備え、
前記第１拡散領域の不純物濃度は、前記第１不純物領域の不純物濃度よりも高く、
前記第２拡散領域の不純物濃度は、前記第２不純物領域の不純物濃度よりも高く、
前記（ｋ）工程後、前記第１エピタキシャル層および前記第１拡散領域は、前記第１不純物領域よりも前記第１ゲート電極から離れた位置に形成され、
前記（ｋ）工程後、前記第２エピタキシャル層および前記第２拡散領域は、前記第２不純物領域よりも前記第２ゲート電極から離れた位置に形成されている、半導体装置の製造方法。
【請求項12】
請求項１１に記載の半導体装置の製造方法において、
前記（ｈ）工程および前記（ｉ）工程は、前記（ｊ）工程と前記（ｋ）工程との間に行われる、半導体装置の製造方法。
前記（ｈ）工程および前記（ｉ）工程は、前記（ｊ）工程と前記（ｋ）工程との間に行われる、半導体装置の製造方法。
【請求項13】
請求項１２に記載の半導体装置の製造方法において、
前記（ｈ）工程では、前記第１ゲート電極の横に位置する前記第１領域の前記半導体層の一部に、前記第１不純物領域が形成され、
前記（ｉ）工程では、前記第２ゲート電極の横に位置する前記第２領域の前記半導体層の一部に、前記第２不純物領域が形成される、半導体装置の製造方法。
前記（ｈ）工程では、前記第１ゲート電極の横に位置する前記第１領域の前記半導体層の一部に、前記第１不純物領域が形成され、
前記（ｉ）工程では、前記第２ゲート電極の横に位置する前記第２領域の前記半導体層の一部に、前記第２不純物領域が形成される、半導体装置の製造方法。
【請求項14】
請求項１１に記載の半導体装置の製造方法において、
前記（ｈ）工程および前記（ｉ）工程は、前記（ｊ）工程前に行われ、
前記（ｋ）工程は、前記（ｊ）工程後に行われる、半導体装置の製造方法。
前記（ｈ）工程および前記（ｉ）工程は、前記（ｊ）工程前に行われ、
前記（ｋ）工程は、前記（ｊ）工程後に行われる、半導体装置の製造方法。
【請求項15】
請求項１４に記載の半導体装置の製造方法において、
前記（ｈ）工程では、前記第１ゲート電極の横に位置する前記第１領域の前記半導体層の全体に、前記第１不純物領域が形成され、
前記（ｉ）工程では、前記第２ゲート電極の横に位置する前記第２領域の前記半導体層の全体に、前記第２不純物領域が形成される、半導体装置の製造方法。
前記（ｈ）工程では、前記第１ゲート電極の横に位置する前記第１領域の前記半導体層の全体に、前記第１不純物領域が形成され、
前記（ｉ）工程では、前記第２ゲート電極の横に位置する前記第２領域の前記半導体層の全体に、前記第２不純物領域が形成される、半導体装置の製造方法。
【請求項16】
請求項１５に記載の半導体装置の製造方法において、
前記第２不純物領域の不純物濃度は、前記第１不純物領域の不純物濃度よりも低い、半導体装置の製造方法。
前記第２不純物領域の不純物濃度は、前記第１不純物領域の不純物濃度よりも低い、半導体装置の製造方法。
【請求項17】
請求項８に記載の半導体装置の製造方法において、
抵抗素子が形成された第３領域を更に有し、
（ｌ）イオン注入によって、前記第３領域の前記半導体層中に、前記第２導電型の第３不純物領域を形成する工程、
を更に備え、
前記（ｉ）工程の前記イオン注入のエネルギーは、前記（ｌ）工程の前記イオン注入のエネルギーよりも大きい、半導体装置の製造方法。
抵抗素子が形成された第３領域を更に有し、
（ｌ）イオン注入によって、前記第３領域の前記半導体層中に、前記第２導電型の第３不純物領域を形成する工程、
を更に備え、
前記（ｉ）工程の前記イオン注入のエネルギーは、前記（ｌ）工程の前記イオン注入のエネルギーよりも大きい、半導体装置の製造方法。
【請求項18】
請求項１７に記載の半導体装置の製造方法において、
前記（ｉ）工程の前記イオン注入によって、前記第２不純物領域の直下に位置する前記絶縁層中に形成され、かつ、前記絶縁層を構成する原子の一部が欠損している箇所であるダメージ層の量は、前記（ｌ）工程の前記イオン注入によって、前記第３不純物領域の直下に位置する前記絶縁層中に形成され、かつ、前記絶縁層を構成する原子の一部が欠損している箇所であるダメージ層の量よりも多い、半導体装置の製造方法。
前記（ｉ）工程の前記イオン注入によって、前記第２不純物領域の直下に位置する前記絶縁層中に形成され、かつ、前記絶縁層を構成する原子の一部が欠損している箇所であるダメージ層の量は、前記（ｌ）工程の前記イオン注入によって、前記第３不純物領域の直下に位置する前記絶縁層中に形成され、かつ、前記絶縁層を構成する原子の一部が欠損している箇所であるダメージ層の量よりも多い、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、例えば、ＳＯＩ基板を用いた半導体装置およびその製造方法に関する。
【背景技術】
【0002】
低消費電力向けの半導体装置として、半導体基板と、半導体基板上に形成された絶縁層と、絶縁層上に形成されたシリコン層とを有するＳＯＩ（Silicon On Insulator）基板に、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成する技術がある。このＳＯＩ基板に形成されたＭＩＳＦＥＴは、高いソフトエラー耐性を有し、シリコン層に形成される拡散領域に起因する寄生容量を低減することができる。このため、ＭＩＳＦＥＴの動作速度の向上と低消費電力化とを図ることができる。
【0003】
特許文献１には、ＳＯＩ基板にＭＩＳＦＥＴが形成され、絶縁層の直下に位置するウェル領域に、バックゲート電位を印加する技術が開示されている。ＭＩＳＦＥＴのオン動作およびオフ動作は、ゲート電極に印加されるゲート電位と、上記バックゲート電位とによって制御される。
【0004】
特許文献２では、ＳＯＩ基板の一部のシリコン層および絶縁層を除去することでバルク領域を形成している。ＳＯＩ基板に低耐圧ＭＩＳＦＥＴが形成され、バルク領域に高耐圧ＭＩＳＦＥＴが形成されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】国際公開第２０１９／０９７５６８号
【特許文献2】特開２０１９－１０２５２０号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本願発明者らは、ＳＯＩ基板上に、低耐圧ＭＩＳＦＥＴだけでなく、高耐圧ＭＩＳＦＥＴも形成することを検討している。低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴの各々のオン動作およびオフ動作は、ゲート電位およびバックゲート電位によって制御できる。
【0007】
しかし、本願発明者らの検討によって、ゲート電位およびバックゲート電位の両方を使用すると、絶縁層にかかる電圧が大きくなり、絶縁層のＴＤＤＢ寿命が劣化し易いという問題があることが分かった。それによって、半導体装置の信頼性が低下するという問題がある。
【0008】
その他の課題および新規な特徴は、本明細書の記述および添付図面から明らかになる。
【課題を解決するための手段】
【0009】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0010】
一実施の形態に係る半導体装置は、第１導電型の第１ＭＩＳＦＥＴが形成された第１領域と、前記第１導電型の第２ＭＩＳＦＥＴが形成された第２領域とを有する。半導体装置は、半導体基板、前記半導体基板上に形成された絶縁層、および、前記絶縁層上に形成された半導体層を有するＳＯＩ基板と、前記第１領域の前記半導体基板中に形成された、前記第１導電型と反対の第２導電型の第１ウェル領域と、前記第１領域の前記半導体層上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成された第１ゲート電極と、前記第１ゲート電極の横に位置する前記半導体層中に形成された前記第１導電型の第１不純物領域と、前記第２領域の前記半導体基板中に形成された前記第２導電型の第２ウェル領域と、前記第２領域の前記半導体層上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ゲート電極と、前記第２ゲート電極の横に位置する前記半導体層中に形成された前記第１導電型の第２不純物領域と、を備える。前記第２ゲート絶縁膜の厚さは、前記第１ゲート絶縁膜の厚さよりも厚く、前記第２ゲート電極のゲート長は、前記第１ゲート電極のゲート長よりも長く、前記第１ＭＩＳＦＥＴのオン動作およびオフ動作は、前記第１ゲート電極に供給される第１ゲート電位と、前記第１ウェル領域に供給される第１バックゲート電位とによって制御され、前記第２ＭＩＳＦＥＴのオン動作およびオフ動作は、前記第２ウェル領域が電気的にフローティングの状態で、前記第２ゲート電極に供給される第２ゲート電位によって制御され、前記第２不純物領域に供給される第２電源電位の絶対値は、前記第１不純物領域に供給される第１電源電位の絶対値よりも大きい。
【0011】
一実施の形態に係る半導体装置の製造方法は、第１導電型の第１ＭＩＳＦＥＴが形成された第１領域と、前記第１導電型の第２ＭＩＳＦＥＴが形成された第２領域とを有する半導体装置の製造方法である。半導体装置の製造方法は、（ａ）半導体基板、前記半導体基板上に形成された絶縁層、および、前記絶縁層上に形成された半導体層を有するＳＯＩ基板を用意する工程、（ｂ）前記第１領域の前記半導体基板中に、前記第１導電型と反対の第２導電型の第１ウェル領域を形成する工程、（ｃ）前記第２領域の前記半導体基板中に、前記第２導電型の第２ウェル領域を形成する工程、（ｄ）前記第２領域の前記半導体層上に、第２ゲート絶縁膜を形成する工程、（ｅ）前記第１領域の前記半導体層上に、第１ゲート絶縁膜を形成する工程、（ｆ）前記第１ゲート絶縁膜上に、第１ゲート電極を形成する工程、（ｇ）前記第２ゲート絶縁膜上に、第２ゲート電極を形成する工程、（ｈ）イオン注入によって、前記第１ゲート電極の横に位置する前記半導体層中に、前記第１導電型の第１不純物領域を形成する工程、（ｉ）イオン注入によって、前記第２ゲート電極の横に位置する前記半導体層中に、前記第１導電型の第２不純物領域を形成する工程、を備える。前記第２ゲート絶縁膜の厚さは、前記第１ゲート絶縁膜の厚さよりも厚く、前記第２ゲート電極のゲート長は、前記第１ゲート電極のゲート長よりも長く、前記（ｉ）工程の前記イオン注入のエネルギーは、前記（ｈ）工程の前記イオン注入のエネルギーよりも大きい。
【発明の効果】
【0012】
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
【図面の簡単な説明】
【0013】
【図1】実施の形態１における半導体装置を示す断面図である。
【図2】実施の形態１における半導体装置を示す断面図である。
【図3】実施の形態１における低耐圧ＭＩＳＦＥＴおよび高耐圧ＭＩＳＦＥＴの各々の電位関係を示す模式図、並びに、これらの主要な設計値などを示す表である。
【図4】実施の形態１における半導体装置の主な特徴を示す断面図である。
【図5】実施の形態１における半導体装置の製造工程を示す断面図である。
【図17】実施の形態２における半導体装置を示す断面図である。
【図18】実施の形態２における半導体装置の主な特徴を示す断面図である。
【図19】実施の形態３における半導体装置の製造工程を示す断面図である。
【図24】実施の形態３における半導体装置の主な特徴を示す断面図である。
【発明を実施するための形態】
【0014】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【0015】
（実施の形態１）
＜半導体装置の構造＞
以下に図１を用いて、実施の形態１における半導体装置の構造について説明する。半導体装置は、互いに異なる領域である領域１Ａおよび領域２Ａを有する。領域１ＡのＳＯＩ基板１０には、ｎ型の低耐圧ＭＩＳＦＥＴ１Ｑが形成される。領域２ＡのＳＯＩ基板１０には、ｎ型の高耐圧ＭＩＳＦＥＴ２Ｑが形成される。
＜半導体装置の構造＞
以下に図１を用いて、実施の形態１における半導体装置の構造について説明する。半導体装置は、互いに異なる領域である領域１Ａおよび領域２Ａを有する。領域１ＡのＳＯＩ基板１０には、ｎ型の低耐圧ＭＩＳＦＥＴ１Ｑが形成される。領域２ＡのＳＯＩ基板１０には、ｎ型の高耐圧ＭＩＳＦＥＴ２Ｑが形成される。
【0016】
低耐圧ＭＩＳＦＥＴ１Ｑは、低消費電力で駆動し、且つ、高耐圧ＭＩＳＦＥＴ２Ｑよりも高速で駆動することを目的した半導体素子である。高耐圧ＭＩＳＦＥＴ２Ｑは、低耐圧ＭＩＳＦＥＴ１Ｑよりも高い耐圧を有し、低耐圧ＭＩＳＦＥＴ１Ｑよりも高い電源電位で駆動する半導体素子である。
【0017】
なお、領域１ＡのＳＯＩ基板１０には、ｐ型の低耐圧ＭＩＳＦＥＴも形成され、領域２ＡのＳＯＩ基板１０には、ｐ型の高耐圧ＭＩＳＦＥＴも形成されている。ｐ型の低耐圧ＭＩＳＦＥＴおよびｐ型の高耐圧ＭＩＳＦＥＴの構造は、それぞれ、ｎ型の低耐圧ＭＩＳＦＥＴ１Ｑおよびｎ型の高耐圧ＭＩＳＦＥＴ２Ｑの各々に含まれる構造の導電型を反対にしたものである。ここでは、それらの詳細な説明を省略する。
【0018】
また、図２に示されるように、半導体装置内の領域４Ａは、半導体層ＳＬおよび絶縁層ＢＯＸが除去されたバルク領域である。ｎ型の高耐圧ＭＩＳＦＥＴ４Ｑｎおよびｐ型の高耐圧ＭＩＳＦＥＴ４Ｑｐは、領域４Ａのバルク領域（半導体基板ＳＵＢ）に形成されている。各高耐圧ＭＩＳＦＥＴ４Ｑｎ、４Ｑｐは、高耐圧ＭＩＳＦＥＴ２Ｑよりも高い耐圧を有し、高耐圧ＭＩＳＦＥＴ２Ｑよりも高い電源電位で駆動する半導体素子である。
【0019】
ＳＯＩ基板１０に形成される低耐圧ＭＩＳＦＥＴ１Ｑおよび高耐圧ＭＩＳＦＥＴ２Ｑでは、動作時に使用されるゲート電圧が比較的小さいので、各高耐圧ＭＩＳＦＥＴ４Ｑｎ、４Ｑｐと比較して、それらの閾値にバラつきが生じ易い。そこで、実施の形態１では、低耐圧ＭＩＳＦＥＴ１Ｑおよび高耐圧ＭＩＳＦＥＴ２Ｑの各々のオン動作およびオフ動作を、ゲート電位だけでなく、バックゲート電位も用いて制御する。この結果、リーク電流を抑制し易くなり、低消費電力での駆動を行い易くなる。
【0020】
一方、各高耐圧ＭＩＳＦＥＴ４Ｑｎ、４Ｑｐでは、動作時に使用されるゲート電圧が比較的大きい高いので、低耐圧ＭＩＳＦＥＴ１Ｑや高耐圧ＭＩＳＦＥＴ２Ｑと比較して、その閾値にバラつきが生じ難い。そこで、実施の形態１では、各高耐圧ＭＩＳＦＥＴ４Ｑｎ、４Ｑｐのオン動作およびオフ動作を、バックバイアス電位は使用せずに、ゲート電位を用いて制御する。この結果、オフ動作時に、電流の遮断が可能である。また、実施の形態１で使用する絶縁層ＢＯＸの厚さは１０ｎｍ台であり、非常に薄いので、仮に高耐圧ＭＩＳＦＥＴ４Ｑｎ、４ＱｐをＳＯＩ基板１０に形成すると、絶縁層ＢＯＸのＴＤＤＢ寿命が著しく劣化する。更に、バックバイアス電位も使用すると、絶縁層ＢＯＸの絶縁耐性が維持できない。従って、高耐圧ＭＩＳＦＥＴ４Ｑｎ、４Ｑｐはバルク領域に形成されている方が好ましい。
【0021】
実施の形態１の主な特徴は、ＳＯＩ基板１０に形成される低耐圧ＭＩＳＦＥＴ１Ｑおよび高耐圧ＭＩＳＦＥＴ２Ｑにあるので、以降の説明では、主にこれらの構造および製造方法について説明する。
【0022】
図１に示されるように、低耐圧ＭＩＳＦＥＴ１Ｑおよび高耐圧ＭＩＳＦＥＴ２Ｑは、それぞれＳＯＩ基板１０に形成されている。ＳＯＩ基板１０は、支持基板である半導体基板ＳＵＢと、半導体基板ＳＵＢ上に形成された絶縁層ＢＯＸと、絶縁層ＢＯＸ上に形成された半導体層ＳＬとを有する。
【0023】
半導体基板ＳＵＢは、例えばｐ型の単結晶シリコンからなる。絶縁層ＢＯＸは、例えば酸化シリコンからなる。絶縁層ＢＯＸの厚さは、例えば１０ｎｍ以上且つ２０ｎｍ以下である。半導体層ＳＬは、単結晶シリコンからなる。半導体層ＳＬの厚さは、例えば１０ｎｍ以上且つ２０ｎｍ以下である。なお、半導体層ＳＬは、イオン注入などによって、ｎ型またはｐ型の不純物が導入されていない真性半導体層である。半導体層ＳＬ内にｐ型の不純物が導入されていたとしても、その不純物濃度は１×１０１３／ｃｍ３以下である。
【0024】
ＳＯＩ基板１０には、複数の素子分離部ＳＴＩが形成されている。素子分離部ＳＴＩは、半導体層ＳＬおよび絶縁層ＢＯＸを貫通している。素子分離部ＳＴＩの底部は、半導体基板ＳＵＢの内部に位置する。素子分離部ＳＴＩは、ＳＯＩ基板１０に形成された溝と、上記溝に埋め込まれた絶縁膜とによって構成されている。上記絶縁膜は、例えば酸化シリコン膜である。
【0025】
領域１Ａおよび領域２Ａの半導体基板ＳＵＢ中には、ｎ型のウェル領域ＤＮＷが形成されている。領域１Ａのウェル領域ＤＮＷ内には、ｐ型のウェル領域ＰＷ１が形成されている。領域２Ａのウェル領域ＤＮＷ内には、ｐ型のウェル領域ＰＷ２が形成されている。ウェル領域ＰＷ１とウェル領域ＰＷ２との間には、素子分離部ＳＴＩおよびウェル領域ＤＮＷが形成され、ウェル領域ＰＷ１およびウェル領域ＰＷ２は、電気的に分離されている。
【0026】
領域１Ａおよび領域２Ａには、半導体層ＳＬおよび絶縁層ＢＯＸが除去されたバルク領域が設けられている。領域１Ａのバルク領域は、ウェル領域ＰＷ１にバックゲート電位を供給するための給電領域ＳＲ１として機能する。領域２Ａのバルク領域は、ウェル領域ＰＷ２にバックゲート電位を供給するための給電領域ＳＲ２として機能する。
【0027】
なお、後で詳細に説明するが、高耐圧ＭＩＳＦＥＴ２Ｑでは、バックゲート電位を使用しない場合がある。すなわち、領域２Ａに形成されたウェル領域ＰＷ２を、電気的にフローティング状態とする場合がある。その場合、領域２Ａにバルク領域（給電領域ＳＲ２）が設けられていなくてもよい。それによって、領域２Ａの面積を縮小でき、半導体装置の小型化を図れる。
【0028】
また、絶縁層ＢＯＸに接するウェル領域ＰＷ１およびウェル領域ＰＷ２の各々の表面付近は、ウェル領域ＰＷ１およびウェル領域ＰＷ２のうち最も不純物濃度が高い領域であり、グランドプレーン層と呼ばれるが、ここではグランドプレーン層の図示を省略している。
【0029】
＜領域１Ａの低耐圧ＭＩＳＦＥＴ１Ｑ＞
領域１Ａの半導体層ＳＬ上には、ゲート絶縁膜ＧＩ１が形成されている。ゲート絶縁膜ＧＩ１上には、ゲート電極ＧＥ１が形成されている。ゲート絶縁膜ＧＩ１は、例えば酸化シリコン膜である。ゲート電極ＧＥ１は、導電性膜であり、例えばｎ型の不純物が導入された多結晶シリコン膜である。半導体層ＳＬのうち、ゲート電極ＧＥ１の直下に位置する箇所が、低耐圧ＭＩＳＦＥＴ１Ｑのチャネル領域となる。
領域１Ａの半導体層ＳＬ上には、ゲート絶縁膜ＧＩ１が形成されている。ゲート絶縁膜ＧＩ１上には、ゲート電極ＧＥ１が形成されている。ゲート絶縁膜ＧＩ１は、例えば酸化シリコン膜である。ゲート電極ＧＥ１は、導電性膜であり、例えばｎ型の不純物が導入された多結晶シリコン膜である。半導体層ＳＬのうち、ゲート電極ＧＥ１の直下に位置する箇所が、低耐圧ＭＩＳＦＥＴ１Ｑのチャネル領域となる。
【0030】
ゲート電極ＧＥ１の側面上には、オフセットスペーサＯＳを介してサイドウォールスペーサＳＷ２が形成されている。オフセットスペーサＯＳは、絶縁膜であり、例えば酸化シリコン膜である。サイドウォールスペーサＳＷ２は、絶縁膜であり、例えば窒化シリコン膜である。
【0031】
ゲート電極ＧＥ１の横に位置する半導体層ＳＬ中には、低濃度のｎ型の不純物領域ＬＤＤ１が形成されている。なお、「ゲート電極ＧＥ１の横に位置する半導体層ＳＬ」とは、半導体層ＳＬのうち、ゲート電極ＧＥ１の直下に位置する箇所（チャネル領域となる箇所）の隣に位置する箇所である。言い換えれば、不純物領域ＬＤＤ１は、半導体層ＳＬのうち、オフセットスペーサＯＳ下およびサイドウォールスペーサＳＷ２の直下に形成されている。
【0032】
サイドウォールスペーサＳＷ２の横に位置する半導体層ＳＬ上には、エピタキシャル層ＥＰが形成されている。なお、「サイドウォールスペーサＳＷ２の横に位置する半導体層ＳＬ」とは、半導体層ＳＬのうち、不純物領域ＬＤＤ１の隣に位置する箇所である。エピタキシャル層ＥＰ中および半導体層ＳＬ中には、ｎ型の拡散領域（不純物領域）ＮＤ１が形成されている。すなわち、エピタキシャル層ＥＰおよび拡散領域ＮＤ１は、不純物領域ＬＤＤ１よりもゲート電極ＧＥ１から離れた位置に形成されている。拡散領域ＮＤ１は、不純物領域ＬＤＤ１よりも高い不純物濃度を有する。不純物領域ＬＤＤ１および拡散領域ＮＤ１は、低耐圧ＭＩＳＦＥＴ１Ｑのソース領域またはドレイン領域を構成している。
【0033】
なお、半導体層ＳＬおよびエピタキシャル層ＥＰは実際には一体化されているが、ここでは説明を判り易くするために、これらを破線で区切って図示している。
【0034】
ゲート電極ＧＥ１上およびエピタキシャル層ＥＰ上には、シリサイド膜ＳＩが形成されている。シリサイド膜ＳＩは、例えば、ニッケルプラチナシリサイド、ニッケルシリサイドまたはコバルトシリサイドからなる。また、給電領域ＳＲ１であるウェル領域ＰＷ１の上面上にも、シリサイド膜ＳＩが形成されている。
【0035】
なお、他のサイドウォールスペーサＳＷ２は、素子分離部ＳＴＩ上にも形成され、半導体層ＳＬの側面を覆っている。また、サイドウォールスペーサＳＷ２はエピタキシャル層ＥＰの一部に乗り上げており、サイドウォールスペーサＳＷ２およびオフセットスペーサＯＳから露出している箇所に、シリサイド膜ＳＩが形成されている。
【0036】
＜領域２Ａの高耐圧ＭＩＳＦＥＴ２Ｑ＞
領域２Ａの半導体層ＳＬ上には、ゲート絶縁膜ＧＩ２が形成されている。ゲート絶縁膜ＧＩ２上には、ゲート電極ＧＥ２が形成されている。ゲート絶縁膜ＧＩ２は、例えば酸化シリコン膜である。ゲート電極ＧＥ２は、導電性膜であり、例えばｎ型の不純物が導入された多結晶シリコン膜である。半導体層ＳＬのうち、ゲート電極ＧＥ２の直下に位置する箇所が、高耐圧ＭＩＳＦＥＴ２Ｑのチャネル領域となる。
領域２Ａの半導体層ＳＬ上には、ゲート絶縁膜ＧＩ２が形成されている。ゲート絶縁膜ＧＩ２上には、ゲート電極ＧＥ２が形成されている。ゲート絶縁膜ＧＩ２は、例えば酸化シリコン膜である。ゲート電極ＧＥ２は、導電性膜であり、例えばｎ型の不純物が導入された多結晶シリコン膜である。半導体層ＳＬのうち、ゲート電極ＧＥ２の直下に位置する箇所が、高耐圧ＭＩＳＦＥＴ２Ｑのチャネル領域となる。
【0037】
ゲート電極ＧＥ２の側面上には、オフセットスペーサＯＳを介してサイドウォールスペーサＳＷ２が形成されている。ゲート電極ＧＥ２の横に位置する半導体層ＳＬ中には、低濃度のｎ型の不純物領域ＬＤＤ２が形成されている。なお、「ゲート電極ＧＥ２の横に位置する半導体層ＳＬ」とは、半導体層ＳＬのうち、ゲート電極ＧＥ２の直下に位置する箇所（チャネル領域となる箇所）の隣に位置する箇所である。言い換えれば、不純物領域ＬＤＤ２は、半導体層ＳＬのうち、オフセットスペーサＯＳ下およびサイドウォールスペーサＳＷ２の直下に形成されている。
【0038】
サイドウォールスペーサＳＷ２の横に位置する半導体層ＳＬ上には、エピタキシャル層ＥＰが形成されている。なお、「サイドウォールスペーサＳＷ２の横に位置する半導体層ＳＬ」とは、半導体層ＳＬのうち、不純物領域ＬＤＤ２の隣に位置する箇所である。エピタキシャル層ＥＰ中および半導体層ＳＬ中には、ｎ型の拡散領域（不純物領域）ＮＤ２が形成されている。すなわち、エピタキシャル層ＥＰおよび拡散領域ＮＤ２は、不純物領域ＬＤＤ２よりもゲート電極ＧＥ２から離れた位置に形成されている。拡散領域ＮＤ２は、不純物領域ＬＤＤ２よりも高い不純物濃度を有する。不純物領域ＬＤＤ２および拡散領域ＮＤ２は、高耐圧ＭＩＳＦＥＴ２Ｑのソース領域またはドレイン領域を構成している。
【0039】
ゲート電極ＧＥ２上およびエピタキシャル層ＥＰ上には、シリサイド膜ＳＩが形成されている。また、給電領域ＳＲ２であるウェル領域ＰＷ２の上面上にも、シリサイド膜ＳＩが形成されている。
【0040】
＜領域４Ａの高耐圧ＭＩＳＦＥＴ４Ｑｎ、４Ｑｐ＞
図２に示されるように、領域４Ａは、半導体層ＳＬおよび絶縁層ＢＯＸが除去されたバルク領域である。ｎ型の高耐圧ＭＩＳＦＥＴ４Ｑｎおよびｐ型の高耐圧ＭＩＳＦＥＴ４Ｑｐは、領域４Ａの半導体基板ＳＵＢに形成されている。
図２に示されるように、領域４Ａは、半導体層ＳＬおよび絶縁層ＢＯＸが除去されたバルク領域である。ｎ型の高耐圧ＭＩＳＦＥＴ４Ｑｎおよびｐ型の高耐圧ＭＩＳＦＥＴ４Ｑｐは、領域４Ａの半導体基板ＳＵＢに形成されている。
【0041】
領域４Ａの半導体基板ＳＵＢ中には、ｎ型のウェル領域ＤＮＷが形成されている。領域４Ａのウェル領域ＤＮＷ内には、ｐ型のウェル領域ＰＷ４およびｎ型のウェル領域ＮＷ４が形成されている。
【0042】
ウェル領域ＰＷ４上には、ゲート絶縁膜ＧＩ４を介してゲート電極ＧＥ４ｎが形成されている。ゲート絶縁膜ＧＩ４は、例えば酸化シリコン膜である。ゲート電極ＧＥ４ｎは、導電性膜であり、例えばｎ型の不純物が導入された多結晶シリコン膜である。ウェル領域ＰＷ４のうち、ゲート電極ＧＥ４ｎ下に位置する箇所が、高耐圧ＭＩＳＦＥＴ４Ｑｎのチャネル領域となる。
【0043】
ゲート電極ＧＥ４ｎの側面上には、オフセットスペーサＯＳを介してサイドウォールスペーサＳＷ２が形成されている。ゲート電極ＧＥ４ｎの横に位置するウェル領域ＰＷ４内には、低濃度のｎ型の不純物領域ＬＤＤ４ｎが形成されている。サイドウォールスペーサＳＷ２の横に位置するウェル領域ＰＷ４内には、ｎ型の拡散領域（不純物領域）ＮＤ４が形成されている。拡散領域ＮＤ４は、不純物領域ＬＤＤ４ｎよりも高い不純物濃度を有する。不純物領域ＬＤＤ４ｎおよび拡散領域ＮＤ４は、高耐圧ＭＩＳＦＥＴ４Ｑｎのソース領域またはドレイン領域を構成している。
【0044】
ウェル領域ＮＷ４上には、ゲート絶縁膜ＧＩ４を介してゲート電極ＧＥ４ｐが形成されている。ゲート電極ＧＥ４ｐは、導電性膜であり、例えばｐ型の不純物が導入された多結晶シリコン膜である。ウェル領域ＮＷ４のうち、ゲート電極ＧＥ４ｐ下に位置する箇所が、高耐圧ＭＩＳＦＥＴ４Ｑｐのチャネル領域となる。
【0045】
ゲート電極ＧＥ４ｐの側面上には、オフセットスペーサＯＳを介してサイドウォールスペーサＳＷ２が形成されている。ゲート電極ＧＥ４ｐの横に位置するウェル領域ＮＷ４内には、低濃度のｐ型の不純物領域ＬＤＤ４ｐが形成されている。サイドウォールスペーサＳＷ２の横に位置するウェル領域ＮＷ４内には、ｐ型の拡散領域（不純物領域）ＰＤ４が形成されている。拡散領域ＰＤ４は、不純物領域ＬＤＤ４ｐよりも高い不純物濃度を有する。不純物領域ＬＤＤ４ｐおよび拡散領域ＰＤ４は、高耐圧ＭＩＳＦＥＴ４Ｑｐのソース領域またはドレイン領域を構成している。
【0046】
ゲート電極ＧＥ４ｎ、拡散領域ＮＤ４、ゲート電極ＧＥ４ｐおよび拡散領域ＰＤ４の各々の上面上には、シリサイド膜ＳＩが形成されている。
【0047】
＜実施の形態１の主な特徴＞
低耐圧ＭＩＳＦＥＴ１Ｑは、半導体装置内で最もゲート絶縁膜の厚さが薄い半導体素子であり、半導体装置内で最もゲート長が短い半導体素子である。高耐圧ＭＩＳＦＥＴ２Ｑは、低耐圧ＭＩＳＦＥＴ１Ｑよりもゲート絶縁膜の厚さが厚い半導体素子であり、低耐圧ＭＩＳＦＥＴ１Ｑよりもゲート長が長い半導体素子である。なお、各高耐圧ＭＩＳＦＥＴ４Ｑｎ、４Ｑｐは、高耐圧ＭＩＳＦＥＴ２Ｑよりもゲート絶縁膜の厚さが厚い半導体素子であり、高耐圧ＭＩＳＦＥＴ２Ｑよりもゲート長が長い半導体素子である。
低耐圧ＭＩＳＦＥＴ１Ｑは、半導体装置内で最もゲート絶縁膜の厚さが薄い半導体素子であり、半導体装置内で最もゲート長が短い半導体素子である。高耐圧ＭＩＳＦＥＴ２Ｑは、低耐圧ＭＩＳＦＥＴ１Ｑよりもゲート絶縁膜の厚さが厚い半導体素子であり、低耐圧ＭＩＳＦＥＴ１Ｑよりもゲート長が長い半導体素子である。なお、各高耐圧ＭＩＳＦＥＴ４Ｑｎ、４Ｑｐは、高耐圧ＭＩＳＦＥＴ２Ｑよりもゲート絶縁膜の厚さが厚い半導体素子であり、高耐圧ＭＩＳＦＥＴ２Ｑよりもゲート長が長い半導体素子である。
【0048】
図３に示されるように、ゲート絶縁膜ＧＩ１の厚さは、例えば１．５ｎｍ以上且つ３．０ｎｍ以下であり、好ましくは２．５ｎｍである。ゲート絶縁膜ＧＩ２の厚さは、ゲート絶縁膜ＧＩ１の厚さよりも厚く、例えば４．０ｎｍ以上且つ８．０ｎｍ以下であり、好ましくは６．０ｎｍである。
【0049】
ゲート電極ＧＥ１のゲート長は、例えば３０ｎｍ以上且つ６０ｎｍ以下であり、好ましくは４０ｎｍまたは４５ｎｍである。ゲート電極ＧＥ２のゲート長は、ゲート電極ＧＥ１のゲート長よりも長く、例えば２００ｎｍ以上且つ３００ｎｍ以下であり、好ましくは２５０ｎｍである。
【0050】
低耐圧ＭＩＳＦＥＴ１Ｑのオン動作時およびオフ動作時において、ゲート電極ＧＥ１にはゲート電位Ｖｇ１が供給され、ソース領域にはソース電位Ｖｓ１が供給され、ドレイン領域には電源電位Ｖｄ１が供給され、ウェル領域ＰＷ１にはバックゲート電位Ｖｂｎ１が供給される。なお、低耐圧ＭＩＳＦＥＴ１Ｑのソース領域およびドレイン領域は、それぞれ、不純物領域ＬＤＤ１および拡散領域ＮＤ１によって構成されている。また、ソース電位Ｖｓ１は、例えば接地電位（ＧＮＤ）である。
【0051】
高耐圧ＭＩＳＦＥＴ２Ｑのオン動作時およびオフ動作時において、ゲート電極ＧＥ２にはゲート電位Ｖｇ２が供給され、ソース領域にはソース電位Ｖｓ２が供給され、ドレイン領域には電源電位Ｖｄ２が供給される。なお、高耐圧ＭＩＳＦＥＴ２Ｑのソース領域およびドレイン領域は、それぞれ、不純物領域ＬＤＤ２および拡散領域ＮＤ２によって構成されている。また、ソース電位Ｖｓ２は、例えば接地電位（ＧＮＤ）である。
【0052】
高耐圧ＭＩＳＦＥＴ２Ｑでは、ウェル領域ＰＷ２にバックゲート電位Ｖｂｎ２を供給することも可能であるが、実施の形態１においては、ウェル領域ＰＷ２には電位が供給されていない（ＯＰＥＮ）。言い換えれば、ウェル領域ＰＷ２は、電気的にフローティング状態である。
【0053】
すなわち、低耐圧ＭＩＳＦＥＴ１Ｑのオン動作およびオフ動作は、ゲート電位Ｖｇ１およびバックゲート電位Ｖｂｎ１によって制御される。一方、高耐圧ＭＩＳＦＥＴ２Ｑのオン動作およびオフ動作は、ゲート電位Ｖｇ２によって制御されるが、バックゲート電位によっては制御されない。
【0054】
また、高耐圧ＭＩＳＦＥＴ２Ｑは、低耐圧ＭＩＳＦＥＴ１Ｑよりも高い電源電位で動作する。電源電位Ｖｄ２の絶対値は、電源電位Ｖｄ１の絶対値よりも大きい。オン動作時において、電源電位Ｖｄ２は例えば１．８Ｖであり、電源電位Ｖｄ１は例えば０．７９Ｖである。さらに、各高耐圧ＭＩＳＦＥＴ４Ｑｎ、４Ｑｐは、高耐圧ＭＩＳＦＥＴ２Ｑよりも高い電源電位で動作する。各高耐圧ＭＩＳＦＥＴ４Ｑｎ、４Ｑｐのドレイン領域に供給される電源電位の絶対値は電源電位Ｖｄ２の絶対値よりも大きく、例えば、３．３Ｖである。
【0055】
ここで、本願発明者らの検討によれば、高耐圧ＭＩＳＦＥＴ２Ｑのオン動作およびオフ動作に、ゲート電位Ｖｇ２およびバックゲート電位Ｖｂｎ２を使用すると、高耐圧ＭＩＳＦＥＴ２Ｑの絶縁層ＢＯＸのＴＤＤＢ寿命が劣化し易くなることが分かった。この理由としては、高耐圧ＭＩＳＦＥＴ２Ｑの電源電位Ｖｄ２が高いことに起因する。
【0056】
すなわち、低耐圧ＭＩＳＦＥＴ１Ｑおよび高耐圧ＭＩＳＦＥＴ２Ｑでは、同じ厚さの絶縁層ＢＯＸが使用されるが、高耐圧ＭＩＳＦＥＴ２Ｑでは、電源電位Ｖｄ２が高い分、高耐圧ＭＩＳＦＥＴ２Ｑの絶縁層ＢＯＸにかかる電圧が大きくなる。それ故、高耐圧ＭＩＳＦＥＴ２Ｑの絶縁層ＢＯＸのＴＤＤＢ寿命が劣化し易いという問題があり、半導体装置の信頼性が低下するという問題がある。
【0057】
そこで、実施の形態１では、高耐圧ＭＩＳＦＥＴ２Ｑのウェル領域ＰＷ２（給電領域ＳＲ２）に、バックゲート電位Ｖｂｎ２を供給していない。これにより、高耐圧ＭＩＳＦＥＴ２Ｑの絶縁層ＢＯＸのＴＤＤＢ寿命の劣化を改善できるので、半導体装置の信頼性を向上させることができる。
【0058】
一方で、低耐圧ＭＩＳＦＥＴ１Ｑの電源電位Ｖｄ１は相対的に小さいが、バックゲート電位Ｖｂｎ１を使用するので、低耐圧ＭＩＳＦＥＴ１Ｑでも、絶縁層ＢＯＸのＴＤＤＢ寿命の劣化は起こり得る。
【0059】
本願発明者らが検討を行ったところ、イオン注入のエネルギーを変更し、絶縁層ＢＯＸ中へのイオン注入のダメージ量を変動させることによって、絶縁層ＢＯＸのＴＤＤＢ寿命が変動することが分かった。実施の形態１では、拡散領域ＮＤ１、ＮＤ２のイオン注入のエネルギーが、従来よりも低くなっており、図３に示される条件になっている。これにより、低耐圧ＭＩＳＦＥＴ１Ｑおよび高耐圧ＭＩＳＦＥＴ２Ｑの各々の絶縁層ＢＯＸのＴＤＤＢ寿命の劣化を改善できる。
【0060】
また、実施の形態１では、不純物領域ＬＤＤ１のイオン注入のエネルギーも、従来よりも低くなっており、図３に示される条件になっている。更に、不純物領域ＬＤＤ１のイオン注入のエネルギーが、不純物領域ＬＤＤ２のイオン注入のエネルギーよりも低くなっている。これにより、低耐圧ＭＩＳＦＥＴ１Ｑの絶縁層ＢＯＸのＴＤＤＢ寿命の劣化を更に改善できる。
【0061】
高耐圧ＭＩＳＦＥＴ２Ｑでバックゲート電位Ｖｂｎ２を使用する場合、高耐圧ＭＩＳＦＥＴ２ＱのＴＤＤＢ寿命の劣化を更に改善するという観点からは、不純物領域ＬＤＤ２のイオン注入のエネルギーも、不純物領域ＬＤＤ１のイオン注入のエネルギーと同じ程度にすることが好ましい。しかし、実施の形態１の高耐圧ＭＩＳＦＥＴ２Ｑでは、上述のようにバックゲート電位Ｖｂｎ２を使用しないことで、絶縁層ＢＯＸのＴＤＤＢ寿命の劣化の改善を図れる。
【0062】
そして、高耐圧ＭＩＳＦＥＴ２Ｑは、低耐圧ＭＩＳＦＥＴ１Ｑよりも高い電源電位Ｖｄ２で駆動する関係上、高耐圧ＭＩＳＦＥＴ２Ｑでは、低耐圧ＭＩＳＦＥＴ１Ｑよりも顕著になる課題がある。例えば、高耐圧ＭＩＳＦＥＴ２Ｑでは、ドレイン領域近傍に高電界が発生するので、ホットキャリア注入によるゲート絶縁膜ＧＩ２の継時劣化が問題になり易い。
【0063】
そこで、実施の形態１では、不純物領域ＬＤＤ２のイオン注入のエネルギーを不純物領域ＬＤＤ１のイオン注入のエネルギーよりも高くする。これにより、不純物領域ＬＤＤ２の不純物濃度ピークを絶縁層ＢＯＸに近づけ、ゲート絶縁膜ＧＩ２から遠ざける。好ましくは、不純物領域ＬＤＤ２の不純物濃度ピークの位置が絶縁層ＢＯＸ中になるように、イオン注入の設定を行う。
【0064】
高電界になり易い箇所、すなわち、ホットキャリアが発生し易い箇所が、ゲート絶縁膜ＧＩ２から遠ざけられるので、ホットキャリアは、ゲート絶縁膜ＧＩ２に注入され難くなる。従って、ゲート絶縁膜ＧＩ２の継時劣化が抑制される。
【0065】
図４は、図１とほぼ同じ断面図であるが、図４では、不純物領域ＬＤＤ１、ＬＤＤ２の形成位置が分かり易くなるように、拡散領域ＮＤ１、ＮＤ２などの一部の構成が省略されている。図４に示されるダメージ層２０は、不純物領域ＬＤＤ１、ＬＤＤ２のイオン注入によって発生する絶縁層ＢＯＸ中のダメージを示している。具体的には、ダメージ層２０は、絶縁層ＢＯＸを構成する原子の一部が欠損している箇所である。絶縁層ＢＯＸが酸化シリコン膜からなる場合、ダメージ層２０は、シリコン原子（Ｓｉ）若しくは酸素原子（Ｏ）、または、これらの両方が欠損している箇所である。
【0066】
不純物領域ＬＤＤ２のイオン注入のエネルギーは、不純物領域ＬＤＤ１のイオン注入のエネルギーよりも高く、不純物領域ＬＤＤ２の不純物濃度ピークが、不純物領域ＬＤＤ１の不純物濃度ピークよりも絶縁層ＢＯＸの近くに位置し、好ましくは絶縁層ＢＯＸ中に位置している。
【0067】
そのため、図４に示されるように、不純物領域ＬＤＤ２下に位置する絶縁層ＢＯＸ中に存在するダメージ層２０の量は、不純物領域ＬＤＤ１下に位置する絶縁層ＢＯＸ中に存在するダメージ層２０の量よりも多くなっている。
【0068】
以上のように、実施の形態１の半導体装置によれば、低耐圧ＭＩＳＦＥＴ１Ｑおよび高耐圧ＭＩＳＦＥＴ２Ｑにおいて絶縁層ＢＯＸのＴＤＤＢ寿命の劣化を改善できると共に、高耐圧ＭＩＳＦＥＴ２Ｑにおいてホットキャリア注入によるゲート絶縁膜ＧＩ２の継時劣化を改善できる。従って、半導体装置の信頼性を向上させることができる。
【0069】
リーク電流を抑制し、低消費電力での駆動を行い易くするという観点からは、高耐圧ＭＩＳＦＥＴ２Ｑでもバックゲート電位Ｖｂｎ２を使用することが好ましい。しかし、高耐圧ＭＩＳＦＥＴ２Ｑでは、低耐圧ＭＩＳＦＥＴ１Ｑと比較して、ゲート長が充分に長く、ゲート絶縁膜ＧＩ２の厚さが充分に厚い。従って、高耐圧ＭＩＳＦＥＴ２Ｑでは、低耐圧ＭＩＳＦＥＴ１Ｑよりもリーク電流などの影響が小さいので、バックゲート電位Ｖｂｎ２を使用しなくても、高耐圧ＭＩＳＦＥＴ２Ｑの性能を低下させることなく運用できる。実施の形態１のように、絶縁層ＢＯＸのＴＤＤＢ寿命の劣化の改善を重要視する場合には、バックゲート電位Ｖｂｎ２を使用しないことが好ましい。
【0070】
また、実施の形態１では、ｎ型の低耐圧ＭＩＳＦＥＴ１Ｑおよびｎ型の高耐圧ＭＩＳＦＥＴ２Ｑについて例示したが、上述のように、領域１ＡのＳＯＩ基板１０にはｐ型の低耐圧ＭＩＳＦＥＴも形成され、領域２ＡのＳＯＩ基板１０にはｐ型の高耐圧ＭＩＳＦＥＴも形成されている。実施の形態１で説明した技術は、これらのｐ型の低耐圧ＭＩＳＦＥＴおよびｐ型の高耐圧ＭＩＳＦＥＴにも適用でき、同等の効果を得ることができる。
【0071】
【0072】
図５に示されるように、まず、ＳＯＩ基板１０を用意する。ＳＯＩ基板１０を用意する工程の一例を以下に説明する。ＳＯＩ基板１０は、例えば、貼り合わせ法によって製造できる。貼り合わせ法では、まず、シリコンからなる第１半導体基板の表面を酸化して絶縁層ＢＯＸを形成する。次に、絶縁層ＢＯＸ上に、シリコンからなる第２半導体基板を高温下で圧着する。次に、第２半導体基板の上面を薄膜化する。絶縁層ＢＯＸ上に残存する薄膜の第２半導体基板が半導体層ＳＬとなり、絶縁層ＢＯＸ下の第１半導体基板が半導体基板ＳＵＢとなる。
【0073】
次に、半導体層ＳＬ上に、例えばＣＶＤ（Chemical Vapor Deposition）法によって、例えば酸化シリコンからなる絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１の厚さは、例えば１０ｎｍ以上且つ２０ｎｍ以下である。次に、絶縁膜ＩＦ１上に、例えばＣＶＤ法によって、例えば窒化シリコン膜を形成する。上記窒化シリコン膜の厚さは、例えば８０ｎｍ以上且つ１２０ｎｍ以下である。次に、フォトリソグラフィ技術および異方性エッチング処理によって、上記窒化シリコン膜をパターニングする。これにより、上記窒化シリコン膜からなるハードマスクＨＭが形成される。
【0074】
次に、ハードマスクＨＭをマスクとして異方性エッチング処理を行うことで、絶縁膜ＩＦ１、半導体層ＳＬおよび絶縁層ＢＯＸを貫通し、且つ、半導体基板ＳＵＢの内部に達する複数の溝を形成する。次に、上記複数の溝の内部およびハードマスクＨＭ上に、例えばＣＶＤ法によって、例えば酸化シリコン膜を形成する。次に、ハードマスクＨＭ上に形成された上記酸化シリコン膜を、例えばＣＭＰ（Chemical Mechanical Polishing）法を用いた研磨処理によって除去する。これにより、上記複数の溝の内部に、それぞれ複数の素子分離部ＳＴＩを形成する。
【0075】
図６に示されるように、まず、フッ酸を含む溶液を用いた等方性エッチング処理によって、素子分離部ＳＴＩの上面を後退させる。次に、燐酸を含む溶液を用いた等方性エッチング処理によって、ハードマスクＨＭを除去する。
【0076】
次に、フォトリソグラフィ技術およびイオン注入法を用いて、領域１Ａおよび領域２Ａの半導体基板ＳＵＢ中にｎ型のウェル領域ＤＮＷを形成する。次に、フォトリソグラフィ技術およびイオン注入法を用いて、領域１Ａのウェル領域ＤＮＷ内にｐ型のウェル領域ＰＷ１を選択的に形成し、領域２Ａのウェル領域ＤＮＷ内にｐ型のウェル領域ＰＷ２を選択的に形成する。
【0077】
図７に示されるように、まず、領域１Ａの一部および領域２Ａの一部を選択的に開口するように、絶縁膜ＩＦ１上に、レジストパターンＲＰ１を形成する。次に、レジストパターンＲＰ１をマスクとして等方性エッチング処理および異方性エッチング処理を行うことで、レジストパターンＲＰ１から露出している絶縁膜ＩＦ１および半導体層ＳＬを順次除去する。その後、アッシング処理によってレジストパターンＲＰ１を除去する。この状態で、領域１Ａおよび領域２Ａにおいて、絶縁層ＢＯＸの一部が、絶縁膜ＩＦ１から露出している。
【0078】
図８に示されるように、フッ酸を含む溶液を用いた等方性エッチング処理によって、絶縁膜ＩＦ１と、絶縁膜ＩＦ１から露出していた絶縁層ＢＯＸの一部とを除去する。これにより、領域１Ａの一部および領域２Ａの一部において、半導体基板ＳＵＢが露出する。この露出した半導体基板ＳＵＢが、給電領域ＳＲ１、ＳＲ２（バルク領域）になる。なお、領域４Ａのようなバルク領域も、ここまでの製造工程で形成される。また、ここまでの製造工程で、等方性エッチング処理に晒された素子分離部ＳＴＩの一部の上面が後退している。
【0079】
図９に示されるように、まず、半導体層ＳＬ上および半導体基板ＳＵＢ上に、例えば熱酸化処理によって、相対的に厚い酸化シリコン膜を形成する。次に、領域２Ａの半導体層ＳＬ上の厚い酸化シリコン膜が残されるように、フォトリソグラフィ技術および等方性エッチング処理によって、他の厚い酸化シリコン膜を除去する。次に、半導体層ＳＬ上および半導体基板ＳＵＢ上に、例えば熱酸化処理によって、相対的に薄い酸化シリコン膜を形成する。なお、この熱酸化処理によって、領域２Ａの厚い酸化シリコン膜の厚さが、若干厚くなる。
【0080】
領域１Ａの半導体層ＳＬ上の薄い酸化シリコン膜が、低耐圧ＭＩＳＦＥＴ１Ｑのゲート絶縁膜ＧＩ１となり、領域２Ａの半導体層ＳＬ上の厚い酸化シリコン膜が、高耐圧ＭＩＳＦＥＴ２Ｑのゲート絶縁膜ＧＩ２となる。
【0081】
次に、ゲート絶縁膜ＧＩ１上およびゲート絶縁膜ＧＩ２上に、例えばＣＶＤ法によって、例えば多結晶シリコン膜からなる導電性膜ＣＦ１を形成する。次に、フォトリソグラフィ技術およびイオン注入法を用いて、領域１Ａおよび領域２Ａの導電性膜ＣＦ１に、ｎ型の導電性を示す不純物を選択的に導入する。次に、導電性膜ＣＦ１上に、例えばＣＶＤ法によって、例えば窒化シリコン膜からなる絶縁膜ＩＦ２を形成する。
【0082】
図１０に示されるように、フォトリソグラフィ技術および異方性エッチング処理によって、絶縁膜ＩＦ２および導電性膜ＣＦ１を順次パターニングする。これにより、ゲート絶縁膜ＧＩ１上にゲート電極ＧＥ１およびキャップ膜ＣＰが形成され、ゲート絶縁膜ＧＩ２上にゲート電極ＧＥ２およびキャップ膜ＣＰが形成される。その後、等方性エッチング処理によって、ゲート電極ＧＥ１およびゲート電極ＧＥ２から露出しているゲート絶縁膜ＧＩ１およびゲート絶縁膜ＧＩ２を除去する。
【0083】
図１１に示されるように、まず、ゲート電極ＧＥ１、ＧＥ２およびキャップ膜ＣＰを覆うように、半導体層ＳＬ上および半導体基板ＳＵＢ上に、例えばＣＶＤ法によって、例えば酸化シリコン膜からなる絶縁膜ＩＦ３を形成する。次に、絶縁膜ＩＦ３上に、例えばＣＶＤ法によって、例えば窒化シリコン膜からなる絶縁膜ＩＦ４を形成する。
【0084】
次に、給電領域ＳＲ１、ＳＲ２を選択的に覆うレジストパターンＲＰ２を形成する。次に、レジストパターンＲＰ２をマスクとして、絶縁膜ＩＦ４および絶縁膜ＩＦ３に対して異方性エッチング処理を行うことで、ゲート電極ＧＥ１およびゲート電極ＧＥ２の各々の側面上に、サイドウォールスペーサＳＷ１およびオフセットスペーサＯＳを形成する。なお、サイドウォールスペーサＳＷ１は、オフセットスペーサＯＳを介してゲート電極ＧＥ１、ＧＥ２の各々の側面上に形成される。また、給電領域ＳＲ１、ＳＲ２は、絶縁膜ＩＦ４、ＩＦ３によって覆われている。その後、アッシング処理によってレジストパターンＲＰ２を除去する。
【0085】
図１２に示されるように、領域１Ａおよび領域２Ａの半導体層ＳＬ上に、エピタキシャル成長法によって、例えば単結晶シリコンからなるエピタキシャル層（半導体層）ＥＰを形成する。この際、ゲート電極ＧＥ１、ＧＥ２の各々の上面は、キャップ膜ＣＰで覆われているので、ゲート電極ＧＥ１、ＧＥ２の各々の上面上にエピタキシャル層ＥＰは形成されない。また、給電領域ＳＲ１、ＳＲ２は、絶縁膜ＩＦ４で覆われているので、給電領域ＳＲ１、ＳＲ２の各々の半導体基板ＳＵＢ上にエピタキシャル層ＥＰは形成されない。
【0086】
図１３に示されるように、まず、等方性エッチング処理によって、サイドウォールスペーサＳＷ１、キャップ膜ＣＰおよび絶縁膜ＩＦ４を除去する。次に、領域１Ａの半導体層ＳＬ上を選択的に開口するパターンを有するレジストパターンＲＰ３を形成する。次に、レジストパターンＲＰ３をマスクとしてイオン注入を行うことで、領域１Ａの半導体層ＳＬ中およびエピタキシャル層ＥＰ中に、ｎ型の不純物領域ＬＤＤ１を形成する。その後、アッシング処理によってレジストパターンＲＰ３を除去する。
【0087】
図１３のイオン注入は、図３に示される条件で行われる。すなわち、不純物領域ＬＤＤ１のイオン注入は、砒素（Ａｓ）を用いて行われ、注入エネルギーを５ｋｅＶ以下とし、ドーズ量を３．０×１０１４／ｃｍ２とした条件で行われる。この際、不純物領域ＬＤＤ１の不純物濃度ピークの位置が半導体層ＳＬ中になるように、イオン注入の設定が行われる。
【0088】
なお、エピタキシャル層ＥＰが厚いので、上記イオン注入では、ゲート電極ＧＥ１の横に位置する半導体層ＳＬの全体には、イオンは到達しない。従って、領域１Ａの半導体層ＳＬの一部に不純物領域ＬＤＤ１が形成される。
【0089】
図１４に示されるように、まず、領域２Ａの半導体層ＳＬ上を選択的に開口するパターンを有するレジストパターンＲＰ４を形成する。次に、レジストパターンＲＰ４をマスクとしてイオン注入を行うことで、領域２Ａの半導体層ＳＬ中およびエピタキシャル層ＥＰ中に、ｎ型の不純物領域ＬＤＤ２を形成する。その後、アッシング処理によってレジストパターンＲＰ４を除去する。
【0090】
図１４のイオン注入は、図３に示される条件で行われる。ここでは、不純物領域ＬＤＤ２のイオン注入を２回に分けて行う場合を例示するが、不純物領域ＬＤＤ２のイオン注入は、２回目のイオン注入のみであってもよい。１回目のイオン注入は、砒素（Ａｓ）を用いて行われ、注入エネルギーを５ｋｅＶとし、ドーズ量を５．０×１０１２／ｃｍ２とした条件で行われる。２回目のイオン注入は、燐（Ｐ）を用いて行われ、注入エネルギーを２５ｋｅＶ以上とし、ドーズ量を１．８×１０１４／ｃｍ２とした条件で行われる。この際、不純物領域ＬＤＤ２の不純物濃度ピークが、不純物領域ＬＤＤ１の不純物濃度ピークよりも絶縁層ＢＯＸの近くに位置し、好ましくは絶縁層ＢＯＸ中に位置するように、２回目のイオン注入の設定が行われる。
【0091】
図３および図４で説明したように、不純物領域ＬＤＤ２のイオン注入のエネルギーは、不純物領域ＬＤＤ１のイオン注入のエネルギーよりも高い。従って、図１４のイオン注入によって、不純物領域ＬＤＤ２の直下に位置する絶縁層ＢＯＸ中に形成されるダメージ層２０の量は、図１３のイオン注入によって、不純物領域ＬＤＤ１の直下に位置する絶縁層ＢＯＸ中に形成されるダメージ層２０の量よりも多くなる。
【0092】
なお、エピタキシャル層ＥＰが厚いので、上記イオン注入では、ゲート電極ＧＥ２の横に位置する半導体層ＳＬの全体には、イオンは到達しない。従って、領域２Ａの半導体層ＳＬの一部に不純物領域ＬＤＤ２が形成される。
【0093】
また、不純物領域ＬＤＤ１のイオン注入工程と不純物領域ＬＤＤ２のイオン注入工程とは、何れが先であってもよい。
【0094】
図１５に示されるように、まず、ゲート電極ＧＥ１、ＧＥ２およびオフセットスペーサＯＳを覆うように、例えば窒化シリコン膜を形成する。次に、上記窒化シリコン膜に対して異方性エッチング処理を行うことで、ゲート電極ＧＥ１、ＧＥ２の各々の側面上に、オフセットスペーサＯＳを介して、サイドウォールスペーサＳＷ２を形成する。サイドウォールスペーサＳＷ２はエピタキシャル層ＥＰの一部に乗り上げている。また、他のサイドウォールスペーサＳＷ２は、素子分離部ＳＴＩ上にも形成され、半導体層ＳＬの側面を覆っている。
【0095】
図１６に示されるように、まず、給電領域ＳＲ１、ＳＲ２を覆い、且つ、領域１Ａおよび領域２Ａの半導体層ＳＬ上を選択的に開口するパターンを有するレジストパターンＲＰ５を形成する。次に、レジストパターンＲＰ５をマスクとしてイオン注入を行うことで、領域１Ａおよび領域２Ａにおいて、サイドウォールスペーサＳＷ２から露出している半導体層ＳＬおよびエピタキシャル層ＥＰに、ｎ型の拡散領域ＮＤ１、ＮＤ２を形成する。その後、アッシング処理によってレジストパターンＲＰ５を除去する。
【0096】
図１６のイオン注入は、図３に示される条件で行われる。ここでは、拡散領域ＮＤ１、ＮＤ２のイオン注入を２回に分けて行う場合を例示するが、拡散領域ＮＤ１、ＮＤ２のイオン注入は、２回目のイオン注入のみであってもよい。１回目のイオン注入は、砒素（Ａｓ）を用いて行われ、注入エネルギーを５ｋｅＶとし、ドーズ量を２．０×１０１５／ｃｍ２とした条件で行われる。２回目のイオン注入は、燐（Ｐ）を用いて行われ、注入エネルギーを８ｋｅＶとし、ドーズ量を３．０×１０１５／ｃｍ２とした条件で行われる。この際、拡散領域ＮＤ１、ＮＤ２の不純物濃度ピークの位置がエピタキシャル層ＥＰ中になるように、１回目および２回目のイオン注入の設定が行われる。
【0097】
以上により、領域１Ａに低耐圧ＭＩＳＦＥＴ１Ｑが形成され、領域２Ａに高耐圧ＭＩＳＦＥＴ２Ｑが形成される。
【0098】
その後、以下の製造工程を経て、図１に示される構造体が得られる。まず、等方性エッチング処理によって、給電領域ＳＲ１、ＳＲ２に形成されている絶縁膜ＩＦ３を除去する。次に、ゲート電極ＧＥ１、ＧＥ２、エピタキシャル層ＥＰ、ウェル領域ＰＷ１（給電領域ＳＲ１）およびウェル領域ＰＷ２（給電領域ＳＲ２）の各々の上面上に、サリサイド（Salicide：Self Aligned Silicide）技術によって、シリサイド膜ＳＩを形成する。
【0099】
（実施の形態２）
以下に図１７および図１８を用いて、実施の形態２における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図１７および図１８を用いて、実施の形態２における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0100】
図１７に示されるように、実施の形態２における半導体装置は、領域１Ａ、領域２Ａおよび領域４Ａとは異なる領域である領域３Ａを有する。領域３ＡのＳＯＩ基板１０には、抵抗素子３Ｑが形成される。抵抗素子３Ｑは、アナログ回路などで使用される半導体素子である。実施の形態１で説明した技術は、抵抗素子３Ｑにも応用できる。
【0101】
領域３Ａの半導体基板ＳＵＢ中には、ｎ型のウェル領域ＤＮＷが形成されている。領域３Ａのウェル領域ＤＮＷ内には、ｎ型のウェル領域ＮＷ３が形成されている。
【0102】
領域３Ａの半導体層ＳＬ中には、低濃度のｐ型の不純物領域ＬＤＤ３が形成されている。領域３Ａの半導体層ＳＬ上には、エピタキシャル層ＥＰが形成されている。エピタキシャル層ＥＰ中および半導体層ＳＬ中には、ｐ型の拡散領域（不純物領域）ＰＤ３が形成されている。拡散領域ＰＤ３は、不純物領域ＬＤＤ３よりも高い不純物濃度を有する。
【0103】
領域３Ａのエピタキシャル層ＥＰの一部および半導体層ＳＬを覆うように、絶縁膜ＩＦ５が形成されている。絶縁膜ＩＦ５は、シリサイド膜ＳＩを形成する工程の直前に形成され、シリサイド膜ＳＩを形成したくない領域を保護するために設けられている。絶縁膜ＩＦ５は、例えば酸化シリコン膜である。絶縁膜ＩＦ５から露出しているエピタキシャル層ＥＰ上には、シリサイド膜ＳＩが形成されている。
【0104】
半導体層ＳＬのうち不純物領域ＬＤＤ３が形成されている箇所が、低抵抗部であり、抵抗素子３Ｑの主要部を構成する。不純物領域ＬＤＤ３を挟む２箇所の拡散領域ＰＤ３（２箇所のエピタキシャル層ＥＰ）が、抵抗素子３Ｑの両端子Ｖｉｎ、Ｖｏｕｔを構成する。なお、ここでは図示していないが、ウェル領域ＮＷ３の一部は、給電領域ＳＲ１、ＳＲ２のような給電領域を構成し、この給電領域からウェル領域ＮＷ３にバックゲート電位Ｖｂ３を供給できる。
【0105】
しかしながら、端子Ｖｉｎと端子Ｖｏｕｔとの間に電流が流れる際にバックゲート電位Ｖｂ３を使用すると、抵抗素子３Ｑの絶縁層ＢＯＸにかかる電圧が大きくなり、抵抗素子３Ｑの絶縁層ＢＯＸのＴＤＤＢ寿命が劣化する場合がある。そこで、実施の形態２では、ウェル領域ＮＷ３に、バックゲート電位Ｖｂ３を供給していない（Ｏｐｅｎ）。すなわち、ウェル領域ＮＷ３は、電気的にフローティング状態である。これにより、抵抗素子３Ｑの絶縁層ＢＯＸのＴＤＤＢ寿命の劣化を改善できる。
【0106】
また、実施の形態２では、実施の形態１と同様の理由で、不純物領域ＬＤＤ３および拡散領域ＰＤ３の各々のイオン注入のエネルギーが、従来よりも低くなっている。
【0107】
不純物領域ＬＤＤ３のイオン注入は、二フッ化ボロン（ＢＦ２）を用いて行われ、注入エネルギーを５ｋｅＶ以下とし、ドーズ量を４．０×１０１４／ｃｍ２とした条件で行われる。この際、不純物領域ＬＤＤ３の不純物濃度ピークの位置が半導体層ＳＬ中になるように、イオン注入の設定が行われる。
【0108】
拡散領域ＰＤ３のイオン注入は、ボロン（Ｂ）を用いて行われ、注入エネルギーを２ｋｅＶとし、ドーズ量を４．０×１０１５／ｃｍ２とした条件で行われる。この際、拡散領域ＰＤ３の不純物濃度ピークの位置がエピタキシャル層ＥＰ中になるように、イオン注入の設定が行われる。
【0109】
不純物領域ＬＤＤ３のイオン注入のエネルギーは、不純物領域ＬＤＤ１と同様に、不純物領域ＬＤＤ２のイオン注入のエネルギーよりも低くなっている。このため、抵抗素子３Ｑの絶縁層ＢＯＸのＴＤＤＢ寿命の劣化を更に改善できる。
【0110】
図１８は、図４と同様の主旨で、不純物領域ＬＤＤ３の形成位置が分かり易くなるように、一部の構成が省略された断面図である。図１８に示されるダメージ層２０は、不純物領域ＬＤＤ３のイオン注入によって発生する絶縁層ＢＯＸ中のダメージを示している。
【0111】
不純物領域ＬＤＤ３のイオン注入のエネルギーを低くすることで、不純物領域ＬＤＤ３の不純物濃度ピークが、不純物領域ＬＤＤ２の不純物濃度ピークよりも絶縁層ＢＯＸから遠くに位置している。そのため、不純物領域ＬＤＤ３の直下に位置する絶縁層ＢＯＸ中に存在するダメージ層２０の量は、不純物領域ＬＤＤ２の直下に位置する絶縁層ＢＯＸ中に存在するダメージ層２０の量よりも少なくなっている。
【0112】
以上のように、実施の形態２の半導体装置によれば、抵抗素子３Ｑの絶縁層ＢＯＸのＴＤＤＢ寿命の劣化を改善でき、半導体装置の信頼性を向上させることができる。
【0113】
なお、不純物領域ＬＤＤ３のイオン注入を行う工程は、図１２の工程後であって図１５の工程前に、領域３Ａを選択的に開口するパターンを有するレジストパターンを用いて行うことができる。また、拡散領域ＰＤ３のイオン注入を行う工程は、図１５の工程後であってシリサイド膜ＳＩを形成する工程前に、領域３Ａを選択的に開口するパターンを有するレジストパターンを用いて行うことができる。
【0114】
（実施の形態３）
以下に図１９～図２４を用いて、実施の形態３における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
以下に図１９～図２４を用いて、実施の形態３における半導体装置について説明する。なお、以下の説明では、実施の形態１との相違点について主に説明し、実施の形態１と重複する点については説明を省略する。
【0115】
実施の形態１では、エピタキシャル層ＥＰを形成した後に、不純物領域ＬＤＤ１、ＬＤＤ２を形成していた。実施の形態３では、不純物領域ＬＤＤ１、ＬＤＤ２を形成した後に、エピタキシャル層ＥＰを形成する。
【0116】
【0117】
図１９に示されるように、まず、ゲート電極ＧＥ１、ＧＥ２およびキャップ膜ＣＰを覆うように、半導体層ＳＬ上および半導体基板ＳＵＢ上に、例えばＣＶＤ法によって、絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３は、実施の形態１のものと同様である。
【0118】
次に、図１３と同様のレジストパターンＲＰ３を形成する。次に、レジストパターンＲＰ３をマスクとしてイオン注入を行うことで、領域１Ａの半導体層ＳＬ中に、ｎ型の不純物領域ＬＤＤ１を形成する。不純物領域ＬＤＤ１のイオン注入は、実施の形態１と同様の条件で行われる。その後、アッシング処理によってレジストパターンＲＰ３を除去する。
【0119】
なお、この段階ではエピタキシャル層ＥＰが形成されていないので、上記イオン注入では、ゲート電極ＧＥ１の横に位置する半導体層ＳＬの全体に、不純物領域ＬＤＤ１が形成される。
【0120】
図２０に示されるように、まず、図１４と同様のレジストパターンＲＰ４を形成する。次に、レジストパターンＲＰ４をマスクとしてイオン注入を行うことで、領域２Ａの半導体層ＳＬ中に、ｎ型の不純物領域ＬＤＤ２を形成する。不純物領域ＬＤＤ２のイオン注入は、実施の形態１と同様の条件で行われる。その後、アッシング処理によってレジストパターンＲＰ４を除去する。
【0121】
なお、この段階ではエピタキシャル層ＥＰが形成されていないので、上記イオン注入では、ゲート電極ＧＥ２の横に位置する半導体層ＳＬの全体に、不純物領域ＬＤＤ２が形成される。
【0122】
また、不純物領域ＬＤＤ１のイオン注入工程と不純物領域ＬＤＤ２のイオン注入工程とは、何れが先であってもよい。
【0123】
図２１に示されるように、まず、絶縁膜ＩＦ３上に、例えばＣＶＤ法によって、絶縁膜ＩＦ４を形成する。絶縁膜ＩＦ４は、実施の形態１のものと同様である。
【0124】
次に、図１１と同様のレジストパターンＲＰ２を形成する。次に、レジストパターンＲＰ２をマスクとして、絶縁膜ＩＦ４および絶縁膜ＩＦ３に異方性エッチング処理を行うことで、ゲート電極ＧＥ１およびゲート電極ＧＥ２の各々の側面上に、サイドウォールスペーサＳＷ１およびオフセットスペーサＯＳを形成する。なお、サイドウォールスペーサＳＷ１は、オフセットスペーサＯＳを介してゲート電極ＧＥ１、ＧＥ２の各々の側面上に形成される。また、給電領域ＳＲ１、ＳＲ２は、絶縁膜ＩＦ４、ＩＦ３によって覆われている。その後、アッシング処理によってレジストパターンＲＰ２を除去する。
【0125】
図２２に示されるように、領域１Ａおよび領域２Ａの半導体層ＳＬ上に、エピタキシャル成長法によって、エピタキシャル層ＥＰを形成する。この際、ゲート電極ＧＥ１、ＧＥ２の各々の上面は、キャップ膜ＣＰで覆われているので、ゲート電極ＧＥ１、ＧＥ２の各々の上面上にエピタキシャル層ＥＰは形成されない。また、給電領域ＳＲ１、ＳＲ２は、絶縁膜ＩＦ４で覆われているので、給電領域ＳＲ１、ＳＲ２の各々の半導体基板ＳＵＢ上にエピタキシャル層ＥＰは形成されない。
【0126】
図２３に示されるように、まず、図１６と同様のレジストパターンＲＰ５を形成する。次に、レジストパターンＲＰ５をマスクとしてイオン注入を行うことで、領域１Ａおよび領域２Ａにおいて、サイドウォールスペーサＳＷ１から露出している半導体層ＳＬ中およびエピタキシャル層ＥＰ中に、ｎ型の拡散領域ＮＤ１、ＮＤ２を形成する。拡散領域ＮＤ１、ＮＤ２のイオン注入は、実施の形態１と同様の条件で行われる。その後、アッシング処理によってレジストパターンＲＰ５を除去する。
【0127】
以上により、領域１Ａに低耐圧ＭＩＳＦＥＴ１Ｑが形成され、領域２Ａに高耐圧ＭＩＳＦＥＴ２Ｑが形成される。
【0128】
その後、給電領域ＳＲ１、ＳＲ２に形成されている絶縁膜ＩＦ４、ＩＦ３を選択的に除去した後、実施の形態１と同様なシリサイド膜ＳＩを形成する。
【0129】
【0130】
実施の形態３でも実施の形態１と同様に、不純物領域ＬＤＤ２のイオン注入のエネルギーが、不純物領域ＬＤＤ１のイオン注入のエネルギーよりも高く、不純物領域ＬＤＤ２の不純物濃度ピークが、不純物領域ＬＤＤ１の不純物濃度ピークよりも絶縁層ＢＯＸの近くに位置し、好ましくは絶縁層ＢＯＸ中に位置している。
【0131】
そのため、図２４に示されるように、不純物領域ＬＤＤ２の直下に位置する絶縁層ＢＯＸ中に存在するダメージ層２０の量は、不純物領域ＬＤＤ１の直下に位置する絶縁層ＢＯＸ中に存在するダメージ層２０の量よりも多くなっている。
【0132】
実施の形態３でも、低耐圧ＭＩＳＦＥＴ１Ｑおよび高耐圧ＭＩＳＦＥＴ２Ｑにおいて絶縁層ＢＯＸのＴＤＤＢ寿命の劣化を改善できると共に、高耐圧ＭＩＳＦＥＴ２Ｑにおいてホットキャリア注入によるゲート絶縁膜ＧＩ２の継時劣化を改善できる。従って、半導体装置の信頼性を向上させることができる。
【0133】
なお、実施の形態１では、ゲート電極ＧＥ１、ＧＥ２の横に位置する半導体層ＳＬの一部に不純物領域ＬＤＤ１、ＬＤＤ２が形成されていた。一方で、実施の形態３では、ゲート電極ＧＥ１、ＧＥ２の横に位置する半導体層ＳＬの全体に、不純物領域ＬＤＤ１、ＬＤＤ２が形成される。すなわち、エピタキシャル層ＥＰ下の半導体層ＳＬにも、不純物領域ＬＤＤ１、ＬＤＤ２が形成されるので、エピタキシャル層ＥＰ下の半導体層ＳＬにおいて低抵抗化が図れる。従って、実施の形態３では、実施の形態１よりも、低耐圧ＭＩＳＦＥＴ１Ｑおよび高耐圧ＭＩＳＦＥＴ２Ｑの各々のソース領域およびドレイン領域の低抵抗化が図れる。
【0134】
また、ソース領域およびドレイン領域の全体の抵抗値を、実施の形態１と同程度に調整することもできる。例えば、不純物領域ＬＤＤ１、ＬＤＤ２の各々の不純物濃度を、実施の形態１よりも低くしてもよい。すなわち、不純物領域ＬＤＤ１、ＬＤＤ２の各々のイオン注入のドーズ量を、図３の条件よりも低くしてもよい。これにより、絶縁層ＢＯＸ中にイオンが注入される確率が減少するので、低耐圧ＭＩＳＦＥＴ１Ｑおよび高耐圧ＭＩＳＦＥＴ２Ｑの各々の絶縁層ＢＯＸのＴＤＤＢ寿命の劣化を更に改善できる。
【0135】
また、高耐圧ＭＩＳＦＥＴ２Ｑにおいては、不純物領域ＬＤＤ２の不純物濃度が低くなったことで、ドレイン領域近傍の電界を緩和できる。従って、ホットキャリアがゲート絶縁膜ＧＩ２に注入され難くなり、ゲート絶縁膜ＧＩ２の継時劣化を更に抑制できる。
【0136】
なお、高耐圧ＭＩＳＦＥＴ２Ｑのみ不純物領域ＬＤＤ２の不純物濃度を低くしてもよい。すなわち、不純物領域ＬＤＤ２の不純物濃度が、不純物領域ＬＤＤ１の不純物濃度よりも低くなっていてもよい。
【0137】
以上、本発明を実施の形態に基づき具体的に説明したが、本発明は、上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【符号の説明】
【0138】
１０ ＳＯＩ基板
２０ ダメージ層
１Ａ～４Ａ 領域
１Ｑ 低耐圧ＭＩＳＦＥＴ
２Ｑ 高耐圧ＭＩＳＦＥＴ
３Ｑ 抵抗素子
４Ｑｎ、４Ｑｐ 高耐圧ＭＩＳＦＥＴ
ＢＯＸ 絶縁層
ＣＦ１ 導電性膜
ＣＰ キャップ膜
ＤＮＷ ｎ型のウェル領域
ＥＰ エピタキシャル層
ＧＥ１、ＧＥ２、ＧＥ４ｎ、ＧＥ４ｐ ゲート電極
ＧＩ１、ＧＩ２、ＧＩ４ ゲート絶縁膜
ＨＭ ハードマスク
ＩＦ１～ＩＦ５ 絶縁膜
ＬＤＤ１、ＬＤＤ２、ＬＤＤ４ｎ ｎ型の不純物領域
ＬＤＤ３、ＬＤＤ４ｐ ｐ型の不純物領域
ＮＤ１、ＮＤ２、ＮＤ４ ｎ型の拡散領域
ＮＷ３、ＮＷ４ ｎ型のウェル領域
ＰＤ３、ＰＤ４ ｐ型の拡散領域
ＰＷ１、ＰＷ２、ＰＷ４ ｐ型のウェル領域
ＲＰ１～ＲＰ５ レジストパターン
ＳＩ シリサイド膜
ＳＬ 半導体層
ＳＲ１、ＳＲ２ 給電領域
ＳＴＩ 素子分離部
ＳＵＢ 半導体基板
ＳＷ１、ＳＷ２ サイドウォールスペーサ
２０ ダメージ層
１Ａ～４Ａ 領域
１Ｑ 低耐圧ＭＩＳＦＥＴ
２Ｑ 高耐圧ＭＩＳＦＥＴ
３Ｑ 抵抗素子
４Ｑｎ、４Ｑｐ 高耐圧ＭＩＳＦＥＴ
ＢＯＸ 絶縁層
ＣＦ１ 導電性膜
ＣＰ キャップ膜
ＤＮＷ ｎ型のウェル領域
ＥＰ エピタキシャル層
ＧＥ１、ＧＥ２、ＧＥ４ｎ、ＧＥ４ｐ ゲート電極
ＧＩ１、ＧＩ２、ＧＩ４ ゲート絶縁膜
ＨＭ ハードマスク
ＩＦ１～ＩＦ５ 絶縁膜
ＬＤＤ１、ＬＤＤ２、ＬＤＤ４ｎ ｎ型の不純物領域
ＬＤＤ３、ＬＤＤ４ｐ ｐ型の不純物領域
ＮＤ１、ＮＤ２、ＮＤ４ ｎ型の拡散領域
ＮＷ３、ＮＷ４ ｎ型のウェル領域
ＰＤ３、ＰＤ４ ｐ型の拡散領域
ＰＷ１、ＰＷ２、ＰＷ４ ｐ型のウェル領域
ＲＰ１～ＲＰ５ レジストパターン
ＳＩ シリサイド膜
ＳＬ 半導体層
ＳＲ１、ＳＲ２ 給電領域
ＳＴＩ 素子分離部
ＳＵＢ 半導体基板
ＳＷ１、ＳＷ２ サイドウォールスペーサ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】