特開 2024-121349 増幅回路、電力増幅回路、および、通信装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024121349

(43)【公開日】2024-09-06

(54)【発明の名称】増幅回路、電力増幅回路、および、通信装置

(51)【国際特許分類】

   H03F 3/72 20060101AFI20240830BHJP

   H03F 1/02 20060101ALI20240830BHJP

   H03F 3/68 20060101ALI20240830BHJP

   H03F 3/21 20060101ALN20240830BHJP

【ＦＩ】

H03F3/72

H03F1/02

H03F3/68

H03F3/21

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2023028398

(22)【出願日】2023-02-27

(71)【出願人】

【識別番号】000006231

【氏名又は名称】株式会社村田製作所

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】田部井 慎

【テーマコード（参考）】

5J500

【Ｆターム（参考）】

5J500AA01

5J500AA41

5J500AA51

5J500AC36

5J500AC57

5J500AC81

5J500AC85

5J500AF10

5J500AF18

5J500AH19

5J500AH24

5J500AH25

5J500AH39

5J500AK04

5J500AK12

5J500AM08

5J500AM17

5J500AS14

5J500AT01

5J500LV08

5J500WU08

(57)【要約】

【課題】リーク電流による電力消費を抑止する。
【解決手段】増幅回路は、第１ＦＥＴとともに、電源と基準電位との間に接続された第２ＦＥＴと、電源と基準電位との電位差を分圧し、第２ＦＥＴのゲートバイアスを生成する第１分圧抵抗回路と、電源と第１分圧抵抗回路との接続をオンオフする第１スイッチ素子と、電源と基準電位との電位差を分圧し、第２ＦＥＴのゲートバイアスを生成する第２分圧抵抗回路および第３分圧抵抗回路と、電源と第３分圧抵抗回路との接続をオンオフする第２スイッチ素子とを含む。第１ＦＥＴおよび第２ＦＥＴは、隣り合うドレインとソースとが接続され、第２分圧抵抗回路の各抵抗値は第１分圧抵抗回路の各抵抗値より大きく、第３分圧抵抗回路の各抵抗値は第２分圧抵抗回路の各抵抗値より小さく、第２分圧抵抗回路と第３分圧抵抗回路との分圧比が同じである。
【選択図】図３

【特許請求の範囲】

【請求項1】

増幅すべき信号が入力される入力端子と、
前記入力端子に入力される信号が印加されるゲートを有する第１ＦＥＴと、
前記第１ＦＥＴとともに、電源と基準電位との間に接続された第２ＦＥＴと、
前記第２ＦＥＴと負荷との間に設けられて、増幅された信号を出力する出力端子と、
電源と基準電位との電位差を分圧し、前記第２ＦＥＴのゲートに与えるバイアスを生成する第１分圧抵抗回路と、
前記第１分圧抵抗回路と前記電源との間に設けられ、かつ、前記電源と前記第１分圧抵抗回路との電気的接続をオンオフするための第１スイッチ素子と、
前記電源と前記基準電位との電位差を分圧し、前記第２ＦＥＴのゲートに与えるバイアスを生成する第２分圧抵抗回路と、
電源と基準電位との電位差を分圧し、前記第２ＦＥＴのゲートに与えるバイアスを生成する第３分圧抵抗回路と、
前記第３分圧抵抗回路と前記電源との間に設けられ、かつ、前記電源と前記第３分圧抵抗回路との電気的接続をオンオフするための第２スイッチ素子と、
を含み、
前記第１ＦＥＴおよび前記第２ＦＥＴは、隣り合うドレインとソースとが接続されており、
前記第２分圧抵抗回路に含まれる各抵抗の抵抗値は、前記第１分圧抵抗回路に含まれる各抵抗の抵抗値より大きく、
前記第３分圧抵抗回路に含まれる各抵抗の抵抗値は、前記第２分圧抵抗回路に含まれる各抵抗の抵抗値より小さく、
前記第２分圧抵抗回路に含まれる各抵抗の分圧比と、前記第３分圧抵抗回路に含まれる各抵抗の分圧比とが同じである
増幅回路。

【請求項2】

増幅動作を行う状態から、増幅動作を行わないスタンバイ状態に移行する際、前記第１スイッチ素子をオフ状態にして前記第１分圧抵抗回路と前記電源とを電気的に切り離すとともに、前記第２スイッチ素子をオン状態にして前記第３分圧抵抗回路と前記電源とを電気的に接続し、
前記スタンバイ状態に移行した後、さらに所定時間経過後に前記第２スイッチ素子をオフ状態にして前記第３分圧抵抗回路と前記電源とを電気的に切り離す
請求項１に記載の増幅回路。

【請求項3】

前記第２分圧抵抗回路と前記第２ＦＥＴとの間に設けられた第３スイッチ素子をさらに含み、
前記第３スイッチ素子を介して、前記第２分圧抵抗回路から前記第２ＦＥＴへ、バイアスを供給し、
前記第３スイッチ素子は、
前記第１スイッチ素子がオン状態になる場合に、オフ状態になり、かつ、
前記第１スイッチ素子がオフ状態になる場合に、オン状態になる
請求項１または請求項２に記載の増幅回路。

【請求項4】

前記第１分圧抵抗回路と前記第２ＦＥＴとの間に設けられた第４スイッチ素子と、
前記第３分圧抵抗回路と前記第２ＦＥＴとの間に設けられた第５スイッチ素子と、
をさらに含み、
前記第４スイッチ素子を介して、前記第１分圧抵抗回路から前記第２ＦＥＴへ、バイアスを供給し、
前記第５スイッチ素子を介して、前記第３分圧抵抗回路から前記第２ＦＥＴへ、バイアスを供給し、
前記第４スイッチ素子は、
前記第１スイッチ素子がオン状態になる場合に、オン状態になり、かつ、
前記第１スイッチ素子がオフ状態になる場合に、オン状態になり、
前記第５スイッチ素子は、
前記第２スイッチ素子がオン状態になる場合に、オン状態になり、かつ、
前記第２スイッチ素子がオフ状態になる場合に、オン状態になる
請求項１または請求項２に記載の増幅回路。

【請求項5】

前記第２分圧抵抗回路に含まれる抵抗に並列に接続される第１ダイオードをさらに含み、
前記第１ダイオードのアノードは、前記抵抗の前記電源側に接続され、
前記第１ダイオードのカソードは、前記抵抗の前記基準電位側に接続される、
請求項１または請求項２に記載の増幅回路。

【請求項6】

前記第２分圧抵抗回路に含まれる抵抗のうちの、前記基準電位側に最も近い抵抗には、前記第１ダイオードが接続されない、
請求項５に記載の増幅回路。

【請求項7】

前記第２分圧抵抗回路に含まれる抵抗に並列に接続される第２ダイオードをさらに含み、
前記第２ダイオードのアノードは、前記抵抗の前記基準電位側に接続され、
前記第２ダイオードのカソードは、前記抵抗の前記電源側に接続される、
請求項１または請求項２に記載の増幅回路。

【請求項8】

前記第１スイッチ素子は、前記第１ＦＥＴおよび前記第２ＦＥＴによる増幅動作が行われない時にオフ状態になる、
請求項１または請求項２に記載の増幅回路。

【請求項9】

前記電源の電圧値は変動する、請求項１または請求項２に記載の増幅回路。

【請求項10】

請求項１または請求項２に記載の増幅回路をドライバ段増幅回路とし、前記ドライバ段増幅回路の出力を入力とするパワー段増幅回路をさらに含む、電力増幅回路。

【請求項11】

前記パワー段増幅回路はバイポーラトランジスタによって構成される請求項１０に記載の電力増幅回路。

【請求項12】

請求項１１に記載の電力増幅回路を複数含み、複数の前記電力増幅回路は共通の電源によって供給される電圧によって択一的に増幅動作を行う通信装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、増幅回路、電力増幅回路、および、通信装置に関する。

【背景技術】

【0002】

増幅素子であるトランジスタを縦積みに接続した増幅回路が知られている（例えば、特許文献１）。特許文献１の増幅回路においては、電源と基準電位との間に、複数段のトランジスタを設けている。また、複数段のトランジスタのうち、接地電位に最も近いトランジスタのベースに、増幅すべき信号が入力されている。そして、複数段のトランジスタのうち、電源に最も近いトランジスタと電源との間に負荷が接続されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許第５４２０７６８号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ところで、複数種類の周波数帯を利用する通信装置は、各周波数帯に対応する増幅回路を有することがある。例えば、高周波数帯（ハイバンド）に対応する増幅回路と、中周波数帯（ミッドバンド）に対応する増幅回路とを、移動通信装置に設けることがある。それらの増幅回路の動作タイミングは互いに異なる。それらの増幅回路が共通の電源供給ラインに接続されている場合、増幅回路が信号増幅を行っていない時（すなわち、スタンバイ状態の時）においても、電源電圧が印加され続ける。このように印加される電源電圧によってリーク電流が発生することがある。このリーク電流によって、電力が無駄に消費されるという問題がある。

【0005】

本発明は、上記に鑑みてなされたものであって、その目的は、リーク電流による電力消費を抑止できる増幅回路、電力増幅回路、および、通信装置を提供することである。

【課題を解決するための手段】

【0006】

上述した課題を解決し、目的を達成するために、本開示のある態様による増幅回路は、増幅すべき信号が入力される入力端子と、前記入力端子に入力される信号が印加されるゲートを有する第１ＦＥＴと、前記第１ＦＥＴとともに、電源と基準電位との間に接続された第２ＦＥＴと、前記第２ＦＥＴと負荷との間に設けられて、増幅された信号を出力する出力端子と、電源と基準電位との電位差を分圧し、前記第２ＦＥＴのゲートに与えるバイアスを生成する第１分圧抵抗回路と、前記第１分圧抵抗回路と前記電源との間に設けられ、かつ、前記電源と前記第１分圧抵抗回路との電気的接続をオンオフするための第１スイッチ素子と、前記電源と前記基準電位との電位差を分圧し、前記第２ＦＥＴのゲートに与えるバイアスを生成する第２分圧抵抗回路と、電源と基準電位との電位差を分圧し、前記第２ＦＥＴのゲートに与えるバイアスを生成する第３分圧抵抗回路と、前記第３分圧抵抗回路と前記電源との間に設けられ、かつ、前記電源と前記第３分圧抵抗回路との電気的接続をオンオフするための第２スイッチ素子と、を含み、前記第１ＦＥＴおよび前記第２ＦＥＴは、隣り合うドレインとソースとが接続されており、前記第２分圧抵抗回路に含まれる各抵抗の抵抗値は、前記第１分圧抵抗回路に含まれる各抵抗の抵抗値より大きく、前記第３分圧抵抗回路に含まれる各抵抗の抵抗値は、前記第２分圧抵抗回路に含まれる各抵抗の抵抗値より小さく、前記第２分圧抵抗回路に含まれる各抵抗の分圧比と、前記第３分圧抵抗回路に含まれる各抵抗の分圧比とが同じである。

【0007】

本開示のある態様による電力増幅回路は、上記の増幅回路をドライバ段増幅回路とし、前記ドライバ段増幅回路の出力を入力とするパワー段増幅回路をさらに含む。

【0008】

本開示のある態様による通信装置は、上記の電力増幅回路を複数含み、複数の前記電力増幅回路は共通の電源によって供給される電圧によって択一的に増幅動作を行う。

【発明の効果】

【0009】

本開示によれば、リーク電流による電力消費を抑止できる。

【図面の簡単な説明】

【0010】

【図1】図１は、増幅回路を含む通信装置の構成例を示す図である。

【図2】図２は、比較例による増幅回路を示す回路図である。

【図3】図３は、第１実施形態による増幅回路を示す回路図である。

【図4】図４は、図３中のスイッチの構成例を示す図である。

【図5】図５は、図３中の各スイッチへの制御信号の変化の例を示す図である。

【図6】図６は、増幅回路が増幅動作を行う動作状態からスタンバイ状態に移行する場合のシミュレーション結果の例を示す図である。

【図7】図７は、所定時間だけハイレベルになる信号の例を示す図である。

【図8】図８は、増幅回路が動作状態からスタンバイ状態に移行する際の、各ＦＥＴのドレイン－ゲート間電圧のシミュレーション結果を示す図である。

【図9】図９は、増幅回路が動作状態からスタンバイ状態に移行する際の、各ＦＥＴのドレイン－ゲート間電圧のシミュレーション結果を示す図である。

【図10】図１０は、増幅回路が動作状態からスタンバイ状態に移行する際の、各ＦＥＴのドレイン－ゲート間電圧のシミュレーション結果を示す図である。

【図11】図１１は、増幅回路が動作状態からスタンバイ状態に移行する際の、各ＦＥＴのドレイン－ゲート間電圧のシミュレーション結果を示す図である。

【図12】図１２は、増幅回路が動作状態からスタンバイ状態に移行する際の、各ＦＥＴのドレイン－ゲート間電圧のシミュレーション結果を示す図である。

【図13】図１３は、図３に示す増幅回路の動作例を示す図である。

【図14】図１４は、図３に示す増幅回路の動作例を示す図である。

【図15】図１５は、図３に示す増幅回路の動作例を示す図である。

【図16】図１６は、第２実施形態による増幅回路を示す回路図である。

【図17】図１７は、１６のダイオードを接続していない場合のシミュレーション結果を示す図である。

【図18】図１８は、図１６のようにダイオードを接続した場合の動作を示す図である。

【図19】図１９は、第３実施形態による増幅回路を示す回路図である。

【図20】図２０は、第４実施形態による増幅回路を示す回路図である。

【発明を実施するための形態】

【0011】

以下に、本発明の実施形態を図面に基づいて詳細に説明する。以下の各実施形態の説明において、他の実施形態と同一又は同等の構成部分については同一の符号を付し、その説明を簡略又は省略する。各実施形態により本発明が限定されるものではない。また、各実施形態の構成要素には、当業者が置換可能かつ容易なもの、あるいは実質的に同一のものが含まれる。なお、以下に記載した構成は適宜組み合わせることが可能である。また、発明の要旨を逸脱しない範囲で構成の省略、置換又は変更を行うことができる。

【0012】

（通信装置）
最初に、増幅回路を含む通信装置について説明する。図１は、増幅回路を含む通信装置の構成例を示す図である。図１において、通信装置１０００は、電力増幅回路Ｍ１と、電力増幅回路Ｈ１と、バンドセレクトスイッチＢＳ１、ＢＳ２と、フィルタＳＦ１～ＳＦ５と、アンテナスイッチＡＳ１、ＡＳ２と、アンテナＡＮＴ１、ＡＮＴ２と、電源制御部４００と、ベースバンドＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）５００と、を備える。

【0013】

電力増幅回路Ｍ１、電力増幅回路Ｈ１は、それぞれ、ＰＡ（Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ）モジュールであり、電力増幅回路としての機能を有する。電力増幅回路Ｍ１および電力増幅回路Ｈ１は、一方が増幅動作を行っている時、他方は増幅動作を行わないスタンバイ状態になる。つまり、電力増幅回路Ｍ１および電力増幅回路Ｈ１は、択一的に動作状態になり、動作状態でない場合はスタンバイ状態になる。電力増幅回路Ｍ１および電力増幅回路Ｈ１のうちの増幅動作状態である方は、例えば、高出力動作モード（Ｈｉｇｈ Ｐｏｗｅｒ Ｍｏｄｅ：ＨＰＭ）、中出力動作モード（Ｍｉｄｄｌｅ Ｐｏｗｅｒ Ｍｏｄｅ：ＭＰＭ、低出力動作モード（Ｌｏｗ Ｐｏｗｅｒ Ｍｏｄｅ：ＬＰＭ）のいずれかのモードで動作する。

【0014】

電力増幅回路Ｍ１は、増幅回路１０１および２０１と、制御回路３０１と、を有する。増幅回路１０１は、前段すなわちドライバ段の増幅回路である。増幅回路２０１は、後段すなわちパワー段の増幅回路である。パワー段の増幅回路２０１は、例えば、バイポーラトランジスタによって構成される。制御回路３０１は、増幅回路１０１および２０１を制御する制御信号を出力する回路である。例えば、制御回路３０１は、ゲートバイアス制御信号ｓｓｗ１を増幅回路１０１に入力する。制御回路３０１は、バイアス電流を増幅回路２０１に入力する。増幅回路１０１および制御回路３０１は、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板８０１によって実現される。増幅回路２０１は、例えば、ＧａＡｓ基板９０１によって実現される。

【0015】

電力増幅回路Ｈ１は、増幅回路１０２および２０２と、制御回路３０２と、を有する。増幅回路１０２は、前段すなわちドライバ段の増幅回路である。増幅回路２０２は、後段すなわちパワー段の増幅回路である。パワー段の増幅回路２０２は、例えば、バイポーラトランジスタによって構成される。制御回路３０２は、増幅回路１０２および２０２を制御する制御信号を出力する回路である。例えば、制御回路３０２は、ゲートバイアス制御信号ｓｓｗ２を増幅回路１０２に入力する。制御回路３０２は、バイアス電流を増幅回路２０２に入力する。本例において、増幅回路１０２および制御回路３０２は、例えば、ＳＯＩ基板８０２によって実現される。増幅回路２０２は、例えば、ＧａＡｓ基板９０２によって実現される。

【0016】

バンドセレクトスイッチＢＳ１は、バンドセレクト制御信号ＳＳ１によって周波数帯を選択するスイッチである。バンドセレクトスイッチＢＳ２は、バンドセレクト制御信号ＳＳ２によって周波数帯を選択するスイッチである。

【0017】

フィルタＳＦ１～ＳＦ５は、例えば、ＳＡＷ（Ｓｕｒｆａｃｅ Ａｃｏｕｓｔｉｃ Ｗａｖｅ）フィルタである。フィルタＳＦ１およびＳＦ２は、バンドセレクトスイッチＢＳ１の出力から必要な周波数帯の信号を取り出す。フィルタＳＦ３～ＳＦ５は、バンドセレクトスイッチＢＳ２の出力から必要な周波数帯の信号を取り出す。

【0018】

アンテナスイッチＡＳ１は、バンドセレクト制御信号ＳＳ１によってフィルタＳＦ１の出力またはＳＦ２の出力を選択する。アンテナスイッチＡＳ２は、バンドセレクト制御信号ＳＳ２によってフィルタＳＦ３の出力、フィルタＳＦ４の出力またはフィルタＳＦ５の出力を選択する。アンテナＡＮＴ１は、アンテナスイッチＡＳ１によって選択される信号を電磁波として放出する。アンテナＡＮＴ２は、アンテナスイッチＡＳ２によって選択される信号を電磁波として放出する。

【0019】

電源制御部４００は、電源Ｖｄｄを出力する電源制御モジュールである。電源Ｖｄｄは、電力増幅回路Ｍ１および電力増幅回路Ｈ１に入力される。電源制御部４００は、例えば、直流電圧レベルを変換するＤＣ－ＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ－Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）コンバータを含む。

【0020】

ベースバンドＩＣ５００は、電力増幅回路Ｍ１、電力増幅回路Ｈ１に、ＲＦ信号を送信する。また、ベースバンドＩＣ５００は、出力すべき周波数帯に応じて、通信装置１０００内の各部に制御信号ＣＳ１、ＣＳ２、バンドセレクト制御信号ＳＳ１、ＳＳ２を送る。ベースバンドＩＣ５００は、バンドセレクトスイッチＢＳ１、ＢＳ２、アンテナスイッチＡＳ１、ＡＳ２に制御信号を送る。

【0021】

（動作）
ベースバンドＩＣ５００は、所望の経路に信号が通過するように、通信装置１０００の各部を制御し、ＲＦ信号を送信する。電力増幅回路Ｍ１および電力増幅回路Ｈ１のうちの増幅動作状態である方に、ＲＦ信号が入力される。例えば、電力増幅回路Ｈ１が増幅動作状態である場合に、電力増幅回路Ｈ１にＲＦ信号ＲＦ２が入力される。電力増幅回路Ｈ１は、増幅回路１０２、２０２によって、ＲＦ信号ＲＦ２について増幅動作を行う。増幅された信号は、バンドセレクトスイッチＢＳ２、フィルタＳＦ３～ＳＦ５、アンテナスイッチＡＳ２を介して、アンテナＡＮＴ２から出力される。

【0022】

また、電力増幅回路Ｍ１が増幅動作状態である場合に、電力増幅回路Ｍ１にＲＦ信号ＲＦ１が入力される。電力増幅回路Ｍ１は、増幅回路１０１、２０１によって、ＲＦ信号ＲＦ１について増幅動作を行う。増幅された信号は、バンドセレクトスイッチＢＳ１、フィルタＳＦ１またはＳＦ２、アンテナスイッチＡＳ１を介して、アンテナＡＮＴ１から出力される。

【0023】

電源制御部４００が出力する電源Ｖｄｄの電圧値は、動作状態になっている、電力増幅回路Ｍ１または電力増幅回路Ｈ１の出力電力に応じて制御される。このため、電源Ｖｄｄの電圧値は、変動する。例えば、平均電力トラッキング（ａｖｅｒａｇｅ ｐｏｗｅｒ ｔｒａｃｋｉｎｇ：ＡＰＴ）や、包絡線トラッキング（ｅｎｖｅｌｏｐｅ ｔｒａｃｋｉｎｇ：ＥＴ）を行う場合に、電源Ｖｄｄの電圧値が変動する。

【0024】

制御回路３０１は、増幅回路１０１および２０１を制御する制御信号を出力する回路である。本例では、電力増幅回路Ｍ１がスタンバイ状態であり、電力増幅回路Ｈ１が動作状態とする。スタンバイ状態である電力増幅回路Ｍ１にはＲＦ信号ＲＦ１は入力されない。電力増幅回路Ｍ１と電力増幅回路Ｈ１とは同じ構成および機能を有する。このため、以下は、電力増幅回路Ｍ１について主に説明し、電力増幅回路Ｈ１についての説明は適宜省略する。

【0025】

以下、実施形態の理解を容易にするために、比較例について先に説明する。

【0026】

（比較例）
図２は、比較例による増幅回路１００を示す回路図である。増幅回路１００は、図１中のドライバ段の増幅回路１０１または１０２に相当する。図２において、本例の増幅回路１００は、複数の電界効果トランジスタ、すなわちＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、以下、ＦＥＴと呼ぶ）を含む。ＦＥＴ１１、１２、１３、１４、１５と、抵抗２１、２２、２３、２４、２５と、抵抗３１、３２、３３、３４、３５と、キャパシタ４１、４２、４３、４４、４５と、ＦＥＴ１６と、を含む。

【0027】

ＦＥＴ１１、１２、１３、１４、１５は、基準電位と電源Ｖｄｄとの間に設けられる。ＦＥＴ１１、１２、１３、１４、１５は、隣り合うドレインとソースとが接続されることにより、縦積み接続される。すなわち、ＦＥＴ１１のドレインが基準電位に接続され、ＦＥＴ１１のソースがＦＥＴ１２のドレインに接続される。ＦＥＴ１２のソースは、ＦＥＴ１３のドレインに接続される。ＦＥＴ１３のソースは、ＦＥＴ１４のドレインに接続される。ＦＥＴ１４のソースは、ＦＥＴ１５のドレインに接続される。ＦＥＴ１５のソースは、チョークコイルＬを介して電源Ｖｄｄに接続される。本稿において、ＦＥＴ１１を第１ＦＥＴと、ＦＥＴ１２を第２ＦＥＴと、ＦＥＴ１３を第３ＦＥＴと、ＦＥＴ１４を第４ＦＥＴと、ＦＥＴ１５を第５ＦＥＴと、それぞれ呼ぶことがある。基準電位は、例えば、接地電位である。以降の説明においても同様である。

【0028】

電源Ｖｄｄは可変電源であり、その電圧値は固定値ではなく、変動する。チョークコイルＬとＦＥＴ１５との間には整合回路ＭＮを介して出力端子ＲＦｏｕｔが接続される。出力端子ＲＦｏｕｔには、負荷ＲＬが接続される。なお、ＦＥＴ１５のドレインからみると、負荷ＲＬに、チョークコイルＬおよび整合回路ＭＮを含めた部分が、負荷インピーダンスとしてみえる。出力端子ＲＦｏｕｔは、チョークコイルＬを介して電源Ｖｄｄに接続される。出力端子ＲＦｏｕｔは、第２ＦＥＴであるＦＥＴ１２と負荷ＲＬとの間に設けられている。

【0029】

抵抗３１およびキャパシタ４１は、ＦＥＴ１１に対応して設けられる。ＦＥＴ１１のゲートには、抵抗３１の一端、キャパシタ４１の一端、がそれぞれ接続される。キャパシタ４１の他端は、入力端子ＲＦｉｎが接続される。入力端子ＲＦｉｎには、増幅すべき信号が入力される。

【0030】

抵抗３２およびキャパシタ４２は、ＦＥＴ１２に対応して設けられる。ＦＥＴ１２のゲートには、抵抗３２の一端、キャパシタ４２の一端、がそれぞれ接続される。キャパシタ４２の他端は、基準電位に接続される。

【0031】

抵抗３３およびキャパシタ４３は、ＦＥＴ１３に対応して設けられる。ＦＥＴ１３のゲートには、抵抗３３の一端、キャパシタ４３の一端、がそれぞれ接続される。キャパシタ４３の他端は、基準電位に接続される。

【0032】

抵抗３４およびキャパシタ４４は、ＦＥＴ１４に対応して設けられる。ＦＥＴ１４のゲートには、抵抗３４の一端、キャパシタ４４の一端、がそれぞれ接続される。キャパシタ４４の他端は、基準電位に接続される。

【0033】

抵抗３５およびキャパシタ４５は、ＦＥＴ１５に対応して設けられる。ＦＥＴ１５のゲートには、抵抗３５の一端、キャパシタ４５の一端、がそれぞれ接続される。キャパシタ４５の他端は、基準電位に接続される。

【0034】

ＦＥＴ１６は、そのドレインとゲートとが接続され、いわゆるダイオード接続になっている。ＦＥＴ１６は、抵抗２１と基準電位との間に、設けられる。

【0035】

抵抗３１、３２、３３、３４、３５の抵抗値は、例えば、数［ｋΩ］である。また、キャパシタ４１、４２、４３、４４、４５の各容量値は、例えば、数十［ｐＦ］から数［ｐＦ］である。

【0036】

抵抗２１、２２、２３、２４、２５は、電源Ｖｄｄと基準電位との間に直列に接続された、ラダー抵抗である。抵抗２１、２２、２３、２４、２５は、分圧抵抗回路２０となる。分圧抵抗回路２０は、電源Ｖｄｄと基準電位との電位差を分圧し、ＦＥＴ１２からＦＥＴ１５の各ゲートに与えるバイアスを生成する。各抵抗２１、２２、２３、２４、２５を、同じラダー抵抗によって実現することにより、抵抗同士のペア性のズレなどによる各段のゲートバイアスの逆転などを防ぐことができる。ここで、「同じラダー抵抗」とは、製造プロセスや材料が同じであるラダー抵抗を指す。

【0037】

抵抗２１の一端は、ＦＥＴ１６のドレインおよびゲートに接続される。抵抗２１の一端は、ＦＥＴ１６によるダイオードを介して基準電位に接続される。ＦＥＴ１６は、分圧抵抗回路２０の基準電位側に接続されている。このため、ＦＥＴ１６は、分圧抵抗回路２０と基準電位との間に、設けられる。

【0038】

分圧抵抗回路２０において、抵抗２１と抵抗２２とは直列に接続される。抵抗２１と抵抗２２との接続点は、抵抗３２の他端に接続される。抵抗２１と抵抗２２との接続点の電圧は、バイアスｖｇ２としてＦＥＴ１２のゲートに与えられる。抵抗２２と抵抗２３とは直列に接続される。抵抗２２と抵抗２３との接続点は、抵抗３３の他端に接続される。抵抗２２と抵抗２３との接続点の電圧は、バイアスｖｇ３としてＦＥＴ１３のゲートに与えられる。抵抗２３と抵抗２４とは直列に接続される。抵抗２３と抵抗２４との接続点は、抵抗３４の他端に接続される。抵抗２３と抵抗２４との接続点の電圧は、バイアスｖｇ４としてＦＥＴ１４のゲートに与えられる。抵抗２４と抵抗２５とは直列に接続される。抵抗２４と抵抗２５との接続点は、抵抗３５の他端に接続される。抵抗２４と抵抗２５との接続点の電圧は、バイアスｖｇ５としてＦＥＴ１５のゲートに与えられる。

【0039】

また、図２において、本例の増幅回路１００は、ＦＥＴ１７と、定電流源６０と、を含む。定電流源６０は、一定電流を出力する。定電流源６０の出力側には、ＦＥＴ１７が接続される。ＦＥＴ１７は、そのドレインとゲートとが接続され、いわゆるダイオード接続になっている。ＦＥＴ１７には、抵抗３１の他端が接続される。ＦＥＴ１７は、第１ＦＥＴ１１とともにカレントミラー回路を形成するレプリカ（ｒｅｐｌｉｃａ）トランジスタである。ＦＥＴ１およびＦＥＴ１７によるカレントミラー回路によって、定電流源６０から出力される一定電流に比例した電流がＦＥＴ１のドレイン－ソース間に流れる。

【0040】

（比較例の動作）
図２に示す増幅回路１００において、ＦＥＴ１２からＦＥＴ１５の各ゲートには、分圧抵抗回路２０の抵抗分圧によって生成されるバイアス（すなわち、ゲートバイアス）が与えられる。増幅回路１００は、入力端子ＲＦｉｎに入力される高周波信号を増幅する。増幅回路１００は、増幅した信号を出力端子ＲＦｏｕｔから出力する。

【0041】

ここで、図１に示す複数の電力増幅回路Ｍ１および電力増幅回路Ｈ１のうちの１つが増幅動作を行っていて、他の電力増幅回路が増幅動作を行っていない場合がある。複数の電力増幅回路Ｍ１および電力増幅回路Ｈ１が電源Ｖｄｄを共用するため、増幅動作を行っていない電力増幅回路にも電源Ｖｄｄが供給される。

【0042】

図２に示す増幅回路１００が増幅動作を行っていない場合、増幅回路１００はスタンバイ状態になる。スタンバイ状態になっている場合においても、増幅回路１００に電源Ｖｄｄが供給される。このため、スタンバイ状態になっている場合においても、矢印Ｙ１のように、分圧抵抗回路２０にリーク電流が流れる。すなわち、電源Ｖｄｄから分圧抵抗回路２０を通ってＦＥＴ１６に向かってリーク電流が流れる。また、矢印Ｙ２のように、電源ＶｄｄからチョークコイルＬを通り、ＦＥＴ１５からＦＥＴ１１に向かってリーク電流が流れる。

【0043】

つまり、増幅回路１００が、動作タイミングの異なる他の増幅回路と共通の電源供給ラインに接続されていた場合、増幅回路１００が増幅動作をしていない場合（すなわち、スタンバイ状態の時）にも電源Ｖｄｄの電圧が増幅回路１００に印加されることとなる。このとき、この当該電源Ｖｄｄによりリーク電流が発生することがある。スタンバイ状態の時の増幅回路については、電源Ｖｄｄによるリーク電流を少なく抑えたいという課題がある。

【0044】

（第１実施形態）
次に、実施形態について説明する。

【0045】

（構成）
図３は、第１実施形態による増幅回路１００ａを示す回路図である。増幅回路１００ａは、図１中のドライバ段の増幅回路１０１または１０２に相当する。図３において、増幅回路１００ａは、図２を参照して説明した増幅回路１００に、分圧抵抗回路８０、スイッチｓｗａ１と、スイッチｓｗａ２と、スイッチｓｗ２ａ、ｓｗ３ａ、ｓｗ４ａおよびｓｗ５ａと、スイッチｓｗ２ｂ、ｓｗ３ｂ、ｓｗ４ｂおよびｓｗ５ｂと、スイッチｓｗ２ｃ、ｓｗ３ｃ、ｓｗ４ｃおよびｓｗ５ｃと、を追加した構成である。本稿では、スイッチｓｗａ１を第１スイッチ素子、スイッチｓｗａ２を第２スイッチ素子、スイッチｓｗ２ｂ、ｓｗ３ｂ、ｓｗ４ｂおよびｓｗ５ｂを第３スイッチ素子、スイッチｓｗ２ａ、ｓｗ３ａ、ｓｗ４ａおよびｓｗ５ａを第４スイッチ素子、スイッチｓｗ２ｃ、ｓｗ３ｃ、ｓｗ４ｃおよびｓｗ５ｃを第５スイッチ素子、と呼ぶことがある。また、本稿では、分圧抵抗回路２０を第１分圧抵抗回路、分圧抵抗回路８０を第２分圧抵抗回路、分圧抵抗回路７０を第３分圧抵抗回路、と呼ぶことがある。

【0046】

第４スイッチ素子であるスイッチｓｗ２ａ、ｓｗ３ａ、ｓｗ４ａおよびｓｗ５ａは、分圧抵抗回路２０と、ＦＥＴ１２からＦＥＴ１５との間に設けられる。分圧抵抗回路２０は、スイッチｓｗ２ａ、ｓｗ３ａ、ｓｗ４ａ、ｓｗ５ａを介して、ＦＥＴ１２からＦＥＴ１５へ、バイアスを供給する。

【0047】

第３スイッチ素子であるスイッチｓｗ２ｂ、ｓｗ３ｂ、ｓｗ４ｂおよびｓｗ５ｂは、分圧抵抗回路８０と、ＦＥＴ１２からＦＥＴ１５との間に設けられる。分圧抵抗回路８０は、スイッチｓｗ２ｂ、ｓｗ３ｂ、ｓｗ４ｂおよびｓｗ５ｂを介して、ＦＥＴ１２からＦＥＴ１５へ、バイアスを供給する。

【0048】

第５スイッチ素子であるスイッチｓｗ２ｃ、ｓｗ３ｃ、ｓｗ４ｃおよびｓｗ５ｃは、分圧抵抗回路７０とＦＥＴ１２との間に設けられる。分圧抵抗回路７０は、スイッチｓｗ２ｃ、ｓｗ３ｃ、ｓｗ４ｃおよびｓｗ５ｃを介して、ＦＥＴ１２からＦＥＴ１５へ、バイアスを供給する。

【0049】

第２分圧抵抗回路である分圧抵抗回路８０は、電源Ｖｄｄと基準電位との間に設けられる。分圧抵抗回路８０は、抵抗８１、８２、８３、８４および８５を含む。分圧抵抗回路８０は、電源Ｖｄｄと基準電位との電位差を分圧し、ＦＥＴ１２からＦＥＴ１５のゲートに与えるバイアスを生成する。

【0050】

第３分圧抵抗回路である分圧抵抗回路７０は、スイッチｓｗａ２と基準電位との間に設けられる。分圧抵抗回路７０は、スイッチｓｗａ２を介して電源Ｖｄｄに接続される。分圧抵抗回路７０は、抵抗７１、７２、７３、７４および７５を含む。分圧抵抗回路７０は、スイッチｓｗａ２がオン状態である場合に、電源Ｖｄｄと基準電位との電位差を分圧し、ＦＥＴ１２からＦＥＴ１５のゲートに与えるバイアスを生成する。

【0051】

分圧抵抗回路８０に含まれる各抵抗８１、８２、８３、８４、８５の抵抗値は、分圧抵抗回路２０に含まれる各抵抗２１、２２、２３、２４、２５の抵抗値より大きい。分圧抵抗回路７０に含まれる各抵抗７１、７２、７３、７４、７５の抵抗値は、分圧抵抗回路８０に含まれる各抵抗８１、８２、８３、８４、８５の抵抗値より小さい。例えば、分圧抵抗回路２０において、抵抗２１は１５［ｋΩ］、抵抗２２は１２［ｋΩ］、抵抗２３、抵抗２４および抵抗２５は１０［ｋΩ］、である。また、例えば、分圧抵抗回路８０において、抵抗８１から抵抗８５は、すべて１［ＭΩ］である。本例では、分圧抵抗回路７０の各抵抗の抵抗値はすべて１０［ｋΩ］である。分圧抵抗回路７０の各抵抗の分圧比は、分圧抵抗回路８０の各抵抗の分圧比と同じである。分圧比が同じとは、分圧抵抗回路７０と分圧抵抗回路８０との分圧比同士が一致している場合をいう。分圧抵抗回路７０と分圧抵抗回路８０との分圧比同士が一致しているとは、分圧抵抗回路７０と分圧抵抗回路８０との分圧比同士が完全一致している態様に加え、分圧抵抗回路７０と電源Ｖｄｄとの電気的接続のオンオフによって、ＦＥＴ１２からＦＥＴ１５のゲートに与えるバイアスに影響を与えない範囲で、分圧比同士に差がある態様を含む。

【0052】

スイッチｓｗａ１は、分圧抵抗回路２０と電源Ｖｄｄとの間に設けられる。スイッチｓｗａ１は、電源Ｖｄｄと分圧抵抗回路２０との電気的接続をオンオフするためのスイッチ素子である。スイッチｓｗａ１は、増幅回路１００ａによる増幅動作が行われる時にオン状態になる。また、スイッチｓｗａ１は、増幅回路１００ａによる増幅動作が行われない時にオフ状態になる。つまり、スイッチｓｗａ１は、ＦＥＴ１１からＦＥＴ１５による増幅動作が行われる時にオン状態になる。また、スイッチｓｗａ１は、ＦＥＴ１１からＦＥＴ１５による増幅動作が行われない時（すなわち、スタンバイ状態の時）にオフ状態になる。

【0053】

スイッチｓｗａ１、スイッチｓｗ２ａ、ｓｗ３ａ、ｓｗ４ａおよびｓｗ５ａは、同時にオン状態またはオフ状態になる。これらの各スイッチは、制御信号ｓｓｗ１１によってオン状態またはオフ状態になる。これらの各スイッチは、制御信号ｓｓｗ１１がハイレベル（Ｈｉｇｈ）の時にオン状態、制御信号ｓｓｗ１１がローレベル（Ｌｏｗ）の時にオフ状態になる。以下、スイッチｓｗａ１、スイッチｓｗ２ａ、ｓｗ３ａ、ｓｗ４ａおよびｓｗ５ａを、スイッチ群ＳＧ１と呼ぶことがある。制御信号ｓｓｗ１１は、制御回路３０１から出力されるゲートバイアス制御信号ｓｓｗ１（図１参照）に含まれる。制御信号ｓｓｗ１１は、ベースバンドＩＣ５００（図１を参照）から送られてきた制御信号をもとにＰＡモジュール内の制御回路で生成される。

【0054】

スイッチｓｗ２ｂ、ｓｗ３ｂ、ｓｗ４ｂおよびｓｗ５ｂは、同時にオン状態またはオフ状態になる。これらの各スイッチは、制御信号ｓｓｗ１２によってオン状態またはオフ状態になる。これらの各スイッチは、制御信号ｓｓｗ１２がハイレベル（Ｈｉｇｈ）の時にオン状態、制御信号ｓｓｗ１２がローレベル（Ｌｏｗ）の時にオフ状態になる。以下、スイッチｓｗ２ｂ、ｓｗ３ｂ、ｓｗ４ｂおよびｓｗ５ｂを、スイッチ群ＳＧ２と呼ぶことがある。制御信号ｓｓｗ１２は、制御回路３０１から出力されるゲートバイアス制御信号ｓｓｗ１（図１参照）に含まれる。制御信号ｓｓｗ１２は、ベースバンドＩＣ５００（図１を参照）から送られてきた制御信号をもとにＰＡモジュール内の制御回路で生成される。

【0055】

スイッチｓｗａ２、スイッチｓｗ２ｃ、ｓｗ３ｃ、ｓｗ４ｃおよびｓｗ５ｃは、同時にオン状態またはオフ状態になる。これらの各スイッチは、制御信号ｓｓｗ１３によってオン状態またはオフ状態になる。これらの各スイッチは、制御信号ｓｓｗ１３がハイレベル（Ｈｉｇｈ）の時にオン状態、制御信号ｓｓｗ１３がローレベル（Ｌｏｗ）の時にオフ状態になる。以下、スイッチｓｗａ２、スイッチｓｗ２ｃ、ｓｗ３ｃ、ｓｗ４ｃおよびｓｗ５ｃを、スイッチ群ＳＧ３と呼ぶことがある。制御信号ｓｓｗ１３は、制御回路３０１から出力されるゲートバイアス制御信号ｓｓｗ１（図１参照）に含まれる。制御信号ｓｓｗ１３は、ベースバンドＩＣ５００（図１を参照）から送られてきた制御信号をもとにＰＡモジュール内の制御回路で生成される。

【0056】

スイッチ群ＳＧ１とスイッチ群ＳＧ２とは、択一的にオンまたはオフになる。すなわち、スイッチ群ＳＧ１がオン状態である場合、スイッチ群ＳＧ２はオフ状態である。スイッチ群ＳＧ１がオフ状態である場合、スイッチ群ＳＧ２はオン状態である。このように、スイッチ群ＳＧ１とスイッチ群ＳＧ２とは、独立してオンオフする。スイッチ群ＳＧ１は、増幅動作を行う動作状態の時にオン状態になり、スタンバイ状態の時にオフ状態になる。スイッチ群ＳＧ２は、増幅動作を行う動作状態の時にオフ状態になり、スタンバイ状態の時にオン状態になる。スイッチ群ＳＧ３は、増幅動作を行う動作状態から、スタンバイ状態に切り替わった後、短時間（例えば、数百ｎｓ～数μｓ程度）だけオン状態になり、他のタイミングではオフ状態になる。

【0057】

第３スイッチ素子ｓｗ２ｂ～ｓｗ５ｂは、第１スイッチ素子ｓｗａ１がオン状態になる場合に、オフ状態になる。第３スイッチ素子ｓｗ２ｂ～ｓｗ５ｂは、第１スイッチ素子ｓｗａ１がオフ状態になる場合に、オン状態になる。

【0058】

第４スイッチ素子ｓｗ２ａ～ｓｗ５ａは、第１スイッチ素子ｓｗａ１がオン状態になる場合に、オン状態になる。第４スイッチ素子ｓｗ２ａ～ｓｗ５ａは、第１スイッチ素子ｓｗａ１がオフ状態になる場合に、オフ状態になる。

【0059】

第５スイッチ素子ｓｗ２ｃ～ｓｗ５ｃは、第２スイッチ素子ｓｗａ２がオン状態になる場合に、オン状態になる。第５スイッチ素子ｓｗ２ｃ～ｓｗ５ｃは、第２スイッチ素子ｓｗａ２がオフ状態になる場合に、オン状態になる。

【0060】

したがって、第４スイッチ素子であるスイッチｓｗ２ａ、ｓｗ３ａ、ｓｗ４ａおよびｓｗ５ａがオン状態である場合、第３スイッチ素子であるスイッチｓｗ２ｂ、ｓｗ３ｂ、ｓｗ４ｂおよびｓｗ５ｂはオフ状態である。第４スイッチ素子であるスイッチｓｗ２ａ、ｓｗ３ａ、ｓｗ４ａおよびｓｗ５ａがオフ状態である場合、第３スイッチ素子であるスイッチｓｗ２ｂ、ｓｗ３ｂ、ｓｗ４ｂおよびｓｗ５ｂはオン状態である。

【0061】

第４スイッチ素子であるスイッチｓｗ２ａ、ｓｗ３ａ、ｓｗ４ａおよびｓｗ５ａと、第３スイッチ素子であるスイッチｓｗ２ｂ、ｓｗ３ｂ、ｓｗ４ｂおよびｓｗ５ｂとは、択一的にオンまたはオフになる。すなわち、第４スイッチ素子であるスイッチｓｗ２ａ、ｓｗ３ａ、ｓｗ４ａおよびｓｗ５ａがオン状態である場合、第３スイッチ素子であるスイッチｓｗ２ｂ、ｓｗ３ｂ、ｓｗ４ｂおよびｓｗ５ｂはオフ状態である。第４スイッチ素子であるスイッチｓｗ２ａ、ｓｗ３ａ、ｓｗ４ａおよびｓｗ５ａがオフ状態である場合、第３スイッチ素子であるスイッチｓｗ２ｂ、ｓｗ３ｂ、ｓｗ４ｂおよびｓｗ５ｂはオン状態である。このように、スイッチｓｗ２ａ、ｓｗ３ａ、ｓｗ４ａおよびｓｗ５ａと、スイッチｓｗ２ｂ、ｓｗ３ｂ、ｓｗ４ｂおよびｓｗ５ｂとは、独立してオンオフする。

【0062】

スイッチ群ＳＧ１において、スイッチｓｗａ１と、スイッチｓｗ２ａ、ｓｗ３ａ、ｓｗ４ａおよびｓｗ５ａとは、連動してオンオフする。つまり、スイッチｓｗａ１と、スイッチｓｗ２ａ、ｓｗ３ａ、ｓｗ４ａおよびｓｗ５ａとは、同時に、オン状態またはオフ状態になる。すなわち、スイッチｓｗａ１がオン状態である場合、スイッチｓｗ２ａ、ｓｗ３ａ、ｓｗ４ａおよびｓｗ５ａはオン状態である。スイッチｓｗａ１がオフ状態である場合、スイッチｓｗ２ａ、ｓｗ３ａ、ｓｗ４ａおよびｓｗ５ａはオフ状態である。要するに、第１スイッチ素子であるスイッチｓｗａ１は、第２スイッチ素子であるスイッチｓｗ２ａ、ｓｗ３ａ、ｓｗ４ａおよびｓｗ５ａがオン状態になる場合に、オン状態になる。また、スイッチｓｗａ１は、スイッチｓｗ２ａ、ｓｗ３ａ、ｓｗ４ａおよびｓｗ５ａがオフ状態になる場合に、オフ状態になる。さらに、第４スイッチ素子であるスイッチｓｗ２ａ、ｓｗ３ａ、ｓｗ４ａおよびｓｗ５ａは、第３スイッチ素子であるスイッチｓｗ２ｂ、ｓｗ３ｂ、ｓｗ４ｂおよびｓｗ５ｂがオン状態になる場合に、オフ状態になる。また、スイッチｓｗ２ａ、ｓｗ３ａ、ｓｗ４ａおよびｓｗ５ａは、スイッチｓｗ２ｂ、ｓｗ３ｂ、ｓｗ４ｂおよびｓｗ５ｂがオフ状態になる場合に、オン状態になる。

【0063】

（スイッチの構成例）
図４は、図３中のスイッチの構成例を示す図である。図４に示すスイッチｓｗは、図３中の各スイッチの構成例を示す。図４において、スイッチｓｗは、Ｎ型ＭＯＳトランジスタＴｒ１と、Ｐ型ＭＯＳトランジスタＴｒ２と、インバータ（ＮＯＴ回路）Ｎ３と、端子Ｔ１およびＴ２とを含む。インバータＮ３は、制御信号Ｓを反転させる。

【0064】

Ｎ型ＭＯＳトランジスタＴｒ１とＰ型ＭＯＳトランジスタＴｒ２とは、ソース同士が接続され、ドレイン同士が接続される。Ｎ型ＭＯＳトランジスタＴｒ１のゲート、および、Ｐ型ＭＯＳトランジスタＴｒ２のゲートには、インバータＮ３によって互いに反転した信号が印加される。したがって、Ｎ型ＭＯＳトランジスタＴｒ１およびＰ型ＭＯＳトランジスタＴｒ２は、同時にオン状態になり、同時にオフ状態になる。このため、スイッチｓｗは、制御信号Ｓに基づき、端子Ｔ１と端子Ｔ２との間に信号を通過させるオン状態、または、端子Ｔ１と端子Ｔ２との間に信号を通過させないオフ状態になる。したがって、スイッチｓｗによって、端子Ｔ１と端子Ｔ２との間の電気的接続をオンオフすることができる。以降の各実施形態において用いる各スイッチについても、図４と同様の構成とする。

【0065】

（動作）
図３に戻り、増幅回路１００ａによって増幅動作を行う場合、スイッチｓｗａ１をオン状態にする。これにより、ＦＥＴ１２からＦＥＴ１５の各ゲートには、分圧抵抗回路２０の抵抗分圧によって生成されるバイアス（すなわち、ゲートバイアス）が与えられる。増幅回路１００は、入力端子ＲＦｉｎに入力される高周波信号を増幅する。増幅回路１００ａは、増幅した信号を出力端子ＲＦｏｕｔから出力する。

【0066】

図３に示す増幅回路１００ａによって増幅動作を行わないスタンバイ状態である時、スイッチｓｗａ１をオフ状態にする。これにより、電源Ｖｄｄによる電圧は、分圧抵抗回路２０に印加されない。しかしながら、耐圧対策のために、増幅回路１００ａにおいてバイアスを印加しておく必要がある。そこで、最低限のリーク電流となるように、大きな抵抗値の抵抗による分圧抵抗回路８０によってバイアスを生成する。

【0067】

（動作）
図５は、図３中の各スイッチへの制御信号の変化の例を示す図である。図５において、横軸は時間の経過を示す。図５は、図３中の制御信号ｓｓｗ１１、ｓｓｗ１２、ｓｓｗ１３の変化のタイミングと、増幅回路の状態を示す。図５において、制御信号ｓｓｗ１１は、スイッチ群ＳＧ１の制御信号である。時刻ｔ０において、制御信号ｓｓｗ１１がハイレベルの時、スイッチ群ＳＧ１に含まれる各スイッチがオン状態になり、増幅回路１００ａは、増幅動作を行う動作状態になる。この時、制御信号ｓｓｗ１２はローレベルであり、スイッチ群ＳＧ２に含まれる各スイッチはオフ状態である。また、制御信号ｓｓｗ１３はローレベルであり、スイッチ群ＳＧ３に含まれる各スイッチはオフ状態である。

【0068】

次に、増幅回路１００ａが増幅動作を行う動作状態から、増幅動作を行わないスタンバイ状態に移行する際、以下の動作になる。すなわち、時刻ｔ１において、制御信号ｓｓｗ１１がローレベル、制御信号ｓｓｗ１２がハイレベルになる。スイッチ群ＳＧ１に含まれる各スイッチはオフ状態になり、スイッチ群ＳＧ２に含まれる各スイッチはオン状態になる。これにより、増幅回路１００ａはスタンバイ状態に移行する。

【0069】

また、時刻ｔ１から時刻ｔ２までの短い時間だけ、制御信号ｓｓｗ１３をハイレベルにして第１スイッチ素子であるスイッチｓｗａ１をオフ状態にして分圧抵抗回路２０と電源Ｖｄｄとを電気的に切り離す。制御信号ｓｓｗ１３がハイレベルになることにより、スイッチ群ＳＧ３に含まれる第２スイッチ素子ｓｗａ２などの各スイッチがオン状態になる。これにより、時刻ｔ１から時刻ｔ２までの短い時間だけ、分圧抵抗回路７０と電源Ｖｄｄとを電気的に接続する。

【0070】

時刻ｔ１から時刻ｔ２までの短い時間の後、すなわち所定時間経過後の時刻ｔ２の後、制御信号ｓｓｗ１３がローレベルになる。これにより、第２スイッチ素子ｓｗａ２をオフ状態にして分圧抵抗回路７０と電源Ｖｄｄとを電気的に切り離す。つまり、増幅回路１００ａがスタンバイ状態に移行した時刻ｔ１から、さらに所定時間経過後の時刻ｔ２にスイッチ群ＳＧ３に含まれる第２スイッチ素子ｓｗａ２などの各スイッチがオフ状態になる。これにより、分圧抵抗回路７０と電源Ｖｄｄとを電気的に切り離す。なお、時刻ｔ１から時刻ｔ２までの所定時間は、例えば、数百ｎｓ～数μｓ程度である。

【0071】

時刻ｔ２から時刻ｔ３までは、制御信号ｓｓｗ１１、ｓｓｗ１２、およびｓｓｗ１３に変化がないため、各スイッチの状態が維持される。このため、増幅回路１００ａはスタンバイ状態である。

【0072】

その後、時刻ｔ３において、制御信号ｓｓｗ１１がハイレベルになると、スイッチ群ＳＧ１に含まれる各スイッチがオン状態になり、増幅回路１００ａは、増幅動作を行う動作状態になる。この時、制御信号ｓｓｗ１２はローレベルであり、スイッチ群ＳＧ２に含まれる各スイッチはオフ状態である。また、制御信号ｓｓｗ１３はローレベルであり、スイッチ群ＳＧ３に含まれる各スイッチはオフ状態である。

【0073】

図６は、増幅回路が増幅動作を行う動作状態からスタンバイ状態に移行する場合のシミュレーション結果の例を示す図である。図６は、図３中の各バイアスｖｇ１、ｖｇ２、ｖｇ３、ｖｇ４、ｖｇ５の変化を示す。図６において、縦軸は電圧［Ｖ］を示し、横軸は時間［μｓｅｃ］を示す。また、図６において、一点鎖線ＰＡｅｎは、増幅回路の動作状態を制御するための信号を示す。本例では、一点鎖線ＰＡｅｎがハイレベルの場合は増幅回路が動作状態になり、一点鎖線ＰＡｅｎがローレベルの場合は増幅回路がスタンバイ状態になるように回路を作成している。

【0074】

図６は、時刻ｔ１において、増幅回路が動作状態からスタンバイ状態に移行する場合を示す。図５を参照して説明したように各スイッチを制御した場合、各バイアスｖｇ１、ｖｇ２、ｖｇ３、ｖｇ４、ｖｇ５は図６中の実線で示すように変化する。すなわち時刻ｔ１において、所定時間だけ抵抗値の小さい分圧抵抗回路７０を接続するため、バイアスｖｇ２、ｖｇ３、ｖｇ４、ｖｇ５は、速やかに低下する。

【0075】

一方、各スイッチを制御しない場合、増幅回路が動作状態からスタンバイ状態に移行すると、図６中の破線で示すように、バイアスｖｇ２’、ｖｇ３’、ｖｇ４’、ｖｇ５’は徐々に低下する。これは、大きな抵抗値と各ＦＥＴ１２～１５のゲートのキャパシタ４２～４５の容量値とに基づく時定数の影響を受けるからである。なお、図６において、バイアスｖｇ１については、上記時定数の影響を受けないため、各スイッチを制御しない場合のバイアスｖｇ１’と同様に変化する。

【0076】

図７は、所定時間だけハイレベルになる信号の例を示す図である。図７において、縦軸は電圧［Ｖ］を示し、横軸は時間［μｓｅｃ］を示す。また、図７において、図６と同様に、一点鎖線ＰＡｅｎは、増幅回路の動作状態を示す。時刻ｔ１において、増幅回路が動作状態からスタンバイ状態に移行すると、図７に示す信号ｐｄｂｓｔは、時刻ｔ１から時刻ｔ２までの所定時間だけハイレベルになる。この所定時間は、上述したように、例えば５００ｎｓｅｃである。上述したように、この所定時間だけ、分圧抵抗回路７０を接続することにより、バイアスｖｇ２、ｖｇ３、ｖｇ４、ｖｇ５を速やかに低下させることができる。

【0077】

図８から図１２は、増幅回路１００ａが動作状態からスタンバイ状態に移行する際の、各ＦＥＴのドレイン－ゲート間電圧Ｖｄｇのシミュレーション結果を示す図である。図８から図１２において、図６と同様に、一点鎖線ＰＡｅｎは、増幅回路の動作状態を示す。時刻ｔ１において、増幅回路が動作状態からスタンバイ状態に移行する。

【0078】

図８は、ＦＥＴ１５のドレイン－ゲート間電圧Ｖｄｇ５のシミュレーション結果を示す図である。図９は、ＦＥＴ１４のドレイン－ゲート間電圧Ｖｄｇ４のシミュレーション結果を示す図である。図１０は、ＦＥＴ１３のドレイン－ゲート間電圧Ｖｄｇ３のシミュレーション結果を示す図である。図１１は、ＦＥＴ１２のドレイン－ゲート間電圧Ｖｄｇ２のシミュレーション結果を示す図である。図１２は、ＦＥＴ１１のドレイン－ゲート間電圧Ｖｄｇ１のシミュレーション結果を示す図である。

【0079】

図８に示すように、時刻ｔ１において、増幅回路が動作状態からスタンバイ状態に移行すると、ＦＥＴ１５のドレイン－ゲート間電圧Ｖｄｇ５は、図８中の実線で示すように約０．８［Ｖ］から０．３［Ｖ］程度上昇した後、所定時間後に低下する。その後、ドレイン－ゲート間電圧Ｖｄｇ５は、緩やかに上昇し、約１．１［Ｖ］で安定する。一方、上述した各スイッチの制御を行わない場合、図８中の破線で示すドレイン－ゲート間電圧Ｖｄｇ５’は０．４［Ｖ］程度低下した後、緩やかに上昇する。ＦＥＴ１５のドレイン－ゲート間電圧Ｖｄｇ５、Ｖｄｇ５’は、ともに未破壊領域Ａ１を超えていない。すなわち、ＦＥＴ１５の耐圧を超えない。

【0080】

図９に示すように、時刻ｔ１において、増幅回路が動作状態からスタンバイ状態に移行すると、ＦＥＴ１４のドレイン－ゲート間電圧Ｖｄｇ４は、図９中の実線で示すように約０．７［Ｖ］から０．５［Ｖ］程度上昇した後、所定時間後に低下する。その後、ドレイン－ゲート間電圧Ｖｄｇ４は、緩やかに上昇し、約１．２［Ｖ］で安定する。一方、上述した各スイッチの制御を行わない場合、図８中の破線で示すドレイン－ゲート間電圧Ｖｄｇ４’は約０．７［Ｖ］から緩やかに上昇する。ＦＥＴ１４のドレイン－ゲート間電圧Ｖｄｇ４、Ｖｄｇ４’は、ともに未破壊領域Ａ１を超えていない。すなわち、ＦＥＴ１４の耐圧を超えない。

【0081】

図１０に示すように、時刻ｔ１において、増幅回路が動作状態からスタンバイ状態に移行すると、ＦＥＴ１３のドレイン－ゲート間電圧Ｖｄｇ３は、図１０中の実線で示すように約０．７［Ｖ］から０．５［Ｖ］程度上昇した後、さらに上昇する。ドレイン－ゲート間電圧Ｖｄｇ３は、未破壊領域Ａ１をわずかに超えるが、その後は未破壊領域Ａ１を超えずに安定する。一方、上述した各スイッチの制御を行わない場合、図１０中の破線で示すドレイン－ゲート間電圧Ｖｄｇ３’は約０．７［Ｖ］から上昇するが、未破壊領域Ａ１を超えていない。ＦＥＴ１３のドレイン－ゲート間電圧Ｖｄｇ３、Ｖｄｇ３’は、ともに未破壊領域Ａ１を超えていない。

【0082】

図１１に示すように、時刻ｔ１において、増幅回路が動作状態からスタンバイ状態に移行すると、ＦＥＴ１２のドレイン－ゲート間電圧Ｖｄｇ２は、図１１中の実線で示すように約０．５［Ｖ］から１．８［Ｖ］程度まで上昇し、その後低下する。ドレイン－ゲート間電圧Ｖｄｇ２は、未破壊領域Ａ１を超えることがあるが、その後は未破壊領域Ａ１を超えずに安定する。一方、上述した各スイッチの制御を行わない場合、図１１中の破線で示すドレイン－ゲート間電圧Ｖｄｇ２’は約０．５［Ｖ］から１．６［Ｖ］程度まで上昇し、その後低下する。ドレイン－ゲート間電圧Ｖｄｇ２’は、未破壊領域Ａ１を超えることがあるが、その後は未破壊領域Ａ１を超えずに安定する。

【0083】

図１２に示すように、時刻ｔ１において、増幅回路が動作状態からスタンバイ状態に移行すると、ＦＥＴ１１のドレイン－ゲート間電圧Ｖｄｇ１は、図１２中の実線で示すように約０．６［Ｖ］から１．８［Ｖ］程度まで上昇し、その後低下する。ドレイン－ゲート間電圧Ｖｄｇ２は、未破壊領域Ａ１を超えることがあるが、その後は未破壊領域Ａ１を超えずに安定する。一方、上述した各スイッチの制御を行わない場合、図１２中の破線で示すドレイン－ゲート間電圧Ｖｄｇ１’は約０．６［Ｖ］から１．８［Ｖ］程度まで上昇し、その後緩やかに低下する。ドレイン－ゲート間電圧Ｖｄｇ１’は、未破壊領域Ａ１を超える期間が長い。

【0084】

図８から図１２の破線で示すように、上述した各スイッチの制御を行わない場合、ＦＥＴ１５のドレイン－ゲート間電圧Ｖｄｇ５や、ＦＥＴ１４のドレイン－ゲート間電圧Ｖｄｇ４が低くなり、その分ＦＥＴ１１のドレイン－ゲート間電圧Ｖｄｇ１の電位差が大きくなってしまう。図８から図１２の実線で示すように、上述した各スイッチの制御を行うことにより、ＦＥＴ１１～１５の各段のドレイン－ゲート間電圧Ｖｄｇが均等になり、ドレイン－ゲート間電圧Ｖｄｇが安定した後はどの段も未破壊領域Ａ１を超えていない。すなわち、ＦＥＴ１１～１５の各段において、ＦＥＴの耐圧を超えない。

【0085】

図１３、図１４および図１５は、図３に示す増幅回路１００ａの動作例を示す図である。図１３は、ドレイン－ゲート間の電位差のシミュレーション結果を示す図である。図１３は、増幅回路１００ａが増幅動作を行っていないスタンバイ状態におけるシミュレーション結果を示す。

【0086】

図１３において、横軸は電源Ｖｄｄの電圧値［Ｖ］、縦軸はドレイン－ゲート間の電圧Ｖｄｇの値［Ｖ］である。図１３に示すように、電源Ｖｄｄの電圧値が１［Ｖ］から上昇すると、その変化にしたがって、各バイアスｖｇ１～ｖｇ５に対応する電圧Ｖｄｇ１～Ｖｄｇ４の値も変化する。電圧Ｖｄｇ１～Ｖｄｇ４については、いずれも未破壊領域Ａ１を超えることはない。なお、未破壊領域Ａ１は、その領域内での動作であれば、ＦＥＴが破壊に至らない領域である。

【0087】

図１４は、ドレイン－ソース間電位差のシミュレーション結果を示す図である。図１４は、増幅回路１００ａが増幅動作を行っていないスタンバイモードにおけるシミュレーション結果を示す。

【0088】

図１４において、横軸は電源Ｖｄｄの電圧値［Ｖ］、縦軸はドレイン－ソース間の電圧Ｖｄｓの値［Ｖ］である。図１４に示すように、電源Ｖｄｄの電圧値が１［Ｖ］から上昇すると、その変化にしたがって、各バイアスｖｇ１～ｖｇ５に対応する電圧Ｖｄｓ１～Ｖｄｓ５の値も変化する。電圧Ｖｄｓ１～Ｖｄｓについては、いずれも未破壊領域Ａ１を超えることはない。

【0089】

図１５は、リーク電流のシミュレーション結果を示す図である。図１５において、横軸は電源Ｖｄｄの電圧値［Ｖ］、縦軸はリーク電流の値［μＡ］である。図１５において、電流Ｌ１は、増幅回路１００ａの増幅動作時のリーク電流である。また、リーク電流Ｌ２は、スタンバイモードの時に第１分圧抵抗回路２０を切り離し、第２分圧抵抗回路８０を接続した場合のリーク電流である。すなわち、スイッチｓｗａ１をオフ状態とし、それに連動してスイッチｓｗ２ａ、ｓｗ３ａ、ｓｗ４ａおよびｓｗ５ａをオフ状態とし、スイッチｓｗ２ｂ、ｓｗ３ｂ、ｓｗ４ｂおよびｓｗ５ｂをオン状態とする。これにより、第１分圧抵抗回路２０の各抵抗より抵抗値の大きい抵抗値の抵抗からなる第２分圧抵抗回路８０を接続する。抵抗値の大きい第２分圧抵抗回路８０を接続することにより、矢印ＹＪ１のように、リーク電流Ｌ２の電流値を低下させることができる。

【0090】

（効果）
以上説明したように、第１実施形態による増幅回路１００ａによれば、スタンバイモードの時に高い抵抗値による分圧抵抗回路８０に切り替えることで、直流的には耐圧を超えないようにバイアスを制御しつつリーク電流も抑えることができる。電源Ｖｄｄの電圧値が変動する場合において、直流的には耐圧を超えないようにバイアスを制御しつつリーク電流も抑えることができる。リーク電流を抑えることにより、電力が無駄に消費されることを抑止できる。特に、バッテリを電源とする通信装置においては、電力の消費を抑えることにより、バッテリの持ちを長くすることができる。

【0091】

（第２実施形態）
次に、第２実施形態について説明する。上述したように増幅回路１００ａによれば、スタンバイモードの時に高い抵抗値による分圧抵抗回路８０に切り替えることで、直流的には耐圧を超えないようにバイアスを制御しつつリーク電流を抑えることができる。ただし、電源Ｖｄｄの電圧変動時に、各ＦＥＴ１２～１５のゲートに与えるバイアスが追従できずに遅れてしまうことも考えられる。この遅れによって、一時的に耐圧を超えてしまう可能性がある。また、スタンバイモードから動作状態に移行した際に、上記のローパスフィルタの影響で一部のＦＥＴについてはゲートへのバイアスが速やかに切り替わらない可能性がある。そこで、第２実施形態では、ダイオードを追加する。

【0092】

（構成）
図１６は、第２実施形態による増幅回路１００ｂを示す回路図である。増幅回路１００ｂは、図１中のドライバ段の増幅回路１０１または１０２に相当する。図１６において、増幅回路１００ｂは、図３を参照して説明した増幅回路１００ａに、ダイオードを追加した構成である。図１６に示すように、第２分圧抵抗回路８０の各抵抗に、ダイオードが並列に接続される。すなわち、抵抗８２に、並列に、ダイオードＤ２１およびＤ２２が接続される。抵抗８３に、並列に、ダイオードＤ３１およびＤ３２が接続される。抵抗８４に、並列に、ダイオードＤ４１およびＤ４２が接続される。抵抗８５に、並列に、ダイオードＤ５１およびＤ５２が接続される。これらの各ダイオードのアノードは、電源Ｖｄｄ側に接続される。これらの各ダイオードのカソードは、基準電位側に接続される。これらの各ダイオードは、分圧抵抗回路８０に含まれる抵抗に並列に接続される第１ダイオードである。

【0093】

ここで、図１６において、各抵抗に並列に接続される第１ダイオードの接続数は２つである。すなわち、直列に２段接続された、ダイオードが各抵抗に並列に接続されている。第１ダイオードについては、段数すなわちダイオードの直列接続数を調整し、閾値電圧（すなわち、順方向電圧ＶＦ）の合計値が各ＦＥＴの耐圧以下になるようにする。言い換えれば、第１ダイオードの接続数は１つであっても良いし、３つ以上であっても良い。

【0094】

ここで、電源Ｖｄｄの電圧値を５．５［Ｖ］とすると、分圧抵抗回路８０の各段の抵抗による電位差は１．１［Ｖ］程度である。直列に２段接続されたダイオードの閾値は約１．４［Ｖ］である。このため、２段接続されたダイオードは、通常時にはオン状態にならない。これに対し、過渡応答時に電位差が大きくなり、閾値を超えた時には２段接続されたダイオードがオン状態になる。このため、２段接続されたダイオードによって、電位差を制限することができる。

【0095】

すなわち、例えば、電源Ｖｄｄの電圧が使用動作範囲の最大値の時、分圧抵抗回路８０の分圧比を超えた電圧が印加されると、ダイオードがオンする。ダイオードがオンすることにより、通常の動作状態と同様の電位差に速やかに移行させる。なお、上記の各ダイオードの代わりに、ダイオード接続したＦＥＴを採用してもよい。

【0096】

ところで、分圧抵抗回路８０の各抵抗８１～８５のうち、基準電位に最も近い抵抗８１については、その両端に、大きな電位が印加されることはない。つまり、バイアスｖｇ２を生成するための抵抗８１には大きな電位が印加されることはない。このため、抵抗８１については、ダイオードが並列接続されていない。こうすることで、各ダイオードがオン状態になった時も、すべてのダイオードを貫通する電流を制限することができる。特に、回路が高温になった場合に、閾値電圧が下がり、ダイオードがオン状態のままになることがある。このような場合においても、ダイオードを貫通する電流を抑制できる。したがって、大きなリーク電流が流れることを抑制できる。

【0097】

（動作）
図１６に示すように、スタンバイモードの時に電源Ｖｄｄの電圧が変動した場合の対策として、分圧抵抗回路２０の各抵抗の抵抗値より大きな抵抗値を有する抵抗からなる分圧抵抗回路８０を設け、さらに各抵抗に並列にダイオードを接続している。このため、ダイオードがオンすることにより、通常の動作状態と同様の電位差に速やかに移行させる。

【0098】

（効果）
増幅動作を行わないスタンバイモードの時に、リーク電流を抑えつつ、電源Ｖｄｄの電圧の変動に追従してＦＥＴのゲートへのバイアスを制御でき、耐圧を超えない動作を実現できる。リーク電流を抑えることにより、電力が無駄に消費されることを抑止できる。特に、バッテリを電源とする通信装置においては、電力の消費を抑えることにより、バッテリの持ちを長くすることができる。また、ダイオードを追加するだけでリーク電流を抑制できるので、リーク電流を抑制するために複雑な制御を行う必要はない。

【0099】

ここで、図１７は、図１６のダイオードを接続していない場合のシミュレーション結果を示す図である。図１７において、横軸は時間［μｓ］、縦軸はドレイン－ゲート間の電圧Ｖｄｇの値［Ｖ］である。図１７において、電圧Ｖｄｇ２はＦＥＴ２のドレイン－ゲート間の電圧、電圧Ｖｄｇ３はＦＥＴ３のドレイン－ゲート間の電圧、電圧Ｖｄｇ４はＦＥＴ４のドレイン－ゲート間の電圧、電圧Ｖｄｇ５はＦＥＴ５のドレイン－ゲート間の電圧、である。図１７において、電源Ｖｄｄの電圧値が１．０［Ｖ］から５．５［Ｖ］に瞬時に変化すると、ドレイン－ゲート間電圧のピーク値は２．５［Ｖ］程度であり、未破壊領域Ａ１を超える時間は６［μｓ］程度である。

【0100】

一方、図１８は、図１６のようにダイオードを接続した場合の動作を示す図である。図１８において、横軸は時間［μｓ］、縦軸はドレイン－ゲート間の電圧Ｖｄｇの値［Ｖ］である。図１８において、１０［ｎｓｅｃ］の間に、電源Ｖｄｄの電圧値が１．０［Ｖ］から５．５［Ｖ］に変化すると、ドレイン－ゲート間電圧のピーク値は１．９［Ｖ］程度であり、について、未破壊領域Ａ１を超える時間は４［μｓ］程度である。このように、
ドレイン－ゲート間電圧のピーク値を抑え、かつ、未破壊領域Ａ１を超える時間を短くすることができる。

【0101】

つまり、分圧抵抗回路８０の各抵抗に並列にダイオードを入れることによって、ゲートバイアスの上昇の遅延を改善できる。例えば、電源Ｖｄｄが５．５［Ｖ］の時に抵抗８５の両端の電位差が直流的には１．１［Ｖ］になるように設計した場合を考える。この場合に、電源Ｖｄｄが上昇した時にゲートバイアスｖｇ５の立ち上りが遅延して一時的に抵抗８５の両端の電位差が１．８［Ｖ］になる可能性がある。ここで、ダイオードが並列に接続されていると、抵抗８５の両端の電位差がダイオードの直列接続数分のＶＦよりも大きくなった時はダイオードがオンして電流を供給する。このため、抵抗８５の両端の電位差がダイオードの直列接続数分のＶＦ程度に抑えることができる。

【0102】

ダイオードの直列接続数は、例えば、以下の関係になるように決定する。すなわち、電源Ｖｄｄが最大である時の各抵抗両端の電位差＜ダイオードの直列接続数×ＶＦ＜ＦＥＴの最大定格、である。なお、以上は、急激に電源Ｖｄｄが上昇した場合の対策を行う方向にダイオードの向きを設定したが、後述するように、ダイオードの向きを逆にしてもよい。ダイオードの向きを逆にすることにより、電源Ｖｄｄが急激に下降した場合には逆方向のダイオードを入れることで同じ原理で対策を行うことができる。

【0103】

（第３実施形態）
次に、第３実施形態について説明する。

【0104】

（構成）
図１９は、第３実施形態による増幅回路１００ｃを示す回路図である。増幅回路１００ｃは、図１中のドライバ段の増幅回路１０１または１０２に相当する。図１９において、増幅回路１００ｃは、図１６を参照して説明した増幅回路１００ｂに、ダイオードをさらに追加し、ダイオードを双方向に接続した構成である。図１９に示すように、第２分圧抵抗回路８０の各抵抗に、さらに、ダイオードが並列に接続される。すなわち、抵抗８２に、並列に、ダイオードＤ２３およびＤ２４が接続される。抵抗８３に、並列に、ダイオードＤ３３およびＤ３４が接続される。抵抗８４に、並列に、ダイオードＤ４３およびＤ４４が接続される。抵抗８５に、並列に、ダイオードＤ５３およびＤ５４が接続される。これらの各ダイオードのアノードは、基準電位側に接続される。これらの各ダイオードのカソードは、電源Ｖｄｄ側に接続される。これらの各ダイオードは、分圧抵抗回路８０に含まれる抵抗に並列に接続される第２ダイオードである。

【0105】

（動作）
第２分圧抵抗回路８０の各抵抗に並列に、さらに第２ダイオードを接続することにより、電源Ｖｄｄの電圧値が変動した場合において、ダイオードの閾値を超える電圧が印加された場合は、ダイオードがオン状態になるので、通常の動作状態と同様の電位差に速やかに移行させる。このため、高い電圧値から低い電圧値に移行する時、すなわち立ち下げ時においても、時定数による遅延を抑制できる。

【0106】

（効果）
第２実施形態の場合と同様に、リーク電流を抑えることにより、電力が無駄に消費されることを抑止できる。特に、バッテリを電源とする通信装置においては、電力の消費を抑えることにより、バッテリの持ちを長くすることができる。また、第２分圧抵抗回路８０の各抵抗に並列に、さらに第２ダイオードを接続することにより、電源Ｖｄｄが高い電圧値から低い電圧値に移行する時、すなわち立ち下げ時においても、時定数による遅延を抑制できる。

【0107】

（第４実施形態）
次に、第４実施形態について説明する。

【0108】

図２０は、第４実施形態による増幅回路１００ｄを示す回路図である。増幅回路１００ｄは、図１中のドライバ段の増幅回路１０１または１０２に相当する。図２０において、増幅回路１００ｄは、増幅回路１００ｂの各ダイオードの向きを逆にした構成である。

【0109】

図２０に示すように、第２分圧抵抗回路８０の各抵抗に、ダイオードが並列に接続される。すなわち、抵抗８２に、並列に、ダイオードＤ２３およびＤ２４が接続される。抵抗８３に、並列に、ダイオードＤ３３およびＤ３４が接続される。抵抗８４に、並列に、ダイオードＤ４３およびＤ４４が接続される。抵抗８５に、並列に、ダイオードＤ５３およびＤ５４が接続される。これらの各ダイオードのアノードは、基準電位側に接続される。これらの各ダイオードのカソードは、電源Ｖｄｄ側に接続される。これらの各ダイオードは、分圧抵抗回路８０に含まれる抵抗に並列に接続される第２ダイオードである。図２０に示す増幅回路１００ｄは、図１９を参照して説明した増幅回路１００ｃのダイオードの一部を削除した構成であるということもできる。

【0110】

（動作）
電源Ｖｄｄの電圧値が変動した場合において、ダイオードの閾値を超える電圧が印加された場合は、ダイオードがオン状態になるので、通常の動作状態と同様の電位差に速やかに移行させる。このため、高い電圧値から低い電圧値に移行する時、すなわち立ち下げ時においても、時定数による遅延を抑制できる。

【0111】

（効果）
第２実施形態の場合と同様に、リーク電流を抑えることにより、電力が無駄に消費されることを抑止できる。特に、バッテリを電源とする通信装置においては、電力の消費を抑えることにより、バッテリの持ちを長くすることができる。また、第２分圧抵抗回路８０の各抵抗に並列に、第２ダイオードを接続することにより、電源Ｖｄｄが高い電圧値から低い電圧値に移行する時、すなわち立ち下げ時においても、時定数による遅延を抑制できる。

【0112】

（電力増幅回路、通信装置）
図１を参照して説明したように、上記の増幅回路１００ａ～１００ｃのいずれかをドライバ段増幅回路とし、このドライバ段増幅回路の出力を入力とするパワー段増幅回路をさらに設けて電力増幅回路としてもよい。こうすることにより、通信装置などに用いて好適な電力増幅回路を実現できる。

【0113】

図１を参照して説明したように、ドライバ段増幅回路およびパワー段増幅回路からなる電力増幅回路を通信装置に複数設けておき、それらを択一的に動作させてもよい。図１に示す通信装置１０００においては、２つの電力増幅回路Ｍ１およびＨ１を通信装置に設けている。上述したように、電力増幅回路Ｍ１およびＨ１は、それぞれ別のＰＡモジュールとして形成される。そして、それら電力増幅回路Ｍ１およびＨ１は共通の電源Ｖｄｄによって供給される電圧によって択一的に増幅動作を行う。このように構成すれば、リーク電流による電力消費を抑止できる通信装置を実現できる。

【0114】

請求項の記載に関して、本開示は以下の態様をとりうる。
＜１＞
増幅すべき信号が入力される入力端子と、
前記入力端子に入力される信号が印加されるゲートを有する第１ＦＥＴと、
前記第１ＦＥＴとともに、電源と基準電位との間に接続された第２ＦＥＴと、
前記第２ＦＥＴと負荷との間に設けられて、増幅された信号を出力する出力端子と、
電源と基準電位との電位差を分圧し、前記第２ＦＥＴのゲートに与えるバイアスを生成する第１分圧抵抗回路と、
前記第１分圧抵抗回路と前記電源との間に設けられ、かつ、前記電源と前記第１分圧抵抗回路との電気的接続をオンオフするための第１スイッチ素子と、
前記電源と前記基準電位との電位差を分圧し、前記第２ＦＥＴのゲートに与えるバイアスを生成する第２分圧抵抗回路と、
電源と基準電位との電位差を分圧し、前記第２ＦＥＴのゲートに与えるバイアスを生成する第３分圧抵抗回路と、
前記第３分圧抵抗回路と前記電源との間に設けられ、かつ、前記電源と前記第３分圧抵抗回路との電気的接続をオンオフするための第２スイッチ素子と、
を含み、
前記第１ＦＥＴおよび前記第２ＦＥＴは、隣り合うドレインとソースとが接続されており、
前記第２分圧抵抗回路に含まれる各抵抗の抵抗値は、前記第１分圧抵抗回路に含まれる各抵抗の抵抗値より大きく、
前記第３分圧抵抗回路に含まれる各抵抗の抵抗値は、前記第２分圧抵抗回路に含まれる各抵抗の抵抗値より小さく、
前記第２分圧抵抗回路に含まれる各抵抗の分圧比と、前記第３分圧抵抗回路に含まれる各抵抗の分圧比とが同じである
増幅回路。
＜２＞
増幅動作を行う状態から、増幅動作を行わないスタンバイ状態に移行する際、前記第１スイッチ素子をオフ状態にして前記第１分圧抵抗回路と前記電源とを電気的に切り離すとともに、前記第２スイッチ素子をオン状態にして前記第３分圧抵抗回路と前記電源とを電気的に接続し、
前記スタンバイ状態に移行した後、さらに所定時間経過後に前記第２スイッチ素子をオフ状態にして前記第３分圧抵抗回路と前記電源とを電気的に切り離す
＜１＞に記載の増幅回路。
＜３＞
前記第２分圧抵抗回路と前記第２ＦＥＴとの間に設けられた第３スイッチ素子をさらに含み、
前記第３スイッチ素子を介して、前記第２分圧抵抗回路から前記第２ＦＥＴへ、バイアスを供給し、
前記第３スイッチ素子は、
前記第１スイッチ素子がオン状態になる場合に、オフ状態になり、かつ、
前記第１スイッチ素子がオフ状態になる場合に、オン状態になる
＜１＞または＜２＞に記載の増幅回路。
＜４＞
前記第１分圧抵抗回路と前記第２ＦＥＴとの間に設けられた第４スイッチ素子と、
前記第３分圧抵抗回路と前記第２ＦＥＴとの間に設けられた第５スイッチ素子と、
をさらに含み、
前記第４スイッチ素子を介して、前記第１分圧抵抗回路から前記第２ＦＥＴへ、バイアスを供給し、
前記第５スイッチ素子を介して、前記第３分圧抵抗回路から前記第２ＦＥＴへ、バイアスを供給し、
前記第４スイッチ素子は、
前記第１スイッチ素子がオン状態になる場合に、オン状態になり、かつ、
前記第１スイッチ素子がオフ状態になる場合に、オン状態になり、
前記第５スイッチ素子は、
前記第２スイッチ素子がオン状態になる場合に、オン状態になり、かつ、
前記第２スイッチ素子がオフ状態になる場合に、オン状態になる
＜１＞から＜３＞のいずれか１つに記載の増幅回路。
＜５＞
前記第２分圧抵抗回路に含まれる抵抗に並列に接続される第１ダイオードをさらに含み、
前記第１ダイオードのアノードは、前記抵抗の前記電源側に接続され、
前記第１ダイオードのカソードは、前記抵抗の前記基準電位側に接続される、
＜１＞から＜４＞のいずれか１つに記載の増幅回路。
＜６＞
前記第２分圧抵抗回路に含まれる抵抗のうちの、前記基準電位側に最も近い抵抗には、前記第１ダイオードが接続されない、
＜５＞に記載の増幅回路。
＜７＞
前記第２分圧抵抗回路に含まれる抵抗に並列に接続される第２ダイオードをさらに含み、
前記第２ダイオードのアノードは、前記抵抗の前記基準電位側に接続され、
前記第２ダイオードのカソードは、前記抵抗の前記電源側に接続される、
＜１＞から＜６＞のいずれか１つに記載の増幅回路。
＜８＞
前記第１スイッチ素子は、前記第１ＦＥＴおよび前記第２ＦＥＴによる増幅動作が行われない時にオフ状態になる、
＜１＞から＜７＞のいずれか１つに記載の増幅回路。
＜９＞
前記電源の電圧値は変動する、＜１＞から＜８＞のいずれか１つに記載の増幅回路。
＜１０＞
＜１＞から＜９＞のいずれか１つに記載の増幅回路をドライバ段増幅回路とし、前記ドライバ段増幅回路の出力を入力とするパワー段増幅回路をさらに含む、電力増幅回路。
＜１１＞
前記パワー段増幅回路はバイポーラトランジスタによって構成される＜１０＞に記載の電力増幅回路。
＜１２＞
＜１１＞に記載の電力増幅回路を複数含み、複数の前記電力増幅回路は共通の電源によって供給される電圧によって択一的に増幅動作を行う通信装置。

【符号の説明】

【0115】

１１～１７ ＦＥＴ
２０、７０、８０ 分圧抵抗回路
２１～２５、３１～３５、７１～７５、８１～８５ 抵抗
４１～４５ キャパシタ
６０ 定電流源
１００、１００ａ、１００ｂ、１００ｃ、
１００ｄ、１０１、１０２、２０１、２０２ 増幅回路
３０１、３０２ 制御回路
４００ 電源制御部
５００ ベースバンドＩＣ
１０００ 通信装置
ＡＮＴ１、ＡＮＴ２ アンテナ
ＡＳ１、ＡＳ２ アンテナスイッチ
ＢＳ１、ＢＳ２ バンドセレクトスイッチ
Ｄ２１～Ｄ２４、Ｄ３１～Ｄ３４、Ｄ４１～Ｄ４４、Ｄ５１～Ｄ５４ ダイオード
Ｈ１、Ｍ１ 電力増幅回路
Ｌ チョークコイル
ＭＮ 整合回路
ＲＦｉｎ ＲＦ入力端子
ＲＦｏｕｔ ＲＦ出力端子
ＳＦ１～ＳＦ５ フィルタ
ＳＳ１、ＳＳ２ バンドセレクト制御信号
ｓｗａ１、ｓｗａ２、ｓｗ２ａ～ｓｗ５ａ、
ｓｗ２ｂ～ｓｗ５ｂ、ｓｗ２ｃ～ｓｗ５ｃ スイッチ
Ｖｄｄ 電源

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】