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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024121394
(43)【公開日】2024-09-06
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 29/786 20060101AFI20240830BHJP
【ＦＩ】
H01L29/78 617U
H01L29/78 618B
H01L29/78 617N
H01L29/78 618F
【審査請求】未請求
【請求項の数】10
【出願形態】ＯＬ
(21)【出願番号】P 2023028476
(22)【出願日】2023-02-27
(71)【出願人】
【識別番号】502356528
【氏名又は名称】株式会社ジャパンディスプレイ
(74)【代理人】
【識別番号】110000408
【氏名又は名称】弁理士法人高橋・林アンドパートナーズ
(72)【発明者】
【氏名】渡壁 創
(72)【発明者】
【氏名】津吹 将志
(72)【発明者】
【氏名】佐々木 俊成
(72)【発明者】
【氏名】田丸 尊也
(72)【発明者】
【氏名】望月 真里奈
(72)【発明者】
【氏名】小野寺 涼
(72)【発明者】
【氏名】渡部 将弘
【テーマコード（参考）】
5F110
【Ｆターム（参考）】
5F110AA14
5F110BB01
5F110CC01
5F110CC02
5F110CC07
5F110DD01
5F110DD02
5F110DD03
5F110DD04
5F110DD05
5F110EE02
5F110EE03
5F110EE04
5F110EE06
5F110EE14
5F110EE30
5F110EE42
5F110EE44
5F110FF01
5F110FF02
5F110FF03
5F110FF04
5F110FF07
5F110FF09
5F110FF10
5F110FF28
5F110FF29
5F110GG01
5F110GG13
5F110GG15
5F110GG19
5F110GG25
5F110GG28
5F110GG29
5F110GG42
5F110GG43
5F110GG52
5F110GG58
5F110HJ01
5F110HJ13
5F110HL02
5F110HL03
5F110HL04
5F110HL06
5F110HL11
5F110NN03
5F110NN04
5F110NN22
5F110NN23
5F110NN24
5F110NN35
5F110NN44
5F110NN46
5F110NN47
5F110NN49
5F110NN73
5F110PP10
5F110QQ05
5F110QQ11
(57)【要約】
【課題】ストレス試験前後における半導体装置の電気特性の変動を抑制すること。
【解決手段】半導体装置は、第１ゲート電極と、前記第１ゲート電極の上の第１絶縁層と、前記第１絶縁層の上の酸化物半導体層と、前記酸化物半導体層の上の第２絶縁層と、前記第２絶縁層の上の第２ゲート電極と、を含む。前記第１絶縁層は、シリコン及び窒素を含む第１層、シリコン及び酸素を含む第２層、及びアルミニウム及び酸素を含む第３層を含む。前記第１層の厚さは、１０ｎｍ以上１９０ｎｍ以下である。前記第２層の厚さは、１０ｎｍ以上１００ｎｍ以下である。前記第１層及び前記第２層の合計の厚さは、２００ｎｍ以下である。前記第３層の厚さは、１ｎｍ以上１０ｎｍ以下である。
【選択図】図１
【解決手段】半導体装置は、第１ゲート電極と、前記第１ゲート電極の上の第１絶縁層と、前記第１絶縁層の上の酸化物半導体層と、前記酸化物半導体層の上の第２絶縁層と、前記第２絶縁層の上の第２ゲート電極と、を含む。前記第１絶縁層は、シリコン及び窒素を含む第１層、シリコン及び酸素を含む第２層、及びアルミニウム及び酸素を含む第３層を含む。前記第１層の厚さは、１０ｎｍ以上１９０ｎｍ以下である。前記第２層の厚さは、１０ｎｍ以上１００ｎｍ以下である。前記第１層及び前記第２層の合計の厚さは、２００ｎｍ以下である。前記第３層の厚さは、１ｎｍ以上１０ｎｍ以下である。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１ゲート電極と、
前記第１ゲート電極の上の第１絶縁層と、
前記第１絶縁層の上の酸化物半導体層と、
前記酸化物半導体層の上の第２絶縁層と、
前記第２絶縁層の上の第２ゲート電極と、を含み、
前記第１絶縁層は、シリコン及び窒素を含む第１層、シリコン及び酸素を含む第２層、及びアルミニウム及び酸素を含む第３層、を含み、
前記第１層の厚さは、１０ｎｍ以上１９０ｎｍ以下であり、
前記第２層の厚さは、１０ｎｍ以上１００ｎｍ以下であり、
前記第１層及び前記第２層の合計の厚さは、２００ｎｍ以下であり、
前記第３層の厚さは、１ｎｍ以上１０ｎｍ以下である、半導体装置。
前記第１ゲート電極の上の第１絶縁層と、
前記第１絶縁層の上の酸化物半導体層と、
前記酸化物半導体層の上の第２絶縁層と、
前記第２絶縁層の上の第２ゲート電極と、を含み、
前記第１絶縁層は、シリコン及び窒素を含む第１層、シリコン及び酸素を含む第２層、及びアルミニウム及び酸素を含む第３層、を含み、
前記第１層の厚さは、１０ｎｍ以上１９０ｎｍ以下であり、
前記第２層の厚さは、１０ｎｍ以上１００ｎｍ以下であり、
前記第１層及び前記第２層の合計の厚さは、２００ｎｍ以下であり、
前記第３層の厚さは、１ｎｍ以上１０ｎｍ以下である、半導体装置。
【請求項2】
前記第２層は、前記第１層の上に設けられ、
前記第３層は、前記第２層の上に設けられている、請求項１に記載の半導体装置。
前記第３層は、前記第２層の上に設けられている、請求項１に記載の半導体装置。
【請求項3】
前記酸化物半導体層は、多結晶である、請求項２に記載の半導体装置。
【請求項4】
前記酸化物半導体層の上面付近における不純物濃度は、１×１０１９／ｃｍ３以上である、請求項３に記載の半導体装置。
【請求項5】
前記第１層の上面付近における不純物濃度は、１×１０１９／ｃｍ３以下である、請求項４に記載の半導体装置。
【請求項6】
前記第１層の厚さは、１０ｎｍ以上１００ｎｍ以下である、請求項２に記載の半導体装置。
【請求項7】
前記第１層及び前記第２層の合計の厚さは、１５０ｎｍ以下である、請求項２に記載の半導体装置。
【請求項8】
前記第２絶縁層の厚さは、１０ｎｍ以上７５ｎｍ以下である、請求項１に記載の半導体装置。
【請求項9】
前記第１層の厚さは、１０ｎｍ以上１００ｎｍ以下であり、
前記第２層の厚さは、１０ｎｍ以上５０ｎｍ以下であり、
前記第１層及び前記第２層の合計の厚さは、１５０ｎｍ以下である、請求項２に記載の半導体装置。
前記第２層の厚さは、１０ｎｍ以上５０ｎｍ以下であり、
前記第１層及び前記第２層の合計の厚さは、１５０ｎｍ以下である、請求項２に記載の半導体装置。
【請求項10】
前記第２絶縁層の厚さは、１０ｎｍ以上１００ｎｍ以下である、請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の一実施形態は、酸化物半導体をチャネルとして用いる半導体装置に関する。
【背景技術】
【0002】
近年、アモルファスシリコン、低温ポリシリコン、及び単結晶シリコンなどのシリコン半導体に替わり、酸化物半導体がチャネルとして用いられた半導体装置の開発が進められている（例えば、特許文献１～特許文献６参照）。このような酸化物半導体がチャネルとして用いられた半導体装置は、アモルファスシリコンがチャネルとして用いられた半導体装置と同様に、単純な構造かつ低温プロセスで形成することができる。また、酸化物半導体がチャネルとして用いられた半導体装置は、アモルファスシリコンがチャネルとして用いられた半導体装置より高い電界効果移動度を有することが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２１－１４１３３８号公報
【特許文献2】特開２０１４－０９９６０１号公報
【特許文献3】特開２０２１－１５３１９６号公報
【特許文献4】特開２０１８－００６７３０号公報
【特許文献5】特開２０１６－１８４７７１号公報
【特許文献6】特開２０２１－１０８４０５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
酸化物半導体がチャネルとして用いられた半導体装置では、ストレス試験において、酸化物半導体層の上又は下に設けられた絶縁層に電子又はホールがトラップされることによって電気特性が変動する場合がある。特に、半導体装置に対して光を照射しながら当該半導体装置のゲート電極に負のストレス電圧を印加する信頼性試験によって、半導体装置の電気特性が負電圧方向にシフトする現象が問題となっている。
【0005】
本発明の一実施形態は、ストレス試験前後における半導体装置の電気特性の変動を抑制することを目的の一つとする。
【課題を解決するための手段】
【0006】
本発明の一実施形態に係る半導体装置は、第１ゲート電極と、前記第１ゲート電極の上の第１絶縁層と、前記第１絶縁層の上の酸化物半導体層と、前記酸化物半導体層の上の第２絶縁層と、前記第２絶縁層の上の第２ゲート電極と、を含む。前記第１絶縁層は、シリコン及び窒素を含む第１層、シリコン及び酸素を含む第２層、及びアルミニウム及び酸素を含む第３層を含む。前記第１層の厚さは、１０ｎｍ以上１９０ｎｍ以下である。前記第２層の厚さは、１０ｎｍ以上１００ｎｍ以下である。前記第１層及び前記第２層の合計の厚さは、２００ｎｍ以下である。前記第３層の厚さは、１ｎｍ以上１０ｎｍ以下である。
【図面の簡単な説明】
【0007】
【図1】本発明の一実施形態に係る半導体装置の概要を示す断面図である。
【図2】本発明の一実施形態に係る半導体装置の概要を示す平面図である。
【図3】本発明の一実施形態に係る半導体装置の電気特性を示す図である。
【図4】本発明の一実施形態に係る半導体装置の電気特性から計算されたしきい値電圧を示す図である。
【図5】本発明の一実施形態に係る半導体装置の電気特性から計算された移動度を示す図である。
【図6】本発明の一実施形態に係る半導体装置のストレス試験前後の電気特性を示す図である。
【図7】本発明の一実施形態に係る半導体装置のストレス試験前後の電気特性を示す図である。
【図8】本発明の一実施形態に係る半導体装置のストレス試験前後の電気特性から計算されたしきい値電圧の変動を示す図である。
【図9】本発明の一実施形態に係る半導体装置の製造方法を示すシーケンス図である。
【図10】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図11】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図12】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図13】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図14】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図15】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図16】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図17】本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【図18】本発明の一実施形態に係る表示装置の概要を示す平面図である。
【図19】本発明の一実施形態に係る表示装置の回路構成を示すブロック図である。
【図20】本発明の一実施形態に係る表示装置の画素回路を示す回路図である。
【図21】本発明の一実施形態に係る表示装置の概要を示す断面図である。
【図22】本発明の一実施形態に係る表示装置の画素電極及び共通電極の平面図である。
【図23】本発明の一実施形態に係る表示装置の画素回路を示す回路図である。
【図24】本発明の一実施形態に係る表示装置の概要を示す断面図である。
【発明を実施するための形態】
【0008】
以下に、本発明の各実施形態について、図面を参照しつつ説明する。以下の開示はあくまで一例にすぎない。当業者が、発明の主旨を保ちつつ、実施形態の構成を適宜変更することによって容易に想到し得る構成は、当然に本発明の範囲に含有される。図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合がある。しかし、図示された形状はあくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
【0009】
本発明の各実施の形態において、基板から酸化物半導体層に向かう方向を上又は上方という。逆に、酸化物半導体層から基板に向かう方向を下又は下方という。このように、説明の便宜上、上方又は下方という語句を用いて説明するが、例えば、基板と酸化物半導体層との上下関係が図示と逆になるように配置されてもよい。以下の説明で、例えば基板上の酸化物半導体層という表現は、上記のように基板と酸化物半導体層との上下関係を説明しているに過ぎず、基板と酸化物半導体層との間に他の部材が配置されていてもよい。上方又は下方は、複数の層が積層された構造における積層順を意味するものであり、トランジスタの上方の画素電極と表現する場合、平面視において、トランジスタと画素電極とが重ならない位置関係であってもよい。一方、トランジスタの鉛直上方の画素電極と表現する場合は、平面視において、トランジスタと画素電極とが重なる位置関係を意味する。
【0010】
本明細書において、「膜」という用語と、「層」という用語とは、場合により、互いに入れ替えることができる。
【0011】
「表示装置」とは、電気光学層を用いて映像を表示する構造体を指す。例えば、表示装置という用語は、電気光学層を含む表示パネルを指す場合もあり、又は表示セルに対して他の光学部材（例えば、偏光部材、バックライト、タッチパネル等）を装着した構造体を指す場合もある。「電気光学層」には、技術的な矛盾が生じない限り、液晶層、エレクトロルミネセンス（ＥＬ）層、エレクトロクロミック（ＥＣ）層、電気泳動層が含まれ得る。したがって、後述する実施形態について、表示装置として、液晶層を含む液晶表示装置、及び有機ＥＬ層を含む有機ＥＬ表示装置を例示して説明するが、本実施形態における構造は、上述した他の電気光学層を含む表示装置へ適用することができる。
【0012】
本明細書において「αはＡ、Ｂ又はＣを含む」、「αはＡ、Ｂ及びＣのいずれかを含む」、「αはＡ、Ｂ及びＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
【0013】
なお、以下の各実施形態は、技術的な矛盾を生じない限り、互いに組み合わせることができる。
【0014】
［１．第１実施形態］
図１～図１７を参照して、本発明の一実施形態に係る半導体装置について説明する。以下に示す実施形態の半導体装置は、表示装置に用いられるトランジスタの他に、例えば、マイクロプロセッサ（Ｍｉｃｒｏ－Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＭＰＵ）などの集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）、又はメモリ回路に用いられてもよい。
図１～図１７を参照して、本発明の一実施形態に係る半導体装置について説明する。以下に示す実施形態の半導体装置は、表示装置に用いられるトランジスタの他に、例えば、マイクロプロセッサ（Ｍｉｃｒｏ－Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＭＰＵ）などの集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）、又はメモリ回路に用いられてもよい。
【0015】
［１－１．半導体装置１０の構成］
図１及び図２を用いて、本発明の一実施形態に係る半導体装置１０の構成について説明する。図１は、本発明の一実施形態に係る半導体装置の概要を示す断面図である。図２は、本発明の一実施形態に係る半導体装置の概要を示す平面図である。
図１及び図２を用いて、本発明の一実施形態に係る半導体装置１０の構成について説明する。図１は、本発明の一実施形態に係る半導体装置の概要を示す断面図である。図２は、本発明の一実施形態に係る半導体装置の概要を示す平面図である。
【0016】
図１に示すように、半導体装置１０は基板１００の上方に設けられている。半導体装置１０は、ゲート電極１０５、ゲート絶縁層１１０、１２０、金属酸化物層１３０、酸化物半導体層１４０、ゲート絶縁層１５０、ゲート電極１６０、絶縁層１７０、１８０、ソース電極２０１、及びドレイン電極２０３を含む。ソース電極２０１及びドレイン電極２０３を特に区別しない場合、これらを併せてソース・ドレイン電極２００という場合がある。
【0017】
ゲート電極１０５は基板１００の上に設けられている。ゲート絶縁層１１０、１２０は基板１００及びゲート電極１０５の上に設けられている。金属酸化物層１３０はゲート絶縁層１２０の上に設けられている。金属酸化物層１３０はゲート絶縁層１２０に接している。酸化物半導体層１４０は金属酸化物層１３０の上に設けられている。酸化物半導体層１４０は金属酸化物層１３０に接している。酸化物半導体層１４０はパターニングされている。金属酸化物層１３０の一部は、酸化物半導体層１４０の端部を越えて酸化物半導体層１４０のパターンよりも外側に延びている。ただし、金属酸化物層１３０が酸化物半導体層１４０と同じ平面形状でパターニングされていてもよい。
【0018】
ゲート電極１０５を「第１ゲート電極」という場合がある。ゲート絶縁層１１０、１２０及び金属酸化物層１３０を併せて「第１絶縁層」という場合がある。この場合、ゲート絶縁層１１０を「第１層」といい、ゲート絶縁層１２０を「第２層」といい、金属酸化物層１３０を「第３層」という場合がある。詳細は後述するが、ゲート絶縁層１１０は、シリコン及び窒素を含む層である。ゲート絶縁層１２０は、シリコン及び酸素を含む層である。金属酸化物層１３０は、アルミニウム及び酸素を含む層である。
【0019】
ゲート絶縁層１１０の厚さは、１０ｎｍ以上１９０ｎｍ以下、１０ｎｍ以上１５０ｎｍ以下、又は１０ｎｍ以上１００ｎｍ以下である。ゲート絶縁層１２０の厚さは、１０ｎｍ以上１００ｎｍ以下、１０ｎｍ以上７５ｎｍ以下、又は１０ｎｍ以上５０ｎｍ以下である。ゲート絶縁層１１０、１２０の合計の厚さは、３００ｎｍ以下、２００ｎｍ以下、又は１５０ｎｍ以下である。詳細は後述するが、ゲート絶縁層１１０、１２０及び金属酸化物層１３０の厚さは上記の範囲にすることで、半導体装置１０のストレス試験に対する信頼性が向上する。
【0020】
金属酸化物層１３０の厚さは、１ｎｍ以上１０ｎｍ以下、１ｎｍ以上４ｎｍ以下、又は１ｎｍ以上３ｎｍ以下である。酸化物半導体層１４０の厚さに対する金属酸化物層１３０の厚さの比率は、１／３０以上２／３以下、１／３０以上４／３０以下、又は１／３０以上１／１０以下である。
【0021】
上記の構成を換言すると、ゲート絶縁層１２０は基板１００と金属酸化物層１３０との間に設けられている。さらに換言すると、金属酸化物層１３０は、ゲート絶縁層１２０と酸化物半導体層１４０との間において、ゲート絶縁層１２０及び酸化物半導体層１４０の各々に接している。詳細は後述するが、ゲート絶縁層１２０は酸素を含有する絶縁層である。具体的には、ゲート絶縁層１２０は、６００℃以下の熱処理によって酸素を放出する機能を備える絶縁層である。熱処理によってゲート絶縁層１２０から放出された酸素によって、酸化物半導体層１４０に形成された酸素欠損が修復される。
【0022】
本実施形態では、金属酸化物層１３０と基板１００との間に、半導体層又は酸化物半導体層は設けられていない。
【0023】
本実施形態では、金属酸化物層１３０がゲート絶縁層１２０に接し、酸化物半導体層１４０が金属酸化物層１３０に接している構成が例示されているが、この構成に限定されない。ゲート絶縁層１２０と金属酸化物層１３０との間に他の層が設けられていてもよい。金属酸化物層１３０と酸化物半導体層１４０との間に他の層が設けられていてもよい。
【0024】
ゲート電極１６０は酸化物半導体層１４０に対向している。ゲート絶縁層１５０は、酸化物半導体層１４０とゲート電極１６０との間に設けられている。ゲート絶縁層１５０は酸化物半導体層１４０に接している。酸化物半導体層１４０の主面のうち、ゲート絶縁層１５０に接する面を上面１４１という。酸化物半導体層１４０の主面のうち、金属酸化物層１３０に接する面を下面１４２という。上面１４１と下面１４２との間の面を側面１４３という。絶縁層１７０、１８０はゲート絶縁層１５０及びゲート電極１６０の上に設けられている。絶縁層１７０、１８０には、酸化物半導体層１４０に達する開口１７１、１７３が設けられている。ソース電極２０１は開口１７１の内部に設けられている。ソース電極２０１は開口１７１の底部で酸化物半導体層１４０に接している。ドレイン電極２０３は開口１７３の内部に設けられている。ドレイン電極２０３は開口１７３の底部で酸化物半導体層１４０に接している。
【0025】
ゲート電極１６０を「第２ゲート電極」という場合がある。ゲート絶縁層１５０を「第２絶縁層」という場合がある。
【0026】
ゲート電極１０５は、半導体装置１０のボトムゲートとしての機能及び酸化物半導体層１４０に対する遮光膜としての機能を備える。ゲート絶縁層１１０は、基板１００から酸化物半導体層１４０に向かって拡散する不純物を遮蔽するバリア膜としての機能を備える。ゲート絶縁層１１０、１２０は、ボトムゲートに対するゲート絶縁層としての機能を備える。金属酸化物層１３０は、アルミニウムを主成分とする金属酸化物を含む層であり、酸素及び水素などのガスを遮蔽するバリア性を備える。さらに、金属酸化物層１３０は、ストレス試験においてホールが酸化物半導体層１４０からゲート絶縁層１２０に移動することを抑制する機能を有している。
【0027】
半導体装置１０は、ゲート電極１６０及び酸化物半導体層１４０の各々のパターンを基準として、第１領域Ａ１、第２領域Ａ２、及び第３領域Ａ３に区分される。第１領域Ａ１は、平面視でゲート電極１６０と重なる領域である。第２領域Ａ２は、平面視でゲート電極１６０とは重ならず、酸化物半導体層１４０と重なる領域である。第３領域Ａ３は、平面視でゲート電極１６０及び酸化物半導体層１４０の両方と重ならない領域である。
【0028】
図１では、第２領域Ａ２及び第３領域Ａ３におけるゲート絶縁層１５０の厚さは第１領域Ａ１におけるゲート絶縁層１５０の厚さと同じである構成を例示したが、この構成に限定されない。例えば、第２領域Ａ２及び第３領域Ａ３におけるゲート絶縁層１５０の厚さは、第１領域Ａ１におけるゲート絶縁層１５０の厚さに比べて小さくてもよい。換言すると、平面視でゲート電極１６０と重ならない領域におけるゲート絶縁層１５０の厚さは、ゲート電極１６０と重なる領域におけるゲート絶縁層１５０の厚さに比べて小さくてもよい。
【0029】
酸化物半導体層１４０は、ゲート電極１６０のパターンを基準として、ソース領域Ｓ、ドレイン領域Ｄ、及びチャネル領域ＣＨに区分される。ソース領域Ｓ及びドレイン領域Ｄは、第２領域Ａ２に対応する領域である。チャネル領域ＣＨは、第１領域Ａ１に対応する領域である。平面視で、チャネル領域ＣＨにおける端部は、ゲート電極１６０の端部と一致している。チャネル領域ＣＨにおける酸化物半導体層１４０は、半導体の性質を有する。ソース領域Ｓ及びドレイン領域Ｄにおける各々の酸化物半導体層１４０は、導体の性質を有する。つまり、ソース領域Ｓ及びドレイン領域Ｄにおける酸化物半導体層１４０のキャリア濃度は、チャネル領域ＣＨにおける酸化物半導体層１４０のキャリア濃度より高い。ソース電極２０１及びドレイン電極２０３は、それぞれ、ソース領域Ｓ及びドレイン領域Ｄにおける酸化物半導体層１４０と接しており、酸化物半導体層１４０と電気的に接続されている。酸化物半導体層１４０は、単層構造であってもよく、積層構造であってもよい。
【0030】
ゲート電極１６０は半導体装置１０のトップゲート及び酸化物半導体層１４０に対する遮光膜としての機能を備える。ゲート絶縁層１５０はトップゲートに対するゲート絶縁層としての機能を備える。ゲート絶縁層１５０はゲート絶縁層１２０と同様に製造プロセスにおける熱処理によって酸素を放出する機能を備えてもよい。絶縁層１７０、１８０はゲート電極１６０とソース・ドレイン電極２００とを絶縁し、両者間の寄生容量を低減する機能を備える。半導体装置１０の動作は、主にゲート電極１６０に供給される電圧によって制御される。ゲート電極１０５には補助的な電圧が供給される。ただし、ゲート電極１０５が単に遮光膜として用いられる場合、ゲート電極１０５に特定の電圧が供給されず、ゲート電極１０５の電位がフローティングであってもよい。つまり、ゲート電極１０５は単に「遮光膜」と呼ばれてもよい。その場合、遮光膜は絶縁体であってもよい。
【0031】
本実施形態では、半導体装置１０として、ゲート電極が酸化物半導体層の上方及び下方の両方に設けられたデュアルゲート型トランジスタが用いられた構成を例示するが、この構成に限定されない。例えば、半導体装置１０として、ゲート電極が酸化物半導体層の下方のみに設けられたボトムゲート型トランジスタ、又はゲート電極が酸化物半導体層の上方のみに設けられたトップゲート型トランジスタが用いられてもよい。上記の構成はあくまで一実施形態に過ぎず、本発明は上記の構成に限定されない。
【0032】
図１及び図２を参照すると、酸化物半導体層１４０の下面１４２は金属酸化物層１３０によって覆われている。特に、本実施形態では、酸化物半導体層１４０の下面１４２の全てが、金属酸化物層１３０によって覆われている。図２に示すＤ１方向において、ゲート電極１０５の幅はゲート電極１６０の幅より大きい。Ｄ１方向は、ソース電極２０１とドレイン電極２０３とを結ぶ方向であり、半導体装置１０のチャネル長Ｌを示す方向である。具体的には、酸化物半導体層１４０とゲート電極１６０とが重なる領域（チャネル領域ＣＨ）のＤ１方向の長さがチャネル長Ｌであり、当該チャネル領域ＣＨのＤ２方向の幅がチャネル幅Ｗである。
【0033】
本実施形態では、酸化物半導体層１４０の下面１４２の全てが金属酸化物層１３０によって覆われた構成を例示したが、この構成に限定されない。例えば、酸化物半導体層１４０の下面１４２の一部が金属酸化物層１３０と接していなくてもよい。例えば、チャネル領域ＣＨにおける酸化物半導体層１４０の下面１４２の全てが金属酸化物層１３０によって覆われ、ソース領域Ｓ及びドレイン領域Ｄにおける酸化物半導体層１４０の下面１４２の全て又は一部が金属酸化物層１３０によって覆われていなくてもよい。つまり、ソース領域Ｓ及びドレイン領域Ｄにおける酸化物半導体層１４０の下面１４２の全て又は一部が金属酸化物層１３０と接していなくてもよい。ただし、上記の構成において、チャネル領域ＣＨにおける酸化物半導体層１４０の下面１４２の一部が金属酸化物層１３０によって覆われておらず、当該下面１４２のその他の部分が金属酸化物層１３０と接していてもよい。
【0034】
本実施形態では、ゲート絶縁層１５０が全面に形成され、ゲート絶縁層１５０に開口１７１、１７３が設けられた構成を例示したが、この構成に限定されない。ゲート絶縁層１５０が、開口１７１、１７３が設けられた形状とは異なる形状にパターニングされていてもよい。例えば、ソース領域Ｓ及びドレイン領域Ｄの全部又は一部の酸化物半導体層１４０を露出するようにゲート絶縁層１５０がパターニングされていてもよい。つまり、ソース領域Ｓ及びドレイン領域Ｄのゲート絶縁層１５０が除去され、これらの領域で酸化物半導体層１４０と絶縁層１７０とが接していてもよい。
【0035】
図２では、平面視において、ソース・ドレイン電極２００がゲート電極１０５及びゲート電極１６０と重ならない構成が例示されているが、この構成に限定されない。例えば、平面視において、ソース・ドレイン電極２００がゲート電極１０５及びゲート電極１６０の少なくともいずれか一方と重なっていてもよい。上記の構成はあくまで一実施形態に過ぎず、本発明は上記の構成に限定されない。
【0036】
［１－２．半導体装置１０の各部材の材質］
基板１００として、ガラス基板、石英基板、及びサファイア基板など、透光性を有する剛性基板が用いられる。基板１００が可撓性を備える必要がある場合、基板１００として、ポリイミド基板、アクリル基板、シロキサン基板、フッ素樹脂基板など、樹脂を含む基板が用いられる。基板１００として樹脂を含む基板が用いられる場合、基板１００の耐熱性を向上させるために、上記の樹脂に不純物が導入されてもよい。特に、半導体装置１０がトップエミッション型のディスプレイである場合、基板１００が透明である必要はないため、基板１００の透明度を悪化させる不純物が用いられてもよい。表示装置ではない集積回路に半導体装置１０が用いられる場合は、基板１００としてシリコン基板、炭化シリコン基板、化合物半導体基板などの半導体基板、又は、ステンレス基板などの導電性基板など、透光性を備えない基板が用いられる。
基板１００として、ガラス基板、石英基板、及びサファイア基板など、透光性を有する剛性基板が用いられる。基板１００が可撓性を備える必要がある場合、基板１００として、ポリイミド基板、アクリル基板、シロキサン基板、フッ素樹脂基板など、樹脂を含む基板が用いられる。基板１００として樹脂を含む基板が用いられる場合、基板１００の耐熱性を向上させるために、上記の樹脂に不純物が導入されてもよい。特に、半導体装置１０がトップエミッション型のディスプレイである場合、基板１００が透明である必要はないため、基板１００の透明度を悪化させる不純物が用いられてもよい。表示装置ではない集積回路に半導体装置１０が用いられる場合は、基板１００としてシリコン基板、炭化シリコン基板、化合物半導体基板などの半導体基板、又は、ステンレス基板などの導電性基板など、透光性を備えない基板が用いられる。
【0037】
ゲート電極１０５、ゲート電極１６０、及びソース・ドレイン電極２００として、一般的な金属材料が用いられる。例えば、これらの部材として、例えば、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、ビスマス（Ｂｉ）、銀（Ａｇ）、銅（Ｃｕ）、及びこれらの合金又は化合物が用いられる。ゲート電極１０５、ゲート電極１６０、及びソース・ドレイン電極２００として、上記の材料が単層で用いられてもよく積層で用いられてもよい。ゲート電極１０５に導電性が不要である場合には、ゲート電極１０５の代わりに、遮光層として上記の金属材料以外の材料が用いられてもよい。例えば、当該遮光層として例えば黒色樹脂などのブラックマトリクスが用いられてもよい。ゲート電極１０５は、単層構造であってもよく、積層構造であってもよい。例えば、ゲート電極１０５は、赤色カラーフィルタ、緑色カラーフィルタ、及び青色カラーフィルタの積層構造であってもよい。
【0038】
ゲート絶縁層１１０、１２０、及び絶縁層１７０、１８０として、一般的な絶縁性材料が用いられる。例えば、ゲート絶縁層１２０及び絶縁層１８０として、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）などの無機絶縁層が用いられる。ゲート絶縁層１１０及び絶縁層１７０として、窒化シリコン（ＳｉＮｘ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、窒化アルミニウム（ＡｌＮｘ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）などの無機絶縁層が用いられる。ただし、絶縁層１７０として、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）などの無機絶縁層が用いられてもよい。絶縁層１８０として、窒化シリコン（ＳｉＮｘ）、窒化酸化シリコン（ＳｉＮｘＯｙ）、窒化アルミニウム（ＡｌＮｘ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）などの無機絶縁層が用いられてもよい。
【0039】
ゲート絶縁層１５０として、上記の絶縁層のうち酸素を含む絶縁層が用いられる。例えば、ゲート絶縁層１５０として、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯｘＮｙ）、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）などの無機絶縁層が用いられる。
【0040】
ゲート絶縁層１２０として、熱処理によって酸素を放出する機能を備える絶縁層が用いられる。つまり、ゲート絶縁層１２０として、酸素を過剰に含む酸化物絶縁層が用いられる。ゲート絶縁層１２０が酸素を放出する熱処理の温度は、例えば、６００℃以下、５００℃以下、４５０℃以下、又は４００℃以下である。つまり、ゲート絶縁層１２０は、例えば、基板１００としてガラス基板が用いられた場合における半導体装置１０の製造工程で行われる熱処理温度で酸素を放出する。絶縁層１７０、１８０の少なくともいずれか一方に、ゲート絶縁層１２０と同様に、熱処理によって酸素を放出する機能を備える絶縁層が用いられてもよい。
【0041】
ゲート絶縁層１５０として、欠陥が少ない絶縁層が用いられる。例えば、ゲート絶縁層１５０における酸素の組成比と、ゲート絶縁層１５０と同様の組成の絶縁層（以下、「他の絶縁層」という）における酸素の組成比と、を比較した場合、ゲート絶縁層１５０における酸素の組成比の方が当該他の絶縁層における酸素の組成比より当該絶縁層に対する化学量論比に近い。具体的には、ゲート絶縁層１５０及び絶縁層１８０の各々に酸化シリコン（ＳｉＯｘ）が用いられる場合、ゲート絶縁層１５０として用いられる酸化シリコンにおける酸素の組成比は、絶縁層１８０として用いられる酸化シリコンにおける酸素の組成比に比べて、酸化シリコンの化学量論比に近い。例えば、ゲート絶縁層１５０として、電子スピン共鳴法（ＥＳＲ）で評価したときに欠陥が観測されない層が用いられてもよい。
【0042】
上記のＳｉＯｘＮｙ及びＡｌＯｘＮｙは、酸素（Ｏ）より少ない比率（ｘ＞ｙ）の窒素（Ｎ）を含有するシリコン化合物及びアルミニウム化合物である。ＳｉＮｘＯｙ及びＡｌＮｘＯｙは、窒素より少ない比率（ｘ＞ｙ）の酸素を含有するシリコン化合物及びアルミニウム化合物である。
【0043】
金属酸化物層１３０として、アルミニウムを主成分とする金属酸化物が用いられる。例えば、金属酸化物層１３０として、酸化アルミニウム（ＡｌＯｘ）、酸化窒化アルミニウム（ＡｌＯｘＮｙ）、窒化酸化アルミニウム（ＡｌＮｘＯｙ）、窒化アルミニウム（ＡｌＮｘ）などの無機絶縁層が用いられる。「アルミニウムを主成分とする金属酸化物層１３０」とは、金属酸化物層１３０に含まれるアルミニウムの比率が、金属酸化物層全体の１％以上であることを意味する。金属酸化物層１３０に含まれるアルミニウムの比率は、金属酸化物層全体の５％以上７０％以下、１０％以上６０％以下、又は３０％以上５０％以下であってもよい。上記の比率は、質量比であってもよく、重量比であってもよい。
【0044】
酸化物半導体層１４０として、半導体の特性を有する金属酸化物を用いることができる。例えば、酸化物半導体層１４０として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、及び酸素（Ｏ）を含む酸化物半導体を用いることができる。例えば、酸化物半導体層１４０として、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４の組成比を有する酸化物半導体を用いることができる。ただし、本実施形態で使用されるＩｎ、Ｇａ、Ｚｎ、及びＯを含む酸化物半導体は上記の組成に限定されず、上記とは異なる組成の酸化物半導体が用いられてもよい。例えば、移動度を向上させるためにＩｎの比率が上記より大きい酸化物半導体層が用いられてもよい。一方、バンドギャップを大きくし、光照射による影響を小さくするためにＧａの比率が上記より大きい酸化物半導体層が用いられてもよい。
【0045】
例えば、Ｉｎの比率が上記より大きい酸化物半導体層１４０として、インジウム（Ｉｎ）を含む２以上の金属を含む酸化物半導体が用いられてもよい。この場合、酸化物半導体層１４０において、全金属元素に対するインジウム元素の比率が原子比率で５０％以上であってもよい。酸化物半導体層１４０として、インジウムに加えて、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、イットリウム（Ｙ）、ジルコニア（Ｚｒ）、ランタノイドが用いられてもよい。酸化物半導体層１４０として、上記以外の元素が用いられてもよい。
【0046】
酸化物半導体層１４０として、Ｉｎ、Ｇａ、Ｚｎ、及びＯを含む酸化物半導体に他の元素が添加されていてもよく、例えばＡｌ、Ｓｎなどの金属元素が添加されていてもよい。上記の酸化物半導体以外にもＩｎ、Ｇａを含む酸化物半導体（ＩＧＯ）、Ｉｎ、Ｚｎを含む酸化物半導体（ＩＺＯ）、Ｉｎ、Ｓｎ、Ｚｎを含む酸化物半導体（ＩＴＺＯ）、及びＩｎ、Ｗを含む酸化物半導体などが酸化物半導体層１４０として用いられてもよい。
【0047】
インジウム元素の比率が大きい場合、酸化物半導体層１４０が結晶化しやすい。上記のように、酸化物半導体層１４０において、全金属元素に対するインジウム元素の比率が５０％以上である材料を用いることで、多結晶構造を有する酸化物半導体層１４０を得ることができる。インジウム以外の金属元素として、ガリウムを含むことが好ましい。ガリウムは、インジウムと同じ第１３族元素に属する。そのため、酸化物半導体層１４０の結晶性がガリウムによって阻害されることなく、酸化物半導体層１４０は多結晶構造を有する。
【0048】
酸化物半導体層１４０の詳細な製造方法は後述するが、酸化物半導体層１４０は、スパッタリング法を用いて形成することができる。スパッタリング法によって形成される酸化物半導体層１４０の組成は、スパッタリングターゲットの組成に依存する。酸化物半導体層１４０が多結晶構造を有する場合であっても、スパッタリングターゲットの組成と酸化物半導体層１４０の組成とは略一致する。この場合、酸化物半導体層１４０の金属元素の組成は、スパッタリングターゲットの金属元素の組成に基づき特定することができる。
【0049】
酸化物半導体層１４０が多結晶構造を有する場合、Ｘ線回折（Ｘ－ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ：ＸＲＤ）法を用いて、酸化物半導体層の組成を特定してもよい。具体的には、ＸＲＤ法によって取得された酸化物半導体層の結晶構造及び格子定数に基づき、酸化物半導体層の金属元素の組成を特定することができる。さらに、酸化物半導体層１４０の金属元素の組成は、蛍光Ｘ線分析又は電子プローブマイクロアナライザ（Ｅｌｅｃｔｒｏｎ Ｐｒｏｂｅ Ｍｉｃｒｏ Ａｎａｌｙｚｅｒ：ＥＰＭＡ）分析などを用いて特定することもできる。ただし、酸化物半導体層１４０に含まれる酸素元素は、スパッタリングのプロセス条件などにより変化するため、この限りではない。
【0050】
上述のように、酸化物半導体層１４０は、アモルファス構造を有していてもよく、多結晶構造を有していてもよい。多結晶構造を有する酸化物半導体は、Ｐｏｌｙ－ＯＳ（Ｐｏｌｙ－ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術を用いて作製することができる。以下では、アモルファス構造を有する酸化物半導体と区別するとき、多結晶構造を有する酸化物半導体をＰｏｌｙ－ＯＳとして説明する場合がある。
【0051】
［１－３．半導体装置１０の電気特性］
図３～図５を用いて、半導体装置１０の電気特性について説明する。図３は、本発明の一実施形態に係る半導体装置の電気特性を示す図である。図４は、本発明の一実施形態に係る半導体装置の電気特性から計算されたしきい値電圧を示す図である。図５は、本発明の一実施形態に係る半導体装置の電気特性から計算された移動度を示す図である。図３～図５では、図１に示す半導体装置１０において、ゲート絶縁層１１０、１２０、１５０の膜厚が異なる半導体装置１０の電気特性が示されている。いずれの条件においても、ソース領域Ｓ及びドレイン領域Ｄにおける各々の酸化物半導体層１４０の抵抗値が同程度になるように、酸化物半導体層１４０に注入される不純物の量が調整されている。
図３～図５を用いて、半導体装置１０の電気特性について説明する。図３は、本発明の一実施形態に係る半導体装置の電気特性を示す図である。図４は、本発明の一実施形態に係る半導体装置の電気特性から計算されたしきい値電圧を示す図である。図５は、本発明の一実施形態に係る半導体装置の電気特性から計算された移動度を示す図である。図３～図５では、図１に示す半導体装置１０において、ゲート絶縁層１１０、１２０、１５０の膜厚が異なる半導体装置１０の電気特性が示されている。いずれの条件においても、ソース領域Ｓ及びドレイン領域Ｄにおける各々の酸化物半導体層１４０の抵抗値が同程度になるように、酸化物半導体層１４０に注入される不純物の量が調整されている。
【0052】
上記半導体装置１０において、ゲート絶縁層１１０としてシリコン窒化膜が用いられ、ゲート絶縁層１２０としてシリコン酸化膜が用いられ、ゲート絶縁層１５０としてシリコン酸化膜が用いられている。ゲート絶縁層１１０は「ＵＣ－ＳｉＮ」と表記されている。ゲート絶縁層１２０は「ＳｉＯ」と表記されている。ゲート絶縁層１５０は「ＧＩ－ＳｉＯ」と表記されている。なお、金属酸化物層１３０として酸化アルミニウムが用いられている。
【0053】
ゲート絶縁層１１０、１２０の膜厚（ＵＣ－ＳｉＮ＼ＳｉＯ膜厚）は、１００ｎｍ＼５０ｎｍ、２００ｎｍ＼１００ｎｍ、又は３００ｎｍ＼２００ｎｍである。各ＵＣ－ＳｉＮ＼ＳｉＯ膜厚に対するゲート絶縁層１５０の膜厚（ＧＩ－ＳｉＯ膜厚）は、７５ｎｍ、１００ｎｍ、１２５ｎｍ、又は１５０ｎｍである。
【0054】
図３に示す電気特性の測定条件は以下の通りである。
・チャネル領域ＣＨのサイズ：Ｗ／Ｌ＝４．５μｍ／３．０μｍ
・ソース・ドレイン間電圧：０．１Ｖ、１０Ｖ
・ゲート電圧：－１５Ｖ～＋１５Ｖ
・測定環境：室温、暗室
・測定点数：２６点
・チャネル領域ＣＨのサイズ：Ｗ／Ｌ＝４．５μｍ／３．０μｍ
・ソース・ドレイン間電圧：０．１Ｖ、１０Ｖ
・ゲート電圧：－１５Ｖ～＋１５Ｖ
・測定環境：室温、暗室
・測定点数：２６点
【0055】
図３の各グラフ中に示す実線の水平線は、ドレイン電流ＩＤが１０－７［Ａ］であり、移動度が１００［ｃｍ２／Ｖｓ］である目盛りの位置に示されている。ドレイン電流ＩＤは、目盛りごとに１桁電流値が変化する。移動度は、目盛りごとに２０［ｃｍ２／Ｖｓ］ずつ値が変化する。図３の各グラフ中に示す実線の鉛直線は、ゲート電圧が０［Ｖ］である目盛りの位置に示されている。ゲート電圧は、目盛りごとに５［Ｖ］ずつ値が変化する。図３の各グラフにおいて、左向きの矢印が付された電気特性は、半導体装置１０のＩｄ－Ｖｇ特性を示す。各グラフにおけるＩｄ－Ｖｇ特性は、２種類表示されている。２種類のＩｄ－Ｖｇ特性のうち、相対的に電流が大きなＩｄ－Ｖｇ特性はソース・ドレイン間電圧が１０Ｖの場合の特性であり、相対的に電流が小さなＩｄ－Ｖｇ特性はソース・ドレイン間電圧が０．１Ｖの場合の特性である。図３の各グラフにおいて、右向きの矢印が付された電気特性は、半導体装置１０の移動度を示す。図３に示すように、ほとんどの条件において、特段異常がない良好な電気特性が得られており、移動度が５０［ｃｍ２／Ｖｓ］以上である。
【0056】
図４は、図３の電気特性から計算されたしきい値電圧の箱ひげ図である。図４では、それぞれ計算された値における最大値（ひげの上端）、最小値（ひげの下端）、データの中央５０％の分布（箱の上端から下端まで）、平均値（×印）、及び中央値（上の箱と下の箱の境界）が示されている。図４に示すように、各ＵＣ－ＳｉＮ＼ＳｉＯ膜厚において、ゲート絶縁層１５０の膜厚（ＧＩ－ＳｉＯ）が小さいほどしきい値電圧Ｖｔｈはマイナス方向にシフトしている。ゲート絶縁層１５０の膜厚（ＧＩ－ＳｉＯ）が同じ条件で比較すると、ＵＣ－ＳｉＮ＼ＳｉＯ膜厚が小さいほどしきい値電圧Ｖｔｈはマイナス方向にシフトしている。
【0057】
図５は、図３の電気特性から計算された移動度の箱ひげ図である。図５に示すように、各ＵＣ－ＳｉＮ＼ＳｉＯ膜厚において、ゲート絶縁層１５０の膜厚（ＧＩ－ＳｉＯ）が小さいほど移動度が大きい。ゲート絶縁層１５０の膜厚（ＧＩ－ＳｉＯ）が同じ条件で比較すると、ＵＣ－ＳｉＮ＼ＳｉＯ膜厚が小さいほど僅かに移動度が小さい傾向があるが、大きく移動度が低下することなく、いずれの条件であっても良好な特性が得られている。
【0058】
［１－４．半導体装置１０の信頼性］
図６～図８を用いて、半導体装置１０の信頼性について説明する。図６及び図７は、本発明の一実施形態に係る半導体装置のストレス試験前後の電気特性を示す図である。図８は、本発明の一実施形態に係る半導体装置のストレス試験前後の電気特性から計算されたしきい値電圧の変動を示す図である。図６～図８では、図３～図５に示した半導体装置１０に対する信頼性試験の結果が示されている。
図６～図８を用いて、半導体装置１０の信頼性について説明する。図６及び図７は、本発明の一実施形態に係る半導体装置のストレス試験前後の電気特性を示す図である。図８は、本発明の一実施形態に係る半導体装置のストレス試験前後の電気特性から計算されたしきい値電圧の変動を示す図である。図６～図８では、図３～図５に示した半導体装置１０に対する信頼性試験の結果が示されている。
【0059】
図６では、Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ（ＰＢＴＳ）による信頼性試験の結果が示されている。図７では、Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｉｌｌｕｍｉｎａｔｉｏｎ Ｓｔｒｅｓｓ（ＮＢＴＩＳ）による信頼性試験の結果が示されている。図８では、図６及び図７に示された半導体装置１０の電気特性に基づいて計算された、信頼性試験結果が示されている。
【0060】
ＰＢＴＳ試験の条件は以下の通りである。
・チャネル領域ＣＨのサイズ：Ｗ／Ｌ＝４．５μｍ／３．０μｍ
・光照射条件：照射無し（暗室）
・ゲート電圧：＋３０Ｖ
・ソース及びドレイン電圧：０Ｖ
・ストレス印加時間：１０００ｓｅｃ
・ストレス印加時のステージ温度：８５℃
・チャネル領域ＣＨのサイズ：Ｗ／Ｌ＝４．５μｍ／３．０μｍ
・光照射条件：照射無し（暗室）
・ゲート電圧：＋３０Ｖ
・ソース及びドレイン電圧：０Ｖ
・ストレス印加時間：１０００ｓｅｃ
・ストレス印加時のステージ温度：８５℃
【0061】
ＮＢＴＩＳ試験の条件は以下の通りである。
・チャネル領域ＣＨのサイズ：Ｗ／Ｌ＝４．５μｍ／３．０μｍ
・光照射条件：照射有り（７０００ｌｕｘ）
・ゲート電圧：－２０Ｖ
・ソース及びドレイン電圧：０Ｖ
・ストレス印加時間：１０００ｓｅｃ
・ストレス印加時のステージ温度：８５℃
・チャネル領域ＣＨのサイズ：Ｗ／Ｌ＝４．５μｍ／３．０μｍ
・光照射条件：照射有り（７０００ｌｕｘ）
・ゲート電圧：－２０Ｖ
・ソース及びドレイン電圧：０Ｖ
・ストレス印加時間：１０００ｓｅｃ
・ストレス印加時のステージ温度：８５℃
【0062】
図８において、ＰＢＴＳ試験の結果が白の棒グラフで示されている。ＮＢＴＩＳ試験の結果が黒の棒グラフで示されている。各試験前のしきい値電圧Ｖｔｈが×印で示されている。
【0063】
図６及び図８に示すように、いずれの条件においても、ＰＢＴＳ試験の前後でしきい値電圧Ｖｔｈがプラスシフトしている。ゲート絶縁層１５０の膜厚（ＧＩ－ＳｉＯ）が小さいほど、当該プラスシフトの量は小さい。ゲート絶縁層１５０の膜厚（ＧＩ－ＳｉＯ）が同じ条件で比較すると、ＵＣ－ＳｉＮ＼ＳｉＯ膜厚が小さいほど、上記プラスシフトの量は小さい。
【0064】
図７及び図８に示すように、いずれの条件においても、ＮＢＴＩＳ試験の前後でしきい値電圧Ｖｔｈがマイナスシフトしている。ＵＣ－ＳｉＮ＼ＳｉＯ膜厚が３００ｎｍ＼２００ｎｍである条件では、当該マイナスシフトの量はＧＩ－ＳｉＯ膜厚に依存しない。一方、ＵＣ－ＳｉＮ＼ＳｉＯ膜厚が２００ｎｍ＼１００ｎｍである条件では、ＧＩ－ＳｉＯ膜厚が小さいほど当該マイナスシフト量は小さい。特に、ＧＩ－ＳｉＯ膜厚が１００ｎｍである条件に比べて、当該膜厚が７５ｎｍである条件の場合、当該マイナスシフト量が大幅に低減する。さらに、ＵＣ－ＳｉＮ＼ＳｉＯ膜厚が１００ｎｍ＼５０ｎｍである条件では、上記の条件に比べて当該マイナスシフト量が劇的に低減している。ＵＣ－ＳｉＮ＼ＳｉＯ膜厚が１００ｎｍ＼５０ｎｍである条件の中でも、ＧＩ－ＳｉＯ膜厚が小さいほど当該マイナスシフト量は小さい。
【0065】
本実施形態によると、シリコン及び窒素を含むゲート絶縁層１１０の厚さが１０ｎｍ以上１９０ｎｍ以下であり、シリコン及び酸素を含むゲート絶縁層１２０の厚さが１０ｎｍ以上１００ｎｍ以下であり、ゲート絶縁層１１０、１２０の合計の厚さが２００ｎｍ以下であり、アルミニウム及び酸素を含む金属酸化物層１３０の厚さが１ｎｍ以上１０ｎｍ以下であることで、特にＮＢＴＩＳ試験において劇的な改善が確認された。
【0066】
ＮＢＴＩＳ試験では、上記の通りゲート電極１０５、１６０に－２０Ｖのゲート電圧が印加される。そのため、光照射によって酸化物半導体層１４０で生成されたホールはゲート電極１０５、１６０のいずれかに引き寄せられる。ここで、ゲート絶縁層１１０、１２０の膜厚が小さい場合、ゲート電極１０５によって生成される電界が酸化物半導体層１４０に及ぼす影響が相対的に強くなる。その結果、酸化物半導体層１４０で生成されたホールの多くがゲート電極１０５に引き寄せられると考えられる。従来のトランジスタでは、ホールがボトムゲート側のゲート絶縁層によってトラップされることによって、ＮＢＴＩＳ試験におけるトランジスタ特性のしきい値電圧のマイナスシフトが起きていた。一方、本実施形態では、酸化物半導体層１４０の下方に金属酸化物層１３０が設けられていることで、酸化物半導体層１４０で発生したホールがゲート絶縁層１２０に到達しにくくなり、ゲート絶縁層１２０でトラップされるホールの量が低減したと考えられる。
【0067】
［１－５．半導体装置１０の製造方法］
図９～図１７を参照して、本発明の一実施形態に係る半導体装置１０の製造方法について説明する。図９は、本発明の一実施形態に係る半導体装置の製造方法を示すシーケンス図である。図１０～図１７は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
図９～図１７を参照して、本発明の一実施形態に係る半導体装置１０の製造方法について説明する。図９は、本発明の一実施形態に係る半導体装置の製造方法を示すシーケンス図である。図１０～図１７は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【0068】
図９及び図１０に示すように、基板１００の上にゲート電極１０５が形成され、ゲート電極１０５の上にゲート絶縁層１１０、１２０が形成される（図９のステップＳ１００１の「絶縁層／ＧＥ形成」）。ゲート絶縁層１１０として、例えば、窒化シリコンが形成される。ゲート絶縁層１２０として、例えば、酸化シリコンが形成される。ゲート絶縁層１１０及びゲート絶縁層１２０はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって成膜される。
【0069】
ゲート絶縁層１１０として窒化シリコンが用いられることで、ゲート絶縁層１１０は、例えば基板１００側から酸化物半導体層１４０に向かって拡散する不純物をブロックすることができる。例えば、ゲート絶縁層１２０として用いられる酸化シリコンは、熱処理によって酸素を放出する物性の酸化シリコンである。
【0070】
図９及び図１１に示すように、ゲート絶縁層１２０の上に金属酸化物層１３０及び酸化物半導体層１４０が形成される（図９のステップＳ１００２の「ＯＳ／ＡｌＯｘ成膜」）。金属酸化物層１３０及び酸化物半導体層１４０は、スパッタリング法又は原子層堆積法（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）によって成膜される。
【0071】
酸化物半導体層１４０の厚さは、例えば、１０ｎｍ以上１００ｎｍ以下、１５ｎｍ以上７０ｎｍ以下、又は１５ｎｍ以上４０ｎｍ以下である。本実施形態では、酸化物半導体層１４０の厚さは１５ｎｍである。後述する熱処理（ＯＳアニール）前の酸化物半導体層１４０はアモルファスである。
【0072】
後述するＯＳアニールによって、酸化物半導体層１４０が結晶化される場合、成膜後かつＯＳアニール前の酸化物半導体層１４０はアモルファス（酸化物半導体の結晶成分が少ない状態）であることが好ましい。つまり、酸化物半導体層１４０の成膜条件は、成膜直後の酸化物半導体層１４０ができるだけ結晶化しない条件であることが好ましい。例えば、スパッタリング法によって酸化物半導体層１４０が成膜される場合、被成膜対象物（基板１００及びその上に形成された構造物）の温度を制御しながら酸化物半導体層１４０が成膜される。
【0073】
スパッタリング法によって被成膜対象物に対して成膜を行うと、プラズマ中で発生したイオン及びスパッタリングターゲットによって反跳した原子が被成膜対象物に衝突するため、成膜処理に伴い被成膜対象物の温度が上昇する。成膜処理中の被成膜対象物の温度が上昇すると、成膜直後の状態で酸化物半導体層１４０に微結晶が含まれ、その後のＯＳアニールによる結晶化が阻害される場合がある。上記のように被成膜対象物の温度を制御するために、例えば、被成膜対象物を冷却しながら成膜を行うことができる。例えば、被成膜対象物の被成膜面の温度（以下、「成膜温度」という。）が１００℃以下、７０℃以下、５０℃以下、又は３０℃以下になるように、被成膜対象物を当該被成膜面の反対側の面から冷却することができる。上記のように、被成膜対象物を冷却しながら酸化物半導体層１４０の成膜を行うことで、成膜直後の状態で結晶成分が少ない酸化物半導体層１４０を成膜することができる。酸化物半導体層１４０の成膜条件における酸素分圧は、２％以上２０％以下、３％以上１５％以下、又は３％以上１０％以下である。
【0074】
図９及び図１２に示すように、酸化物半導体層１４０のパターンを形成する（図９のステップＳ１００３の「ＯＳパターン形成」）。図示しないが、酸化物半導体層１４０の上にレジストマスクを形成し、当該レジストマスクを用いて酸化物半導体層１４０をエッチングする。酸化物半導体層１４０のエッチングとして、ウェットエッチングが用いられてもよく、ドライエッチングが用いられてもよい。ウェットエッチングとして、酸性のエッチャントを用いてエッチングを行うことができる。エッチャントとして、例えば、シュウ酸、ＰＡＮ、硫酸、過酸化水素水、又はフッ酸を用いることができる。ステップＳ１００３における酸化物半導体層１４０はアモルファスであるため、ウェットエッチングにより酸化物半導体層１４０を容易に所定の形状にパターニングすることができる。
【0075】
酸化物半導体層１４０のパターン形成の後に酸化物半導体層１４０に対して熱処理（ＯＳアニール）が行われる（図９のステップＳ１００４の「ＯＳアニール」）。ＯＳアニールでは、酸化物半導体層１４０が、所定の到達温度で所定の時間保持される。所定の到達温度は、３００℃以上５００℃以下、又は３５０℃以上４５０℃以下である。到達温度での保持時間は、１５分以上１２０分以下、又は３０分以上６０分以下である。本実施形態では、このＯＳアニールによって、酸化物半導体層１４０が結晶化する。ただし、必ずしもＯＳアニールによって酸化物半導体層１４０が結晶化しなくてもよい。
【0076】
図９及び図１３に示すように、ゲート絶縁層１５０を成膜する（図９のステップＳ１００５の「ＧＩ形成」）。ゲート絶縁層１５０として、例えば、酸化シリコンが形成される。ゲート絶縁層１５０はＣＶＤ法によって形成される。例えば、ゲート絶縁層１５０として上記のように欠陥が少ない絶縁層を形成するために、３５０℃以上の成膜温度でゲート絶縁層１５０を成膜してもよい。ゲート絶縁層１５０の厚さは、例えば、７５ｎｍ以上１５０ｎｍ以下である。ゲート絶縁層１５０を成膜した後に、ゲート絶縁層１５０の上部に酸素を打ち込む処理を行ってもよい。酸素を打ち込む処理として、ゲート絶縁層１５０の上に金属酸化物層をスパッタリング法によって形成する構成を行ってもよい。
【0077】
酸化物半導体層１４０の上にゲート絶縁層１５０が成膜された状態で、酸化物半導体層１４０へ酸素を供給するための熱処理（酸化アニール）が行われる（図９のステップＳ１００６の「酸化アニール」）。酸化物半導体層１４０が成膜されてから酸化物半導体層１４０の上にゲート絶縁層１５０が成膜されるまでの間の工程で、酸化物半導体層１４０の上面１４１及び側面１４３には多くの酸素欠損が発生する。上記の酸化アニールによって、ゲート絶縁層１２０、１５０から放出された酸素が酸化物半導体層１４０に供給され、酸素欠損が修復される。ゲート絶縁層１５０に酸素を打ち込む処理を行わない場合、ゲート絶縁層１５０の上に、熱処理によって酸素を放出する絶縁層を形成した状態で酸化アニールが行われてもよい。
【0078】
ゲート絶縁層１５０から酸化物半導体層１４０への酸素供給量を多くするために、ゲート絶縁層１５０の上に、アルミニウムを主成分とする金属酸化物層がスパッタリング法によって形成され、その状態で酸化アニールが行われてもよい。この金属酸化物層として、ガスに対するバリア性が高い酸化アルミニウムが用いられることで、酸化アニール時にゲート絶縁層１５０に打ち込まれた酸素が外方拡散することを抑制することができる。上記の金属酸化物層の形成及び酸化アニールによって、ゲート絶縁層１５０に打ち込まれた酸素が効率良く酸化物半導体層１４０に供給される。
【0079】
図９及び図１４に示すように、ゲート電極１６０を形成する（図９のステップＳ１００７の「ＧＥ形成」）。ゲート電極１６０は、スパッタリング法又は原子層堆積法によって成膜され、フォトリソグラフィー工程を経てパターニングされる。ゲート電極１６０を形成するエッチングによって、ゲート電極１６０のパターンの外側に設けられたゲート絶縁層１５０が薄膜化されてもよい。
【0080】
図１５に示すように、ゲート電極１６０がパターニングされた状態で、酸化物半導体層１４０に不純物のイオン注入が行われる（図９のステップＳ１００８の「不純物イオン注入」）。具体的には、ゲート電極１６０をマスクとして、ゲート絶縁層１２０、酸化物半導体層１４０、及びゲート絶縁層１５０に不純物が注入される。イオン注入によって、例えば、ホウ素（Ｂ）、リン（Ｐ）、アルゴン（Ａｒ）、又は窒素（Ｎ）などの元素がゲート絶縁層１２０、酸化物半導体層１４０、及びゲート絶縁層１５０に注入される。
【0081】
ゲート電極１６０と重畳しない第２領域Ａ２における酸化物半導体層１４０では、イオン注入によって酸素欠陥が生成される。生成された酸素欠陥に水素がトラップされることにより、第２領域Ａ２における酸化物半導体層１４０の抵抗が低下する。一方、ゲート電極１６０と重畳する第１領域Ａ１における酸化物半導体層１４０では、不純物が注入されないため、酸素欠陥が生成されず、第１領域Ａ１における抵抗は低下しない。上記の工程によって、第１領域Ａ１における酸化物半導体層１４０にチャネル領域ＣＨが形成され、第２領域Ａ２における酸化物半導体層１４０にソース領域Ｓ及びドレイン領域Ｄが形成される。
【0082】
上記イオン注入によって、第２領域Ａ２及び第３領域Ａ３におけるゲート絶縁層１２０及びゲート絶縁層１５０にダングリングボンド欠陥ＤＢが生成される。ダングリングボンド欠陥ＤＢの位置及び量は、イオン注入のプロセスパラメータ（例えば、ドーズ量、加速電圧、プラズマ電力など）を調整することで制御することができる。プロセスパラメータを調整することで、ソース領域Ｓ及びドレイン領域Ｄにおける酸化物半導体層１４０の抵抗を十分に下げるために、酸化物半導体層１４０の上面付近における不純物濃度を１×１０１９／ｃｍ３以上に調整することができる。一方、ゲート絶縁層１１０としてシリコン及び窒素を含む絶縁層が用いられた場合、ゲート絶縁層１１０に不純物が高濃度で打ち込まれると、ゲート絶縁層１１０で発生した水素が酸化物半導体層１４０に到達し、半導体装置１０の電気特性に悪影響を及ぼす。したがって、ゲート絶縁層１１０の上面付近における不純物濃度を１×１０１９／ｃｍ３以下に調整することができる。
【0083】
図９及び図１６に示すように、ゲート絶縁層１５０及びゲート電極１６０の上に層間膜として絶縁層１７０、１８０を成膜する（図９のステップＳ１００９の「層間膜成膜」）。絶縁層１７０、１８０はＣＶＤ法によって成膜される。例えば、絶縁層１７０として窒化シリコン層が形成され、絶縁層１８０として酸化シリコン層が形成される。絶縁層１７０、１８０として用いられる材料は上記に限定されない。絶縁層１７０の厚さは、５０ｎｍ以上５００ｎｍ以下である。絶縁層１８０の厚さは、５０ｎｍ以上５００ｎｍ以下である。
【0084】
図９及び図１７に示すように、ゲート絶縁層１５０及び絶縁層１７０、１８０に開口１７１、１７３を形成する（図９のステップＳ１０１０の「コンタクト開孔」）。開口１７１によってソース領域Ｓにおける酸化物半導体層１４０が露出されている。開口１７３によってドレイン領域Ｄにおける酸化物半導体層１４０が露出されている。開口１７１、１７３によって露出された酸化物半導体層１４０の上及び絶縁層１８０の上にソース・ドレイン電極２００を形成することで（図９のステップＳ１０１１の「ＳＤ形成」）、図１に示す半導体装置１０が完成する。
【0085】
［２．第２実施形態］
図１８～図２２を用いて、本発明の一実施形態に係る半導体装置を用いた表示装置について説明する。以下に示す実施形態では、上記の第１実施形態で説明した半導体装置１０が液晶表示装置の回路に適用された構成について説明する。
図１８～図２２を用いて、本発明の一実施形態に係る半導体装置を用いた表示装置について説明する。以下に示す実施形態では、上記の第１実施形態で説明した半導体装置１０が液晶表示装置の回路に適用された構成について説明する。
【0086】
［２－１．表示装置２０の概要］
図１８は、本発明の一実施形態に係る表示装置の概要を示す平面図である。図１８に示すように、表示装置２０は、アレイ基板３００、シール部３１０、対向基板３２０、フレキシブルプリント回路基板３３０（ＦＰＣ３３０）、及びＩＣチップ３４０を有する。アレイ基板３００及び対向基板３２０はシール部３１０によって貼り合わせられている。シール部３１０に囲まれた液晶領域２２には、複数の画素回路３０１がマトリクス状に配置されている。液晶領域２２は、後述する液晶素子３１１と平面視において重なる領域である。
図１８は、本発明の一実施形態に係る表示装置の概要を示す平面図である。図１８に示すように、表示装置２０は、アレイ基板３００、シール部３１０、対向基板３２０、フレキシブルプリント回路基板３３０（ＦＰＣ３３０）、及びＩＣチップ３４０を有する。アレイ基板３００及び対向基板３２０はシール部３１０によって貼り合わせられている。シール部３１０に囲まれた液晶領域２２には、複数の画素回路３０１がマトリクス状に配置されている。液晶領域２２は、後述する液晶素子３１１と平面視において重なる領域である。
【0087】
シール部３１０が設けられたシール領域２４は、液晶領域２２の周囲の領域である。ＦＰＣ３３０は端子領域２６に設けられている。端子領域２６はアレイ基板３００が対向基板３２０から露出された領域であり、シール領域２４の外側に設けられている。シール領域２４の外側とは、シール部３１０が設けられた領域及びシール部３１０によって囲まれた領域の外側を意味する。ＩＣチップ３４０はＦＰＣ３３０上に設けられている。ＩＣチップ３４０は各画素回路３０１を駆動させるための信号を供給する。
【0088】
［２－２．表示装置２０の回路構成］
図１９は、本発明の一実施形態に係る表示装置の回路構成を示すブロック図である。図１９に示すように、画素回路３０１が配置された液晶領域２２に対してＤ１方向（列方向）に隣接する位置にはソースドライバ回路３０２が設けられており、液晶領域２２に対してＤ２方向（行方向）に隣接する位置にはゲートドライバ回路３０３が設けられている。ソースドライバ回路３０２及びゲートドライバ回路３０３は、上記のシール領域２４に設けられている。ただし、ソースドライバ回路３０２及びゲートドライバ回路３０３が設けられる領域はシール領域２４に限定されず、画素回路３０１が設けられた領域の外側であれば、どの領域でもよい。
図１９は、本発明の一実施形態に係る表示装置の回路構成を示すブロック図である。図１９に示すように、画素回路３０１が配置された液晶領域２２に対してＤ１方向（列方向）に隣接する位置にはソースドライバ回路３０２が設けられており、液晶領域２２に対してＤ２方向（行方向）に隣接する位置にはゲートドライバ回路３０３が設けられている。ソースドライバ回路３０２及びゲートドライバ回路３０３は、上記のシール領域２４に設けられている。ただし、ソースドライバ回路３０２及びゲートドライバ回路３０３が設けられる領域はシール領域２４に限定されず、画素回路３０１が設けられた領域の外側であれば、どの領域でもよい。
【0089】
ソースドライバ回路３０２からソース配線３０４がＤ１方向に延びており、Ｄ１方向に配列された複数の画素回路３０１に接続されている。ゲートドライバ回路３０３からゲート配線３０５がＤ２方向に延びており、Ｄ２方向に配列された複数の画素回路３０１に接続されている。
【0090】
端子領域２６には端子部３０６が設けられている。端子部３０６とソースドライバ回路３０２とは接続配線３０７で接続されている。同様に、端子部３０６とゲートドライバ回路３０３とは接続配線３０７で接続されている。ＦＰＣ３３０が端子部３０６に接続されることで、ＦＰＣ３３０が接続された外部機器と表示装置２０とが接続され、外部機器からの信号によって表示装置２０に設けられた各画素回路３０１が駆動する。
【0091】
第１実施形態に示す半導体装置１０は、画素回路３０１、ソースドライバ回路３０２、及びゲートドライバ回路３０３に含まれるトランジスタとして用いられる。
【0092】
［２－３．表示装置２０の画素回路３０１］
図２０は、本発明の一実施形態に係る表示装置の画素回路を示す回路図である。図２０に示すように、画素回路３０１は半導体装置１０、保持容量３５０、及び液晶素子３１１などの素子を含む。半導体装置１０はゲート電極１６０、ソース電極２０１、及びドレイン電極２０３を有する。ゲート電極１６０はゲート配線３０５に接続されている。ソース電極２０１はソース配線３０４に接続されている。ドレイン電極２０３は保持容量３５０及び液晶素子３１１に接続されている。本実施形態では、説明の便宜上、符号「２０１」で示された電極をソース電極といい、符号「２０３」で示された電極をドレイン電極というが、符号「２０１」で示された電極がドレイン電極として機能し、符号「２０３」で示された電極がソース電極として機能してもよい。
図２０は、本発明の一実施形態に係る表示装置の画素回路を示す回路図である。図２０に示すように、画素回路３０１は半導体装置１０、保持容量３５０、及び液晶素子３１１などの素子を含む。半導体装置１０はゲート電極１６０、ソース電極２０１、及びドレイン電極２０３を有する。ゲート電極１６０はゲート配線３０５に接続されている。ソース電極２０１はソース配線３０４に接続されている。ドレイン電極２０３は保持容量３５０及び液晶素子３１１に接続されている。本実施形態では、説明の便宜上、符号「２０１」で示された電極をソース電極といい、符号「２０３」で示された電極をドレイン電極というが、符号「２０１」で示された電極がドレイン電極として機能し、符号「２０３」で示された電極がソース電極として機能してもよい。
【0093】
［２－４．表示装置２０の断面構造］
図２１は、本発明の一実施形態に係る表示装置の断面図である。図２１に示すように、表示装置２０は、半導体装置１０が用いられた表示装置である。本実施形態では、半導体装置１０が画素回路３０１に用いられた構成を例示するが、半導体装置１０がソースドライバ回路３０２及びゲートドライバ回路３０３を含む周辺回路に用いられてもよい。以下の説明において、半導体装置１０の構成は図１に示す半導体装置１０と同様なので、説明を省略する。
図２１は、本発明の一実施形態に係る表示装置の断面図である。図２１に示すように、表示装置２０は、半導体装置１０が用いられた表示装置である。本実施形態では、半導体装置１０が画素回路３０１に用いられた構成を例示するが、半導体装置１０がソースドライバ回路３０２及びゲートドライバ回路３０３を含む周辺回路に用いられてもよい。以下の説明において、半導体装置１０の構成は図１に示す半導体装置１０と同様なので、説明を省略する。
【0094】
ソース電極２０１及びドレイン電極２０３の上に絶縁層３６０が設けられている。絶縁層３６０の上に、複数の画素に共通して設けられる共通電極３７０が設けられている。共通電極３７０の上に絶縁層３８０が設けられている。絶縁層３６０、３８０には開口３８１が設けられている。絶縁層３８０の上及び開口３８１の内部に画素電極３９０が設けられている。画素電極３９０はドレイン電極２０３に接続されている。
【0095】
図２２は、本発明の一実施形態に係る表示装置の画素電極及び共通電極の平面図である。図２２に示すように、共通電極３７０は、平面視で画素電極３９０と重なる重畳領域と、画素電極３９０と重ならない非重畳領域とを有する。画素電極３９０と共通電極３７０との間に電圧を供給すると、重畳領域の画素電極３９０から非重畳領域の共通電極３７０に向かって横電界が形成される。この横電界によって液晶素子３１１に含まれる液晶分子が動作することで、画素の階調が決定される。
【0096】
［３．第３実施形態］
図２３及び図２４を用いて、本発明の一実施形態に係る半導体装置を用いた表示装置について説明する。本実施形態では、上記の第１実施形態で説明した半導体装置１０が有機ＥＬ表示装置の回路に適用された構成について説明する。表示装置２０の概要及び回路構成は図１８及び図１９に示すものと同様なので、説明を省略する。
図２３及び図２４を用いて、本発明の一実施形態に係る半導体装置を用いた表示装置について説明する。本実施形態では、上記の第１実施形態で説明した半導体装置１０が有機ＥＬ表示装置の回路に適用された構成について説明する。表示装置２０の概要及び回路構成は図１８及び図１９に示すものと同様なので、説明を省略する。
【0097】
［３－１．表示装置２０の画素回路３０１］
図２３は、本発明の一実施形態に係る表示装置の画素回路を示す回路図である。図２３に示すように、画素回路３０１は駆動トランジスタ１１、選択トランジスタ１２、保持容量２１０、及び発光素子ＤＯなどの素子を含む。駆動トランジスタ１１及び選択トランジスタ１２は半導体装置１０と同様の構成を備えている。選択トランジスタ１２のソース電極は信号線２１１に接続され、選択トランジスタ１２のゲート電極はゲート線２１２に接続されている。駆動トランジスタ１１のソース電極はアノード電源線２１３に接続され、駆動トランジスタ１１のドレイン電極は発光素子ＤＯの一端に接続されている。駆動トランジスタ１１のゲート電極は選択トランジスタ１２のドレイン電極に接続されている。発光素子ＤＯの他端はカソード電源線２１４に接続されている。保持容量２１０は駆動トランジスタ１１のゲート電極及びドレイン電極に接続されている。信号線２１１には、発光素子ＤＯの発光強度を決める階調信号が供給される。ゲート線２１２には、上記の階調信号を書き込む画素行を選択する信号が供給される。
図２３は、本発明の一実施形態に係る表示装置の画素回路を示す回路図である。図２３に示すように、画素回路３０１は駆動トランジスタ１１、選択トランジスタ１２、保持容量２１０、及び発光素子ＤＯなどの素子を含む。駆動トランジスタ１１及び選択トランジスタ１２は半導体装置１０と同様の構成を備えている。選択トランジスタ１２のソース電極は信号線２１１に接続され、選択トランジスタ１２のゲート電極はゲート線２１２に接続されている。駆動トランジスタ１１のソース電極はアノード電源線２１３に接続され、駆動トランジスタ１１のドレイン電極は発光素子ＤＯの一端に接続されている。駆動トランジスタ１１のゲート電極は選択トランジスタ１２のドレイン電極に接続されている。発光素子ＤＯの他端はカソード電源線２１４に接続されている。保持容量２１０は駆動トランジスタ１１のゲート電極及びドレイン電極に接続されている。信号線２１１には、発光素子ＤＯの発光強度を決める階調信号が供給される。ゲート線２１２には、上記の階調信号を書き込む画素行を選択する信号が供給される。
【0098】
［３－２．表示装置２０の断面構造］
図２４は、本発明の一実施形態に係る表示装置の断面図である。図２４に示す表示装置２０の構成は、図２１に示す表示装置２０と類似しているが、図２４の表示装置２０の絶縁層３６０よりも上方の構造が図２１の表示装置２０の絶縁層３６０よりも上方の構造と相違する。以下、図２４の表示装置２０の構成のうち、図２１の表示装置２０と同様の構成については説明を省略し、両者の相違点について説明する。
図２４は、本発明の一実施形態に係る表示装置の断面図である。図２４に示す表示装置２０の構成は、図２１に示す表示装置２０と類似しているが、図２４の表示装置２０の絶縁層３６０よりも上方の構造が図２１の表示装置２０の絶縁層３６０よりも上方の構造と相違する。以下、図２４の表示装置２０の構成のうち、図２１の表示装置２０と同様の構成については説明を省略し、両者の相違点について説明する。
【0099】
図２４に示すように、表示装置２０は、絶縁層３６０の上方に画素電極３９０、発光層３９２、及び共通電極３９４（発光素子ＤＯ）を有する。画素電極３９０は絶縁層３６０の上及び開口３８１の内部に設けられている。画素電極３９０の上に絶縁層３６２が設けられている。絶縁層３６２には開口３６３が設けられている。開口３６３は発光領域に対応する。つまり、絶縁層３６２は画素を画定する。開口３６３によって露出した画素電極３９０の上に発光層３９２及び共通電極３９４が設けられている。画素電極３９０及び発光層３９２は、各画素に対して個別に設けられている。一方、共通電極３９４は、複数の画素に共通して設けられている。発光層３９２は、画素の表示色に応じて異なる材料が用いられる。
【0100】
第２実施形態及び第３実施形態では、第１実施形態で説明した半導体装置を液晶表示装置及び有機ＥＬ表示装置に適用した構成について例示したが、これらの表示装置以外の表示装置(例えば、有機ＥＬ表示装置以外の自発光型表示装置又は電子ペーパ型表示装置)に当該半導体装置を適用してもよい。また、中小型の表示装置から大型の表示装置まで、特に限定することなく上記半導体装置の適用が可能である。
【0101】
本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態を基にして、当業者が適宜構成要素の追加、削除、もしくは設計変更を行ったもの、又は工程の追加、省略、もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
【0102】
上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
【符号の説明】
【0103】
１０：半導体装置、 １１：駆動トランジスタ、 １２：選択トランジスタ、 ２０：表示装置、 ２２：液晶領域、 ２４：シール領域、 ２６：端子領域、 １００：基板、 １０５、１６０：ゲート電極、 １１０、１２０、１５０：ゲート絶縁層、 １３０：金属酸化物層、 １４０：酸化物半導体層、 １４１：上面、 １４２：下面、 １４３：側面、 １７０、１８０：絶縁層、 １７１、１７３：開口、 ２００：ソース・ドレイン電極、 ２０１：ソース電極、 ２０３：ドレイン電極、 ２１０：保持容量、 ２１１：信号線、 ２１２：ゲート線、 ２１３：アノード電源線、 ２１４：カソード電源線、 ３００：アレイ基板、 ３０１：画素回路、 ３０２：ソースドライバ回路、 ３０３：ゲートドライバ回路、 ３０４：ソース配線、 ３０５：ゲート配線、 ３０６：端子部、 ３０７：接続配線、 ３１０：シール部、 ３１１：液晶素子、 ３２０：対向基板、 ３３０：フレキシブルプリント回路基板、 ３４０：ＩＣチップ、 ３５０：保持容量、 ３６０、３６２、３８０：絶縁層、 ３６３、３８１：開口、 ３７０、３９４：共通電極、 ３９０：画素電極、 ３９２：発光層、 Ａ１：第１領域、 Ａ２：第２領域、 Ａ３：第３領域、 ＣＨ：チャネル領域、 Ｄ：ドレイン領域、 Ｓ：ソース領域、 ＤＯ：発光素子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】