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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024121439
(43)【公開日】2024-09-06
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/8238 20060101AFI20240830BHJP
H01L 21/822 20060101ALI20240830BHJP
H01L 21/336 20060101ALI20240830BHJP
【ＦＩ】
H01L27/092 D
H01L27/04 B
H01L29/78 301G
H01L27/092 A
【審査請求】未請求
【請求項の数】16
【出願形態】ＯＬ
(21)【出願番号】P 2023028556
(22)【出願日】2023-02-27
(71)【出願人】
【識別番号】000116024
【氏名又は名称】ローム株式会社
(74)【代理人】
【識別番号】110002310
【氏名又は名称】弁理士法人あい特許事務所
(72)【発明者】
【氏名】石田 剛志
(72)【発明者】
【氏名】泉 直希
(72)【発明者】
【氏名】竹井 祥司
【テーマコード（参考）】
5F038
5F048
5F140
【Ｆターム（参考）】
5F038AV06
5F038BB02
5F048AB08
5F048AC02
5F048AC03
5F048BA07
5F048BB05
5F048BB06
5F048BB07
5F048BC06
5F048BE02
5F048BE03
5F048BE04
5F048BE05
5F048BG12
5F048BG13
5F048DA25
5F140AB02
5F140AB03
5F140BA01
5F140BA02
5F140BA16
5F140BD05
5F140BF04
5F140BF37
5F140BG12
5F140BG32
5F140BH15
5F140CB01
5F140CB04
5F140CC02
(57)【要約】
【課題】新規な構造を有するエンハンスメント型ＭＯＳＦＥＴを提供する。
【解決手段】一方側の第１主面および他方側の第２主面を有し、第１主面側の表層領域にｐ型領域を有する半導体層と、ｐ型領域の表層領域に互いに間隔を空けて形成されたｎ型のソース領域およびｎ型のドレイン領域と、ソース領域およびドレイン領域の間に形成されたチャネル領域と、チャネル領域上に配置されたゲート絶縁膜と、ゲート絶縁膜上に形成されたポリシリコンゲートとを含み、ポリシリコンゲートは、少なくともその主要部が、ノンドープポリシリコンから構成されている。
【選択図】図４
【解決手段】一方側の第１主面および他方側の第２主面を有し、第１主面側の表層領域にｐ型領域を有する半導体層と、ｐ型領域の表層領域に互いに間隔を空けて形成されたｎ型のソース領域およびｎ型のドレイン領域と、ソース領域およびドレイン領域の間に形成されたチャネル領域と、チャネル領域上に配置されたゲート絶縁膜と、ゲート絶縁膜上に形成されたポリシリコンゲートとを含み、ポリシリコンゲートは、少なくともその主要部が、ノンドープポリシリコンから構成されている。
【選択図】図４
【特許請求の範囲】
【請求項1】
一方側の第１主面および他方側の第２主面を有し、前記第１主面側の表層領域にｐ型領域を有する半導体層と、
前記ｐ型領域の表層領域に互いに間隔を空けて形成されたｎ型のソース領域およびｎ型のドレイン領域と、
前記ソース領域および前記ドレイン領域の間に形成されたチャネル領域と、
前記チャネル領域上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたポリシリコンゲートとを含み、
前記ポリシリコンゲートは、少なくともその主要部が、ノンドープポリシリコンから構成されている、エンハンスメント型ＭＯＳＦＥＴ。
前記ｐ型領域の表層領域に互いに間隔を空けて形成されたｎ型のソース領域およびｎ型のドレイン領域と、
前記ソース領域および前記ドレイン領域の間に形成されたチャネル領域と、
前記チャネル領域上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたポリシリコンゲートとを含み、
前記ポリシリコンゲートは、少なくともその主要部が、ノンドープポリシリコンから構成されている、エンハンスメント型ＭＯＳＦＥＴ。
【請求項2】
一方側の第１主面および他方側の第２主面を有し、前記第１主面側の表層領域にｐ型領域を有する半導体層と、
前記ｐ型領域の表層領域に互いに間隔を空けて形成されたｎ型のソース領域およびｎ型のドレイン領域と、
前記ソース領域および前記ドレイン領域の間に形成されたチャネル領域と、
前記チャネル領域上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたポリシリコンゲートとを含み、
前記ポリシリコンゲートは、少なくともその主要部に、ｐ型ポリシリコンからなるｐ型部分を含み、
前記ｐ型部分のｐ型不純物濃度が1×１０１７ｃｍ－３以下である、エンハンスメント型ＭＯＳＦＥＴ。
前記ｐ型領域の表層領域に互いに間隔を空けて形成されたｎ型のソース領域およびｎ型のドレイン領域と、
前記ソース領域および前記ドレイン領域の間に形成されたチャネル領域と、
前記チャネル領域上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたポリシリコンゲートとを含み、
前記ポリシリコンゲートは、少なくともその主要部に、ｐ型ポリシリコンからなるｐ型部分を含み、
前記ｐ型部分のｐ型不純物濃度が1×１０１７ｃｍ－３以下である、エンハンスメント型ＭＯＳＦＥＴ。
【請求項3】
前記チャネル領域は、ｎ型不純物を含む、請求項１または２に記載のエンハンスメント型ＭＯＳＦＥＴ。
【請求項4】
前記ポリシリコンゲートは、その両側部に、ｎ型ポリシリコンからなるｎ型部分を含む、請求項３に記載のエンハンスメント型ＭＯＳＦＥＴ。
【請求項5】
前記ｐ型領域の表層領域において、前記ソース領域と前記ポリシリコンゲートとの間および前記ドレイン領域と前記ポリシリコンゲートとの間に、前記ソース領域および前記ドレイン領域よりもｎ型不純物濃度が低い２つのｎ型低濃度領域を含み、
前記チャネル領域は、前記２つのｎ型低濃度領域の間領域に形成されている、請求項３に記載のエンハンスメント型ＭＯＳＦＥＴ。
前記チャネル領域は、前記２つのｎ型低濃度領域の間領域に形成されている、請求項３に記載のエンハンスメント型ＭＯＳＦＥＴ。
【請求項6】
前記ポリシリコンゲートの両側面を覆う、絶縁物からなるサイドウォールをさらに含む、請求項５に記載のエンハンスメント型ＭＯＳＦＥＴ。
【請求項7】
前記２つのｎ型低濃度領域は、前記サイドウォールの直下の領域に形成されている、請求項６に記載のエンハンスメント型ＭＯＳＦＥＴ。
【請求項8】
一方側の第１主面および他方側の第２主面を有し、前記第１主面側の表層領域に互いに間隔を空けて形成された第１ｐ型領域および第２ｐ型領域を有する半導体層と、デフレッション型ＭＯＳＦＥＴと、エンハンスメント型ＭＯＳＦＥＴとを含み、
前記デフレッション型ＭＯＳＦＥＴは、
前記第１ｐ型領域の表層領域に互いに間隔を空けて形成されたｎ型の第１ソース領域およびｎ型の第１ドレイン領域と、
前記第１ソース領域および前記第１ドレイン領域の間に形成された第１チャネル領域と、
前記第１チャネル領域上に配置された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成され、ｐ型不純物を含む第１ポリシリコンゲートとを含み、
前記エンハンスメント型ＭＯＳＦＥＴは、
前記第２ｐ型領域の表層領域に互いに間隔を空けて形成されたｎ型の第２ソース領域およびｎ型の第２ドレイン領域と、
前記第２ソース領域および前記第２ドレイン領域の間に形成され、前記第１チャネル領域と同じ不純物濃度を有する第２チャネル領域と、
前記第２チャネル領域上に配置された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ポリシリコンゲートとを含み、
前記第２ポリシリコンゲートは、少なくともその主要部が、ノンドープポリシリコンから構成されている、半導体装置。
前記デフレッション型ＭＯＳＦＥＴは、
前記第１ｐ型領域の表層領域に互いに間隔を空けて形成されたｎ型の第１ソース領域およびｎ型の第１ドレイン領域と、
前記第１ソース領域および前記第１ドレイン領域の間に形成された第１チャネル領域と、
前記第１チャネル領域上に配置された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成され、ｐ型不純物を含む第１ポリシリコンゲートとを含み、
前記エンハンスメント型ＭＯＳＦＥＴは、
前記第２ｐ型領域の表層領域に互いに間隔を空けて形成されたｎ型の第２ソース領域およびｎ型の第２ドレイン領域と、
前記第２ソース領域および前記第２ドレイン領域の間に形成され、前記第１チャネル領域と同じ不純物濃度を有する第２チャネル領域と、
前記第２チャネル領域上に配置された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ポリシリコンゲートとを含み、
前記第２ポリシリコンゲートは、少なくともその主要部が、ノンドープポリシリコンから構成されている、半導体装置。
【請求項9】
一方側の第１主面および他方側の第２主面を有し、前記第１主面側の表層領域に互いに間隔を空けて形成された第１ｐ型領域および第２ｐ型領域を有する半導体層と、デフレッション型ＭＯＳＦＥＴと、エンハンスメント型ＭＯＳＦＥＴとを含み、
前記デフレッション型ＭＯＳＦＥＴは、
前記第１ｐ型領域の表層領域に互いに間隔を空けて形成されたｎ型の第１ソース領域およびｎ型の第１ドレイン領域と、
前記第１ソース領域および前記第１ドレイン領域の間に形成された第１チャネル領域と、
前記第１チャネル領域上に配置された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成され、ｐ型不純物を含む第１ポリシリコンゲートとを含み、
前記エンハンスメント型ＭＯＳＦＥＴは、
前記第２ｐ型領域の表層領域に互いに間隔を空けて形成されたｎ型の第２ソース領域およびｎ型の第２ドレイン領域と、
前記第２ソース領域および前記第２ドレイン領域の間に形成され、前記第１チャネル領域と同じ不純物濃度を有する第２チャネル領域と、
前記第２チャネル領域上に配置された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ポリシリコンゲートとを含み、
前記第２ポリシリコンゲートは、少なくともその主要部に、ｐ型ポリシリコンからなるｐ型部分を含み、
前記ｐ型部分のｐ型不純物濃度が1×１０１７ｃｍ－３以下である、半導体装置。
前記デフレッション型ＭＯＳＦＥＴは、
前記第１ｐ型領域の表層領域に互いに間隔を空けて形成されたｎ型の第１ソース領域およびｎ型の第１ドレイン領域と、
前記第１ソース領域および前記第１ドレイン領域の間に形成された第１チャネル領域と、
前記第１チャネル領域上に配置された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成され、ｐ型不純物を含む第１ポリシリコンゲートとを含み、
前記エンハンスメント型ＭＯＳＦＥＴは、
前記第２ｐ型領域の表層領域に互いに間隔を空けて形成されたｎ型の第２ソース領域およびｎ型の第２ドレイン領域と、
前記第２ソース領域および前記第２ドレイン領域の間に形成され、前記第１チャネル領域と同じ不純物濃度を有する第２チャネル領域と、
前記第２チャネル領域上に配置された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ポリシリコンゲートとを含み、
前記第２ポリシリコンゲートは、少なくともその主要部に、ｐ型ポリシリコンからなるｐ型部分を含み、
前記ｐ型部分のｐ型不純物濃度が1×１０１７ｃｍ－３以下である、半導体装置。
【請求項10】
前記第２ポリシリコンゲートは、その両側部に、ｎ型ポリシリコンからなるｎ型部分を含む、請求項８または９に記載の半導体装置。
【請求項11】
前記第２ｐ型領域の表層領域において、前記第２ソース領域と前記第２ポリシリコンゲートとの間および前記第２ドレイン領域と前記第２ポリシリコンゲートとの間に、前記第２ソース領域および前記第２ドレイン領域よりもｎ型不純物濃度が低い２つの第２ｎ型低濃度領域を含み、
前記第２チャネル領域は、前記２つの第２ｎ型低濃度領域の間領域に形成されている、請求項８また９に記載の半導体装置。
前記第２チャネル領域は、前記２つの第２ｎ型低濃度領域の間領域に形成されている、請求項８また９に記載の半導体装置。
【請求項12】
前記第２ポリシリコンゲートの両側面を覆う、絶縁物からなる第２サイドウォールをさらに含む、請求項１１に記載の半導体装置。
【請求項13】
前記２つの第２ｎ型低濃度領域は、前記第２サイドウォールの直下の領域に形成されている、請求項１２に記載の半導体装置。
【請求項14】
前記第１ｐ型領域の表層領域において、前記第１ソース領域と前記第１ポリシリコンゲートとの間および前記第１ドレイン領域と前記第１ポリシリコンゲートとの間に、前記第１ソース領域および前記第１ドレイン領域よりもｎ型不純物濃度が低い２つの第１ｎ型低濃度領域を含み、
前記第１チャネル領域は、前記２つの第１ｎ型低濃度領域の間領域に形成されている、請求項８または９に記載の半導体装置。
前記第１チャネル領域は、前記２つの第１ｎ型低濃度領域の間領域に形成されている、請求項８または９に記載の半導体装置。
【請求項15】
前記第１ポリシリコンゲートの両側面を覆う、絶縁物からなる第１サイドウォールをさらに含む、請求項１４に記載の半導体装置。
【請求項16】
前記２つの第１ｎ型低濃度領域は、前記第１サイドウォールの直下の領域に形成されている、請求項１５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、エンハンスメント型ＭＯＳＦＥＴおよび半導体装置に関する。
【背景技術】
【0002】
従来、基準電圧発生回路を備える回路として、特許文献１の定電流回路が公知である。特許文献１の定電流回路は、デプレッション（Depletion：DEN）型ＭＯＳＦＥＴとエンハンスメント（Enhancement：EN）型ＭＯＳＦＥＴにより構成された基準電圧発生回路と、当該基準電圧発生回路から出力された信号が入力されるオペアンプと、オペアンプからの出力が入力されるトランジスタと、トランジスタのソースに接続された抵抗とを含む。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平６－２８２３３８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本開示の目的は、新規な構造を有するエンハンスメント型ＭＯＳＦＥＴおよび新規な構造を有するエンハンスメント型ＭＯＳＦＥＴを含む半導体装置を提供することである。
【課題を解決するための手段】
【0005】
本開示の一実施形態は、一方側の第１主面および他方側の第２主面を有し、前記第１主面側の表層領域にｐ型領域を有する半導体層と、前記ｐ型領域の表層領域に互いに間隔を空けて形成されたｎ型のソース領域およびｎ型のドレイン領域と、前記ソース領域および前記ドレイン領域の間に形成されたチャネル領域と、前記チャネル領域上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたポリシリコンゲートとを含み、前記ポリシリコンゲートは、少なくともその主要部が、ノンドープポリシリコンから構成されている、エンハンスメント型ＭＯＳＦＥＴを提供する。
【0006】
この構成では、新規な構造を有するエンハンスメント型ＭＯＳＦＥＴが得られる。
【0007】
本開示の一実施形態は、一方側の第１主面および他方側の第２主面を有し、前記第１主面側の表層領域にｐ型領域を有する半導体層と、前記ｐ型領域の表層領域に互いに間隔を空けて形成されたｎ型のソース領域およびｎ型のドレイン領域と、前記ソース領域および前記ドレイン領域の間に形成されたチャネル領域と、前記チャネル領域上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたポリシリコンゲートとを含み、前記ポリシリコンゲートは、少なくともその主要部に、ｐ型ポリシリコンからなるｐ型部分を含み、前記ｐ型部分のｐ型不純物濃度が1×１０１７ｃｍ－３以下である、エンハンスメント型ＭＯＳＦＥＴを提供する。
【0008】
この構成では、新規な構造を有するエンハンスメント型ＭＯＳＦＥＴが得られる。
【0009】
本開示の一実施形態は、一方側の第１主面および他方側の第２主面を有し、前記第１主面側の表層領域に互いに間隔を空けて形成された第１ｐ型領域および第２ｐ型領域を有する半導体層と、デフレッション型ＭＯＳＦＥＴと、エンハンスメント型ＭＯＳＦＥＴとを含み、前記デフレッション型ＭＯＳＦＥＴは、前記第１ｐ型領域の表層領域に互いに間隔を空けて形成されたｎ型の第１ソース領域およびｎ型の第１ドレイン領域と、前記第１ソース領域および前記第１ドレイン領域の間に形成された第１チャネル領域と、前記第１チャネル領域上に配置された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成され、ｐ型不純物を含む第１ポリシリコンゲートとを含み、前記エンハンスメント型ＭＯＳＦＥＴは、前記第２ｐ型領域の表層領域に互いに間隔を空けて形成されたｎ型の第２ソース領域およびｎ型の第２ドレイン領域と、前記第２ソース領域および前記第２ドレイン領域の間に形成され、前記第１チャネル領域と同じ不純物濃度を有する第２チャネル領域と、前記第２チャネル領域上に配置された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ポリシリコンゲートとを含み、前記第２ポリシリコンゲートは、少なくともその主要部が、ノンドープポリシリコンから構成されている、半導体装置を提供する。
【0010】
この構成では、新規な構造を有するエンハンスメント型ＭＯＳＦＥＴを含む半導体装置が得られる。
【0011】
本開示の一実施形態は、一方側の第１主面および他方側の第２主面を有し、前記第１主面側の表層領域に互いに間隔を空けて形成された第１ｐ型領域および第２ｐ型領域を有する半導体層と、デフレッション型ＭＯＳＦＥＴと、エンハンスメント型ＭＯＳＦＥＴとを含み、前記デフレッション型ＭＯＳＦＥＴは、前記第１ｐ型領域の表層領域に互いに間隔を空けて形成されたｎ型の第１ソース領域およびｎ型の第１ドレイン領域と、前記第１ソース領域および前記第１ドレイン領域の間に形成された第１チャネル領域と、前記第１チャネル領域上に配置された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成され、ｐ型不純物を含む第１ポリシリコンゲートとを含み、前記エンハンスメント型ＭＯＳＦＥＴは、前記第２ｐ型領域の表層領域に互いに間隔を空けて形成されたｎ型の第２ソース領域およびｎ型の第２ドレイン領域と、前記第２ソース領域および前記第２ドレイン領域の間に形成され、前記第１チャネル領域と同じ不純物濃度を有する第２チャネル領域と、前記第２チャネル領域上に配置された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第２ポリシリコンゲートとを含み、前記第２ポリシリコンゲートは、少なくともその主要部に、ｐ型ポリシリコンからなるｐ型部分を含み、前記ｐ型部分のｐ型不純物濃度が1×１０１７ｃｍ－３以下である、半導体装置を提供する。
【0012】
この構成では、新規な構造を有するエンハンスメント型ＭＯＳＦＥＴを含む半導体装置が得られる。
【図面の簡単な説明】
【0013】
【発明を実施するための形態】
【0014】
以下では、本開示の実施の形態を、添付図面を参照して詳細に説明する。
【0015】
図１は、本開示の第１実施形態に係る半導体装置１の回路図（一部）である。
【0016】
半導体装置１は、基準電圧発生回路２と、基準電圧発生回路２に接続された動作回路としての増幅回路３とを備えている。
【0017】
基準電圧発生回路２は、ドレイン（Ｄ）が電源端子ＶＤＤに接続され、ソース（Ｓ）とゲート（Ｇ）同士が接続されたデプレッション型ＭＯＳＦＥＴ４（ＤＥＮ）と、ドレイン（Ｄ）とゲート（Ｇ）同士が接続され、このドレインおよびゲートがデプレッション型ＭＯＳＦＥＴ４のソースに接続されたエンハンスメント型ＭＯＳＦＥＴ５（ＥＮ）とを含む。デプレッション型ＭＯＳＦＥＴ４およびエンハンスメント型ＭＯＳＦＥＴ５のバックゲートおよびエンハンスメント型ＭＯＳＦＥＴ５のソースはグランド（ＧＮＥ）電位に固定されている。
【0018】
このような基準電圧発生回路２では、常にＶＧＳ＝０Ｖで動作するデプレッション型ＭＯＳＦＥＴ４の定電流を、これに直列に接続されたエンハンスメント型ＭＯＳＦＥＴ５に流すことにより、エンハンスメント型ＭＯＳＦＥＴ５に発生する電圧を基準電圧（Ｖｒｅｆ）として増幅回路３に入力し、増幅回路３で増幅された電圧を出力電圧（Ｖｏｕｔ）として取り出す。基準電圧Ｖｒｅｆは、エンハンスメント型ＭＯＳＦＥＴ５のしきい値電圧Ｖｔｈ＿Ｅとデプレッション型ＭＯＳＦＥＴ４のしきい値電圧Ｖｔｈ＿Ｄとの差（Ｖｔｈ＿Ｅ－Ｖｔｈ＿Ｄ）である。
【0019】
【0020】
半導体装置１は、たとえばシリコンからなるｐ型の半導体基板６と、半導体基板６に設定された動作回路領域としてのＣＭＯＳ領域７および基準回路領域としてのＲｅｆ（Reference）回路領域８とを含む。ＣＭＯＳ領域７およびＲｅｆ回路領域８が共通の半導体基板６に設定されている。
【0021】
ＣＭＯＳ領域７に動作ＭＯＳＦＥＴとしてのｎ型ＭＯＳＦＥＴ９およびｐ型ＭＯＳＦＥＴ１０が形成されており、これらのＭＯＳＦＥＴ９，１０が図１の増幅回路３を構成している。一方、Ｒｅｆ回路領域８にデプレッション型ＭＯＳＦＥＴ４およびエンハンスメント型ＭＯＳＦＥＴ５が形成されており、これらのＭＯＳＦＥＴ４，５が図１の基準電圧発生回路２を構成している。
【0022】
半導体基板６は、この実施形態では、ベース基板６１と、半導体層の一例としてｎ型エピタキシャル層６２とを含んでいる。ベース基板６１は、この実施形態では、シリコン（Ｓｉ）基板で形成されているが、他の素材（たとえば、炭化シリコン（ＳｉＣ）等）で形成された基板であってもよい。ベース基板６１は、この実施形態ではｐ型である。ベース基板６１は、たとえば、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下の不純物濃度を有していてもよい。また、ベース基板６１の厚さは、１００μｍ以上５００μｍ以下であってもよい。
【0023】
ｎ型エピタキシャル層６２は、ベース基板６１に接しており、かつベース基板６１に積層されている。ｎ型エピタキシャル層６２は、ベース基板６１側とは反対側の第１主面６２ａと、ベース基板６１側の第２主面６２ｂとを有している。ｎ型エピタキシャル層６２は、この実施形態では、ベース基板６１と逆の導電型を有しており、ｎ型である。ｎ型エピタキシャル層６２は、たとえば、１×１０１５ｃｍ－３以上１×１０１７ｃｍ－３以下の不純物濃度を有していてもよい。また、ｎ型エピタキシャル層６２の厚さは、２μｍ以上１５μｍ以下であってもよい。
【0024】
半導体基板６には、ＣＭＯＳ領域７およびＲｅｆ回路領域８を確保するために、ｐ型素子分離ウェルからなる素子分離部１１が形成されている。また、半導体基板６には、ＭＯＳＦＥＴ４，５，９，１０用の領域４Ｒ，５Ｒ，９Ｒ，１０Ｒを確保するために、酸化シリコン等の絶縁物からなる素子分離部としてのフィールド絶縁膜１２（素子分離膜）が形成されている。
【0025】
半導体基板６においてフィールド絶縁膜１２で区画された領域にはゲート絶縁膜１３が形成されている。
【0026】
ＣＭＯＳ領域７およびＲｅｆ回路領域８には、それぞれｎ型埋め込み層１４が形成されている。ｎ型埋め込み層１４は、ベース基板６１とｎ型エピタキシャル層６２との境界を跨ぐように形成されている。ｎ型埋め込み層１４は、ｎ型エピタキシャル層６２よりも高いｎ型不純物濃度を有している。ｎ型埋め込み層１４の厚さは、１μｍ以上５μｍ以下であってもよい。
【0027】
ＣＭＯＳ領域７においてｎ型ＭＯＳＦＥＴ９は、ｐ型ウェル２１と、ｎ型ソース領域２２と、ｎ型ドレイン領域２３と、ｐ型バックゲート領域２４とを備えている。
【0028】
ｐ型ウェル２１は、ｎ型エピタキシャル層６２の第１主面６２ａ側の表層領域に形成されている。ｎ型ソース領域２２およびｎ型ドレイン領域２３は、ｐ型ウェル２１の表層領域に間隔を空けて形成されている。ｎ型ソース領域２２およびドレイン領域２３は、ｎ型エピタキシャル層６２よりも高いｎ型不純物濃度を有している。
【0029】
ｐ型バックゲート領域２４は、ｐ型ウェル２１の表層領域であって、ｎ型ドレイン領域２３に対してｎ型ソース領域２２とは反対側の領域に、ｎ型ドレイン領域２３から間隔を空けて形成されている。ｐ型バックゲート領域２４は、ｐ型ウェル２１よりも高いｐ型不純物濃度を有している。
【0030】
ｎ型ソース領域２２およびドレイン領域２３の間のチャネル領域２５に対向するように、ゲート絶縁膜１３を挟んでポリシリコンゲート２６が形成されている。ポリシリコンゲート２６の両側面は、酸化シリコン等の絶縁物からなるサイドウォール２７で覆われている。ポリシリコンゲート２６は、ｎ型不純物を含む導電性ポリシリコンからなる。ｎ型不純物は、この実施形態ではＰ（リン）である。つまり、ポリシリコンゲート２６は、ｎ型ポリシリコンからなる。ポリシリコンゲート２６は、ｎ型ポリシリコンゲート２６と称されてもよい。
【0031】
ｎ型ソース領域２２およびｎ型ドレイン領域２３とポリシリコンゲート２６との間、すなわち、サイドウォール２７の直下の領域には、ｎ型低濃度層２８，２９が形成されている。こうして、ＬＤＤ構造が形成されている。ｎ型低濃度層２８，２９は、ｎ型ソース領域２２およびｎ型ドレイン領域２３よりも低濃度に形成され、かつ、これらよりも浅く不純物イオンを注入して形成された領域である。
【0032】
ｎ型低濃度層２８，２９は、ポリシリコンゲート２６に対して自己整合的に形成されており、ｎ型ソース領域２２およびｎ型ドレイン領域２３はサイドウォール２７に対して自己整合的に形成されている。ｎ型低濃度層２８，２９は、ｎ型ドレイン領域２３の近傍における電界を緩和して、ホットエレクトロン効果を抑制する。
【0033】
ＣＭＯＳ領域７においてｐ型ＭＯＳＦＥＴ１０は、ｎ型ウェル３１と、ｐ型ソース領域３２と、ｐ型ドレイン領域３３と、ｎ型バックゲート領域３４とを備えている。
【0034】
ｎ型ウェル３１は、ｎ型エピタキシャル層６２の第１主面６２ａ側の表層領域に形成されている。ｐ型ソース領域３２およびｐ型ドレイン領域３３は、ｎ型ウェル３１の表層領域に間隔を空けて形成されている。
【0035】
ｎ型バックゲート領域３４は、ｎ型ウェル３１の表層領域であって、ｐ型ソース領域３２に対してｐ型ドレイン領域３３とは反対側の領域に、ｐ型ソース領域３２から間隔を空けて形成されている。ｎ型バックゲート領域３４は、ｎ型ウェル３１よりも高いｎ型不純物濃度を有している。
【0036】
ｐ型ソース領域３２およびｐ型ドレイン領域３３の間のチャネル領域３５に対向するように、ゲート絶縁膜１３を挟んでポリシリコンゲート３６が形成されている。ポリシリコンゲート３６の両側面は、酸化シリコン等の絶縁物からなるサイドウォール３７で覆われている。ポリシリコンゲート３６は、ｐ型不純物を含む導電性ポリシリコンからなる。ｐ型不純物は、この実施形態ではＢ（ボロン）である。つまり、ポリシリコンゲート３６は、ｐ型ポリシリコンからなる。ポリシリコンゲート３６は、ｐ型ポリシリコンゲート３６と称されてもよい。
【0037】
ｐ型ソース領域３２およびｐ型ドレイン領域３３とポリシリコンゲート３６との間、すなわち、サイドウォール３７の直下の領域には、ｐ型低濃度層３８，３９が形成されている。こうして、ＬＤＤ構造が形成されている。ｐ型低濃度層３８，３９は、ｐ型ソース領域３２およびｐ型ドレイン領域３３よりも低濃度に形成され、かつ、これらよりも浅く不純物イオンを注入して形成された領域である。
【0038】
ｐ型低濃度層３８，３９は、ポリシリコンゲート３６に対して自己整合的に形成されており、ｐ型ソース領域３２およびｐ型ドレイン領域３３はサイドウォール３７に対して自己整合的に形成されている。ｐ型低濃度層３８，３９は、ｐ型ドレイン領域３３の近傍における電界を緩和して、ホットエレクトロン効果を抑制する。
【0039】
Ｒｅｆ回路領域８においてデプレッション型ＭＯＳＦＥＴ４は、ｐ型ウェル４１とｎ型ソース領域４２およびｎ型ドレイン領域４３と、ｐ型バックゲート領域４４とを備えている。ｐ型ウェル４１は、本開示の「第１ｐ型領域」の一例である。ｎ型ソース領域４２は、本開示の「第１ソース領域」の一例である。ｎ型ドレイン領域４３は、本開示の「第１ドレイン領域」の一例である。
【0040】
ｐ型ウェル４１は、ｎ型エピタキシャル層６２の第１主面６２ａ側の表層領域に形成されている。ｎ型ソース領域４２およびｎ型ドレイン領域４３は、ｐ型ウェル４１の表層領域に間隔を空けて形成されている。ｎ型ソース領域４２およびドレイン領域４３は、ｎ型エピタキシャル層６２よりも高いｎ型不純物濃度を有している。
【0041】
ｐ型バックゲート領域４４は、ｐ型ウェル４１の表層領域に、ｎ型ドレイン領域４３に対してｎ型ソース領域４２とは反対側に、ｎ型ドレイン領域４３から間隔を空けて形成されている。ｐ型バックゲート領域４４は、ｐ型ウェル４１よりも高いｐ型不純物濃度を有している。
【0042】
ｎ型ソース領域４２およびｎ型ドレイン領域４３の間のチャネル領域４５に対向するように、ゲート絶縁膜１３を挟んでポリシリコンゲート４６が形成されている。ポリシリコンゲート４６の両側面は、酸化シリコン等の絶縁物からなるサイドウォール４７で覆われている。チャネル領域４５には、ｎ型不純物が注入されている。ポリシリコンゲート４６は、ｎ型不純物を含む導電性ポリシリコンからなる。ｎ型不純物は、この実施形態ではＰ（リン）である。つまり、ポリシリコンゲート４６は、ｎ型ポリシリコンからなる。ポリシリコンゲート４６は、ｎ型ポリシリコンゲート４６と称されてもよい。
【0043】
チャネル領域４５は、本開示の「第１チャネル領域」の一例である。ポリシリコンゲート４６は、本開示の「第１ポリシリコンゲート」の一例である。ポリシリコンゲート４６の下方のゲート絶縁膜１３は、本開示の「第１ゲート絶縁膜」の一例である。サイドウォール４７は、本開示の「第１サイドウォール」の一例である。
【0044】
ｎ型ソース領域４２およびｎ型ドレイン領域４３とポリシリコンゲート４６との間、すなわち、サイドウォール４７の直下の領域には、ｎ型低濃度層４８，４９が形成されている。こうして、ＬＤＤ構造が形成されている。ｎ型低濃度層４８，４９は、ｎ型ソース領域４２およびｎ型ドレイン領域４３よりも低濃度に形成され、かつ、これらよりも浅く不純物イオンを注入して形成された領域である。
【0045】
ｎ型低濃度層４８，４９は、ポリシリコンゲート４６に対して自己整合的に形成されており、ｎ型ソース領域４２およびｎ型ドレイン領域４３はサイドウォール４７に対して自己整合的に形成されている。ｎ型低濃度層４８，４９は、ｎ型ドレイン領域４３の近傍における電界を緩和して、ホットエレクトロン効果を抑制する。
【0046】
Ｒｅｆ回路領域８においてエンハンスメント型ＭＯＳＦＥＴ５は、ｐ型ウェル５１と、第２ソース領域としてのｎ型ソース領域５２と、第２ドレイン領域としてのｎ型ドレイン領域５３と、ｐ型バックゲート領域５４とを備えている。
【0047】
ｐ型ウェル５１は、本開示の「ｐ型領域」および「第２ｐ型領域」の一例である。ｎ型ソース領域５２は、本開示の「ｎ型のソース領域」および「第２ソース領域」の一例である。ｎ型ドレイン領域４３は、本開示の「ｎ型のドレイン領域」および「第２ドレイン領域」の一例である。
【0048】
ｐ型ウェル５１は、ｎ型エピタキシャル層６２の第１主面６２ａ側の表層領域に、デプレッション型ＭＯＳＦＥＴ４のｐ型ウェル４１と間隔を空けて形成されている。ｎ型ソース領域５２およびｎ型ドレイン領域５３は、ｐ型ウェル５１の表層領域に間隔を空けて形成されている。ｎ型ソース領域５２およびドレイン領域５３は、ｎ型エピタキシャル層６２よりも高いｎ型不純物濃度を有している。
【0049】
ｐ型バックゲート領域５４は、ｐ型ウェル５１の表層領域に、ｎ型ドレイン領域５３に対してｎ型ソース領域５２とは反対側に、ｎ型ドレイン領域５３から間隔を空けて形成されている。ｐ型バックゲート領域５４は、ｐ型ウェル５１よりも高いｐ型不純物濃度を有している。
【0050】
ｎ型ソース領域５２およびｎ型ドレイン領域５３の間のチャネル領域５５に対向するように、ゲート絶縁膜１３を挟んでポリシリコンゲート５６が形成されている。ポリシリコンゲート４６の両側面は、酸化シリコン等の絶縁物からなるサイドウォール５７で覆われている。チャネル領域５５には、ｎ型不純物が注入されている。チャネル領域５５内のｎ不純物濃度は、デプレッション型ＭＯＳＦＥＴ４のチャネル領域４５内のｎ型不純物濃度と等しい。
【0051】
チャネル領域５５は、本開示の「第２チャネル領域」の一例である。ポリシリコンゲート５６は、本開示の「ポリシリコンゲート」および「第２ポリシリコンゲート」の一例である。ポリシリコンゲート５６の下方のゲート絶縁膜１３は、本開示の「第２ゲート絶縁膜」の一例である。サイドウォール５７は、本開示の「第２サイドウォール」の一例である。
【0052】
ポリシリコンゲート５６の主要部は、ノンドープポリシリコンからなる。ポリシリコンゲート５６の主要部とは、ポリシリコンゲート５６におけるチャネル領域５５に対向している部分の８０％以上を占める領域をいう。また、ノンドープポリシリコンとは、不純物濃度が１×１０１４ｃｍ－３以下のポリシリコンをいう。
【0053】
この実施形態では、ポリシリコンゲート５６は、両側部のｎ型ポリシリコンからなるｎ型部分７１と、これらのｎ型部分７１の間のノンドープポリシリコンからなるノンドープ部分７２とからなる。ｎ型部分７１に含まれるｎ型不純物は、この実施形態ではＰ（リン）である。この実施形態では、ノンドープ部分７２が主要部に相当する。なお、ポリシリコンゲート５６の全体が、ノンドープポリシリコンから構成されていてもよい。
【0054】
ｎ型ソース領域５２およびｎ型ドレイン領域５３とポリシリコンゲート４６との間、すなわち、サイドウォール５７の直下の領域には、ｎ型低濃度層５８，５９が形成されている。こうして、ＬＤＤ構造が形成されている。ｎ型低濃度層５８，５９は、ｎ型ソース領域５２およびｎ型ドレイン領域５３よりも低濃度に形成され、かつ、これらよりも浅く不純物イオンを注入して形成された領域である。
【0055】
ｎ型低濃度層５８，５９は、ポリシリコンゲート５６に対して自己整合的に形成されており、ｎ型ソース領域５２およびｎ型ドレイン領域５３はサイドウォール５７に対して自己整合的に形成されている。ｎ型低濃度層５８，５９は、ｎ型ドレイン領域５３の近傍における電界を緩和して、ホットエレクトロン効果を抑制する。
【0056】
第１実施形態では、Ｒｅｆ回路領域８においてデプレッション型ＭＯＳＦＥＴ４のチャネル領域４５の不純物濃度と、エンハンスメント型ＭＯＳＦＥＴ５のチャネル領域５５の不純物濃度とは等しい。一方、デプレッション型ＭＯＳＦＥＴ４のポリシリコンゲート４６の主要部がｎ型ポリシリコンで構成されているのに対し、エンハンスメント型ＭＯＳＦＥＴ５のポリシリコンゲート５６の主要部がノンドープポリシリコンで構成されている。
【0057】
これにより、デプレッション型ＭＯＳＦＥＴ４におけるポリシリコンゲート４６とチャネル領域４５との間の仕事関数差と、エンハンスメント型ＭＯＳＦＥＴ５におけるポリシリコンゲート５６とチャネル領域５５との間の仕事関数差との間には、差が設けられている。これにより、デプレッション型ＭＯＳＦＥＴ４のしきい値電圧Ｖｔｈ＿Ｄとエンハンスメント型ＭＯＳＦＥＴ５のしきい値電圧Ｖｔｈ＿Ｅとを異ならせている。たとえば、しきい値電圧Ｖｔｈ＿Ｄは－１．０Ｖ～－０．２Ｖであり、しきい値電圧Ｖｔｈ＿Ｅは０．２Ｖ～１．０Ｖである。図１においては、このしきい値電圧の差（Ｖｔｈ＿Ｅ－Ｖｔｈ＿Ｄ）に相当する大きさの電圧を増幅回路３に送ることができる。
【0058】
半導体基板６上には、図示しないが、各ポリシリコンゲート２６，３６，４６，５６を一括して被覆する層間絶縁膜が積層される。層間絶縁膜上には、図示しないが、複数のソース領域２２、３２、４２および５２にそれぞれ対応した複数のソース電極と、複数のドレイン領域２３、３３、４３および５３にそれぞれ対応した複数のドレイン電極と、複数のバックゲート領域２４、３４、４４および５４にそれぞれ対応した複数のバックゲート電極とが形成される。
【0059】
層間絶縁膜には、図示しないが、複数のソース領域２２、３２、４２および５２を、それに対応するソース電極に接続するためのビアと、複数のドレイン領域２３、３３、４３および５３を、それに対応するドレイン電極に接続するためのビアと、複数のバックゲート領域２４、３４、４４および５４を、それに対応するバックゲート電極に接続するためのビアとが形成される。デプレッション型ＭＯＳＦＥＴ４のソース電極とエンハンスメント型ＭＯＳＦＥＴ５のドレイン電極とは、層間絶縁膜上において一体的に形成されて接続される。
【0060】
次に、第１比較例に係る半導体装置１０１（以下、単に、「第１比較例１０１」という。）について説明する。第１比較例１０１は、第１実施形態に係る半導体装置１と同様に、ＣＭＯＳ領域とＲｅｆ回路領域とを備えている。第１比較例１０１のＣＭＯＳ領域の構成は、第１実施形態に係る半導体装置１のＣＭＯＳ領域７の構成と同じである。
【0061】
【0062】
第１比較例１０１のＲｅｆ回路領域１０８は、デプレッション型ＭＯＳＦＥＴ４と、エンハンスメント型ＭＯＳＦＥＴ１０５とを備えている。第１比較例１０１のデプレッション型ＭＯＳＦＥＴ４の構成は、第１実施形態に係る半導体装置１のデプレッション型ＭＯＳＦＥＴ４の構成と同じである。
【0063】
第１比較例１０１のエンハンスメント型ＭＯＳＦＥＴ１０５は、第１実施形態に係る半導体装置１のエンハンスメント型ＭＯＳＦＥＴ５に対して、次の点（Ａ１），（Ａ２）において異なる。
【0064】
（Ａ１）第１比較例１０１のエンハンスメント型ＭＯＳＦＥＴ１０５では、チャネル領域１５５にｎ型不純物が注入されていない。したがって、第１比較例１０１では、デプレッション型ＭＯＳＦＥＴ４のチャネル領域４５のｎ型不純物濃度と、エンハンスメント型ＭＯＳＦＥＴ１０５のチャネル領域１５５のｎ型不純物濃度が異なる。
【0065】
（Ａ２）第１比較例１０１のエンハンスメント型ＭＯＳＦＥＴ１０５では、ポリシリコンゲート１５６は、ｎ型ポリシリコンから構成されている。ポリシリコンゲート１５６２含まれるｎ型不純物は、この例ではＰ（リン）である。つまり、第１比較例１０１では、デプレッション型ＭＯＳＦＥＴ４のポリシリコンゲート４６と、エンハンスメント型ＭＯＳＦＥＴ１０５のポリシリコンゲート１５６は、共にｎ型ポリシリコンから構成されている。
【0066】
第１比較例１０１では、デプレッション型ＭＯＳＦＥＴ４のチャネル領域４５のｎ型不純物濃度と、エンハンスメント型ＭＯＳＦＥＴ１０５のチャネル領域１５５のｎ型不純物濃度との間に差を設けることにより、デプレッション型ＭＯＳＦＥＴ４のしきい値電圧Ｖｔｈ＿Ｄとエンハンスメント型ＭＯＳＦＥＴ１０５のしきい値電圧Ｖｔｈ＿Ｅとを異ならせている。
【0067】
第１比較例１０１では、デプレッション型ＭＯＳＦＥＴ４のチャネル領域４５のｎ型不純物濃度と、エンハンスメント型ＭＯＳＦＥＴ１０５のチャネル領域１５５のｎ型不純物濃度とが異なる。このため、図６に示すように、デプレッション型ＭＯＳＦＥＴ４のＶｇ－Ｉｄ特性（ゲート電圧－ドレイン電流特性）の傾きと、エンハンスメント型ＭＯＳＦＥＴ１０５のＶｇ－Ｉｄ特性の傾きが異なる。このため、図６に示すように、両者の閾値電圧の差である基準電圧Ｖｒｅｆが、温度によって変化する。
【0068】
次に、第２比較例に係る半導体装置２０１（以下、単に、「第２比較例２０１」という。）について説明する。第２比較例２０１は、第１実施形態に係る半導体装置１と同様に、ＣＭＯＳ領域とＲｅｆ回路領域とを備えている。第２比較例２０１のＣＭＯＳ領域の構成は、第１実施形態に係る半導体装置１のＣＭＯＳ領域７の構成と同じである。
【0069】
【0070】
第２比較例２０１のＲｅｆ回路領域２０８は、デプレッション型ＭＯＳＦＥＴ４と、エンハンスメント型ＭＯＳＦＥＴ２０５とを備えている。第２比較例２０１のデプレッション型ＭＯＳＦＥＴ４の構成は、第１実施形態に係る半導体装置１のデプレッション型ＭＯＳＦＥＴ４の構成と同じである。
【0071】
第２比較例２０１のエンハンスメント型ＭＯＳＦＥＴ２０５は、第１比較例１０１のエンハンスメント型ＭＯＳＦＥＴ１０５に対して、次の点（Ｂ１），（Ｂ２）において異なる。
【0072】
（Ｂ１）第２比較例２０１のエンハンスメント型ＭＯＳＦＥＴ２０５では、第１実施形態に係る半導体装置１と同様に、チャネル領域５５にｎ型不純物が注入されている。そして、第２比較例２０１では、第１実施形態に係る半導体装置１と同様に、エンハンスメント型ＭＯＳＦＥＴ２０５のチャネル領域５５の不純物濃度は、デプレッション型ＭＯＳＦＥＴ４のチャネル領域４５の不純物濃度と等しい。
【0073】
（Ｂ２）第２比較例２０１のエンハンスメント型ＭＯＳＦＥＴ２０５では、ポリシリコンゲート２５６の主要部は、ｎ型ポリシリコンではなく、ｐ型ポリシリコンから構成されている。具体的には、ポリシリコンゲート２５６は、両側部のｎ型ポリシリコンからなるｎ型部分２７１と、これらのｎ型部分２７１の間のｐ型ポリシリコンからなるｐ型部分２７２とからなる。ｐ型部分２７２２に含まれるｐ型不純物は、この例ではＢ（ボロン）である。ｐ型部分２７２のｐ型不純物濃度は、１×１０１９ｃｍ－３以上である。
【0074】
第２比較例２０１では、デプレッション型ＭＯＳＦＥＴ４におけるポリシリコンゲート４６の仕事関数と、エンハンスメント型ＭＯＳＦＥＴ２０５におけるポリシリコンゲート２５６の仕事関数との間には、差が設けられている。これにより、デプレッション型ＭＯＳＦＥＴ４におけるポリシリコンゲート４６とチャネル領域４５との間の仕事関数差と、エンハンスメント型ＭＯＳＦＥＴ２０５におけるポリシリコンゲート２５６とチャネル領域５５との間の仕事関数差との間には、差が設けられている。これにより、デプレッション型ＭＯＳＦＥＴ４のしきい値電圧Ｖｔｈ＿Ｄとエンハンスメント型ＭＯＳＦＥＴ５のしきい値電圧Ｖｔｈ＿Ｅとを異ならせている。
【0075】
第２比較例２０１では、エンハンスメント型ＭＯＳＦＥＴ２０５のチャネル領域２５５のｎ型不純物濃度は、デプレッション型ＭＯＳＦＥＴ４のチャネル領域４５のｎ型不純物濃度と等しい。このため、図８に示すように、デプレッション型ＭＯＳＦＥＴ４のＶｇ－Ｉｄ特性の傾きと、エンハンスメント型ＭＯＳＦＥＴ２０５のＶｇ－Ｉｄ特性の傾きはほぼ等しくなる。これにより、図８に示すように、第２比較例２０１では、第１比較例１０１に比べて、温度による基準電圧Ｖｒｅｆの変化を抑制することができる。
【0076】
しかしながら、第２比較例２０１では、エンハンスメント型ＭＯＳＦＥＴ２０５におけるポリシリコンゲート２５６の主要部（ｐ型部分２７２）には、ｐ型不純物で（この例ではボロン（Ｂ））が含まれているので、以下のような問題が生じるおそれがある。すなわち、製造過程等においてエンハンスメント型ＭＯＳＦＥＴ２０５のポリシリコンゲート２５６内のｐ型不純物が拡散し、ゲート絶縁膜１３内に固定電化やトラップサイトが形成されたり、チャネル領域２５５の不純物濃度を変化させたりする。これにより、製造ばらつきや経時劣化が起こりやすくなる。
【0077】
第１実施形態に係る半導体装置１では、エンハンスメント型ＭＯＳＦＥＴ５のチャネル領域５５のｎ型不純物濃度は、デプレッション型ＭＯＳＦＥＴ４のチャネル領域４５のｎ型不純物濃度と等しい。このため、デプレッション型ＭＯＳＦＥＴ４のＶｇ－Ｉｄ特性の傾きと、エンハンスメント型ＭＯＳＦＥＴ５のＶｇ－Ｉｄ特性の傾きはほぼ等しくなるので、第１比較例１０１に比べて、温度による基準電圧Ｖｒｅｆの変化を抑制することができる。
【0078】
また、第１実施形態に係る半導体装置１では、エンハンスメント型ＭＯＳＦＥＴ５のポリシリコンゲート５６の主要部（ノンドープ部分７２）には、ｐ型不純物が含まれていないので、第２比較例のように、エンハンスメント型ＭＯＳＦＥＴ２０５のポリシリコンゲート２５６内のｐ型不純物が拡散するといったことを抑制でまたは防止できる。これにより、第１実施形態に係る半導体装置１では、第２比較例２０１に比べて、製造ばらつきや経時劣化が起こりにくくなる。
【0079】
【0080】
まず、図９Ａに示すように、半導体基板６、素子分離部１１、ｎ型埋め込み層１４、ｐ型ウェル２１、ｎ型ウェル３１、ｐ型ウェル４１、ｐ型ウェル５１、チャネル領域４５，５５用のｎ型不純物拡散領域３４５，３５５、フィールド絶縁膜１２およびゲート絶縁膜１３を含む半導体装置が製造される。半導体基板６は、ベース基板６１と、ベース基板６１上に形成されたｎ型エピタキシャル層６２とからなる。
【0081】
図９Ａに示すような半導体装置は、例えば次のようにして製造される。すなわち、まず、ｐ型のベース基板６１が形成される。次に、ベース基板６１の表面にｎ型不純物とｐ型不純物とが選択的に注入される。そして、ｎ型不純物を添加しながら、ベース基板６１のシリコンをエピタキシャル成長させる。これにより、ｐ型のベース基板６１上にｎ型エピタキシャル層６２の一部が形成される。
【0082】
ベース基板６１のエピタキシャル成長に際して、ベース基板６１に注入されたｎ型不純物およびｐ型不純物は、ｎ型エピタキシャル層６２の成長方向に拡散する。これにより、ベース基板６１とｎ型エピタキシャル層６２との境界部に埋め込み層１４が形成される。また、これにより、ｐ型の素子分離部１１の一部が形成される。この後、ｎ型エピタキシャル層６２の一部に、ｐ型不純物が選択的に注入される。そして、ｎ型不純物を添加しながら、ベース基板６１のシリコンを、さらにエピタキシャル成長させる。これにより、ｐ型のベース基板６１とｎ型エピタキシャル層６２とからなる半導体基板６が形成される。
【0083】
この後、ｎ型エピタキシャル層６２の表層領域にｎ型不純物が選択的に注入されることにより、ｎ型ウェル３１が形成される。また、ｎ型エピタキシャル層６２の表層領域にｐ型不純物が選択的に注入されることにより、ｐ型ウェル２１，４１，５１が形成される。次に、半導体基板６上に、フィールド絶縁生膜１２が形成される。次に、ｎ型エピタキシャル層６２の表層領域にｎ型不純物が選択的に注入されることにより、ｎ型不純物拡散領域３４５，３５５が形成される。この後、ゲート絶縁膜１３が形成される。
【0084】
【0085】
具体的には、まず、図９Ｂに示すように、ノンドープのポリシリコン膜８１が、半導体基板６における第１主面６２ａ側の表面全域に形成される。次に、ポリシリコン膜８１が、フォトリソグラフィによってパターニングされる。これにより、図９Ｃに示すように、ノンドープゲート３２６，３３６，３４６，３５６がそれぞれ対応するゲート絶縁膜１３上に形成される。
【0086】
次に、図９Ｄに示すように、ｎ型エピタキシャル層６２に、ｎ型不純物イオン（たとえば、Ｐ＋イオン）が注入されることにより、ｎ型低濃度層２８，２９，４８，４９，５８，５９がノンドープゲート３２６，３４６，３５６に自己整合的に形成される。これにより、チャネル領域４５，５５が形成される。また、ｎ型エピタキシャル層６２に、ｐ型不純物イオン（たとえば、Ｂ＋イオン）が注入されることにより、ｐ型低濃度層３８，３９がノンドープゲート３３６に自己整合的に形成される。なお、低濃度層２８，２９，３８，３９，４８，４９，５８，５９の形成のために、イオンが注入される際には、ノンドープゲート３５６はレジスト膜（図示略）によって覆われる。
【0087】
次に、ＣＶＤ法によって、半導体基板６における第１主面６２ａ側の表面全域に、酸化シリコン膜等の絶縁膜が形成された後、その絶縁膜がドライエッチングによってエッチバックされる。このエッチバックが、各ノンドープゲート３２６，３３６，３４６，３５６が露出するまで行われることにより、それらの両側面にサイドウォール２７，３７，４７，５７が形成される。
【0088】
次に、図９Ｅに示すように、各ｐ型バックゲート領域２４，４４，５４の形成予定領域と、ｐ型ソース領域３２の形成予定領域と、ノンドープゲート３３６と、サイドウォール３７と、ｐ型ドレイン領域３３の形成予定領域と、ノンドープゲート３５６の上面におけるその両側部を除いた領域とを覆うように、レジスト膜８２が形成される。
【0089】
そして、当該レジスト膜８２を介して、ｎ型不純物イオン（たとえば、Ｐ＋イオン）が、ノンドープゲート３２６，３４６と、ノンドープゲート３５６の両側部と、ｎ型エピタキシャル層６２とに注入される。この後、レジスト膜８２が除去される。
【0090】
これにより、図９Ｆに示すように、ｎ型ソース領域２２，４２，５２と、ｎ型ドレイン領域２３，４３，５３と、ｎ型バックゲート領域３４と、ｎ型のポリシリコンゲート２６，４６と、ｎ型部分７１およびノンドープ部分７２を有するポリシリコンゲート５６とが形成される。
【0091】
次に、図９Ｇに示すように、各ｎ型ソース領域２２，４２，５２と、各ｎ型ドレイン領域２３，４３，５３と、ｎ型バックゲート領域３４と、ｎ型のポリシリコンゲート２６，４６およびそれらのサイドウォール２７，４７と、ポリシリコンゲート５６およびそのサイドウォール５７と覆うように、レジスト膜８３が形成される。そして、当該レジスト膜８３を介して、ｐ型不純物イオン（たとえば、Ｂ＋イオン）が、ノンドープゲート３３６およびｎ型エピタキシャル層６２に注入される。この後、レジスト膜８３が除去される。
【0092】
これにより、ｐ型のポリシリコンゲート３６、ｐ型ソース領域３２、ｐ型ドレイン領域３３およびｐ型バックゲート領域２４，４４，５４が形成される。これにより、図２に示すような半導体装置１が得られる。
【0093】
【0094】
【0095】
本開示の第２実施形態に係る半導体装置４０１の回路図は、本開示の第１実施形態に係る半導体装置１の回路図（図１）と同様である。
【0096】
本開示の第２実施形態に係る半導体装置４０１は、第１実施形態に係る半導体装置１と同様に、ＣＭＯＳ領域とＲｅｆ回路領域とを備えている。第２実施形態に係る半導体装置４０１のＣＭＯＳ領域７の構成は、第１実施形態に係る半導体装置１のＣＭＯＳ領域７の構成と同じである。
【0097】
第２実施形態に係る半導体装置４０１のＲｅｆ回路領域４０８は、デプレッション型ＭＯＳＦＥＴ４と、エンハンスメント型ＭＯＳＦＥＴ４０５とを備えている。第２実施形態に係る半導体装置４０１のデプレッション型ＭＯＳＦＥＴ４の構成は、第１実施形態に係る半導体装置１のデプレッション型ＭＯＳＦＥＴ４の構成と同じである。
【0098】
第２実施形態に係る半導体装置４０１のエンハンスメント型ＭＯＳＦＥＴ４０５では、ポリシリコンゲート４５６の主要部がｐ型ポリシリコンから構成されている点が、第１実施形態に係る半導体装置１と異なる。
【0099】
具体的には、ポリシリコンゲート４５６は、両側部のｎ型部分４７１と、これらのｎ型部分４７１の間のｐ型部分４７２とからなる。ｎ型部分４７１は、ｎ型ポリシリコンから構成されている。ｐ型部分４７２は、ｐ型ポリシリコンから構成されている。ｐ型部分４７２２に含まれるｐ型不純物は、この実施形態では、ボロン（Ｂ）である。
【0100】
ｐ型部分４７２のｐ型不純物濃度は、第２比較例２０１のｐ型部分２７２（図７参照）のｐ型不純物濃度よりも低い。ｐ型部分４７２のｐ型不純物濃度は、１×１０１７ｃｍ－３以下であることが好ましい。なお、第２比較例２０１のｐ型部分２７２のｐ型不純物濃度は、１×１０１９ｃｍ－３以上である。
【0101】
第２実施形態に係る半導体装置４０１においても、第１実施形態に係る半導体装置１と同様に、エンハンスメント型ＭＯＳＦＥＴ４０５のチャネル領域５５のｎ型不純物濃度は、デプレッション型ＭＯＳＦＥＴ４のチャネル領域４５のｎ型不純物濃度と等しい。このため、デプレッション型ＭＯＳＦＥＴ４のＶｇ－Ｉｄ特性の傾きと、エンハンスメント型ＭＯＳＦＥＴ４０５のＶｇ－Ｉｄ特性の傾きはほぼ等しくなるので、第１比較例１０１に比べて、温度による基準電圧Ｖｒｅｆの変化を抑制することができる。
【0102】
また、第２実施形態に係る半導体装置４０１では、エンハンスメント型ＭＯＳＦＥＴ５のポリシリコンゲート４５６の主要部（ｐ型部分４７２）にｐ型不純物が含まれているが、そのｐ型不純物濃度が、第２比較例２０１のポリシリコンゲート２５６の主要部（ｐ型部分２７２）のｐ型不純物濃度よりも低い。これにより、エンハンスメント型ＭＯＳＦＥＴ４０５のポリシリコンゲート４５６内のｐ型不純物の拡散が第２比較例に比べて抑制されるので、第２比較例２０１に比べて、製造ばらつきや経時劣化が起こりにくくなる。
【0103】
なお、ポリシリコンゲート４５６全体が、ｐ型ポリシリコンから構成されている。この場合においても、ポリシリコンゲート４５６に含まれるｐ型不純物濃度は、１×１０１７ｃｍ－３以下であることが好ましい。
【0104】
【0105】
まず、図１２Ａに示すように、半導体基板６、素子分離部１１、ｎ型埋め込み層１４、ｐ型ウェル２１、ｎ型ウェル３１、ｐ型ウェル４１、ｐ型ウェル５１、チャネル領域４５，５５用のｎ型不純物拡散領域３４５，３５５、フィールド絶縁膜１２およびゲート絶縁膜１３を含む半導体装置が製造される。半導体基板６は、ベース基板６１と、ベース基板６１上に形成されたｎ型ｎ型エピタキシャル層６２とからなる。
【0106】
次に、図１２Ｂに示すように、ノンドープのポリシリコン膜８１が、半導体基板６における第１主面６２ａ側の表面全域に形成される。
【0107】
次に、図１２Ｃに示すように、ポリシリコン膜８１上に、ポリシリコンゲート４５６の形成予定領域を含みかつ当該形成予定領域の両側のフィールド絶縁膜１２それぞれの一部を含む領域に対向する領域に開口８４ａを有するレジスト膜８４が形成される。そして、レジスト膜８４を介してｐ型不純物イオン（たとえば、Ｂ＋イオン）がポリシリコン膜８１に注入される。この後、レジスト膜８４が除去される。これにより、ポリシリコン膜８１における開口８４ａに対向する部分は、ｐ型ポリシリコンから構成されることになる。
【0108】
次に、ポリシリコン膜８１が、フォトリソグラフィによってパターニングされる。これにより、図１２Ｄに示すように、ポリシリコンゲート４２６，４３６，４４６に対応したノンドープゲート３２６，３３６，３４６と、ポリシリコンゲート４５６に対応したｐ型ゲート３５６Ａが形成される。
【0109】
次に、図１２Ｅに示すように、ｎ型エピタキシャル層６２に、ｎ型不純物イオン（たとえば、Ｐ＋イオン）が注入されることにより、ｎ型低濃度層２８，２９，４８，４９がノンドープゲート３２６，３４６に自己整合的に形成されるとともに、ｎ型低濃度層５８，５９がｐ型ゲート３５６Ａに自己整合的に形成される。また、ｎ型エピタキシャル層６２に、ｐ型不純物イオン（たとえば、Ｂ＋イオン）が注入されることにより、ｐ型低濃度層３８，３９がノンドープゲート３３６に自己整合的に形成される。なお、低濃度層２８，２９，３８，３９，４８，４９，５８，５９の形成のために、イオンが注入される際には、ｐ型ゲート３５６Ａはレジスト膜（図示略）によって覆われる。
【0110】
次に、ＣＶＤ法によって、半導体基板６における第１主面６２ａ側の表面全域に、酸化シリコン膜等の絶縁膜が形成された後、その絶縁膜がドライエッチングによってエッチバックされる。このエッチバックが、各ノンドープゲート３２６，３３６，３４６およびｐ型ゲート３５６Ａが露出するまで行われることにより、それらの両側面にサイドウォール２７，３７，４７，５７が形成される。
【0111】
次に、図１２Ｆに示すように、各ｐ型バックゲート領域２４，４４，５４の形成予定領域と、ｐ型ソース領域３２の形成予定領域と、ノンドープゲート３３６と、サイドウォール３７と、ｐ型ドレイン領域３３の形成予定領域と、ｐ型ゲート３５６Ａの上面におけるその両側部を除いた領域とを覆うように、レジスト膜８５が形成される。
【0112】
そして、当該レジスト膜８５を介して、ｎ型不純物イオン（たとえば、Ｐ＋イオン）が、ノンドープゲート３２６，３４６と、ｐ型ゲート３５６Ａの両側部と、ｎ型エピタキシャル層６２に注入される。この後、レジスト膜８５が除去される。
【0113】
これにより、図１２Ｇに示すように、ｎ型ソース領域２２，４２，５２と、ｎ型ドレイン領域２３，４３，５３と、ｎ型バックゲート領域３４と、ｎ型のポリシリコンゲート２６，４６と、ｎ型部分４７１およびｐ型部分４７２を有するポリシリコンゲート４５６とが形成される。
【0114】
次に、図１２Ｈに示すように、各ｎ型ソース領域２２，４２，５２と、各ｎ型ドレイン領域２３，４３，５３と、ｎ型バックゲート領域３４と、ｎ型のポリシリコンゲート２６，４６およびそれらのサイドウォール２７，４７と、ポリシリコンゲート４５６およびそのサイドウォール５７とを覆うように、レジスト膜８６が形成される。そして、当該レジスト膜８６を介して、ｐ型不純物イオン（たとえば、Ｂ＋イオン）が、ノンドープゲート３３６およびｎ型エピタキシャル層６２に注入される。この後、レジスト膜８６が除去される。
【0115】
これにより、ｐ型のポリシリコンゲート３６、ｐ型ソース領域３２、ｐ型ドレイン領域３３およびｐ型バックゲート領域２４，４４，５４が形成される。これにより、図１０に示すような半導体装置４０１が得られる。
【0116】
【0117】
第１変形例に係る半導体装置５０１（以下、「第１変形例５０１」という。）では、半導体基板６の構成および内部構造が第１実施形態に係る半導体装置１と異なっている。
【0118】
第１変形例５０１では、半導体基板６は、ベース基板６１と、ｐ型エピタキシャル層６３と、ｎ型領域６５と、ｎ型領域６６とを含む。ｐ型エピタキシャル層６３は、ベース基板６１とは反対側の第１主面６３ａと、その反対側の第２主面６３ｂとを有している。
【0119】
ｐ型エピタキシャル層６３は、半導体基板６上に形成されている。ＣＭＯＳ領域７において、ｎ型埋め込み層１４は、ベース基板６１とｐ型エピタキシャル層６３との境界を跨ぐように形成されている。Ｒｅｆ回路領域８において、ｎ型埋め込み層１４は、ベース基板６１とｐ型エピタキシャル層６３との境界を跨ぐように形成されている。
【0120】
ｎ型領域６５は、ＣＭＯＳ領域７においてｐ型エピタキシャル層６３の表層領域であってｎ型埋め込み層１４の上方に形成されている。ｎ型領域６６は、Ｒｅｆ回路領域８においてｐ型エピタキシャル層６３の表層領域であってｎ型埋め込み層１４の上方に形成されている。素子分離部１１は、ｐ型エピタキシャル層６３によって形成されている。
【0121】
ｎ型領域６５の表層領域にｐ型ウェル２１およびｎ型ウェル３１が形成され、ｎ型領域６６の表層領域にｐ型ウェル４１およびｐ型ウェル５１が形成されている。
【0122】
第１変形例５０１における半導体基板６の構成および内部構造は、第２実施形態に係る半導体装置４０１に対しても適用することができる。
【0123】
【0124】
第２変形例に係る半導体装置６０１（以下、「第２変形例６０１」という。）では、半導体基板６の構成および内部構造が第１実施形態に係る半導体装置１と異なっている。
【0125】
第２変形例６０１では、半導体基板６は、ベース基板６１と、ベース基板６１上に形成されたｐ型エピタキシャル層６７とを含む。ｐ型エピタキシャル層６７は、ベース基板６１とは反対側の第１主面６７ａと、その反対側の第２主面６７ｂとを有している。
【0126】
ＣＭＯＳ領域７において、ｐ型エピタキシャル層６７の厚さ中間部には、ディープｎ型ウェル（ＤＮＷ）９１が形成されている。ＣＭＯＳ領域７において、ディープｎ型ウェル９１とｐ型エピタキシャル層６７の第１主面６７ａとの間の領域に、ｐ型ウェル２１および、ｎ型ウェル３１が形成されている。
【0127】
また、ディープｎ型ウェル９１とｐ型エピタキシャル層６７の第１主面６７ａとの間の領域には、ｐ型ウェル２１におけるｎ型ウェル３１とは反対側の側面を覆うｎ型領域９２が形成されている。
【0128】
Ｒｅｆ回路領域８において、ｐ型エピタキシャル層６７の厚さ中間部には、ディープｎ型ウェル（ＤＮＷ）９３が形成されている。Ｒｅｆ回路領域８において、ディープｎ型ウェル９３とｐ型エピタキシャル層６７の第１主面６７ａとの間の領域に、ｐ型ウェル４１およびｐ型ウェル５１が形成されている。
【0129】
また、ディープｎ型ウェル９３とｐ型エピタキシャル層６７の第１主面６７ａとの間の領域には、ｐ型ウェル４１におけるｐ型ウェル５１とは反対側の側面を覆うｎ型領域９４と、ｐ型ウェル４１とｐ型ウェル５１の間に形成されたｎ型領域９５と、ｐ型ウェル５１におけるｐ型ウェル４１とは反対側の側面を覆うｎ型領域９６とが形成されている。
【0130】
第２変形例６０１における半導体基板６の構成および内部構造は、第２実施形態に係る半導体装置４０１に対しても適用することができる。
【0131】
【0132】
第３変形例に係る半導体装置７０１（以下、「第３変形例７０１」という。）では、半導体基板６の構成および内部構造が第１実施形態に係る半導体装置１と異なっている。
【0133】
第２変形例６０１では、半導体基板６は、ｐ型半導体基板６８のみから構成されている。ｐ型半導体基板６８は、ｐ型ウェル２１，４１，５１およびｎ型ウェル３１が形成されている第１主面６８ａと、その反対側の第２主面６８ｂとを有している。
【0134】
ＣＭＯＳ領域７において、ｐ型半導体基板６８（半導体基板６）の厚さ中間部には、ディープｎ型ウェル（ＤＮＷ）９１が形成されている。ＣＭＯＳ領域７において、ディープｎ型ウェル９１とｐ型半導体基板６８の第１主面６８ａとの間の領域に、ｐ型ウェル２１および、ｎ型ウェル３１が形成されている。
【0135】
また、ディープｎ型ウェル９１とｐ型半導体基板６８の第１主面６８ａとの間の領域には、ｐ型ウェル２１におけるｎ型ウェル３１とは反対側の側面を覆うｎ型領域９２が形成されている。
【0136】
Ｒｅｆ回路領域８において、ｐ型半導体基板６８の厚さ中間部には、ディープｎ型ウェル（ＤＮＷ）９３が形成されている。Ｒｅｆ回路領域８において、ディープｎ型ウェル９３とｐ型半導体基板６８の第１主面６８ａとの間の領域に、ｐ型ウェル４１およびｐ型ウェル５１が形成されている。
【0137】
また、ディープｎ型ウェル９３とｐ型半導体基板６８の第１主面６８ａとの間の領域には、ｐ型ウェル４１におけるｐ型ウェル５１とは反対側の側面を覆うｎ型領域９４と、ｐ型ウェル４１とｐ型ウェル５１の間に形成されたｎ型領域９５と、ｐ型ウェル５１におけるｐ型ウェル４１とは反対側の側面を覆うｎ型領域９６とが形成されている。
【0138】
第３変形例７０１における半導体基板６の構成および内部構造は、第２実施形態に係る半導体装置４０１に対しても適用することができる。
【0139】
以上、第１実施形態、第２実施形態、第１変形例、第２変形例および第３変形例について説明したが、本開示は他の形態でも実施することができる。
【0140】
前述の第１実施形態では、エンハンスメント型ＭＯＳＦＥＴ５のポリシリコンゲート５６は、両側部のｎ型部分７１と、これらの間のノンドープ部分７２とを含む。両側部のｎ型部分７１が形成されている理由について説明する。
【0141】
エンハンスメント型ＭＯＳＦＥＴ５のｎ型ソース領域５２およびｎ型ドレイン領域５３を形成するには、図１６の左側に示すように、ノンドープゲート３５６上にレジスト膜８２（図９Ｆ参照）が形成される。そして、このレジスト膜８２を介して、ｎ型不純物イオン（たとえば、Ｐ＋イオン）がｐ型ウェル５１に注入される。
【0142】
この際、レジスト膜８２の一側または両側がサイドウォール５７よりも外側に突出して形成された場合には、ｎ型ソース領域２２およびｎ型ドレイン領域２３の一方また両方がサイドウォール２７に対して自己整合的に形成されなくなる。そうすると、エンハンスメント型ＭＯＳＦＥＴ５の特性が変化してしまう。
【0143】
そこで、レジスト膜８２の両側がサイドウォール５７よりも外側に突出しないようにするために、図１６の左側に示すように、レジスト膜８２は、その両側が、ポリシリコンゲート５６の上面の対応する両側よりも内方に後退するように形成される。このようにすると、図１６の右側に示すように、ｎ型ソース領域２２およびｎ型ドレイン領域２３がサイドウォール２７に対して自己整合的に形成されるので、エンハンスメント型ＭＯＳＦＥＴ５の特性にばらつきが生じにくくなる。このような理由から、ポリシリコンゲート５６の両側部には、ｎ型部分７１が形成される。
【0144】
第１実施形態に係る半導体装置１において、ポリシリコンゲート５６の両側部にｎ型部分７１が形成されないようにしてもよい。つまり、ポリシリコンゲート５６の全体がノンドープポリシリコンから構成されてもよい。このような構成にするためには、エンハンスメント型ＭＯＳＦＥＴ５の構造を次のような構造にすることが好ましい。
【0145】
例えば、図１７に示すように、ゲート絶縁膜１３の両側にゲート絶縁膜１３よりも膜厚が厚いゲート絶縁膜８０１，８０２を形成する。ゲート絶縁膜８０１の一端は、ゲート絶縁膜１３におけるｎ型ソース領域５２側の側縁に接続され、ゲート絶縁膜８０１の他端は、ｎ型ソース領域５２側のサイドウォール５７を所定長さだけ超えたところまで延びている。同様に、ゲート絶縁膜８０２の一端は、ゲート絶縁膜１３におけるｎ型ドレイン領域５３側の側縁に接続され、ゲート絶縁膜８０２の他端は、ｎ型ドレイン領域５３側のサイドウォール５７を前記所定長さだけ超えたところまで延びている。ノンドープゲート３５６は、その両側部がそれぞれ対応する側のゲート絶縁膜８０１，８０２上に乗り上がるように形成されている。
【0146】
エンハンスメント型ＭＯＳＦＥＴ５のｎ型ソース領域５２およびｎ型ドレイン領域５３を形成するには、レジスト膜８２の両側が、対応する側のサイドウォール５７の外側縁と、対応する側のゲート絶縁膜８０１，８０２の外側縁との間に位置するように、レジスト膜８２が形成される。このレジスト膜８２を介してｎ型不純物イオン（たとえば、Ｐ＋イオン）がｐ型ウェル５１に注入される。
【0147】
この場合、ノンドープゲート３５６全体がレレジスト膜８２によって覆われているので、ノンドープゲート３５６の両側部にｎ型部分７１は形成されない。また、この場合、ｎ型ソース領域５２およびｎ型ドレイン領域５３が、ゲート絶縁膜８０１，８０２に対して自己整合的に形成されるので、エンハンスメント型ＭＯＳＦＥＴ５の特性にばらつきが生じにくい。
【0148】
なお、図１８に示すように、図１７のゲート絶縁膜８０１，８０２に代えてＬＯＣＯＳ（Local oxidation of silicon）酸化膜８０３，８０４を形成するようにしてもよい。また、図１９に示すように、図１８のゲート絶縁膜８０１，８０２に代えてＳＴＩ(Shallow Trench Isolation) 酸化膜８０５，８０６を形成するようにしてもよい。
【0149】
【0150】
以上、本開示の実施形態について詳細に説明してきたが、これらは本開示の技術的内容を明らかにするために用いられた具体例に過ぎず、本開示はこれらの具体例に限定して解釈されるべきではなく、本開示の範囲は添付の請求の範囲によってのみ限定される。
【0151】
この明細書および図面の記載から以下に付記する特徴が抽出され得る。
【0152】
［付記１－１］
一方側の第１主面および他方側の第２主面を有し、前記第１主面側の表層領域にｐ型領域（５１）を有する半導体層（６２）と、
前記ｐ型領域（５１）の表層領域に互いに間隔を空けて形成されたｎ型のソース領域（５２）およびｎ型のドレイン領域（５３）と、
前記ソース領域（５２）および前記ドレイン領域（５３）の間に形成されたチャネル領域（５５）と、
前記チャネル領域上に配置されたゲート絶縁膜（１３）と、
前記ゲート絶縁膜上に形成されたポリシリコンゲート（５６）とを含み、
前記ポリシリコンゲート（５６）は、少なくともその主要部（７２）が、ノンドープポリシリコンから構成されている、エンハンスメント型ＭＯＳＦＥＴ（５）。
一方側の第１主面および他方側の第２主面を有し、前記第１主面側の表層領域にｐ型領域（５１）を有する半導体層（６２）と、
前記ｐ型領域（５１）の表層領域に互いに間隔を空けて形成されたｎ型のソース領域（５２）およびｎ型のドレイン領域（５３）と、
前記ソース領域（５２）および前記ドレイン領域（５３）の間に形成されたチャネル領域（５５）と、
前記チャネル領域上に配置されたゲート絶縁膜（１３）と、
前記ゲート絶縁膜上に形成されたポリシリコンゲート（５６）とを含み、
前記ポリシリコンゲート（５６）は、少なくともその主要部（７２）が、ノンドープポリシリコンから構成されている、エンハンスメント型ＭＯＳＦＥＴ（５）。
【0153】
［付記１－２］
一方側の第１主面および他方側の第２主面を有し、前記第１主面側の表層領域にｐ型領域（５１）を有する半導体層（６２）と、
前記ｐ型領域（５１）の表層領域に互いに間隔を空けて形成されたｎ型のソース領域（５２）およびｎ型のドレイン領域（５３）と、
前記ソース領域（５２）および前記ドレイン領域（５３）の間に形成されたチャネル領域（５５）と、
前記チャネル領域上に配置されたゲート絶縁膜（１３）と、
前記ゲート絶縁膜上に形成されたポリシリコンゲート（４５６）とを含み、
前記ポリシリコンゲート（４５６）は、少なくともその主要部に、ｐ型ポリシリコンからなるｐ型部分（４７２）を含み、
前記ｐ型部分（４７２）のｐ型不純物濃度が1×１０１７ｃｍ－３以下である、エンハンスメント型ＭＯＳＦＥＴ（４０５）。
一方側の第１主面および他方側の第２主面を有し、前記第１主面側の表層領域にｐ型領域（５１）を有する半導体層（６２）と、
前記ｐ型領域（５１）の表層領域に互いに間隔を空けて形成されたｎ型のソース領域（５２）およびｎ型のドレイン領域（５３）と、
前記ソース領域（５２）および前記ドレイン領域（５３）の間に形成されたチャネル領域（５５）と、
前記チャネル領域上に配置されたゲート絶縁膜（１３）と、
前記ゲート絶縁膜上に形成されたポリシリコンゲート（４５６）とを含み、
前記ポリシリコンゲート（４５６）は、少なくともその主要部に、ｐ型ポリシリコンからなるｐ型部分（４７２）を含み、
前記ｐ型部分（４７２）のｐ型不純物濃度が1×１０１７ｃｍ－３以下である、エンハンスメント型ＭＯＳＦＥＴ（４０５）。
【0154】
［付記１－３］
前記チャネル領域（５５）は、ｎ型不純物を含む、［付記１－１］または［付記１－２］に記載のエンハンスメント型ＭＯＳＦＥＴ（５，４０５）。
前記チャネル領域（５５）は、ｎ型不純物を含む、［付記１－１］または［付記１－２］に記載のエンハンスメント型ＭＯＳＦＥＴ（５，４０５）。
【0155】
［付記１－４］
前記ポリシリコンゲート（５６，４５６）は、その両側部に、ｎ型ポリシリコンからなるｎ型部分（７１，４７１）を含む、［付記１－１］～［付記１－３］のいずれかに記載のエンハンスメント型ＭＯＳＦＥＴ（５，４０５）。
前記ポリシリコンゲート（５６，４５６）は、その両側部に、ｎ型ポリシリコンからなるｎ型部分（７１，４７１）を含む、［付記１－１］～［付記１－３］のいずれかに記載のエンハンスメント型ＭＯＳＦＥＴ（５，４０５）。
【0156】
［付記１－５］
前記ｐ型領域（５１）の表層領域において、前記ソース領域（５２）と前記ポリシリコンゲート（５６，４５６）との間および前記ドレイン領域（５３）と前記ポリシリコンゲート（５６，４５６）との間に、前記ソース領域（５２）および前記ドレイン領域（５３）よりもｎ型不純物濃度が低い２つのｎ型低濃度領域（５８，５９）を含み、
前記チャネル領域（５５）は、前記２つのｎ型低濃度領域（５８，５９）の間領域に形成されている、［付記１－１］～［付記１－４］のいずれかに記載のエンハンスメント型ＭＯＳＦＥＴ（５，４０５）。
前記ｐ型領域（５１）の表層領域において、前記ソース領域（５２）と前記ポリシリコンゲート（５６，４５６）との間および前記ドレイン領域（５３）と前記ポリシリコンゲート（５６，４５６）との間に、前記ソース領域（５２）および前記ドレイン領域（５３）よりもｎ型不純物濃度が低い２つのｎ型低濃度領域（５８，５９）を含み、
前記チャネル領域（５５）は、前記２つのｎ型低濃度領域（５８，５９）の間領域に形成されている、［付記１－１］～［付記１－４］のいずれかに記載のエンハンスメント型ＭＯＳＦＥＴ（５，４０５）。
【0157】
［付記１－６］
前記ポリシリコンゲート（５６，４５６）の両側面を覆う、絶縁物からなるサイドウォール（５７）をさらに含む、［付記１－１］～［付記１－５］のいずれかに記載のエンハンスメント型ＭＯＳＦＥＴ（５，４０５）。
前記ポリシリコンゲート（５６，４５６）の両側面を覆う、絶縁物からなるサイドウォール（５７）をさらに含む、［付記１－１］～［付記１－５］のいずれかに記載のエンハンスメント型ＭＯＳＦＥＴ（５，４０５）。
【0158】
［付記１－７］
前記２つのｎ型低濃度領域（５８，５９）は、前記サイドウォール（５７）の直下の領域に形成されている、［付記１－６］に記載のエンハンスメント型ＭＯＳＦＥＴ（５，４０５）。
前記２つのｎ型低濃度領域（５８，５９）は、前記サイドウォール（５７）の直下の領域に形成されている、［付記１－６］に記載のエンハンスメント型ＭＯＳＦＥＴ（５，４０５）。
【0159】
［付記１－８］
一方側の第１主面および他方側の第２主面を有し、前記第１主面側の表層領域に互いに間隔を空けて形成された第１ｐ型領域（４１）および第２ｐ型領域（４２）を有する半導体層（６２）と、デフレッション型ＭＯＳＦＥＴ（４）と、エンハンスメント型ＭＯＳＦＥＴ（５）とを含み、
前記デフレッション型ＭＯＳＦＥＴ（４）は、
前記第１ｐ型領域（４１）の表層領域に互いに間隔を空けて形成されたｎ型の第１ソース領域（４２）およびｎ型の第１ドレイン領域（４３）と、
前記第１ソース領域（４２）および前記第１ドレイン領域（４３）の間に形成された第１チャネル領域（４５）と、
前記第１チャネル領域上に配置された第１ゲート絶縁膜（１３）と、
前記第１ゲート絶縁膜上に形成され、ｐ型不純物を含む第１ポリシリコンゲート（４６）とを含み、
前記エンハンスメント型ＭＯＳＦＥＴ（５）は、
前記第２ｐ型領域（５１）の表層領域に互いに間隔を空けて形成されたｎ型の第２ソース領域（５２）およびｎ型の第２ドレイン領域（５３）と、
前記第２ソース領域（５２）および前記第２ドレイン領域（５３）の間に形成され、前記第１チャネル領域（４５）と同じ不純物濃度を有する第２チャネル領域（５５）と、
前記第２チャネル領域上に配置された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ポリシリコンゲート（５６）とを含み、
前記第２ポリシリコンゲート（５６）は、少なくともその主要部（７２）が、ノンドープポリシリコンから構成されている、半導体装置（１）。
一方側の第１主面および他方側の第２主面を有し、前記第１主面側の表層領域に互いに間隔を空けて形成された第１ｐ型領域（４１）および第２ｐ型領域（４２）を有する半導体層（６２）と、デフレッション型ＭＯＳＦＥＴ（４）と、エンハンスメント型ＭＯＳＦＥＴ（５）とを含み、
前記デフレッション型ＭＯＳＦＥＴ（４）は、
前記第１ｐ型領域（４１）の表層領域に互いに間隔を空けて形成されたｎ型の第１ソース領域（４２）およびｎ型の第１ドレイン領域（４３）と、
前記第１ソース領域（４２）および前記第１ドレイン領域（４３）の間に形成された第１チャネル領域（４５）と、
前記第１チャネル領域上に配置された第１ゲート絶縁膜（１３）と、
前記第１ゲート絶縁膜上に形成され、ｐ型不純物を含む第１ポリシリコンゲート（４６）とを含み、
前記エンハンスメント型ＭＯＳＦＥＴ（５）は、
前記第２ｐ型領域（５１）の表層領域に互いに間隔を空けて形成されたｎ型の第２ソース領域（５２）およびｎ型の第２ドレイン領域（５３）と、
前記第２ソース領域（５２）および前記第２ドレイン領域（５３）の間に形成され、前記第１チャネル領域（４５）と同じ不純物濃度を有する第２チャネル領域（５５）と、
前記第２チャネル領域上に配置された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ポリシリコンゲート（５６）とを含み、
前記第２ポリシリコンゲート（５６）は、少なくともその主要部（７２）が、ノンドープポリシリコンから構成されている、半導体装置（１）。
【0160】
［付記１－９］
一方側の第１主面および他方側の第２主面を有し、前記第１主面側の表層領域に互いに間隔を空けて形成された第１ｐ型領域（４１）および第２ｐ型領域（４２）を有する半導体層（６２）と、デフレッション型ＭＯＳＦＥＴ（４）と、エンハンスメント型ＭＯＳＦＥＴ（５）とを含み、
前記デフレッション型ＭＯＳＦＥＴ（４）は、
前記第１ｐ型領域（４１）の表層領域に互いに間隔を空けて形成されたｎ型の第１ソース領域（４２）およびｎ型の第１ドレイン領域（４３）と、
前記第１ソース領域（４２）および前記第１ドレイン領域（４３）の間に形成された第１チャネル領域（４５）と、
前記第１チャネル領域上に配置された第１ゲート絶縁膜（１３）と、
前記第１ゲート絶縁膜上に形成され、ｐ型不純物を含む第１ポリシリコンゲート（４６）とを含み、
前記エンハンスメント型ＭＯＳＦＥＴ（４０５）は、
前記第２ｐ型領域（５１）の表層領域に互いに間隔を空けて形成されたｎ型の第２ソース領域（５２）およびｎ型の第２ドレイン領域（５３）と、
前記第２ソース領域（５２）および前記第２ドレイン領域（５３）の間に形成され、前記第１チャネル領域（４５）と同じ不純物濃度を有する第２チャネル領域（５５）と、
前記第２チャネル領域（５５）上に配置された第２ゲート絶縁膜（１３）と、
前記第２ゲート絶縁膜上に形成された第２ポリシリコンゲート（４５６）とを含み、
前記第２ポリシリコンゲート（４５６）は、少なくともその主要部に、ｐ型ポリシリコンからなるｐ型部分（４７２）を含み、
前記ｐ型部分（４７２）のｐ型不純物濃度が1×１０１７ｃｍ－３以下である、半導体装置（４０１）。
一方側の第１主面および他方側の第２主面を有し、前記第１主面側の表層領域に互いに間隔を空けて形成された第１ｐ型領域（４１）および第２ｐ型領域（４２）を有する半導体層（６２）と、デフレッション型ＭＯＳＦＥＴ（４）と、エンハンスメント型ＭＯＳＦＥＴ（５）とを含み、
前記デフレッション型ＭＯＳＦＥＴ（４）は、
前記第１ｐ型領域（４１）の表層領域に互いに間隔を空けて形成されたｎ型の第１ソース領域（４２）およびｎ型の第１ドレイン領域（４３）と、
前記第１ソース領域（４２）および前記第１ドレイン領域（４３）の間に形成された第１チャネル領域（４５）と、
前記第１チャネル領域上に配置された第１ゲート絶縁膜（１３）と、
前記第１ゲート絶縁膜上に形成され、ｐ型不純物を含む第１ポリシリコンゲート（４６）とを含み、
前記エンハンスメント型ＭＯＳＦＥＴ（４０５）は、
前記第２ｐ型領域（５１）の表層領域に互いに間隔を空けて形成されたｎ型の第２ソース領域（５２）およびｎ型の第２ドレイン領域（５３）と、
前記第２ソース領域（５２）および前記第２ドレイン領域（５３）の間に形成され、前記第１チャネル領域（４５）と同じ不純物濃度を有する第２チャネル領域（５５）と、
前記第２チャネル領域（５５）上に配置された第２ゲート絶縁膜（１３）と、
前記第２ゲート絶縁膜上に形成された第２ポリシリコンゲート（４５６）とを含み、
前記第２ポリシリコンゲート（４５６）は、少なくともその主要部に、ｐ型ポリシリコンからなるｐ型部分（４７２）を含み、
前記ｐ型部分（４７２）のｐ型不純物濃度が1×１０１７ｃｍ－３以下である、半導体装置（４０１）。
【0161】
［付記１－１０］
前記第２ポリシリコンゲート（５６，４５６）は、その両側部に、ｎ型ポリシリコンからなるｎ型部分（７１，４７１）を含む、［付記１－８］または［付記１－９］に記載の半導体装置。
前記第２ポリシリコンゲート（５６，４５６）は、その両側部に、ｎ型ポリシリコンからなるｎ型部分（７１，４７１）を含む、［付記１－８］または［付記１－９］に記載の半導体装置。
【0162】
［付記１－１１］
前記第２ｐ型領域（５１）の表層領域において、前記第２ソース領域（５２）と前記第２ポリシリコンゲート（５６，４５６）との間および前記第２ドレイン領域（５３）と前記第２ポリシリコンゲート（５６，４５６）との間に、前記第２ソース領域（５２）および前記第２ドレイン領域（５３）よりもｎ型不純物濃度が低い２つの第２ｎ型低濃度領域（５８，５９）を含み、
前記第２チャネル領域（５５）は、前記２つの第２ｎ型低濃度領域（５８，５９）の間領域に形成されている、［付記１－８］～［付記１－１０］のいずれかに記載の半導体装置。
前記第２ｐ型領域（５１）の表層領域において、前記第２ソース領域（５２）と前記第２ポリシリコンゲート（５６，４５６）との間および前記第２ドレイン領域（５３）と前記第２ポリシリコンゲート（５６，４５６）との間に、前記第２ソース領域（５２）および前記第２ドレイン領域（５３）よりもｎ型不純物濃度が低い２つの第２ｎ型低濃度領域（５８，５９）を含み、
前記第２チャネル領域（５５）は、前記２つの第２ｎ型低濃度領域（５８，５９）の間領域に形成されている、［付記１－８］～［付記１－１０］のいずれかに記載の半導体装置。
【0163】
［付記１－１２］
前記第２ポリシリコンゲート（５６，４５６）の両側面を覆う、絶縁物からなる第２サイドウォール（５７）をさらに含む、［付記１－１１］に記載の半導体装置。
前記第２ポリシリコンゲート（５６，４５６）の両側面を覆う、絶縁物からなる第２サイドウォール（５７）をさらに含む、［付記１－１１］に記載の半導体装置。
【0164】
［付記１－１３］
前記２つの第２ｎ型低濃度領域（５８，５９）は、前記第２サイドウォール（５７）の直下の領域に形成されている、［付記１－１２］に記載の半導体装置。
前記２つの第２ｎ型低濃度領域（５８，５９）は、前記第２サイドウォール（５７）の直下の領域に形成されている、［付記１－１２］に記載の半導体装置。
【0165】
［付記１－１４］
前記第１ｐ型領域（４１）の表層領域において、前記第１ソース領域（４２）と前記第１ポリシリコンゲート（４６）との間および前記第１ドレイン領域（４３）と前記第１ポリシリコンゲート（４６）との間に、前記第１ソース領域（４２）および前記第１ドレイン領域（４３）よりもｎ型不純物濃度が低い２つの第１ｎ型低濃度領域（４８，４９）を含み、
前記第１チャネル領域（４５）は、前記２つの第１ｎ型低濃度領域（４８，４９）の間領域に形成されている、［付記１－８］～［付記１－１０］のいずれかに記載の半導体装置。
前記第１ｐ型領域（４１）の表層領域において、前記第１ソース領域（４２）と前記第１ポリシリコンゲート（４６）との間および前記第１ドレイン領域（４３）と前記第１ポリシリコンゲート（４６）との間に、前記第１ソース領域（４２）および前記第１ドレイン領域（４３）よりもｎ型不純物濃度が低い２つの第１ｎ型低濃度領域（４８，４９）を含み、
前記第１チャネル領域（４５）は、前記２つの第１ｎ型低濃度領域（４８，４９）の間領域に形成されている、［付記１－８］～［付記１－１０］のいずれかに記載の半導体装置。
【0166】
［付記１－１５］
前記第１ポリシリコンゲート（４６）の両側面を覆う、絶縁物からなる第１サイドウォール（４７）をさらに含む、［付記１－１４］に記載の半導体装置。
前記第１ポリシリコンゲート（４６）の両側面を覆う、絶縁物からなる第１サイドウォール（４７）をさらに含む、［付記１－１４］に記載の半導体装置。
【0167】
［付記１－１６］
前記２つの第１ｎ型低濃度領域（４８，４９）は、前記第１サイドウォール（４７）の直下の領域に形成されている、［付記１－１５］に記載の半導体装置。
前記２つの第１ｎ型低濃度領域（４８，４９）は、前記第１サイドウォール（４７）の直下の領域に形成されている、［付記１－１５］に記載の半導体装置。
【符号の説明】
【0168】
１，１０１，２０１，４０１，５０１，６０１，７０１ 半導体装置
２ 基準電圧発生回路
３ 増幅回路
４ デプレッション型ＭＯＳＦＥＴ
５，１０５，２０５，４０５ エンハンスメント型ＭＯＳＦＥＴ
６ 半導体基板
７ ＣＭＯＳ領域
８，１０８，２０８ Ｒｅｆ回路領域
９ ｎ型ＭＯＳＦＥＴ
１０ ｐ型ＭＯＳＦＥＴ
１１ 素子分離部
１２ フィールド絶縁膜
１３ ゲート絶縁膜
１４ ｎ型埋め込み層
２１ ｐ型ウェル
２２ ｎ型ソース領域
２３ ｎ型ドレイン領域
２４ ｐ型バックゲート領域
２５ チャネル領域
２６ ポリシリコンゲート
２７ サイドウォール
２８ ｎ型低濃度層
２９ ｎ型低濃度層
３１ ｎ型ウェル
３２ ｐ型ソース領域
３３ ｐ型ドレイン領域
３４ ｎ型バックゲート領域
３５ チャネル領域
３６ ポリシリコンゲート
３７ サイドウォール
３８ ｐ型低濃度層
３９ ｐ型低濃度層
４１ ｐ型ウェル
４２ ｎ型ソース領域
４３ ｎ型ドレイン領域
４４ ｐ型バックゲート領域
４５ チャネル領域
４６ ポリシリコンゲート
４７ サイドウォール
４８ ｎ型低濃度層
４９ ｎ型低濃度層
５１ ｐ型ウェル
５２ ｎ型ソース領域
５３ ｎ型ドレイン領域
５４ ｐ型バックゲート領域
５５，１５５ チャネル領域
５６，１５６，２５６，４５６ ポリシリコンゲート
５７ サイドウォール
５８ ｎ型低濃度層
５９ ｎ型低濃度層
６１ ベース基板
６２ エピタキシャル層
６３ ｐ型エピタキシャル層
６５，６６ ｎ型領域
６７ ｐ型エピタキシャル層
６８ ｐ型半導体基板
７１ ｎ型部分
７２ ノンドープ部分
８１ ポリシリコン膜
８２，８３，８４，８５，８６ レジスト膜
６３ ｐ型エピタキシャル層
６５，６６ ｎ型領域
６７ ｐ型エピタキシャル層
６８ ｐ型半導体基板
９１，９３ ディープｎ型ウェル
９２，９４，９５，９６ ｎ型領域
２７１ ｎ型部分
２７２ ｐ型部分
３２６，３３６，３４６，３５６ ノンドープゲート
３５６Ａ ｐ型ゲート
４７１ ｎ型部分
４７２ ｐ型部分
８０１，８０２ ゲート絶縁膜
８０３，８０４ ＬＯＣＯＳ酸化膜
８０５，８０６ ＳＴＩ酸化膜
２ 基準電圧発生回路
３ 増幅回路
４ デプレッション型ＭＯＳＦＥＴ
５，１０５，２０５，４０５ エンハンスメント型ＭＯＳＦＥＴ
６ 半導体基板
７ ＣＭＯＳ領域
８，１０８，２０８ Ｒｅｆ回路領域
９ ｎ型ＭＯＳＦＥＴ
１０ ｐ型ＭＯＳＦＥＴ
１１ 素子分離部
１２ フィールド絶縁膜
１３ ゲート絶縁膜
１４ ｎ型埋め込み層
２１ ｐ型ウェル
２２ ｎ型ソース領域
２３ ｎ型ドレイン領域
２４ ｐ型バックゲート領域
２５ チャネル領域
２６ ポリシリコンゲート
２７ サイドウォール
２８ ｎ型低濃度層
２９ ｎ型低濃度層
３１ ｎ型ウェル
３２ ｐ型ソース領域
３３ ｐ型ドレイン領域
３４ ｎ型バックゲート領域
３５ チャネル領域
３６ ポリシリコンゲート
３７ サイドウォール
３８ ｐ型低濃度層
３９ ｐ型低濃度層
４１ ｐ型ウェル
４２ ｎ型ソース領域
４３ ｎ型ドレイン領域
４４ ｐ型バックゲート領域
４５ チャネル領域
４６ ポリシリコンゲート
４７ サイドウォール
４８ ｎ型低濃度層
４９ ｎ型低濃度層
５１ ｐ型ウェル
５２ ｎ型ソース領域
５３ ｎ型ドレイン領域
５４ ｐ型バックゲート領域
５５，１５５ チャネル領域
５６，１５６，２５６，４５６ ポリシリコンゲート
５７ サイドウォール
５８ ｎ型低濃度層
５９ ｎ型低濃度層
６１ ベース基板
６２ エピタキシャル層
６３ ｐ型エピタキシャル層
６５，６６ ｎ型領域
６７ ｐ型エピタキシャル層
６８ ｐ型半導体基板
７１ ｎ型部分
７２ ノンドープ部分
８１ ポリシリコン膜
８２，８３，８４，８５，８６ レジスト膜
６３ ｐ型エピタキシャル層
６５，６６ ｎ型領域
６７ ｐ型エピタキシャル層
６８ ｐ型半導体基板
９１，９３ ディープｎ型ウェル
９２，９４，９５，９６ ｎ型領域
２７１ ｎ型部分
２７２ ｐ型部分
３２６，３３６，３４６，３５６ ノンドープゲート
３５６Ａ ｐ型ゲート
４７１ ｎ型部分
４７２ ｐ型部分
８０１，８０２ ゲート絶縁膜
８０３，８０４ ＬＯＣＯＳ酸化膜
８０５，８０６ ＳＴＩ酸化膜
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図9C】
【図9D】
【図9E】
【図9F】
【図9G】
【図10】
【図11】
【図12A】
【図12B】
【図12C】
【図12D】
【図12E】
【図12F】
【図12G】
【図12H】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】