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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024121573
(43)【公開日】2024-09-06
(54)【発明の名称】メモリデバイス
(51)【国際特許分類】
H10B 43/27 20230101AFI20240830BHJP
H01L 21/336 20060101ALI20240830BHJP
【ＦＩ】
H10B43/27
H01L29/78 371
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2023028737
(22)【出願日】2023-02-27
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】西村 貴仁
(72)【発明者】
【氏名】増田 雄吾
(72)【発明者】
【氏名】浦谷 昭太
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP18
5F083EP22
5F083EP32
5F083EP76
5F083ER21
5F083GA10
5F083JA02
5F083JA04
5F083JA19
5F083JA37
5F083JA39
5F083JA56
5F083MA06
5F083MA16
5F083MA19
5F083PR03
5F083PR05
5F083PR21
5F101BA46
5F101BB02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH02
5F101BH14
5F101BH15
(57)【要約】
【課題】メモリデバイスの歩留まりを向上させ且つ動作特性を改善させる。
【解決手段】実施形態のメモリデバイスは、第１及び第２板状部材ＳＬＴと複数の柱状部材と複数のワード線とを含む。複数の柱状部材は、第１及び第２板状部材間で第２方向に並んだＫ行（Ｋは４以上の整数）の格子状に配置され、１行目及びＫ行目間の複数行に配置された複数のメモリピラーＭＰと、１行目とＫ行目とのそれぞれに配置された複数のダミーピラーＤＰとを含む。各ダミーピラーＤＰは、複数のワード線の少なくとも一つと第２方向に対向して設けられた部分を有し、且つ第１及び第２板状部材のいずれかと接して設けられた第１絶縁体層を含む。複数のワード線のうち複数のメモリピラーＭＰと複数のダミーピラーＤＰとの両方と第２方向に対向するワード線が含まれる位置で、ダミーピラーＤＰの径は、メモリピラーＭＰの径よりも小さい。
【選択図】図７
【解決手段】実施形態のメモリデバイスは、第１及び第２板状部材ＳＬＴと複数の柱状部材と複数のワード線とを含む。複数の柱状部材は、第１及び第２板状部材間で第２方向に並んだＫ行（Ｋは４以上の整数）の格子状に配置され、１行目及びＫ行目間の複数行に配置された複数のメモリピラーＭＰと、１行目とＫ行目とのそれぞれに配置された複数のダミーピラーＤＰとを含む。各ダミーピラーＤＰは、複数のワード線の少なくとも一つと第２方向に対向して設けられた部分を有し、且つ第１及び第２板状部材のいずれかと接して設けられた第１絶縁体層を含む。複数のワード線のうち複数のメモリピラーＭＰと複数のダミーピラーＤＰとの両方と第２方向に対向するワード線が含まれる位置で、ダミーピラーＤＰの径は、メモリピラーＭＰの径よりも小さい。
【選択図】図７
【特許請求の範囲】
【請求項1】
各々が第１方向に延伸して設けられた部分を有し、前記第１方向と交差する第２方向に並んだ第１板状部材及び第２板状部材と、
前記第１板状部材と前記第２板状部材との間で前記第２方向に並んだＫ行（Ｋは４以上の整数）の格子状に配置され、前記Ｋ行のうち１行目とＫ行目との間の複数行に配置された複数のメモリピラーと前記Ｋ行のうち１行目とＫ行目とに配置された複数のダミーピラーとを含んで、それぞれが前記第１方向及び前記第２方向と交差する第３方向に延伸する複数の柱状部材と、
前記第１板状部材と前記第２板状部材との間で、前記第３方向に互いに離れて設けられた複数のワード線と、を備え、
前記複数のメモリピラーの各々は、前記複数のワード線のそれぞれと前記第２方向に対向して設けられた部分を有する半導体層を含み、
前記複数のダミーピラーの各々は、前記複数のワード線の少なくとも一つと前記第２方向に対向して設けられた部分を有し、且つ前記第１板状部材及び前記第２板状部材のいずれかと接して設けられた第１絶縁体層を含み、
前記複数のワード線のうち前記複数のメモリピラーと前記複数のダミーピラーとの両方と前記第２方向に対向するワード線が含まれる前記第３方向の位置で、前記複数のダミーピラーのそれぞれの径は、前記複数のメモリピラーのそれぞれの径よりも小さい、
メモリデバイス。
前記第１板状部材と前記第２板状部材との間で前記第２方向に並んだＫ行（Ｋは４以上の整数）の格子状に配置され、前記Ｋ行のうち１行目とＫ行目との間の複数行に配置された複数のメモリピラーと前記Ｋ行のうち１行目とＫ行目とに配置された複数のダミーピラーとを含んで、それぞれが前記第１方向及び前記第２方向と交差する第３方向に延伸する複数の柱状部材と、
前記第１板状部材と前記第２板状部材との間で、前記第３方向に互いに離れて設けられた複数のワード線と、を備え、
前記複数のメモリピラーの各々は、前記複数のワード線のそれぞれと前記第２方向に対向して設けられた部分を有する半導体層を含み、
前記複数のダミーピラーの各々は、前記複数のワード線の少なくとも一つと前記第２方向に対向して設けられた部分を有し、且つ前記第１板状部材及び前記第２板状部材のいずれかと接して設けられた第１絶縁体層を含み、
前記複数のワード線のうち前記複数のメモリピラーと前記複数のダミーピラーとの両方と前記第２方向に対向するワード線が含まれる前記第３方向の位置で、前記複数のダミーピラーのそれぞれの径は、前記複数のメモリピラーのそれぞれの径よりも小さい、
メモリデバイス。
【請求項2】
前記複数のダミーピラーの各々は、前記第３方向の前記位置で、前記第１板状部材及び前記第２板状部材のいずれかによって一部が欠けた略円形状の断面を有する、
請求項１に記載のメモリデバイス。
請求項１に記載のメモリデバイス。
【請求項3】
前記Ｋ行のうち１行目に配置されたダミーピラーの中心部分と前記Ｋ行のうち２行目に配置されたメモリピラーの中心部分との前記第２方向の間隔と、前記Ｋ行のうち１行目とＫ行目との間で隣り合う２つの行に配置された２つのメモリピラーのそれぞれの中心部分の前記第２方向の間隔と、前記Ｋ行のうちＫ行目に配置されたダミーピラーの中心部分と前記Ｋ行のうち（Ｋ－１）行目に配置されたメモリピラーの中心部分との前記第２方向の間隔とは、略等しい、
請求項１に記載のメモリデバイス。
請求項１に記載のメモリデバイス。
【請求項4】
前記複数のワード線から前記第３方向に離れて設けられたソース線をさらに備え、
前記ソース線は、前記複数のメモリピラーのそれぞれの前記半導体層に接続され、前記複数のダミーピラーのそれぞれに対して前記第３方向に離れている、
請求項１に記載のメモリデバイス。
前記ソース線は、前記複数のメモリピラーのそれぞれの前記半導体層に接続され、前記複数のダミーピラーのそれぞれに対して前記第３方向に離れている、
請求項１に記載のメモリデバイス。
【請求項5】
各々が第１方向に延伸して設けられた部分を有し、前記第１方向と交差する第２方向に並んだ第１板状部材及び第２板状部材と、
前記第１板状部材と前記第２板状部材との間で前記第２方向に並んだＫ行（Ｋは４以上の整数）の格子状に配置され、前記Ｋ行のうち１行目とＫ行目との間の複数行に配置された複数のメモリピラーと、前記Ｋ行のうち１行目とＫ行目に配置された複数のダミーピラーとを含んで、それぞれが前記第１方向及び前記第２方向と交差する第３方向に延伸する複数の柱状部材と、
前記第１板状部材と前記第２板状部材との間で、前記第３方向に互いに離れて設けられた複数のワード線と、
前記複数のワード線から前記第３方向に離れて設けられた導電体層とを備え、
前記複数のメモリピラーの各々は、前記複数のワード線のそれぞれと前記第２方向に対向して設けられた部分と、前記導電体層に接続された部分とを有する半導体層を含み、
前記複数のダミーピラーの各々は、前記複数のワード線の少なくとも一つと前記第２方向に対向して設けられた部分を有し、前記第１板状部材及び前記第２板状部材のいずれかと接し、且つ前記導電体層から前記第３方向に離れて設けられた第１絶縁体層を含む、
メモリデバイス。
前記第１板状部材と前記第２板状部材との間で前記第２方向に並んだＫ行（Ｋは４以上の整数）の格子状に配置され、前記Ｋ行のうち１行目とＫ行目との間の複数行に配置された複数のメモリピラーと、前記Ｋ行のうち１行目とＫ行目に配置された複数のダミーピラーとを含んで、それぞれが前記第１方向及び前記第２方向と交差する第３方向に延伸する複数の柱状部材と、
前記第１板状部材と前記第２板状部材との間で、前記第３方向に互いに離れて設けられた複数のワード線と、
前記複数のワード線から前記第３方向に離れて設けられた導電体層とを備え、
前記複数のメモリピラーの各々は、前記複数のワード線のそれぞれと前記第２方向に対向して設けられた部分と、前記導電体層に接続された部分とを有する半導体層を含み、
前記複数のダミーピラーの各々は、前記複数のワード線の少なくとも一つと前記第２方向に対向して設けられた部分を有し、前記第１板状部材及び前記第２板状部材のいずれかと接し、且つ前記導電体層から前記第３方向に離れて設けられた第１絶縁体層を含む、
メモリデバイス。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、メモリデバイスに関する。
【背景技術】
【0002】
データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０１５／０１９４４３５号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
メモリデバイスの歩留まりを向上させ且つ動作特性を改善させる。
【課題を解決するための手段】
【0005】
実施形態のメモリデバイスは、第１板状部材及び第２板状部材と、複数の柱状部材と、複数のワード線とを含む。第１板状部材及び第２板状部材の各々は、第１方向に延伸して設けられた部分を有する。第１板状部材及び第２板状部材は、第１方向と交差する第２方向に並んでいる。複数の柱状部材は、第１板状部材と第２板状部材との間で第２方向に並んだＫ行（Ｋは４以上の整数）の格子状に配置され、Ｋ行のうち１行目とＫ行目との間の複数行に配置された複数のメモリピラーと、Ｋ行のうち１行目とＫ行目とに配置された複数のダミーピラーとを含んで、それぞれが第１方向及び第２方向と交差する第３方向に延伸する。複数のワード線は、第１板状部材と第２板状部材との間で、第３方向に互いに離れて設けられる。複数のメモリピラーの各々は、複数のワード線のそれぞれと第２方向に対向して設けられた部分を有する半導体層を含む。複数のダミーピラーの各々は、複数のワード線の少なくとも一つと第２方向に対向して設けられた部分を有し、且つ第１板状部材及び第２板状部材のいずれかと接して設けられた第１絶縁体層を含む。複数のワード線のうち複数のメモリピラーと複数のダミーピラーとの両方と第２方向に対向するワード線が含まれる第３方向の位置で、複数のダミーピラーのそれぞれの径は、複数のメモリピラーのそれぞれの径よりも小さい。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係るメモリデバイスを備えるメモリシステムの全体構成の一例を示すブロック図。
【図2】第１実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。
【図3】第１実施形態に係るメモリデバイスが備えるメモリセルアレイの平面レイアウトの一例を示す平面図。
【図4】第１実施形態に係るメモリデバイスが備えるメモリセルアレイのメモリ領域の詳細な平面レイアウトの一例を示す平面図。
【図7】第１実施形態に係るメモリデバイスが備えるメモリセルアレイに設けられたスリットの近傍の詳細なレイアウトの一例を示す平面図。
【図8】第１実施形態に係るメモリデバイスの製造方法の一例を示すフローチャート。
【図9】第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図10】第１実施形態に係るメモリデバイスの製造途中の平面レイアウトの一例を示す平面図。
【図11】第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図12】第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図13】第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図14】第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図15】第１実施形態に係るメモリデバイスの製造途中の平面レイアウトの一例を示す平面図。
【図16】第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図17】第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図18】比較例のメモリホールＭＨを形成するエッチング処理におけるマスクの形状の変化の一例を示す模式図。
【図19】第１実施形態のメモリホールＭＨを形成するエッチング処理におけるマスクの形状の変化の一例を示す模式図。
【図20】第２実施形態に係るメモリデバイスが備えるメモリセルアレイのメモリ領域の平面レイアウトの一例を示す平面図。
【図21】第３実施形態に係るメモリデバイスが備えるメモリセルアレイの断面構造の一例を示す断面図。
【図22】第３実施形態に係るメモリデバイスが備えるメモリピラーが有する第１階層及び第２階層の境界部分の詳細な断面構造の一例を示す断面図。
【図23】第３実施形態に係るメモリデバイスが備えるメモリセルアレイの製造方法の一例を示すフローチャート。
【図24】第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図25】第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図26】第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図27】第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図28】第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図29】第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図30】第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図31】第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図32】第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図33】第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図34】第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図35】第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図36】第１変形例に係るメモリセルアレイの断面構造の一例を示す断面図。
【図37】第２変形例に係るメモリセルアレイの断面構造の一例を示す断面図。
【図38】第３変形例に係るメモリセルアレイの断面構造の一例を示す断面図。
【発明を実施するための形態】
【0007】
以下に、各実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は、模式的又は概念的なものである。各図面の寸法や比率などは、必ずしも現実のものと同一とは限らない。構成の図示は、適宜省略されている。平面図に付加されたハッチングは、構成要素の素材や特性とは必ずしも関連していない。本明細書において、略同一の機能及び構成を有する構成要素には、同一の符号が付加されている。参照符号に付加された数字や文字などは、同じ参照符号により参照され、且つ類似した要素同士を区別するために使用される。
【0008】
＜１＞第１実施形態
第１実施形態に係るメモリデバイス１は、メモリセルが３次元に積層された構造を有する。そして、第１実施形態に係るメモリデバイス１では、メモリセルに対応するパターンを形成する処理において、端部のパターンの未開口を抑制するためのダミーパターンが形成される。以下に、第１実施形態に係るメモリデバイス１の詳細について説明する。
第１実施形態に係るメモリデバイス１は、メモリセルが３次元に積層された構造を有する。そして、第１実施形態に係るメモリデバイス１では、メモリセルに対応するパターンを形成する処理において、端部のパターンの未開口を抑制するためのダミーパターンが形成される。以下に、第１実施形態に係るメモリデバイス１の詳細について説明する。
【0009】
＜１－１＞構成
まず、第１実施形態に係るメモリデバイス１の構成について説明する。
まず、第１実施形態に係るメモリデバイス１の構成について説明する。
【0010】
＜１－１－１＞メモリデバイスの全体構成
図１は、第１実施形態に係るメモリデバイス１を備えるメモリシステムの全体構成の一例を示すブロック図である。図１に示すように、メモリデバイス１は、外部のメモリコントローラ２によって制御される。メモリデバイス１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。メモリデバイス１は、例えば、メモリセルアレイ１０、入出力回路１１、ロジックコントローラ１２、レジスタ回路１３、シーケンサ１４、ドライバ回路１５、ロウデコーダモジュール１６、及びセンスアンプモジュール１７を備える。
図１は、第１実施形態に係るメモリデバイス１を備えるメモリシステムの全体構成の一例を示すブロック図である。図１に示すように、メモリデバイス１は、外部のメモリコントローラ２によって制御される。メモリデバイス１は、例えば、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリである。メモリデバイス１は、例えば、メモリセルアレイ１０、入出力回路１１、ロジックコントローラ１２、レジスタ回路１３、シーケンサ１４、ドライバ回路１５、ロウデコーダモジュール１６、及びセンスアンプモジュール１７を備える。
【0011】
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（“ｎ”は、１以上の整数）を含む。ブロックＢＬＫは、複数のメモリセルの集合である。ブロックＢＬＫは、例えば、データの消去の単位に対応する。ブロックＢＬＫは、複数のページを含む。ページは、データの読み出し及び書き込みが実行される単位に対応する。図示が省略されているが、メモリセルアレイ１０には、複数のビット線ＢＬ０～ＢＬｍ（“ｍ”は１以上の整数）と、複数のワード線ＷＬとが設けられる。各メモリセルは、例えば、１つのビット線ＢＬと１つのワード線ＷＬとに関連付けられる。
【0012】
入出力回路１１は、メモリコントローラ２との間の入出力信号の送受信を司るインターフェース回路である。入出力信号は、例えば、データＤＡＴ、ステータス情報、アドレス情報、コマンドなどを含む。入出力回路１１は、データＤＡＴを、センスアンプモジュール１７とメモリコントローラ２とのそれぞれとの間で入出力し得る。入出力回路１１は、レジスタ回路１３から転送されたステータス情報を、メモリコントローラ２に出力し得る。入出力回路１１は、メモリコントローラ２から転送されたアドレス情報及びコマンドのそれぞれを、レジスタ回路１３に出力し得る。
【0013】
ロジックコントローラ１２は、メモリコントローラ２から入力された制御信号に基づいて、入出力回路１１及びシーケンサ１４のそれぞれを制御する。例えば、ロジックコントローラ１２は、シーケンサ１４を制御し、メモリデバイス１をイネーブルにする。ロジックコントローラ１２は、入出力回路１１が受信した入出力信号がコマンドやアドレス情報などであることを入出力回路１１に通知する。ロジックコントローラ１２は、入出力信号の入力又は出力を入出力回路１１に命令する。
【0014】
レジスタ回路１３は、ステータス情報、アドレス情報、及びコマンドを一時的に記憶する。ステータス情報は、シーケンサ１４の制御に基づいて更新され、入出力回路１１に転送される。アドレス情報は、ブロックアドレス、ページアドレス、カラムアドレスなどを含む。コマンドは、メモリデバイス１の様々な動作に関する命令を含む。
【0015】
シーケンサ１４は、メモリデバイス１の全体の動作を制御する。シーケンサ１４は、レジスタ回路１３に記憶されたコマンド及びアドレス情報に基づいて、読み出し動作、書き込み動作、消去動作などを実行する。
【0016】
ドライバ回路１５は、読み出し動作、書き込み動作、消去動作などで使用される電圧を生成する。そして、ドライバ回路１５は、生成した電圧を、ロウデコーダモジュール１６やセンスアンプモジュール１７などに供給する。
【0017】
ロウデコーダモジュール１６は、動作対象のブロックＢＬＫの選択や、ワード線ＷＬなどの配線への電圧の転送に使用される回路である。ロウデコーダモジュール１６は、複数のロウデコーダＲＤ０～ＲＤｎを含む。ロウデコーダＲＤ０～ＲＤｎは、それぞれブロックＢＬＫ０～ＢＬＫｎに関連付けられている。各ロウデコーダＲＤは、ブロックＢＬＫの選択に使用される。
【0018】
センスアンプモジュール１７は、各ビット線ＢＬへの電圧の転送や、データの読み出しに使用される回路である。センスアンプモジュール１７は、複数のセンスアンプユニットＳＡＵ０～ＳＡＵｍを含む。センスアンプユニットＳＡＵ０～ＳＡＵｍは、それぞれ複数のビット線ＢＬ０～ＢＬｍに関連付けられている。各センスアンプユニットＳＡＵは、データを判定するためのセンスアンプや、データを一時的に保持するラッチ回路を含む。
【0019】
なお、メモリデバイス１及びメモリコントローラ２の組み合わせが、１つの半導体装置を構成してもよい。このような半導体装置としては、例えば、ＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）などが挙げられる。
【0020】
＜１－１－２＞メモリセルアレイ１０の回路構成
図２は、第１実施形態に係るメモリデバイス１が備えるメモリセルアレイ１０の回路構成の一例を示すブロック図である。図２は、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを示している。図２に示すように、ブロックＢＬＫは、例えば、５つのストリングユニットＳＵ０～ＳＵ４を含む。選択ゲート線ＳＧＤ０～ＳＧＤ４及びＳＧＳとワード線ＷＬ０～ＷＬ（Ｎ－１）（Ｎは２以上の整数）とが、ブロックＢＬＫ毎に設けられる。ビット線ＢＬ０～ＢＬｍとソース線ＳＬとは、複数のブロックＢＬＫで共有される。
図２は、第１実施形態に係るメモリデバイス１が備えるメモリセルアレイ１０の回路構成の一例を示すブロック図である。図２は、メモリセルアレイ１０に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを示している。図２に示すように、ブロックＢＬＫは、例えば、５つのストリングユニットＳＵ０～ＳＵ４を含む。選択ゲート線ＳＧＤ０～ＳＧＤ４及びＳＧＳとワード線ＷＬ０～ＷＬ（Ｎ－１）（Ｎは２以上の整数）とが、ブロックＢＬＫ毎に設けられる。ビット線ＢＬ０～ＢＬｍとソース線ＳＬとは、複数のブロックＢＬＫで共有される。
【0021】
各ストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。複数のＮＡＮＤストリングＮＳは、それぞれビット線ＢＬ０～ＢＬｍに関連付けられる。すなわち、各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳにより共有される。各ＮＡＮＤストリングＮＳは、関連付けられたビット線ＢＬとソース線ＳＬとの間に接続される。各ＮＡＮＤストリングＮＳは、例えば、Ｎ個のメモリセルトランジスタＭＴ０～ＭＴ（Ｎ－１）並びに選択トランジスタＳＴ１及びＳＴ２を含む。各メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を有するメモリセルであり、データを不揮発に保持（記憶）する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、ストリングユニットＳＵの選択に使用される。
【0022】
各ＮＡＮＤストリングＮＳでは、選択トランジスタＳＴ１、メモリセルトランジスタＭＴ（Ｎ－１）～ＭＴ０、及び選択トランジスタＳＴ２が、この順番に、直列に接続される。具体的には、選択トランジスタＳＴ１のドレイン端及びソース端は、関連付けられたビット線ＢＬと、メモリセルトランジスタＭＴ（Ｎ－１）のドレイン端とにそれぞれ接続される。選択トランジスタＳＴ２のドレイン端及びソース端は、メモリセルトランジスタＭＴ０のソース端と、ソース線ＳＬとにそれぞれ接続される。メモリセルトランジスタＭＴ０～ＭＴ（Ｎ－１）は、選択トランジスタＳＴ１及びＳＴ２の間で直列に接続される。
【0023】
選択ゲート線ＳＧＤ０～ＳＧＤ４は、それぞれストリングユニットＳＵ０～ＳＵ４に関連付けられる。各選択ゲート線ＳＧＤは、関連付けられたストリングユニットＳＵに含まれた複数の選択トランジスタＳＴ１のそれぞれのゲート端に接続される。選択ゲート線ＳＧＳは、関連付けられたブロックＢＬＫに含まれた複数の選択トランジスタＳＴ２のそれぞれのゲート端に接続される。ワード線ＷＬ０～ＷＬ（Ｎ－１）は、関連付けられたブロックＢＬＫに含まれた複数のメモリセルトランジスタＭＴ０～ＭＴ（Ｎ－１）のそれぞれの制御ゲート端にそれぞれ接続される。
【0024】
同一のストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えば、“セルユニットＣＵ”と呼ばれる。例えば、各メモリセルトランジスタＭＴが１ビットデータを記憶する場合のセルユニットＣＵの記憶容量が、“１ページデータ”として定義される。セルユニットＣＵは、各メモリセルトランジスタＭＴが記憶するデータのビット数に応じて２ページデータ以上の記憶容量を有し得る。
【0025】
なお、第１実施形態に係るメモリデバイス１が備えるメモリセルアレイ１０の回路構成は、その他の構成であってもよい。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの数や、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれの数は、任意の数に設計され得る。第１実施形態では、各ＮＡＮＤストリングＮＳが、ワード線ＷＬ０～ＷＬ７にそれぞれ接続された８個のメモリセルトランジスタＭＴ０～ＭＴ７を備える場合を例に説明する。
【0026】
＜１－１－３＞メモリセルアレイの構造
以下に、第１実施形態に係るメモリデバイス１が備えるメモリセルアレイ１０の構造について説明する。以下で参照される図面では、３次元の直交座標系が使用される。Ｘ方向は、ワード線ＷＬの延伸方向に対応する。Ｙ方向は、ビット線ＢＬの延伸方向に対応する。Ｚ方向は、メモリデバイス１の形成に使用される基板の表面に対する鉛直方向に対応する。ＸＹ平面（断面）は、Ｘ方向とＹ方向とにより形成される平面（断面）に対応する。ＸＺ平面（断面）は、Ｘ方向とＹ方向とにより形成される平面（断面）に対応する。本明細書における“上下”は、Ｚ方向に沿った方向に基づいて定義され、基準とされる部材の表（おもて）面側から離れる方向を正方向（上方）とする。基準とされる部材としては、例えば、メモリセルアレイ１０のソース線ＳＬとなる導電体層が使用される。
以下に、第１実施形態に係るメモリデバイス１が備えるメモリセルアレイ１０の構造について説明する。以下で参照される図面では、３次元の直交座標系が使用される。Ｘ方向は、ワード線ＷＬの延伸方向に対応する。Ｙ方向は、ビット線ＢＬの延伸方向に対応する。Ｚ方向は、メモリデバイス１の形成に使用される基板の表面に対する鉛直方向に対応する。ＸＹ平面（断面）は、Ｘ方向とＹ方向とにより形成される平面（断面）に対応する。ＸＺ平面（断面）は、Ｘ方向とＹ方向とにより形成される平面（断面）に対応する。本明細書における“上下”は、Ｚ方向に沿った方向に基づいて定義され、基準とされる部材の表（おもて）面側から離れる方向を正方向（上方）とする。基準とされる部材としては、例えば、メモリセルアレイ１０のソース線ＳＬとなる導電体層が使用される。
【0027】
（１：メモリセルアレイの平面レイアウト）
図３は、第１実施形態に係るメモリデバイス１が備えるメモリセルアレイ１０の平面レイアウトの一例を示す平面図である。図３に示すように、メモリセルアレイ１０は、例えば、メモリ領域ＭＲと、引出領域ＨＲ１及びＨＲ２とを有する。メモリ領域ＭＲは、複数のＮＡＮＤストリングＮＳを含む。メモリ領域ＭＲは、引出領域ＨＲ１及びＨＲ２によって、Ｘ方向に挟まれている。引出領域ＨＲ１及びＨＲ２のそれぞれは、積層配線（例えば、ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳ）と、ロウデコーダモジュール１６との間の接続に使用される領域である。また、メモリセルアレイ１０は、複数のスリットＳＬＴと、複数のスリットＳＨＥと、複数のコンタクトＣＣとを含む。
図３は、第１実施形態に係るメモリデバイス１が備えるメモリセルアレイ１０の平面レイアウトの一例を示す平面図である。図３に示すように、メモリセルアレイ１０は、例えば、メモリ領域ＭＲと、引出領域ＨＲ１及びＨＲ２とを有する。メモリ領域ＭＲは、複数のＮＡＮＤストリングＮＳを含む。メモリ領域ＭＲは、引出領域ＨＲ１及びＨＲ２によって、Ｘ方向に挟まれている。引出領域ＨＲ１及びＨＲ２のそれぞれは、積層配線（例えば、ワード線ＷＬ並びに選択ゲート線ＳＧＤ及びＳＧＳ）と、ロウデコーダモジュール１６との間の接続に使用される領域である。また、メモリセルアレイ１０は、複数のスリットＳＬＴと、複数のスリットＳＨＥと、複数のコンタクトＣＣとを含む。
【0028】
各スリットＳＬＴは、Ｘ方向に沿って延伸して設けられた部分を有し、Ｘ方向に沿って引出領域ＨＲ１、メモリ領域ＭＲ、及び引出領域ＨＲ２を横切っている。複数のスリットＳＬＴは、Ｙ方向に並んでいる。各スリットＳＬＴは、当該スリットＳＬＴを介して隣り合う配線（例えば、ワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＤ及びＳＧＳ）を分断している。各スリットＳＬＴのＸ方向に沿って延伸して設けられた部分は、“板状部材”と呼ばれてもよい。各スリットＳＬＴには、側壁に絶縁体のスペーサが設けられた導電体が、これらの配線とは絶縁されて配置されていてもよいし、絶縁体が埋め込まれていてもよい。メモリセルアレイ１０では、スリットＳＬＴによってＹ方向に沿って区切られた領域のそれぞれが、１つのブロックＢＬＫに対応している。
【0029】
各スリットＳＨＥは、Ｘ方向に沿って延伸して設けられた部分を有し、Ｘ方向に沿ってメモリ領域ＭＲを横切っている。複数のスリットＳＨＥは、Ｙ方向に並んでいる。本例では、Ｙ方向に隣り合う２つのスリットＳＬＴの間のそれぞれに、４つのスリットＳＨＥが配置されている。各スリットＳＨＥは、例えば、絶縁体が埋め込まれた構造を有する。各スリットＳＨＥは、当該スリットＳＨＥを介して隣り合う配線を分断している。スリットＳＨＥは、少なくとも選択ゲート線ＳＧＤを分断していればよい。メモリセルアレイ１０では、スリットＳＬＴ及びＳＨＥによってＹ方向に沿って区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応している。
【0030】
メモリセルアレイ１０が備える積層配線（例えば、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤ）のそれぞれの端部は、引出領域ＨＲ１及びＨＲ２のそれぞれにおいて、テラス部分を有する。テラス部分は、上面視において上層の配線（導電体層）と重ならない部分に対応する。複数のテラス部分により形成される構造は、階段（step）、段丘（terrace）、畦石（rimstone）などと類似している。本例では、Ｘ方向に段差を有する階段構造が、選択ゲート線ＳＧＳの端部と、ワード線ＷＬ０～ＷＬ７のそれぞれの端部と、選択ゲート線ＳＧＤの端部とによって形成される。
【0031】
積層配線に接続されるコンタクトＣＣは、引出領域ＨＲ１及びＨＲ２の少なくとも一方のテラス部分に接続される。例えば、偶数番のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ２、…）の積層配線は、引出領域ＨＲ１に設けられたコンタクトＣＣに接続される。奇数番のブロックＢＬＫ（ＢＬＫ１、ＢＬＫ３、…）の積層配線は、引出領域ＨＲ２に設けられたコンタクトＣＣに接続される。なお、メモリデバイス１は、各引出領域ＨＲのテラス部分が省略された構造を有していてもよい。この場合、積層配線のある導電体層に接続されるコンタクトＣＣは、上層の導電体層を貫通し且つ離れて（絶縁されて）設けられる。引出領域ＨＲは、メモリ領域ＭＲをＸ方向に分割するように配置されてもよい。
【0032】
なお、第１実施形態に係るメモリデバイス１が備えるメモリセルアレイ１０の平面レイアウトは、その他のレイアウトであってもよい。例えば、隣り合う２つのスリットＳＬＴの間に配置されるスリットＳＨＥの数は、任意の数に設計され得る。各ブロックＢＬＫが備えるストリングユニットＳＵの個数は、隣り合う２つのスリットＳＬＴの間に配置されたスリットＳＨＥの数に基づいて変更され得る。積層配線に接続されるコンタクトＣＣの配置は、適宜変更され得る。
【0033】
（２：メモリ領域ＭＲの平面レイアウト）
図４は、第１実施形態に係るメモリデバイス１が備えるメモリセルアレイ１０のメモリ領域ＭＲの詳細な平面レイアウトの一例を示す平面図である。図４は、１つのブロックＢＬＫ（すなわち、ストリングユニットＳＵ０～ＳＵ４）を含む領域を示している。図４に示すように、メモリ領域ＭＲにおいて、メモリセルアレイ１０は、例えば、複数のメモリピラーＭＰと、複数のダミーピラーＤＰと、複数のコンタクトＣＶと、複数のビット線ＢＬとを含む。各スリットＳＬＴは、コンタクトＬＩ及びスペーサＳＰを含む。
図４は、第１実施形態に係るメモリデバイス１が備えるメモリセルアレイ１０のメモリ領域ＭＲの詳細な平面レイアウトの一例を示す平面図である。図４は、１つのブロックＢＬＫ（すなわち、ストリングユニットＳＵ０～ＳＵ４）を含む領域を示している。図４に示すように、メモリ領域ＭＲにおいて、メモリセルアレイ１０は、例えば、複数のメモリピラーＭＰと、複数のダミーピラーＤＰと、複数のコンタクトＣＶと、複数のビット線ＢＬとを含む。各スリットＳＬＴは、コンタクトＬＩ及びスペーサＳＰを含む。
【0034】
メモリピラーＭＰの各々は、例えば、１つのＮＡＮＤストリングＮＳとして機能するピラー状の部材である。ダミーピラーＤＰの各々は、絶縁体で構成されたピラー状の部材である。メモリピラーＭＰとダミーピラーＤＰとのそれぞれは、“柱状部材”と呼ばれてもよい。複数のメモリピラーＭＰと複数のダミーピラーＤＰとの組は、ブロックＢＬＫ毎に、格子状に配置される。具体的には、複数のメモリピラーＭＰと複数のダミーピラーＤＰの組は、隣り合う２つのスリットＳＬＴの間の領域において、例えば、２６行の千鳥状に配置される。本例では、Ｘ方向にピラーが並んだ部分を“行”とみなして説明する。以下では、ブロックＢＬＫ内でピラーが配置される２６行のことを、それぞれ“Ｒ１”～“Ｒ２６”とも呼ぶ。また、参照符号の末尾に（Ｒ１）～（Ｒ２６）のいずれかが付加された場合、その参照符号に対応付けられた構成は、その行に配置されていることを示す。
【0035】
千鳥状に配置された複数のメモリピラーＭＰと複数のダミーピラーＤＰとの組のうち、紙面の上側から数えて１行目Ｒ１には、複数のダミーピラーＤＰが配置される。複数のダミーピラーＤＰ（Ｒ１）のそれぞれは、紙面の上側に配置されたスリットＳＬＴに接し、平面視において半円形状を有する。紙面の上側から数えて２行目Ｒ２～２５行目Ｒ２５のそれぞれには、複数のメモリピラーＭＰが配置される。例えば、メモリピラーＭＰ（Ｒ６）と、メモリピラーＭＰ（Ｒ１１）と、メモリピラーＭＰ（Ｒ１６）と、メモリピラーＭＰ（Ｒ２１）とのそれぞれには、１つのスリットＳＨＥが重なっている。紙面の上側から数えて２６行目Ｒ２６には、複数のダミーピラーＤＰが配置される。複数のダミーピラーＤＰ（Ｒ２６）のそれぞれは、紙面の下側に配置されたスリットＳＬＴに接し、例えば、平面視において半円形状を有する。言い換えると、各ダミーピラーＤＰは、ＸＹ断面において、複数のスリットＳＬＴのいずれかによって一部が欠けた略円形状を有する。なお、本明細書において、“半円形状”は、円形状を２等分した形状でなくてもよい。本明細書における“半円形状”は、仮想円を定義した場合に、仮想円の中心を含んでいてもよいし、仮想円の中心を含んでいなくてもよい。
【0036】
複数のビット線ＢＬは、それぞれがＹ方向に延伸して設けられた部分を有し、Ｘ方向に並んでいる。各ビット線ＢＬは、ストリングユニットＳＵ毎に、少なくとも１つのメモリピラーＭＰと重なるように配置されている。本例では、２つのビット線ＢＬが、１つのメモリピラーＭＰと重なるように配置されている。メモリピラーＭＰと重なっている複数のビット線ＢＬのうち１つのビット線ＢＬと、当該メモリピラーＭＰとの間は、コンタクトＣＶを介して電気的に接続される。
【0037】
例えば、スリットＳＨＥと接触しているメモリピラーＭＰと、ビット線ＢＬとの間のコンタクトＣＶは、省略される。言い換えると、異なる２つの選択ゲート線ＳＧＤに接したメモリピラーＭＰとビット線ＢＬとの間のコンタクトＣＶは、省略される。このようなメモリピラーＭＰは、データを記憶するメモリセルを含むＮＡＮＤストリングＮＳとしては機能しない。隣り合うスリットＳＬＴ間におけるメモリピラーＭＰやスリットＳＨＥ等の個数及び配置は、図４を用いて説明された構成に限定されず、適宜変更され得る。各メモリピラーＭＰと重なるビット線ＢＬの数は、任意の数に設計され得る。
【0038】
コンタクトＬＩは、Ｘ方向に延伸して設けられた部分を有する導電体である。スペーサＳＰは、コンタクトＬＩの側面に設けられた絶縁体である。コンタクトＬＩは、スペーサＳＰによって挟まれている。コンタクトＬＩと、当該コンタクトＬＩとＹ方向に隣り合う導電体層（例えば、ワード線ＷＬ０～ＷＬ７並びに選択ゲート線ＳＧＤ及びＳＧＳ）との間は、スペーサＳＰによって離隔及び絶縁される。スペーサＳＰは、例えば酸化膜である。
【0039】
（３：メモリセルアレイ１０の断面構造）
図５は、第１実施形態に係るメモリデバイス１が備えるメモリセルアレイ１０の断面構造の一例を示す、図４のＶ－Ｖ線に沿った断面図である。図５に示すように、第１実施形態に係るメモリデバイス１は、メモリ領域ＭＲにおいて、例えば、半導体基板２０、導電体層２１～２４、絶縁体層３０～３４を含む。
図５は、第１実施形態に係るメモリデバイス１が備えるメモリセルアレイ１０の断面構造の一例を示す、図４のＶ－Ｖ線に沿った断面図である。図５に示すように、第１実施形態に係るメモリデバイス１は、メモリ領域ＭＲにおいて、例えば、半導体基板２０、導電体層２１～２４、絶縁体層３０～３４を含む。
【0040】
半導体基板２０は、例えば、Ｐ型のシリコン基板である。半導体基板２０は、例えば、ソース線ＳＬの一部として使用される。半導体基板２０は、“導電体層”と呼ばれてもよい。半導体基板２０上に、絶縁体層３０が設けられる。絶縁体層３０上に、導電体層２１が設けられる。導電体層２１上に、絶縁体層３１及び導電体層２２が交互に積層される。最上層の導電体層２２上に、絶縁体層３２が設けられる。絶縁体層３２上に、導電体層２３が設けられる。導電体層２３上に、絶縁体層３３が設けられる。絶縁体層３３上に、導電体層２４が設けられる。導電体層２４上に、絶縁体層３４が設けられる。
【0041】
導電体層２１～２３のそれぞれは、例えば、ＸＹ平面に沿って広がった板状に形成される。導電体層２４は、例えば、Ｙ方向に沿って延伸したライン状に形成される。絶縁体層３４は、メモリセルアレイ１０とロウデコーダモジュール１６とを接続するための配線などを含む。導電体層２１は、選択ゲート線ＳＧＳとして使用される。積層された８層の導電体層２２は、導電体層２１側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電体層２３は、選択ゲート線ＳＧＤとして使用される。導電体層２４は、ビット線ＢＬとして使用される。導電体層２１～２３のそれぞれは、例えば、タングステンを含む。導電体層２４は、例えば、銅を含む。
【0042】
各メモリピラーＭＰは、Ｚ方向に沿って延伸して設けられる。各メモリピラーＭＰは、絶縁体層３０～３２及び導電体層２１～２３を貫通している。すなわち、各メモリピラーＭＰは、導電体層２１～２３のそれぞれと交差している。言い換えると、各メモリピラーＭＰは、絶縁体層３０～３２、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤのそれぞれとＹ方向に対向する部分を有する。メモリピラーＭＰの底部は、半導体基板２０に達している。メモリピラーＭＰと導電体層２１とが交差した部分は、選択トランジスタＳＴ２として機能する。メモリピラーＭＰと１つの導電体層２２とが交差した部分は、メモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層２３とが交差した部分は、選択トランジスタＳＴ１として機能する。
【0043】
また、各メモリピラーＭＰは、例えば、コア部材４０、半導体層４１、積層膜４２を含む。コア部材４０は、Ｚ方向に沿って延伸して設けられる。半導体層４１は、コア部材４０の周囲を覆っている。半導体層４１の底部は、半導体基板２０と接している。積層膜４２は、半導体層４１と半導体基板２０とが接触した部分を除いて、半導体層４１の側面及び底面を覆っている。コア部材４０は、酸化シリコンなどの絶縁体を含む。半導体層４１は、例えば、シリコンを含む。
【0044】
コンタクトＣＶは、Ｚ方向に沿って延伸した柱状に設けられる。各コンタクトＣＶは、メモリピラーＭＰの半導体層４１上に設けられる。図示された領域は、５つのメモリピラーＭＰのうち、２つのメモリピラーＭＰにそれぞれ対応する２つのコンタクトＣＶを含んでいる。各コンタクトＣＶの上には、１つの導電体層２４が接触している。各導電体層２４には、隣り合うスリットＳＬＴ及びＳＨＥの間に設けられたメモリピラーＭＰと、隣り合う２つのスリットＳＨＥの間に設けられたメモリピラーＭＰとが電気的に接続される。
【0045】
スリットＳＬＴは、例えば、ＸＺ平面に沿って設けられた部分を有し、導電体層２１～２３及び絶縁体層３０～３２を分断している。スリットＳＬＴ内のコンタクトＬＩは、スリットＳＬＴに沿って設けられる。コンタクトＬＩの上端は、メモリピラーＭＰの上端と導電体層２４との間の高さに設けられる。コンタクトＬＩの下端は、半導体基板２０と接している。半導体基板２０は、コンタクトＬＩと接した部分において、不純物の拡散領域を有し得る。コンタクトＬＩは、例えば、ソース線ＳＬの他の一部として使用される。スペーサＳＰは、コンタクトＬＩと、導電体層２１～２３との間を離隔及び絶縁している。
【0046】
スリットＳＨＥは、例えば、ＸＺ平面に沿って設けられた部分を有し、少なくとも導電体層２３を分断している。スリットＳＨＥの上端は、メモリピラーＭＰの上端と導電体層２４との間の高さに設けられる。スリットＳＨＥの下端は、絶縁体層３２の高さに設けられる。スリットＳＨＥは、酸化シリコンなどの絶縁体を含む。
【0047】
ダミーピラーＤＰは、Ｚ方向に沿って延伸して設けられる。ダミーピラーＤＰは、例えば、導電体層２３と、複数の導電体層２２に含まれた少なくとも一つの導電体層２２と、スリットＳＬＴとのそれぞれとＹ方向に対向した部分を有する。本例では、ダミーピラーＤＰは、選択ゲート線ＳＧＤとワード線ＷＬ２～ＷＬ７とＹ方向に対向した部分を有する。ダミーピラーＤＰの底部は、ワード線ＷＬ１及びＷＬ２間の絶縁体層３１に接している。ダミーピラーＤＰの底部は、少なくとも半導体基板２０に達していなければよい。ダミーピラーＤＰは、例えば、絶縁体層５０を含む。絶縁体層５０は、Ｚ方向に延伸して設けられ、貫通している導電体層２２及び２３と、スリットＳＬＴの側面とのそれぞれと接している。
【0048】
（４：メモリピラーＭＰの断面構造）
図６は、第１実施形態に係るメモリデバイス１が備えるメモリピラーＭＰの断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図である。図６は、半導体基板２０の表面に平行且つ導電体層２２を含む層におけるメモリピラーＭＰの断面構造を示している。図６に示すように、積層膜４２は、例えば、トンネル絶縁膜４３、絶縁膜４４、及びブロック絶縁膜４５を含む。
図６は、第１実施形態に係るメモリデバイス１が備えるメモリピラーＭＰの断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図である。図６は、半導体基板２０の表面に平行且つ導電体層２２を含む層におけるメモリピラーＭＰの断面構造を示している。図６に示すように、積層膜４２は、例えば、トンネル絶縁膜４３、絶縁膜４４、及びブロック絶縁膜４５を含む。
【0049】
導電体層２２を含む断面において、コア部材４０は、メモリピラーＭＰの中央部分に設けられる。半導体層４１は、コア部材４０の側面を囲っている。トンネル絶縁膜４３は、半導体層４１の側面を囲っている。絶縁膜４４は、トンネル絶縁膜４３の側面を囲っている。ブロック絶縁膜４５は、絶縁膜４４の側面を囲っている。導電体層２２は、ブロック絶縁膜４５の側面を囲っている。トンネル絶縁膜４３及びブロック絶縁膜４５の各々は、例えば酸化シリコンを含んでいる。絶縁膜４４は、例えば窒化シリコンを含んでいる。
【0050】
以上で説明された各メモリピラーＭＰにおいて、半導体層４１が、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２のチャネル（電流経路）として使用される。絶縁膜４４が、メモリセルトランジスタＭＴの電荷蓄積層として使用される。メモリデバイス１は、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴ１及びＳＴ２をオンさせることによって、ビット線ＢＬとコンタクトＬＩ（ソース線ＳＬ）との間でメモリピラーＭＰを介した電流を流すことが出来る。
【0051】
（５：スリットＳＬＴの近傍の詳細なレイアウト）
図７は、第１実施形態に係るメモリデバイス１が備えるメモリセルアレイ１０に設けられたスリットＳＬＴの近傍の詳細なレイアウトの一例を示す平面図である。図７は、複数のブロックＢＬＫ０～ＢＬＫｎのうち隣り合うブロックＢＬＫｏ及びＢＬＫｅのそれぞれの一部を抽出して示している。また、図７は、ＸＹ断面において、半円形状を有するダミーピラーＤＰが真円形状であった場合の仮想円を破線で示している。ダミーピラーＤＰの仮想円は、スリットＳＬＴと重なっている。なお、本明細書において、“ダミーピラーＤＰの径”は、ダミーピラーＤＰの仮想円の径のことを示している。“ダミーピラーＤＰの中心部分”は、ダミーピラーＤＰの仮想円の中心部分のことを示している。
図７は、第１実施形態に係るメモリデバイス１が備えるメモリセルアレイ１０に設けられたスリットＳＬＴの近傍の詳細なレイアウトの一例を示す平面図である。図７は、複数のブロックＢＬＫ０～ＢＬＫｎのうち隣り合うブロックＢＬＫｏ及びＢＬＫｅのそれぞれの一部を抽出して示している。また、図７は、ＸＹ断面において、半円形状を有するダミーピラーＤＰが真円形状であった場合の仮想円を破線で示している。ダミーピラーＤＰの仮想円は、スリットＳＬＴと重なっている。なお、本明細書において、“ダミーピラーＤＰの径”は、ダミーピラーＤＰの仮想円の径のことを示している。“ダミーピラーＤＰの中心部分”は、ダミーピラーＤＰの仮想円の中心部分のことを示している。
【0052】
図７に示すように、メモリピラーＭＰの径は、Ｄ１である。ダミーピラーＤＰの径は、Ｄ１よりも小さいＤ２である。千鳥状に配置された複数のメモリピラーＭＰと複数のダミーピラーＤＰの組において、Ｙ方向に並んだ行のピッチは、Ｐ１である。本明細書において、隣り合う２つのスリットＳＬＴ間に設けられた複数行のピッチは、その行に設けられたメモリピラーＭＰの中心又はダミーピラーＤＰの中心を基準としたＹ方向の間隔に対応する。すなわち、それぞれに複数のメモリピラーＭＰが配置され且つ隣り合う行のＹ方向における間隔と、複数のダミーピラーＤＰが配置された行と隣の複数のメモリピラーＭＰが配置された行とのＹ方向における間隔とが略等しい。
【0053】
言い換えると、スリットＳＬＴと接しているダミーピラーＤＰの中心部分と、スリットＳＬＴと接しているダミーピラーＤＰと隣り合う行に配置されたメモリピラーＭＰの中心部分とのＹ方向の間隔は、ブロックＢＬＫ内のその他のメモリピラーＭＰのＹ方向のピッチと略同じである。具体的には、平面視において、ダミーピラーＤＰ（Ｒ１）及びメモリピラーＭＰ（Ｒ２）のそれぞれの中心部分のＹ方向における間隔と、メモリピラーＭＰ（ｉ）及び（ｉ＋１）（ｉは、２以上２４以下の整数）のそれぞれの中心部分のＹ方向における間隔と、メモリピラーＭＰ（Ｒ２５）及びダミーピラーＤＰ（Ｒ２６）のそれぞれの中心部分のＹ方向における間隔とが、略等しい。
【0054】
なお、図７では、ブロックＢＬＫｏの複数のダミーピラーＤＰ（Ｒ２６）とブロックＢＬＫｅの複数のダミーピラーＤＰ（Ｒ１）とがそれぞれＹ方向に隣り合うように配置されている。これに限定されず、ブロックＢＬＫｏのダミーピラーＤＰ（Ｒ２６）とブロックＢＬＫｅのダミーピラーＤＰ（Ｒ１）とは、Ｘ方向にずれて配置されてもよい。
【0055】
以上で説明されたように、第１実施形態に係るメモリデバイス１は、それぞれＺ方向に延伸し、Ｙ方向に隣り合うスリットＳＬＴの間でＹ方向に並んだＫ行（Ｋは４以上の整数）の格子状に配置された複数の柱状部材を含む。複数の柱状部材は、Ｋ行のうち１行目とＫ行目との間の複数行に配置された複数のメモリピラーＭＰと、Ｋ行のうち１行目とＫ行目とに配置された複数のダミーピラーＤＰとを含む。複数のワード線ＷＬは、Ｚ方向に互いに離れて設けられる。各メモリピラーＭＰは、複数のワード線ＷＬのそれぞれとＹ方向に対向して設けられた部分を有する半導体層４１を含む。各ダミーピラーＤＰは、複数のワード線ＷＬの少なくとも一つとＹ方向に対向して設けられた部分を有し、Ｙ方向に隣り合うスリットＳＬＴのいずれかと接し、且つ導電体層（半導体基板２０又はソース線ＳＬ）からＺ方向に離れて設けられた絶縁体層５０を含む。複数のワード線のうち複数のメモリピラーＭＰと複数のダミーピラーＤＰとの両方とＹ方向に対向するワード線ＷＬが含まれるＺ方向の位置で、複数のダミーピラーＤＰのそれぞれの径は、複数のメモリピラーＭＰのそれぞれの径よりも小さい。
【0056】
＜１－２＞製造方法
次に、第１実施形態に係るメモリデバイス１の製造方法について、図８を適宜参照して説明する。図８は、第１実施形態に係るメモリデバイス１の製造方法の一例を示すフローチャートであり、積層配線を形成する製造工程の一部を示している。本項目で参照される図９～図１７のそれぞれは、第１実施形態に係るメモリデバイス１の製造途中の平面レイアウト又は断面構造の一例を示している。本項目で参照される平面レイアウトは、図７に示されたスリットＳＬＴの近傍の領域に対応する。本項目で参照される断面構造は、１つのスリットＳＬＴをＹ方向に挟んで、１対のメモリピラーＭＰと、１対のダミーピラーＤＰとが形成される領域を模式的に示している。また、本明細書において、“積層配線部”は、Ｚ方向に並んだ複数のワード線ＷＬを含む積層配線の形成に使用される構造体のことを示している。
次に、第１実施形態に係るメモリデバイス１の製造方法について、図８を適宜参照して説明する。図８は、第１実施形態に係るメモリデバイス１の製造方法の一例を示すフローチャートであり、積層配線を形成する製造工程の一部を示している。本項目で参照される図９～図１７のそれぞれは、第１実施形態に係るメモリデバイス１の製造途中の平面レイアウト又は断面構造の一例を示している。本項目で参照される平面レイアウトは、図７に示されたスリットＳＬＴの近傍の領域に対応する。本項目で参照される断面構造は、１つのスリットＳＬＴをＹ方向に挟んで、１対のメモリピラーＭＰと、１対のダミーピラーＤＰとが形成される領域を模式的に示している。また、本明細書において、“積層配線部”は、Ｚ方向に並んだ複数のワード線ＷＬを含む積層配線の形成に使用される構造体のことを示している。
【0057】
まず、図９に示すように、積層配線部の犠牲部材６０が形成される（ステップＳ１０）。具体的には、まず、絶縁体層３０上に、犠牲部材６０と絶縁体層３１とが交互に積層される。次に、最上層の犠牲部材６０の上に、絶縁体層３２と犠牲部材６０とがこの順番に積層される。次に、例えば、スリミング処理やエッチング処理によって、図示が省略された引出領域ＨＲ１及びＨＲ２のそれぞれに犠牲部材６０の階段構造が形成される。そして、犠牲部材６０の階段構造の形成等によって形成された段差が、絶縁体層３３ａによって埋め込まれる。それから、絶縁体層３３ａの上面が平坦化される。犠牲部材６０は、例えば、窒化シリコン（ＳｉＮ）である。なお、メモリセルアレイ１０の設計に依っては、犠牲部材６０の階段構造の形成が省略されてもよい。
【0058】
次に、マスクＭＫ１が形成される（ステップＳ１１）。具体的には、まず、絶縁体層３３ａ上に、深穴のエッチング処理のマスクとして使用されるマスク部材（例えば、カーボン）が形成される。そして、レジスト材料ＲＥＧ１が、マスク部材上に塗布される。それから、レジスト材料ＲＥＧ１が、フォトリソグラフィ処理によって、図１０に示すように、複数のホールＨ１と複数のホールＨ２とを有する形状に加工される。複数のホールＨ１は、複数のダミーピラーＤＰが形成される位置にそれぞれ対応して設けられる。複数のホールＨ２は、複数のメモリピラーＭＰが形成される位置にそれぞれ対応して設けられる。その後、レジスト材料ＲＥＧ１をマスクとして利用した異方性のエッチング処理によって、マスク部材が加工される。その結果、図１１に示すように、レジスト材料ＲＥＧ１の形状がマスク部材に転写されて、複数のホールＨ１及びＨ２を有するマスクＭＫ１が形成される。
【0059】
次に、図１２に示すように、メモリホールＭＨ及びダミーホールＤＨが形成される（ステップＳ１２）。具体的には、マスクＭＫ１をマスクとして利用した異方性のエッチング処理が実行される。ステップＳ１２で利用される異方性のエッチング処理は、例えば、ＲＩＥ（Reactive Ion Etching）である。ＲＩＥでは、マスクＭＫ１上で同じピッチでホールＨ１及びＨ２が形成されている場合、ホールＨ１及びＨ２の径が小さいほど、高さ方向（Ｚ方向）のエッチングの進行が抑制され得る。このため、ステップＳ１２の処理では、ホールＨ１及びＨ２のそれぞれの径の違いに基づいて、異方性のエッチング処理で形成される底部の位置（高さ）の違いが生じ得る。
【0060】
具体的には、マスクＭＫ１の複数のホールＨ２を介して絶縁体層３０～３２及び３３ａと複数の犠牲部材６０とが加工されることによって、複数のメモリホールＭＨが形成される。本処理によって、各メモリホールＭＨの底部では、半導体基板２０の表面が露出する。また、マスクＭＫ１の複数のホールＨ１を介して絶縁体層３１、３２及び３３ａと複数の犠牲部材６０のうち複数層が加工されることによって、複数のダミーホールＤＨが形成される。本処理によって、各ダミーホールＤＨの底部は、例えば、複数のワード線ＷＬが積層される予定の高さの途中まで達している。なお、第１実施形態において、各ダミーホールＤＨの底部は、半導体基板２０に達していなければよい。その後、マスクＭＫ１は除去される。
【0061】
次に、図１３に示すように、ダミーホールＤＨ内に絶縁体層５０が形成される（ステップＳ１３）。具体的には、ＣＶＤ（Chemical Vapor Deposition）などによって、絶縁体層５０が、ダミーホールＤＨ及びメモリホールＭＨのそれぞれに形成される。その結果、ダミーホールＤＨ内に、ダミーピラーＤＰに対応する構造が形成される。その後、例えば、リソグラフィ処理及びエッチング処理の組み合わせによって、メモリホールＭＨ内の絶縁体層５０が選択的に除去される。
【0062】
次に、図１４に示すように、メモリホールＭＨ内に積層膜４２、半導体層４１、及びコア部材４０が形成される（ステップＳ１４）。具体的には、メモリホールＭＨの側面及び底面に、積層膜４２（すなわち、ブロック絶縁膜４５、絶縁膜４４、及びトンネル絶縁膜４３）、半導体層４１、及びコア部材４０が、この順番に形成される。そして、メモリホールＭＨの上部に設けられたコア部材４０の一部が除去され、コア部材４０が除去された部分に半導体層４１が形成される。その結果、メモリホールＭＨ内に、メモリピラーＭＰに対応する構造が形成される。その後、ＣＭＰ（Chemical Mechanical Polishing）などによって、絶縁体層３３ａの上方の積層膜４２、半導体層４１及びコア部材４０が除去される。
【0063】
次に、各犠牲部材６０をブロックＢＬＫ毎に分断し、且つダミーピラーＤＰの一部を除去するスリットＳＬＴが形成される（ステップＳ１５）。具体的には、まず、メモリピラーＭＰを保護するように、絶縁体層３３ａ上に絶縁体層３３ｂが形成される。その後、フォトリソグラフィ処理及び異方性のエッチング処理の組み合わせによって、スリットＳＬＴが、図１５に示すように、平面視において複数のダミーピラーＤＰのそれぞれの一部を除去するように形成される。また、スリットＳＬＴは、図１６に示すように、絶縁体層３０～３２、３３ａ及び３３ｂと複数の犠牲部材６０とを分断する。本処理によって、スリットＳＬＴの底部では、半導体基板２０の表面が露出する。
【0064】
次に、リプレース処理が実行される（ステップＳ１６）。具体的には、熱リン酸などによるウェットエッチング処理によって、複数の犠牲部材６０が、スリットＳＬＴを介して選択的に除去される。それから、導電体が、スリットＳＬＴを介して、複数の犠牲部材が除去された空間に埋め込まれる。本工程における導電体の形成には、例えば、ＣＶＤが使用される。その後、スリットＳＬＴ内に形成された導電体が、エッチバック処理などによって除去され、隣り合う空間内に形成された導電体が複数層に分離される。これにより、選択ゲート線ＳＧＳとして機能する導電体層２１と、それぞれがワード線ＷＬとして機能する複数の導電体層２２と、選択ゲート線ＳＧＤとして機能する導電体層２３とが形成される。
【0065】
次に、図１７に示すように、スリットＳＬＴ内にスペーサＳＰ及びコンタクトＬＩが形成される（ステップＳ１７）。具体的には、まず、スペーサＳＰとして使用される絶縁膜が形成される。それから、エッチバック処理によって、スリットＳＬＴの底部に形成された絶縁膜が除去される。その後、スリットＳＬＴ内が埋まるように導電体が形成され、スリットＳＬＴ外の導電体が除去される。これにより、スリットＳＬＴ内にスペーサＳＰ及びコンタクトＬＩが残った構造が形成される。ステップＳ１７の処理が完了すると、図８の一連の処理が終了する（終了）。
【0066】
＜１－３＞第１実施形態の効果
以上で説明された第１実施形態に係るメモリデバイス１に依れば、メモリデバイス１の歩留まりを向上させ且つ動作特性を改善させることができる。以下に、第１実施形態の効果の詳細について、比較例を用いて説明する。なお、以下では、スリットＳＬＴ及びダミーピラーＤＰが形成される領域のことを、スリット領域ＳＬＴＡと呼ぶ。
以上で説明された第１実施形態に係るメモリデバイス１に依れば、メモリデバイス１の歩留まりを向上させ且つ動作特性を改善させることができる。以下に、第１実施形態の効果の詳細について、比較例を用いて説明する。なお、以下では、スリットＳＬＴ及びダミーピラーＤＰが形成される領域のことを、スリット領域ＳＬＴＡと呼ぶ。
【0067】
メモリセルが三次元に積層されたメモリデバイスは、ワード線ＷＬの積層数を増やすことによって、記憶容量を増やすことができる。また、記憶容量を増やすためには、積層されたワード線ＷＬを貫通して設けられたメモリピラーＭＰが密に配置されることが好ましい。メモリピラーＭＰを形成するためのメモリホールＭＨの加工には、深穴のエッチング処理が利用される。しかしながら、深穴のエッチング処理では、千鳥状に密に配置されたメモリホールＭＨのうち端の行に配置されたメモリホールＭＨの加工難易度が高く、端の行に配置されたメモリホールＭＨが未開口となるおそれがある。
【0068】
図１８は、比較例のメモリホールＭＨを形成するエッチング処理におけるマスクＭＫｚの形状の変化の一例を示す模式図である。図示された“Ｏ”及び“Ｎ”は、絶縁体層及び犠牲部材にそれぞれ対応している。図１８の（Ａ）に示すように、比較例では、ステップＳ１１の処理において、スリット領域ＳＬＴＡ内のホールＨ１が省略されたレジスト材料ＲＥＧｚが形成される。そして、図１８の（Ｂ）に示すように、マスクＭＫｚがレジスト材料ＲＥＧｚの形状に基づいて加工され、複数のホールＨ２に基づいた開口部がマスクＭＫｚに形成される。それから、マスクＭＫｚを利用した深穴のエッチング処理が進行すると、図１８の（Ｃ）に示すように、スリット領域ＳＬＴＡのマスクＭＫｚの側部に加工に伴う副産物が堆積し得る。
【0069】
このように、比較例では、スリット領域ＳＬＴＡにおけるマスクＭＫｚが、端の行に配置されたメモリホールＭＨの部分に突き出すおそれがある。マスクＭＫｚの突き出しは、端の行に配置されたメモリホールＭＨの加工を阻害し、端の行に配置されたメモリホールＭＨの未開口の要因となる、若しくはメモリホールＭＨの底部が所望の高さまで達しない要因となり得る。端の行に配置されたメモリホールＭＨの未開口を回避するためには、マスクの設計で端の行に配置されたメモリホールＭＨのＹ方向の寸法を拡大することが考えられる。しかしながら、マスクの設計によるメモリホールＭＨの寸法のＸＹ差の変更は、メモリピラーＭＰのトップ部分とボトム部分との形状差（トップ／ボトム差）や、端の行に配置されたメモリピラーＭＰと中間行に配置されたメモリピラーＭＰとの寸法差（インナー／アウター差）などの要因となり得る。さらに、メモリピラーＭＰで楕円成分が残存することは、プログラムスピードを低下させる要因となり得る。
【0070】
そこで、第１実施形態に係るメモリデバイス１では、スリット領域ＳＬＴＡに、絶縁体で構成されたダミーパターン（ダミーピラーＤＰ）が配置される。図１９は、第１実施形態のメモリホールＭＨを形成するエッチング処理におけるマスクＭＫの形状の変化の一例を示す模式図であり、図１８と同様の領域及び過程を示している。図１９の（Ａ）に示すように、第１実施形態では、ステップＳ１１の処理において、スリット領域ＳＬＴＡ内のホールＨ１を含むレジスト材料ＲＥＧ１が形成される。そして、図１９の（Ｂ）に示すように、マスクＭＫ１がレジスト材料ＲＥＧ１の形状に基づいて加工され、複数のホールＨ１及びＨ２に基づいた開口部がマスクＭＫ１に形成される。それから、マスクＭＫ１を利用した深穴のエッチング処理が進行すると、図１９の（Ｃ）に示すように、複数のホールＨ１が形成されていることによって、スリット領域ＳＬＴＡのマスクＭＫ１の側部に加工に伴う副産物が堆積することが抑制される。
【0071】
以上のように、第１実施形態に係るメモリデバイス１では、スリット領域ＳＬＴＡにおけるマスクＭＫ１が、端の行に配置されたメモリホールＭＨの部分に突き出すことが抑制される。その結果、第１実施形態に係るメモリデバイス１は、端の行に配置されたメモリホールＭＨのＹ方向の寸法を拡大することなく、メモリホールＭＨの未開口を抑制できる。また、メモリピラーＭＰのトップ／ボトム差及びインナー／アウター差が抑制され、プログラムスピードの低下が抑制され得る。従って、第１実施形態に係るメモリデバイス１は、メモリデバイス１の歩留まりを向上させ且つ動作特性を改善させることができる。
【0072】
なお、第１実施形態に係るメモリデバイス１では、ダミーピラーＤＰが絶縁体層５０（例えば、シリコン酸化膜）により埋め込まれた構造を有する。この場合、スリットＳＬＴの加工時に、ダミーピラーＤＰが形成された部分において、エッチングの進行が早くなり得る。そして、例えば、ダミーピラーＤＰの底部がメモリピラーＭＰと同様に半導体基板２０まで達している場合に、ダミーピラーＤＰと重なった部分と、ダミーピラーＤＰと重なっていない部分とで、スリットＳＬＴの底部の加工状態のばらつきが生じ得る。
【0073】
そこで、第１実施形態に係るメモリデバイス１は、ダミーピラーＤＰの底部が、積層配線の途中で止められている構造を有している。これにより、ダミーピラーＤＰと重なった部分と、ダミーピラーＤＰと重なっていない部分との間のスリットＳＬＴの底部の加工ばらつきが抑制され得る。その結果、第１実施形態に係るメモリデバイス１では、半導体基板２０内の不純物拡散領域とコンタクトＬＩとの接続が改善され得る。また、ダミーピラーＤＰが貫通していない配線において、配線抵抗が低減され得る。従って、第１実施形態に係るメモリデバイス１は、動作特性を改善させることができる。
【0074】
＜２＞第２実施形態
第２実施形態に係るメモリデバイス１は、第１実施形態と異なるダミーピラーＤＰの構造及び配置により、第１実施形態と同様の効果を実現する。以下に、第２実施形態に係るメモリデバイス１の詳細について、第１実施形態と異なる点を主に説明する。
第２実施形態に係るメモリデバイス１は、第１実施形態と異なるダミーピラーＤＰの構造及び配置により、第１実施形態と同様の効果を実現する。以下に、第２実施形態に係るメモリデバイス１の詳細について、第１実施形態と異なる点を主に説明する。
【0075】
＜２－１＞構成
まず、第２実施形態に係るメモリデバイス１の構成について説明する。第２実施形態に係るメモリデバイス１の構成は、ダミーピラーＤＰの構造及び配置が異なる点を除いて、第１実施形態に係るメモリデバイス１と同様である。以下では、第２実施形態に係るメモリデバイス１のダミーピラーＤＰのことを、“ダミーピラーＤＰａ”と呼ぶ。
まず、第２実施形態に係るメモリデバイス１の構成について説明する。第２実施形態に係るメモリデバイス１の構成は、ダミーピラーＤＰの構造及び配置が異なる点を除いて、第１実施形態に係るメモリデバイス１と同様である。以下では、第２実施形態に係るメモリデバイス１のダミーピラーＤＰのことを、“ダミーピラーＤＰａ”と呼ぶ。
【0076】
図２０は、第２実施形態に係るメモリデバイス１が備えるメモリセルアレイ１０のメモリ領域ＭＲの平面レイアウトの一例を示す平面図である。図２０は、隣り合うブロックＢＬＫｏ及びＢＬＫｅのそれぞれの一部を抽出して示している。また、図２０は、ＸＹ断面において、半円形状を有するダミーピラーＤＰａが真円形状であった場合の仮想円を破線で示している。ダミーピラーＤＰａの仮想円は、スリットＳＬＴと重なっている。
【0077】
図２０に示すように、ダミーピラーＤＰａ及びメモリピラーＭＰのそれぞれの径は、Ｄ１である。すなわち、第２実施形態において、ダミーピラーＤＰａの径は、メモリピラーＭＰの径と略同じである。千鳥状に配置された複数のメモリピラーＭＰと複数のダミーピラーＤＰａの組において、複数のメモリピラーＭＰを含み且つＹ方向に並んだ行のピッチは、Ｐ１である。一方で、複数のダミーピラーＤＰａを含む行と、当該複数のダミーピラーＤＰａを含む行と隣り合い且つ複数のメモリピラーＭＰを含む行とのピッチは、Ｐ１よりも広いＰ２である。具体的には、平面視において、ダミーピラーＤＰａ（Ｒ１）及びメモリピラーＭＰ（Ｒ２）のそれぞれの中心部分のＹ方向における間隔と、メモリピラーＭＰ（Ｒ２５）及びダミーピラーＤＰａ（Ｒ２６）のそれぞれの中心部分のＹ方向における間隔とのそれぞれは、メモリピラーＭＰ（ｉ）及び（ｉ＋１）（ｉは、２以上２４以下の整数）のそれぞれの中心のＹ方向における間隔よりも広い。
【0078】
なお、図２０では、ブロックＢＬＫｏの複数のダミーピラーＤＰ（Ｒ２６）とブロックＢＬＫｅの複数のダミーピラーＤＰａ（Ｒ１）とがそれぞれＹ方向に隣り合うように配置されている。これに限定されず、ブロックＢＬＫｏのダミーピラーＤＰ（Ｒ２６）とブロックＢＬＫｅのダミーピラーＤＰａ（Ｒ１）とは、Ｘ方向にずれて配置されてもよい。第２実施形態に係るメモリデバイス１のその他の構成は、第１実施形態と同様である。以上の説明で使用された“ｉ”は、隣り合う２つのスリットＳＬＴ間に配置されるメモリピラーＭＰ及びダミーピラーＤＰの行数に応じて適宜変更され得る。
【0079】
＜２－２＞製造方法
第２実施形態に係るメモリデバイス１の製造方法としては、一部のパターンの配置が異なることを除いて、図８に示された第１実施形態に係るメモリデバイス１の製造方法と同様のフローによって製造され得る。例えば、第２実施形態に係るメモリデバイス１では、ステップＳ１２の処理において、ダミーホールＤＨの配置及び設計が、図２０に示されたダミーピラーＤＰａのレイアウトに基づいた配置及び設計に変更される。すなわち、第２実施形態では、ダミーピラーＤＰａに対応付けられたホールＨ１の径が、メモリホールＭＨと同様の径に設計される。そして、ダミーピラーＤＰａに対応付けられたホールＨ１が、千鳥状に配置されている複数のメモリホールＭＨに対して、複数のメモリホールＭＨを含む行がＹ方向に配置されるピッチよりも離れて配置される。
第２実施形態に係るメモリデバイス１の製造方法としては、一部のパターンの配置が異なることを除いて、図８に示された第１実施形態に係るメモリデバイス１の製造方法と同様のフローによって製造され得る。例えば、第２実施形態に係るメモリデバイス１では、ステップＳ１２の処理において、ダミーホールＤＨの配置及び設計が、図２０に示されたダミーピラーＤＰａのレイアウトに基づいた配置及び設計に変更される。すなわち、第２実施形態では、ダミーピラーＤＰａに対応付けられたホールＨ１の径が、メモリホールＭＨと同様の径に設計される。そして、ダミーピラーＤＰａに対応付けられたホールＨ１が、千鳥状に配置されている複数のメモリホールＭＨに対して、複数のメモリホールＭＨを含む行がＹ方向に配置されるピッチよりも離れて配置される。
【0080】
例えば、ＲＩＥでは、マスク上で同じ径で周期的にホールが形成されている場合、広いピッチで配置された部分において、高さ方向（Ｚ方向）のエッチングの進行が抑制される。このため、第２実施形態では、ステップＳ１２の処理において、ホールＨ１及びＨ２のそれぞれのピッチの違いに基づいて、異方性のエッチング処理で形成される底部の位置（高さ）の違いが生じ得る。具体的には、ステップＳ１２の処理によって、メモリホールＭＨの底部が半導体基板２０に接触し、且つ、ダミーホールＤＨの底部が積層配線部の途中で止まった構造が形成される。その後、ステップＳ１５の処理において、スリットＳＬＴが、ダミーピラーＤＰａの一部を除去するように形成される。第２実施形態に係るメモリデバイス１のその他の製造方法は、第１実施形態と同様である。
【0081】
＜２－３＞第２実施形態の効果
第２実施形態に係るメモリデバイス１では、ダミーピラーＤＰａが形成されることによって、第１実施形態と同様に、スリット領域ＳＬＴＡにおけるマスクＭＫ１が、端の行に配置されたメモリホールＭＨの部分に突き出すことが抑制される。また、ダミーピラーＤＰａの底部が、第１実施形態のダミーピラーＤＰと同様に積層配線の途中で止められている構造を有することによって、スリットＳＬＴの底部の加工ばらつきが抑制され得る。従って、第２実施形態に係るメモリデバイス１は、第１実施形態と同様に、メモリデバイス１の歩留まりを向上させ且つ動作特性を改善させることができる。
第２実施形態に係るメモリデバイス１では、ダミーピラーＤＰａが形成されることによって、第１実施形態と同様に、スリット領域ＳＬＴＡにおけるマスクＭＫ１が、端の行に配置されたメモリホールＭＨの部分に突き出すことが抑制される。また、ダミーピラーＤＰａの底部が、第１実施形態のダミーピラーＤＰと同様に積層配線の途中で止められている構造を有することによって、スリットＳＬＴの底部の加工ばらつきが抑制され得る。従って、第２実施形態に係るメモリデバイス１は、第１実施形態と同様に、メモリデバイス１の歩留まりを向上させ且つ動作特性を改善させることができる。
【0082】
＜３＞第３実施形態
第３実施形態に係るメモリデバイス１は、複数の階層に分割された構造のメモリピラーＭＰを有するメモリセルアレイ１０に、第１実施形態のダミーピラーＤＰが組み合わされた構成を有する。以下に、第３実施形態に係るメモリデバイス１の詳細について、第１及び第２実施形態と異なる点を主に説明する。
第３実施形態に係るメモリデバイス１は、複数の階層に分割された構造のメモリピラーＭＰを有するメモリセルアレイ１０に、第１実施形態のダミーピラーＤＰが組み合わされた構成を有する。以下に、第３実施形態に係るメモリデバイス１の詳細について、第１及び第２実施形態と異なる点を主に説明する。
【0083】
＜３－１＞構成
まず、第３実施形態に係るメモリデバイス１の構成について説明する。第３実施形態に係るメモリデバイス１の構成は、メモリセルアレイ１０の構造が異なる点を除いて、第１実施形態に係るメモリデバイス１と同様である。第３実施形態では、各ＮＡＮＤストリングＮＳが、ワード線ＷＬ０～ＷＬ２３にそれぞれ接続された２４個のメモリセルトランジスタＭＴ０～ＭＴ２３を備える場合を例に説明する。以下では、第３実施形態に係るメモリデバイス１のメモリピラーＭＰのことを、“メモリピラーＭＰａ”と呼ぶ。
まず、第３実施形態に係るメモリデバイス１の構成について説明する。第３実施形態に係るメモリデバイス１の構成は、メモリセルアレイ１０の構造が異なる点を除いて、第１実施形態に係るメモリデバイス１と同様である。第３実施形態では、各ＮＡＮＤストリングＮＳが、ワード線ＷＬ０～ＷＬ２３にそれぞれ接続された２４個のメモリセルトランジスタＭＴ０～ＭＴ２３を備える場合を例に説明する。以下では、第３実施形態に係るメモリデバイス１のメモリピラーＭＰのことを、“メモリピラーＭＰａ”と呼ぶ。
【0084】
図２１は、第３実施形態に係るメモリデバイス１が備えるメモリセルアレイ１０の断面構造の一例を示す断面図である。図２１に示すように、第３実施形態に係るメモリデバイス１は、メモリ領域ＭＲにおいて、例えば、半導体基板２０と、導電体層２１、２２ａ、２２ｂ、２２ｃ、２３及び２４と、絶縁体層３０、３１ａ、３１ｂ、３１ｃ、３２～３４、７０ａ及び７０ｂと、メモリピラーＭＰａと、スリットＳＬＴ及びＳＨＥと、ダミーピラーＤＰ１～ＤＰ３とを含む。
【0085】
第３実施形態におけるメモリセルアレイ１０は、第１実施形態に対して、導電体層２１と絶縁体層３２との間の構造が異なっている。具体的には、導電体層２１上に、絶縁体層３１ａ及び導電体層２２ａが交互に積層される。最上層の導電体層２２ａ上に、絶縁体層７０ａが設けられる。絶縁体層７０ａ上に、導電体層２２ｂ及び絶縁体層３１ｂが交互に積層される。最上層の導電体層２２ｂ上に、絶縁体層７０ｂが設けられる。絶縁体層７０ｂ上に、導電体層２２ｃ及び絶縁体層３１ｃが交互に積層される。最上層の導電体層２２ｃ上に、絶縁体層３２が設けられる。
【0086】
導電体層２２ａ、２２ｂ及び２２ｃのそれぞれは、例えば、ＸＹ平面に沿って広がった板状に形成される。積層された８層の導電体層２２ａは、導電体層２１側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。積層された８層の導電体層２２ｂは、導電体層２１側から順に、それぞれワード線ＷＬ８～ＷＬ１５として使用される。積層された８層の導電体層２２ｃは、導電体層２１側から順に、それぞれワード線ＷＬ１６～ＷＬ２３として使用される。導電体層２２ａ、２２ｂ及び２２ｃのそれぞれは、例えば、タングステンを含む。
【0087】
メモリピラーＭＰａは、各々がＺ方向に沿って延伸して設けられた複数のピラーが連結された構造を有する。本例において、メモリピラーＭＰａは、３つのサブメモリピラーＳＭＰ１～ＳＭＰ３がＺ方向に連結された構造を有する。サブメモリピラーＳＭＰ１～ＳＭＰ３は、それぞれ階層（Tier）ＴＩ１～ＴＩ３に対応付けられている。第１階層ＴＩ１、第２階層ＴＩ２、及び第３階層ＴＩ３のそれぞれは、サブメモリピラーＳＭＰを形成するためのホールを形成する工程の分割単位に対応する。以下では、サブメモリピラーＳＭＰ１～ＳＭＰ３を形成するためのホールのことを、それぞれメモリホールＭＨ１～ＭＨ３と呼ぶ。本例において、第１階層ＴＩ１は、８層の導電体層２２ａを含む。第２階層ＴＩ２は、８層の導電体層２２ｂを含む。第３階層ＴＩ３は、８層の導電体層２２ｃを含む。
【0088】
サブメモリピラーＳＭＰ１は、絶縁体層３０及び３１ａと導電体層２１及び２２ａとのそれぞれを貫通して設けられる。すなわち、サブメモリピラーＳＭＰ１は、選択ゲート線ＳＧＳ及びワード線ＷＬ０～ＷＬ７のそれぞれとＹ方向に対向して設けられた部分を有する。サブメモリピラーＳＭＰ１上に、サブメモリピラーＳＭＰ２が設けられる。サブメモリピラーＳＭＰ１及びＳＭＰ２の連結部分は、絶縁体層７０ａが設けられた高さの層に含まれる。サブメモリピラーＳＭＰ２は、絶縁体層３１ｂと導電体層２２ｂとのそれぞれを貫通して設けられる。すなわち、サブメモリピラーＳＭＰ２は、ワード線ＷＬ８～ＷＬ１５のそれぞれとＹ方向に対向して設けられた部分を有する。サブメモリピラーＳＭＰ２上に、サブメモリピラーＳＭＰ３が設けられる。サブメモリピラーＳＭＰ２及びＳＭＰ３の連結部分は、絶縁体層７０ｂが設けられた高さの層に含まれる。サブメモリピラーＳＭＰ３は、絶縁体層３１ｃ及び３２と導電体層２２ｃ及び２３とのそれぞれを貫通して設けられる。すなわち、サブメモリピラーＳＭＰ３は、ワード線ＷＬ１６～ＷＬ２３及び選択ゲート線ＳＧＤのそれぞれとＹ方向に対向して設けられた部分を有する。
【0089】
サブメモリピラーＳＭＰ１～ＳＭＰ３は、コア部材４０、半導体層４１、及び積層膜４２を共有する。言い換えると、メモリピラーＭＰａが含むコア部材４０、半導体層４１、及び積層膜４２のそれぞれは、サブメモリピラーＳＭＰ１～ＳＭＰ３の間で連続的に設けられている。本例において、サブメモリピラーＳＭＰ１～ＳＭＰ３のそれぞれは、逆テーパー形状を有している。つまり、サブメモリピラーＳＭＰ１の上端のＸＹ断面積は、サブメモリピラーＳＭＰ２の下端のＸＹ断面積よりも大きい。サブメモリピラーＳＭＰ２の上端のＸＹ断面積は、サブメモリピラーＳＭＰ３の下端のＸＹ断面積よりも大きい。本明細書において、“ＸＹ断面積”は、半導体基板２０と平行な断面における断面積に対応する。
【0090】
サブメモリピラーＳＭＰ１と導電体層２１との交差部分は、選択トランジスタＳＴ２として機能する。サブメモリピラーＳＭＰ１と８層の導電体層２２ａのそれぞれとの交差部分は、下層から順に、メモリセルトランジスタＭＴ０～ＭＴ７として機能する。サブメモリピラーＳＭＰ２と８層の導電体層２２ｂのそれぞれとの交差部分は、下層から順に、メモリセルトランジスタＭＴ８～ＭＴ１５として機能する。サブメモリピラーＳＭＰ３と８層の導電体層２２ｃのそれぞれとの交差部分は、下層から順に、メモリセルトランジスタＭＴ１６～ＭＴ２３として機能する。サブメモリピラーＳＭＰ３と導電体層２３との交差部分は、選択トランジスタＳＴ１として機能する。
【0091】
第３実施形態のスリットＳＬＴは、導電体層２１、２２ａ、２２ｂ、２２ｃ及び２３と、絶縁体層３０、３１ａ、７０ａ、３１ｂ、７０ｂ、３１ｃ及び３２とを分断している。すなわち、スリットＳＬＴは、第１階層ＴＩ１、第２階層ＴＩ２及び第３階層ＴＩ３に設けられた各配線を分断している。スリットＳＬＴ内のコンタクトＬＩは、スリットＳＬＴに沿って設けられる。コンタクトＬＩの上端は、メモリピラーＭＰの上端と導電体層２４との間の高さに設けられる。コンタクトＬＩの下端は、半導体基板２０と接している。スペーサＳＰは、コンタクトＬＩと、導電体層２１、２２ａ、２２ｂ、２２ｃ及び２３との間を離隔及び絶縁している。
【0092】
ダミーピラーＤＰ１～ＤＰ３のそれぞれは、Ｚ方向に沿って延伸して設けられる。また、ダミーピラーＤＰ１～ＤＰ３は、それぞれ第１階層ＴＩ１、第２階層ＴＩ２、及び第３階層ＴＩ３に対応付けられている。具体的には、ダミーピラーＤＰ１は、例えば、複数の導電体層２２ａのうち一部の導電体層２２ａと、スリットＳＬＴとのそれぞれと接している。ダミーピラーＤＰ２は、例えば、複数の導電体層２２ｂのうち一部の導電体層２２ｂと、スリットＳＬＴとのそれぞれと接している。ダミーピラーＤＰ３は、例えば、導電体層２３と、複数の導電体層２２ｃのうち一部の導電体層２２ｃと、スリットＳＬＴとのそれぞれと接している。各ダミーピラーＤＰは、各ダミーピラーＤＰが属する階層ＴＩと隣り合う階層ＴＩに達していないことが好ましい。ダミーピラーＤＰ１～ＤＰ３のそれぞれは、例えば、絶縁体層５０を含む。各絶縁体層５０は、Ｚ方向に延伸して設けられ、貫通している導電体層２２及び２３と、スリットＳＬＴの側面とのそれぞれと接している。
【0093】
具体的には、本例において、ダミーピラーＤＰ１の上端部は、絶縁体層７０ａに接している。ダミーピラーＤＰ１の側部は、ワード線ＷＬ２～ＷＬ７のそれぞれとＹ方向に対向する部分を有する。ダミーピラーＤＰ１の底部は、ワード線ＷＬ１及びＷＬ２の間の絶縁体層３１ａに接している。ダミーピラーＤＰ２の上端部は、絶縁体層７０ｂに接している。ダミーピラーＤＰ２の側部は、ワード線ＷＬ１１～ＷＬ１５のそれぞれとＹ方向に対向する部分を有する。ダミーピラーＤＰ２の底部は、ワード線ＷＬ１０に接している。ダミーピラーＤＰ３の上端部は、絶縁体層３３に接している。ダミーピラーＤＰ３の側部は、選択ゲート線ＳＧＤとワード線ＷＬ１８～ＷＬ２３とのそれぞれとＹ方向に対向する部分を有する。ダミーピラーＤＰ３の底部は、ワード線ＷＬ１７に接している。なお、第３実施形態に係るメモリデバイス１において、ダミーピラーＤＰ１の底部は、半導体基板２０に達していなければよい。
【0094】
また、第３実施形態に係るメモリデバイス１では、スリットＳＬＴと、スリットＳＬＴと隣接するメモリピラーＭＰとの間の領域において、ダミーピラーＤＰを含む階層ＴＩの上方で隣り合う階層ＴＩの少なくとも１つの導電体層２２が、テーパー部分ＴＰを有している。導電体層２２のテーパー部分ＴＰは、スリットＳＬＴに近づくほど、半導体基板２０とのＺ方向の距離が近くなるような形状に設けられる。本例では、第２階層ＴＩ２の各導電体層２２ｂと、第３階層ＴＩ３の各導電体層２２ｃとが、スリットＳＬＴと、スリットＳＬＴと隣接するメモリピラーＭＰとの間の領域において、テーパー部分ＴＰを有している。
【0095】
言い換えると、絶縁体層７０ａ及び７０ｂは、複数のメモリピラーＭＰのそれぞれと交差した第３部分と、ダミーピラーＤＰと交差した第４部分と、第３部分と第４部分との間のテーパー部分ＴＰとを有する。絶縁体層７０ａの第４部分の厚さは、絶縁体層７０ａの第３部分よりも薄く、複数のワード線ＷＬ８～ＷＬ１５は、絶縁体層７０ａのテーパー部分ＴＰに沿って設けられた部分を有する。同様に、絶縁体層７０ｂの第４部分の厚さは、絶縁体層７０ｂの第３部分よりも薄く、複数のワード線ＷＬ１６～ＷＬ２３は、絶縁体層７０ｂのテーパー部分ＴＰに沿って設けられた部分を有する。
【0096】
なお、図２１では、サブメモリピラーＳＭＰ１の上端のＸＹ断面積がサブメモリピラーＳＭＰ２の下端のＸＹ断面積よりも大きく、且つサブメモリピラーＳＭＰ２の上端のＸＹ断面積がサブメモリピラーＳＭＰ３の下端のＸＹ断面積よりも大きい場合について例示したが、メモリピラーＭＰａの形状は、これに限定されない。すなわち、隣り合う２つのサブメモリピラーＳＭＰのうち、下側のサブメモリピラーＳＭＰの上端のＸＹ断面積は、上側のサブメモリピラーＳＭＰの下端のＸＹ断面積よりも大きくなくてもよい。
【0097】
図２２は、第３実施形態に係るメモリデバイス１が備えるメモリピラーＭＰａが有する第１階層ＴＩ１及び第２階層ＴＩ２の境界部分の詳細な断面構造の一例を示す断面図である。図２２に示すように、サブメモリピラーＳＭＰ１の上端は、角張った形状でなく、丸みを帯びた形状を有していてもよい。この場合、サブメモリピラーＳＭＰ１の上端のＸＹ断面積は、サブメモリピラーＳＭＰ２の下端のＸＹ断面積よりも明確に大きいとは言えない。しかしながら、メモリピラーＭＰａの側面の形状は、サブメモリピラーＳＭＰ１及びＳＭＰ２の境界部分において不連続となる。
【0098】
具体的には、ＹＺ断面において、サブメモリピラーＳＭＰ１の側面ＬＳＭＰ１は、図２２において一点鎖線で示されたサブメモリピラーＳＭＰ２の側面ＬＳＭＰ２の延長線からずれている。２つの側面ＬＳＭＰ１及びＬＳＭＰ２のずれは、ＸＺ断面などのＺ方向を含む任意の断面について生じ得る。図２２に示された構造は、サブメモリピラーＳＭＰ２及びＳＭＰ３の境界部分にも適用され得る。すなわち、図２２に示された構造は、２つ以上のサブメモリピラーＳＭＰが連結されたメモリピラーＭＰにおいて、隣り合う２つのサブメモリピラーＳＭＰの境界部分において形成され得る。本明細書において、Ｚ方向に隣り合う２つのサブメモリピラーＳＭＰの境界部分は、メモリピラーＭＰの側面の形状で不連続である部分に基づいて特定され得る。
【0099】
第３実施形態に係るメモリデバイス１のその他の構成は、第１実施形態と同様である。なお、第３実施形態に係るメモリデバイス１におけるダミーピラーＤＰは、第２実施形態のダミーピラーＤＰａに置き換えられてもよい。
【0100】
以上で説明された第３実施形態に係るメモリデバイス１において、メモリピラーＭＰは、第１部分（サブメモリピラーＳＭＰ１）と、第１部分上の第２部分（サブメモリピラーＳＭＰ２）とを含む。複数のメモリピラーＭＰの各々において、第１部分の側面と第２部分の側面とは、第１部分と第２部分との境界部分において不連続である。複数のワード線ＷＬは、メモリピラーＭＰの第１部分と交差する複数の第１ワード線と、メモリピラーＭＰの第２部分と交差する複数の第２ワード線とを含む。第３実施形態において、メモリセルアレイ１０は、Ｚ方向に離れたダミーピラーＤＰ１とダミーピラーＤＰ２とを含む。ダミーピラーＤＰ１は、複数の第１ワード線に含まれた少なくとも一つの第１ワード線と対向している。ダミーピラーＤＰ２は、複数の第２ワード線に含まれた少なくとも一つの第２ワード線と対向している。ダミーピラーＤＰ１の上端の高さは、メモリピラーＭＰの第１部分の上端の高さよりも低い。絶縁体層７０ａは、複数の第１ワード線と複数の第２ワード線との間に設けられ、複数のメモリピラーＭＰのそれぞれと交差した第３部分と、スリットＳＬＴに接した第４部分とを有する。絶縁体層７０ａの第４部分の上面の高さは、絶縁体層７０ａの第３部分の上面の高さよりも低い。複数の第２ワード線は、絶縁体層７０ａの第３部分と第４部分との間のテーパー部分ＴＰに沿って設けられた部分を有する。
【0101】
＜３－２＞製造方法
次に、第３実施形態に係るメモリデバイス１の製造方法について、図２３を適宜参照して説明する。図２３は、第３実施形態に係るメモリデバイス１が備えるメモリセルアレイ１０の製造方法の一例を示すフローチャートであり、積層配線を形成する製造工程の一部を示している。本項目で参照される図２４～図３５のそれぞれは、第３実施形態に係るメモリデバイス１の製造途中の断面構造の一例を示している。本項目で参照される断面構造は、１つのスリットＳＬＴをＹ方向に挟んで、１対のメモリピラーＭＰと、１対のダミーピラーＤＰとが形成される領域を模式的に示している。なお、図２３の説明では、変数“ｋ”が使用される。“ｋ”は、着手している製造工程に対応付けられた階層（Tier）を示す数値である。図２３に示された処理の開始時においては、ｋ＝１である。
次に、第３実施形態に係るメモリデバイス１の製造方法について、図２３を適宜参照して説明する。図２３は、第３実施形態に係るメモリデバイス１が備えるメモリセルアレイ１０の製造方法の一例を示すフローチャートであり、積層配線を形成する製造工程の一部を示している。本項目で参照される図２４～図３５のそれぞれは、第３実施形態に係るメモリデバイス１の製造途中の断面構造の一例を示している。本項目で参照される断面構造は、１つのスリットＳＬＴをＹ方向に挟んで、１対のメモリピラーＭＰと、１対のダミーピラーＤＰとが形成される領域を模式的に示している。なお、図２３の説明では、変数“ｋ”が使用される。“ｋ”は、着手している製造工程に対応付けられた階層（Tier）を示す数値である。図２３に示された処理の開始時においては、ｋ＝１である。
【0102】
まず、積層配線部の第ｋ階層の犠牲部材６０が形成される（ステップＳ２０）。すなわち、初回のステップＳ２０の処理では、第１階層ＴＩ１の犠牲部材６０が形成される。具体的には、絶縁体層３０上に、犠牲部材６０と絶縁体層３１ａとが交互に積層される。そして、最上層の犠牲部材６０の上に、絶縁体層７０ａが形成される。
【0103】
次に、メモリホールＭＨｋ及びダミーホールＤＨｋが形成される（ステップＳ２１）。すなわち、初回のステップＳ２１の処理では、図２４に示すように、第１階層ＴＩ１のメモリホールＭＨ１及びダミーホールＤＨ１が形成される。メモリホールＭＨｋ及びダミーホールＤＨｋの形成方法は、第１実施形態におけるステップＳ１２の処理と同様である。
【0104】
次に、メモリホールＭＨｋ及びダミーホールＤＨｋ内に犠牲部材７１が形成される（ステップＳ２２）。すなわち、初回のステップＳ２２の処理では、第１階層ＴＩ１のメモリホールＭＨ１及びダミーホールＤＨ１内に犠牲部材７１が形成される。
【0105】
次に、マスクＭＫ２が形成される（ステップＳ２３）。具体的には、初回のステップＳ２３の処理では、まず絶縁体層７０ａ上に、深穴のエッチング処理のマスクとして使用されるマスク部材（例えば、カーボン）が形成される。そして、レジスト材料ＲＥＧ２が、マスク部材上に塗布される。それから、レジスト材料ＲＥＧ２が、フォトリソグラフィ処理によって、図２５に示すように、複数のメモリホールＭＨ１の上方を覆い、且つ複数のダミーホールＤＨ１の上方に開口部を有する形状に加工される。レジスト材料ＲＥＧ２の開口部分は、例えば、スリット領域ＳＬＴＡに沿って延伸して設けられた部分を有する。その後、レジスト材料ＲＥＧ２をマスクとして利用した異方性のエッチング処理によって、マスク部材が加工される。その結果、図２６に示すように、レジスト材料ＲＥＧ２の開口部分の形状に基づいて加工され、複数のダミーホールＤＨ１の上部が露出するようなマスクＭＫ２が形成される。このとき、マスクＭＫ２の開口部分で露出した絶縁体層７０ａの一部が、最上層の犠牲部材６０の上面が露出しない程度に除去され得る。また、絶縁体層７０ａは、一部が除去された部分において、テーパー形状となり得る。
【0106】
次に、ダミーホールＤＨｋ内の犠牲部材７１が除去される（ステップＳ２４）。初回のステップＳ２４の処理では、ダミーホールＤＨ１内の犠牲部材７１が除去される。ステップＳ２４の処理では、例えば、ウェットエッチング処理が実行され、マスクＭＫ２の開口部分を介して、ダミーホールＤＨｋ内の犠牲部材７１が選択的に除去される。
【0107】
次に、絶縁体層５０ａが形成される（ステップＳ２５）。初回のステップＳ２５の処理では、図２７に示すように、ダミーホールＤＨ１に沿って絶縁体層５０ａが形成され、ダミーホールＤＨ１の上部が絶縁体層５０ａにより閉塞する。すなわち、本処理によって、ダミーホールＤＨ１内に空隙が形成され得る。
【0108】
次に、絶縁体層５０ａのエッチバック処理が実行される（ステップＳ２６）。初回のステップＳ２６の処理では、ダミーホールＤＨ１の上部の絶縁体層５０ａが除去され、図２８に示すように、ダミーホールＤＨ１に形成された空隙の部分が開放される。
【0109】
次に、絶縁体層５０ｂが形成される（ステップＳ２７）。初回のステップＳ２７の処理では、ダミーホールＤＨ１内に絶縁体層５０ｂが形成され、図２９に示すように、ダミーホールＤＨ１内が絶縁体層５０ａ及び５０ｂにより満たされる。
【0110】
次に、ダミーホールＤＨｋ外の絶縁体層５０ａ及び５０ｂが除去される（ステップＳ２８）。初回のステップＳ２８の処理では、ダミーホールＤＨ１外の絶縁体層５０ａ及び５０ｂが除去され、図３０に示すように、ダミーホールＤＨ１内に絶縁体層５０ａ及び５０ｂが残った構造が形成される。すなわち、初回のステップＳ２８の処理によって、ダミーピラーＤＰ１に対応する構造が形成される。その後、図３１に示すように、マスクＭＫ２が除去される。
【0111】
ステップＳ２８の後に、ステップＳ２９の処理が実行される。ステップＳ２９の処理では、全ての階層ＴＩにおいてステップＳ２０～Ｓ２８の処理が実行されたか否かに応じて、次の処理が決定される。本例では、ステップＳ２９の処理において、ｋ＝３であるか否かが判定される（ステップＳ２９）。この“３”は、本例におけるメモリピラーＭＰａの階層の数に対応する。ステップＳ２９の処理において判定に使用される数値“３”は、メモリピラーＭＰａの階層の数に応じて変更されてもよい。
【0112】
ステップＳ２９の処理において、ｋ＝３でない場合（ステップＳ２９：ＮＯ）、ｋがインクリメントされる（ステップＳ３０）。そして、ステップＳ３０の処理の後に、ステップＳ２０～Ｓ２８のそれぞれの処理が実行される。すなわち、ステップＳ２９の処理の時点でｋ＝３でない場合、次の階層を対象としたステップＳ２０～Ｓ２８の処理が実行される。例えば、２回目のステップＳ２０の処理では、図３２に示すように、犠牲部材６０と絶縁体層３１ｂとが交互に積層される。このとき、積層された犠牲部材６０及び絶縁体層３１ｂには、絶縁体層７０ａの形状に沿ってテーパー部分ＴＰが形成される。そして、Ｓ２０～Ｓ２８の処理の繰り返しによって、メモリホールＭＨ１～ＭＨ３がＺ方向に連結された構造と、ダミーピラーＤＰ１～ＤＰ３とが形成される。
【0113】
ステップＳ２９の処理において、ｋ＝３である場合（ステップＳ２９：ＹＥＳ）、メモリピラーＭＰが形成される（ステップＳ３０）。具体的には、まず、メモリホールＭＨ１～ＭＨ３内に形成された犠牲部材７１が除去され、メモリホールＭＨ１～ＭＨ３が繋がった空間が形成される。それから、メモリホールＭＨ１～ＭＨ３の組の側面及び底面に、積層膜４２（すなわち、ブロック絶縁膜４５、絶縁膜４４、及びトンネル絶縁膜４３）、半導体層４１、及びコア部材４０が、この順番に形成される。そして、メモリホールＭＨ１～ＭＨ３の組の上部に設けられたコア部材４０の一部が除去され、コア部材４０が除去された部分に半導体層４１が形成される。その結果、図３３に示すように、メモリホールＭＨ１～ＭＨ３の組の内に、メモリピラーＭＰａに対応する構造が形成される。
【0114】
次に、各犠牲部材６０をブロックＢＬＫ毎に分断し、且つ各ダミーピラーＤＰの一部を除去するスリットＳＬＴが形成される（ステップＳ３２）。具体的には、フォトリソグラフィ処理及び異方性のエッチング処理の組み合わせによって、スリットＳＬＴが、平面視において複数のダミーピラーＤＰａのそれぞれの一部を除去するように形成される。また、スリットＳＬＴは、図３４に示すように、絶縁体層３０～３２、７０ａ及び７０ｂと複数の犠牲部材６０とを分断する。本処理によって、スリットＳＬＴの底部では、半導体基板２０の表面が露出する。
【0115】
次に、リプレース処理が実行される（ステップＳ３３）。具体的には、熱リン酸などによるウェットエッチング処理によって、複数の犠牲部材６０が、スリットＳＬＴを介して選択的に除去される。それから、導電体が、スリットＳＬＴを介して、複数の犠牲部材が除去された空間に埋め込まれる。本工程における導電体の形成には、例えば、ＣＶＤが使用される。その後、スリットＳＬＴ内に形成された導電体が、エッチバック処理などによって除去され、隣り合う空間内に形成された導電体が複数層に分離される。これにより、選択ゲート線ＳＧＳとして機能する導電体層２１と、それぞれがワード線ＷＬとして機能する複数の導電体層２２ａ、２２ｂ及び２２ｃと、選択ゲート線ＳＧＤとして機能する導電体層２３とが形成される。
【0116】
次に、スリットＳＬＴ内にスペーサＳＰ及びコンタクトＬＩが形成される（ステップＳ３４）。具体的には、まず、スペーサＳＰとして使用される絶縁膜が形成される。それから、エッチバック処理によって、スリットＳＬＴの底部に形成された絶縁膜が除去される。その後、スリットＳＬＴ内が埋まるように導電体が形成され、スリットＳＬＴ外の導電体が除去される。これにより、スリットＳＬＴ内にスペーサＳＰ及びコンタクトＬＩが残った構造が形成される。ステップＳ３４の処理が完了すると、図２３の一連の処理が終了する（終了）。
【0117】
＜３－３＞第３実施形態の効果
第３実施形態に係るメモリデバイス１では、各階層ＴＩにダミーピラーＤＰが設けられることによって、各階層ＴＩに対するメモリホールＭＨの加工時に、第１階層ＴＩ１、第２階層ＴＩ２及び第３階層ＴＩ３のそれぞれでスリット領域ＳＬＴＡに設けられるマスク部材が、端の行に配置されたメモリホールＭＨ１～ＭＨ３の部分にそれぞれ突き出すことが抑制される。さらに、第３実施形態では、スリットＳＬＴと端の行に配置されたメモリホールＭＨとの間に、テーパー部分ＴＰを有する積層配線部が形成される。積層配線部がテーパー部分ＴＰを有する階層ＴＩでは、メモリホールＭＨの加工時におけるマスク部材の突き出しがさらに抑制され得る。その結果、第３実施形態に係るメモリデバイス１は、メモリデバイス１の歩留まりを向上させ且つ動作特性を改善させることができる。
第３実施形態に係るメモリデバイス１では、各階層ＴＩにダミーピラーＤＰが設けられることによって、各階層ＴＩに対するメモリホールＭＨの加工時に、第１階層ＴＩ１、第２階層ＴＩ２及び第３階層ＴＩ３のそれぞれでスリット領域ＳＬＴＡに設けられるマスク部材が、端の行に配置されたメモリホールＭＨ１～ＭＨ３の部分にそれぞれ突き出すことが抑制される。さらに、第３実施形態では、スリットＳＬＴと端の行に配置されたメモリホールＭＨとの間に、テーパー部分ＴＰを有する積層配線部が形成される。積層配線部がテーパー部分ＴＰを有する階層ＴＩでは、メモリホールＭＨの加工時におけるマスク部材の突き出しがさらに抑制され得る。その結果、第３実施形態に係るメモリデバイス１は、メモリデバイス１の歩留まりを向上させ且つ動作特性を改善させることができる。
【0118】
＜４＞変形例など
以上で説明されたメモリデバイス１は、様々な変形が可能である。
以上で説明されたメモリデバイス１は、様々な変形が可能である。
【0119】
第３実施形態に係るメモリデバイス１におけるダミーピラーＤＰの構成の変形例について、第１変形例として説明する。図３６は、第１変形例に係るメモリセルアレイ１０の断面構造の一例を示す断面図である。図３６は、第３実施形態で図２１を用いて説明されたメモリセルアレイ１０と同様の領域を示している。図３６に示すように、第１変形例に係るメモリセルアレイ１０は、第３実施形態のメモリセルアレイ１０に対して、ダミーピラーＤＰ１及びＤＰ３が省略された構成を有している。このように、メモリセルアレイ１０は、複数の階層ＴＩを有する場合に、ダミーピラーＤＰが配置されない階層ＴＩを有していてもよい。ダミーピラーＤＰが配置されない階層ＴＩは、第１階層ＴＩ１及び第３階層ＴＩ３に限定されず、第１階層ＴＩ１、第２階層、及び第３階層ＴＩ３のいずれであってもよい。第３実施形態に係るメモリデバイス１は、少なくとも１つの階層ＴＩに、同じ階層ＴＩに設けられたサブメモリピラーＳＭＰに対して底部の高さが異なるダミーピラーＤＰを有していればよい。このような場合においても、第３実施形態と同様の効果が実現され得る。例えば、第１変形例では、複数の第１ワード線が第１階層ＴＩ１に含まれ、複数の第２ワード線が第２階層ＴＩ２に含まれる。そして、複数のダミーピラーＤＰが、例えば、第１階層ＴＩ１及び第２階層ＴＩ２の一方に含まれる。
【0120】
第３実施形態に係るメモリデバイス１におけるダミーピラーＤＰの構成のその他の変形例について、第２変形例として説明する。図３７は、第２変形例に係るメモリセルアレイ１０の断面構造の一例を示す断面図である。図３７は、第３実施形態で図２１を用いて説明されたメモリセルアレイ１０と同様の領域を示している。図３７に示すように、第２変形例に係るメモリセルアレイ１０は、第３実施形態のメモリセルアレイ１０に対して、ダミーピラーＤＰ１及びＤＰ３が省略された構成を有している。さらに、第２変形例に係るメモリセルアレイ１０は、第２階層ＴＩ２に対応付けられ、底部が第１階層ＴＩ１まで達しているダミーピラーＤＰ２ａを備える構造を有している。このように、一部の階層ＴＩのダミーピラーＤＰが省略されている場合に、ダミーピラーＤＰが省略された階層ＴＩ（例えば、第１階層ＴＩ１）上の階層ＴＩ（例えば、第２階層ＴＩ２）に対応付けられたダミーピラーＤＰの底部が、ダミーピラーＤＰが省略された階層ＴＩまで達していてもよい。このような場合においても、第３実施形態と同様の効果が実現され得る。
【0121】
第１実施形態に係るメモリデバイス１におけるメモリセルアレイ１０の構成の変形例について、第３変形例として説明する。図３８は、第３変形例に係るメモリセルアレイ１０の断面構造の一例を示す断面図である。図３８は、第１実施形態で図５を用いて説明されたメモリセルアレイ１０と同様の領域を示している。図３８に示すように、第３変形例に係るメモリセルアレイ１０は、第１実施形態のメモリセルアレイ１０に対して、導電体層２５及び絶縁体層３５が追加された構成を有している。絶縁体層３５は、半導体基板２０上に設けられる。導電体層２５は、絶縁体層３５及び３０間に設けられる。第３変形例における半導体基板２０では、積層配線とＺ方向に重なる部分に、ＣＭＯＳ回路が配置される。このようなＣＭＯＳ回路は、例えば、センスアンプモジュール１７などを含む。絶縁体層３５には、ＣＭＯＳ回路の接続に使用される配線が配置される。また、導電体層２５は、メモリピラーＭＰの側面を介して半導体層４１と接続され、スリットＳＬＴ内のコンタクトＬＩと接続される。これにより、導電体層２５は、ソース線ＳＬの一部として使用される。このように、メモリデバイス１は、ソース線ＳＬとメモリピラーＭＰ内の半導体層４１とがメモリピラーＭＰの側面を介して電気的に接続された構造を有していてもよい。第３変形例に係るメモリデバイス１では、複数のメモリピラーＭＰの各々は、ソース線ＳＬと接続された半導体層４１を含み、複数のダミーピラーＤＰの各々の底部は、ソース線ＳＬから離れている。
【0122】
なお、上記実施形態において、メモリデバイス１の回路構成、平面レイアウト、及び断面構造のそれぞれは、適宜変更され得る。例えば、引出領域ＨＲは、少なくとも１つ設けられていればよい。メモリピラーＭＰは、選択ゲート線ＳＧＤに対応するピラーと、ワード線ＷＬに対応するピラーとが連結された構造を有していてもよい。この場合、第１実施形態のダミーピラーＤＰは、導電体層２３と交差せずに、少なくとも１つの導電体層２２と交差して設けられる。メモリピラーＭＰ及びビット線ＢＬの間は、Ｚ方向に連結された複数のコンタクトによって接続されてもよい。複数のコンタクトの連結部分には、導電体層が挿入されてもよい。メモリデバイス１が備える配線層やコンタクトの数は、メモリデバイス１の回路設計に応じて適宜変更され得る。上記実施形態で説明に使用された図面では、メモリピラーＭＰがＺ方向において同一径を有している場合を例示したが、これに限定されない。メモリピラーＭＰは、テーパー形状、逆テーパー形状、又はボーイング形状を有していてもよい。同様に、サブメモリピラーＳＭＰが、テーパー形状、逆テーパー形状、又はボーイング形状を有していてもよい。スリットＳＬＴ及びＳＨＥのそれぞれがテーパー形状、逆テーパー形状、又はボーイング形状を有していてもよい。メモリピラーＭＰのＸＹ断面構造と、ダミーピラーＤＰの仮想円のＸＹ断面構造とのそれぞれは、円形であってもよいし、楕円形であってもよい。第３実施形態において、２つのサブメモリピラーＳＭＰの境界部分の近傍に設けられたメモリセルトランジスタＭＴは、データの記憶に使用されず、ダミートランジスタとして使用されてもよい。
【0123】
上記実施形態で説明された製造工程は、あくまで一例である。例えば、各製造工程の間に、その他の処理が挿入されても良いし、製造工程の順番が問題の生じない範囲で入れ替えられても良い。本明細書において、スリットＳＬＴ及びＳＨＥのそれぞれは、“絶縁部材”と呼ばれてもよい。“接続”は、電気的に接続されていることを示し、例えば、間に別の素子を介することを除外しない。“電気的に接続される”は、電気的に接続されたものと同様に動作することが可能であれば、絶縁体を介していてもよい。“テーパー形状”は、基準とされる部材から離れるにつれて細くなる形状のことを示している。“逆テーパー形状”は、基準とされる部材から離れるにつれて太くなる形状のことを示している。“柱状”は、メモリデバイス１の製造工程において形成されたホール内に設けられた構造体であることを示している。“径”は、基板の表面と平行な断面（ＸＹ断面）における、ホールの内径、若しくはピラーの外径のことを示している。“半導体基板”は、単に“基板”と呼ばれてもよい。“半導体層”は、“導電体層”と呼ばれてもよい。“領域”は、基板によって含まれる構成とみなされてもよい。例えば、半導体基板２０がメモリ領域ＭＲと引出領域ＨＲとを含むと規定された場合、メモリ領域ＭＲと引出領域ＨＲとは、半導体基板２０の上方の異なる領域にそれぞれ関連付けられる。“高さ”は、例えば計測対象の構成と半導体基板２０とのＺ方向の間隔に対応している。“高さ”の基準としては、半導体基板２０以外の構成が使用されてもよい。“平面位置”は、平面レイアウトにおける構成要素の位置を示している。“上面（平面）視”は、例えば、半導体基板２０のおもて面を、半導体基板２０の鉛直方向から見ることに対応する。
【0124】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0125】
１…メモリデバイス、２…メモリコントローラ、１０…メモリセルアレイ、１１…入出力回路、１２…ロジックコントローラ、１３…レジスタ回路、１４…シーケンサ、１５…ドライバ回路、１６…ロウデコーダモジュール、１７…センスアンプモジュール、２０…半導体基板、２１，２２，２２ａ，２２ｂ，２２ｃ，２３，２４，２５…導電体層、３０，３１，３１ａ，３１ｂ，３１ｃ，３２，３３，３３ａ，３３ｂ，３４，３５…絶縁体層、４０…コア部材、４１…半導体層、４２…積層膜、４３…トンネル絶縁膜、４４…絶縁膜、４５…ブロック絶縁膜、５０、５０ａ，５０ｂ…絶縁体層、６０…犠牲部材、７０ａ，７０ｂ…絶縁体層、７１…犠牲部材、ＢＬ…ビット線、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＭＨ１～ＭＨ３…メモリホール、ＭＰ，ＭＰａ…メモリピラー、ＳＭＰ…サブメモリピラー、ＤＨ１…ダミーホール、ＤＰ，ＤＰａ，ＤＰ１，ＤＰ２，ＤＰ２ａ、ＤＰ３…ダミーピラー、Ｈ１，Ｈ２…ホール、ＨＲ１，ＨＲ２…引出領域、ＭＲ…メモリ領域、ＬＳＭＰ１，ＬＳＭＰ２…側面、ＭＫ１，ＭＫ２…マスク、ＲＤ…ロウデコーダ、ＳＡＵ…センスアンプユニット、ＲＥＧ１，ＲＥＧ２…レジスト材料
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
