特開 2024-121602 積層型電子部品

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024121602

(43)【公開日】2024-09-06

(54)【発明の名称】積層型電子部品

(51)【国際特許分類】

   H01F 19/06 20060101AFI20240830BHJP

   H01F 27/00 20060101ALI20240830BHJP

   H01F 17/00 20060101ALI20240830BHJP

   H03H 7/09 20060101ALI20240830BHJP

   H03H 7/42 20060101ALI20240830BHJP

【ＦＩ】

H01F19/06

H01F27/00 S

H01F17/00 D

H03H7/09 Z

H03H7/42

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023028790

(22)【出願日】2023-02-27

(71)【出願人】

【識別番号】000003067

【氏名又は名称】ＴＤＫ株式会社

(74)【代理人】

【識別番号】110004185

【氏名又は名称】インフォート弁理士法人

(74)【代理人】

【識別番号】110002907

【氏名又は名称】弁理士法人イトーシン国際特許事務所

(72)【発明者】

【氏名】芦田 裕太

(72)【発明者】

【氏名】照井 智理

(72)【発明者】

【氏名】立松 雅大

(72)【発明者】

【氏名】澤口 修平

(72)【発明者】

【氏名】渋谷 敬悟

(72)【発明者】

【氏名】後藤 哲三

【テーマコード（参考）】

5E070

5J024

【Ｆターム（参考）】

5E070AA05

5E070AA16

5E070CB13

5J024AA01

5J024CA02

5J024CA03

5J024CA06

5J024CA10

5J024DA04

5J024DA29

5J024DA31

5J024DA33

5J024DA35

5J024EA03

5J024KA03

5J024KA04

(57)【要約】

【課題】バランを含む積層型電子部品であって、小型化が可能な積層型電子部品を実現する。
【解決手段】電子部品１は、フィルタ１０と、第１の移相回路２１と、第２の移相回路２２と、積層体５０とを備えている。第１の移相回路２１は、不平衡端子２と第１の平衡端子３とを接続する第１の経路５に設けられた第１のインダクタＬ２１と、回路構成上第１の経路５とグランドとの間に設けられた第１のキャパシタＣ２１とを含んでいる。第２の移相回路２２は、不平衡端子２と第２の平衡端子４とを接続する第２の経路６に設けられた第２のキャパシタＣ２２と、回路構成上第２の経路６とグランドとの間に設けられた第２のインダクタＬ２２とを含んでいる。第１のインダクタＬ２１と第２のインダクタＬ２２は、積層方向Ｔに平行な方向に並んでいる。
【選択図】図９

【特許請求の範囲】

【請求項1】

不平衡端子と、
第１の平衡端子と、
第２の平衡端子と、
前記不平衡端子と前記第１の平衡端子とを接続する第１の経路に設けられた第１のインダクタと、回路構成上前記第１の経路とグランドとの間に設けられた第１のキャパシタとを含む第１の移相回路と、
前記不平衡端子と前記第２の平衡端子とを接続する第２の経路に設けられた第２のキャパシタと、回路構成上前記第２の経路と前記グランドとの間に設けられた第２のインダクタとを含む第２の移相回路と、
前記不平衡端子、前記第１の平衡端子、前記第２の平衡端子、前記第１の移相回路および前記第２の移相回路を一体化するための積層体であって、積層された複数の誘電体層と複数の導体とを含む積層体とを備え、
前記第１のインダクタと前記第２のインダクタは、前記複数の誘電体層の積層方向に平行な方向に並んでいることを特徴とする積層型電子部品。

【請求項2】

前記第１のインダクタと前記第２のインダクタは、前記積層方向から見て、互いに重なっていることを特徴とする請求項１記載の積層型電子部品。

【請求項3】

前記複数の誘電体層は、第１の誘電体層と、前記第１の誘電体層よりも比誘電率が大きい第２の誘電体層とを含み、
前記複数の導体は、前記第１のキャパシタおよび前記第２のキャパシタを構成するための複数のキャパシタ用導体層を含み、
前記複数のキャパシタ用導体層の少なくとも１つは、前記第２の誘電体層に接していることを特徴とする請求項１記載の積層型電子部品。

【請求項4】

前記積層体は、被実装体に対向する第１の面と、前記第１の面とは反対側の第２の面とを有し、
前記第１のインダクタ、前記第２のインダクタおよび前記第１の誘電体層は、前記第２の誘電体層と前記第２の面との間に設けられていることを特徴とする請求項３記載の積層型電子部品。

【請求項5】

前記複数の導体は、前記第１のインダクタを構成するための第１のインダクタ用導体と、前記第２のインダクタを構成するための第２のインダクタ用導体とを含み、
前記第１のインダクタ用導体は、回路構成上、前記第１の平衡端子に最も近い第１端と、前記第１端とは反対側の第２端と、前記第１端と前記第２端との間に位置する第１の巻線部分とを有し、
前記第２のインダクタ用導体は、回路構成上、前記第２の平衡端子に最も近い第３端と、前記第３端とは反対側の第４端と、前記第３端と前記第４端との間に位置する第２の巻線部分とを有し、
前記第１の巻線部分は、前記積層方向に平行な第１の軸の周りに巻回され、
前記第２の巻線部分は、前記積層方向に平行な第２の軸の周りに巻回され、
前記第１のインダクタ用導体において前記第１端から前記第２端に向かうときの、前記積層方向から見たときの前記第１の巻線部分における方向と、前記第２のインダクタ用導体において前記第３端から前記第４端に向かうときの、前記積層方向から見たときの前記第２の巻線部分における方向は、同じ方向であることを特徴とする請求項１記載の積層型電子部品。

【請求項6】

更に、第３のキャパシタを含むと共に、回路構成上、前記不平衡端子と前記第１の移相回路および前記第２の移相回路との間に設けられたフィルタを備えたことを特徴とする請求項１記載の積層型電子部品。

【請求項7】

更に、前記第２のインダクタが接続される第１のグランド端子と、
前記第３のキャパシタが接続される第２のグランド端子とを備え、
前記第１のグランド端子と前記第２のグランド端子は、前記積層体内において互いに電気的に接続されていないことを特徴とする請求項６記載の積層型電子部品。

【請求項8】

更に、前記第１の経路に設けられた第３のインダクタを含むローパスフィルタを備えたことを特徴とする請求項１記載の積層型電子部品。

【請求項9】

更に、第３のインダクタを含むと共に、回路構成上、前記不平衡端子と前記第１の移相回路および前記第２の移相回路との間に設けられたフィルタを備え、
前記第１のインダクタと前記第２のインダクタの少なくとも一方の一部と前記第３のインダクタの一部は、前記積層方向から見て互いに重なっていることを特徴とする請求項１記載の積層型電子部品。

【請求項10】

前記第１の移相回路と前記第２の移相回路は、バランを構成することを特徴とする請求項１ないし９のいずれかに記載の積層型電子部品。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、バランを含む積層型電子部品に関する。

【背景技術】

【0002】

携帯電話機やスマートフォンに代表される小型移動体通信機器、テレビジョン放送用通信機器、無線ＬＡＮ通信機器等の通信機器に使用され得る電子部品の１つとして、ローパスフィルタ、ハイパスフィルタ、バンドパスフィルタ等のフィルタがある。通信機器では、不平衡信号を扱うフィルタに対して、平衡信号を扱う回路を接続したい場合がある。この場合、一般的には、フィルタと、平衡信号を扱う回路の間に、不平衡信号と平衡信号との間の変換を行うバランが設けられる。

【0003】

近年、特に小型移動体通信機器では、多機能化、小型化が進み、それに伴い、電子部品の小型化および実装の高密度化が進んでいる。実装の高密度化が可能な電子部品として、フィルタとバランとを一体化した電子部品が知られている。

【0004】

特許文献１には、ローパスフィルタとバランを内蔵した積層型電子部品が開示されている。特許文献１のバランは、互いに接続された第１のコイルと第２のコイルと、一端が接地され且つ第１のコイルに電磁気的に結合した第３のコイルと、一端が接地され且つ第２のコイルに対して電磁気的に結合した第４のコイルとを含んでいる。このバランは、いわゆるマーチャントバランである。

【0005】

特許文献２には、バンドパスフィルタとバランを含む積層型電子部品が開示されている。特許文献２のバランは、それぞれインダクタとキャパシタとを含む第１および第２の移相回路を含んでいる。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００３－２７３６８５号公報

【特許文献2】特開２０１９－０５０４６０号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

特許文献２では、バランを構成する２つのインダクタと２つのキャパシタを、積層体の空間を有効に利用して配置することで、積層型電子部品を小型化している。しかし、特許文献２では、２つのインダクタの配置を工夫することで、積層型電子部品を小型化することは考慮されていなかった。

【0008】

本発明はかかる問題点に鑑みてなされたもので、その目的は、バランを含む積層型電子部品であって、小型化することが可能な積層型電子部品を提供することにある。

【課題を解決するための手段】

【0009】

本発明の積層型電子部品は、不平衡端子と、第１の平衡端子と、第２の平衡端子と、不平衡端子と第１の平衡端子とを接続する第１の経路に設けられた第１のインダクタと、回路構成上第１の経路とグランドとの間に設けられた第１のキャパシタとを含む第１の移相回路と、不平衡端子と第２の平衡端子とを接続する第２の経路に設けられた第２のキャパシタと、回路構成上第２の経路とグランドとの間に設けられた第２のインダクタとを含む第２の移相回路と、不平衡端子、第１の平衡端子、第２の平衡端子、第１の移相回路および第２の移相回路を一体化するための積層体であって、積層された複数の誘電体層と複数の導体とを含む積層体とを備えている。第１のインダクタと第２のインダクタは、複数の誘電体層の積層方向に平行な方向に並んでいる。

【発明の効果】

【0010】

本発明の積層型電子部品では、第１のインダクタと第２のインダクタは、複数の誘電体層の積層方向に平行な方向に並んでいる。これにより、本実施の形態によれば、小型化することが可能な積層型電子部品を実現することができるという効果を奏する。

【図面の簡単な説明】

【0011】

【図1】本発明の一実施の形態に係る積層型電子部品の回路構成を示す回路図である。

【図2】本発明の一実施の形態に係る積層型電子部品の外観を示す斜視図である。

【図3】本発明の一実施の形態に係る積層型電子部品の積層体における１層目ないし３層目の誘電体層のパターン形成面を示す説明図である。

【図4】本発明の一実施の形態に係る積層型電子部品の積層体における４層目ないし６層目の誘電体層のパターン形成面を示す説明図である。

【図5】本発明の一実施の形態に係る積層型電子部品の積層体における７層目ないし９層目の誘電体層のパターン形成面を示す説明図である。

【図6】本発明の一実施の形態に係る積層型電子部品の積層体における１０層目ないし１２層目の誘電体層のパターン形成面を示す説明図である。

【図7】本発明の一実施の形態に係る積層型電子部品の積層体における１３層目ないし１５層目の誘電体層のパターン形成面を示す説明図である。

【図8】本発明の一実施の形態に係る積層型電子部品の積層体における１６層目ないし１１８層目の誘電体層のパターン形成面を示す説明図である。

【図9】本発明の一実施の形態に係る積層型電子部品の積層体の内部を示す斜視図である。

【図10】本発明の一実施の形態における第１のインダクタ用導体を示す平面図である。

【図11】本発明の一実施の形態における第２のインダクタ用導体を示す平面図である。

【図12】本発明の一実施の形態に係る積層型電子部品の挿入損失の周波数特性を示す特性図である。

【図13】本発明の一実施の形態に係る積層型電子部品の反射損失の周波数特性を示す特性図である。

【図14】本発明の一実施の形態に係る積層型電子部品の振幅バランス特性を示す特性図である。

【図15】本発明の一実施の形態に係る積層型電子部品の位相バランス特性を示す特性図である。

【発明を実施するための形態】

【0012】

以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１を参照して、本発明の一実施の形態に係る積層型電子部品（以下、単に電子部品と記す。）１の構成の概略について説明する。図１は、電子部品１の回路構成を示す回路図である。

【0013】

電子部品１は、不平衡端子２と、第１の平衡端子３と、第２の平衡端子４と、フィルタ１０と、第１の移相回路２１と、第２の移相回路２２とを備えている。フィルタ１０、第１の移相回路２１および第２の移相回路２２は、回路構成上、不平衡端子２と第１および第２の平衡端子３，４との間に配置されている。なお、本出願において、「回路構成上」という表現は、物理的な構成における配置ではなく、回路図上での配置を指すために用いている。

【0014】

フィルタ１０は、回路構成上、不平衡端子２と第１および第２の移相回路２１，２２との間に配置されている。フィルタ１０は、ローパスフィルタであってもよいし、バンドパスフィルタ等のローパスフィルタ以外のフィルタであってもよい。

【0015】

第１の移相回路２１と第２の移相回路２２は、不平衡信号と平衡信号との間の変換を行うバランを構成する。第１の移相回路２１は、フィルタ１０の通過帯域内の周波数の信号の位相を、９０度またはそれに近い値だけ遅らせるように設計されている。第２の移相回路２２は、フィルタ１０の通過帯域内の周波数の信号の位相を、９０度またはそれに近い値だけ進ませるように設計されている。

【0016】

第１の移相回路２１は、不平衡端子２と第１の平衡端子３とを接続する第１の経路５に設けられた第１のインダクタＬ２１と、回路構成上第１の経路５とグランドとの間に設けられた第１のキャパシタＣ２１とを含んでいる。

【0017】

第２の移相回路２２は、不平衡端子２と第２の平衡端子４とを接続する第２の経路６に設けられた第２のキャパシタＣ２２と、回路構成上第２の経路６とグランドとの間に設けられた第２のインダクタＬ２２とを含んでいる。

【0018】

不平衡端子２にフィルタ１０の通過帯域内の周波数の信号が入力された場合、第１の平衡端子３から出力される第１の平衡要素信号と第２の平衡端子４から出力される第２の平衡要素信号との位相差は、１８０度またはそれに近い値になる。

【0019】

以下、図１を参照して、電子部品１の回路構成の一例について説明する。本実施の形態では、フィルタ１０は、ローパスフィルタである。フィルタ１０は、インダクタＬ１１，Ｌ１２と、キャパシタＣ１１，Ｃ１２，Ｃ１３，Ｃ１４，Ｃ１５とを含んでいる。

【0020】

インダクタＬ１１の一端は、不平衡端子２に接続されている。インダクタＬ１２の一端は、インダクタＬ１１の他端に接続されている。キャパシタＣ１１は、インダクタＬ１１に対して並列に接続されている。キャパシタＣ１２は、インダクタＬ１２に対して並列に接続されている。

【0021】

キャパシタＣ１３の一端は、インダクタＬ１１の一端に接続されている。キャパシタＣ１４の一端は、インダクタＬ１１とインダクタＬ１２との接続点に接続されている。キャパシタＣ１５の一端は、インダクタＬ１２の他端に接続されている。キャパシタＣ１３～Ｃ１５の各他端は、グランドに接続されている。

【0022】

第１の移相回路２１の第１のインダクタＬ２１の一端は、フィルタ１０のインダクタＬ１２の他端に接続されている。第１のインダクタＬ２１の他端は、第１の平衡端子３に接続されている。第１の移相回路２１の第１のキャパシタＣ２１の一端は、第１のインダクタＬ２１の他端に接続されている。第１のキャパシタＣ２１の他端は、グランドに接続されている。

【0023】

第２の移相回路２２の第２のキャパシタＣ２２の一端は、フィルタ１０のインダクタＬ１２の他端に接続されている。第２のキャパシタＣ２２の他端は、第２の平衡端子４に接続されている。第２の移相回路２２の第２のインダクタＬ２２の一端は、第２のキャパシタＣ２２の他端に接続されている。第２のインダクタＬ２２の他端は、グランドに接続されている。

【0024】

フィルタ１０では、第１の経路５と第２の経路６は、共通の経路になっている。フィルタ１０のインダクタＬ１１，Ｌ１２は、この共通の経路に設けられている。本実施の形態では特に、第１の経路５は、不平衡端子２と第１の平衡端子３とを電気的に接続している。なお、本出願において、「電気的に接続」という表現は、金属導体（インダクタを含む）を介して電気的に接続する場合を含むが、キャパシタを介して接続する場合を含まない。インダクタＬ１１，Ｌ１２は、実質的に、不平衡端子２と第１の平衡端子３とを電気的に接続する第１の経路５に設けられていると言える。

【0025】

フィルタ１０は、回路構成上不平衡端子２に最も近い第１端１０ａと、回路構成上不平衡端子２から最も遠い第２端１０ｂとを有している。第１の経路５と第２の経路６は、回路構成上、フィルタ１０の第２端１０ｂと第１および第２の移相回路２１，２２との間において分岐する。第１のインダクタＬ２１は、回路構成上、第１の経路５と第２の経路６の分岐点Ｐと、第１の平衡端子３との間に設けられている。第２のキャパシタＣ２２は、回路構成上、第１の経路５と第２の経路６の分岐点Ｐと、第２の平衡端子４との間に設けられている。

【0026】

次に、図２を参照して、電子部品１のその他の構成について説明する。図２は、電子部品１の外観を示す斜視図である。

【0027】

電子部品１は、更に、積層体５０を備えている。積層体５０は、積層された複数の誘電体層と、複数の導体（複数の導体層および複数のスルーホール）とを含んでいる。積層体５０は、不平衡端子２、第１の平衡端子３、第２の平衡端子４、フィルタ１０、第１の移相回路２１および第２の移相回路２２を一体化するためものである。

【0028】

積層体５０は、複数の誘電体層の積層方向Ｔの両端に位置する第１の面５０Ａおよび第２の面５０Ｂと、第１の面５０Ａと第２の面５０Ｂを接続する４つの側面５０Ｃ～５０Ｆとを有している。側面５０Ｃ，５０Ｄは互いに反対側を向き、側面５０Ｅ，５０Ｆも互いに反対側を向いている。側面５０Ｃ～５０Ｆは、第１の面５０Ａおよび第２の面５０Ｂに対して垂直になっている。

【0029】

ここで、図２に示したように、Ｘ方向、Ｙ方向、Ｚ方向を定義する。Ｘ方向、Ｙ方向、Ｚ方向は、互いに直交する。本実施の形態では、積層方向Ｔに平行な一方向を、Ｚ方向とする。また、Ｘ方向とは反対の方向を－Ｘ方向とし、Ｙ方向とは反対の方向を－Ｙ方向とし、Ｚ方向とは反対の方向を－Ｚ方向とする。また、「積層方向Ｔから見たとき」という表現は、Ｚ方向または－Ｚ方向に離れた位置から対象物を見ることを意味する。

【0030】

図２に示したように、第１の面５０Ａは、積層体５０における－Ｚ方向の端に位置する。第１の面５０Ａは、積層体５０の底面でもある。第１の面５０Ａは、基板等の図示しない被実装体に対向する。第２の面５０Ｂは、積層体５０におけるＺ方向の端に位置する。第２の面５０Ｂは、積層体５０の上面でもある。側面５０Ｃは、積層体５０における－Ｘ方向の端に位置する。側面５０Ｄは、積層体５０におけるＸ方向の端に位置する。側面５０Ｅは、積層体５０における－Ｙ方向の端に位置する。側面５０Ｆは、積層体５０におけるＹ方向の端に位置する。

【0031】

電子部品１は、更に、電極１１１，１１２，１１３，１１４，１１５，１１６を備えている。電極１１１～１１３は、側面５０Ｆ上において－Ｘ方向にこの順に並んでいる。本実施の形態では特に、電極１１１～１１３の各々は、第１の面５０Ａから側面５０Ｃを経由して第２の面５０Ｂにかけて配置されている。また、電極１１４～１１６は、側面５０Ｅ上においてＸ方向にこの順に並んでいる。本実施の形態では特に、電極１１４～１１６の各々は、第１の面５０Ａから側面５０Ｄを経由して第２の面５０Ｂにかけて配置されている。

【0032】

電極１１１は、不平衡端子２に対応する。電極１１３は、第１の平衡端子３に対応する。電極１１４は、第２の平衡端子４に対応する。電極１１２，１１５，１１６の各々は、グランドに接続される。

【0033】

次に、図３（ａ）ないし図８（ｃ）を参照して、積層体５０を構成する複数の誘電体層および複数の導体（複数の導体層および複数のスルーホール）の一例について説明する。この例では、積層体５０は、積層された１８層の誘電体層を有している。以下、この１８層の誘電体層を、下から順に１層目ないし１８層目の誘電体層と呼ぶ。また、１層目ないし１８層目の誘電体層を符号５１～６８で表す。なお、以下の説明において、複数のスルーホールの接続関係については、１層目ないし１８層目の誘電体層５１～６８が積層された状態における接続関係について説明している。

【0034】

図３（ａ）は、１層目の誘電体層５１のパターン形成面を示している。誘電体層５１のパターン形成面には、導体層およびスルーホールは形成されていない。

【0035】

図３（ｂ）は、２層目の誘電体層５２のパターン形成面を示している。誘電体層５２のパターン形成面には、導体層５２１，５２２，５２３が形成されている。導体層５２１は、図２に示した電極１１４に接続される。導体層５２２は、図２に示した電極１１２に接続される。導体層５２３は、図２に示した電極１１６に接続される。

【0036】

また、誘電体層５２には、それぞれ導体層５２１，５２２，５２３に接続されたスルーホール５２Ｔ１，５２Ｔ２，５２Ｔ３が形成されている。

【0037】

図３（ｃ）は、３層目の誘電体層５３のパターン形成面を示している。誘電体層５３のパターン形成面には、導体層５３１，５３２が形成されている。スルーホール５２Ｔ１は、導体層５３２に接続されている。スルーホール５２Ｔ２，５２Ｔ３は、導体層５３１に接続されている。

【0038】

図４（ａ）は、４層目の誘電体層５４のパターン形成面を示している。誘電体層５４のパターン形成面には、導体層５４１，５４２，５４３，５４４が形成されている。導体層５４４は、導体層５４３に接続されている。図４（ａ）では、導体層５４３と導体層５４４の境界を点線で示している。

【0039】

また、誘電体層５４には、それぞれ導体層５４１，５４２，５４３に接続されたスルーホール５４Ｔ１，５４Ｔ３，５４Ｔ５が形成されている。

【0040】

図４（ｂ）は、５層目の誘電体層５５のパターン形成面を示している。誘電体層５５のパターン形成面には、導体層５５１が形成されている。また、誘電体層５５には、スルーホール５５Ｔ１，５５Ｔ３，５５Ｔ４，５５Ｔ５が形成されている。スルーホール５４Ｔ１，５４Ｔ３は、それぞれスルーホール５５Ｔ１，５５Ｔ３に接続されている。スルーホール５４Ｔ５，５５Ｔ４，５５Ｔ５は、導体層５５１に接続されている。

【0041】

図４（ｃ）は、６層目の誘電体層５６のパターン形成面を示している。誘電体層５６のパターン形成面には、導体層５６１が形成されている。また、誘電体層５６には、スルーホール５６Ｔ１，５６Ｔ２，５６Ｔ３，５６Ｔ４，５６Ｔ５が形成されている。スルーホール５５Ｔ１，５５Ｔ４，５５Ｔ５は、それぞれスルーホール５６Ｔ１，５６Ｔ４，５６Ｔ５に接続されている。スルーホール５５Ｔ３，５６Ｔ２，５６Ｔ３は、導体層５６１に接続されている。

【0042】

図５（ａ）は、７層目の誘電体層５７のパターン形成面を示している。誘電体層５７のパターン形成面には、導体層５７１，５７２が形成されている。また、誘電体層５７には、スルーホール５７Ｔ１，５７Ｔ２，５７Ｔ３，５７Ｔ４，５７Ｔ５，５７Ｔ６が形成されている。スルーホール５６Ｔ２～５６Ｔ５は、それぞれスルーホール５７Ｔ２～５７Ｔ５に接続されている。スルーホール５６Ｔ１，５７Ｔ１は、導体層５７１に接続されている。スルーホール５７Ｔ６は、導体層５７２に接続されている。

【0043】

図５（ｂ）は、８層目の誘電体層５８のパターン形成面を示している。誘電体層５８のパターン形成面には、導体層５８１が形成されている。導体層５８１は、図２に示した電極１１３に接続される。スルーホール５７Ｔ６は、導体層５８１に接続されている。また、誘電体層５８には、スルーホール５８Ｔ１，５８Ｔ２，５８Ｔ３，５８Ｔ４，５８Ｔ５が形成されている。スルーホール５７Ｔ１～５７Ｔ５は、それぞれスルーホール５８Ｔ１～５８Ｔ５に接続されている。

【0044】

図５（ｃ）は、９層目の誘電体層５９のパターン形成面を示している。誘電体層５９のパターン形成面には、導体層５９１が形成されている。導体層５９１は、図２に示した電極１１１に接続される。また、誘電体層５９には、スルーホール５９Ｔ１，５９Ｔ２，５９Ｔ３，５９Ｔ４，５９Ｔ５が形成されている。スルーホール５８Ｔ１，５９Ｔ１は、導体層５９１に接続されている。スルーホール５８Ｔ２～５８Ｔ５は、それぞれスルーホール５９Ｔ２～５９Ｔ５に接続されている。

【0045】

図６（ａ）は、１０層目の誘電体層６０のパターン形成面を示している。誘電体層６０のパターン形成面には、導体層６０１が形成されている。導体層６０１は、導体層６０１の長手方向において互いに反対側に位置する第１端と第２端を有している。スルーホール５９Ｔ５は、導体層６０１の第１端の近傍部分に接続されている。

【0046】

また、誘電体層６０には、スルーホール６０Ｔ１，６０Ｔ２，６０Ｔ３，６０Ｔ４，６０Ｔ５が形成されている。スルーホール５９Ｔ１～５９Ｔ４は、それぞれスルーホール６０Ｔ１～６０Ｔ４に接続されている。スルーホール６０Ｔ５は、導体層６０１の第２端の近傍部分に接続されている。

【0047】

図６（ｂ）は、１１層目の誘電体層６１のパターン形成面を示している。誘電体層６１のパターン形成面には、導体層６１１が形成されている。導体層６１１は、導体層６１１の長手方向において互いに反対側に位置する第１端と第２端を有している。スルーホール６０Ｔ５は、導体層６１１の第１端の近傍部分に接続されている。

【0048】

また、誘電体層６１には、スルーホール６１Ｔ１，６１Ｔ２，６１Ｔ３，６１Ｔ４，６１Ｔ５が形成されている。スルーホール６０Ｔ１～６０Ｔ４は、それぞれスルーホール６１Ｔ１～６１Ｔ４に接続されている。スルーホール６１Ｔ５は、導体層６１１の第２端の近傍部分に接続されている。

【0049】

図６（ｃ）は、１２層目の誘電体層６２のパターン形成面を示している。誘電体層６２のパターン形成面には、導体層６２１が形成されている。導体層６２１は、導体層６２１の長手方向において互いに反対側に位置する第１端と第２端を有している。スルーホール６１Ｔ５は、導体層６２１の第１端の近傍部分に接続されている。

【0050】

また、誘電体層６２には、スルーホール６２Ｔ１，６２Ｔ２，６２Ｔ３，６２Ｔ４，６２Ｔ５が形成されている。スルーホール６１Ｔ１～６１Ｔ４は、それぞれスルーホール６２Ｔ１～６２Ｔ４に接続されている。スルーホール６２Ｔ５は、導体層６２１の第２端の近傍部分に接続されている。

【0051】

図７（ａ）は、１３層目の誘電体層６３のパターン形成面を示している。誘電体層６３のパターン形成面には、導体層６３１が形成されている。導体層６３１は、導体層６３１の長手方向において互いに反対側に位置する第１端と第２端を有している。スルーホール６２Ｔ５は、導体層６３１の第１端の近傍部分に接続されている。導体層６３１の第２端は、図２に示した電極１１３に接続される。

【0052】

また、誘電体層６３には、スルーホール６３Ｔ１，６３Ｔ２，６３Ｔ３，６３Ｔ４が形成されている。スルーホール６２Ｔ１～６２Ｔ４は、それぞれスルーホール６３Ｔ１～６３Ｔ４に接続されている。

【0053】

図７（ｂ）は、１４層目の誘電体層６４のパターン形成面を示している。誘電体層６４には、スルーホール６４Ｔ１，６４Ｔ２，６４Ｔ３，６４Ｔ４が形成されている。スルーホール６３Ｔ１～６３Ｔ４は、それぞれスルーホール６４Ｔ１～６４Ｔ４に接続されている。

【0054】

図７（ｃ）は、１５層目の誘電体層６５のパターン形成面を示している。誘電体層６５のパターン形成面には、導体層６５１，６５２，６５３が形成されている。

【0055】

導体層６５１は、導体層６５１の長手方向において互いに反対側に位置する第１端と第２端を有している。スルーホール６４Ｔ２は、導体層６５１の第１端の近傍部分に接続されている。

【0056】

導体層６５２は、導体層６５２の長手方向において互いに反対側に位置する第１端と第２端を有している。スルーホール６４Ｔ３は、導体層６５２の第１端の近傍部分に接続されている。

【0057】

導体層６５３は、導体層６５３の長手方向において互いに反対側に位置する第１端と第２端を有している。導体層６５３の第１端は、図２に示した電極１１４に接続される。

【0058】

また、誘電体層６５には、スルーホール６５Ｔ１，６５Ｔ２，６５Ｔ３，６５Ｔ４，６５Ｔ５が形成されている。スルーホール６４Ｔ１，６４Ｔ４は、それぞれスルーホール６５Ｔ１，６５Ｔ４に接続されている。スルーホール６５Ｔ２は、導体層６５１の第２端の近傍部分に接続されている。スルーホール６５Ｔ３は、導体層６５２の第２端の近傍部分に接続されている。スルーホール６５Ｔ５は、導体層６５３の第２端の近傍部分に接続されている。

【0059】

図８（ａ）は、１６層目の誘電体層６６のパターン形成面を示している。誘電体層６６のパターン形成面には、導体層６６１，６６２，６６３が形成されている。

【0060】

導体層６６１は、導体層６６１の長手方向において互いに反対側に位置する第１端と第２端を有している。スルーホール６５Ｔ１は、導体層６６１の第１端の近傍部分に接続されている。スルーホール６５Ｔ２は、導体層６６１の第２端の近傍部分に接続されている。

【0061】

導体層６６２は、導体層６６２の長手方向において互いに反対側に位置する第１端と第２端を有している。スルーホール６５Ｔ３は、導体層６６２の第１端の近傍部分に接続されている。スルーホール６５Ｔ４は、導体層６６２の第２端の近傍部分に接続されている。

【0062】

導体層６６３は、導体層６６３の長手方向において互いに反対側に位置する第１端と第２端を有している。スルーホール６５Ｔ５は、導体層６６３の第１端の近傍部分に接続されている。また、誘電体層６６には、導体層６６３の第２端の近傍部分に接続されたスルーホール６６Ｔ５が形成されている。

【0063】

図８（ｂ）は、１７層目の誘電体層６７のパターン形成面を示している。誘電体層６７のパターン形成面には、導体層６７３が形成されている。導体層６７３は、導体層６７３の長手方向において互いに反対側に位置する第１端と第２端を有している。スルーホール６６Ｔ５は、導体層６７３の第１端の近傍部分に接続されている。導体層６７３の第２端は、図２に示した電極１１５に接続される。

【0064】

図８（ｃ）は、１８層目の誘電体層６８のパターン形成面を示している。誘電体層６８のパターン形成面には、マーク６８１が形成されている。

【0065】

図２に示した積層体５０は、１層目の誘電体層５１のパターン形成面が積層体５０の第１の面５０Ａになり、１８層目の誘電体層６８のパターン形成面とは反対側の面が積層体５０の第２の面５０Ｂになるように、１層目ないし１８層目の誘電体層５１～６８が積層されて構成される。

【0066】

図９は、１層目ないし１８層目の誘電体層５１～６８が積層されて構成された積層体５０の内部を示している。図９に示したように、積層体５０の内部では、図３（ａ）ないし図８（ｂ）に示した複数の導体層と複数のスルーホールが積層されている。なお、図９では、マーク６８１を省略している。

【0067】

本実施の形態では、積層体５０を構成する複数の誘電体層は、第１の誘電体層と、第１の誘電体層よりも比誘電率が大きい第２の誘電体層とを含んでいる。第１の誘電体層の比誘電率（以下、第１の比誘電率と言う。）は、例えば６～１５の範囲内である。第２の誘電体層の比誘電率（以下、第２の比誘電率と言う。）は、例えば２０～１００の範囲内である。第１の誘電体層を構成する誘電体材料としては、例えば、第１の比誘電率を有するセラミックが用いられる。同様に、第２の誘電体層を構成する誘電体材料としては、例えば、第２の比誘電率を有するセラミックが用いられる。

【0068】

本実施の形態では特に、誘電体層５１，５２，５７～６８が第１の誘電体層に対応し、誘電体層５３～５６が第２の誘電体層に対応する。

【0069】

以下、図１に示した電子部品１の回路の構成要素と、図３（ａ）ないし図８（ｂ）に示した積層体５０の内部の構成要素との対応関係について説明する。始めに、フィルタ１０の構成要素について説明する。インダクタＬ１１は、導体層６５１，６６１と、スルーホール６５Ｔ２とによって構成されている。インダクタＬ１２は、導体層６５２，６６２と、スルーホール６５Ｔ３とによって構成されている。

【0070】

キャパシタＣ１１は、導体層５６１，５７１と、これらの導体層の間の誘電体層５６とによって構成されている。キャパシタＣ１２は、導体層５４２，５５１と、これらの導体層の間の誘電体層５４とによって構成されている。

【0071】

キャパシタＣ１３は、導体層５３１，５４１と、これらの導体層の間の誘電体層５３とによって構成されている。キャパシタＣ１４は、導体層５３１，５４２と、これらの導体層の間の誘電体層５３とによって構成されている。キャパシタＣ１５は、導体層５３１，５４３と、これらの導体層の間の誘電体層５３とによって構成されている。

【0072】

次に、第１の移相回路２１の構成要素について説明する。第１のインダクタＬ２１は、導体層６０１，６１１，６２１，６３１と、スルーホール６０Ｔ５，６１Ｔ５，６２Ｔ５とによって構成されている。第１のキャパシタＣ２１は、導体層５３１，５７２と、これらの導体層の間の誘電体層５３～５６とによって構成されている。

【0073】

次に、第２の移相回路２２の構成要素について説明する。第２のインダクタＬ２２は、導体層６５３，６６３，６７３と、スルーホール６５Ｔ５，６６Ｔ５とによって構成されている。第２のキャパシタＣ２２は、導体層５３２，５４４と、これらの導体層の間の誘電体層５３とによって構成されている。

【0074】

次に、本実施の形態に係る電子部品１の構造上の特徴について説明する。図９に示したように、本実施の形態では、第１の移相回路２１の第１のインダクタＬ２１と第２の移相回路２２の第２のインダクタＬ２２は、積層方向Ｔに平行な方向に並んでいる。第１のインダクタＬ２１と第２のインダクタＬ２２は、積層方向Ｔから見て、互いに重なっている。

【0075】

積層体５０の複数の導体は、第１のインダクタＬ２１を構成するための第１のインダクタ用導体２１０と、第２のインダクタＬ２２を構成するための第２のインダクタ用導体２２０とを含んでいる。本実施の形態では特に、第１のインダクタ用導体２１０は、導体層６０１，６１１，６２１，６３１と、スルーホール６０Ｔ５，６１Ｔ５，６２Ｔ５とによって構成された導体であり、第２のインダクタ用導体２２０は、導体層６５３，６６３，６７３と、スルーホール６５Ｔ５，６６Ｔ５とによって構成された導体である。

【0076】

図１０は、第１のインダクタ用導体２１０（第１のインダクタＬ２１）を示す平面図である。第１のインダクタ用導体２１０は、回路構成上、第１の平衡端子３に最も近い第１端２１０ａと、第１端２１０ａとは反対側の第２端２１０ｂと、第１端２１０ａと第２端２１０ｂとの間に位置する第１の巻線部分２１０ｃとを有している。第１の巻線部分２１０ｃは、積層方向Ｔに平行な第１の軸Ａ１の周りに巻回されている。

【0077】

第１端２１０ａは、具体的には、導体層６３１の第２端である。導体層６３１の第２端は、第１の平衡端子３に対応する電極１１３に接続される。第２端２１０ｂは、具体的には、導体層６０１のうちのスルーホール５９Ｔ５（図５（ｃ）参照）が接する部分である。

【0078】

図１１は、第２のインダクタ用導体２２０（第２のインダクタＬ２２）を示す平面図である。第２のインダクタ用導体２２０は、回路構成上、第２の平衡端子４に最も近い第３端２２０ａと、第３端２２０ａとは反対側の第４端２２０ｂと、第３端２２０ａと第４端２２０ｂとの間に位置する第２の巻線部分２２０ｃとを有している。第２の巻線部分２２０ｃは、積層方向Ｔに平行な第２の軸Ａ２の周りに巻回されている。

【0079】

第３端２２０ａは、具体的には、導体層６５３の第１端である。導体層６５３の第１端は、第２の平衡端子４に対応する電極１１４に接続される。第４端２２０ｂは、具体的には、導体層６７３の第２端である。導体層６７３の第２端は、グランドに接続される電極１１５に接続される。

【0080】

図１０において、記号Ｄ１を付した矢印は、第１のインダクタ用導体２１０において第１端２１０ａから第２端２１０ｂに向かうときの、積層方向Ｔから見たときの第１の巻線部分２１０ｃにおける方向を示している。方向Ｄ１は、第１の軸Ａ１の周りを回る方向として表される。また、図１１において、記号Ｄ２を付した矢印は、第２のインダクタ用導体２２０において第３端２２０ａから第４端２２０ｂに向かうときの、積層方向Ｔから見たときの第２の巻線部分２２０ｃにおける方向を示している。方向Ｄ２は、第２の軸Ａ２の周りを回る方向として表される。図１０および図１１から理解されるように、方向Ｄ１と方向Ｄ２は、同じ方向である。

【0081】

また、本実施の形態では、第２のインダクタＬ２２を構成する導体層６７３は、電極１１５に接続されている。電極１１５は、グランドに接続される。以下、電極１１５を、第１のグランド端子とも言う。また、キャパシタＣ１３～Ｃ１５を構成する導体層５３１は、スルーホール５２Ｔ２および導体層５２２を介して、電極１１２に接続されている。電極１１２は、グランドに接続される。以下、電極１１２を、第２のグランド端子とも言う。本実施の形態では、第１のグランド端子１１５と第２のグランド端子１１２は、積層体５０内において互いに電気的に接続されていない。

【0082】

また、本実施の形態では、第２のインダクタＬ２２を構成する導体層６７３の一部と、インダクタＬ２２を構成する導体層６５２，６６２の各々の一部は、積層方向Ｔから見て互いに重なっている。

【0083】

次に、シミュレーションによって求めた電子部品１の特性の一例について説明する。図１２は、不平衡端子２に不平衡信号を入力したときの電子部品１の挿入損失の周波数特性を示している。図１２において、横軸は周波数を示し、縦軸は減衰量を示している。

【0084】

図１３は、電子部品１の反射損失の周波数特性を示している。図１３において、横軸は周波数を示し、縦軸は減衰量を示している。また、図１３において、符号８１を付した曲線は、不平衡端子２の反射損失を示し、符号８２を付した曲線は、第１の平衡端子３の反射損失を示している。

【0085】

図１２および図１３から、電子部品１は、３３００～３８００ＭＨｚの周波数帯域を含む通過帯域を有するローパスフィルタとして機能していることが分かる。

【0086】

図１４は、電子部品１の振幅バランス特性を示している。ここでは、電子部品１の振幅バランス特性を、不平衡端子２に不平衡信号を入力したときに第１および第２の平衡端子３，４から出力される第１および第２の平衡要素信号の振幅の差（以下、振幅差と言う。）を用いて表す。振幅差は、第２の平衡要素信号の振幅が第１の平衡要素信号の振幅よりも大きい場合には正の値で表し、第２の平衡要素信号の振幅が第１の平衡要素信号の振幅よりも小さい場合には負の値で表す。図１４において、横軸は周波数を示し、縦軸は振幅差を示している。

【0087】

図１４に示したように、前述の周波数帯域における振幅差は０（ｄＢ）に近い。従って、電子部品１の振幅バランス特性は良好である。

【0088】

図１５は、電子部品１の位相バランス特性を示している。ここでは、電子部品１の位相バランス特性を、不平衡端子２に不平衡信号を入力したときに第１および第２の平衡端子３，４から出力される第１および第２の平衡要素信号の位相の差（以下、位相差と言う。）を用いて表す。位相差は、第１の平衡要素信号の位相に対して第２の平衡要素信号の位相が進んでいる大きさを表している。図１５において、横軸は周波数を示し、縦軸は位相差を示している。

【0089】

図１５に示したように、前述の周波数帯域における位相差は１８０度（ｄｅｇ）に近い。従って、電子部品１の位相バランス特性は良好である。

【0090】

次に、本実施の形態に係る電子部品１の作用および効果について説明する。本実施の形態では、第１のインダクタＬ２１と第２のインダクタＬ２２は、積層方向Ｔに平行な方向に並んでいる。これにより、本実施の形態によれば、第１のインダクタＬ２１と第２のインダクタＬ２２が積層方向Ｔに直交する方向に並んでいる場合に比べて、電子部品１の平面形状（積層方向Ｔから見た形状）を小さくすることができる。

【0091】

また、本実施の形態では、積層体５０は、誘電体層５１，５２，５７～６８と、誘電体層５１，５２，５７～６８よりも比誘電率が大きい誘電体層５３～５８とを含んでいる。積層体５０は、更に、キャパシタＣ１１～Ｃ１５，Ｃ２１，Ｃ２２を構成するための複数のキャパシタ用導体層を含んでる。複数のキャパシタ用導体層の各々は、誘電体層５３～５８のいずれかに接している。本実施の形態によれば、キャパシタＣ１１～Ｃ１５，Ｃ２１，Ｃ２２を、複数のキャパシタ用導体層と、比誘電率が大きい誘電体層５３～５８とによって構成することにより、複数のキャパシタ用導体層の各々の面積を小さくすることができる。これにより、本実施の形態によれば、電子部品１を小型化することができる。

【0092】

また、本実施の形態では、第１および第２のインダクタＬ２１，Ｌ２２（第１および第２のインダクタ用導体２１０，２２０）は、積層体５０内において誘電体層５３～５８と積層体５０の第２の面５０Ｂとの間に配置されている。第２の面５０Ｂは、被実装体に対向する第１の面５０Ａとは反対側の面である。これにより、本実施の形態によれば、被実装体に含まれる導体に起因して第１および第２のインダクタＬ２１，Ｌ２２のＱ値が低下することを抑制することができる。

【0093】

また、本実施の形態では、第２の移相回路２２の第２のインダクタＬ２２を構成する導体層６７３は、第１のグランド端子１１５に接続され、フィルタ１０のキャパシタＣ１３～Ｃ１５を構成する導体層５３１は、第２のグランド端子１１２に接続される。第１のグランド端子１１５と第２のグランド端子１１２は、積層体５０内において互いに電気的に接続されていない。これにより、本実施の形態によれば、フィルタ１０と第２の移相回路２２とが結合して、電子部品１の特性が劣化することを防止することができる。

【0094】

また、本実施の形態では、第２のインダクタＬ２２を構成する導体層６７３の一部と、は、インダクタＬ２２を構成する導体層６５２，６６２の各々の一部は、積層方向Ｔから見て互いに重なっている。すなわち、本実施の形態では、フィルタ１０の一部と第２の移相回路２２（バラン）の一部は、積層方向Ｔから見て互いに重なっている。これにより、本実施の形態によれば、フィルタ１０のバランが重ならない場合に比べて、電子部品１を小型化することができる。

【0095】

なお、本発明は、上記実施の形態に限定されず、種々の変更が可能である。例えば、実施の形態では、フィルタ１０はローパスフィルタであるが、フィルタ１０は、バンドパスフィルタ等のローパスフィルタ以外のフィルタであってもよい。また、電子部品１は、フィルタ１０の代わりに、不平衡信号を扱う任意の回路を含んでいてもよい。

【0096】

以上説明したように、本発明の積層型電子部品は、不平衡端子と、第１の平衡端子と、第２の平衡端子と、不平衡端子と第１の平衡端子とを接続する第１の経路に設けられた第１のインダクタと、回路構成上第１の経路とグランドとの間に設けられた第１のキャパシタとを含む第１の移相回路と、不平衡端子と第２の平衡端子とを接続する第２の経路に設けられた第２のキャパシタと、回路構成上第２の経路とグランドとの間に設けられた第２のインダクタとを含む第２の移相回路と、不平衡端子、第１の平衡端子、第２の平衡端子、第１の移相回路および第２の移相回路を一体化するための積層体であって、積層された複数の誘電体層と複数の導体とを含む積層体とを備えている。第１のインダクタと第２のインダクタは、複数の誘電体層の積層方向に平行な方向に並んでいる。

【0097】

本発明の積層型電子部品において、第１のインダクタと第２のインダクタは、積層方向から見て、互いに重なっていてもよい。

【0098】

また、本発明の積層型電子部品において、複数の誘電体層は、第１の誘電体層と、第１の誘電体層よりも比誘電率が大きい第２の誘電体層とを含んでいてもよい。複数の導体は、第１のキャパシタおよび第２のキャパシタを構成するための複数のキャパシタ用導体層を含んでいてもよい。複数のキャパシタ用導体層の少なくとも１つは、第２の誘電体層に接していてもよい。

【0099】

また、本発明の積層型電子部品において、積層体は、被実装体に対向する第１の面と、第１の面とは反対側の第２の面とを有していてもよい。第１のインダクタ、第２のインダクタおよび第１の誘電体層は、第２の誘電体層と第２の面との間に設けられていてもよい。

【0100】

また、本発明の積層型電子部品において、複数の導体は、第１のインダクタを構成するための第１のインダクタ用導体と、第２のインダクタを構成するための第２のインダクタ用導体とを含んでいてもよい。第１のインダクタ用導体は、回路構成上、第１の平衡端子に最も近い第１端と、第１端とは反対側の第２端と、第１端と第２端との間に位置する第１の巻線部分とを有していてもよい。第２のインダクタ用導体は、回路構成上、第２の平衡端子に最も近い第３端と、第３端とは反対側の第４端と、第３端と第４端との間に位置する第２の巻線部分とを有していてもよい。第１の巻線部分は、積層方向に平行な第１の軸の周りに巻回されていてもよい。第２の巻線部分は、積層方向に平行な第２の軸の周りに巻回されていてもよい。第１のインダクタ用導体において第１端から第２端に向かうときの、積層方向から見たときの第１の巻線部分における方向と、第２のインダクタ用導体において第３端から第４端に向かうときの、積層方向から見たときの第２の巻線部分における方向は、同じ方向であってもよい。

【0101】

また、本発明の積層型電子部品は、更に、第３のキャパシタを含むと共に、回路構成上、不平衡端子と第１の移相回路および第２の移相回路との間に設けられたフィルタを備えていてもよい。本発明の積層型電子部品は、更に、第２のインダクタが接続される第１のグランド端子と、第３のキャパシタが接続される第２のグランド端子とを備えていてもよい。第１のグランド端子と第２のグランド端子は、積層体内において互いに電気的に接続されていなくてもよい。

【0102】

また、本発明の積層型電子部品は、更に、第１の経路に設けられた第３のインダクタを含むローパスフィルタを備えていてもよい。

【0103】

また、本発明の積層型電子部品は、更に、第３のインダクタを含むと共に、回路構成上、不平衡端子と第１の移相回路および第２の移相回路との間に設けられたフィルタを備えていてもよい。第１のインダクタと第２のインダクタの少なくとも一方の一部と第３のインダクタの一部は、積層方向から見て互いに重なっていてもよい。

【0104】

また、本発明の積層型電子部品において、第１の移相回路と第２の移相回路は、バランを構成してもよい。

【符号の説明】

【0105】

１…電子部品、２…不平衡端子、３…第１の平衡端子、４…第２の平衡端子、５…第１の経路、６…第２の経路、１０…フィルタ、２１…第１の移相回路、２２…第２の移相回路、５０…積層体、５１～６８…誘電体層、１１１～１１６…電極、Ｃ２１…第１のキャパシタ、Ｃ２２…第２のキャパシタ、Ｌ２１…第１のインダクタ、Ｌ２２…第２のインダクタ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【手続補正書】

【提出日】2024-05-01

【手続補正1】

【補正対象書類名】明細書

【補正対象項目名】００１１

【補正方法】変更

【補正の内容】

【0011】

【図1】本発明の一実施の形態に係る積層型電子部品の回路構成を示す回路図である。

【図2】本発明の一実施の形態に係る積層型電子部品の外観を示す斜視図である。

【図3】本発明の一実施の形態に係る積層型電子部品の積層体における１層目ないし３層目の誘電体層のパターン形成面を示す説明図である。

【図4】本発明の一実施の形態に係る積層型電子部品の積層体における４層目ないし６層目の誘電体層のパターン形成面を示す説明図である。

【図5】本発明の一実施の形態に係る積層型電子部品の積層体における７層目ないし９層目の誘電体層のパターン形成面を示す説明図である。

【図6】本発明の一実施の形態に係る積層型電子部品の積層体における１０層目ないし１２層目の誘電体層のパターン形成面を示す説明図である。

【図7】本発明の一実施の形態に係る積層型電子部品の積層体における１３層目ないし１５層目の誘電体層のパターン形成面を示す説明図である。

【図8】本発明の一実施の形態に係る積層型電子部品の積層体における１６層目ないし１８層目の誘電体層のパターン形成面を示す説明図である。

【図9】本発明の一実施の形態に係る積層型電子部品の積層体の内部を示す斜視図である。

【図10】本発明の一実施の形態における第１のインダクタ用導体を示す平面図である。

【図11】本発明の一実施の形態における第２のインダクタ用導体を示す平面図である。

【図12】本発明の一実施の形態に係る積層型電子部品の挿入損失の周波数特性を示す特性図である。

【図13】本発明の一実施の形態に係る積層型電子部品の反射損失の周波数特性を示す特性図である。

【図14】本発明の一実施の形態に係る積層型電子部品の振幅バランス特性を示す特性図である。

【図15】本発明の一実施の形態に係る積層型電子部品の位相バランス特性を示す特性図である。

【手続補正2】

【補正対象書類名】明細書

【補正対象項目名】００８２

【補正方法】変更

【補正の内容】

【0082】

また、本実施の形態では、第２のインダクタＬ２２を構成する導体層６７３の一部と、インダクタＬ１２を構成する導体層６５２，６６２の各々の一部は、積層方向Ｔから見て互いに重なっている。

【手続補正3】

【補正対象書類名】明細書

【補正対象項目名】００９１

【補正方法】変更

【補正の内容】

【0091】

また、本実施の形態では、積層体５０は、誘電体層５１，５２，５７～６８と、誘電体層５１，５２，５７～６８よりも比誘電率が大きい誘電体層５３～５６とを含んでいる。積層体５０は、更に、キャパシタＣ１１～Ｃ１５，Ｃ２１，Ｃ２２を構成するための複数のキャパシタ用導体層を含んでいる。複数のキャパシタ用導体層の各々は、誘電体層５３～５６のいずれかに接している。本実施の形態によれば、キャパシタＣ１１～Ｃ１５，Ｃ２１，Ｃ２２を、複数のキャパシタ用導体層と、比誘電率が大きい誘電体層５３～５８とによって構成することにより、複数のキャパシタ用導体層の各々の面積を小さくすることができる。これにより、本実施の形態によれば、電子部品１を小型化することができる。

【手続補正4】

【補正対象書類名】明細書

【補正対象項目名】００９２

【補正方法】変更

【補正の内容】

【0092】

また、本実施の形態では、第１および第２のインダクタＬ２１，Ｌ２２（第１および第２のインダクタ用導体２１０，２２０）は、積層体５０内において誘電体層５３～５６と積層体５０の第２の面５０Ｂとの間に配置されている。第２の面５０Ｂは、被実装体に対向する第１の面５０Ａとは反対側の面である。これにより、本実施の形態によれば、被実装体に含まれる導体に起因して第１および第２のインダクタＬ２１，Ｌ２２のＱ値が低下することを抑制することができる。

【手続補正5】

【補正対象書類名】明細書

【補正対象項目名】００９４

【補正方法】変更

【補正の内容】

【0094】

また、本実施の形態では、第２のインダクタＬ２２を構成する導体層６７３の一部と、インダクタＬ１２を構成する導体層６５２，６６２の各々の一部は、積層方向Ｔから見て互いに重なっている。すなわち、本実施の形態では、フィルタ１０の一部と第２の移相回路２２（バラン）の一部は、積層方向Ｔから見て互いに重なっている。これにより、本実施の形態によれば、フィルタ１０とバランが重ならない場合に比べて、電子部品１を小型化することができる。