特開 2024-121783 回路基板及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024121783

(43)【公開日】2024-09-06

(54)【発明の名称】回路基板及びその製造方法

(51)【国際特許分類】

   H05K 1/02 20060101AFI20240830BHJP

   H05K 1/14 20060101ALI20240830BHJP

   H05K 3/06 20060101ALI20240830BHJP

   H01L 25/04 20230101ALI20240830BHJP

【ＦＩ】

H05K1/02 B

H05K1/14 A

H05K3/06 M

H01L25/04 Z

【審査請求】未請求

【請求項の数】14

【出願形態】ＯＬ

(21)【出願番号】P 2024005641

(22)【出願日】2024-01-17

(31)【優先権主張番号】10-2023-0026119

(32)【優先日】2023-02-27

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】594023722

【氏名又は名称】サムソン エレクトロ－メカニックス カンパニーリミテッド．

(74)【代理人】

【識別番号】110000051

【氏名又は名称】弁理士法人共生国際特許事務所

(72)【発明者】

【氏名】呉 仁 煥

(72)【発明者】

【氏名】金 相 勳

(72)【発明者】

【氏名】李 哲 敏

(72)【発明者】

【氏名】高 燦 訓

(72)【発明者】

【氏名】林 京 姫

(72)【発明者】

【氏名】裴 素 賢

【テーマコード（参考）】

5E338

5E339

5E344

【Ｆターム（参考）】

5E338AA03

5E338BB31

5E338BB75

5E338CD24

5E338EE26

5E339AB02

5E339AD05

5E339BC01

5E339BD01

5E339BE13

5E339CD01

5E339CE01

5E339CE12

5E339CE16

5E339EE02

5E344AA01

5E344AA22

5E344AA26

5E344BB02

5E344CD19

5E344DD09

5E344EE16

(57)【要約】

【課題】パッケージ回路の製造過程又は完成したパッケージ基板で発生する反り（ｗａｒｐａｇｅ）のリスクを改善する回路基板及びその製造方法を提供する。
【解決手段】本発明の回路基板は、第１絶縁層及び第１絶縁層によって埋め込まれた第１配線層を含み、上面に第１素子実装部及び第２素子実装部が位置する基板部と、基板部上に位置する第１保護層と、第１素子実装部と第２素子実装部との間の領域を含む境界領域に少なくとも一部が重畳するように位置して第１保護層よりも強度が高い補助層と、を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１絶縁層及び前記第１絶縁層によって埋め込まれた第１配線層を含み、上面に第１素子実装部及び第２素子実装部が位置する基板部と、
前記基板部上に位置する第１保護層と、
前記第１素子実装部と前記第２素子実装部との間の領域を含む境界領域に少なくとも一部が重畳するように位置して前記第１保護層よりも強度が高い補助層と、を備えることを特徴とする回路基板。

【請求項2】

前記境界領域は、前記基板部の縁まで延長されることを特徴とする請求項１に記載の回路基板。

【請求項3】

前記基板部の上面には、
前記第１素子実装部及び前記第２素子実装部を含む素子実装領域と、
前記素子実装領域を除いた部分に位置するダミー領域と、
前記境界領域と前記ダミー領域とが重畳する領域を含む反り（ｗａｒｐａｇｅ）変曲領域と、が位置し、
前記補助層は、前記反り変曲領域に少なくとも一部が重畳するように位置することを特徴とする請求項２に記載の回路基板。

【請求項4】

前記補助層は、内部に一つ以上のホールが位置することを特徴とする請求項１に記載の回路基板。

【請求項5】

前記基板部上には、第３素子実装部、及び前記第１素子実装部と前記第３素子実装部との間の領域を含む第１境界領域が位置し、
前記反り変曲領域は、前記境界領域と前記第１境界領域とが重畳する領域を更に含むことを特徴とする請求項３に記載の回路基板。

【請求項6】

前記基板部の下に位置するパッド層と、
前記基板部の下に位置して前記パッド層の一部を露出する開口部を有する第２保護層と、
前記第２保護層の開口部を通じて前記パッド層に連結される外部連結端子を更に含むことを特徴とする請求項１に記載の回路基板。

【請求項7】

前記基板部上に位置して前記第１素子実装部に連結される第１接続パッドと、
前記基板部上に位置して前記第２素子実装部に連結される第２接続パッドと、を更に含み、
前記補助層は、前記第１接続パッドと前記第２接続パッドとの間に位置することを特徴とする請求項１に記載の回路基板。

【請求項8】

前記第１接続パッド、前記第２接続パッド、及び前記補助層は、前記基板部の上面に位置することを特徴とする請求項７に記載の回路基板。

【請求項9】

前記第１素子実装部及び前記第２素子実装部のそれぞれに位置する電子素子と、
前記基板部及び前記電子素子の上に位置するインターポーザー基板部と、を更に含み、
前記インターポーザー基板部は、
前記基板部に対向する第１面及び前記第１面に対向する第２面を有するインターポーザー絶縁層と、
前記インターポーザー絶縁層の第１面上に位置する第１パッド層と、
前記第１パッド層上に位置する第１補助層と、を含むことを特徴とする請求項１に記載の回路基板。

【請求項10】

前記第１パッド層の下に前記第１補助層を覆うように位置する第３保護層を更に含むことを特徴とする請求項９に記載の回路基板。

【請求項11】

前記第１補助層は、前記境界領域に平面上で少なくとも一部分重畳するように位置することを特徴とする請求項９に記載の回路基板。

【請求項12】

前記第１補助層は、前記補助層に対応するように位置することを特徴とする請求項１１に記載の回路基板。

【請求項13】

絶縁層及び前記絶縁層に埋め込まれた配線層を含む基板部上にマスク層を積層する段階と、
前記マスク層を部分的にエッチングして前記基板部を露出する段階と、
前記露出した基板部上に補助層及び接続パッドを共に形成する段階と、
前記マスク層を除去する段階と、を有することを特徴とする回路基板の製造方法。

【請求項14】

前記補助層が埋め込まれるように前記基板部上に保護層を形成する段階を更に含むことを特徴とする請求項１３に記載の回路基板の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、回路基板及びその製造方法に関する。

【背景技術】

【0002】

ＩＴ産業の速い発展及び多様なサービス要求によって、最近の半導体は大きさ及び重量の観点から従来の半導体に比べて小さく軽い方向に開発されている。また、大容量の速い情報処理及びマルチメディア性能を実現するために一つのパッケージ内に多数のチップ（ｃｈｉｐ）を搭載する方式のパッケージング需要が大きくなっている。

【0003】

一つのパッケージ内に多数のチップ（ｃｈｉｐ）を搭載する場合、剛性、熱膨張特性などの物性差が発生することがある。これは反り（ｗａｒｐａｇｅ）現象が発生するリスクを高める原因になる。このような反り（ｗａｒｐａｇｅ）現象はインターポーザー（ｉｎｔｅｒｐｏｓｅｒ）を用いる場合にも同様に発生することがある。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０２２－９５５１５号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明は、上記従来の問題点に鑑みてなされたものであって、本発明の目的は、パッケージ回路の製造過程又は完成したパッケージ基板で発生する反り（ｗａｒｐａｇｅ）のリスクを改善する回路基板及びその製造方法を提供することにある。

【課題を解決するための手段】

【0006】

上記目的を達成するためになされた本発明の一態様による回路基板は、第１絶縁層及び前記第１絶縁層によって埋め込まれた第１配線層を含み、上面に第１素子実装部及び第２素子実装部が位置する基板部と、前記基板部上に位置する第１保護層と、前記第１素子実装部と前記第２素子実装部との間の領域を含む境界領域に少なくとも一部が重畳するように位置して前記第１保護層よりも強度が高い補助層と、を備える。

【0007】

前記境界領域は、前記基板部の縁まで延長され得る。
前記基板部の上面には、前記第１素子実装部及び前記第２素子実装部を含む素子実装領域と、前記素子実装領域を除いた部分に位置するダミー領域と、前記境界領域と前記ダミー領域とが重畳する領域を含む反り（ｗａｒｐａｇｅ）変曲領域と、が位置し、前記補助層は、前記反り変曲領域に少なくとも一部が重畳するように位置し得る。
前記補助層は、内部に一つ以上のホールが位置し得る。
前記基板部上には、第３素子実装部、及び前記第１素子実装部と前記第３素子実装部との間の領域を含む第１境界領域が位置し、前記反り変曲領域は、前記境界領域と前記第１境界領域とが重畳する領域を更に含み得る。
前記基板部の下に位置するパッド層と、前記基板部の下に位置して前記パッド層の一部を露出する開口部を有する第２保護層と、前記第２保護層の開口部を通じて前記パッド層に連結される外部連結端子を更に含み得る。
前記基板部上に位置して前記第１素子実装部に連結される第１接続パッドと、前記基板部上に位置して前記第２素子実装部に連結される第２接続パッドと、を更に含み、前記補助層は、前記第１接続パッドと前記第２接続パッドとの間に位置し得る。
前記第１接続パッド、前記第２接続パッド、及び前記補助層は、前記基板部の上面に位置し得る。
前記第１素子実装部及び前記第２素子実装部のそれぞれに位置する電子素子と、前記基板部及び前記電子素子の上に位置するインターポーザー基板部と、を更に含み、前記インターポーザー基板部は、前記基板部に対向する第１面及び前記第１面に対向する第２面を有するインターポーザー絶縁層と、前記インターポーザー絶縁層の第１面上に位置する第１パッド層と、前記第１パッド層上に位置する第１補助層と、を含み得る。
前記第１パッド層の下に前記第１補助層を覆うように位置する第３保護層を更に含み得る。
前記第１補助層は、前記境界領域に平面上で少なくとも一部分重畳するように位置し得る。
前記第１補助層は、前記補助層に対応するように位置し得る。

【0008】

上記目的を達成するためになされた「本発明の一態様による回路基板の製造方法は、絶縁層及び前記絶縁層に埋め込まれた配線層を含む基板部上にマスク層を積層する段階と、前記マスク層を部分的にエッチングして前記基板部を露出する段階と、前記露出した基板部上に補助層及び接続パッドを共に形成する段階と、前記マスク層を除去する段階と、を有する。

【0009】

前記補助層が埋め込まれるように前記基板部上に保護層を形成する段階を更に含み得る。

【発明の効果】

【0010】

本発明によれば、配線を形成する簡単なプロセスを追加することによって複数の電子素子が実装される基板における反り（ｗａｒｐａｇｅ）のリスクを改善するための回路基板及びその製造方法を提供することができる。

【0011】

しかし、本発明の効果は、上述の効果に限定されるものではない。

【図面の簡単な説明】

【0012】

【図1】一実施形態による回路基板を示した断面図である。

【図2】図１の基板部上に素子実装部が一行で配置された平面図である。

【図3】図１の基板部上に素子実装部が二行で配置された平面図である。

【図4】補助層の形状を示した平面図である。

【図5】他の実施形態による回路基板の断面図である。

【図6】一実施形態による回路基板の製造方法を示した断面図である。

【図7】一実施形態による回路基板の製造方法を示した断面図である。

【図8】一実施形態による回路基板の製造方法を示した断面図である。

【図9】一実施形態による回路基板の製造方法を示した断面図である。

【図10】一実施形態による回路基板の製造方法を示した断面図である。

【図11】一実施形態による回路基板の製造方法を示した断面図である。

【図12】一実施形態による回路基板の製造方法を示した断面図である。

【図13】一実施形態による回路基板の製造方法を示した断面図である。

【図14】一実施形態による回路基板の製造方法を示した断面図である。

【図15】一実施形態による回路基板の製造方法を示した断面図である。

【図16】一実施形態による回路基板の製造方法を示した断面図である。

【図17】他の実施形態による回路基板の断面図である。

【発明を実施するための形態】

【0013】

以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。本発明は、様々の異なる形態で実現することができ、ここで説明する実施形態に限定されない。

【0014】

図面において本発明を明確に説明するために説明上不必要な部分は省略し、明細書全体に亘って同一又は類似の構成要素については同一の参照符号を付ける。

【0015】

また、図面に示した各構成の大きさ及び厚さは説明の便宜のために任意に示したものであって、本発明は必ずしも図示されたものに限定されない。図面において様々な層及び領域を明確に表現するために大きさ、厚さを拡大して示した。そして図面において、説明の便宜のために一部の層及び領域の厚さを誇張して示した。

【0016】

図面は本明細書に開示する実施形態を容易に理解することができるようにするためのものに過ぎず、図面によって本明細書に開示する技術的思想は制限されず、本発明の思想及び技術範囲に含まれる全ての変更、均等物、又は代替物を含むものと理解されなければならない。

【0017】

第１、第２などのように序数を含む用語は多様な構成要素を説明するために使用することができるが、構成要素は用語によって限定されない。用語は一つの構成要素を他の構成要素から区別する目的のみで使用される。

【0018】

また、層、膜、領域、板などの部分が他の部分“の上に”又は“上に”あるという場合、これは他の部分“の直上に”ある場合だけでなく、その中間にまた他の部分がある場合も含む。逆に、ある部分が他の部分“の直上に”あるという場合には中間に他の部分がないことを意味する。また、基準となる部分“の上に”又は“上に”あるということは基準となる部分の上又は下に位置することであり、必ずしも重力反対方向に向かって“の上に”又は“上に”位置することを意味するものではない。

【0019】

明細書全体において、“含む”又は“有する”などの用語は明細書上に記載された特徴、数字、段階、動作、構成要素、部品、又はこれらを組み合わせたものが存在することを指定しようとするものであり、一つ又はそれ以上の他の特徴や数字、段階、動作、構成要素、部品、又はこれらを組み合わせたものの存在又は付加可能性を予め排除しないものと理解されなければならない。従って、ある部分がある構成要素を“含む”という場合、これは特に反対になる記載がない限り他の構成要素を除くのではなく他の構成要素を更に含むことができることを意味する。

【0020】

また、明細書全体において、“平面上”という場合、これは対象部分を上から見た場合を意味し、“断面上”という場合、これは対象部分を垂直に切断した断面を横から見た場合を意味する。

【0021】

また、明細書全体において、“連結される”という場合、これは二つ以上の構成要素が直接的に連結されることのみを意味するものではなく、二つ以上の構成要素が他の構成要素を通じて間接的に連結されること、物理的に連結されることだけではなく電気的に連結されること、又は位置や機能によって異なる名称で称されたが一体であることを意味する。

【0022】

明細書全体において、基板は平面上に広く断面上に薄い構造を有し、‘基板の平面方向’は基板の広くて平らな面に平行な方向であり、‘基板の厚さ方向’は基板の広くて平らな面に垂直な方向を意味する。

【0023】

以下、図面を参照して多様な実施形態及び変形例を詳細に説明する。

【0024】

図１は、一実施形態による回路基板を示した断面図である。

【0025】

以下で記述する高さ方向ＤＲＨは、第１絶縁層ＩＬ１の表面に垂直を成す方向を意味する。長さ方向ＤＲＬは、第１絶縁層ＩＬ１の表面に平行な方向を意味し、高さ方向ＤＲＨに交差（又は垂直）する方向である。また、幅方向ＤＲＷは、第１絶縁層ＩＬ１の表面に平行な方向であり、高さ方向ＤＲＨ及び長さ方向ＤＲＬに共に交差（又は垂直）する方向である。

【0026】

図１を参照すると、本実施形態による回路基板１００は、基板部ＳＵＢ、基板部ＳＵＢの下に位置するパッド層ＰＬ、基板部ＳＵＢ上の補助層ＡＬ、保護層ＳＬ、そして外部連結端子ＥＣＴを含む。

【0027】

基板部ＳＵＢは、絶縁層ＩＬ、ビア層ＭＶ、配線層ＭＬを含む。

【0028】

絶縁層ＩＬは、第１絶縁層ＩＬ１、第１絶縁層ＩＬ１の下に位置する第２絶縁層ＩＬ２、及び第２絶縁層ＩＬ２の下に位置する第３絶縁層ＩＬ３を含む。絶縁層ＩＬは、エポキシ樹脂、ポリイミド（ｐｏｌｙｉｍｉｄｅ）などのような熱硬化性樹脂、ポリエチレン（ＰＥ）、ポリカーボネート（ＰＣ）、ポリ塩化ビニル（ＰＶＣ）などのような熱硬化性樹脂などを含む。一例として、絶縁層ＩＬは、アジノモトビルドアップフィルム（Ａｊｉｎｏｍｏｔｏ Ｂｕｉｌｄ－ｕｐ Ｆｉｌｍ：ＡＢＦ）などを含む。アジノモトビルドアップフィルム（ＡＢＦ）は、アジノモトファインテックカンパニー（Ａｊｉｎｏｍｏｔｏ Ｆｉｎｅ－Ｔｅｃｈｎｏ Ｃｏｍｐａｎｙ， Ｉｎｃ．）から購入可能な重合体エポキシフィルムである。また、絶縁層ＩＬは、シリカフィラー（ｓｉｌｉｃａ ｆｉｌｌｅｒ）を含む。

【0029】

配線層ＭＬは、第１絶縁層ＩＬ１によって埋め込まれる第１配線層ＭＬ１、第２絶縁層ＩＬ２によって埋め込まれる第２配線層ＭＬ２、及び第３絶縁層ＩＬ３によって埋め込まれる第３配線層ＭＬ３を含む。配線層ＭＬは電気的信号を伝達する。配線層ＭＬは、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を含む。

【0030】

ビア層ＭＶは、第１絶縁層ＩＬ１に位置する第１ビア層ＭＶ１、第２絶縁層ＩＬ２に位置する第２ビア層ＭＶ２、及び第３絶縁層ＩＬ３に位置する第３ビア層ＭＶ３を含む。ビア層ＭＶは、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの導電性物質を含む。

【0031】

本実施形態では、基板部ＳＵＢがそれぞれ３層の絶縁層ＩＬ、配線層ＭＬ、及びビア層ＭＶを含むものとして例示したが、これに限定されず、更に多い数又は更に少ない数の絶縁層ＩＬ、配線層ＭＬ、及びビア層ＭＶを含むことができ、これも本発明の範囲に属する。

【0032】

パッド層ＰＬは、基板部ＳＵＢの下に配置される。パッド層ＰＬは、外部連結端子ＥＣＴが付着されるパッドとして機能する。

【0033】

基板部ＳＵＢ上には、複数の電子素子ＥＣが実装される。一例として、複数の電子素子ＥＣが実装される位置は保護層ＳＬをエッチングして形成される。

【0034】

補助層ＡＬは基板部ＳＵＢ上に配置される。ここで、補助層ＡＬは、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの金属性物質を含むが、これに限定されるものではない。

【0035】

保護層ＳＬは、基板部ＳＵＢの上に位置する第１保護層ＳＬ１及び基板部ＳＵＢの下に位置する第２保護層ＳＬ２を含む。第１保護層ＳＬ１は、補助層ＡＬを埋め込むように形成される。第２保護層ＳＬ２は、パッド層ＰＬの一部を露出する開口部を有するように形成される。一例として、保護層ＳＬは、ソルダーレジストで形成される。

【0036】

外部連結端子ＥＣＴは、第２保護層ＳＬ２の開口部を通じてパッド層ＰＬに連結される。外部連結端子ＥＣＴは、電子素子ＥＣと外部装置との間を電気的に連結する。一例として、外部連結端子ＥＣＴはソルダーボールである。

【0037】

以下、図１と共に図２及び図３を参照して、実施形態による補助層について説明する。

【0038】

図２は、図１の基板部ＳＵＢ上に素子実装部が一行に配置された平面図であり、図３は図１の基板部ＳＵＢ上に素子実装部が二行に配置された平面図である。

【0039】

図２及び図３を参照すると、基板部ＳＵＢの上面には、素子実装領域ＣＡ、ダミー領域ＤＡ、境界領域ＤＲ、反り（ｗａｒｐａｇｅ）変曲領域ＷＡ、そして補助層ＡＬが配置される。

【0040】

素子実装領域ＣＡは、複数の素子実装部ＣＰを含む。素子実装領域ＣＡは、複数の素子実装部ＣＰの外側付近に沿って形成される領域である。素子実装部ＣＰには電子素子ＥＣが実装される。素子実装部ＣＰは、基板部ＳＵＢの第１配線層ＭＬ１上に配置される。素子実装部ＣＰは、電子素子ＥＣの平面上の大きさと大略一致する。素子実装部ＣＰは、第１保護層ＳＬ１で開口部が形成される所に配置される。

【0041】

ダミー領域ＤＡは、基板部ＳＵＢの上面の縁に位置する領域である。ダミー領域ＤＡは、基板部ＳＵＢの上面で素子実装領域ＣＡを除いた部分に配置される。

【0042】

基板部ＳＵＢの上面には、境界領域ＤＲが配置される。境界領域ＤＲは、隣接する電子素子ＥＣが実装される位置の間に沿って形成される。境界領域ＤＲは、複数の素子実装部ＣＰの間の領域を含む。一例として、基板部ＳＵＢの上面に第１素子実装部ＣＰ１及び第２素子実装部ＣＰ２が位置する場合、境界領域ＤＲは第１素子実装部ＣＰ１と第２素子実装部ＣＰ２との間の領域に形成される。

【0043】

基板部ＳＵＢの上面に３つ以上の素子実装部ＣＰを配置することができる。例えば、基板部ＳＵＢの上面には、第１～第４素子実装部（ＣＰ１～ＣＰ４）が位置し得る。３つ以上の素子実装部ＣＰの間には、素子実装部ＣＰの間の領域を含む２つ以上の境界領域ＤＲが配置される。一例として、境界領域ＤＲは、第１素子実装部ＣＰ１と第２素子実装部ＣＰ２との間の領域を含む第１境界領域ＤＲ１、そして第１素子実装部ＣＰ１と第３素子実装部ＣＰ３との間の領域を含む第２境界領域ＤＲ２を含む。基板部ＳＵＢの上面に多数の素子実装部ＣＰが形成される場合にも境界領域ＤＲは隣接する素子実装部ＣＰの間の領域を含む。境界領域ＤＲは、素子実装部ＣＰの間の領域から基板部ＳＵＢの縁まで延長される領域を含む。

【0044】

反り（ｗａｒｐａｇｅ）変曲領域ＷＡは、ダミー領域ＤＡと境界領域ＤＲとが重畳する領域を含む。また、反り変曲領域ＷＡは、二つ以上の境界領域ＤＲが重畳する部分を含む。一例として、反り変曲領域ＷＡは、第１境界領域ＤＲ１と第２境界領域ＤＲ２とが重畳する領域を含む。反り変曲領域ＷＡは、電子素子ＥＣの間に沿って発生する物性の差によって反り（ｗａｒｐａｇｅ）挙動が発生しやすい領域である。

【0045】

補助層ＡＬは、基板部ＳＵＢの上面で境界領域ＤＲに少なくとも一部が重畳するように配置される。補助層ＡＬは、長方形パネルの形態に形成される。補助層ＡＬは、境界領域ＤＲの長さ方向に直交するように配置される。即ち、補助層ＡＬは、境界領域ＤＲを幅方向に貫通するように配置される。反り（ｗａｒｐａｇｅ）挙動は、境界領域ＤＲの長さ方向に沿って発生するリスクが高いため、補助層ＡＬを境界領域ＤＲの幅方向を貫通するように配置することで、反り（ｗａｒｐａｇｅ）挙動をより効果的に制御することができる。

【0046】

補助層ＡＬは、反り変曲領域ＷＡに少なくとも一部が重畳するように配置される。補助層ＡＬは、電子素子ＥＣの間に沿って増加する反り（ｗａｒｐａｇｅ）挙動を制御することができる位置及び方向に配置される。一例として、補助層ＡＬは、境界領域ＤＲの長さ方向に直交するように反り変曲領域ＷＡを貫通して配置される。

【0047】

図４は、補助層の形状を示した平面図である。

【0048】

図４を参照すると、補助層ＡＬはパネル形態に形成される。補助層ＡＬは、反り変曲領域ＷＡに少なくとも一部が重畳するように位置して、境界領域ＤＲに沿って発生する基板や電子素子間の剛性や熱膨張特性などを含む物性の差に起因する反り（ｗａｒｐａｇｅ）現象を防止することができる。

【0049】

補助層ＡＬは、物性の差を補完する素材で形成される。補助層ＡＬは、保護層ＳＬよりも強度の高い素材で形成される。一例として、補助層ＡＬは、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、スズ（Ｓｎ）、金（Ａｕ）、ニッケル（Ｎｉ）、鉛（Ｐｂ）、チタン（Ｔｉ）、又はこれらの合金などの金属を含む成分で形成される。

【0050】

補助層ＡＬは、物性の差を補完するためにその大きさや厚さが調節される。また、補助層ＡＬは多様な形状に形成される。実施形態では補助層ＡＬを長方形のパッド形態で図示したが、これに限定されず多様な形状が可能である。

【0051】

補助層ＡＬにはホールＨが形成される。一例として、補助層ＡＬに形成されるホールＨの大きさ、数量、又は位置は、回路基板１００に実装される電子素子ＥＣ及び保護層ＳＬの物性や相対的位置によって変更される。補助層ＡＬに形成されるホールＨの大きさ、数量、又は位置を調節することによって物性差に起因する反り（ｗａｒｐａｇｅ）を微細に調整することができる。実施形態では四角形のホールを図示したが、これに限定されず円形を含む多様な形状のホールを形成することができ、これも本発明の範囲に属する。

【0052】

本実施形態による回路基板において、複数の電子素子ＥＣが実装される回路基板、特にコアレス（ｃｏｒｅｌｅｓｓ）基板で複数の電子素子ＥＣが実装されるパッケージ基板を構成する場合、電子素子ＥＣ間の分割線に沿って過度に折れる形態の反り（ｗａｒｐａｇｅ）が発生することがあり、補助層ＡＬを形成することによって、パッケージ回路の製造過程や完成したパッケージ基板で発生する反り（ｗａｒｐａｇｅ）のリスクを改善することができる。

【0053】

以下では、図５を参照して、他の実施形態による回路基板について説明する。

【0054】

図５は、他の実施形態による回路基板の断面図である。

【0055】

図５を参照すると、本実施形態による回路基板は図１～４を参照して説明した実施形態による回路基板に類似する。同一の構成要素に関する具体的な説明は省略する。

【0056】

図５を参照すると、本実施形態による回路基板は、第１配線層ＭＬ１上に位置する接続パッドＬＰを更に含む。接続パッドＬＰは、バンプパッドＢＰ及び／又はソルダーパッドＳＰを含む。接続パッドＬＰは素子実装部ＣＰ内に配置される。電子素子ＥＣは接続パッドＬＰ上に実装される。一例として、接続パッドＬＰの形成は、配線層ＭＬを形成することと同一のプロセスが用いられる。

【0057】

境界領域ＤＲは、接続パッドＬＰ（ＢＰ、ＳＰ）の間の領域を含む。接続パッドＬＰは素子実装部ＣＰ内に配置される。境界領域ＤＲは隣接する素子実装部ＣＰ内にそれぞれ位置する接続パッドＬＰの間の領域を含む。一例として、境界領域ＤＲは、２つの隣接する素子実装部ＣＰで相互間に最も近い位置にあるバンプパッドＢＰの間の領域を含む。即ち、境界領域ＤＲは、一つの素子実装部ＣＰに位置するバンプパッドＢＰのうちの隣接する素子実装部ＣＰに近いバンプパッドＢＰと隣接する素子実装部ＣＰに位置するバンプパッドＢＰのうちの一つの素子実装部ＣＰに近いバンプパッドＢＰとの間の領域を含む。境界領域ＤＲは、隣接するソルダーパッドＳＰの間の領域を含み、ソルダーパッドＳＰに隣接するバンプパッドＢＰの間の領域を含み、これも上述のバンプパッドＢＰの間の領域を含む場合と同一である。境界領域ＤＲは基板部ＳＵＢの縁まで延長される。

【0058】

補助層ＡＬは、境界領域ＤＲに少なくとも一部が重畳するように配置される。補助層ＡＬは、境界領域ＤＲの内部に配置される。即ち、補助層ＡＬは、接続パッドＬＰに接触しないように接続パッドＬＰの間に配置される。補助層ＡＬは長さ方向が境界領域ＤＲの長さ方向に交差するように配置される。一例として、補助層ＡＬの長さ方向は境界領域ＤＲの長さ方向に直交するように配置される。補助層ＡＬは、素子実装部ＣＰに一部重畳するように配置される。一例として、基板部ＳＵＢ上に位置する第１素子実装部ＣＰ１に連結される第１接続パッドと第２素子実装部ＣＰ２に連結される第２接続パッドとの間に補助層ＡＬが配置される。従って、第１接続パッド、第２接続パッド、そして補助層ＡＬは、基板部ＳＵＢの上面に配置される。即ち、第１接続パッド、第２接続パッド、そして補助層ＡＬは、同じ層に配置される。

【0059】

接続パッドＬＰが形成された基板でも電子素子ＥＣ間の物性の差による反り（ｗａｒｐａｇｅ）発生のリスクが存在し、接続パッドＬＰと同一平面に補助層ＡＬを形成することによって追加的な工程がなくてもこのような反り（ｗａｒｐａｇｅ）挙動を制御することができる。

【0060】

以下では、図６～図１６を参照して、一実施形態による回路基板の製造方法について説明する。

【0061】

図６～図１６は、一実施形態による回路基板の製造方法を示した断面図である。

【0062】

図６を参照すると、基板部ＳＵＢを形成するためにキャリア基板ＢＳを準備する。キャリア基板ＢＳは、コア部ＣＳとコア部ＣＳの両側に積層された薄膜金属層ＭＳとを含む。基板部ＳＵＢは、キャリア基板ＢＳの両側に形成され得るが、以下では一側について説明する。

【0063】

図７を参照すると、キャリア基板ＢＳ上に第１配線層ＭＬ１を形成する。

【0064】

図８を参照すると、第１配線層ＭＬ１の上に第１絶縁層ＩＬ１を積層して第１配線層ＭＬ１を第１絶縁層ＩＬ１で埋め込み、第１絶縁層ＩＬ１に第１ビアＶＡ１を形成する。

【0065】

図９を参照すると、第１絶縁層ＩＬ１の第１ビアＶＡ１内に第１ビア層ＭＶ１を形成して第１絶縁層ＩＬ１の上に第２配線層ＭＬ２を形成する。

【0066】

図１０を参照すると、第２絶縁層ＩＬ２を積層して第２配線層ＭＬ２を第２絶縁層ＩＬ２で埋め込む。第２絶縁層ＩＬ２に第２ビアを形成して第２ビア内に第２ビア層ＭＬ２を形成する。第２絶縁層ＩＬ２上に第３配線層ＭＬ３を形成する。

【0067】

図１１を参照すると、第３絶縁層ＩＬ３を積層して第３配線層ＭＬ３を第３絶縁層ＩＬ３で埋め込み、第３絶縁層ＩＬ３内に第３ビアを形成する。第３ビア内に第３ビア層ＭＶ３を形成して第３絶縁層ＩＬ３上にパッド層ＰＬを形成する。

【0068】

上記のように形成された絶縁層ＩＬ（ＩＬ１、ＩＬ２、ＩＬ３）、配線層ＭＬ（ＭＬ１、ＭＬ２、ＭＬ３）、及びビア層ＭＶ（ＭＶ１、ＭＶ２、ＭＶ３）は基板部ＳＵＢを成す。本実施形態では、基板部ＳＵＢがそれぞれ三層の絶縁層ＩＬ、配線層ＭＬ、及びビア層ＭＶを含むものとして例示したが、一層又は二層又はより多い層の絶縁層ＩＬ、配線層ＭＬ、及びビア層ＭＶを含むことも可能であり、これも本発明の範囲に属する。

【0069】

図１２を参照すると、基板部ＳＵＢからコア部ＣＳを剥離する。この時、キャリア基板ＢＳの薄膜金属層ＭＳは剥離されずに基板部ＳＵＢの上に配置される。

【0070】

図１３を参照すると、薄膜金属層ＭＳ上にマスク層ＭＳＫを積層してマスク層ＭＳＫを部分的に除去する。マスク層ＭＳＫを部分的に除去した位置に基板部ＳＵＢが露出する。マスク層ＭＳＫは、ドライフィルムレジスト（ＤＦＲ：Ｄｒｙ Ｆｉｌｍ Ｒｅｓｉｓｔ）で形成される。マスク層ＭＳＫを除去して基板部ＳＵＢが露出する位置は、境界領域ＤＲに重畳する位置を含む。

【0071】

図１４を参照すると、マスク層ＭＳＫが部分的に除去された位置に補助層ＡＬを形成する。補助層ＡＬは接続パッドＬＰと共に形成される。一例として、配線層ＭＬを形成するプロセスを用いて補助層ＡＬ及び接続パッドＬＰを共に形成する。この時、補助層ＡＬ及び接続パッドＬＰは同じ層に形成される。補助層ＡＬ及び接続パッドＬＰは同一材質で形成される。

【0072】

図１５を参照すると、残余マスク層ＭＳＫを除去して薄膜金属層ＭＳをエッチングする。

【0073】

図１６を参照すると、第１絶縁層ＩＬ１の上に第１保護層ＳＬ１を形成し、基板部ＳＵＢの下に第２保護層ＳＬ２を形成する。第１保護層ＳＬ１は、補助層ＡＬを埋め込む。第２保護層ＳＬ２は、パッド層ＰＬの一部を露出する。

【0074】

本実施形態による回路基板の製造方法によると、配線層ＭＬを形成するプロセスを用いて補助層ＡＬを形成し、形成された補助層ＡＬを保護層ＳＬで覆って絶縁させる簡単なプロセスの追加で基板の剛性を確保しながらも機能を同一に果たすことができる。

【0075】

以下では、図１７を参照して、他の実施形態による回路基板について説明する。

【0076】

図１７は、他の実施形態による回路基板の断面図である。

【0077】

図１７に示した他の実施形態は、図１及び図１６に示した実施形態と比較してインターポーザー基板部が付加されることを除いて実質的に同一であるため、繰り返される説明は省略する。

【0078】

図１７を参照すると、本実施形態による回路基板は、インターポーザー基板部ＩＰＢ、充填層ＦＩ、及び第１補助層ＡＬ１を更に含む。

【0079】

電子素子ＥＣは、基板部ＳＵＢ上の素子実装部ＣＰに実装される。電子素子ＥＣは、高さ方向ＤＲＨに基板部ＳＵＢとインターポーザー基板部ＩＰＢとの間に配置される。電子素子ＥＣは、素子連結端子ＣＣＴを通じて基板部ＳＵＢに連結される。基板部ＳＵＢ上には素子連結端子ＣＣＴに接続されるバンプパッドＢＰが配置される。

【0080】

インターポーザー基板部ＩＰＢは、基板部ＳＵＢ及び電子素子ＥＣの上に配置される。インターポーザー基板部ＩＰＢは、インターポーザー絶縁層ＩＰＩ、第３保護層ＳＬ３、第４保護層ＳＬ４、インターポーザー配線層ＩＭＬ、及び第１補助層ＡＬ１を含む。

【0081】

インターポーザー絶縁層ＩＰＩは、フェノール樹脂、エポキシ樹脂、ポリイミドのうちから選択される少なくとも一つの物質を含む。例えば、インターポーザー絶縁層ＩＰＩは、ポリイミド（Ｐｏｌｙｉｍｉｄｅ）、ＦＲ－４（Ｆｌａｍｅ Ｒｅｔａｒｄａｎｔ ４）、四官能性エポキシ（Ｔｅｔｒａｆｕｎｃｔｉｏｎａｌ ｅｐｏｘｙ）、ポリフェニレンエーテル（Ｐｏｌｙｐｈｅｎｙｌｅｎｅ ｅｔｈｅｒ）、エポキシ／ポリフェニレンオキシド（Ｅｐｏｘｙ／ｐｏｌｙｐｈｅｎｙｌｅｎｅ ｏｘｉｄｅ）、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ ｔｒｉａｚｉｎｅ）、シアネートエステル（Ｃｙａｎａｔｅ ｅｓｔｅｒ）、及び液晶高分子（Ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｐｏｌｙｍｅｒ）のうちから選択される少なくとも一つの物質を含む。インターポーザー絶縁層ＩＰＩは、基板部ＳＵＢに対向する第１面ＬＳ１及び第１面ＬＳ１に対向する第２面ＬＳ２を含む。

【0082】

インターポーザー配線層ＩＭＬは、インターポーザー絶縁層ＩＰＩの第１面ＬＳ１上の第１パッド層ＰＬ１、インターポーザー絶縁層ＩＰＩの第２面ＬＳ２上の第２パッド層ＰＬ２、及びインターポーザー絶縁層ＩＰＩに位置するインターポーザービア層ＩＰＶを含む。第１パッド層ＰＬ１には導電性コネクタＣＣが連結される。第２パッド層ＰＬ２にはソルダーボールなどのコネクタが付着される。インターポーザービア層ＩＰＶは、第１パッド層ＰＬ１と第２パッド層ＰＬ２とを連結する。インターポーザービア層ＩＰＶはインターポーザー絶縁層ＩＰＩを貫通する。

【0083】

インターポーザー配線層ＩＭＬは、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、インジウム（Ｉｎ）、モリブデン（Ｍｏ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）、錫（Ｓｎ）、ニッケル（Ｎｉ）、マグネシウム（Ｍｇ）、レニウム（Ｒｅ）、ベリリウム（Ｂｅ）、ガリウム（Ｇａ）、ルテニウム（Ｒｕ）などのような金属、又はこれらの合金であるが、これに限定されるものではない。

【0084】

第３保護層ＳＬ３はインターポーザー絶縁層ＩＰＩの第１面ＬＳ１上に位置して第１パッド層ＰＬ１の一部を露出する。第４保護層ＳＬ４はインターポーザー絶縁層ＩＰＩの第２面ＬＳ２上に位置して第２パッド層ＰＬ２の一部を露出する。

【0085】

導電性コネクタＣＣは、インターポーザー基板部ＩＰＢと基板部ＳＵＢとの間に配置される。導電性コネクタＣＣは、基板部ＳＵＢとインターポーザー基板部ＩＰＢとを連結し、インターポーザー基板部ＩＰＢの第１パッド層ＰＬ１と基板部ＳＵＢの第１配線層ＭＬ１とに連結される延長された柱形態を有する。

【0086】

充填層ＦＩは、基板部ＳＵＢ上に配置される。充填層ＦＩは、基板部ＳＵＢ、電子素子ＥＣ、導電性コネクタＣＣ、及びインターポーザー基板部ＩＰＢを外部環境から保護する役割を果たす。充填層ＦＩは、基板部ＳＵＢ、電子素子ＥＣ、導電性コネクタＣＣ、及びインターポーザー基板部ＩＰＢのそれぞれの少なくとも一部を覆うように形成される。一例として、充填層ＦＩは、基板部ＳＵＢの上面、電子素子ＥＣの側面及び上面、導電性コネクタＣＣの側面、そしてインターポーザー基板部ＩＰＢの下面を覆う。また、充填層ＦＩは、インターポーザー基板部ＩＰＢの下面と電子素子ＥＣとの間の隙間を埋めるように形成される。

【0087】

充填層ＦＩは絶縁性充填材を含む。一例として、充填層ＦＩは、エポキシ系成形樹脂、ポリイミド系成形樹脂などを含むが、これに限定されるものではない。

【0088】

第１補助層ＡＬ１は、第１パッド層ＰＬ１の下に配置される。第１補助層ＡＬ１は、第１パッド層ＰＬ１上で複数の電子素子ＥＣの間の領域に少なくとも一部が重畳するように配置される。即ち、第１補助層ＡＬ１は、基板部ＳＵＢの境界領域ＤＲに平面上で少なくとも部分的に重畳するように配置される。一例として、第１補助層ＡＬ１は、基板部ＳＵＢ上に位置する補助層ＡＬに対応するように配置される。即ち、補助層ＡＬ１は、基板部ＳＵＢ上に位置する補助層ＡＬに平面上で重畳するように配置される。

【0089】

インターポーザー基板部ＩＰＢを実装する過程で、ノン－ウェット（ｎｏｎ－ｗｅｔ）不良リスクが高くて反り（ｗａｒｐａｇｅ）挙動にぜい弱なこともあるが、基板部ＳＵＢ上の補助層ＡＬとインターポーザー基板部ＩＰＢの第１補助層ＡＬ１とが共に形成されることで、このような弱点を更に補強することができる。反り（ｗａｒｐａｇｅ）挙動を制御するために第１補助層ＡＬ１の物性、厚さ、又は大きさなどを調節する。また、第１補助層ＡＬ１に補助層ＡＬで説明したホールを形成し、ホールの数や大きさを調節することによって反り（ｗａｒｐａｇｅ）挙動を微細に制御することができる。

【0090】

以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は上述の実施形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更実施することが可能である。

【符号の説明】

【0091】

１００ 回路基板
ＡＬ 補助層
ＡＬ１ 第１補助層
ＢＰ バンプパッド
ＢＳ キャリア基板
ＣＡ 素子実装領域
ＣＣ 導電性コネクタ
ＣＣＴ 素子連結端子
ＣＰ 素子実装部
ＣＰ１～ＣＰ４ 第１～第４素子実装部
ＣＳ コア部
ＤＡ ダミー領域
ＤＲ 境界領域
ＤＲ１、ＤＲ２ 第１、第２境界領域
ＥＣ 電子素子
ＥＣＴ 外部連結端子
ＦＩ 充填層
Ｈ ホール
ＩＬ 絶縁層
ＩＬ１～ＩＬ３ 第１～第３絶縁層
ＩＭＬ インターポーザー配線層
ＩＰＢ インターポーザー基板部
ＩＰＩ インターポーザー絶縁層
ＩＰＶ インターポーザービア層
ＬＰ 接続パッド
ＬＳ１、ＬＳ２ 第１、第２面
ＭＬ 配線層
ＭＬ１～ＭＬ３ 第１～第３配線層
ＭＳ 薄膜金属層
ＭＳＫ マスク層
ＭＶ ビア層
ＭＶ１～ＭＶ３ 第１～第３ビア層
ＰＬ パッド層
ＰＬ１、ＰＬ２ 第１、第２パッド層
ＳＬ 保護層
ＳＬ１～ＳＬ４ 第１～第４保護層
ＳＰ ソルダーパッド
ＳＵＢ 基板部
ＶＡ１ 第１ビア
ＷＡ 反り（ｗａｒｐａｇｅ）変曲領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】