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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024012183
(43)【公開日】2024-01-25
(54)【発明の名称】集積回路素子
(51)【国際特許分類】
H10B 43/27 20230101AFI20240118BHJP
H10B 41/27 20230101ALI20240118BHJP
H01L 21/336 20060101ALI20240118BHJP
G11C 5/04 20060101ALI20240118BHJP
H10B 41/50 20230101ALI20240118BHJP
H10B 43/50 20230101ALI20240118BHJP
【ＦＩ】
H10B43/27
H10B41/27
H01L29/78 371
G11C5/04 210
H10B41/50
H10B43/50
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023115782
(22)【出願日】2023-07-14
(31)【優先権主張番号】10-2022-0087525
(32)【優先日】2022-07-15
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100070150
【弁理士】
【氏名又は名称】伊東 忠彦
(74)【代理人】
【識別番号】100135079
【弁理士】
【氏名又は名称】宮崎 修
(72)【発明者】
【氏名】金 江旻
(72)【発明者】
【氏名】呉 承諸
(72)【発明者】
【氏名】李 珠行
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP02
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP42
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083GA10
5F083GA30
5F083HA02
5F083JA04
5F083JA32
5F083JA39
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F083PR03
5F083PR05
5F083ZA23
5F083ZA29
5F101BA01
5F101BA45
5F101BB04
5F101BC02
5F101BD16
5F101BD30
5F101BD34
5F101BE07
5F101BH02
5F101BH13
(57)【要約】 （修正有）
【課題】ワードラインカットのクラック不良を効率的に改善する。
【解決手段】集積回路素子１００は、メモリセル領域ＭＣＲ及び連結領域ＣＯＮを有する半導体基板１０１、半導体基板の主面に水平方向に延び、垂直方向に交互に積層される複数のワードラインゲート層と複数の絶縁層を含み、連結領域に階段構造を有するゲートスタックＧＳ、メモリセル領域及び連結領域において複数のワードラインゲート層１３０を貫通し、第１水平方向に延びるワードラインカットＷＬＣ、メモリセル領域内に配置され、ゲートスタックを垂直方向に貫通して延びる複数の第１チャネル構造物、メモリセル領域においてゲートスタック上に配置される１以上のストリング選択ラインゲート層、１以上のストリング選択ラインゲート層を貫通し、複数の第１チャネル構造物から垂直方向に延びる複数の第２チャネル構造物２６０及び第１水平方向に延びるストリング選択ラインカットＳＬＣを含む。
【選択図】図４
【解決手段】集積回路素子１００は、メモリセル領域ＭＣＲ及び連結領域ＣＯＮを有する半導体基板１０１、半導体基板の主面に水平方向に延び、垂直方向に交互に積層される複数のワードラインゲート層と複数の絶縁層を含み、連結領域に階段構造を有するゲートスタックＧＳ、メモリセル領域及び連結領域において複数のワードラインゲート層１３０を貫通し、第１水平方向に延びるワードラインカットＷＬＣ、メモリセル領域内に配置され、ゲートスタックを垂直方向に貫通して延びる複数の第１チャネル構造物、メモリセル領域においてゲートスタック上に配置される１以上のストリング選択ラインゲート層、１以上のストリング選択ラインゲート層を貫通し、複数の第１チャネル構造物から垂直方向に延びる複数の第２チャネル構造物２６０及び第１水平方向に延びるストリング選択ラインカットＳＬＣを含む。
【選択図】図４
【特許請求の範囲】
【請求項1】
メモリセル領域及び連結領域を有する半導体基板と、
前記半導体基板の主面に水平方向に延び、垂直方向に交互に積層される複数のワードラインゲート層及び複数の絶縁層を含み、前記連結領域において階段構造を有するゲートスタックと、
前記メモリセル領域及び前記連結領域において前記複数のワードラインゲート層を貫通し、第１水平方向に延びるワードラインカットと、
前記メモリセル領域内に配置され、前記ゲートスタックを前記垂直方向に貫通して延びる複数の第１チャネル構造物と、
前記メモリセル領域において前記ゲートスタック上に配置される少なくとも１つのストリング選択ラインゲート層と、
前記少なくとも１つのストリング選択ラインゲート層を貫通し、前記複数の第１チャネル構造物から垂直方向に延びる複数の第２チャネル構造物と、
前記少なくとも１つのストリング選択ラインゲート層を貫通し、前記第１水平方向に延びるストリング選択ラインカットと、を含み、
前記ワードラインカット上にオーバーラップされるように、前記ストリング選択ラインゲート層の一部分がカバー構造物として配置される、集積回路素子。
前記半導体基板の主面に水平方向に延び、垂直方向に交互に積層される複数のワードラインゲート層及び複数の絶縁層を含み、前記連結領域において階段構造を有するゲートスタックと、
前記メモリセル領域及び前記連結領域において前記複数のワードラインゲート層を貫通し、第１水平方向に延びるワードラインカットと、
前記メモリセル領域内に配置され、前記ゲートスタックを前記垂直方向に貫通して延びる複数の第１チャネル構造物と、
前記メモリセル領域において前記ゲートスタック上に配置される少なくとも１つのストリング選択ラインゲート層と、
前記少なくとも１つのストリング選択ラインゲート層を貫通し、前記複数の第１チャネル構造物から垂直方向に延びる複数の第２チャネル構造物と、
前記少なくとも１つのストリング選択ラインゲート層を貫通し、前記第１水平方向に延びるストリング選択ラインカットと、を含み、
前記ワードラインカット上にオーバーラップされるように、前記ストリング選択ラインゲート層の一部分がカバー構造物として配置される、集積回路素子。
【請求項2】
前記ワードラインカットは、前記半導体基板の主面に近いほど水平幅が狭くなる形状であり、
前記ワードラインカット上に配置される前記カバー構造物は、前記第１水平方向に延び、前記半導体基板の主面に近いほど水平幅が広くなる形状であることを特徴とする請求項１に記載の集積回路素子。
前記ワードラインカット上に配置される前記カバー構造物は、前記第１水平方向に延び、前記半導体基板の主面に近いほど水平幅が広くなる形状であることを特徴とする請求項１に記載の集積回路素子。
【請求項3】
前記ストリング選択ラインカットは、前記半導体基板の主面に近いほど水平幅が狭くなる形状であり、
前記カバー構造物の両側壁に前記ストリング選択ラインカットが配置されることを特徴とする請求項２に記載の集積回路素子。
前記カバー構造物の両側壁に前記ストリング選択ラインカットが配置されることを特徴とする請求項２に記載の集積回路素子。
【請求項4】
前記ワードラインカットの最上端の水平幅は、前記カバー構造物の最下端の水平幅より狭いことを特徴とする請求項２に記載の集積回路素子。
【請求項5】
前記ワードラインカットの内部に、絶縁物質で取り囲まれる空いた空間であるシーム（seam）が配置され、
前記シームと前記カバー構造物とは、前記垂直方向に完全にオーバーラップされることを特徴とする請求項１に記載の集積回路素子。
前記シームと前記カバー構造物とは、前記垂直方向に完全にオーバーラップされることを特徴とする請求項１に記載の集積回路素子。
【請求項6】
前記ワードラインカットの最上端のレベルと、前記複数の第１チャネル構造物の最上端のレベルとは、実質的に同一であることを特徴とする請求項１に記載の集積回路素子。
【請求項7】
前記カバー構造物は、導電物質で構成され、
前記ワードラインカットと前記カバー構造物との間に絶縁層が介在されることを特徴とする請求項６に記載の集積回路素子。
前記ワードラインカットと前記カバー構造物との間に絶縁層が介在されることを特徴とする請求項６に記載の集積回路素子。
【請求項8】
前記第１チャネル構造物と、前記第１チャネル構造物上に位置する前記第２チャネル構造物とは、前記絶縁層を貫通する連結ビアを通じて、互いに電気的に連結されることを特徴とする請求項７に記載の集積回路素子。
【請求項9】
平面視において、
前記第１チャネル構造物の第１中心軸と、前記第１チャネル構造物上に位置する前記第２チャネル構造物の第２中心軸とは、互いにずれて配置され、
前記複数の第２チャネル構造物のうち、前記ワードラインカットと隣接する前記第２チャネル構造物の前記第２中心軸は、前記ワードラインカット方向に偏ることを特徴とする請求項８に記載の集積回路素子。
前記第１チャネル構造物の第１中心軸と、前記第１チャネル構造物上に位置する前記第２チャネル構造物の第２中心軸とは、互いにずれて配置され、
前記複数の第２チャネル構造物のうち、前記ワードラインカットと隣接する前記第２チャネル構造物の前記第２中心軸は、前記ワードラインカット方向に偏ることを特徴とする請求項８に記載の集積回路素子。
【請求項10】
平面視において、
前記連結領域において前記カバー構造物が前記階段構造をオープンにするが、前記ワードラインカットを覆うように配置されることを特徴とする請求項１－９のうちの何れか一項に記載の集積回路素子。
前記連結領域において前記カバー構造物が前記階段構造をオープンにするが、前記ワードラインカットを覆うように配置されることを特徴とする請求項１－９のうちの何れか一項に記載の集積回路素子。
【請求項11】
メモリセル領域及び前記メモリセル領域に隣接した階段構造の連結領域を有し、垂直方向に積層される複数のワードラインゲート層を含み、複数のワードラインカットによって互いに分離されたワードラインスタックと、
前記ワードラインスタック上に配置され、垂直方向に積層される少なくとも１つのストリング選択ラインゲート層を含み、複数のストリング選択ラインカットによって互いに分離されたストリング選択ラインスタックと、を含み、
平面視において、前記連結領域において前記ストリング選択ラインゲート層と同一物質で構成されたカバー構造物が前記階段構造をオープンにするが、前記複数のワードラインカットを覆うようにフォーク（fork）形状に配置される、集積回路素子。
前記ワードラインスタック上に配置され、垂直方向に積層される少なくとも１つのストリング選択ラインゲート層を含み、複数のストリング選択ラインカットによって互いに分離されたストリング選択ラインスタックと、を含み、
平面視において、前記連結領域において前記ストリング選択ラインゲート層と同一物質で構成されたカバー構造物が前記階段構造をオープンにするが、前記複数のワードラインカットを覆うようにフォーク（fork）形状に配置される、集積回路素子。
【請求項12】
平面視において、
前記複数のワードラインカットは、第１水平方向に延び、前記第１水平方向と交差する第２水平方向に互いに離隔され、
前記複数のワードラインカットは、前記連結領域において前記第１水平方向に延びる前記カバー構造物で覆われることを特徴とする請求項１１に記載の集積回路素子。
前記複数のワードラインカットは、第１水平方向に延び、前記第１水平方向と交差する第２水平方向に互いに離隔され、
前記複数のワードラインカットは、前記連結領域において前記第１水平方向に延びる前記カバー構造物で覆われることを特徴とする請求項１１に記載の集積回路素子。
【請求項13】
前記ワードラインカットは、逆台形状であり、
前記ワードラインカット上の前記カバー構造物は、台形状であることを特徴とする請求項１２に記載の集積回路素子。
前記ワードラインカット上の前記カバー構造物は、台形状であることを特徴とする請求項１２に記載の集積回路素子。
【請求項14】
前記カバー構造物は、導電物質を含み、
前記複数のストリング選択ラインカットは、絶縁物質を含むことを特徴とする請求項１１に記載の集積回路素子。
前記複数のストリング選択ラインカットは、絶縁物質を含むことを特徴とする請求項１１に記載の集積回路素子。
【請求項15】
前記カバー構造物は、ポリシリコンの単層構造、酸化物とポリシリコンとの積層構造、または酸化物と金属との積層構造を含み、
前記複数のストリング選択ラインカットは、シリコン酸化物を含むことを特徴とする請求項１４に記載の集積回路素子。
前記複数のストリング選択ラインカットは、シリコン酸化物を含むことを特徴とする請求項１４に記載の集積回路素子。
【請求項16】
前記カバー構造物の高さと、前記複数のストリング選択ラインカットの高さとは、実質的に同一であることを特徴とする請求項１４に記載の集積回路素子。
【請求項17】
前記ワードラインスタックを貫通する第１チャネル構造物と、
前記ストリング選択ラインスタックを貫通し、前記第１チャネル構造物上に配置される第２チャネル構造物と、をさらに含み、
前記第１チャネル構造物の第１中心軸と、前記第２チャネル構造物の第２中心軸とは、互いにずれて配置されることを特徴とする請求項１１－１６のうちの何れか一項に記載の集積回路素子。
前記ストリング選択ラインスタックを貫通し、前記第１チャネル構造物上に配置される第２チャネル構造物と、をさらに含み、
前記第１チャネル構造物の第１中心軸と、前記第２チャネル構造物の第２中心軸とは、互いにずれて配置されることを特徴とする請求項１１－１６のうちの何れか一項に記載の集積回路素子。
【請求項18】
前記ワードラインカットと隣接する前記第２チャネル構造物の前記第２中心軸は、前記ワードラインカット方向に偏ることを特徴とする請求項１７に記載の集積回路素子。
【請求項19】
第１構造物と、前記第１構造物上に積層された第２構造物とを具備し、
前記第１構造物は、
第１半導体基板と、
前記第１半導体基板上の周辺回路と、
前記第１半導体基板と前記周辺回路とを覆う第１絶縁層と、
前記第１絶縁層上に配置され、前記周辺回路に電気的に連結された第１ボンディングパッドと、を含み、
前記第２構造物は、
メモリセル領域及び前記メモリセル領域に隣接した連結領域を有する第２半導体基板と、
前記第２半導体基板の主面に水平方向に延び、垂直方向に交互に積層される複数のワードラインゲート層及び複数の絶縁層を含み、前記連結領域において階段構造を有するゲートスタックと、
前記メモリセル領域及び前記連結領域において前記複数のワードラインゲート層を貫通し、第１水平方向に延びるワードラインカットと、
前記メモリセル領域内に配置され、前記ゲートスタックを前記垂直方向に貫通する複数の第１チャネル構造物と、
前記ゲートスタック下に配置されるストリング選択ラインゲート層と、
前記ストリング選択ラインゲート層を貫通し、前記複数の第１チャネル構造物と垂直方向に延びる複数の第２チャネル構造物と、
前記ストリング選択ラインゲート層を貫通し、前記第１水平方向に延びるストリング選択ラインカットと、
前記第１ボンディングパッドと接合される第２ボンディングパッドと、を含み、
前記ワードラインカット下に、前記ストリング選択ラインゲート層の一部分がカバー構造物として配置され、前記カバー構造物の両側壁に前記ストリング選択ラインカットが配置される、集積回路素子。
前記第１構造物は、
第１半導体基板と、
前記第１半導体基板上の周辺回路と、
前記第１半導体基板と前記周辺回路とを覆う第１絶縁層と、
前記第１絶縁層上に配置され、前記周辺回路に電気的に連結された第１ボンディングパッドと、を含み、
前記第２構造物は、
メモリセル領域及び前記メモリセル領域に隣接した連結領域を有する第２半導体基板と、
前記第２半導体基板の主面に水平方向に延び、垂直方向に交互に積層される複数のワードラインゲート層及び複数の絶縁層を含み、前記連結領域において階段構造を有するゲートスタックと、
前記メモリセル領域及び前記連結領域において前記複数のワードラインゲート層を貫通し、第１水平方向に延びるワードラインカットと、
前記メモリセル領域内に配置され、前記ゲートスタックを前記垂直方向に貫通する複数の第１チャネル構造物と、
前記ゲートスタック下に配置されるストリング選択ラインゲート層と、
前記ストリング選択ラインゲート層を貫通し、前記複数の第１チャネル構造物と垂直方向に延びる複数の第２チャネル構造物と、
前記ストリング選択ラインゲート層を貫通し、前記第１水平方向に延びるストリング選択ラインカットと、
前記第１ボンディングパッドと接合される第２ボンディングパッドと、を含み、
前記ワードラインカット下に、前記ストリング選択ラインゲート層の一部分がカバー構造物として配置され、前記カバー構造物の両側壁に前記ストリング選択ラインカットが配置される、集積回路素子。
【請求項20】
前記ワードラインカットは、前記第２半導体基板の主面に近いほど水平幅が狭くなる形状であり、
前記ストリング選択ラインカットは、前記第２半導体基板の主面に近いほど水平幅が狭くなる形状であり、
前記ワードラインカット下に配置される前記カバー構造物は、前記第１水平方向に延び、前記第２半導体基板の主面に近いほど水平幅が広くなる形状であることを特徴とする請求項１９に記載の集積回路素子。
前記ストリング選択ラインカットは、前記第２半導体基板の主面に近いほど水平幅が狭くなる形状であり、
前記ワードラインカット下に配置される前記カバー構造物は、前記第１水平方向に延び、前記第２半導体基板の主面に近いほど水平幅が広くなる形状であることを特徴とする請求項１９に記載の集積回路素子。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、集積回路素子及びそれを含む電子システムに係り、より詳しくは、不揮発性垂直型メモリ素子を具備する集積回路素子及びそれを含む電子システムに関する。
【背景技術】
【0002】
優れた性能及び経済性を満たすために、集積回路素子の集積度を増加させることが要求されている。特に、メモリ素子の集積度は、製品の経済性を決定する重要な要因である。二次元メモリ素子の集積度は、単位メモリセルが占有する面積によって主に決定されるので、微細パターン形成技術のレベルによって大きく影響を受ける。しかし、微細パターン形成のためには、高価の装備が必要であり、チップダイ（die）の面積は制限的であるため、二次元メモリ素子の集積度が増加しているものの、依然として制限的である。これにより、三次元構造を有する垂直型メモリ素子が要求されている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明が解決しようとする課題は、三次元構造を有する垂直型メモリ素子において、ワードラインカット上に、ストリング選択ラインを構成するゲート層の一部分がカバー構造物として残るようにデザインすることにより、追加工程なしにもワードラインカットのクラック不良を効率的に改善することができる集積回路素子及びそれを含む電子システムを提供することである。
【0004】
本発明が解決しようとする課題は、前述の課題に制限されず、言及されていない他の課題は、以下の記載から当業者に明確に理解されうる。
【課題を解決するための手段】
【0005】
本発明の技術的思想による集積回路素子は、メモリセル領域及び連結領域を有する半導体基板と、前記半導体基板の主面に水平方向に延び、垂直方向に交互に積層される複数のワードラインゲート層及び複数の絶縁層を含み、前記連結領域において階段構造を有するゲートスタックと、前記メモリセル領域及び前記連結領域において前記複数のワードラインゲート層を貫通し、第１水平方向に延びるワードラインカットと、前記メモリセル領域内に配置され、前記ゲートスタックを前記垂直方向に貫通して延びる複数の第１チャネル構造物と、前記メモリセル領域において前記ゲートスタック上に配置される少なくとも１つのストリング選択ラインゲート層と、前記少なくとも１層のストリング選択ラインゲート層を貫通し、前記複数の第１チャネル構造物から垂直方向に延びる複数の第２チャネル構造物と、前記少なくとも１層のストリング選択ラインゲート層を貫通し、前記第１水平方向に延びるストリング選択ラインカットと、を含み、前記ワードラインカット上にオーバーラップされるように、前記ストリング選択ラインゲート層の一部分がカバー構造物として配置される。
【0006】
本発明の技術的思想による集積回路素子は、メモリセル領域及び前記メモリセル領域に隣接した階段構造の連結領域を有し、垂直方向に積層される複数のワードラインゲート層を含み、複数のワードラインカットによって互いに分離されたワードラインスタックと、前記ワードラインスタック上に配置され、垂直方向に積層される少なくとも１層のストリング選択ラインゲート層を含み、複数のストリング選択ラインカットによって互いに分離されたストリング選択ラインスタックと、を含み、平面視において、前記連結領域において前記ストリング選択ラインゲート層と同一物質で構成されたカバー構造物が前記階段構造をオープンにするが、前記複数のワードラインカットを覆うようにフォーク（fork）形状に配置される。
【0007】
本発明の技術的思想による電子システムは、メイン基板と、前記メイン基板上の集積回路素子と、前記メイン基板上で前記集積回路素子と電気的に連結されるコントローラと、を含み、前記集積回路素子は、メモリセル領域及び連結領域を有する半導体基板と、前記半導体基板の主面に水平方向に延び、垂直方向に交互に積層される複数のワードラインゲート層及び複数の絶縁層を含み、前記連結領域において階段構造を有するゲートスタックと、前記メモリセル領域及び前記連結領域において前記複数のワードラインゲート層を貫通し、第１水平方向に延びるワードラインカットと、前記メモリセル領域内に配置され、前記ゲートスタックを前記垂直方向に貫通して延びる複数の第１チャネル構造物と、前記メモリセル領域において前記ゲートスタック上に配置される少なくとも１層のストリング選択ラインゲート層と、前記少なくとも１層のストリング選択ラインゲート層を貫通し、前記複数の第１チャネル構造物から垂直方向に延びる複数の第２チャネル構造物と、前記少なくとも１層のストリング選択ラインゲート層を貫通し、前記第１水平方向に延びるストリング選択ラインカットと、を含み、前記ワードラインカット上にオーバーラップされるように、前記ストリング選択ラインゲート層の一部分がカバー構造物として配置される。
【0008】
本発明の技術的思想による集積回路素子は、第１構造物と、前記第１構造物上に積層された第２構造物とを具備し、前記第１構造物は、第１半導体基板と、前記第１半導体基板上の周辺回路と、前記第１半導体基板と前記周辺回路とを覆う第１絶縁層と、前記第１絶縁層上に配置され、前記周辺回路に電気的に連結された第１ボンディングパッドと、を含み、前記第２構造物は、メモリセル領域及び前記メモリセル領域に隣接した連結領域を有する第２半導体基板と、前記第２半導体基板の主面に水平方向に延び、垂直方向に交互に積層される複数のワードラインゲート層及び複数の絶縁層を含み、前記連結領域において階段構造を有するゲートスタックと、前記メモリセル領域及び前記連結領域において前記複数のワードラインゲート層を貫通し、第１水平方向に延びるワードラインカットと、前記メモリセル領域内に配置され、前記ゲートスタックを前記垂直方向に貫通する複数の第１チャネル構造物と、前記ゲートスタック下に配置されるストリング選択ラインゲート層と、前記ストリング選択ラインゲート層を貫通し、前記複数の第１チャネル構造物と垂直方向に延びる複数の第２チャネル構造物と、前記ストリング選択ラインゲート層を貫通し、前記第１水平方向に延びるストリング選択ラインカットと、前記第１ボンディングパッドと接合される第２ボンディングパッドと、を含み、前記ワードラインカット下に、前記ストリング選択ラインゲート層の一部分がカバー構造物として配置され、前記カバー構造物の両側壁に前記ストリング選択ラインカットが配置される。
【図面の簡単な説明】
【0009】
【図1】本発明の実施形態による集積回路素子を示すブロック図である。
【図2】本発明の実施形態による集積回路素子のメモリセルアレイの等価回路図である。
【図3】本発明の実施形態による集積回路素子の概略的な斜視図である。
【図4】本発明の実施形態による集積回路素子の構成要素を示す平面図である。
【図10】本発明の他の実施形態による集積回路素子の断面図である。
【図11】本発明の他の実施形態による集積回路素子の断面図である。
【図12】本発明の他の実施形態による集積回路素子の断面図である。
【図13】本発明の実施形態による集積回路素子の製造方法を示すフローチャートである。
【図14A】本発明の実施形態による集積回路素子の製造方法を工程順序によって示す断面図である。
【図14B】本発明の実施形態による集積回路素子の製造方法を工程順序によって示す断面図である。
【図14C】本発明の実施形態による集積回路素子の製造方法を工程順序によって示す断面図である。
【図14D】本発明の実施形態による集積回路素子の製造方法を工程順序によって示す断面図である。
【図14E】本発明の実施形態による集積回路素子の製造方法を工程順序によって示す断面図である。
【図14F】本発明の実施形態による集積回路素子の製造方法を工程順序によって示す断面図である。
【図14G】本発明の実施形態による集積回路素子の製造方法を工程順序によって示す断面図である。
【図15】本発明の実施形態による集積回路素子を含む電子システムを示す図面である。
【図16】本発明の実施形態による集積回路素子を含む電子システムを示す斜視図である。
【図17】本発明の実施形態による集積回路素子を含む半導体パッケージを示す断面図である。
【図18】本発明の実施形態による集積回路素子を含む半導体パッケージを示す断面図である。
【発明を実施するための形態】
【0010】
以下、添付した図面を参照して、本発明の実施形態について詳細に説明する。
【0011】
図１は、本発明の実施形態による集積回路素子を示すブロック図である。
【0012】
図１を参照すれば、集積回路素子１０は、メモリセルアレイ２０及び周辺回路３０を含むものでもある。
【0013】
メモリセルアレイ２０は、複数のメモリセルブロックＢＬＫ１，ＢＬＫ２，…，ＢＬＫｎを含む。複数のメモリセルブロックＢＬＫ１，ＢＬＫ２，…，ＢＬＫｎは、それぞれ複数のメモリセルを含むこともできる。複数のメモリセルブロックＢＬＫ１，ＢＬＫ２，…，ＢＬＫｎは、ビットラインＢＬ、ワードラインＷＬ、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬを通じて、周辺回路３０にも連結される。
【0014】
メモリセルアレイ２０は、ビットラインＢＬを通じて、ページバッファ３４にも連結され、ワードラインＷＬ、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬを通じて、ロウデコーダ３２にも連結される。メモリセルアレイ２０において、複数のメモリセルブロックＢＬＫ１，ＢＬＫ２，…，ＢＬＫｎに含まれた複数のメモリセルは、それぞれフラッシュメモリセルでもある。メモリセルアレイ２０は、三次元メモリセルアレイを含むものでもある。三次元メモリセルアレイは、複数のＮＡＮＤストリングを含み、複数のＮＡＮＤストリングは、それぞれ垂直に積層された複数のワードラインＷＬに連結された複数のメモリセルを含むこともできる。
【0015】
周辺回路３０は、ロウデコーダ３２、ページバッファ３４、データ入出力回路３６及び制御ロジック３８を含むものでもある。図示していないが、周辺回路３０は、集積回路素子１０の動作に必要な多様な電圧を生成する電圧生成回路、メモリセルアレイ２０から読み取られたデータのエラーを訂正するためのエラー訂正回路、入出力インターフェースなどの多様な回路をさらに含むこともできる。
【0016】
周辺回路３０は、集積回路素子１０の外部から、アドレスＡＤＤＲ、コマンドＣＭＤ及び制御信号ＣＴＲＬを受信することができ、集積回路素子１０の外部にある装置とデータＤＡＴＡを送受信することができる。周辺回路３０の構成について具体的に説明すれば、下記の通りである。
【0017】
ロウデコーダ３２は、外部からのアドレスＡＤＤＲに応答して、複数のメモリセルブロックＢＬＫ１，ＢＬＫ２，…，ＢＬＫｎのうち少なくとも１つを選択することができ、選択されたメモリセルブロックのワードラインＷＬ、ストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬを選択することができる。ロウデコーダ３２は、選択されたメモリセルブロックのワードラインＷＬにメモリ動作遂行のための電圧を伝達することができる。
【0018】
ページバッファ３４は、ビットラインＢＬを通じて、メモリセルアレイ２０にも連結される。ページバッファ３４は、プログラム動作時には書き込みドライバとして動作し、メモリセルアレイ２０に保存しようとするデータＤＡＴＡによる電圧をビットラインＢＬに印加することができ、読み取り動作時には感知増幅器として動作し、メモリセルアレイ２０に保存されたデータＤＡＴＡを感知することができる。ページバッファ３４は、制御ロジック３８から提供される制御信号ＰＣＴＬによって動作することができる。
【0019】
データ入出力回路３６は、データラインＤＬｓを通じて、ページバッファ３４とも連結される。データ入出力回路３６は、プログラム動作時、メモリコントローラ（図示せず）からデータＤＡＴＡを受信し、制御ロジック３８から提供されるカラムアドレスＣ＿ＡＤＤＲに基づいて、プログラムデータＤＡＴＡをページバッファ３４に提供することができる。データ入出力回路３６は、読み取り動作時、制御ロジック３８から提供されるカラムアドレスＣ＿ＡＤＤＲに基づいて、ページバッファ３４に保存された読み取りデータＤＡＴＡをメモリコントローラに提供することができる。データ入出力回路３６は、入力されるアドレスまたは命令語を、制御ロジック３８またはロウデコーダ３２に伝達することができる。
【0020】
制御ロジック３８は、メモリコントローラから、コマンドＣＭＤ及び制御信号ＣＴＲＬを受信することができる。制御ロジック３８は、ロウアドレスＲ＿ＡＤＤＲをロウデコーダ３２に提供し、カラムアドレスＣ＿ＡＤＤＲをデータ入出力回路３６に提供することができる。制御ロジック３８は、制御信号ＣＴＲＬに応答して、集積回路素子１０内で使用される各種内部制御信号を生成することができる。例えば、制御ロジック３８は、プログラム動作または消去動作などのメモリ動作を行うとき、ワードラインＷＬ及びビットラインＢＬに提供される電圧レベルを調節することができる。
【0021】
図２は、本発明の実施形態による集積回路素子のメモリセルアレイの等価回路図である。
【0022】
図２を参照すれば、垂直チャネル構造を有する垂直型ＮＡＮＤフラッシュメモリ素子の等価回路図が示されている。
【0023】
メモリセルアレイＭＣＡは、複数のメモリセルストリングＭＳを含むものでもある。メモリセルアレイＭＣＡは、複数のビットラインＢＬ、複数のワードラインＷＬ、少なくとも１本のストリング選択ラインＳＳＬ、少なくとも１本の接地選択ラインＧＳＬ、及び共通ソースラインＣＳＬを含むこともできる。
【0024】
複数のビットラインＢＬと共通ソースラインＣＳＬとの間に、複数のメモリセルストリングＭＳが形成されうる。図２には、複数のメモリセルストリングＭＳがそれぞれ２本のストリング選択ラインＳＳＬを含む場合を示したが、本発明がそれに限定されるものではない。例えば、複数のメモリセルストリングＭＳは、それぞれ１本のストリング選択ラインＳＳＬを含むこともできる。
【0025】
複数のメモリセルストリングＭＳは、それぞれストリング選択トランジスタＳＳＴ、接地選択トランジスタＧＳＴ及び複数のメモリセルトランジスタＭＣ１，ＭＣ２，…，ＭＣｎ－１，ＭＣｎを含むものでもある。ストリング選択トランジスタＳＳＴのドレイン領域は、ビットラインＢＬと連結され、接地選択トランジスタＧＳＴのソース領域は、共通ソースラインＣＳＬとも連結される。共通ソースラインＣＳＬは、複数の接地選択トランジスタＧＳＴのソース領域が共通して連結された領域でもある。
【0026】
ストリング選択トランジスタＳＳＴは、ストリング選択ラインＳＳＬとも連結され、接地選択トランジスタＧＳＴは、接地選択ラインＧＳＬとも連結される。複数のメモリセルトランジスタＭＣ１，ＭＣ２，…，ＭＣｎ－１，ＭＣｎは、それぞれ複数のワードラインＷＬにも連結される。
【0027】
図３は、本発明の実施形態による集積回路素子の概略的な斜視図である。
【0028】
図３を参照すれば、集積回路素子１０は、垂直方向に互いにオーバーラップされているメモリセルアレイ構造物ＣＳ及び周辺回路構造物ＰＳを含むものでもある。
【0029】
【0030】
メモリセルアレイ構造物ＣＳは、複数のタイル（tile）を含む。複数のタイルは、それぞれ複数のメモリセルブロックＢＬＫ１，ＢＬＫ２，…，ＢＬＫｎを含むこともできる。複数のメモリセルブロックＢＬＫ１，ＢＬＫ２，…，ＢＬＫｎは、それぞれ三次元的に配列されたメモリセルを含むこともできる。
【0031】
一部実施形態において、２つのタイルが１つのマット（mat）を構成することができるが、それに限定されるものではない。例えば、図１を参照して説明したメモリセルアレイ２０は、複数のマットを含むこともできる。
【0032】
図４は、本発明の一実施形態による集積回路素子の構成要素を示す平面図である。
【0033】
本実施形態の集積回路素子をさらに具体的に説明するために、図５は、図４のＶ部分の拡大図であり、図６は、図４のＶＩ－ＶＩ線に沿って切断した断面図であり、図７は、図５のＶＩＩ－ＶＩＩ線に沿って切断した断面図であり、図８は、図７のＶＩＩＩ部分の拡大図であり、図９は、図７のＩX部分の拡大図である。
【0034】
【0035】
メモリセル領域ＭＣＲは、図２を参照して説明した垂直チャネル構造ＮＡＮＤタイプのメモリセルアレイＭＣＡが形成される領域でもある。連結領域ＣＯＮは、メモリセル領域ＭＣＲに形成されるメモリセルアレイＭＣＡと周辺回路領域（図示せず）との電気的連結のためのパッド部ＰＡＤが形成される領域でもある。
【0036】
半導体基板１０１は、半導体物質、例えば、ＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体、またはＩＩ－ＶＩ族酸化物半導体を含むものでもある。例えば、ＩＶ族半導体は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）またはシリコン・ゲルマニウムを含んでもよい。半導体基板１０１は、バルクウェーハ、またはエピタキシャル層が形成されたウェーハとしても提供される。他の実施形態において、半導体基板１０１は、ＳＯＩ（silicon on insulator）基板またはＧｅＯＩ（germanium on insulator）基板を含むこともできる。
【0037】
ゲートスタックＧＳは、半導体基板１０１上で、半導体基板１０１の主面に平行な第１方向（Ｘ方向）及び第２方向（Ｙ方向）に延びる。ゲートスタックＧＳは、複数のゲート層１３０及び複数の絶縁層１４０を含み、複数のゲート層１３０と複数の絶縁層１４０とは、半導体基板１０１の上面に垂直な第３方向（Ｚ方向）に沿って交互に配置されうる。また、ゲートスタックＧＳの最上部には、上部絶縁層１５０が配置されうる。
【0038】
ゲート層１３０は、埋め込み導電層１３２と、埋め込み導電層１３２の上面、底面及び側面を取り囲む絶縁ライナー１３４とを含むこともできる。例えば、埋め込み導電層１３２は、タングステンのような金属、タングステンシリサイドのような金属シリサイド、ドーピングされたポリシリコン、またはそれらの組み合わせを含んでもよい。一部実施形態において、絶縁ライナー１３４は、アルミニウム酸化物のような高誘電体物質を含むこともできる。
【0039】
複数のゲート層１３０は、図２を参照して説明したメモリセルストリングＭＳを構成する接地選択ラインＧＳＬ及びワードラインＷＬにも対応する。例えば、最下層のゲート層１３０は、接地選択ラインＧＳＬとして機能し、残りゲート層１３０は、ワードラインＷＬとして機能することができる。ゲートスタックＧＳは、そのような機能によって、ワードラインスタックとも称される。
【0040】
半導体基板１０１上には、複数のワードラインカットＷＬＣが第１方向（Ｘ方向）に沿って延びる。一対のワードラインカットＷＬＣ間に配置されるゲートスタックＧＳが１つのブロックを構成することができ、一対のワードラインカットＷＬＣは、ゲートスタックＧＳの第２方向（Ｙ方向）に沿った幅を限定することができる。ワードラインカットＷＬＣは、絶縁分離層１７０、及び絶縁分離層１７０内部の空いた空間であるシーム（seam）１７０Ｓを含むこともできる。
【0041】
複数の第１チャネル構造物１６０は、メモリセル領域ＭＣＲにおいて、半導体基板１０１の上面からゲートスタックＧＳを貫通して第３方向（Ｚ方向）に延びる。複数の第１チャネル構造物１６０は、第１方向（Ｘ方向）及び第２方向（Ｙ方向）に沿って所定の間隔で離隔されて配列されうる。複数の第１チャネル構造物１６０は、ジグザグ状または互い違いの（staggered）形状に配列されうる。一部実施形態において、複数の第１チャネル構造物１６０の最上端のレベルと、ワードラインカットＷＬＣの最上端のレベルとは、実質的に同一でもある。
【0042】
複数の第１チャネル構造物１６０は、ゲートスタックＧＳを貫通する第１チャネルホール１６０Ｈの内部に延びて形成されうる。複数の第１チャネル構造物１６０それぞれは、ゲート絶縁層１６２、チャネル層１６４、埋め込み絶縁層１６６及び導電プラグ１６８を含むものでもある。第１チャネルホール１６０Ｈの側壁上に、ゲート絶縁層１６２とチャネル層１６４とが順次に配置されうる。例えば、ゲート絶縁層１６２は、第１チャネルホール１６０Ｈの側壁上にコンフォーマルに配置され、チャネル層１６４は、第１チャネルホール１６０Ｈの側壁と底部上にコンフォーマルに配置されうる。チャネル層１６４上で、第１チャネルホール１６０Ｈの残留空間を充填する埋め込み絶縁層１６６が配置されうる。第１チャネルホール１６０Ｈの上側には、チャネル層１６４と接触し、第１チャネルホール１６０Ｈの入口（例えば、最上端）を塞ぐ導電プラグ１６８が配置されうる。
【0043】
複数の第１チャネル構造物１６０は、半導体基板１０１と接触することができる。一部実施形態において、チャネル層１６４は、第１チャネルホール１６０Ｈの底部で半導体基板１０１の上面と接触するように配置されうる。他の実施形態において、第１チャネルホール１６０Ｈの底部から半導体基板１０１上に所定の高さを有するコンタクト半導体層（図示せず）が形成され、チャネル層１６４がコンタクト半導体層を通じて半導体基板１０１と電気的に連結されることも可能である。
【0044】
ゲート絶縁層１６２は、チャネル層１６４の外側壁上に順次にトンネリング誘電膜１６２Ａ、電荷保存膜１６２Ｂ及びブロッキング誘電膜１６２Ｃを含む構造を有することができる。ゲート絶縁層１６２をなすトンネリング誘電膜１６２Ａ、電荷保存膜１６２Ｂ及びブロッキング誘電膜１６２Ｃの相対的な厚みは、図示されたところに限定されず、多様に変形可能である。
【0045】
トンネリング誘電膜１６２Ａは、シリコン酸化物、ハフニウム酸化物、アルミニウム酸化物、ジルコニウム酸化物、タンタル酸化物などを含んでもよい。電荷保存膜１６２Ｂは、チャネル層１６４からトンネリング誘電膜１６２Ａを通過した電子が保存される領域であって、シリコン窒化物、ボロン窒化物、シリコンボロン窒化物、または不純物がドーピングされたポリシリコンを含んでもよい。ブロッキング誘電膜１６２Ｃは、シリコン酸化物、シリコン窒化物、またはシリコン酸化物より誘電率がさらに高い金属酸化物を含んでもよい。
【0046】
ストリング選択ラインスタックＳＳは、半導体基板１０１上で、ゲートスタックＧＳの上部に配置されうる。ストリング選択ラインスタックＳＳは、少なくとも１層の第２ゲート層２３０、及び少なくとも１層の第２絶縁層２４０を含み、第２ゲート層２３０と第２絶縁層２４０とは、半導体基板１０１の上面に垂直な第３方向（Ｚ方向）に沿って交互に配置されうる。また、ストリング選択ラインスタックＳＳの最上部には、第２上部絶縁層２５０が配置されうる。
【0047】
第２ゲート層２３０は、第２埋め込み導電層２３２と、第２埋め込み導電層２３２の上面、底面及び側面を取り囲む第２絶縁ライナー２３４とを含むこともできる。一部実施形態において、第２ゲート層２３０は、ポリシリコンの単層構造、酸化物／ポリシリコンの積層構造、または酸化物／金属の積層構造で構成されうるが、それらに限定されるものではない。
【0048】
複数の第２チャネル構造物２６０は、ストリング選択ラインスタックＳＳを貫通して第３方向（Ｚ方向）に延びる。複数の第２チャネル構造物２６０は、第１方向（Ｘ方向）及び第２方向（Ｙ方向）に沿って所定の間隔で離隔されて配列されうる。複数の第２チャネル構造物２６０は、ジグザグ状または互い違いの形状に配列されうる。複数の第２チャネル構造物２６０は、複数の第１チャネル構造物１６０と連結ビア２６０Ｖを介して電気的に連結されるように配置されうる。
【0049】
複数の第２チャネル構造物２６０は、ストリング選択ラインスタックＳＳを貫通する第２チャネルホール２６０Ｈの内部に延びて形成されうる。複数の第２チャネル構造物２６０それぞれは、第２ゲート絶縁層２６２、第２チャネル層２６４、第２埋め込み絶縁層２６６及び第２導電プラグ２６８を含むものでもある。
【0050】
ここで、隣接する複数の第１チャネル構造物１６０間の第１距離Ｄ１は、ストリング選択ラインカットＳＬＣを挟んで隣接する複数の第２チャネル構造物２６０間の第２距離Ｄ２よりも短い。なぜなら、複数の第２チャネル構造物２６０は、その間にストリング選択ラインカットＳＬＣを含むので、互いに十分に離隔される第２距離Ｄ２で配置されうる。
【0051】
また、平面視において、第１チャネル構造物１６０の第１中心軸と、第１チャネル構造物１６０上に位置する第２チャネル構造物２６０の第２中心軸とは、互いにずれて配置されうる。一部実施形態において、複数の第２チャネル構造物２６０のうち、ワードラインカットＷＬＣと隣接する第２チャネル構造物２６０の第２中心軸は、ワードラインカットＷＬＣ方向に偏るように配置されうる。
【0052】
メモリセル領域ＭＣＲにおいて、ストリング選択ラインスタックＳＳを貫通して第１方向（Ｘ方向）に延びる複数のストリング選択ラインカットＳＬＣが配置されうる。複数のストリング選択ラインカットＳＬＣは、絶縁構造物２７０でも構成される。
【0053】
本発明の集積回路素子１００において、ストリング選択ラインカットＳＬＣによって定義される領域であって、ワードラインカットＷＬＣ上に、第２ゲート層２３０の一部分がカバー構造物２３０Ｐとしてオーバーラップされて存在することができる。
【0054】
一部実施形態において、ワードラインカットＷＬＣは、半導体基板１０１の主面に近いほど水平幅が狭くなる逆台形状であり、ワードラインカットＷＬＣ上にオーバーラップされて配置されるカバー構造物２３０Ｐは、第１方向（Ｘ方向）に沿って延び、半導体基板１０１の主面に近いほど水平幅が広くなる台形状でもある。
【0055】
一部実施形態において、ストリング選択ラインカットＳＬＣは、半導体基板１０１の主面に近いほど水平幅が狭くなる逆台形状であり、カバー構造物２３０Ｐの両側壁にストリング選択ラインカットＳＬＣが配置されうる。すなわち、カバー構造物２３０Ｐは、ストリング選択ラインカットＳＬＣによって定義される領域でもある。
【0056】
ここで、カバー構造物２３０Ｐは、第２ゲート層２３０の一部分であるので、第２ゲート層２３０と実質的に同一物質で構成可能である。すなわち、カバー構造物２３０Ｐは、ポリシリコンの単層構造、酸化物／ポリシリコンの積層構造、または酸化物／金属の積層構造で構成されてもよい。
【0057】
一部実施形態において、ワードラインカットＷＬＣの最上端の水平幅Ｗ１は、カバー構造物２３０Ｐの最下端の水平幅Ｗ２よりも狭い。すなわち、ワードラインカットＷＬＣは、カバー構造物２３０Ｐによって全て覆われる。したがって、ワードラインカットＷＬＣの内部に形成されるシーム１７０Ｓと、カバー構造物２３０Ｐとは、第３方向（Ｚ方向）に完全にオーバーラップされうる。
【0058】
連結領域ＣＯＮにおいて、ゲート層１３０が延び、ゲート層１３０の端部にパッド部ＰＡＤを構成することができ、パッド部ＰＡＤを覆うカバー絶縁層１２０が配置されうる。連結領域ＣＯＮにおいて、複数のゲート層１３０は、半導体基板１０１の上面から第３方向（Ｚ方向）に遠くなるにつれて、第１方向（Ｘ方向）にさらに短い長さを有するように延びる。すなわち、連結領域ＣＯＮにおいて、複数のゲート層１３０は、階段構造を有することができる。一部実施形態において、カバー絶縁層１２０上に第２カバー絶縁層２２０が配置されもする。
【0059】
連結領域ＣＯＮにおいて、カバー絶縁層１２０を貫通し、ゲート層１３０のパッド部ＰＡＤに連結されるコンタクトプラグＣＮＴが配置されうる。コンタクトプラグＣＮＴは、上部領域から下部領域に第３方向（Ｚ方向）に沿って幅が狭くなるテーパー（tapered）柱状を有することができる。一部実施形態において、コンタクトプラグＣＮＴに対応するように、メモリセル領域ＭＣＲにおいて、第２ゲート層２３０に連結される第２コンタクトプラグＳＣＮＴが配置されうる。
【0060】
本発明の集積回路素子１００の平面視において、連結領域ＣＯＮにおいて、カバー構造物２３０Ｐは、階段構造をオープンにするが、ワードラインカットＷＬＣを覆うように配置されうる。すなわち、連結領域ＣＯＮにおいて、カバー構造物２３０Ｐは、フォーク形状に配置されうる。
【0061】
一般的に、半導体工程技術の発展によって、ゲートスタックＧＳの高さが高くなるほど、ワードラインカットＷＬＣの縦横比、すなわち、ワードラインカットＷＬＣの幅に対する高さの割合が増加しうる。特に、ゲートスタックＧＳに多数のゲート層１３０が含まれる構造において、ワードラインカットＷＬＣの縦横比がさらに大きくなる。この場合、ワードラインカットＷＬＣの内部に絶縁分離層１７０が形成されないシーム１７０Ｓに沿ってクラック不良が発生する可能性が大きくなるという問題点がある。
【0062】
本発明の集積回路素子１００は、そのような問題点を解決するために、三次元構造を有する垂直型メモリ素子において、ワードラインカットＷＬＣ上に、ストリング選択ラインを構成する第２ゲート層２３０の一部分がカバー構造物２３０Ｐとして残るようにデザインする。これにより、カバー構造物２３０ＰがワードラインカットＷＬＣの構造的安定性を高くする役割を行い、ワードラインカットＷＬＣのクラック不良を効率的に改善することができる。
【0063】
さらに、本発明による集積回路素子１００は、ワードラインカットＷＬＣ上に配置されるカバー構造物２３０Ｐを、ストリング選択ラインを構成する第２ゲート層２３０の一部分を利用して追加工程なしに形成することにより、製造コストの増加、及び新たに表される構造的不良から自由である。
【0064】
窮極的に、本発明による集積回路素子１００は、製品の経済性、生産性及び信頼性を向上させることができる。
【0065】
【0066】
以下で説明する集積回路素子２００、３００、４００を構成するほとんどの構成要素、及び構成要素をなす物質は、図４ないし図９で説明したところと実質的に同一または類似している。したがって、説明の便宜上、前述の集積回路素子１００との相違点を中心に説明する。
【0067】
図１０を参照すれば、集積回路素子２００は、メモリセル領域ＭＣＲ上で、複数の第２ゲート層２３０及び複数の第２絶縁層２４０を含むものでもある。
【0068】
本実施形態の集積回路素子２００は、複数の第２ゲート層２３０及び複数の第２絶縁層２４０を含み、複数の第２ゲート層２３０と複数の第２絶縁層２４０とは、半導体基板１０１の上面に垂直な第３方向（Ｚ方向）に沿って交互に配置されうる。
【0069】
これにより、本実施形態の集積回路素子２００において、ワードラインカットＷＬＣ上に、複数の第２ゲート層２３０の一部分がカバー構造物２３０Ｑとしてオーバーラップされて存在することができる。
【0070】
ここで、カバー構造物２３０Ｑは、複数の第２ゲート層２３０の一部分であるので、複数の第２ゲート層２３０と実質的に同一の多層構造で構成可能である。すなわち、カバー構造物２３０Ｑは、ポリシリコンの多層構造、酸化物／ポリシリコンの多層構造、または酸化物／金属の多層構造で構成されてもよい。
【0071】
図１１を参照すれば、集積回路素子３００は、周辺回路構造物ＰＳと、周辺回路構造物ＰＳより高い垂直レベルに配置されるメモリセルアレイ構造物ＣＳとを含むものでもある。
【0072】
本実施形態の集積回路素子３００は、周辺回路構造物ＰＳ上にメモリセルアレイ構造物ＣＳが配置されるＣＯＰ（Cell On Periphery）構造を有することができる。周辺回路構造物ＰＳとメモリセルアレイ構造物ＣＳとの間には、ベース構造物１１０が配置されうる。
【0073】
周辺回路構造物ＰＳは、半導体基板１０１上に配置される周辺回路トランジスタ６０ＴＲと周辺回路配線７０とを含むこともできる。半導体基板１０１には、素子分離膜１０２によって活性領域ＡＣが定義され、活性領域ＡＣ上に複数の周辺回路トランジスタ６０ＴＲが形成されうる。複数の周辺回路トランジスタ６０ＴＲは、周辺回路ゲート６０Ｇと、周辺回路ゲート６０Ｇの両側の半導体基板１０１の一部分に配置されるソース／ドレイン領域６２とを含むこともできる。
【0074】
周辺回路配線７０は、複数の周辺回路コンタクト７２と複数の周辺回路金属層７４とを含む。半導体基板１０１上には、周辺回路トランジスタ６０ＴＲと周辺回路配線７０とを覆う層間絶縁膜８０が配置されうる。複数の周辺回路金属層７４は、互いに異なる垂直レベルに配置される複数の金属層を含む多層構造を有することができる。図１１には、複数の周辺回路金属層７４がいずれも同一高さに形成されたものと示されているが、それと異なり、一部レベルに配置される（例えば、最上部レベルに配置される）周辺回路金属層７４が、残りレベルに配置される周辺回路金属層７４よりさらに高い高さに形成されることも可能である。
【0075】
図１２を参照すれば、集積回路素子４００は、チップ・ツー・チップ（chip to chip）ボンディング構造を含むものでもある。
【0076】
本実施形態の集積回路素子４００は、メモリセルアレイ構造物ＣＳを含む上部チップ、及び周辺回路構造物ＰＳを含む下部チップを作製した後、上部チップと下部チップとをボンディング方式によって互いに連結するチップ・ツー・チップボンディング構造を含む。
【0077】
一部実施形態において、ボンディング方式は、下部に位置する下部チップの最上部に形成された第１ボンディングパッドと、上部に位置する上部チップの最下部に形成された第２ボンディングパッドとを互いに接触する方式を意味することができる。ボンディング方式は、金属－金属ボンディング、ＴＳＶ（through silicon via）、ＢＶＳ（back via stack）、ユーテクティックボンディング（eutectic bonding）、ＢＧＡボンディング（ball grid array bonding）、複数の配線ライン、またはそれらの組み合わせを含んでもよい。
【0078】
周辺回路構造物ＰＳは、第１基板３０１、層間絶縁層３１０、複数の回路素子３６０、複数の回路素子３６０それぞれと連結される第１金属層３３０、及び第１金属層３３０上に形成される第２金属層３４０を含むものでもある。層間絶縁層３１０は、複数の回路素子３６０、第１金属層３３０及び第２金属層３４０をカバーするように、第１基板３０１上に配置され、絶縁物質を含むこともできる。
【0079】
ワードラインボンディング領域ＢＡ１の第２金属層３４０上に、下部ボンディングパッド３７０が形成されうる。ワードラインボンディング領域ＢＡ１において、周辺回路構造物ＰＳの第１ボンディングパッド３７０は、メモリセルアレイ構造物ＣＳの第２ボンディングパッド４７０とボンディング方式によって互いに電気的に連結されうる。
【0080】
メモリセルアレイ構造物ＣＳは、少なくとも１つのメモリブロックを提供することができる。メモリセルアレイ構造物ＣＳは、第２基板４０１及び共通ソースラインＣＳＬを含むこともできる。第２基板４０１上には、第３方向（Ｚ方向）に複数のワードライン４３０と複数の絶縁層４４０とが積層されうる。また、第２基板４０１上には、少なくとも１本のストリング選択ライン５３０が配置されうる。
【0081】
ビットラインボンディング領域ＢＡ２において、第１チャネル構造物４６０は、第３方向（Ｚ方向）にワードライン４３０、絶縁層４４０及び接地選択ラインを貫通することができる。また、第２チャネル構造物５６０は、ストリング選択ライン５３０を貫通することができる。
【0082】
本実施形態の集積回路素子４００において、図１２に示されたところを基準として、ワードライン４３０下にストリング選択ライン５３０が配置されうる。また、ワードラインカットＷＬＣ下に、ストリング選択ライン５３０の一部分がカバー構造物５３０Ｐとしてオーバーラップされて存在することができる。
【0083】
ワードラインボンディング領域ＢＡ１において、ワードライン４３０は、第２基板４０１の上面に平行に延び、複数のコンタクトプラグＣＮＴとも連結される。ワードライン４３０とコンタクトプラグＣＮＴとは、ワードライン４３０のうち少なくとも一部が互いに異なる長さに延びて提供するパッド部ＰＡＤで互いに連結されうる。
【0084】
外部パッドボンディング領域ＰＡには、共通ソースラインコンタクト４８０が配置されうる。共通ソースラインコンタクト４８０は、金属、金属化合物、またはポリシリコンなどの導電性物質で形成され、共通ソースラインＣＳＬとも電気的に連結される。
【0085】
一方、外部パッドボンディング領域ＰＡには、入出力パッド３５０、４５０が配置されうる。第１基板３０１の下部には、第１基板３０１の下面を覆う下部膜３２０が形成され、下部膜３２０上に第１入出力パッド３５０が形成されうる。第２基板４０１の上部には、第２基板４０１の上面を覆う上部膜４２０が形成され、上部膜４２０上に第２入出力パッド４５０が配置されうる。
【0086】
図１３は、本発明の実施形態による集積回路素子の製造方法を示すフローチャートである。
【0087】
ある実施形態が異なって具現可能な場合に、特定の工程順序は、説明される順序と異なって遂行されることも可能である。例えば、連続して説明される２つの工程が実質的に同時に遂行されてもよく、説明される順序と反対の順序で遂行されてもよい。
【0088】
図１３を参照すれば、集積回路素子の製造方法Ｓ１０は、第１ないし第７段階Ｓ１１０ないしＳ１７０の工程順序を含むものでもある。
【0089】
本発明による集積回路素子の製造方法Ｓ１０は、第１チャネル構造物が形成されたゲートスタックの一部分、及び犠牲層の一部分を除去し、ワードライン開口部を形成する第１段階Ｓ１１０、ワードライン開口部を絶縁物質で充填し、ワードラインカットを形成する第２段階Ｓ１２０、第１チャネル構造物の上面が露出されるように、ワードラインカットの上部領域及び犠牲層を研磨する第３段階Ｓ１３０、研磨面上に、第２ゲート層及び第２絶縁層が積層されたストリング選択ラインスタックを形成する第４段階Ｓ１４０、第２ゲート層の一部分を除去し、ワードラインカット上に、カバー構造物を定義するストリング選択ラインカットを形成する第５段階Ｓ１５０、ストリング選択ラインスタックを貫通する第２チャネルホールを形成する第６段階Ｓ１６０、及び第２チャネルホールを充填し、第１チャネル構造物に電気的に連結される第２チャネル構造物を形成する第７段階Ｓ１７０を含むものでもある。
【0090】
【0091】
【0092】
図１４Ａを参照すれば、第１チャネル構造物が形成されたゲートスタックの一部分及び犠牲層の一部分を除去し、ワードライン開口部を形成することができる。
【0093】
図示された工程を簡略に説明すれば、半導体基板１０１上にゲートスタックＧＳを形成することができる。次いで、ゲートスタックＧＳにおいて、メモリセル領域ＭＣＲの一部分を除去し、第１チャネルホール１６０Ｈを形成することができる。次いで、第１チャネルホール１６０Ｈの内壁上に第１チャネル構造物１６０を形成することができる。次いで、ゲートスタックＧＳ上に犠牲層ＳＬを形成する。
【0094】
そのように形成された構造物に、ゲートスタックＧＳの一部分及び犠牲層ＳＬの一部分を除去し、ワードライン開口部ＷＬＨを形成することができる。ワードライン開口部ＷＬＨの側壁によって露出された複数のモールド層（図示せず）を除去し、その空間に導電物質を埋め込んで複数のゲート層１３０を形成することができる。すなわち、複数のモールド層を導電物質で置換し、複数のゲート層１３０を形成する置換（replacement）工程を遂行することができる。
【0095】
図１４Ｂを参照すれば、ワードライン開口部ＷＬＨを絶縁物質で充填し、ワードラインカットＷＬＣを形成することができる。
【0096】
ワードラインカットＷＬＣは、絶縁分離層１７０を含むものでもある。一部実施形態において、絶縁分離層１７０は、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、または低誘電物質を含んでもよい。ここで、絶縁分離層１７０の内部には、空いた空間であるシーム１７０Ｓを含むこともできる。
【0097】
【0098】
研磨工程は、エッチバック（etch-back）工程または化学的機械的研磨（Chemical Mechanical Polishing: CMP）工程を利用して、犠牲層ＳＬ（図１４Ｂ参照）までいずれも除去する。
【0099】
研磨工程によって、第１チャネル構造物１６０の最上面のレベルと、ワードラインカットＷＬＣの最上面のレベルとが実質的に同一であるように形成することができる。
【0100】
図１４Ｄを参照すれば、研磨面上に、少なくとも１層の第２ゲート層２３０及び少なくとも１層の第２絶縁層２４０が積層されたストリング選択ラインスタックＳＳを形成することができる。
【0101】
少なくとも１層の第２ゲート層２３０は、ポリシリコンの単層構造、酸化物／ポリシリコンの積層構造、または酸化物／金属の積層構造で形成されるが、それに限定されるものではない。また、少なくとも１層の第２絶縁層２４０は、シリコン酸化物からなるが、それに限定されるものではない。
【0102】
図１４Ｅを参照すれば、第２ゲート層２３０の一部分を除去し、ワードラインカットＷＬＣ上に、カバー構造物２３０Ｐを定義するストリング選択ラインカットＳＬＣを形成することができる。
【0103】
メモリセル領域ＭＣＲにおいて、ストリング選択ラインスタックＳＳを貫通し、第１方向（Ｘ方向）に延びる複数のストリング選択ラインカットＳＬＣを形成することができる。複数のストリング選択ラインカットＳＬＣは、絶縁構造物２７０として形成することができる。
【0104】
ストリング選択ラインカットＳＬＣの形成工程によって、ワードラインカットＷＬＣは、半導体基板１０１の主面に近いほど水平幅が狭くなる逆台形状であり、ワードラインカットＷＬＣ上にオーバーラップされて配置されるカバー構造物２３０Ｐは、第１方向（Ｘ方向）に沿って延び、半導体基板１０１の主面に近いほど水平幅が広くなる台形状でもある。
【0105】
隣接するストリング選択ラインカットＳＬＣ間に、カバー構造物２３０Ｐが形成されうる。すなわち、カバー構造物２３０Ｐは、ストリング選択ラインカットＳＬＣによって定義される領域でもある。
【0106】
そのような製造工程を利用して、本発明による集積回路素子１００は、ワードラインカットＷＬＣ上に配置されるカバー構造物２３０Ｐを、ストリング選択ラインを構成する第２ゲート層２３０の一部分を利用して追加工程なしに形成することができる。
【0107】
図１４Ｆを参照すれば、ストリング選択ラインスタックＳＳを貫通する複数の第２チャネルホール２６０Ｈを形成することができる。
【0108】
ストリング選択ラインスタックＳＳ上に、フォトリソグラフィ工程を利用してマスクパターン（図示せず）を形成し、マスクパターンをエッチングマスクとして利用して、複数の第２チャネルホール２６０Ｈを形成することができる。
【0109】
複数の第２チャネルホール２６０Ｈは、複数の段階のエッチング工程によって両側壁が凹凸構造を有するように形成することができ、複数の第２チャネルホール２６０Ｈを通じて、第１チャネル構造物１６０の最上面が露出されるように形成することができる。
【0110】
そのような複数の第２チャネルホール２６０Ｈの形成工程後、マスクパターンをアッシング及びストリップ工程によって除去することができる。
【0111】
図１４Ｇを参照すれば、第２チャネルホール２６０Ｈを充填し、第１チャネル構造物１６０に電気的に連結される第２チャネル構造物２６０を形成することができる。
【0112】
複数の第２チャネル構造物２６０は、ストリング選択ラインスタックＳＳを貫通し、第３方向（Ｚ方向）に延びるように形成することができる。複数の第２チャネル構造物２６０は、ジグザグ状または互い違いの形状に配列されうる。複数の第２チャネル構造物２６０は、複数の第１チャネル構造物１６０と連結ビア２６０Ｖを介して電気的に連結されるように形成することができる。
【0113】
また、第１チャネル構造物１６０の第１中心軸と、第１チャネル構造物１６０上に位置する第２チャネル構造物２６０の第２中心軸とが互いにずれて形成されうる。一部実施形態において、複数の第２チャネル構造物２６０のうち、ワードラインカットＷＬＣと隣接する第２チャネル構造物２６０の第２中心軸が、ワードラインカットＷＬＣ方向に偏るように形成されうる。
【0114】
そのような集積回路素子の製造方法を利用して、本発明による集積回路素子１００は、三次元構造を有する垂直型メモリ素子において、ワードラインカットＷＬＣ上に、第２ゲート層２３０の一部分がカバー構造物２３０Ｐとして残るようにデザインすることにより、追加工程なしにもワードラインカットＷＬＣのクラック不良を効率的に改善することができる。
【0115】
図１５は、本発明の実施形態による集積回路素子を含む電子システムを示す図面である。
【0116】
図１５を参照すれば、本発明による電子システム１０００は、集積回路素子１１００、及び集積回路素子１１００と電気的に連結されるコントローラ１２００を含むものでもある。
【0117】
電子システム１０００は、１つまたは複数の集積回路素子１１００を含むストレージ装置、あるいはストレージ装置を含む電子装置でもある。例えば、電子システム１０００は、少なくとも１つの集積回路素子１１００を含む、ＳＳＤ（solid state drive）装置、ＵＳＢ（Universal Serial Bus）、コンピューティングシステム、医療装置または通信装置でもある。
【0118】
集積回路素子１１００は、不揮発性の垂直型メモリ素子でもある。例えば、集積回路素子１１００は、図４ないし図１２を参照して説明した集積回路素子１００、２００、３００、４００のうち少なくとも１つを含むＮＡＮＤフラッシュメモリ素子でもある。集積回路素子１１００は、第１構造物１１００Ｆ、及び第１構造物１１００Ｆ上の第２構造物１１００Ｓを含むこともできる。一部実施形態において、第１構造物１１００Ｆは、第２構造物１１００Ｓの隣に配置されることも可能である。
【0119】
第１構造物１１００Ｆは、デコーダ回路１１１０、ページバッファ１１２０及びロジック回路１１３０を含む周辺回路構造物でもある。第２構造物１１００Ｓは、ビットラインＢＬ、共通ソースラインＣＳＬ、複数のワードラインＷＬ、第１及び第２ゲート上部ラインＵＬ１、ＵＬ２、第１及び第２ゲート下部ラインＬＬ１、ＬＬ２、並びにビットラインＢＬと共通ソースラインＣＳＬとの間にある複数のメモリセルストリングＣＳＴＲを含むメモリセル構造物でもある。
【0120】
第２構造物１１００Ｓにおいて、複数のメモリセルストリングＣＳＴＲは、それぞれ共通ソースラインＣＳＬに隣接する下部トランジスタＬＴ１、ＬＴ２、ビットラインＢＬに隣接する上部トランジスタＵＴ１、ＵＴ２、及び下部トランジスタＬＴ１、ＬＴ２と上部トランジスタＵＴ１、ＵＴ２との間に配置される複数のメモリセルトランジスタＭＣＴを含むこともできる。下部トランジスタＬＴ１、ＬＴ２の個数と、上部トランジスタＵＴ１、ＵＴ２の個数とは、実施形態によって多様に変形可能である。
【0121】
一部実施形態において、上部トランジスタＵＴ１、ＵＴ２は、ストリング選択トランジスタを含み、下部トランジスタＬＴ１、ＬＴ２は、接地選択トランジスタを含む。複数のゲート下部ラインＬＬ１、ＬＬ２は、それぞれ下部トランジスタＬＴ１、ＬＴ２のゲート層でもある。ワードラインＷＬは、メモリセルトランジスタＭＣＴのゲート層でもあり、ゲート上部ラインＵＬ１、ＵＬ２は、上部トランジスタＵＴ１、ＵＴ２のゲート層でもある。
【0122】
共通ソースラインＣＳＬ、複数のゲート下部ラインＬＬ１、ＬＬ２、複数のワードラインＷＬ、及び複数のゲート上部ラインＵＬ１、ＵＬ２は、第１構造物１１００Ｆ内で第２構造物１１００Ｓまで延びる複数の第１連結配線１１１５を介して、デコーダ回路１１１０とも電気的に連結される。複数のビットラインＢＬは、第１構造物１１００Ｆ内で第２構造物１１００Ｓまで延びる複数の第２連結配線１１２５を介して、ページバッファ１１２０とも電気的に連結される。
【0123】
第１構造物１１００Ｆにおいて、デコーダ回路１１１０及びページバッファ１１２０は、複数のメモリセルトランジスタＭＣＴのうち少なくとも１つに対する制御動作を実行することができる。デコーダ回路１１１０及びページバッファ１１２０は、ロジック回路１１３０によっても制御される。
【0124】
集積回路素子１１００は、ロジック回路１１３０と電気的に連結される入出力パッド１１０１を介して、コントローラ１２００と通信することができる。入出力パッド１１０１は、第１構造物１１００Ｆ内で第２構造物１１００Ｓまで延びる入出力連結配線１１３５を介して、ロジック回路１１３０とも電気的に連結される。
【0125】
コントローラ１２００は、プロセッサ１２１０、ＮＡＮＤコントローラ１２２０及びホストインターフェース１２３０を含むこともできる。一部実施形態において、電子システム１０００は、複数の集積回路素子１１００を含み、この場合、コントローラ１２００は、複数の集積回路素子１１００を制御することができる。
【0126】
プロセッサ１２１０は、コントローラ１２００を含む電子システム１０００の全般の動作を制御することができる。プロセッサ１２１０は、所定のファームウェアによって動作することができ、ＮＡＮＤコントローラ１２２０を制御し、集積回路素子１１００にアクセスすることができる。ＮＡＮＤコントローラ１２２０は、集積回路素子１１００との通信を処理するＮＡＮＤインターフェース１２２１を含むこともできる。ＮＡＮＤインターフェース１２２１を通じて、集積回路素子１１００を制御するための制御命令、集積回路素子１１００の複数のメモリセルトランジスタＭＣＴに書き込もうとするデータ、集積回路素子１１００の複数のメモリセルトランジスタＭＣＴから読み取ろうとするデータなどが伝送されうる。ホストインターフェース１２３０は、電子システム１０００と外部ホストとの通信機能を提供することができる。ホストインターフェース１２３０を通じて、外部ホストから制御命令を受信すれば、プロセッサ１２１０は、制御命令に応答して集積回路素子１１００を制御することができる。
【0127】
図１６は、本発明の実施形態による集積回路素子を含む電子システムを示す斜視図である。
【0128】
図１６を参照すれば、本発明の実施形態による電子システム２０００は、メイン基板２００１、メイン基板２００１に実装されるコントローラ２００２、１以上の半導体パッケージ２００３、及びＤＲＡＭ（dynamic random-access memory） ２００４を含むものでもある。
【0129】
メイン基板２００１は、外部ホストと結合される複数のピンを含むコネクタ２００６を含むこともできる。コネクタ２００６において、複数のピンの個数と配置は、電子システム２０００と外部ホストとの間の通信インターフェースによっても異なっている。一部実施形態において、電子システム２０００は、ＵＳＢ、ＰＣＩ－Ｅｘｐｒｅｓｓ（Peripheral Component Interconnect Express）、ＳＡＴＡ（Serial Advanced Technology Attachment）、ＵＦＳ（Universal Flash Storage）用Ｍ－Ｐｈｙなどのインターフェースのうちいずれか１つによって外部ホストと通信することができる。一部実施形態において、電子システム２０００は、コネクタ２００６を通じて外部ホストから供給される電源によって動作することができる。電子システム２０００は、外部ホストから供給される電源をコントローラ２００２及び半導体パッケージ２００３に分配するＰＭＩＣ（Power Management Integrated Circuit）をさらに含んでもよい。半導体パッケージ２００３及びＤＲＡＭ ２００４は、メイン基板２００１に形成される複数の配線パターン２００５により、コントローラ２００２と互いに連結されうる。
【0130】
コントローラ２００２は、半導体パッケージ２００３にデータを書き込むか、あるいは半導体パッケージ２００３からデータを読み取り、電子システム２０００の動作速度を改善することができる。
【0131】
ＤＲＡＭ ２００４は、データ保存空間である半導体パッケージ２００３と外部ホストとの速度差を緩和するためのバッファメモリでもある。電子システム２０００に含まれるＤＲＡＭ ２００４は、一種のキャッシュメモリとしても動作することができ、半導体パッケージ２００３に対する制御動作において臨時にデータを保存するための空間を提供することもできる。電子システム２０００にＤＲＡＭ ２００４が含まれる場合、コントローラ２００２は、半導体パッケージ２００３を制御するためのＮＡＮＤコントローラ以外に、ＤＲＡＭ ２００４を制御するためのＤＲＡＭコントローラをさらに含んでもよい。
【0132】
半導体パッケージ２００３は、互いに離隔された第１及び第２半導体パッケージ２００３ａ、２００３ｂを含むこともできる。第１及び第２半導体パッケージ２００３ａ、２００３ｂそれぞれは、複数の半導体チップ２２００を含む半導体パッケージでもある。第１及び第２半導体パッケージ２００３ａ、２００３ｂそれぞれは、パッケージ基板２１００、パッケージ基板２１００上の複数の半導体チップ２２００、複数の半導体チップ２２００それぞれの下部面に配置される接着層２３００、複数の半導体チップ２２００とパッケージ基板２１００とを電気的に連結する連結構造物２４００、及びパッケージ基板２１００上で複数の半導体チップ２２００と連結構造物２４００とを覆うモールディング層２５００を含むものでもある。
【0133】
パッケージ基板２１００は、複数のパッケージ上部パッド２１３０を含む印刷回路基板でもある。複数の半導体チップ２２００は、それぞれ入出力パッド２２０１を含む。入出力パッド２２０１は、図１５の入出力パッド１１０１にも該当する。複数の半導体チップ２２００それぞれは、複数のゲートスタック３２１０及び複数のチャネル構造物３２２０を含むこともできる。複数の半導体チップ２２００は、図４ないし図１２を参照して説明した集積回路素子１００、２００、３００、４００のうち少なくとも１つを含んでもよい。
【0134】
一部実施形態において、連結構造物２４００は、入出力パッド２２０１とパッケージ上部パッド２１３０とを電気的に連結するボンディングワイヤでもある。したがって、第１及び第２半導体パッケージ２００３ａ、２００３ｂにおいて、複数の半導体チップ２２００は、ボンディングワイヤ方式によって互いに電気的に連結され、パッケージ基板２１００のパッケージ上部パッド２１３０とも電気的に連結される。一部実施形態において、第１及び第２半導体パッケージ２００３ａ、２００３ｂにおいて、複数の半導体チップ２２００は、ボンディングワイヤ方式の連結構造物２４００の代わりに、貫通電極（Through Silicon Via: TSV）を含む連結構造物によって互いに電気的に連結されることも可能である。
【0135】
一部実施形態において、コントローラ２００２と複数の半導体チップ２２００とは、１つのパッケージに含まれることも可能である。一部実施形態において、メイン基板２００１と異なる別途のインターポーザ基板に、コントローラ２００２と複数の半導体チップ２２００とが実装され、インターポーザ基板に形成される配線により、コントローラ２００２と複数の半導体チップ２２００とが互いに連結されることも可能である。
【0136】
【0137】
【0138】
図１７を参照すれば、半導体パッケージ３００３において、パッケージ基板２１００は、印刷回路基板でもある。
【0139】
パッケージ基板２１００は、ボディ部２１２０、ボディ部２１２０の上面に配置される複数のパッケージ上部パッド２１３０（図１６参照）、ボディ部２１２０の下面に配置されるか、あるいは下面を通じて露出される複数の下部パッド２１２５、及びボディ部２１２０の内部で複数の上部パッド２１３０と複数の下部パッド２１２５とを電気的に連結する複数の内部配線２１３５を含むものでもある。複数の上部パッド２１３０は、複数の連結構造物２４００（図１６参照）とも電気的に連結される。複数の下部パッド２１２５は、複数の導電性連結部２８００を通じて、図１６に例示した電子システム２０００のメイン基板２００１上の複数の配線パターン２００５にも連結される。
【0140】
複数の半導体チップ２２００それぞれは、半導体基板３０１０、半導体基板３０１０上に順に積層される第１構造物３１００及び第２構造物３２００を含むものでもある。第１構造物３１００は、複数の周辺配線３１１０を含む周辺回路領域を含むものでもある。第２構造物３２００は、共通ソースライン３２０５、共通ソースライン３２０５上のゲートスタック３２１０、ゲートスタック３２１０を貫通するチャネル構造物３２２０、及びチャネル構造物３２２０と電気的に連結されるビットライン３２４０を含むものでもある。
【0141】
複数の半導体チップ２２００それぞれは、第１構造物３１００の複数の周辺配線３１１０と電気的に連結され、第２構造物３２００内に延びる貫通配線３２４５を含むこともできる。貫通配線３２４５は、ゲートスタック３２１０の外側に配置されうる。他の実施形態において、半導体パッケージ３００３は、ゲートスタック３２１０を貫通する貫通配線をさらに含んでもよい。複数の半導体チップ２２００それぞれは、第１構造物３１００の複数の周辺配線３１１０と電気的に連結される入出力パッド２２０１（図１６参照）をさらに含んでもよい。
【0142】
【0143】
複数の半導体チップ２２００ａそれぞれは、半導体基板４０１０、半導体基板４０１０上の第１構造物４１００、及び第１構造物４１００上でウェーハボンディング方式によって第１構造物４１００と接合された第２構造物４２００を含むものでもある。第１構造物４１００は、周辺配線４１１０及び複数の第１接合構造物４１５０を含む周辺回路領域を含むものでもある。第２構造物４２００は、共通ソースライン４２０５、共通ソースライン４２０５と第１構造物４１００との間のゲートスタック４２１０、及びゲートスタック４２１０を貫通するチャネル構造物４２２０を含むものでもある。
【0144】
また、複数の半導体チップ２２００ａそれぞれは、ゲートスタック４２１０の複数のゲート層１３０とそれぞれ電気的に連結される複数の第２接合構造物４２５０を含むこともできる。例えば、複数の第２接合構造物４２５０のうち一部は、チャネル構造物４２２０と電気的に連結されるビットライン４２４０に連結されるように構成されうる。複数の第２接合構造物４２５０のうち他の一部は、複数のコンタクトプラグＣＮＴを通じてゲート層１３０と電気的に連結されるように構成されうる。
【0145】
第１構造物４１００の複数の第１接合構造物４１５０と、第２構造物４２００の複数の第２接合構造物４２５０とは、互いに接触しながら接合されうる。複数の第１接合構造物４１５０と複数の第２接合構造物４２５０とが接合される部分は、金属、例えば、銅（Ｃｕ）からなるが、それに限定されるものではない。
【0146】
以上、添付された図面を参照して、本発明の技術的思想の実施形態について説明したが、本発明が属する技術分野において通常の知識を有する者は、本発明が、その技術的思想や必須的な特徴を変更することなく、他の具体的な形状に実施可能であるということを理解できるであろう。したがって、前述の実施形態は、あらゆる面において例示的なものであり、限定的ではないものと理解しなければならない。
【符号の説明】
【0147】
１００ 集積回路素子
１０１ 半導体基板
１３０ ゲート層
２３０ 第２ゲート層
２６０ 第２チャネル構造物
ＣＮＴ コンタクトプラグ
ＣＯＮ 連結領域
ＣＳ メモリセルアレイ構造物
ＧＳ ゲートスタック
ＭＣＲ メモリセル領域
ＳＣＮＴ 第２コンタクトプラグ
ＳＬＣ ストリング選択ラインカット
ＷＬＣ ワードラインカット
１０１ 半導体基板
１３０ ゲート層
２３０ 第２ゲート層
２６０ 第２チャネル構造物
ＣＮＴ コンタクトプラグ
ＣＯＮ 連結領域
ＣＳ メモリセルアレイ構造物
ＧＳ ゲートスタック
ＭＣＲ メモリセル領域
ＳＣＮＴ 第２コンタクトプラグ
ＳＬＣ ストリング選択ラインカット
ＷＬＣ ワードラインカット
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14A】
【図14B】
【図14C】
【図14D】
【図14E】
【図14F】
【図14G】
【図15】
【図16】
【図17】
【図18】