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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024122090
(43)【公開日】2024-09-09
(54)【発明の名称】ＥＳＤ保護素子及び半導体装置
(51)【国際特許分類】
H01L 21/822 20060101AFI20240902BHJP
H02H 9/04 20060101ALI20240902BHJP
【ＦＩ】
H01L27/04 H
H02H9/04 A
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2023029425
(22)【出願日】2023-02-28
(71)【出願人】
【識別番号】715010864
【氏名又は名称】エイブリック株式会社
(72)【発明者】
【氏名】森田 健士
【テーマコード（参考）】
5F038
5G013
【Ｆターム（参考）】
5F038AV04
5F038BH04
5F038BH13
5F038CA02
5G013AA16
5G013BA02
5G013CB15
5G013DA10
(57)【要約】
【課題】レイアウト面積を広げることなく耐圧を向上させることができるＥＳＤ保護素子の提供。
【解決手段】ＶＤＤ端子とＶＳＳ端子との間に接続され、内部回路Ｃと並列に接続して内部回路Ｃを静電気放電から保護するＥＳＤ保護素子１００であって、Ｐ型半導体基板１８０の表面に形成されているＰ型ウェル領域１６０と、Ｐ型ウェル領域１６０に囲まれるようにＰ型半導体基板１８０の表面に形成されているＮ型ウェル領域１７０と、Ｎ型ウェル領域１７０の表面に形成され、ＶＤＤ端子に接続されているＰ型高濃度領域１１０と、Ｐ型高濃度領域１１０の外周側面に接触するようにＮ型ウェル領域１７０に形成され、Ｐ型高濃度領域１１０よりも深いＰ型中濃度領域１１１と、Ｐ型中濃度領域１１１と離間して囲うようにＮ型ウェル領域１７０の表面に形成され、ＶＳＳ端子及びＰ型ウェル領域１６０と接続されているＰ型高濃度領域１３０と、を有する。
【選択図】図４
【解決手段】ＶＤＤ端子とＶＳＳ端子との間に接続され、内部回路Ｃと並列に接続して内部回路Ｃを静電気放電から保護するＥＳＤ保護素子１００であって、Ｐ型半導体基板１８０の表面に形成されているＰ型ウェル領域１６０と、Ｐ型ウェル領域１６０に囲まれるようにＰ型半導体基板１８０の表面に形成されているＮ型ウェル領域１７０と、Ｎ型ウェル領域１７０の表面に形成され、ＶＤＤ端子に接続されているＰ型高濃度領域１１０と、Ｐ型高濃度領域１１０の外周側面に接触するようにＮ型ウェル領域１７０に形成され、Ｐ型高濃度領域１１０よりも深いＰ型中濃度領域１１１と、Ｐ型中濃度領域１１１と離間して囲うようにＮ型ウェル領域１７０の表面に形成され、ＶＳＳ端子及びＰ型ウェル領域１６０と接続されているＰ型高濃度領域１３０と、を有する。
【選択図】図４
【特許請求の範囲】
【請求項1】
第１の端子と第２の端子との間に接続され、被保護回路と並列に接続して前記被保護回路を静電気放電から保護するＥＳＤ保護素子であって、
Ｐ型の半導体基板と、
前記半導体基板の表面に形成されているＰ型ウェル領域と、
平面視において前記Ｐ型ウェル領域に囲まれるように前記半導体基板の表面に形成されているＮ型ウェル領域と、
前記Ｎ型ウェル領域の表面に形成され、前記第１の端子に電気的に接続されている第１のＰ型高濃度領域と、
平面視において前記第１のＰ型高濃度領域の外周側面に接触するように前記Ｎ型ウェル領域に形成され、前記第１のＰ型高濃度領域よりも深いＰ型中濃度領域と、
平面視において前記Ｐ型中濃度領域と離間して囲うように前記Ｎ型ウェル領域の表面に形成され、前記第２の端子及び前記Ｐ型ウェル領域と電気的に接続されている第２のＰ型高濃度領域と、
を有することを特徴とするＥＳＤ保護素子。
Ｐ型の半導体基板と、
前記半導体基板の表面に形成されているＰ型ウェル領域と、
平面視において前記Ｐ型ウェル領域に囲まれるように前記半導体基板の表面に形成されているＮ型ウェル領域と、
前記Ｎ型ウェル領域の表面に形成され、前記第１の端子に電気的に接続されている第１のＰ型高濃度領域と、
平面視において前記第１のＰ型高濃度領域の外周側面に接触するように前記Ｎ型ウェル領域に形成され、前記第１のＰ型高濃度領域よりも深いＰ型中濃度領域と、
平面視において前記Ｐ型中濃度領域と離間して囲うように前記Ｎ型ウェル領域の表面に形成され、前記第２の端子及び前記Ｐ型ウェル領域と電気的に接続されている第２のＰ型高濃度領域と、
を有することを特徴とするＥＳＤ保護素子。
【請求項2】
平面視において前記第１のＰ型高濃度領域と前記第２のＰ型高濃度領域との間の前記Ｎ型ウェル領域の表面に形成され、ＶＤＤ電位に固定されているＮ型高濃度領域を更に有する、請求項１に記載のＥＳＤ保護素子。
【請求項3】
前記第１のＰ型高濃度領域の下面及び前記Ｐ型中濃度領域の内周側面に接触にするように形成され、前記Ｐ型中濃度領域よりも浅いＰ型低濃度領域を更に有する、請求項１に記載のＥＳＤ保護素子。
【請求項4】
前記Ｐ型低濃度領域は、平面視において前記第１のＰ型高濃度領域よりも面積が小さい、請求項３に記載のＥＳＤ保護素子。
【請求項5】
請求項１から４のいずれかに記載のＥＳＤ保護素子と、前記ＥＳＤ保護素子により静電気放電から保護される被保護回路とが並列に接続されていることを特徴とする半導体装置。
【請求項6】
平面視において前記第１のＰ型高濃度領域と前記第２のＰ型高濃度領域との間の前記Ｎ型ウェル領域の表面に形成され、ＶＤＤ電位に固定されているＮ型高濃度領域を更に有する、請求項３又は４に記載のＥＳＤ保護素子。
【請求項7】
請求項６に記載のＥＳＤ保護素子と、前記ＥＳＤ保護素子により静電気放電から保護される被保護回路とが並列に接続されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、ＥＳＤ保護素子及び半導体装置に関する。
【背景技術】
【0002】
半導体集積回路は、静電気放電（ＥＳＤ：Electro-Static Discharge）に弱く、容易に破壊されるおそれがある。具体的には、ＭＯＳ（Metal-Oxide-Semiconductor）構造を有する素子が半導体集積回路に含まれていれば、ゲート絶縁膜破壊が発生するおそれがある。このため、半導体集積回路は、静電気放電から内部回路を保護するためのＥＳＤ保護素子を備えることが多い。
【0003】
ＥＳＤ保護素子としては、例えば、降伏現象を利用したダイオード型ＥＳＤ保護素子、ＮＭＯＳ（ＮチャネルＭＯＳ）トランジスタのスナップバック動作を利用したｇｇ（gate grounded）ＮＭＯＳ型ＥＳＤ保護素子などが挙げられる。
【0004】
２つのダイオード型ＥＳＤ保護素子を組み合わせ、２つの端子間の双方向において静電気放電から内部回路を保護でき、かつ逆接続保護機能を有する双方向ダイオードが提案されている（特許文献１参照）。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２０１４－１４３３７８号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明の一つの側面では、レイアウト面積を広げることなく耐圧を向上させることができるＥＳＤ保護素子を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明の一実施形態におけるＥＳＤ保護素子は、
第１の端子と第２の端子との間に接続され、被保護回路と並列に接続して前記被保護回路を静電気放電から保護するＥＳＤ保護素子であって、
Ｐ型の半導体基板と、
前記半導体基板の表面に形成されているＰ型ウェル領域と、
平面視において前記Ｐ型ウェル領域に囲まれるように前記半導体基板の表面に形成されているＮ型ウェル領域と、
前記Ｎ型ウェル領域の表面に形成され、前記第１の端子に電気的に接続されている第１のＰ型高濃度領域と、
平面視において前記第１のＰ型高濃度領域の外周側面に接触するように前記Ｎ型ウェル領域に形成され、前記第１のＰ型高濃度領域よりも深いＰ型中濃度領域と、
平面視において前記Ｐ型中濃度領域と離間して囲うように前記Ｎ型ウェル領域の表面に形成され、前記第２の端子及び前記Ｐ型ウェル領域と電気的に接続されている第２のＰ型高濃度領域と、
を有する。
第１の端子と第２の端子との間に接続され、被保護回路と並列に接続して前記被保護回路を静電気放電から保護するＥＳＤ保護素子であって、
Ｐ型の半導体基板と、
前記半導体基板の表面に形成されているＰ型ウェル領域と、
平面視において前記Ｐ型ウェル領域に囲まれるように前記半導体基板の表面に形成されているＮ型ウェル領域と、
前記Ｎ型ウェル領域の表面に形成され、前記第１の端子に電気的に接続されている第１のＰ型高濃度領域と、
平面視において前記第１のＰ型高濃度領域の外周側面に接触するように前記Ｎ型ウェル領域に形成され、前記第１のＰ型高濃度領域よりも深いＰ型中濃度領域と、
平面視において前記Ｐ型中濃度領域と離間して囲うように前記Ｎ型ウェル領域の表面に形成され、前記第２の端子及び前記Ｐ型ウェル領域と電気的に接続されている第２のＰ型高濃度領域と、
を有する。
【発明の効果】
【0008】
本発明の一つの側面によれば、レイアウト面積を広げることなく耐圧を向上させることができるＥＳＤ保護素子を提供することを目的とする。
【図面の簡単な説明】
【0009】
【発明を実施するための形態】
【0010】
特許文献１の図１及び図２に示すような、いわゆる縦型構造のＰＮＰ双方向ダイオードでは、ＶＤＤ端子側のＰ型領域はＮ型ウェル領域との接合面積が狭く、不純物濃度が高い。逆接続時に高電圧が印加された場合、このＰＮ接合において降伏し大きな電流が流れるが、この接合面積が狭いため電流密度が高くなりやすい。また、このとき流れる電流は、ＶＤＤ端子側のＰ型領域と距離が近いＰ型半導体基板から流れ込むため、Ｐ型高濃度領域の直下の縦方向経路の電流密度が高くなりやすい。
また、平面視において同心円状に各領域が形成されているＰＮＰ双方向ダイオードでは、ＶＤＤ端子側のＰ型領域がその中心に位置するが、レイアウト面積が狭くなりやすく電流が集中しやすい。一方で、ＶＳＳ端子側のＰ型領域は、Ｐ型半導体基板まで含まれているためＮ型ウェル領域との接合面積が広く、電流密度は低くなる。
また、平面視において同心円状に各領域が形成されているＰＮＰ双方向ダイオードでは、ＶＤＤ端子側のＰ型領域がその中心に位置するが、レイアウト面積が狭くなりやすく電流が集中しやすい。一方で、ＶＳＳ端子側のＰ型領域は、Ｐ型半導体基板まで含まれているためＮ型ウェル領域との接合面積が広く、電流密度は低くなる。
【0011】
したがって、このような構造の双方向ダイオードは、電圧印加において高濃度不純物での接合となるＶＤＤ端子側のＰ型領域のＰＮ接合部が破壊されやすい。更にはＥＳＤなどのような大電流がこのＰＮ接合部に集中することにより、ジュール熱が融点を超えて完全破壊に至るおそれがある。これに対し、ＶＤＤ端子側のＰ型領域のＰＮ接合部での電流密度を低減するために当該ＰＮ接合部の接合面積を広くすると、レイアウト面積が広くなり半導体チップのサイズが増大してしまう。
【0012】
そこで、本発明の一実施形態では、図４に示すように、電流が集中しやすいＰＮ接合部のＰ型高濃度領域１１０の外周側面に接触するように、同じ導電型のＰ型中濃度領域１１１をＮ型ウェル領域１７０内のＬＯＣＯＳ１２０の下面に設けている。このＰ型中濃度領域１１１を設けることにより、Ｐ型高濃度領域１１０とＮ型ウェル領域１７０との接合面積を実質的に広くすることができる。
また、Ｐ型中濃度領域１１１をＰ型高濃度領域１１０よりも深くすることにより、Ｐ型高濃度領域１１０からＰ型高濃度領域１３０までの電流経路の一部をＰ型中濃度領域１１１に引き込み、Ｐ型高濃度領域１１０に電流が集中しないようにしている。
さらに、Ｐ型高濃度領域１１０及びＰ型中濃度領域１１１とＮ型ウェル領域１７０とのＰＮ接合部に電圧が印加されると厚さが縦方向に厚く均一に近い空乏層ＤＬが生じるため、Ｐ型高濃度領域１１０下部での耐圧を高め、Ｐ型中濃度領域１１１での破壊とその部分への電流の引き込みを促進している。
また、Ｐ型中濃度領域１１１をＰ型高濃度領域１１０よりも深くすることにより、Ｐ型高濃度領域１１０からＰ型高濃度領域１３０までの電流経路の一部をＰ型中濃度領域１１１に引き込み、Ｐ型高濃度領域１１０に電流が集中しないようにしている。
さらに、Ｐ型高濃度領域１１０及びＰ型中濃度領域１１１とＮ型ウェル領域１７０とのＰＮ接合部に電圧が印加されると厚さが縦方向に厚く均一に近い空乏層ＤＬが生じるため、Ｐ型高濃度領域１１０下部での耐圧を高め、Ｐ型中濃度領域１１１での破壊とその部分への電流の引き込みを促進している。
【0013】
以下、図面を参照しながら本発明を実施するための一形態について詳細に説明する。
なお、図面においては、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
また、図面に示すＸ軸、Ｙ軸及びＺ軸は互いに直交するものとする。Ｘ軸方向を「幅方向」、Ｙ軸方向を「奥行き方向」、Ｚ軸方向を「高さ方向」又は「厚さ方向」と称する場合がある。各膜の＋Ｚ方向側の面を「表面」又は「上面」、－Ｚ方向側の面を「裏面」又は「下面」と称する場合がある。
さらに、図面は模式的なものであり、幅、奥行き及び厚さの比率などは示したとおりではない。複数の膜若しくは層、又はこれらを構造的に組み合わせて得られる半導体素子の数量、位置、形状、構造、大きさなどは、以下に示す実施形態に限定されず、本発明を実施する上で好ましい数量、位置、形状、構造、大きさなどにすることができる。
またさらに、図中の「Ｐ」又は「Ｎ」は半導体領域の導電型を表し、これに付加されている「＋」、「±」、「－」は不純物濃度の相対的な高低関係を示す。例えば、Ｐ－、Ｐ±、Ｐ＋の順で不純物濃度は高くなる。Ｎ型についても同様である。
なお、図面においては、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。
また、図面に示すＸ軸、Ｙ軸及びＺ軸は互いに直交するものとする。Ｘ軸方向を「幅方向」、Ｙ軸方向を「奥行き方向」、Ｚ軸方向を「高さ方向」又は「厚さ方向」と称する場合がある。各膜の＋Ｚ方向側の面を「表面」又は「上面」、－Ｚ方向側の面を「裏面」又は「下面」と称する場合がある。
さらに、図面は模式的なものであり、幅、奥行き及び厚さの比率などは示したとおりではない。複数の膜若しくは層、又はこれらを構造的に組み合わせて得られる半導体素子の数量、位置、形状、構造、大きさなどは、以下に示す実施形態に限定されず、本発明を実施する上で好ましい数量、位置、形状、構造、大きさなどにすることができる。
またさらに、図中の「Ｐ」又は「Ｎ」は半導体領域の導電型を表し、これに付加されている「＋」、「±」、「－」は不純物濃度の相対的な高低関係を示す。例えば、Ｐ－、Ｐ±、Ｐ＋の順で不純物濃度は高くなる。Ｎ型についても同様である。
【0014】
（第１の実施形態）
図１は、第１の実施形態におけるＥＳＤ保護素子を有する半導体装置を示す回路図である。
図１に示すように、半導体装置１０は、ＥＳＤ保護素子１００と、内部回路Ｃとを有する。
ＥＳＤ保護素子１００は、第１の端子としてのＶＤＤ端子と第２の端子としてのＶＳＳ端子との間に接続されており、内部回路Ｃと並列に接続されている。
このＥＳＤ保護素子１００は、静電気放電から内部回路Ｃを保護するのみならず、ＶＤＤ端子とＶＳＳ端子とを逆に接続した際にも内部回路Ｃを保護することができる。
図１は、第１の実施形態におけるＥＳＤ保護素子を有する半導体装置を示す回路図である。
図１に示すように、半導体装置１０は、ＥＳＤ保護素子１００と、内部回路Ｃとを有する。
ＥＳＤ保護素子１００は、第１の端子としてのＶＤＤ端子と第２の端子としてのＶＳＳ端子との間に接続されており、内部回路Ｃと並列に接続されている。
このＥＳＤ保護素子１００は、静電気放電から内部回路Ｃを保護するのみならず、ＶＤＤ端子とＶＳＳ端子とを逆に接続した際にも内部回路Ｃを保護することができる。
【0015】
内部回路Ｃは、ＥＳＤ保護素子１００により静電気放電及び逆接続から保護される被保護回路であり、ＶＤＤ端子と接地電位のＶＳＳ端子との間に印加されている動作電圧で動作する。
【0016】
図２は、第１の実施形態におけるＥＳＤ保護素子を示す概略上面図である。図３は、図２のＩＩＩ－ＩＩＩ線におけるＥＳＤ保護素子の断面を示す説明図である。
図２に示すように、ＥＳＤ保護素子１００は、Ｐ型高濃度領域１１０、１３０、１５０と、ＬＯＣＯＳ（Local Oxidation of Silicon）１２０、１４０とを有する。これらの領域は、平面視において、矩形状のＰ型高濃度領域１１０を中心に同心円状に形成されている。また、図３に示すように、ＥＳＤ保護素子１００は、Ｐ型ウェル領域１６０と、Ｎ型ウェル領域１７０と、Ｐ型半導体基板１８０とを更に有する。
図２に示すように、ＥＳＤ保護素子１００は、Ｐ型高濃度領域１１０、１３０、１５０と、ＬＯＣＯＳ（Local Oxidation of Silicon）１２０、１４０とを有する。これらの領域は、平面視において、矩形状のＰ型高濃度領域１１０を中心に同心円状に形成されている。また、図３に示すように、ＥＳＤ保護素子１００は、Ｐ型ウェル領域１６０と、Ｎ型ウェル領域１７０と、Ｐ型半導体基板１８０とを更に有する。
【0017】
Ｐ型高濃度領域１１０は、図示しない配線層などを介し、図１で示したＶＤＤ端子に電気的に接続されている。
また、Ｐ型高濃度領域１１０は、Ｎ型ウェル領域１７０の表面にＰ型の不純物が高濃度になるように注入して形成されている。このＰ型高濃度領域１１０は、平面視において矩形状に形成されており、その周囲をＬＯＣＯＳ１２０で囲まれている。ＬＯＣＯＳ１２０の内周側の下面には、Ｐ型高濃度領域１１０の外周側面に接触するようにＰ型中濃度領域１１１が形成されている。
また、Ｐ型高濃度領域１１０は、Ｎ型ウェル領域１７０の表面にＰ型の不純物が高濃度になるように注入して形成されている。このＰ型高濃度領域１１０は、平面視において矩形状に形成されており、その周囲をＬＯＣＯＳ１２０で囲まれている。ＬＯＣＯＳ１２０の内周側の下面には、Ｐ型高濃度領域１１０の外周側面に接触するようにＰ型中濃度領域１１１が形成されている。
【0018】
Ｐ型中濃度領域１１１は、Ｎ型ウェル領域１７０内においてＰ型の不純物が中濃度になるように注入して形成されている。このＰ型中濃度領域１１１は、導電型が同じＰ型高濃度領域１１０の外周側面に接触していることから、Ｐ型高濃度領域１１０の平面視における面積を実質的に拡張する機能を有する。つまり、ＥＳＤ保護素子１００は、平面視において同心円状に各領域が配置されているため、その中心のＰ型高濃度領域１１０の面積が小さくなりやすいところ、Ｐ型中濃度領域１１１によりＰ型高濃度領域１１０の面積を実質的に拡張することができる。
【0019】
Ｐ型高濃度領域１３０は、図示しない配線層などを介し、図１で示したＶＳＳ端子に電気的に接続されている。
また、Ｐ型高濃度領域１３０は、Ｎ型ウェル領域１７０の表面にＰ型の不純物が高濃度になるように注入して形成されている。このＰ型高濃度領域１３０は、平面視においてＬＯＣＯＳ１２０の外周に沿って矩形のリング状に形成されている。ＬＯＣＯＳ１２０の外周側の下面には、Ｐ型中濃度領域１３１が形成されている。
さらに、Ｐ型高濃度領域１３０は、その周囲をＬＯＣＯＳ１４０で囲まれている。ＬＯＣＯＳ１４０の下面全域には、Ｐ型中濃度領域１３２が形成されている。
また、Ｐ型高濃度領域１３０は、Ｎ型ウェル領域１７０の表面にＰ型の不純物が高濃度になるように注入して形成されている。このＰ型高濃度領域１３０は、平面視においてＬＯＣＯＳ１２０の外周に沿って矩形のリング状に形成されている。ＬＯＣＯＳ１２０の外周側の下面には、Ｐ型中濃度領域１３１が形成されている。
さらに、Ｐ型高濃度領域１３０は、その周囲をＬＯＣＯＳ１４０で囲まれている。ＬＯＣＯＳ１４０の下面全域には、Ｐ型中濃度領域１３２が形成されている。
【0020】
Ｐ型中濃度領域１３１、１３２は、Ｎ型ウェル領域１７０内においてＰ型の不純物が中濃度になるように注入して形成されている。
Ｐ型中濃度領域１３１は、Ｐ型高濃度領域１３０の内周側面に接触するように、Ｎ型ウェル領域１７０に形成されている。
Ｐ型中濃度領域１３２は、Ｐ型高濃度領域１３０の外周側面に接触するように、Ｎ型ウェル領域１７０に形成されている。
Ｐ型中濃度領域１３１は、Ｐ型高濃度領域１３０の内周側面に接触するように、Ｎ型ウェル領域１７０に形成されている。
Ｐ型中濃度領域１３２は、Ｐ型高濃度領域１３０の外周側面に接触するように、Ｎ型ウェル領域１７０に形成されている。
【0021】
Ｐ型高濃度領域１５０は、Ｐ型ウェル領域１６０の表面にＰ型の不純物が高濃度になるように注入して形成されている。このＰ型高濃度領域１５０は、平面視においてＬＯＣＯＳ１４０の外周に形成されており、ガードリングの機能を有する。
【0022】
ＬＯＣＯＳ１２０、１４０は、ＬＯＣＯＳ法により形成された比較的膜厚の厚いシリコン酸化膜である。このＬＯＣＯＳ１２０、１４０は、Ｐ型高濃度領域１１０、１３０、１５０の間にそれぞれ矩形のリング状に形成されている。
【0023】
Ｐ型ウェル領域１６０は、Ｐ型半導体基板１８０の表面にＰ型の不純物を注入して形成されている。このＰ型ウェル領域１６０は、平面視においてＮ型ウェル領域１７０の周囲を囲むように形成されている。
【0024】
Ｎ型ウェル領域１７０は、Ｐ型半導体基板１８０の表面にＮ型の不純物を注入して形成されている。このＮ型ウェル領域１７０は、平面視において矩形状に形成されている。
【0025】
半導体基板としてのＰ型半導体基板１８０は、ウエハ状のＰ型シリコン半導体基板である。
【0026】
さらに、Ｐ型中濃度領域１１１，１３１を横方向に対向させることにより、Ｐ型中濃度領域１１１での破壊時の横方向の電流の引き込みを促進している。
図４は、図３で示したＥＳＤ保護素子が動作した際の電流の流れを示す説明図である。図４では、ＶＳＳ端子側からＶＤＤ端子側に流れる電流を点線矢印で示す。
図４に示すように、Ｐ型高濃度領域１１０の外周に配置されているＰ型中濃度領域１１１は、ＰＮ接合部の接合面積を実質的に拡張させていることから、Ｐ型高濃度領域１１０の電流密度を低減させることができる。
また、Ｐ型中濃度領域１１１は、Ｐ型高濃度領域１１０よりも深く形成されていることから、Ｐ型高濃度領域１１０の外周側に電流を引き込み、Ｐ型高濃度領域１１０の中央部に集中させないようすることができる。
さらに、Ｐ型中濃度領域１１１の不純物濃度による耐圧低下は、電流が流れる際にＰＮ接合部に形成される空乏層の構造で抑制することができる。以下では、この空乏層の構造については、図５Ａ～図５Ｃを参照しながら説明する。
図４は、図３で示したＥＳＤ保護素子が動作した際の電流の流れを示す説明図である。図４では、ＶＳＳ端子側からＶＤＤ端子側に流れる電流を点線矢印で示す。
図４に示すように、Ｐ型高濃度領域１１０の外周に配置されているＰ型中濃度領域１１１は、ＰＮ接合部の接合面積を実質的に拡張させていることから、Ｐ型高濃度領域１１０の電流密度を低減させることができる。
また、Ｐ型中濃度領域１１１は、Ｐ型高濃度領域１１０よりも深く形成されていることから、Ｐ型高濃度領域１１０の外周側に電流を引き込み、Ｐ型高濃度領域１１０の中央部に集中させないようすることができる。
さらに、Ｐ型中濃度領域１１１の不純物濃度による耐圧低下は、電流が流れる際にＰＮ接合部に形成される空乏層の構造で抑制することができる。以下では、この空乏層の構造については、図５Ａ～図５Ｃを参照しながら説明する。
【0027】
図５Ａ～図５Ｃは、図３で示したＥＳＤ保護素子が動作した際の空乏層の状態を示す説明図である。
静電気放電による電圧がまだ低いときには図５Ａに示すような空乏層ＤＬであるが、電圧が高くなるにつれて図５Ｂに示すような空乏層ＤＬから図５Ｃに示すような空乏層ＤＬに変化する。電圧が高いときには、Ｐ型高濃度領域１１０及びＰ型中濃度領域１１１とＮ型ウェル領域１７０とのＰＮ接合部には厚さが均一に近い空乏層ＤＬが生じるため、Ｐ型中濃度領域１１１の不純物濃度による耐圧低下を抑制することができる。
静電気放電による電圧がまだ低いときには図５Ａに示すような空乏層ＤＬであるが、電圧が高くなるにつれて図５Ｂに示すような空乏層ＤＬから図５Ｃに示すような空乏層ＤＬに変化する。電圧が高いときには、Ｐ型高濃度領域１１０及びＰ型中濃度領域１１１とＮ型ウェル領域１７０とのＰＮ接合部には厚さが均一に近い空乏層ＤＬが生じるため、Ｐ型中濃度領域１１１の不純物濃度による耐圧低下を抑制することができる。
【0028】
このように、ＥＳＤ保護素子１００は、Ｐ型高濃度領域１１０の外周側面においてＰ型高濃度領域１１０よりも深いＰ型中濃度領域１１１を設けることにより、レイアウト面積を広げることなく耐圧を向上させることができる。
【0029】
（第２の実施形態）
図６は、第２の実施形態におけるＥＳＤ保護素子を示す概略上面図である。図７は、図６のＶＩＩ－ＶＩＩ線におけるＥＳＤ保護素子の断面を示すとともに、ＥＳＤ保護素子が動作した際の電流の流れを示す説明図である。
図６及び図７に示すように、第２の実施形態は、第１の実施形態において、Ｎ型ウェル領域１７０の表面に形成され、ＶＤＤ電位に固定されているＮ型高濃度領域１９０をＬＯＣＯＳ１２０の形成領域に設けた以外は、第１の実施形態と同様である。
このため、以下ではＮ型高濃度領域１９０についての詳細を説明する。
図６は、第２の実施形態におけるＥＳＤ保護素子を示す概略上面図である。図７は、図６のＶＩＩ－ＶＩＩ線におけるＥＳＤ保護素子の断面を示すとともに、ＥＳＤ保護素子が動作した際の電流の流れを示す説明図である。
図６及び図７に示すように、第２の実施形態は、第１の実施形態において、Ｎ型ウェル領域１７０の表面に形成され、ＶＤＤ電位に固定されているＮ型高濃度領域１９０をＬＯＣＯＳ１２０の形成領域に設けた以外は、第１の実施形態と同様である。
このため、以下ではＮ型高濃度領域１９０についての詳細を説明する。
【0030】
Ｎ型高濃度領域１９０は、Ｎ型ウェル領域１７０の表面にＮ型の不純物が高濃度になるように注入して形成されている。このＮ型高濃度領域１９０は、平面視においてＬＯＣＯＳ１２０ａの外周に沿って矩形のリング状に形成されており、その周囲をＬＯＣＯＳ１２０ｂで囲まれている。
また、Ｎ型高濃度領域１９０は、図示しない配線層などを介し、内部回路Ｃを通してＶＤＤ電位に固定されている端子Ｔに電気的に接続されており、Ｎ型ウェル領域１７０にＶＤＤ電位を与える。
また、Ｎ型高濃度領域１９０は、図示しない配線層などを介し、内部回路Ｃを通してＶＤＤ電位に固定されている端子Ｔに電気的に接続されており、Ｎ型ウェル領域１７０にＶＤＤ電位を与える。
【0031】
この点で、第１の実施形態におけるＥＳＤ保護素子１００では、Ｎ型ウェル領域１７０が浮遊電位であるため、Ｎ型ウェル領域１７０に放電電流が注入されると、ベース領域であるＮ型ウェル領域１７０の電位が速やかに上昇し瞬時にバイポーラ動作に移行する。このバイポーラ動作時に流れる電流は、Ｎ型ウェル領域１７０の不純物濃度が比較的低く電流増幅率が高いＰ型高濃度領域１１０直下の縦方向に集中しやすい。
【0032】
そこで、第２の実施形態におけるＥＳＤ保護素子２００では、Ｎ型高濃度領域１９０を新たに設けてＮ型ウェル領域１７０の電位を固定するようにし、Ｐ型高濃度領域１１０の中央部に電流経路を集中させないようすることができる。また、Ｎ型ウェル領域１７０にＶＤＤ電位を与えることにより、Ｐ型高濃度領域１１０－Ｎ型ウェル領域１７０－Ｐ型半導体基板１８０のＰＮＰ構造による寄生バイポーラトランジスタの動作をさせないようにし、予期せぬ電流が流れないようにした。
このように、第２の実施形態におけるＥＳＤ保護素子２００は、第１の実施形態におけるＥＳＤ保護素子１００よりもＰ型高濃度領域１１０の中央部に電流経路を集中させないようすることができ、耐圧を向上させることができる。
このように、第２の実施形態におけるＥＳＤ保護素子２００は、第１の実施形態におけるＥＳＤ保護素子１００よりもＰ型高濃度領域１１０の中央部に電流経路を集中させないようすることができ、耐圧を向上させることができる。
【0033】
（第３の実施形態）
図８は、第３の実施形態におけるＥＳＤ保護素子の断面を示す説明図である。
図８に示すように、第３の実施形態におけるＥＳＤ保護素子３００は、第１の実施形態においてＰ型高濃度領域１１０の下面側にＰ型低濃度領域１１２を設けた以外は、第１の実施形態のＥＳＤ保護素子１００と同様である。
このため、以下ではＰ型低濃度領域１１２についての詳細を説明する。
図８は、第３の実施形態におけるＥＳＤ保護素子の断面を示す説明図である。
図８に示すように、第３の実施形態におけるＥＳＤ保護素子３００は、第１の実施形態においてＰ型高濃度領域１１０の下面側にＰ型低濃度領域１１２を設けた以外は、第１の実施形態のＥＳＤ保護素子１００と同様である。
このため、以下ではＰ型低濃度領域１１２についての詳細を説明する。
【0034】
Ｐ型低濃度領域１１２は、Ｎ型ウェル領域１７０内においてＰ型の不純物が低濃度になるように注入して、Ｐ型高濃度領域１１０の下面全域に接触するように形成されている。このＰ型低濃度領域１１２は、Ｐ型中濃度領域１１１の内周側面に接触するように、Ｐ型中濃度領域１１１よりも浅く形成されている。
【0035】
このように、第３の実施形態におけるＥＳＤ保護素子３００は、Ｐ型低濃度領域１１２を設けることにより、図５Ａ～図５Ｃで示した空乏層ＤＬの厚さが第１の実施形態よりも均一に近くなるため、不純物濃度による耐圧低下をより抑制することができる。
【0036】
（第４の実施形態）
図９は、第４の実施形態におけるＥＳＤ保護素子の断面を示す説明図である。
図９に示すように、第４の実施形態におけるＥＳＤ保護素子４００は、第２の実施形態のＮ型高濃度領域１９０及び第３の実施形態のＰ型低濃度領域１１２の両方を設けた以外は、第１の実施形態のＥＳＤ保護素子１００と同様である。
Ｎ型高濃度領域１９０及びＰ型低濃度領域１１２については、第２の実施形態及び第３の実施形態での説明のとおりであるため省略する。
図９は、第４の実施形態におけるＥＳＤ保護素子の断面を示す説明図である。
図９に示すように、第４の実施形態におけるＥＳＤ保護素子４００は、第２の実施形態のＮ型高濃度領域１９０及び第３の実施形態のＰ型低濃度領域１１２の両方を設けた以外は、第１の実施形態のＥＳＤ保護素子１００と同様である。
Ｎ型高濃度領域１９０及びＰ型低濃度領域１１２については、第２の実施形態及び第３の実施形態での説明のとおりであるため省略する。
【0037】
このように、第４の実施形態におけるＥＳＤ保護素子４００は、第２の実施形態のＮ型高濃度領域１９０及び第３の実施形態のＰ型低濃度領域１１２の両方を設けているため、第２の実施形態及び第３の実施形態よりも耐圧を向上させることができる。
【0038】
（第４の実施形態の変形例）
図１０は、第４の実施形態の変形例におけるＥＳＤ保護素子の断面の一部を示す説明図である。
図１０に示すように、第４の実施形態の変形例は、Ｐ型中濃度領域１１１をＸ軸方向の寸法が大きいＰ型中濃度領域１１３とし、Ｐ型低濃度領域１１２をＸ軸方向の寸法が小さいＰ型低濃度領域１１４とした以外は、第４の実施形態と同様である。
図１０は、第４の実施形態の変形例におけるＥＳＤ保護素子の断面の一部を示す説明図である。
図１０に示すように、第４の実施形態の変形例は、Ｐ型中濃度領域１１１をＸ軸方向の寸法が大きいＰ型中濃度領域１１３とし、Ｐ型低濃度領域１１２をＸ軸方向の寸法が小さいＰ型低濃度領域１１４とした以外は、第４の実施形態と同様である。
【0039】
これにより、Ｐ型高濃度領域１１０からＰ型高濃度領域１３０までの電流経路の一部をＰ型中濃度領域１１３に引き込みやすくなり、Ｐ型高濃度領域１１０に電流が集中しないようにした。また、静電気放電の電圧が高いときには、Ｐ型高濃度領域１１０及びＰ型中濃度領域１１１とＮ型ウェル領域１７０とのＰＮ接合部には、厚さが均一に近い空乏層ＤＬが生じるため、Ｐ型中濃度領域１１１の不純物濃度による耐圧低下を抑制することができる。
【0040】
以上説明したように、本発明の一実施形態におけるＥＳＤ保護素子は、半導体基板の表面に形成されているＰ型ウェル領域と、Ｐ型ウェル領域に囲まれるように半導体基板の表面に形成されているＮ型ウェル領域とを有する。また、このＥＳＤ保護素子は、Ｎ型ウェル領域の表面に形成され、第１の端子に接続されている第１のＰ型高濃度領域と、第１のＰ型高濃度領域の外周側面に接触するようにＮ型ウェル領域に形成され、第１のＰ型高濃度領域よりも深いＰ型中濃度領域とを有する。さらに、このＥＳＤ保護素子は、Ｐ型中濃度領域と離間して囲うようにＮ型ウェル領域の表面に形成され、第２の端子及びＰ型ウェル領域と接続されている第２のＰ型高濃度領域とを有する
これにより、このＥＳＤ保護素子は、レイアウト面積を広げることなく耐圧を向上させることができる。
これにより、このＥＳＤ保護素子は、レイアウト面積を広げることなく耐圧を向上させることができる。
【0041】
なお、ＥＳＤ保護素子の平面視における形状は、矩形状としたＰ型高濃度領域を中心に同心円状に形成されているとしたが、これに限ることなく、例えば、円形、多角形などとしてもよく、各領域において異なった形状としてもよい。
【符号の説明】
【0042】
１０ 半導体装置
１００ ＥＳＤ保護素子
１１０ Ｐ型高濃度領域（ＶＤＤ端子側、第１のＰ型高濃度領域）
１１１、１１３ Ｐ型中濃度領域
１１２、１１４ Ｐ型低濃度領域
１２０、１２０ａ、１２０ｂ ＬＯＣＯＳ
１３０ Ｐ型高濃度領域（ＶＳＳ端子側、第２のＰ型高濃度領域）
１３１、１３２ Ｐ型中濃度領域
１４０ ＬＯＣＯＳ
１５０ Ｐ型高濃度領域
１６０ Ｐ型ウェル領域
１７０ Ｎ型ウェル領域
１８０ Ｐ型半導体基板
１９０ Ｎ型高濃度領域
Ｃ 内部回路
１００ ＥＳＤ保護素子
１１０ Ｐ型高濃度領域（ＶＤＤ端子側、第１のＰ型高濃度領域）
１１１、１１３ Ｐ型中濃度領域
１１２、１１４ Ｐ型低濃度領域
１２０、１２０ａ、１２０ｂ ＬＯＣＯＳ
１３０ Ｐ型高濃度領域（ＶＳＳ端子側、第２のＰ型高濃度領域）
１３１、１３２ Ｐ型中濃度領域
１４０ ＬＯＣＯＳ
１５０ Ｐ型高濃度領域
１６０ Ｐ型ウェル領域
１７０ Ｎ型ウェル領域
１８０ Ｐ型半導体基板
１９０ Ｎ型高濃度領域
Ｃ 内部回路
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図5C】
【図6】
【図7】
【図8】
【図9】
【図10】
