特開 2024-122106 制御装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024122106

(43)【公開日】2024-09-09

(54)【発明の名称】制御装置

(51)【国際特許分類】

   G06F 11/16 20060101AFI20240902BHJP

   G05B 9/03 20060101ALI20240902BHJP

   G06F 11/20 20060101ALI20240902BHJP

【ＦＩ】

G06F11/16 629

G05B9/03

G06F11/20 620

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2023029463

(22)【出願日】2023-02-28

(71)【出願人】

【識別番号】000005108

【氏名又は名称】株式会社日立製作所

(74)【代理人】

【識別番号】110000062

【氏名又は名称】弁理士法人第一国際特許事務所

(72)【発明者】

【氏名】島村 光太郎

(72)【発明者】

【氏名】水谷 英司

(72)【発明者】

【氏名】大森 尉久

【テーマコード（参考）】

5B034

5H209

【Ｆターム（参考）】

5B034AA02

5B034CC01

5H209DD20

5H209GG20

5H209HH13

5H209JJ05

5H209JJ07

5H209SS01

(57)【要約】

【課題】複数の処理装置の出力を照合する制御装置において、処理装置間の出力の順番に不一致があってもデータを正確に照合すること
【解決手段】第１の記憶回路に記憶された制御信号と第２の処理装置が出力した制御信号を比較する第１の比較回路と、第２の記憶回路に記憶された制御信号と第１の処理装置が出力した制御信号を比較する第２の比較回路と、第１の処理装置が出力した制御信号と第２の処理装置が出力した制御信号を比較する第３の比較回路と、第１の処理装置が出力したデータと第１の記憶回路が出力したデータからデータを選択する第１の選択回路と、第２の処理装置が出力したデータと第２の記憶回路が出力したデータからデータを選択する第２の選択回路と、比較回路が出力した比較結果から第１の選択回路及び第２の選択回路の選択信号を生成する選択信号生成回路と、第１の選択回路と第２の選択回路が選択したデータを照合する照合回路と、を設ける。
【選択図】図９

【特許請求の範囲】

【請求項1】

第１の制御信号と第１のデータを出力する第１の処理装置と、
第２の制御信号と第２のデータを出力する第２の処理装置と、
前記第１の処理装置が出力した前記第１の制御信号と前記第１のデータを記憶する第１の記憶回路と、
前記第２の処理装置が出力した前記第２の制御信号と前記第２のデータを記憶する第２の記憶回路と、
前記第１の記憶回路に記憶されかつ前記第１の記憶回路が出力した前記第１の制御信号と前記第２の処理装置が出力した前記第２の制御信号を比較する、または前記第１の記憶回路に記憶されかつ前記第１の記憶回路が出力した前記第１のデータと前記第２の処理装置が出力した前記第２のデータを比較する第１の比較回路と、
前記第２の記憶回路に記憶されかつ前記第２の記憶回路が出力した前記第２の制御信号と前記第１の処理装置が出力した前記第１の制御信号を比較する、または前記第２の記憶回路に記憶されかつ前記第２の記憶回路が出力した前記第２のデータと前記第１の処理装置が出力した前記第１のデータを比較する第２の比較回路と、
前記第１の処理装置が出力した前記第１の制御信号と前記第２の処理装置が出力した前記第２の制御信号を比較する、または前記第１の処理装置が出力した前記第１のデータと前記第２の処理装置が出力した前記第２のデータを比較する第３の比較回路と、
前記第１の処理装置が出力した前記第１のデータと前記第１の記憶回路が出力した前記第１のデータから照合するデータを選択する第１の選択回路と、
前記第２の処理装置が出力した前記第２のデータと前記第２の記憶回路が出力した前記第２のデータから照合するデータを選択する第２の選択回路と、
前記第１の比較回路、前記第２の比較回路及び前記第３の比較回路が出力した比較結果から前記第１の選択回路及び前記第２の選択回路の選択信号を生成する選択信号生成回路と、
前記第１の選択回路が選択したデータと前記第２の選択回路が選択したデータを照合する照合回路と、
を有することを特徴とする制御装置。

【請求項2】

請求項１記載の制御装置において、
前記第１の比較回路は、前記第１の記憶回路が出力した前記第１の制御信号と前記第２の処理装置が出力した前記第２の制御信号を比較し、
前記第２の比較回路は、前記第２の記憶回路が出力した前記第２の制御信号と前記第１の処理装置が出力した前記第１の制御信号を比較し、
前記第３の比較回路は、前記第１の処理装置が出力した前記第１の制御信号と前記第２の処理装置が出力した前記第２の制御信号を比較すること、
を特徴とする制御装置。

【請求項3】

請求項１記載の制御装置において、
前記第１の比較回路は、前記第１の記憶回路が出力した前記第１のデータと前記第２の処理装置が出力した前記第２のデータを比較し、
前記第２の比較回路は、前記第２の記憶回路が出力した前記第２のデータと前記第１の処理装置が出力した前記第１のデータを比較し、
前記第３の比較回路は、前記第１の処理装置が出力した前記第１のデータと前記第２の処理装置が出力した前記第２のデータを比較すること、
を特徴とする制御装置。

【請求項4】

請求項１記載の制御装置において、
前記選択信号生成回路は、前記第１の比較回路が一致を検出した場合に、
前記第１の選択回路において前記第１の記憶回路が出力した前記第１のデータを選択させ、かつ
前記第２の選択回路に前記第２の処理装置が出力した前記第２のデータを選択させるように、前記選択信号を出力し、
前記選択信号生成回路はまた、前記第２の比較回路が一致を検出した場合に、
前記第１の選択回路において前記第１の処理装置が出力した前記第１のデータを選択させ、かつ
前記第２の選択回路において前記第２の記憶回路が出力した前記第２のデータを選択させるように、前記選択信号を出力し、
前記選択信号生成回路はまた、前記第３の比較回路が一致を検出した場合に、
前記第１の選択回路において前記第１の処理装置が出力した前記第１のデータを選択させ、かつ
前記第２の選択回路において前記第２の処理装置が出力した前記第２のデータを選択させるように、前記選択信号を出力すること、
を特徴とする制御装置。

【請求項5】

請求項１記載の制御装置において、
前記第１の記憶回路が出力した前記第１の制御信号と前記第１のデータを記憶する第３の記憶回路と、
前記第２の記憶回路が出力した前記第２の制御信号と前記第２のデータを記憶する第４の記憶回路と、
前記第３の記憶回路に記憶されかつ前記第３の記憶回路が出力した前記第１の制御信号と前記第２の処理装置が出力した前記第２の制御信号を比較する、または前記第３の記憶回路に記憶されかつ前記第３の記憶回路が出力した前記第１のデータと前記第２の処理装置が出力した前記第２のデータを比較する第４の比較回路と、
前記第４の記憶回路に記憶されかつ前記第４の記憶回路が出力した前記第２の制御信号と前記第１の処理装置が出力した前記第１の制御信号を比較する、または前記第４の記憶回路に記憶されかつ前記第４の記憶回路が出力した前記第２のデータと前記第１の処理装置が出力した前記第１のデータを比較する第５の比較回路とを有し、
前記選択信号生成回路は、前記第１の比較回路、前記第２の比較回路、前記第３の比較回路、前記第４の比較回路及び前記第５の比較回路が出力した比較結果から前記第１の選択回路及び前記第２の選択回路の選択信号を生成すること、
を特徴とする制御装置。

【請求項6】

請求項５記載の制御装置において、
前記選択信号生成回路は、前記第４の比較回路が一致を検出した場合に、
前記第１の選択回路において前記第３の記憶回路が出力した前記第１のデータを選択させ、かつ
前記第２の選択回路において前記第２の処理装置が出力した前記第２のデータを選択させるように、前記選択信号を出力し、
前記選択信号生成回路はまた、前記第１の比較回路が一致を検出した場合に、
前記第１の選択回路において前記第１の記憶回路が出力した前記第１のデータを選択させ、かつ
前記第２の選択回路において前記第２の処理装置が出力した前記第２のデータを選択させるように、前記選択信号を出力し、
前記選択信号生成回路はまた、前記第５の比較回路が一致を検出した場合に、
前記第１の選択回路において前記第１の処理装置が出力した前記第１のデータを選択させ、かつ
前記第２の選択回路において前記第４の記憶回路が出力した前記第２のデータを選択させるように、前記選択信号を出力し、
前記選択信号生成回路はまた、前記第２の比較回路が一致を検出した場合に、
前記第１の選択回路において前記第１の処理装置が出力した前記第１のデータを選択させ、かつ
前記第２の選択回路で前記第２の記憶回路が出力したデータを選択させるように、前記選択信号を出力し、かつ
前記選択信号生成回路はまた、前記第３の比較回路が一致を検出した場合に、
前記第１の選択回路において前記第１の処理装置が出力した前記第１のデータを選択させ、かつ
前記第２の選択回路において前記第２の処理装置が出力した前記第２のデータを選択させるように、前記選択信号を出力すること、
を特徴とする制御装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、制御装置に関する。

【背景技術】

【0002】

本技術分野の背景技術として、例えば特許文献１がある。この公報には、複数のデータ元から送出されるデータの同期がずれた場合にもデータを正確に照合することが可能なデータ照合装置が記載されている。特許文献１のデータ照合装置は、複数のデータ元Ａ，Ｂから送出されるデータ１ａ，１ｂに基づいて同期信号３を生成する同期信号生成回路１０と、同期信号３に基づいて同期調整信号５を生成する同期ずれ検知回路２０と、同期調整信号５に基づいて照合タイミングを調整してデータ１ａ，１ｂを照合する同期調整照合回路３０とを有し、２つのデータ元Ａ，Ｂから送出される同期の取れていない可能性のあるデータ１ａ，１ｂを照合する。特許文献１に開示された図１のデータ照合装置では、同期ずれ検知回路によって同期のずれ量を検知し、検知された同期ずれ量に応じて適切な照合用シフトレジスタのデータをマルチプレクサで選択することにより、照合回路の入力が同期していることを保証し、正確に照合することを可能としている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許第５９２５５０７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

背景技術においてデータ元の処理装置にＣＰＵを含む場合、ＣＰＵへの割込によって複数の処理を時分割で実行する方法が良く用いられる。例えば、あるタスクを実行中に割込が発生するとタスクの処理を中断して割込ルーチンを実行し、割込ルーチンの処理が完了した後に中断したタスクの処理を再開する、という方法がある。複数のＣＰＵで同一のプログラムを実行したとしても、ＣＰＵ間の同期がずれていた場合、割込によってタスクを中断する箇所がＣＰＵによって異なる可能性がある。その場合、一つの処理装置では割込ルーチンの処理の前に行われた出力が、別の処理装置では割込ルーチンの処理の後に行われる可能性があり、結果として複数の処理装置間で出力の順番が不一致となる。特許文献１に開示されたデータ照合装置は出力の順番が不一致となる場合には対応しておらず、データを正確に照合することができない。

【0005】

本発明は、このような課題に鑑みてなされたものであり、複数の処理装置の出力を照合する制御装置において、出力の順番に不一致があってもデータを正確に照合することを目的とする。

【課題を解決するための手段】

【0006】

上記課題を解決する本発明の代表的な制御装置の一つは、第１の制御信号と第１のデータを出力する第１の処理装置と、第２の制御信号と第２のデータを出力する第２の処理装置と、第１の処理装置が出力した第１の制御信号と第１のデータを記憶する第１の記憶回路と、第２の処理装置が出力した第２の制御信号と第２のデータを記憶する第２の記憶回路と、第１の記憶回路に記憶されかつ第１の記憶回路が出力した第１の制御信号と第２の処理装置が出力した第２の制御信号を比較する、または第１の記憶回路に記憶されかつ第１の記憶回路が出力した第１のデータと第２の処理装置が出力した第２のデータを比較する第１の比較回路と、第２の記憶回路に記憶されかつ第２の記憶回路が出力した第２の制御信号と第１の処理装置が出力した第１の制御信号を比較する、または第２の記憶回路に記憶されかつ第２の記憶回路が出力した第２のデータと第１の処理装置が出力した第１のデータを比較する第２の比較回路と、第１の処理装置が出力した第１の制御信号と第２の処理装置が出力した第２の制御信号を比較する、または第１の処理装置が出力した第１のデータと第２の処理装置が出力した第２のデータを比較する第３の比較回路と、第１の処理装置が出力した第１のデータと第１の記憶回路が出力した第１のデータから照合するデータを選択する第１の選択回路と、第２の処理装置が出力した第２のデータと第２の記憶回路が出力した第２のデータから照合するデータを選択する第２の選択回路と、第１の比較回路、第２の比較回路及び第３の比較回路が出力した比較結果から第１の選択回路及び第２の選択回路の選択信号を生成する選択信号生成回路と、第１の選択回路が選択したデータと第２の選択回路が選択したデータを照合する照合回路と、を備える。

【発明の効果】

【0007】

本発明によれば、出力の順番に不一致があってもデータを正確に照合することが可能となる。
上記した以外の課題、構成及び効果は、以下の実施をするための形態における説明により明らかにされる。

【図面の簡単な説明】

【0008】

【図1】図１は、本発明の実施例１～３に係る制御装置に共通するブロック図である。

【図2】図２は、図１の制御装置における同期化回路の一例を示すブロック図である。

【図3】図３は、図２の同期化回路における第１の要求保持回路の動作の一例を示す状態遷移図である。

【図4】図４は、図２の同期化回路における第２の要求保持回路の動作の一例を示す状態遷移図である。

【図5】図５は、図２の同期化回路における第１の応答保持回路の動作の一例を示す状態遷移図である。

【図6】図６は、図２の同期化回路における第２の応答保持回路の動作の一例を示す状態遷移図である。

【図7】図７は、図２の同期化回路の動作の第１の例を示すタイミング図である。

【図8】図８は、図２の同期化回路の動作の第２の例を示すタイミング図である。

【図9】図９は、図１の制御装置における順番調整回路の第１例を示すブロック図である。

【図10】図１０は、図９の順番調整回路における選択信号生成回路の動作の一例を示す表である。

【図11】図１１は、図９の順番調整回路の動作の一例を示すタイミング図である。

【図12】図１２は、図１の制御装置における順番調整回路の第２例を示すブロック図である。

【図13】図１３は、図１の制御装置における順番調整回路の第３例を示すブロック図である。

【図14】図１４は、図１３の順番調整回路における選択信号生成回路の動作の一例を示す表である。

【図15】図１５は、図１３の順番調整回路の動作の一例を示すタイミング図である。

【発明を実施するための形態】

【0009】

以下、本発明に係る実施例１～３の順に図面を用いて説明する。実施例１は図１～図１１に示され、実施例２は図１～図８及び図１２に示され、実施例３は図１～図８及び図１３～図１５に示されている。なお、この実施形態により本発明が限定されるものではない。また、図面の記載において、同一部分には同一の符号を付して示している。

【0010】

なお、以下の説明において、信号の種類を、信号が伝達する信号線に付された符号を用いて特定することがある。例えば、信号線Ａによって制御信号が伝達される場合、信号線Ａによって伝達される信号を制御信号Ａという場合がある。要求信号、応答信号、データ等の他の種類の信号にも適用される。

【0011】

［実施例１］
実施例１について、図１～図１１を用いて説明する。図１は、本発明の実施例１～３に係る制御装置に共通するブロック図である。なお、図１の説明は、後述する実施例２～３の説明において省略する。図１に示すように、実施例１の制御装置１０は、第１の処理装置１００と、第２の処理装置１２０と、出力停止回路１５２と、順番調整回路１４０と、照合回路１５０と、入力制御回路１７０と、を有する。例えば、制御装置１０は、照合回路１５０を介して機器１６０を制御する。

【0012】

なお、順番調整回路１４０には、３つのバリエーションがあり、実施例１～３のそれぞれにおいて順番調整回路１４０Ａ（図９），１４０Ｂ（図１２），１４０Ｃ（図１３）が示される。実施例１において、これらの共通部分を順番調整回路１４０として説明する。

【0013】

第１の処理装置１００は、第１の制御信号と第１のデータを出力する。また、第２の処理装置１２０は、第２の制御信号と第２のデータを出力する。具体的には、第１の処理装置１００は、ＣＰＵ１０１と、同期化回路１０３と、ＲＡＭ１０４と、ＲＯＭ１０５と、出力回路１０７と、入力回路１０８と、バス１０２と、バス１０６と、を有する。第２の処理装置１２０は、ＣＰＵ１２１と、同期化回路１２３と、ＲＡＭ１２４と、ＲＯＭ１２５と、出力回路１２７と、入力回路１２８と、バス１２２と、バス１２６と、を有する。
なお、第２の処理装置１２０は、第１の処理装置１００の構成と同様の構成を有している。以下の説明において、第２の処理装置１２０の説明は省略することがある。

【0014】

ＣＰＵ１０１は、ＲＯＭ１０５に格納されたプログラムに従い、以下の処理を実行する。まず、ＣＰＵ１０１は、入力回路１０８からバス１０６、同期化回路１０３、バス１０２を介して機器１６０に関する情報を受け取り、予め定められた制御処理を行う。その後、機器１６０の制御に必要な情報は、ＣＰＵ１０１から、バス１０２、同期化回路１０３、バス１０６、出力回路１０７を介してバス１０９に出力される。ＲＡＭ１０４は、制御処理の途中経過の保存に使用される。ＣＰＵ１２１の動作もＣＰＵ１０１の動作と同じである。

【0015】

同期化回路１０３は、動作周波数の異なるバス１０２とバス１０６の間で情報のやり取りを行うための回路である。一般に、ＣＰＵの動作周波数の向上はシステム性能に与える影響が大きいが、それ以外の回路の動作周波数の向上はシステム性能に与える影響が小さい。そのため、ＣＰＵを比較的高い動作周波数で動作させ、それ以外の回路を比較的低い動作周波数で動作させることがよく行われる。その様な背景から、図１にはバス１０２の動作周波数がバス１０６の動作周波数より高い例を示した。後述する通り、バス１０２とバス１０６の動作周波数が異なることに起因して、ＣＰＵ１０１とＣＰＵ１２１の動作タイミングにずれが生じる場合がある。この動作タイミングのずれが、割込タイミングのずれにつながり、第１の処理装置１００と第２の処理装置１２０の出力の順番が不一致となる原因となる。同期化回路１２３の動作も同期化回路１０３と同じである。

【0016】

入力回路１０８は、バス１０２、同期化回路１０３、バス１０６を介してＣＰＵ１０１から入力要求を受け取ると、その入力要求は、バス１１０を介して入力制御回路１７０へ出力される。また、バス１１０を介して入力制御回路１７０から出力された入力要求に対するデータを入力回路１０８が受け取ると、そのデータは、入力回路１０８により、バス１０６、同期化回路１０３、バス１０２を介してＣＰＵ１０１に出力される。入力回路１２８の動作も入力回路１０８と同じである。

【0017】

出力回路１０７は、バス１０２、同期化回路１０３、バス１０６を介してＣＰＵ１０１から情報を受け取ると、受け取った情報をバス１０９に出力する。バス１０９に出力される値は、機器１６０に存在するＡＤ（Ａｎａｌｏｇ－ｔｏ－Ｄｉｇｉｔａｌ）変換回路に対するデジタル値であっても良い。また、バス１０９に出力される値は、機器１６０に存在するスイッチや、ＡＤ変換回路などの状態を変化させるための指令値であっても良い。バス１０９に出力される値は、イネーブル信号、アドレス値などを含む制御信号と、データから構成される。出力回路１２７の動作も出力回路１０７と同じである。

【0018】

照合回路１５０は、初期状態では信号線１５１を介して出力停止回路１５２に出力する停止指令を０（出力許可）とする。また、照合回路１５０は、バス１４１，１４２を介して順番調整回路１４０によって順番や出力タイミングが調整された出力回路１０７，１２７の出力を取り込む。その結果、値が不一致となった場合、照合回路１５０は、信号線１５１を介して出力停止回路１５２に出力する停止指令を１（出力停止）とする。

【0019】

照合回路１５０が停止指令を０（出力許可）に戻すタイミングは、バス１４１とバス１４２が一致した時であっても良い。また、停止指令を０（出力許可）に戻すタイミングは、図１に明示されていないシステムリセット状態を示す信号がアサートされた場合であっても良い。この場合、バス１４１とバス１４２が一致しても、停止指令は、システムリセット状態となるまで１（出力停止）のままとなる。

【0020】

出力停止回路１５２は、信号線１５１を介して照合回路１５０から受け取った停止指令が０（出力許可）の場合、バス１０９の値をバス１６１に出力する。また、出力停止回路１５２は、信号線１５１を介して照合回路１５０から受け取った停止指令が１（出力停止）の場合、バス１６１に予め定められた値を出力する。この時、バス１６１に出力される値は、機器１６０を安全に停止させるための値として規定される。

【0021】

入力制御回路１７０は、つぎの処理を順次実行する。まず、バス１１０を介して入力回路１０８から入力要求を入力制御回路１７０が受け取る。つぎに、入力制御回路１７０は、信号線１６２から取り込んだ機器１６０の情報と、過去に信号線１６２から取り込み内部に記憶した機器１６０の情報と、何れかを選択する。選択された情報は、バス１１０を介して入力回路１０８に入力制御回路１７０から出力される。

【0022】

また、入力制御回路１７０は、つぎの処理を順次実行する。まず、バス１３０を介して入力回路１２８から入力要求を入力制御回路１７０が受け取る。つぎに、入力制御回路１７０は、信号線１６２から取り込んだ機器１６０の情報と、過去に信号線１６２から取り込み内部に記憶した機器１６０の情報と、何れかを選択する。選択された情報は、バス１３０を介して入力回路１２８に入力制御回路１７０から出力される。

【0023】

機器１６０の内部状態は時間の経過とともに変化する。従って、入力回路１０８からの入力要求の発生時刻と入力回路１２８からの入力要求の発生時刻にずれがある場合、入力要求の発生した時刻に信号線１６２から取り込んだ機器１６０の情報は値が異なる可能性がある。入力回路１０８に出力される値と入力回路１２８に出力される値が異なると、第１の処理装置１００の処理結果と第２の処理装置１２０の処理結果に相違が生じ、照合回路１５０による照合で不一致を検知してしまう。この様な事態を防ぐため、入力制御回路１７０は最初に入力要求を受け取った入力回路への出力値を内部に記憶し、後から入力要求を受け取った入力回路には内部に記憶した値を出力する。このような処理をすることによって、入力回路１０８に出力される値と入力回路１２８に出力される値が同一となることが保証される。

【0024】

図２は、図１の制御装置における同期化回路１０３の一例を示すブロック図である。同期化回路１０３は、バス１０２からバス１０６に要求情報、及び出力データを伝達する回路と、バス１０６からバス１０２に入力データを伝達する回路が存在するが、図２にはバス１０２からバス１０６に要求情報、及び出力データを伝達する回路を示した。バス１０６からバス１０２に入力データを伝達する回路の構成も、情報の伝達される方向が異なる点を除いては、図２の回路と同様である。

【0025】

図２の同期化回路１０３は、第１の要求保持回路２１１と、第１の記憶回路２３１と、第２の記憶回路２３３と、第２の要求保持回路２５１と、第１の応答保持回路２５４と、第３の記憶回路２３４と、第４の記憶回路２３２と、第２の応答保持回路２１２と、制御信号記憶回路２５２と、データ記憶回路２５３と、を有する。バス１０２は、クロック信号２０１、要求信号２０２、制御信号２０３、データ２０４、応答信号２０５を伝達する信号線を含む。制御信号２０３は、要求の種類（入力か出力か）、要求先に複数ある記憶回路のうちの１つを選択するためのアドレス、あるいは、出力データが複数バイトから構成される場合にどのバイトのデータが有効かを示すバイトイネーブルを含んでいても良い。バス１０６も同様に、クロック信号２６１、要求信号２６２、制御信号２６３、データ２６４、応答信号２６５を伝達する信号線を含む。

【0026】

第１の要求保持回路２１１は、信号線２０２から要求ありの状態である１の値を受け取ると、信号線２２１に一定期間要求ありの状態である１を出力する。１を出力する期間の決定方法に関しては後述する。

【0027】

第１の記憶回路２３１は、クロック信号２６１の立ち上がりエッジで信号線２２１の値を取り込み、信号線２４１に出力する。

【0028】

第２の記憶回路２３３は、クロック信号２６１の立ち上がりエッジで信号線２４１の値を取り込み、信号線２４３に出力する。

【0029】

第２の記憶回路２３３は、異なるクロック間で信号を伝達する際に発生する中間値の伝搬を防止する役割を担う。信号線２２１はクロック信号２０１に同期して動作するのに対して、第１の記憶回路２３１はクロック信号２６１の立ち上がりで信号線２２１の値を取り込むため、クロック信号２６１の立ち上がりとほぼ同時に信号線２２１の値が変化する可能性があり、その場合には信号線２４１の値が０と１の中間となる場合がある。しかし、この様な場合でもクロック信号２６１の１周期の時間以内には信号線２４１の値は０か１のいずれかに収束する。第２の記憶回路で信号線２４１の値を取り込む時には信号線２４１の値は０か１に収束しているため、信号線２４３に中間値が伝搬するのを防ぐことができる。

【0030】

第２の要求保持回路２５１は、信号線２４３から要求ありの状態である１の値を受け取ると、信号線２６２に一定期間要求ありの状態である１を出力する。１を出力する期間の決定方法に関しては後述する。

【0031】

第１の応答保持回路２５４は、信号線２６２が要求ありの状態である１の値となっている際に信号線２６５から応答ありの状態である１の値を受け取ると、信号線２４４に一定期間応答ありの状態である１を出力する。１を出力する期間の決定方法に関しては後述する。

【0032】

第３の記憶回路２３４は、クロック信号２０１の立ち上がりエッジで信号線２４４の値を取り込み、信号線２４２に出力する。

【0033】

第４の記憶回路２３２は、クロック信号２０１の立ち上がりエッジで信号線２４２の値を取り込み、信号線２２２に出力する。第４の記憶回路２３２は、第２の記憶回路２３３と同様に、異なるクロック間で信号を伝達する際に発生する中間値の伝搬を防止する役割を担う。

【0034】

第２の応答保持回路２１２は、信号線２２２から応答ありの状態である１の値を受け取ると、信号線２０５に一定期間応答ありの状態である１を出力する。１を出力する期間の決定方法に関しては後述する。

【0035】

制御信号記憶回路２５２は、クロック信号２６１の立ち上がりエッジで信号線２０３の値を取り込み、信号線２６３に出力する。信号線２６３にも異なるクロック間での信号伝達に起因する中間値が発生する可能性はあるが、後述する通り信号線２６３の値は０または１に収束するまで使われることは無いため、問題ない。

【0036】

データ記憶回路２５３は、クロック信号２６１の立ち上がりエッジで信号線２０４の値を取り込み、信号線２６４に出力する。信号線２６４にも異なるクロック間での信号伝達に起因する中間値が発生する可能性はあるが、信号線２６３と同様に信号線２６４の値は０または１に収束するまで使われることは無いため、問題ない。

【0037】

なお、クロック信号２０１及びクロック信号２６１は、例えば、第１の処理装置１００内に設けられた水晶振動子から生成される。第１の処理装置１００において、クロック信号２０１はＣＰＵ１０１に用いられ、クロック信号２６１はＣＰＵ１０１以外の構成に用いられる。

【0038】

図３は、図２の同期化回路１０３における第１の要求保持回路２１１の動作の一例を示す状態遷移図である。図３の状態遷移図は、第１の要求出力なし状態３０１、要求出力あり状態３０２、第２の要求出力なし状態３０３を有する。第１の要求出力なし状態３０１と第２の要求出力なし状態３０３では第１の要求保持回路２１１の出力である要求信号２２１は０であり、要求出力あり状態３０２では第１の要求保持回路２１１の要求信号２２１は１である。ここで、第１の要求出力なし状態３０１及び第２の要求出力なし状態３０３は、信号線２０２の値が要求信号として要求なしを示す０であり、かつ信号線２０３の値が無効である場合における状態である。また、要求出力あり状態３０２は、信号線２０２の値が要求信号として要求ありを示す１であり、かつ信号線２０３の値が有効である場合における状態である。

【0039】

第１の要求出力なし状態３０１で信号線２０２の値が１となった場合には、次のクロック信号２０１の立ち上がりエッジで要求出力あり状態３０２に遷移する。信号線２０２の値が０の場合には、第１の要求出力なし状態３０１にとどまる。

【0040】

要求出力あり状態３０２で信号線２２２の値が１となった場合には、次のクロック信号２０１の立ち上がりエッジで第２の要求出力なし状態３０３に遷移する。信号線２２２の値が０に場合には、要求出力あり状態３０２にとどまる。

【0041】

第２の要求出力なし状態３０３で信号線２２２の値が０、かつ信号線２０２の値が１となった場合には、次のクロック信号２０１の立ち上がりエッジで要求出力あり状態３０２に遷移する。

【0042】

第２の要求出力なし状態３０３で信号線２２２の値が０、かつ信号線２０２の値が０となった場合には、次のクロック信号２０１の立ち上がりエッジで第１の要求出力なし状態３０１に遷移する。信号線２２２が１の場合には、第２の要求出力なし状態３０３にとどまる。

【0043】

図４は、図２の同期化回路１０３における第２の要求保持回路２５１の動作の一例を示す状態遷移図である。図４の状態遷移図は、第１の要求出力なし状態４０１、要求出力あり状態４０２、第２の要求出力なし状態４０３を有する。第１の要求出力なし状態４０１と第２の要求出力なし状態４０３では第２の要求保持回路２５１の出力である要求信号２６２は０であり、要求出力あり状態４０２では第２の要求保持回路２５１の要求信号２６２は１である。ここで、第１の要求出力なし状態４０１及び第２の要求無し状態４０３は、信号線２０２の値が要求信号として要求なしを示す０であり、かつ信号線２０３の値が無効である場合における状態である。また、要求出力あり状態４０２は、信号線２０２の値が要求信号として要求ありを示す１であり、かつ信号線２０３の値が有効である場合における状態である。

【0044】

第１の要求出力なし状態４０１で信号線２４３の値が１となった場合には、次のクロック信号２６１の立ち上がりエッジで要求出力あり状態４０２に遷移する。信号線２４３の値が０の場合には、第１の要求出力なし状態４０１にとどまる。

【0045】

要求出力あり状態４０２で信号線２６５の値が１となった場合には、次のクロック信号２６１の立ち上がりエッジで第２の要求出力なし状態４０３に遷移する。信号線２６５の値が０の場合には、要求出力あり状態４０２にとどまる。

【0046】

第２の要求出力なし状態４０３で信号線２４３が０となった場合には、次のクロック信号２６１の立ち上がりエッジで要求出力なし状態４０１に遷移する。信号線２４３が１の場合には、第２の要求出力なし状態４０３にとどまる。

【0047】

図５は、図２の同期化回路１０３における第１の応答保持回路２５４の動作の一例を示す状態遷移図である。図５の状態遷移図は、応答出力なし状態５０１、応答出力あり状態５０２を有する。応答出力なし状態５０１では第１の応答保持回路２５４の出力である応答信号２４４の値は０であり、応答出力あり状態５０２では第１の応答保持回路２５４の応答信号２４４の値は１である。ここで、応答出力なし状態５０１は、信号線２６２の値が要求信号として要求なしを示す０であるか、または信号線２６５の値が応答信号として応答なしを示す０の場合における状態である。また、応答出力あり状態５０２は、信号線２６２の値が要求信号として要求ありを示す１であり、かつ信号線２６５の値が応答信号として応答ありを示す１の場合における状態である。

【0048】

応答出力なし状態５０１で信号線２６２の値が１、かつ信号線２６５の値が１となった場合には、次のクロック信号２６１の立ち上がりエッジで応答出力あり状態５０２に遷移する。信号線２６２の値が０、または信号線２６５の値が０の場合には、応答出力なし状態５０１にとどまる。

【0049】

応答出力あり状態５０２で信号線２４３の値が０となった場合には、次のクロック信号２６１の立ち上がりエッジで応答出力なし状態５０１に遷移する。信号線２４３の値が１の場合には、要求出力あり状態５０２にとどまる。

【0050】

図６は、図２の同期化回路１０３における第２の応答保持回路２１２の動作の一例を示す状態遷移図である。図６の状態遷移図は、第１の応答出力なし状態６０１、応答出力あり状態６０２、第２の応答出力なし状態６０３を有する。第１の応答出力なし状態６０１と第２の応答出力なし状態６０３では第２の応答保持回路２１２の出力である応答信号２０５の値は０であり、応答出力あり状態６０２では第２の応答保持回路２１２の応答信号２０５の値は１である。ここで、第１の応答出力なし状態６０１及び第２の応答出力なし状態６０３は、信号線２６２の値が要求信号として要求なしを示す０であるか、または信号線２６５の値が応答信号として応答なしを示す０の場合における状態である。また、要求出力あり状態６０２は、信号線２６２の値が要求信号として要求ありを示す１であり、かつ信号線２６５の値が応答信号として応答ありを示す１の場合における状態である。

【0051】

第１の応答出力なし状態６０１で信号線２２２の値が１となった場合には、次のクロック信号２０１の立ち上がりエッジで応答出力あり状態６０２に遷移する。信号線２２２の値が０の場合には、第１の応答出力なし状態６０１にとどまる。

【0052】

応答出力あり状態６０２では、次のクロック信号２０１の立ち上がりエッジで常に第２の応答出力なし状態６０３に遷移する。

【0053】

第２の応答出力なし状態６０３で信号線２２２が０となった場合には、次のクロック信号２０１の立ち上がりエッジで第１の応答出力なし状態６０１に遷移する。信号線２２２が１の場合には、第２の応答出力なし状態６０３にとどまる。

【0054】

図７は、図２の同期化回路１０３の動作の第１の例を示すタイミング図である。サイクル７０１は、クロック信号２０１の各周期に番号を付けたものである。奇数回のサイクルを表記し、偶数回のサイクルの表記は省略した。サイクル７０２はクロック信号２６１の各周期に番号を付けたものである。

【0055】

要求信号２０２は、一度１となると応答信号２０５が１となるまで値を保持し、応答信号２０５が１となると次のサイクルで０となる。

【0056】

制御信号２０３とデータ２０４は、要求信号２０２が１となったサイクルでその要求に対応する値が出力され、応答信号２０５が１となるまで同じ値を保持する。制御信号２０３にはサイクル１に１番目の要求Ａ－１が出力され、サイクル１７に２番目の要求Ａ－２が出力される。データ２０４にはサイクル１に１番目のデータＤ－１が出力され、サイクル１７に２番目のデータＤ－２が出力される。

【0057】

要求信号２２１は、図３で説明した第１の要求保持回路２１１の状態遷移に従って出力値が決定される。

【0058】

要求信号２４１（信号線２４１において伝達される信号）は、クロック信号２６１の立ち上がりエッジで要求信号２２１の値が反映される。

【0059】

要求信号２４３（信号線２４３において伝達される信号）は、クロック信号２６１の立ち上がりエッジで要求信号２４１の値が反映される。

【0060】

要求信号２６２（信号線２６２において伝達される信号）は、図４で説明した第２の要求保持回路２５１の状態遷移に従って出力値が決定される。

【0061】

制御信号２６３（信号線２６３において伝達される信号）は、クロック信号２６１の１サイクル目で制御信号２０３の値Ａ－１が反映され、８サイクル目で制御信号２０３の値Ａ－２が反映される。制御信号２６３は、クロック信号２６１の１サイクル目、あるいは８サイクル目で値が変化する際に、異なるクロック間での信号伝達に起因する中間値が発生する可能性はあるが、クロック信号２６１の１サイクル目、あるいは８サイクル目の期間の間に０か１に収束する。制御信号２６３の値が接続先の回路に取り込まれるのは、要求信号２６２が１の期間であるため、その期間に制御信号２６３の値が中間値となることは無い。

【0062】

データ２６４は、クロック信号２６１の１サイクル目でデータ２０４の値Ｄ－１が反映され、８サイクル目でデータ２０４の値Ｄ－２が反映される。データ２６４においても異なるクロック間での信号伝達に起因する中間値が発生する可能性はあるが、制御信号２６３と同様に、接続先の回路に取り込まれる期間に中間値となることは無い。

【0063】

応答信号２６５は、バス１０６に接続されたアクセス先の回路が出力する信号であり、アクセス先毎に動作が異なる可能性があるが、ここでは、要求信号２６２の値が１となった次のサイクルで１となる例を示した。

【0064】

応答信号２４４は、図５で説明した第１の応答保持回路２５４の状態遷移に従って出力値が決定される。

【0065】

応答信号２４２（信号線２４２において伝達される信号）は、クロック信号２０１の立ち上がりエッジで応答信号２４４の値が反映される。

【0066】

応答信号２２２（信号線２２２において伝達される信号）は、クロック信号２０１の立ち上がりエッジで応答信号２４２の値が反映される。

【0067】

応答信号２０５（信号線２０５において伝達される信号）は、図６で説明した第２の応答保持回路２１２の状態遷移に従って出力値が決定される。

【0068】

以上の一連の動作により、クロック信号２０１の１サイクル目から１５サイクル目で１つの要求Ａ－１、及びデータＤ－１の転送が終了し、１７サイクル目から２番目の要求Ａ－２、及びデータＤ－２の転送が開始される。

【0069】

図８は、図２の同期化回路１０３の動作の第２の例を示すタイミング図である。図７のタイミング図では、応答信号２４４の立ち上がりとクロック信号２０１の１３サイクル目の立ち上がりの時間差が小さいが、応答信号２４２にはクロック信号２０１の１３サイクル目に応答信号２４４の１の値が伝搬すると仮定した。回路の動作速度によっては、応答信号２４２への応答信号２４４の１の値の伝搬がクロック信号２０１の１４サイクル目となる可能性がある。図８はその様なケースを図示したものである。図７と比べると、応答信号２４２の立ち上がりがクロック信号２０１の１サイクル遅れることにより、応答信号２２２も１サイクル遅れ、応答信号２０５の値が１となるタイミングも１サイクル遅れることになる。結果として、２番目の要求Ａ－２、及びデータＤ－２の転送が開始されるタイミングも１サイクル遅れることになる。

【0070】

この様に、同期化回路１０３の動作は回路の遅延時間やクロック間の立ち上がりの時間差の影響で異なる場合がある。例えば、第１の処理装置１００の同期化回路１０３は図７のタイミングで動作し、第２の処理装置１２０の同期化回路１２３は図８のタイミングで動作したとすると、第１の処理装置１００と第２の処理装置１２０の動作タイミングにずれが生じ、結果として割込タイミングのずれに起因する出力順番の不一致が発生する。

【0071】

図９は、図１の制御装置における順番調整回路１４０の第１例を示すブロック図である。図９の順番調整回路１４０Ａは、第１の制御信号記憶回路９１１と、第１のデータ記憶回路９１２と、第２の制御信号記憶回路９１３と、第２のデータ記憶回路９１４と、第１の比較回路９３１と、第２の比較回路９３３と、第３の比較回路９３２と、選択信号生成回路９５１と、第１の制御信号選択回路９７１と、第１のデータ選択回路９７２と、第２の制御信号選択回路９７３と、第２のデータ選択回路９７４と、を有する。

【0072】

順番調整回路１４０Ａに含まれる各回路は、バス１０９を介して伝達された第１の処理装置１００の出力およびバス１２９を介して伝達された第２の処理装置１２０の出力に基づいて各回路が有する機能を行う。また、各回路が機能を行うタイミングは、第１の処理装置１００におけるクロック信号２６１（または第２の処理装置１２０におけるクロック信号）に従い、例えば、クロック信号２６１の立ち上がりのときに機能を切り替える。順番調整回路１４０Ａは、バス１０９における出力およびバス１２９における出力を比較したうえで、バス１４１およびバス１４２に同じタイミングで出力をする。このようにすることによって、順番調整回路１４０Ａは、バス１０９の出力とバス１２９の出力のタイミングにずれが生じる場合または出力の順番が合致しない場合でも、相違点を調整したうえで照合回路１５０へ出力を行うことを可能とする。以下、具体的に説明する。

【0073】

バス１０９は、制御信号９０１とデータ９０２を伝達する信号線を含む。制御信号９０１は、要求の有無、要求の種類（入力か出力か）、要求先に複数ある記憶回路のうちの１つを選択するためのアドレス、あるいは、出力データが複数バイトから構成される場合にどのバイトのデータが有効かを示すバイトイネーブルを含んでいても良い。バス１２９も同様に、制御信号９０３とデータ９０４を伝達する信号線を含む。バス１４１も同様に、制御信号９８１とデータ９８２を伝達する信号線を含む。バス１４２も同様に、制御信号９８３とデータ９８４を伝達する信号線を含む。

【0074】

第１の記憶回路は、第１の処理装置１００が出力した第１の制御信号（信号線９０１において伝達される信号）と第１のデータ（信号線９０２において伝達される信号）を記憶する。具体的には、第１の記憶回路は、第１の制御信号記憶回路９１１と第１のデータ記憶回路９１２を含む構成とすることが可能である。

【0075】

第１の制御信号記憶回路９１１は、信号線９０１に要求があり、かつ、第１の制御信号選択回路９７１で信号線９０１の制御信号が選択されていない場合に、信号線９０１の値を記憶する。

【0076】

第１のデータ記憶回路９１２は、信号線９０１に要求があり、かつ、第１の制御信号選択回路９７１で信号線９０１の制御信号が選択されていない場合に、信号線９０２の値を記憶する。

【0077】

また、第２の記憶回路は、第２の処理装置１２０が出力した第２の制御信号（信号線９０３において伝達される信号）と第２のデータ（信号線９０４において伝達される信号）を記憶する。具体的には、第２の記憶回路は、第２の制御信号記憶回路９１３と第２のデータ記憶回路９１４を含む構成とすることが可能である。

【0078】

第２の制御信号記憶回路９１３は、信号線９０３に要求があり、かつ、第２の制御信号選択回路９７３で信号線９０３の制御信号が選択されていない場合に、信号線９０３の値を記憶する。

【0079】

第２のデータ記憶回路９１４は、信号線９０３に要求があり、かつ、第２の制御信号選択回路９７３で信号線９０３の制御信号が選択されていない場合に、信号線９０４の値を記憶する。

【0080】

第１の比較回路９３１は、第１の記憶回路に記憶されかつ第１の記憶回路が出力した第１の制御信号と第２の処理装置が出力した第２制御信号を比較する。具体的には、第１の比較回路９３１は、信号線９２１の制御信号と信号線９０３の制御信号を比較し、一致している場合は信号線９４１に１を、不一致の場合は０を出力する。

【0081】

第２の比較回路９３３は、第２の記憶回路に記憶されかつ第２の記憶回路が出力した第２の制御信号と第１の処理装置が出力した第１の制御信号を比較する。具体的には、第２の比較回路９３３は、信号線９２３の制御信号と信号線９０１の制御信号を比較し、一致している場合は信号線９４３に１を、不一致の場合は０を出力する。

【0082】

第３の比較回路９３２は、第１の処理装置１００が出力した第１の制御信号と第２の処理装置１２０が出力した第２の制御信号を比較する。具体的には、第３の比較回路９３２は、信号線９０１の制御信号と信号線９０３の制御信号を比較し、一致している場合は信号線９４２に１を、不一致の場合は０を出力する。

【0083】

選択信号生成回路９５１は、第１の比較回路９３１、第２の比較回路９３３及び第３の比較回路９３２が出力した比較結果から後述する第１の選択回路及び第２の選択回路の選択信号を生成する。具体的には、選択信号生成回路９５１は、信号線９４１、９４３、９４２から比較結果を取り込み、予め定められた規則に従って選択信号９６１、及び選択信号９６２を出力する。出力を決める規則は後述する。

【0084】

第１の選択回路は、第１の処理装置１００が出力した第１のデータと第１の記憶回路が出力した第１のデータから照合するデータを選択する。具体的には、第１の選択回路は、第１の制御信号選択回路９７１と第１のデータ選択回路９７２を含む構成とすることが可能である。

【0085】

第１の制御信号選択回路９７１は、選択信号９６１に従って信号線９０１の制御信号か信号線９２１の制御信号のいずれか一方を選択し、信号線９８１に出力する。

【0086】

第１のデータ選択回路９７２は、選択信号９６１に従って信号線９０２のデータか信号線９２２のデータのいずれか一方を選択し、信号線９８２に出力する。

【0087】

第２の選択回路は、第２の処理装置１２０が出力した第２のデータと第２の記憶回路が出力した第２のデータから照合するデータを選択する。具体的には、第２の選択回路は、第２の制御信号選択回路９７３と第２のデータ選択回路９７４を含む構成とすることが可能である。

【0088】

第２の制御信号選択回路９７３は、選択信号９６２に従って信号線９０３の制御信号か信号線９２３の制御信号のいずれか一方を選択し、信号線９８３に出力する。

【0089】

第２のデータ選択回路９７４は、選択信号９６２に従って信号線９０４のデータか信号線９２４のデータのいずれか一方を選択し、信号線９８４に出力する。

【0090】

第１の選択回路が選択したデータと第２の選択回路が選択したデータは、照合回路１５０によって照合される。

【0091】

図１０は、図９の順番調整回路１４０Ａにおける選択信号生成回路９５１の動作の一例を示す表である。

【0092】

選択信号生成回路９５１は、第１の比較回路９３１が一致を検出した場合に、第１の選択回路において第１の記憶回路が出力した第１のデータを選択させ、かつ第２の選択回路に第２の処理装置１２０が出力した第２のデータを選択させるように、選択信号を出力する。具体的には、選択信号生成回路９５１は、第１の比較回路９３１の出力９４１が１の時には、第１の制御信号選択回路９７１の出力９８１が信号線９２１の値、データ９８２が信号線９２２の値、第２の制御信号選択回路９７３の出力９８３が信号線９０３の値、データ９８４が信号線９０４の値となる様に、選択信号９６１、及び選択信号９６２を出力する。

【0093】

選択信号生成回路９５１はまた、第２の比較回路９３３が一致を検出した場合に、第１の選択回路において第１の処理装置１００が出力した第１のデータを選択させ、かつ第２の選択回路において第２の記憶回路が出力した第２のデータを選択させるように、選択信号を出力する。具体的には、選択信号生成回路９５１は、第１の比較回路９３１の出力９４１が０、かつ第２の比較回路９３３の出力９４３が１の時には、第１の制御信号選択回路９７１の出力９８１が信号線９０１の値、データ９８２が信号線９０２の値、第２の制御信号選択回路９７３の出力９８３が信号線９２３の値、データ９８４が信号線９２４の値となる様に、選択信号９６１、及び選択信号９６２を出力する。

【0094】

選択信号生成回路９５１はまた、第３の比較回路９４２が一致を検出した場合に、第１の選択回路において第１の処理装置１００が出力した第１のデータを選択させ、かつ第２の選択回路において第２の処理装置１２０が出力した第２のデータを選択させるように、選択信号を出力する。具体的には、選択信号生成回路９５１は、第１の比較回路９３１の出力９４１が０、第２の比較回路９３３の出力９４３が０、かつ第３の比較回路９３２の出力９４２が１の時には、第１の制御信号選択回路９７１の出力９８１が信号線９０１の値、データ９８２が信号線９０２の値、第２の制御信号選択回路９７３の出力９８３が信号線９０３の値、データ９８４が信号線９０４の値となる様に、選択信号９６１、及び選択信号９６２を出力する。

【0095】

選択信号生成回路９５１はまた、第１の比較回路９３１の出力９４１が０、第２の比較回路９３３の出力９４３が０、かつ第３の比較回路９３２の出力９４２が０の時には、第１の制御信号選択回路９７１の出力９８１が要求なし、第２の制御信号選択回路９７３の出力９８３が要求なしとなる様に、選択信号９６１、及び選択信号９６２を出力する。このケースでは、データ９８２、及びデータ９８４はｄｏｎ'ｔ ｃａｒｅである。

【0096】

図１１は、図９の順番調整回路１４０Ａの動作の一例を示すタイミング図である。図１１のサイクルの列は、図２のクロック信号２６１の各周期に番号を付けたものである。図９の順番調整回路１４０Ａの入力であるバス１０９、１２９には有効な値が出力されない場合がある。例えば、バス１０９は図１の出力回路１０７がバス１０６から情報を受け取った時のみ有効な値を出力する。出力回路１０７のバス１０６からの情報の受け取りは、図２の同期化回路の信号線２６２（第２の要求保持回路２５１の出力が伝達する信号線）と信号線２６５（第１の応答保持回路２５４の入力を伝達する信号線）がともに１の時で、かつ、信号線２６３（制御信号記憶回路２５２の出力が伝達する信号線）の値が出力回路１０７へのデータ取り込み要求を示している時にのみ行われる。図７の例では、信号線２６２と信号線２６５がともに１を伝達するのは５サイクル目と１３サイクル目のみであり、信号線２６３の条件も考慮すると、バス１０９に有効な値が出力されるサイクルはごく一部であることがわかる。図１１の網掛けした行は、バス１０９、１２９のいずれにも有効な値が出力されていないサイクルを示し、１行で複数のサイクルを示している。

【0097】

図１１において、＜ｔ１＞～＜ｔ５＞は割り込まれるタスクの出力、（ｉ１）～（ｉ３）は割込ルーチンの出力である。信号線９０１には＜ｔ３＞と＜ｔ４＞の間に（ｉ１）～（ｉ３）が出力されているのに対し、信号線９０３には＜ｔ２＞と＜ｔ３＞の間に（ｉ１）～（ｉ３）が出力されており、順番が異なっている。

【0098】

サイクルａ、ｂ、ｆ、ｇ、ｈでは第１の比較回路９３１の出力９４１（信号線９４１において伝達される信号）が１となっているため、信号線９８１には信号線９２１の値が出力され、信号線９８３には信号線９０３の値が出力される。

【0099】

サイクルｃ、ｄ、ｅでは第３の比較回路９３２の出力９４２（信号線９４２において伝達される信号）が１となっているため、信号線９８１には信号線９０１の値が出力され、信号線９８３には信号線９０３の値が出力される。

【0100】

上述のように、本開示によれば、第１の比較回路９３１、第２の比較回路９３３、第３の比較回路９３２の出力を用いることで第１の処理装置１００と第２の処理装置１２０の対応する出力を検出し、第１の選択回路（第１の制御信号選択回路９７１及び第１のデータ選択回路９７２）と第２の選択回路（第２の制御信号選択回路９７３と第２のデータ選択回路９７４）で対応する出力を選択することにより、第１の処理装置１００と第２の処理装置１２０の出力の順番を同一とすることができる。このため、結果として、信号線９８１と信号線９８３に出力される制御信号の順番と出力されるサイクルが一致するため、正確な照合を行うことが可能となる。

【0101】

なお、図１１において第２の比較回路９３３の出力９４３が１となるサイクルが存在しないが、これは、信号線９０１の動作が信号線９０３より先行しているためである。信号線９０１と信号線９０３の値が逆のケースでは、第１の比較回路９３１の出力９４１の代わりに第２の比較回路９４３の出力９４３が１となる。

【0102】

［実施例２］
図１２は、図１の制御装置における順番調整回路１４０の第２例を示すブロック図である。図９と同じ符号をつけた構成要素の動作は図９と同じである。図９の順番調整回路１４０Ａと図１２の順番調整回路１４０Ｂの違いは、第１の比較回路１２３１、第２の比較回路１２３３、及び第３の比較回路１２３２で制御信号ではなくデータを比較する様にした点である。

【0103】

第１の比較回路１２３１は、第１の記憶回路に記憶されかつ第１の記憶回路が出力した第１のデータと第２の処理装置１２０が出力した第２データを比較する。具体的には、第１の比較回路１２３１は、信号線９２２のデータと信号線９０４のデータを比較し、一致している場合は信号線９４１に１を、不一致の場合は０を出力する。

【0104】

第２の比較回路１２３３は、第２の記憶回路に記憶されかつ第２の記憶回路が出力した第２データと第１の処理装置１００が出力した第１データを比較する。具体的には、第２の比較回路１２３３は、信号線９２４のデータと信号線９０２のデータを比較し、一致している場合は信号線９４３に１を、不一致の場合は０を出力する。

【0105】

第３の比較回路１２３２は、第１の処理装置１００が出力した第１のデータと第２の処理装置１２０が出力した第２のデータを比較する。具体的には第３の比較回路１２３２は、信号線９０２のデータと信号線９０４のデータを比較し、一致している場合は信号線９４２に１を、不一致の場合は０を出力する。

【0106】

制御信号ではなくデータを比較することにより、制御信号よりデータの方が信号線の数が少なかった場合に、第１の比較回路、第２の比較回路、及び第３の比較回路の物量を図９より減らすことができる。

【0107】

図１２の順番調整回路１４０Ｂの動作は、図１０、図１１に示した順番調整回路１４０Ａの動作と同様である。

【0108】

［実施例３］
図１３は、図１の制御装置における順番調整回路１４０の第３例を示すブロック図である。図９と同じ符号をつけた構成要素の動作は図９と同じである。図９の順番調整回路１４０Ａと図１３の順番調整回路１４０Ｃの違いは、第３の制御信号記憶回路１３１１、第３のデータ記憶回路１３１２、第４の制御信号記憶回路１３１３、第４のデータ記憶回路１３１４、第４の比較回路１３３１、及び第５の比較回路１３３３が追加されている点である。また、それに伴い、選択信号生成回路１３５１、第１の制御信号選択回路１３７１、第１のデータ選択回路１３７２、第２の制御信号選択回路１３７３、第２のデータ選択回路１３７４の構成も図９とは異なっている。

【0109】

第３の記憶回路は、第１の記憶回路が出力した第１の制御信号と第１のデータを記憶する。具体的には、第３の記憶回路は、第３の制御信号記憶回路１３１１と第３のデータ記憶回路１３１２を含む構成とすることが可能である。

【0110】

第３の制御信号記憶回路１３１１は、信号線９０１に要求があり、第１の制御信号選択回路１３７１で信号線９０１または信号線９２１の制御信号が選択されておらず、かつ第１の制御信号記憶回路９１１に有効な制御信号が格納されている場合に、信号線９２１の値を記憶する。

【0111】

第３のデータ記憶回路１３１２は、信号線９０１に要求があり、第１の制御信号選択回路１３７１で信号線９０１または信号線９２１の制御信号が選択されておらず、かつ第１の制御信号記憶回路９１１に有効な制御信号が格納されている場合に、信号線９２２の値を記憶する。

【0112】

第４の記憶回路は、第２の記憶回路が出力した第２の制御信号と第２のデータを記憶する。具体的には、第４の記憶回路は、第４の制御信号記憶回路１３１３と第４のデータ記憶回路１３１４を含む構成とすることが可能である。

【0113】

第４の制御信号記憶回路１３１３は、信号線９０３に要求があり、第２の制御信号選択回路１３７３で信号線９０３または信号線９２３の制御信号が選択されておらず、かつ第２の制御信号記憶回路９１３に有効な制御信号が格納されている場合に、信号線９２３の値を記憶する。

【0114】

第４のデータ記憶回路１３１４は、信号線９０３に要求があり、第２の制御信号選択回路１３７３で信号線９０３または信号線９２３の制御信号が選択されておらず、かつ第２の制御信号記憶回路９１３に有効な制御信号が格納されている場合に、信号線９２４の値を記憶する。

【0115】

第４の比較回路１３３１は、第３の記憶回路に記憶されかつ第３の記憶装置が出力した第１の制御信号と第２の処理装置１２０が出力した第２の制御信号を比較する。具体的には、第４の比較回路１３３１は、信号線１３２１の制御信号と信号線９０３の制御信号を比較し、一致している場合は信号線１３４１に１を、不一致の場合は０を出力する。

【0116】

第５の比較回路１３３３は、第４の記憶回路に記憶されかつ第４の記憶回路が出力した第２の制御信号と第１の処理装置１００が出力した第１の制御信号を比較する。具体的には、第５の比較回路１３３３は、信号線１３２３の制御信号と信号線９０１の制御信号を比較し、一致している場合は信号線１３４３に１を、不一致の場合は０を出力する。

【0117】

選択信号生成回路１３５１は、第１の比較回路９３１、第２の比較回路９３３、第３の比較回路９３２、第４の比較回路１３３１及び第５の比較回路１３３３が出力した比較結果から第１の選択回路及び第２の選択回路の選択信号を生成する。具体的には、選択信号生成回路１３５１は、信号線９４１、９４３、９４２、１３４１、１３４３から比較結果を取り込み、予め定められた規則に従って選択信号１３６１、及び選択信号１３６２を出力する。出力を決める規則は後述する。

【0118】

第１の制御信号選択回路１３７１は、選択信号１３６１に従って信号線９０１の制御信号、信号線９２１の制御信号、または信号線１３２１の制御信号のいずれかを選択し、信号線９８１に出力する。

【0119】

第１のデータ選択回路１３７２は、選択信号１３６１に従って信号線９０２のデータ、信号線９２２のデータ、または信号線１３２２のデータのいずれかを選択し、信号線９８２に出力する。

【0120】

第２の制御信号選択回路１３７３は、選択信号１３６２に従って信号線９０３の制御信号、信号線９２３の制御信号、または信号線１３２３の制御信号のいずれかを選択し、信号線９８３に出力する。

【0121】

第２のデータ選択回路１３７４は、選択信号１３６２に従って信号線９０４のデータ、信号線９２４のデータ、信号線１３２４のデータのいずれかを選択し、信号線９８４に出力する。

【0122】

図１４は、図１３の順番調整回路１４０Ｃにおける選択信号生成回路１３５１の動作の一例を示す表である。図１４には制御信号の出力を示したが、データの出力も同様である。

【0123】

選択信号生成回路１３５１は、第４の比較回路１３３１が一致を検出した場合に、第１の選択回路において第３の記憶回路が出力した第１のデータを選択させ、かつ第２の選択回路において第２の処理装置１２０が出力した第２のデータを選択させるように、選択信号を出力する。具体的には、選択信号生成回路１３５１は、第４の比較回路１３３１の出力１３４１が１の時には、第１の制御信号選択回路１３７１の出力９８１が信号線１３２１の値、第２の制御信号選択回路１３７３の出力９８３が信号線９０３の値、となる様に、選択信号１３６１、及び選択信号１３６２を出力する。

【0124】

選択信号生成回路１３５１はまた、第１の比較回路９３１が一致を検出した場合に、第１の選択回路において第１の記憶回路が出力した第１のデータを選択させ、かつ第２の選択回路において第２の処理装置１２０が出力した第２のデータを選択させるように、選択信号を出力する。具体的には、選択信号生成回路１３５１は、第４の比較回路１３３１の出力１３４１が０、かつ第１の比較回路９３１の出力が１の時には、第１の制御信号選択回路１３７１の出力９８１が信号線９２１の値、第２の制御信号選択回路１３７３の出力９８３が信号線９０３の値となる様に、選択信号１３６１、及び選択信号１３６２を出力する。

【0125】

選択信号生成回路１３５１はまた、第５の比較回路１３３３が一致を検出した場合に、第１の選択回路において第１の処理装置１００が出力した第１のデータを選択させ、かつ第２の選択回路において第４の記憶回路が出力した第２のデータを選択させるように、選択信号を出力する。具体的には、選択信号生成回路１３５１は、第４の比較回路１３３１の出力１３４１が０、第１の比較回路９３１の出力が０、かつ第５の比較回路１３３３の出力が１の時には、第１の制御信号選択回路１３７１の出力９８１が信号線９０１の値、第２の制御信号選択回路１３７３の出力９８３が信号線１３２３の値となる様に、選択信号１３６１、及び選択信号１３６２を出力する。

【0126】

選択信号生成回路１３５１はまた、第２の比較回路９３３が一致を検出した場合に、第１の選択回路において第１の処理装置１００が出力した前記第１のデータを選択させ、かつ第２の選択回路で第２の記憶回路が出力したデータを選択させるように、選択信号を出力する。具体的には、選択信号生成回路１３５１は、第４の比較回路１３３１の出力１３４１が０、第１の比較回路９３１の出力が０、第５の比較回路１３３３の出力が０、かつ第２の比較回路９３３の出力が１の時には、第１の制御信号選択回路１３７１の出力９８１が信号線９０１の値、第２の制御信号選択回路１３７３の出力９８３が信号線９２３の値となる様に、選択信号１３６１、及び選択信号１３６２を出力する。

【0127】

選択信号生成回路１３５１はまた、第３の比較回路９３２が一致を検出した場合に、第１の選択回路において第１の処理装置が出力した前記第１のデータを選択させ、かつ第２の選択回路において前記第２の処理装置が出力した第２のデータを選択させるように、選択信号を出力する。具体的には、選択信号生成回路１３５１は、第４の比較回路１３３１の出力１３４１が０、第１の比較回路９３１の出力が０、第５の比較回路１３３３の出力が０、第２の比較回路９３３の出力が０、かつ第３の比較回路９３２の出力が１の時には、第１の制御信号選択回路１３７１の出力９８１が信号線９０１の値、第２の制御信号選択回路１３７３の出力９８３が信号線９０３の値となる様に、選択信号１３６１、及び選択信号１３６２を出力する。

【0128】

選択信号生成回路１３５１はまた、第４の比較回路１３３１の出力１３４１が０、第１の比較回路９３１の出力が０、第５の比較回路１３３３の出力が０、第２の比較回路９３３の出力が０、かつ第３の比較回路９３２の出力が０の時には、第１の制御信号選択回路１３７１の出力９８１が要求なし、第２の制御信号選択回路１３７３の出力９８３が要求なしとなる様に、選択信号１３６１、及び選択信号１３６２を出力する。

【0129】

図１５は、図１３の順番調整回路１４０Ｃの動作の一例を示すタイミング図である。網掛けした行の意味は図１１と同様である。図１１に示したように、信号線９０１と信号線９０３の動作のずれが小さい場合は、順番調整回路１４０Ｃの動作は図１１と同様である。一方、図９の順番調整回路１４０Ｂでは信号線９０１と信号線９０３のそれぞれに対して１つの値を保持する記憶回路しかないため、信号線９０１と信号線９０３のずれが大きい場合には対応ができなかった。例えば、図１５の様に、信号線９０３に＜ｔ１＞が出力されるより前に信号線９０１に＜ｔ１＞と＜ｔ２＞の２つの値が出力されると、図９の順番調整回路１４０Ｂでは対応できない。一方、図１３の順番調整回路１４０Ｃでは信号線９０１と信号線９０３のそれぞれに対して２つの値を保持する記憶回路が存在するため、信号線９０１に出力された＜ｔ１＞と＜ｔ２＞の両方を記憶することが可能である。

【0130】

サイクルｂ、ｃ、ｇ、ｈでは第４の比較回路１３３１の出力１３４１が１となっているため、信号線９８１には信号線１３２１の値が出力され、信号線９８３には信号線９０３の値が出力される。

【0131】

サイクルｄ、ｅ、ｆでは第３の比較回路９３２の出力９４２が１となっているため、信号線９８１には信号線９０１の値が出力され、信号線９８３には信号線９０３の値が出力される。

【0132】

サイクルｉでは第１の比較回路９３１の出力９４１が１となっているため、信号線９８１には信号線９２１の値が出力され、信号線９８３には信号線９０３の値が出力される。

【0133】

結果として、信号線９８１と信号線９８３に出力される制御信号の順番と出力されるサイクルが一致するため、正確な照合を行うことが可能となる。

【0134】

なお、図１５において第５の比較回路１３３３の出力１３４３が１となるサイクルは存在しないが、これは、信号線９０１の動作が信号線９０３より先行しているためである。信号線９０１と信号線９０３の値が逆のケースでは、第４の比較回路１３３１の出力１３４１の代わりに第５の比較回路１３３３の出力１３４３が１となる。

【0135】

［その他の実施例］
以上、本発明の実施の形態について説明したが、本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。例えば、実施例２の順番調整回路１４０Ｂと実施例３に示される順番調整回路１４０Ｃを組み合わせて、第４の比較回路と第５の比較回路と制御信号ではなくデータを比較する構成としてもよい。

【0136】

比較回路の構成としては、第１の比較回路は、第１の記憶回路に記憶されかつ第１の記憶回路が出力した第１のデータと第２の処理装置１２０が出力した第２のデータを比較する。第２の比較回路は、第２の記憶回路に記憶されかつ第２の記憶回路が出力した第２のデータと第１の処理装置１００が出力した第１のデータを比較する。第３の比較回路は、第１の処理装置１００が出力した第１のデータと第２の処理装置１２０が出力した第２のデータを比較する。

【0137】

また、第４の比較回路は、第３の記憶回路に記憶されかつ前記第３の記憶装置が出力した第１のデータと第２の処理装置が出力した記第２のデータを比較する。第５の比較回路は、第４の記憶回路に記憶されかつ第４の記憶回路が出力した第２のデータと第１の処理装置が出力した第１のデータを比較する。

【符号の説明】

【0138】

１０ 制御装置
１００ 第１の処理装置
１０２、１０４～１０６、１０９、１１０、１２２、１２６、１２９、１３０、１４１、１４２、１６１ バス
１０３ 同期化回路
１２０ 第２の処理装置
１４０ 順番調整回路
１５０ 照合回路
２０１－２０５、２２１、２２２、２４１、２４２、２４３、２４４、２６１－２６５、９０１－９０４、９２１－９２４、９４１－９４３、９６１、９６２、９８１－９８４、１３２１－１３２４、１３４１、１３４３、１３６１、１３６２ 信号線
９１１ 第１の制御信号記憶回路
９１２ 第１のデータ記憶回路
９１３ 第２の制御信号記憶回路
９１４ 第２のデータ記憶回路
９３１ 第１の比較回路
９３２ 第３の比較回路
９３３ 第２の比較回路
９５１ 選択信号生成回路
９７１、１３７１ 第１の制御信号選択回路
９７２、１３７２ 第１のデータ選択回路
９７３、１３７３ 第２の制御信号選択回路
９７４、１３７４ 第２のデータ選択回路
１２３１ 第１の比較回路
１２３２ 第３の比較回路、
１２３３ 第２の比較回路
１３１１ 第３の制御信号記憶回路
１３１２ 第３のデータ記憶回路
１３１３ 第４の制御信号記憶回路
１３１４ 第４のデータ記憶回路
１３３１ 第４の比較回路
１３３３ 第５の比較回路
１３５１ 選択信号生成回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】