特開 2024-122343 半導体記憶装置および半導体記憶装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024122343

(43)【公開日】2024-09-09

(54)【発明の名称】半導体記憶装置および半導体記憶装置の製造方法

(51)【国際特許分類】

   H10B 43/27 20230101AFI20240902BHJP

   H01L 21/336 20060101ALI20240902BHJP

【ＦＩ】

H10B43/27

H01L29/78 371

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2023029833

(22)【出願日】2023-02-28

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】中田 泰明

(72)【発明者】

【氏名】田上 政由

(72)【発明者】

【氏名】坂田 晃一

(72)【発明者】

【氏名】遠島 未希

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP18

5F083EP22

5F083EP33

5F083EP34

5F083EP42

5F083EP47

5F083EP48

5F083EP76

5F083ER03

5F083ER09

5F083ER14

5F083ER19

5F083ER22

5F083GA10

5F083GA30

5F083JA04

5F083JA36

5F083JA39

5F083KA01

5F083KA05

5F083KA11

5F083LA12

5F083LA16

5F083LA20

5F083MA06

5F083MA16

5F083MA19

5F083PR03

5F083PR05

5F083PR21

5F083PR40

5F083ZA29

5F101BA45

5F101BB04

5F101BD16

5F101BD22

5F101BD30

5F101BD34

5F101BE07

5F101BH02

5F101BH13

(57)【要約】

【課題】レーザ光の照射による配線層の損傷を抑制すること。
【解決手段】実施形態の半導体記憶装置は、第１の金属配線層の上方に配置され、複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に第１の方向に積層され、第１の金属配線と第１の方向で重なる積層体と、上端部に第１型の不純物を含んで積層体内を第１の方向に貫通する半導体層であって、第１の金属配線を介して複数のトランジスタと電気的に接続される半導体層を含むピラーと、第１の方向において、第１の金属配線層の位置よりも高い位置に配置されるとともに、第１の金属配線または第１の金属配線層に含まれる他の金属配線と第１の方向で重なり、複数のトランジスタ、複数の第１の導電層、および第１の金属配線層のいずれに対しても電気的に接続されない第２の導電層と、を備え、第２の導電層は、第１の金属配線より融点が高い金属層、及び、半導体層の少なくともいずれかである。
【選択図】図２

【特許請求の範囲】

【請求項1】

基板と、
前記基板上に配置された複数のトランジスタと、
前記複数のトランジスタの上方に配置され、前記基板と直交する第１の方向で同じ高さ位置に設けられ、第１の金属配線を含む第１の金属配線層と、
前記第１の金属配線層の上方に配置され、複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に前記第１の方向に積層され、前記第１の金属配線と前記第１の方向で重なる積層体と、
上端部に第１型の不純物を含んで前記積層体内を前記第１の方向に貫通する半導体層であって、前記第１の金属配線を介して前記複数のトランジスタと電気的に接続される半導体層を含むピラーと、
前記第１の方向において、前記第１の金属配線層の位置よりも高い位置に配置されるとともに、前記第１の金属配線または前記第１の金属配線層に含まれる他の金属配線と前記第１の方向で重なり、前記複数のトランジスタ、前記複数の第１の導電層、および前記第１の金属配線層のいずれに対しても電気的に接続されない第２の導電層と、を備え、
前記第２の導電層は、
前記第１の金属配線より融点が高い金属層、及び、半導体層の少なくともいずれかである、
半導体記憶装置。

【請求項2】

前記第２の導電層は、
前記第１の金属配線の少なくとも一部分と第２の絶縁層を介して前記第１の方向に対向しており、
前記第１の方向から見て、前記一部分よりも大きい面積を有する、
請求項１に記載の半導体記憶装置。

【請求項3】

前記第２の導電層は、
前記第１の金属配線の少なくとも一部分と第２の絶縁層を介して前記第１の方向に対向しており、
前記第１の方向から見た面積が前記一部分よりも小さい複数のピースに分割されており、
前記複数のピースが配置される領域は、
前記第１の方向から見て、前記一部分よりも広い面積を有する、
請求項１に記載の半導体記憶装置。

【請求項4】

前記ピラーと前記第１の金属配線との間の高さ位置に配置され、前記ピラーと前記第１の金属配線とを電気的に接続する第２の金属配線層を更に備え、
前記第２の金属配線層は、
前記第１の金属配線より融点が高く、
前記第２の導電層は、
前記第１の方向において、前記第２の金属配線層と同じ高さ位置に配置されている、
請求項１に記載の半導体記憶装置。

【請求項5】

前記第１の方向および前記第１の方向に交差する第２の方向に前記積層体内を延び、前記第１の方向と前記第２の方向とに交差する第３の方向に前記積層体を分割する板状部を更に備え、
前記第２の導電層は、
前記板状部の下端部に配置されている、
請求項４に記載の半導体記憶装置。

【請求項6】

前記ピラーと前記第１の金属配線との間の高さ位置に配置される第３の金属配線層を更に備え、
前記第２の金属配線層は、
前記ピラーと前記第１の金属配線との間の第１の高さ位置に配置され、
前記第３の金属配線層は、
前記第１の金属配線より融点が高く、
前記ピラーと前記第１の金属配線との間の前記第１の高さ位置とは異なる第２の高さ位置に配置され、
前記第２の導電層は、
前記第１の高さ位置に配置される第３の導電層と、
前記第２の高さ位置に配置される第４の導電層と、を含む、
請求項４に記載の半導体記憶装置。

【請求項7】

前記積層体から外れた位置で前記第１の方向に延び、前記複数の第１の導電層と前記複数のトランジスタとを電気的に接続するコンタクトと、
前記コンタクトの下方に配置され、前記コンタクトと前記第１の方向で重なる第２の金属配線と、
前記第１の方向において、前記積層体よりも高い位置に配置されるとともに、前記第２の金属配線と前記第１の方向で重なる第５の導電層と、
前記第１の方向において、前記積層体よりも高い位置に配置され、前記コンタクトと電気的に接続される第４の金属配線層と、を更に含み、
前記第５の導電層は、
前記第２の金属配線より融点が高い金属層、及び、半導体層の少なくともいずれかであり、
前記コンタクトの上端部に配置されて、前記コンタクトと前記第４の金属配線層とを接続している、
請求項１に記載の半導体記憶装置。

【請求項8】

基板上に複数のトランジスタを形成し、
前記複数のトランジスタの上方に配置され、前記基板と直交する第１の方向で同じ高さ位置に設けられ、第１の金属配線を含む第１の金属配線層を形成し、
前記第１の金属配線層の上方に、複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に第１の方向に積層され、前記第１の金属配線と前記第１の方向で重なる積層体を形成し、
前記積層体内を前記第１の方向に貫通する半導体層を有するピラーを形成し、
前記第１の方向において、前記第１の金属配線層の位置よりも高い位置に配置されるとともに、前記第１の金属配線または前記第１の金属配線層に含まれる他の金属配線と前記第１の方向で重なり、前記複数のトランジスタ、前記複数の第１の導電層、及び前記第１の金属配線層のいずれに対しても電気的に接続されない第２の導電層を形成し、
前記第２の導電層は、
前記第１の金属配線より融点が高い金属層、及び、半導体層の少なくともいずれかであり、
前記半導体層の上端部に第１型の不純物を注入し、前記積層体の上方側からレーザ光を照射する、
半導体記憶装置の製造方法。

【請求項9】

前記レーザ光を照射するときは、
前記第１の金属配線への前記レーザ光の照射を前記複数の第１の導電層または前記第２の導電層により遮蔽する、
請求項８に記載の半導体記憶装置の製造方法。

【請求項10】

前記第２の導電層を形成するときは、
前記第１の金属配線の少なくとも一部分と第２の絶縁層を介して前記第１の方向に対向させるとともに、前記第１の方向から見た面積が前記一部分よりも小さい複数のピースに分割して前記第２の導電層を形成し、
前記第１の方向から見て、前記一部分よりも広い面積を有する領域に亘って前記複数のピースを配置する、
請求項８に記載の半導体記憶装置の製造方法。

【請求項11】

前記複数のピースを形成するときは、
前記レーザ光の波長以下のピッチで、前記複数のピースを配置する、
請求項１０に記載の半導体記憶装置の製造方法。

【請求項12】

前記ピラーと前記第１の金属配線との間の高さ位置に、前記ピラーと前記第１の金属配線とを電気的に接続する第２の金属配線層を更に形成し、
前記第２の金属配線層は、
前記第１の金属配線より融点が高く、
前記第２の導電層を形成するときは、
前記第１の方向において、前記第２の金属配線層の形成と並行して、前記第２の金属配線層と同じ高さ位置に前記第２の導電層を形成する、
請求項８に記載の半導体記憶装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。

【背景技術】

【0002】

３次元不揮発性メモリ等の半導体記憶装置では、複数の導電層と複数の絶縁層とが交互に積層された積層体を貫通するピラーが形成される。その際、ピラーの上端部に活性層を形成するため、半導体記憶装置の上方からレーザ光等が照射されることがある。レーザ光の一部は半導体記憶装置内へと透過し、下層側の配線層を溶融させる等の損傷を与えてしまう場合がある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０２２－０４０９７５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

１つの実施形態は、レーザ光の照射による配線層の損傷を抑制することができる半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0005】

実施形態の半導体記憶装置は、基板と、前記基板上に配置された複数のトランジスタと、前記複数のトランジスタの上方に配置され、前記基板と直交する第１の方向で同じ高さ位置に設けられ、第１の金属配線を含む第１の金属配線層と、前記第１の金属配線層の上方に配置され、複数の第１の導電層と複数の第１の絶縁層とが１層ずつ交互に前記第１の方向に積層され、前記第１の金属配線と前記第１の方向で重なる積層体と、上端部に第１型の不純物を含んで前記積層体内を前記第１の方向に貫通する半導体層であって、前記第１の金属配線を介して前記複数のトランジスタと電気的に接続される半導体層を含むピラーと、前記第１の方向において、前記第１の金属配線層の位置よりも高い位置に配置されるとともに、前記第１の金属配線または前記第１の金属配線層に含まれる他の金属配線と前記第１の方向で重なり、前記複数のトランジスタ、前記複数の第１の導電層、および前記第１の金属配線層のいずれに対しても電気的に接続されない第２の導電層と、を備え、前記第２の導電層は、前記第１の金属配線より融点が高い金属層、及び、半導体層の少なくともいずれかである。

【図面の簡単な説明】

【0006】

【図1】実施形態にかかる半導体記憶装置の概略の構成例を示す断面図。

【図2】実施形態にかかる半導体記憶装置の構成の一例を示す断面図。

【図3】実施形態にかかる半導体記憶装置が備える複数の配線層と複数のダミー層との積層方向の位置関係を示す模式図。

【図4】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図5】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図6】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図7】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図8】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図9】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図10】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図11】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図12】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図13】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図14】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図15】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図16】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。

【図17】実施形態にかかる半導体記憶装置の製造方法におけるレーザ光が照射される処理を示す模式図。

【図18】実施形態および比較例にかかる半導体記憶装置において、コンタクトとソース側配線層とを接続する処理の一部を例示する断面図。

【図19】実施形態の変形例にかかる半導体記憶装置が備えるダミー層の構成の一例を示す模式図。

【図20】実施形態の変形例にかかる半導体記憶装置の他の構成の一例を示す断面図。

【図21】実施形態および変形例ならびに比較例にかかる半導体記憶装置の光学的かつ伝熱工学的なシミュレーションによる解析結果を示す模式図。

【発明を実施するための形態】

【0007】

以下に、本発明の実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。

【0008】

（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１の概略の構成例を示す断面図である。ただし、図１においては図面の見やすさを考慮してハッチングを省略する。

【0009】

図１に示すように、半導体記憶装置１は、半導体基板ＳＢの上方に、周辺回路ＣＢＡ、複数のワード線ＷＬ、ソース側配線層ＳＬ、及び電極層ＥＬをこの順に備える。なお、以下の説明においては、半導体基板ＳＢが配置される側を半導体記憶装置１の下方側とする。

【0010】

半導体基板ＳＢは、例えばシリコン基板等である。半導体基板ＳＢ上にはトランジスタＴＲ等を含む周辺回路ＣＢＡが配置されている。周辺回路ＣＢＡは、後述するメモリセルの動作に寄与する。

【0011】

周辺回路ＣＢＡは絶縁層４０で覆われている。周辺回路ＣＢＡの周囲の絶縁層４０には、半導体基板ＳＢ側から絶縁層４０の表面側へと絶縁層４０中を延びるエッジシールＥＳｃが配置されている。絶縁層４０の上方には複数のワード線ＷＬが積層されている。複数のワード線ＷＬは絶縁層５０で覆われており、この絶縁層５０を介して周辺回路ＣＢＡを覆う絶縁層４０と接合されている。絶縁層５０は、複数のワード線ＷＬの周囲にも広がっている。周囲の絶縁層５０には、複数のワード線ＷＬの積層方向に絶縁層５０中を延びるコンタクトＣ３及びエッジシールＥＳｍ等が配置されている。

【0012】

複数のワード線ＷＬにはメモリ領域ＭＲが配置され、複数のワード線ＷＬの端部には階段領域ＳＲが配置されている。複数のワード線ＷＬの外側には、周辺領域ＰＲが配置されている。

【0013】

メモリ領域ＭＲには、ワード線ＷＬを積層方向に貫通する複数のピラーＰＬが配置されている。ピラーＰＬとワード線ＷＬとの交差部にはメモリセルが形成される。これにより、半導体記憶装置１は、例えばメモリ領域ＭＲにメモリセルが３次元に配置された３次元不揮発性メモリとして構成される。

【0014】

階段領域ＳＲでは、複数のワード線ＷＬの端部が階段状に加工されている。これにより、複数のワード線ＷＬの端部は、ソース側配線層ＳＬへと向かうにつれて複数のワード線ＷＬの外側領域へ向かって広がっていく。複数のワード線ＷＬの階段状となった各層にはコンタクトＣＣがそれぞれ接続されている。

【0015】

これらのコンタクトＣＣにより、多層に積層されるワード線ＷＬが個々に引き出される。これらのコンタクトＣＣからは、複数のワード線ＷＬ中央部のメモリ領域ＭＲに含まれるメモリセルに対し、そのメモリセルと同じ高さ位置のワード線ＷＬを介して書き込み電圧および読み出し電圧等が印加される。 コンタクトＣＣからメモリセルに印加される各種電圧は、これらのコンタクトＣＣと電気的に接続される周辺回路ＣＢＡにより制御される。

【0016】

複数のワード線ＷＬの上方にはソース側配線層ＳＬが配置されている。ソース側配線層ＳＬの上には、酸化シリコン層等の絶縁層６０を介して電極層ＥＬが配置されている。電極層ＥＬは、一部領域で絶縁層６０を貫通し、ソース側配線層ＳＬと電気的な導通を保つパッド領域ＰＤを有する。ソース側配線層ＳＬは例えばタングステン層等であり、電極層ＥＬは例えばアルミニウム層等である。

【0017】

これにより、半導体記憶装置１の外部から、電極層ＥＬを介してソース側配線層ＳＬに電力を供給することができる。ソース側配線層ＳＬからの電力は、コンタクトＣ３等を介して周辺回路ＣＢＡへと供給される。

【0018】

パッド領域ＰＤを除く電極層ＥＬは、複数の絶縁層７１～７３によって覆われている。複数の絶縁層７１～７３は、電極層ＥＬ側からこの順に積層されている。絶縁層７１は例えば酸化シリコン層等であり、絶縁層７２は例えば窒化シリコン層等であり、絶縁層７３は例えばポリイミド層等である。

【0019】

半導体記憶装置１は、この他、各種の配線層を備えている。これらの配線層は、異なる高さ位置に配置され、高さ位置の異なる配線層間は、例えばコンタクトまたはビア等により互いに接続されている。

【0020】

周辺回路ＣＢＡと複数のワード線ＷＬとの間の絶縁層４０，５０中には、複数のワード線ＷＬ側の各種構成と周辺回路ＣＢＡとを電気的に接続する複数の配線層が配置されている。

【0021】

例えば絶縁層４０中には、周辺回路ＣＢＡのトランジスタＴＲ側から絶縁層４０の表面側へと向けて順に、コンタクトＣＳ、配線層Ｄ０、ビアＣ１、配線層Ｄ１、ビアＣ２、及び配線層Ｄ２等が配置され、トランジスタＴＲ等を絶縁層４０の表面に配置される電極パッドＰＤｃに電気的に接続する。電極パッドＰＤｃは、以下に述べる絶縁層５０表面の電極パッドＤＰｍと接続される。これにより、ワード線ＷＬ側の各種構成と周辺回路ＣＢＡとが電気的に接続される。

【0022】

絶縁層４０中に配置される配線層のうち、周辺回路ＣＢＡ寄りの高さ位置に配置される配線層は、例えばタングステン配線等である。これらのタングステン配線よりも上方の配線層は例えば銅配線等である。

【0023】

例えば絶縁層５０中には、ワード線ＷＬ側から絶縁層５０の表面側へと向けて順に、プラグＶ０、配線層Ｍ０、プラグＶ１、配線層Ｍ１、プラグＶ２、及び配線層Ｍ２等が配置され、ワード線ＷＬ側の各種構成を絶縁層５０の表面に配置される電極パッドＰＤｍに電気的に接続する。このほか、絶縁層５０中には、プラグＶ０と同じレイヤに配置されるプラグＣＨ、配線層Ｍ０と同じレイヤに配置される配線層ＭＸ及びビット線ＢＬ等が含まれる。

【0024】

絶縁層５０中に配置される配線層のうち、複数のワード線ＷＬ寄りの高さ位置に配置される配線層は、例えばタングステン配線等である。これらのタングステン配線よりも下方の配線層は例えば銅配線等である。

【0025】

図１中、絶縁層４０，５０中に配置される配線層のうち、銅配線等である配線層にハッチングを付して示す。すなわち、図１の例では、絶縁層４０中のコンタクトＣＳ及び配線層Ｄ０はタングステン配線であり、ビアＣ１，Ｃ２、配線層Ｄ１，Ｄ２、及び電極パッドＰＤｃは銅配線である。また、絶縁層５０中のプラグＣＨ，Ｖ０，Ｖ０，Ｖ１、ビット線ＢＬ、配線層Ｍ０，ＭＸ，Ｍ１はタングステン配線であり、プラグＶ２、配線層Ｍ２、及び電極パッドＰＤｍは銅配線である。

【0026】

これらのハッチングが付された銅配線のうち、複数のワード線ＷＬと積層方向に重なるビアＣ１，Ｃ２、配線層Ｄ１，Ｄ２、プラグＶ２、及び配線層Ｍ２は第１の金属配線の一例である。また、これらのハッチングが付された銅配線のうち、複数のワード線ＷＬと積層方向に重ならないビアＣ１，Ｃ２、配線層Ｄ１，Ｄ２、電極パッドＰＤｃ，ＰＤｍ、プラグＶ２、配線層Ｍ２、及び電極パッドＰＤｍは第２の金属配線の一例である。これらの第１及び第２の金属配線を含む銅配線は第１の金属配線層の一例である。

【0027】

また、絶縁層５０中に配置されるタングステン配線のうち、プラグＣＨ，Ｖ０，Ｖ０、ビット線ＢＬ、配線層Ｍ０，ＭＸは第２の金属配線層の一例であり、プラグＶ１及び配線層Ｍ１は第３の金属配線層の一例である。また、上述のソース側配線層ＳＬは第４の金属配線層の一例である。

【0028】

絶縁層５０中には、上述の配線層のほか、ダミー層も配置されている。ダミー層は、原則としてフローティング状態となっており、半導体記憶装置１の電気的な動作に寄与しないタングステン層等の金属層である。図１中、ダミー層を黒色で示す。

【0029】

複数のダミー層もまた、絶縁層５０中の異なる高さ位置に配置されている。複数のダミー層のうちの一部は、例えば絶縁層５０中に配置されるタングステン配線等の配線層と同じ高さ位置に配置されている。また他のダミー層は、例えば周辺領域ＰＲに位置する上述のコンタクトＣ３及びエッジシールＥＳｍの上端部に配置されている。絶縁層５０中のタングステン配線と同じ高さ位置にあるダミー層は第２の導電層の一例であり、コンタクトＣ３及びエッジシールＥＳｍの上端部のダミー層は第５の導電層の一例である。

【0030】

ただし、高さ位置の異なるダミー層間は、例えばコンタクトまたはビア等により互いに接続されていなくともよい。

【0031】

次に、図２を用いて、半導体記憶装置１の詳細の構成例について説明する。図２は、実施形態にかかる半導体記憶装置１の構成の一例を示す断面図である。

【0032】

より詳細には、図２（ａ）はメモリ領域ＭＲのＹ方向に沿う断面図である。図２（ｂ）は、メモリ領域ＭＲに配置されるピラーＰＬの断面を示す部分拡大図である。図２（ｃ）は階段領域ＳＲ及び周辺領域ＰＲのＸ方向に沿う断面図である。

【0033】

また、図２（ａ）（ｃ）においては、半導体基板ＳＢ及び周辺回路ＣＢＡ等の絶縁層５０下方の構造、及び電極層ＥＬ等の絶縁層６０上方の構造が省略されている。

【0034】

なお、本明細書において、Ｘ方向およびＹ方向は共に、ワード線ＷＬの面の向きに沿う方向であり、Ｘ方向とＹ方向とは互いに直交する。また、ワード線ＷＬの電気的な引き出し方向を第２の方向と呼ぶことがあり、この第２の方向はＸ方向に沿う方向である。また、第２の方向と交差する方向を第３の方向と呼ぶことがあり、この第３の方向はＹ方向に沿う方向である。ただし、半導体記憶装置１は製造誤差を含みうるため、第２の方向と第３の方向とは必ずしも直交しない。

【0035】

また、本明細書において、積層体ＬＭのワード線ＷＬが積層される積層方向を第１の方向と呼ぶことがある。第３の方向は、上述の第２及び第３の方向と交差する。

【0036】

図２（ａ）（ｃ）に示すように、周辺回路ＣＢＡの上方には、絶縁層５４～５２を介して積層体ＬＭが配置されている。積層体ＬＭの階段領域ＳＲにおいては、絶縁層５２と積層体ＬＭとの間に更に絶縁層５１が配置されている。これらの絶縁層５１～５４は図１の絶縁層５０の一部を構成する。また、絶縁層５１～５４は第２の絶縁層の一例である。

【0037】

絶縁層５１～５４上方の積層体ＬＭは、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された構造を有している。積層体ＬＭの最下層のワード線ＷＬの更に下層、及び積層体ＬＭの最上層のワード線ＷＬの更に上層に、絶縁層ＯＬを介して、それぞれ１つ以上の選択ゲート線が積層されていてもよい。積層体ＬＭにおけるこれらのワード線ＷＬ及び選択ゲート線の積層数は任意である。

【0038】

複数のワード線ＷＬ及び選択ゲート線のそれぞれは、例えばタングステン層またはモリブデン層等である。これらのワード線ＷＬは複数の第１の導電層の一例である。ワード線ＷＬの上下に配置される選択ゲート線を複数の第１の導電層に含めてもよい。複数の絶縁層ＯＬのそれぞれは、例えば酸化シリコン層等である。

【0039】

積層体ＬＭ上には、絶縁層５１を介して、バリアメタル層ＢＭ及びソース側配線層ＳＬが、絶縁層５１側からこの順に配置される。バリアメタル層ＢＭは、例えば窒化チタン層または窒化タンタル層等である。ソース側配線層ＳＬは、上述のように例えばタングステン層等である。

【0040】

図２（ａ）に示すように、積層体ＬＭは、複数の板状部ＰＵによってＹ方向に分割されている。

【0041】

複数の板状部ＰＵは、互いにＹ方向に並んで、積層体ＬＭの積層方向およびＸ方向に沿う方向に延びる。つまり、板状部ＰＵは、積層体ＬＭのＸ方向一端部から他端部に亘って積層体ＬＭ内を連続的に延びている。これにより、積層体ＬＭがＹ方向に分割される。

【0042】

より詳細には、板状部ＰＵは、積層体ＬＭ上に配置される絶縁層５１の上面から、積層体ＬＭ及び絶縁層５２を貫通して絶縁層５３に到達する酸化シリコン層等の絶縁層５５である。板状部ＰＵの下端部には、絶縁層５３中に配置されるダミー層ＤＷｐが接続されている。

【0043】

メモリ領域ＭＲにおいて、Ｙ方向に隣接する板状部ＰＵ同士の間には、積層体ＬＭの積層方向に積層体ＬＭ内を延びる複数のピラーＰＬが分散して配置されている。より詳細には、ピラーＰＬは、積層体ＬＭ上に配置される絶縁層５１の上面から、積層体ＬＭ及び絶縁層５２を貫通して絶縁層５３に到達している。

【0044】

複数のピラーＰＬは、積層体ＬＭの積層方向から見て例えば千鳥状の配置を取る。個々のピラーＰＬは、積層体ＬＭの層方向に沿う方向、つまりＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判形（Ｏｖａｌ）等の形状を有する。

【0045】

複数のピラーＰＬのそれぞれは、ピラーＰＬの外周側から順に、メモリ層ＭＥ及びチャネル層ＣＮを有する。チャネル層ＣＮの更に内側の領域はコア層ＣＲで充填されている。また、複数のピラーＰＬのそれぞれは、上端部に活性層ＥＰを有する。

【0046】

図２（ｂ）に示すように、メモリ層ＭＥは、ピラーＰＬの外周側から、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮがこの順に積層された多層構造を有する。メモリ層ＭＥ最外周のブロック絶縁層ＢＫは、エッチストッパ層ＲＳにより覆われている。つまり、ピラーＰＬの側壁全体がエッチストッパ層ＲＳで覆われる。

【0047】

メモリ層ＭＥのブロック絶縁層ＢＫ及びトンネル絶縁層ＴＮ、並びにコア層ＣＲは例えば酸化シリコン層等である。メモリ層ＭＥの電荷蓄積層ＣＴは例えば窒化シリコン層等である。チャネル層ＣＮは、例えばポリシリコン層またはアモルファスシリコン層等の半導体層である。ピラーＰＬ外側のエッチストッパ層ＲＳは、例えば酸窒化シリコン層等である。

【0048】

活性層ＥＰは、リン等のＮ型のドーパント（不純物）を含有するポリシリコン層等であり、上端部で上述のバリアメタル層ＢＭを介してソース側配線層ＳＬに接続され、下端部でチャネル層ＣＮの上端部に接続されている。チャネル層ＣＮの下端部は、絶縁層５３を貫通するプラグＣＨを介して、絶縁層５４中をＹ方向に沿う方向に延びるビット線ＢＬと接続される。

【0049】

なお、図２（ａ）においてはＹ方向に並ぶ複数のピラーＰＬのうち、紙面中央のピラーＰＬ上にのみプラグＣＨが接続されている。これ以外のピラーＰＬには、図２（ａ）に示す断面とは異なる位置で、それぞれプラグＣＨが接続されている。

【0050】

以上のような構成によって、ピラーＰＬ側面のワード線ＷＬと対向する部分には、メモリセルＭＣが形成される。ワード線ＷＬから所定の電圧が印加されることにより、メモリセルＭＣに対してデータの書き込み及び読み出しが行われる。後述するように、ビット線ＢＬは電気的に周辺回路ＣＢＡに接続されており、メモリセルＭＣからのデータは、ビット線ＢＬを介して、周辺回路ＣＢＡに含まれるセンスアンプに読み出される。

【0051】

なお、本明細書においては、ピラーＰＬの延伸方向において、活性層ＥＰを有する側を半導体記憶装置１の上方とし、プラグＣＨを介してビット線ＢＬと接続される側を半導体記憶装置１の下方とする。

【0052】

図２（ｃ）に示すように、階段領域ＳＲは、複数のワード線ＷＬ及び複数の絶縁層ＯＬが階段状に加工された階段部ＳＰを有する。階段形状を有する階段部ＳＰの各テラス面は、各層のワード線ＷＬの下面、つまり、積層体ＬＭ下方の絶縁層５２側を向いた面である。

【0053】

より詳細には、紙面左側のメモリ領域ＭＲから遠ざかるほど、ソース側配線層ＳＬ寄りのワード線ＷＬが階段部ＳＰのテラス面となる。階段部ＳＰの各テラス面と、各テラス面に対向する絶縁層５２との間には絶縁層５１が介在されている。

【0054】

階段部ＳＰの各層を構成するワード線ＷＬには、絶縁層５２，５１を貫通するコンタクトＣＣが接続されている。コンタクトＣＣは、コンタクトＣＣの外周を覆う絶縁層５６と、絶縁層５６の内側に充填されるタングステン層等の導電層２６とを有する。導電層２６は、上端部でいずれかのワード線ＷＬと接続され、下端部で、絶縁層５３を貫通するプラグＶ０を介して、絶縁層５４中に配置される配線層ＭＸと接続される。

【0055】

このような構成により、各層のワード線ＷＬを電気的に引き出すことができる。すなわち、後述するように、配線層ＭＸは電気的に周辺回路ＣＢＡに接続されており、周辺回路ＣＢＡに含まれるロウデコーダから配線層ＭＸを介して、各ワード線ＷＬに対応するメモリセルＭＣに所定の電圧を印加して、メモリセルＭＣを記憶素子として動作させることができる。

【0056】

積層体ＬＭの階段領域ＳＲの外側の絶縁層５１中には、絶縁層５１中を積層体ＬＭの積層方向に延びるコンタクトＣ３及びエッジシールＥＳｍが配置されている。

【0057】

より詳細には、コンタクトＣ３は、積層体ＬＭの上面の高さ位置よりも上方の絶縁層５１中の高さ位置から積層方向下方へと延び、絶縁層５２を貫通して絶縁層５３に到達している。

【0058】

また、コンタクトＣ３は、コンタクトＣ３の外周を覆う絶縁層５７と、絶縁層５７の内側に充填されるタングステン層等の導電層２７とを有する。導電層２７は、上端部でダミー層ＤＷｃを介してソース側配線層ＳＬと接続され、下端部で、絶縁層５３を貫通するプラグＶ０を介して、絶縁層５４中に配置される配線層Ｍ０と接続される。

【0059】

このような構成により、コンタクトＣ３は、電極層ＥＬに印加される外部電極を周辺回路ＣＢＡへと供給する。

【0060】

エッジシールＥＳｍは、コンタクトＣ３の更に外側の絶縁層５１に配置されている。エッジシールＥＳｍは、積層体ＬＭの積層方向から見たときに、積層体ＬＭを取り囲むように配置され、製造工程の最終段階において、半導体記憶装置１がダイシング等により個片化される際、半導体記憶装置１の割れ及び欠け、並びに半導体記憶装置１への不純物の混入を抑制する。

【0061】

エッジシールＥＳｍは、絶縁層５１，５２中のコンタクトＣ３の上下端の間の高さ位置、絶縁層５３中の上述のプラグＣＨ，Ｖ０の高さ位置、絶縁層５４中の上述のビット線ＢＬ及び配線層ＭＸの高さ位置、及び絶縁層５４中の後述するプラグＶ１及び配線層Ｍ１の高さ位置に亘って配置される。

【0062】

コンタクトＣ３と同じ高さ位置では、エッジシールＥＳｍは、例えばコンタクトＣ３と同様の層構造を備える。すなわち、エッジシールＥＳｍは、側壁に配置された絶縁層５８と、絶縁層５８の内側に充填されるタングステン層等の導電層２８とを有する。

【0063】

また、配線層ＭＸ，Ｍ１及びプラグＶ０，Ｖ１等と同じ高さ位置では、エッジシールＥＳｍは、後述するこれらの配線層ＭＸ，Ｍ１及びプラグＶ０，Ｖ１等と同様の層構造を備える。

【0064】

このように、絶縁層５１の上方から絶縁層５４中にまで延びるエッジシールＥＳｍにより、ダイシングによる切断面から半導体記憶装置１の中心方向に向かってクラックが進入したり、半導体記憶装置１に割れもしくは欠けが生じたり、あるいは、半導体記憶装置１に不純物が混入したりすることが抑制される。

【0065】

また、エッジシールＥＳｍの上端部はダミー層ＤＷｅに接続されている。ダミー層ＤＷｅは、例えば上述のコンタクトＣ３上端部のダミー層ＤＷｃと同じ高さ位置に配置されるが、例えばソース側配線層ＳＬとは接続されない。

【0066】

なお、絶縁層５３中のコンタクトＣＣ，Ｃ３にそれぞれ接続されるプラグＶ０の間の領域にはダミー層ＤＷｙが配置されている。

【0067】

また、周辺回路ＣＢＡ側の絶縁層４０中に配置されるエッジシールＥＳｃは、例えば上述のエッジシールＥＳｍと上下方向に重なる位置に配置されている。すなわち、エッジシールＥＳｃは、絶縁層４０の上面側から見たときに、周辺回路ＣＢＡを取り囲むように配置され、また、絶縁層４０中の複数の配線層Ｄ０，Ｄ１，Ｄ２並びにコンタクトＣＳ及びビアＣ１，Ｃ２の高さ位置に亘って配置されている。

【0068】

ここで、積層体ＬＭ下方の絶縁層５２～５４中には、上述のビット線ＢＬ及び配線層ＭＸ等を含む複数の配線層ＭＸ，Ｍ０，Ｍ１，Ｍ２等が異なる高さ位置に配置されている。異なる高さ位置に配置されるこれらの配線層ＭＸ，Ｍ０，Ｍ１，Ｍ２等を介して、積層体ＬＭ及びその周辺に配置された各構成が、電気的に周辺回路ＣＢＡに接続される。

【0069】

例えば、ピラーＰＬに接続されるプラグＣＨ、コンタクトＣＣ，Ｃ３に接続されるプラグＶ０、及びエッジシールＥＳｍの一部構成は、いずれも絶縁層５３中に配置され、同じ高さに位置している。

【0070】

ピラーＰＬのプラグＣＨに接続されるビット線ＢＬ、コンタクトＣＣのプラグＶ０に接続される配線層ＭＸ、コンタクトＣ３のプラグＶ０に接続される配線層Ｍ０、及びエッジシールＥＳｍの一部構成は、いずれも絶縁層５４中の同じ高さ位置に配置されている。

【0071】

更に、ビット線ＢＬ及び配線層ＭＸ，Ｍ０には、これらの下方に位置するプラグＶ１が接続され、複数のプラグＶ１には、これらの更に下方に位置する配線層Ｍ１が接続される。複数のプラグＶ１及びエッジシールＥＳｍの一部構成は、いずれも絶縁層５４中の同じ高さ位置に配置されている。複数の配線層Ｍ１及びエッジシールＥＳｍの下端部は、いずれも絶縁層５４中の同じ高さ位置に配置されている。

【0072】

同様に、複数の配線層Ｍ１には、これらの下方に位置するプラグＶ２が接続され、複数のプラグＶ２には、これらの更に下方に位置する配線層Ｍ２が接続される。このように、ピラーＰＬ及びコンタクトＣＣ，Ｃ３等の各構成は、周辺回路ＣＢＡ側の絶縁層４０と接合される絶縁層５４の下面へと向かって、幾層ものビット線ＢＬ及び配線層ＭＸ，Ｍ０，Ｍ１，Ｍ２・・・並びにプラグＣＨ，Ｖ０，Ｖ１，Ｖ２・・・等に順次、接続されている。

【0073】

これらのビット線ＢＬ及び配線層ＭＸ，Ｍ０，Ｍ１，Ｍ２・・・並びにプラグＣＨ，Ｖ０，Ｖ１，Ｖ２・・・等のうち、配線層Ｍ１とその上方に配置される配線層ＭＸ，Ｍ０及びプラグＣＨ，Ｖ０，Ｖ１は例えばタングステン配線等である。配線層ＭＸ，Ｍ０，Ｍ１及びプラグＣＨ，Ｖ０，Ｖ１と同じ高さ位置に配置されるエッジシールＥＳｍの一部構成も、これらの配線層ＭＸ，Ｍ０，Ｍ１及びプラグＣＨ，Ｖ０，Ｖ１と同様に構成されるタングステン層等である。

【0074】

また、絶縁層５１，５３中には複数のダミー層ＤＷｐ，ＤＷｙ，ＤＷｃ，ＤＷｅが異なる高さ位置に配置されている。

【0075】

複数のダミー層ＤＷｐ，ＤＷｙは、例えばピラーＰＬとビット線ＢＬとを接続するプラグＣＨ、及びコンタクトＣＣ，Ｃ３と配線層ＭＸ，Ｍ０等を接続するプラグＶ０等と同じ高さ位置に配置されている。複数のダミー層ＤＷｐ，ＤＷｙは第２の導電層の一例である。

【0076】

コンタクトＣ３及びエッジシールＥＳｍの下端部にそれぞれ接続されるダミー層ＤＷｃ，ＤＷｅは、上述のように、積層体ＬＭよりも上方の高さ位置であって、絶縁層５１中の同じ高さ位置に配置されている。

【0077】

このように、複数のダミー層ＤＷｐ，ＤＷｙ，ＤＷｃ，ＤＷｅもまた、配線層Ｍ１より上方に配置されており、例えばタングステン層等である。なお、コンタクトＣ３とソース側配線層ＳＬとを接続するダミー層ＤＷｃを除き、複数のダミー層ＤＷｐ，ＤＷｙ，ＤＷｅは、他の構成と電気的な導通を有しておらず、フローティング状態となっている。

【0078】

一方、配線層Ｍ１より下方に配置される配線層Ｍ２・・・及びプラグＶ２・・・等は例えば銅配線等である。これらの配線層Ｍ２・・・及びプラグＶ２・・・等、及び周辺回路ＣＢＡ側の後述する配線層等の上方には、積層体ＬＭの積層方向に重なる位置に、積層体ＬＭのワード線ＷＬ、配線層ＭＸ，Ｍ０，Ｍ１，Ｍ２・・・、及びダミー層ＤＷｐ，ＤＷｙ，ＤＷｃ，ＤＷｅのいずれかが配置されている。

【0079】

なお、ビット線ＢＬ、配線層ＭＸ，Ｍ１，Ｍ０、プラグＣＨ，Ｖ０，Ｖ１、及びダミー層ＤＷｐ，ＤＷｙ，ＤＷｃ，ＤＷｅ等に含まれるタングステン（Ｗ）は、配線層Ｍ２・・・及びプラグＶ２・・・等に含まれる銅（Ｃｕ）に比べて、融点が高く、原子移動度が小さい。原子移動度は、金属成分の絶縁層等の非金属中の移動しやすさの度合いである。つまり、原子移動度が大きい金属ほど非金属中を移動しやすい。

【0080】

また、上述の周辺回路ＣＢＡ側の配線層Ｄ１，Ｄ２・・・、ビアＣ１，Ｃ２・・・及び電極パッドＰＤｃ，ＰＤｍ、並びに一部に銅層を含むエッジシールＥＳｃ等の上方には、積層体ＬＭの積層方向に重なる位置に、積層体ＬＭのワード線ＷＬ、配線層ＭＸ，Ｍ０，Ｍ１，Ｍ２・・・、及びダミー層ＤＷｐ，ＤＷｙ，ＤＷｃ，ＤＷｅのいずれかが配置されている。

【0081】

周辺回路ＣＢＡ側の配線層Ｄ０，Ｄ１，Ｄ２・・・、コンタクトＣＳ及びビアＣ１，Ｃ２・・・、並びに電極パッドＰＤｃ等と、積層体ＬＭ側のビット線ＢＬ及び配線層ＭＸ，Ｍ０，Ｍ１，Ｍ２・・・、プラグＣＨ，Ｖ０，Ｖ１，Ｖ２・・・、並びに電極パッドＰＤｍ等と、複数のダミー層ＤＷｐ，ＤＷｙ，ＤＷｃ，ＤＷｅとの積層方向の位置関係を図３に示す。

【0082】

図３は、実施形態にかかる半導体記憶装置１が備える複数の銅配線ＣＷと複数のダミー層ＤＷとの積層方向の位置関係を示す模式図である。図３においては、半導体記憶装置１の所定のレイヤを上面から見た様子を示す。

【0083】

より具体的には、図３（ａ）は、周辺回路ＣＢＡと積層体ＬＭとの間の複数レイヤに亘って配置される複数の配線層を上面から見た図である。すなわち、図３（ａ）には、同一のＸＹ断面に配置されない複数の配線層が示されている。

【0084】

これらの配線層には、上述のビット線ＢＬ、配線層ＭＸ，Ｍ０，Ｍ１，Ｍ２・・・、プラグＣＨ，Ｖ０，Ｖ１，Ｖ２・・・、電極パッドＰＤｃ，ＰＤｍ、配線層Ｄ０，Ｄ１，Ｄ２・・・、コンタクトＣＳ、及びビアＣ１，Ｃ２・・・の少なくとも一部が含まれる。ただし、図３（ａ）に、これらのビット線ＢＬ、配線層ＭＸ，Ｍ０，Ｍ１，Ｍ２・・・、プラグＣＨ，Ｖ０，Ｖ１，Ｖ２・・・、電極パッドＰＤｃ，ＰＤｍ、配線層Ｄ０，Ｄ１，Ｄ２・・・、コンタクトＣＳ、及びビアＣ１，Ｃ２・・・の全てを示すものではない。

【0085】

また、図３（ｂ）は、図３（ａ）に示す配線層に重ねて、積層体ＬＭのワード線ＷＬを上面から見た図である。図３（ｃ）は、図３（ｂ）に示す配線層およびワード線ＷＬに重ねて、複数のダミー層ＤＷを上面から見た図である。

【0086】

図３（ａ）に示すように、周辺回路ＣＢＡと積層体ＬＭとの間の複数レイヤにおいて、積層体ＬＭのメモリ領域ＭＲには、Ｙ方向に沿う方向に延びる複数のビット線ＢＬ等のタングステン配線、及び複数のビット線ＢＬ下方に位置する複数の銅配線ＣＷが配置されている。積層体ＬＭの階段領域ＳＲには、コンタクトＣＣに接続される配線層ＭＸ等のタングステン配線、及び配線層ＭＸ下方に位置する複数の銅配線ＣＷが配置されている。

【0087】

なお、複数の銅配線ＣＷは、積層体ＬＭ側の配線層Ｍ２・・・及びプラグＶ２・・・、並びに周辺回路ＣＢＡ側の配線層Ｄ１，Ｄ２・・・及びビアＣ１，Ｃ２・・・等のいずれかである。

【0088】

また、周辺回路ＣＢＡと積層体ＬＭとの間の複数レイヤにおいて、積層体ＬＭの外側の周辺領域ＰＲには、積層体ＬＭの各構成と周辺回路ＣＢＡとを電気的に接続する上述の電極パッドＰＤｍ，ＰＤｃ等の銅配線、複数のコンタクトＣ３に電気的に接続される銅配線ＣＷ、その他の銅配線ＣＷ、及びエッジシールＥＳｃの一部である銅層ＣＷｅが配置されている。なお、エッジシールＥＳｃの一部である銅層ＣＷｅは、例えば周辺回路ＣＢＡを取り囲む枠状に配置されている。

【0089】

積層体ＬＭのメモリ領域ＭＲ及び階段領域ＳＲ、並びに半導体記憶装置１の周辺領域ＰＲにおいて、銅配線ＣＷ、電極パッドＰＤｍ，ＰＤｃ、及び銅層ＣＷｅの一部分は、複数のビット線ＢＬ、配線層ＭＸ，Ｍ０，Ｍ１、及びプラグＣＨ，Ｖ０，Ｖ１等のタングステン配線と、積層方向に重なり合っている。

【0090】

図３（ｂ）に示すように、積層体ＬＭのワード線ＷＬは、上述のように板状部ＰＵによってＹ方向に複数に分割され、互いにＹ方向に並んで配置されている。すなわち、図３（ｂ）に示すＹ方向に並ぶワード線ＷＬの間のスペースは、上述の板状部ＰＵの配置位置に相当する。メモリ領域ＭＲ及び階段領域ＳＲに配置される銅配線ＣＷの更に一部分は、タングステン層等である積層体ＬＭのワード線ＷＬとも積層方向に重なり合っている。

【0091】

図３（ｃ）に示すように、複数のダミー層ＤＷｐ，ＤＷｙ，ＤＷｃ，ＤＷｅは、銅配線ＣＷ、電極パッドＰＤｍ，ＰＤｃ、及び銅層ＣＷｅの更に一部と積層方向に重なる位置に配置される。換言すれば、これらのダミー層ＤＷｐ，ＤＷｙ，ＤＷｃ，ＤＷｅと積層方向に重なる銅配線ＣＷ等の部分は、複数のビット線ＢＬ及び配線層ＭＸ等のタングステン配線とも、積層体ＬＭのワード線ＷＬとも重ならない部分である。

【0092】

このとき、複数のダミー層ＤＷｐ，ＤＷｙ，ＤＷｃ，ＤＷｅは、これらに対応する銅配線ＣＷ、電極パッドＰＤｍ，ＰＤｃ、及び銅層ＣＷｅの部分よりも、積層体ＬＭの積層方向から見た面積が大きくなるよう設計されている。

【0093】

すなわち、複数のダミー層ＤＷｐは、上述の通り板状部ＰＵの下端部に配置され、ビット線ＢＬ、配線層ＭＸ、及びワード線ＷＬ等とは重ならない銅配線ＣＷ部分と積層方向に重なり合う。これらのダミー層ＤＷｐの面積は、積層方向に重なり合う銅配線ＣＷ部分の面積よりも大きい。

【0094】

また、複数のダミー層ＤＷｙは、上述の通りコンタクトＣＣ，Ｃ３にそれぞれ接続されるプラグＶ０の間の領域に配置され、半導体記憶装置１の周辺領域ＰＲに配置される銅配線ＣＷ及び電極パッドＰＤｍ，ＰＤｃの、配線層Ｍ０，Ｍ１及びプラグＶ０，Ｖ１等とは重ならない部分と積層方向に重なり合う。これらのダミー層ＤＷｙの面積は、積層方向に重なり合う銅配線ＣＷ及び電極パッドＰＤｍ，ＰＤｃの部分の面積よりも大きい。

【0095】

また、ダミー層ＤＷｃは、上述の通りコンタクトＣ３の上端部に配置され、コンタクトＣ３下方の銅配線ＣＷの、コンタクトＣ３に接続される配線層Ｍ０，Ｍ１及びプラグＶ０，Ｖ１等とは重ならない部分と積層方向に重なり合う。ダミー層ＤＷｃの面積は、積層方向に重なり合う銅配線ＣＷ部分の面積よりも大きい。

【0096】

また、ダミー層ＤＷｅは、上述の通りエッジシールＥＳｍの上端部に配置され、エッジシールＥＳｃの一部である銅層ＣＷｅの、エッジシールＥＳｍのタングステン層部分等とは重ならない部分と積層方向に重なり合う。すなわち、ダミー層ＤＷｅは、エッジシールＥＳｃの一部である銅層ＣＷｅと同様、例えば枠状に配置されており、ダミー層ＤＷｅの面積は、積層方向に重なり合う銅層ＣＷｅ部分の面積よりも大きい。

【0097】

以上のように、上述の配線層Ｍ２・・・、プラグＶ２・・・、電極パッドＰＤｃ，ＰＤｍ、配線層Ｄ１，Ｄ２・・・、及びビアＣ１，Ｃ２・・・等の銅配線は、ワード線ＷＬ、ビット線ＢＬ、配線層ＭＸ，Ｍ０，Ｍ１、プラグＣＨ，Ｖ０，Ｖ１、配線層Ｄ０、及びコンタクトＣＳ等のタングステン配線、並びにダミー層ＤＷｐ，ＤＷｙ，ＤＷｃ，ＤＷｅ等のタングステン層のいずれかによって覆われている。

【0098】

（半導体記憶装置の製造方法）
次に、図４～図１７を用いて、実施形態の半導体記憶装置１の製造方法について説明する。

【0099】

図４～図１６は、実施形態にかかる半導体記憶装置１の製造方法の手順の一部を順に例示する図である。図４～図１６の各図においては、各工程における半導体記憶装置１の処理面を紙面上方に向けて示す。また、以下の半導体記憶装置１の製造方法の説明においては、説明の便宜上、各工程における処理面が向いた方向を上方側とする。

【0100】

まずは、後に階段部ＳＰとなる部分ＳＰａが形成される様子を図４及び図５に示す。図４及び図５は、製造途中の階段領域ＳＲ及び周辺領域ＰＲのＸ方向に沿う断面を示している。

【0101】

図４（ａ）に示すように、シリコン基板等の支持基板ＳＳ上に絶縁層５１を形成する。また、周辺領域ＰＲに相当する領域において、絶縁層５１の上面に図示しない凹部を形成し、タングステン層等を充填して、後にコンタクトＣ３及びエッジシールＥＳｍと接続されることとなるダミー層ＤＷｃ，ＤＷｅを形成する。

【0102】

ダミー層ＤＷｃ，ＤＷｅが形成された絶縁層５１上に、複数の絶縁層ＮＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭｓを形成する。絶縁層ＮＬは、例えば窒化シリコン層等であり、後にワード線ＷＬに置き換えられる犠牲層として機能する。

【0103】

積層体ＬＭｓ上に、積層体ＬＭｓの一部を覆うマスクパターン８１を形成する。マスクパターン８１は、例えばフォトレジスト層等を露光、現像して形成される。

【0104】

図４（ｂ）～図５（ａ）に示すように、マスクパターン８１のスリミングと、積層体ＬＭｓの絶縁層ＮＬ及び絶縁層ＯＬのエッチングとを複数回繰り返す。

【0105】

すなわち、階段部ＳＰの最下段が形成される予定位置に、マスクパターン８１の端部を配置する。また、マスクパターン８１から露出する積層体ＬＭｓから、最上層の絶縁層ＮＬと絶縁層ＯＬとを例えば１層ずつエッチング除去する。また、酸素プラズマ等による処理で、マスクパターン８１の端部を後退させて積層体ＬＭｓを新たに露出させ、絶縁層ＮＬと絶縁層ＯＬとを更に１層ずつエッチング除去する。

【0106】

このような処理を複数回繰り返すことで、マスクパターン８１の端部位置において、絶縁層ＮＬと絶縁層ＯＬとが階段状に加工されていき、後に階段部ＳＰとなる階段部ＳＰｓが形成される。階段部ＳＰｓが形成された後、酸素プラズマ等を用いたアッシングによりマスクパターン８１を除去する。

【0107】

図５（ｂ）に示すように、階段部ＳＰｓを覆い、未加工の積層体ＬＭｓの上面の高さ位置に到達するよう絶縁層５１を積み増す。また、未加工の積層体ＬＭｓの上面と、階段部ＳＰｓの絶縁層５１とを覆う絶縁層５２を形成する。

【0108】

次に、ピラーＰＬが形成される様子を図６に示す。図６は、製造途中のメモリ領域ＭＲのＹ方向に沿う断面を示している。

【0109】

図６（ａ）に示すように、後にメモリ領域ＭＲとなる領域の支持基板ＳＳ上にも、上述の図４及び図５に示す処理により、絶縁層５１、積層体ＬＭｓ、及び絶縁層５２がこの順に形成されている。次に、絶縁層５２、積層体ＬＭｓ、及び絶縁層５１を貫通し、支持基板ＳＳに到達する複数のメモリホールＭＨを形成する。

【0110】

図６（ｂ）に示すように、メモリホールＭＨの側壁および底面に、図示しないエッチストッパ層ＲＳを介して、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮ（図２（ｂ）参照）をこの順に積層し、メモリ層ＭＥを形成する。上述のように、ブロック絶縁層ＢＫ及びトンネル絶縁層ＴＮは例えば酸化シリコン層等であり、電荷蓄積層ＣＴは例えば窒化シリコン層等である。また、エッチストッパ層ＲＳは、例えば酸窒化シリコン層等である。

【0111】

また、メモリホールＭＨの側壁および底面に、メモリ層ＭＥを介して、ポリシリコン層またはアモルファスシリコン層等のチャネル層ＣＮを形成する。また、チャネル層ＣＮ内側に残ったメモリホールＭＨの空隙に、酸化シリコン層等のコア層ＣＲを充填する。

【0112】

以上により、複数のピラーＰＬが形成される。ただし、この段階では、メモリ層ＭＥは下端部で閉塞しており、ピラーＰＬは下端部に活性層ＥＰを有していない。

【0113】

次に、ワード線ＷＬが形成される様子を図７及び図８に示す。図７及び図８もまた、製造途中のメモリ領域ＭＲのＹ方向に沿う断面を示している。

【0114】

図７（ａ）に示すように、絶縁層５２、積層体ＬＭｓ、及び絶縁層５１を貫通して、支持基板ＳＳに到達する複数のスリットＳＴを形成する。複数のスリットＳＴは、積層体ＬＭｓ内をＸ方向に沿う方向にも延びている。

【0115】

図７（ｂ）に示すように、積層体ＬＭｓを貫通するスリットＳＴから積層体ＬＭｓの内部へと、例えば熱リン酸等の絶縁層ＮＬの除去液を流入させて、積層体ＬＭｓの絶縁層ＮＬを除去する。これにより、絶縁層ＯＬ間の絶縁層ＮＬが除去された複数のギャップ層ＧＰを有する積層体ＬＭｇが形成される。

【0116】

このとき、絶縁層ＮＬの除去液によって、絶縁層ＯＬ等の酸化シリコン層も僅かながら溶解しうる。このため、除去液による処理後に所望の層厚が維持されるよう、積層体ＬＭｓの形成時の絶縁層ＯＬの厚さを決定しておく。

【0117】

また、複数の絶縁層ＮＬが除去された後、ピラーＰＬの外縁部も絶縁層ＮＬの除去液に晒されることとなる。上述のように、ピラーＰＬの最外周にエッチストッパ層ＥＳを設けておくことで、絶縁層ＮＬの除去液によってメモリ層ＭＥが除去されてしまうことが抑制される。

【0118】

なお、複数のギャップ層ＧＰを含む積層体ＬＭｇは脆弱な構造となっている。メモリ領域ＭＲにおいては、このような脆弱な積層体ＬＭｇは、例えば複数のピラーＰＬによって支持される。また、階段領域ＳＲに積層体ＬＭｓを貫通する複数のダミーピラー等（不図示）を形成しておき、積層体ＬＭｓの階段領域ＳＲをこれらのダミーピラーによって支持することができる。

【0119】

これらの支持構造によって、残った絶縁層ＯＬが撓んだり、積層体ＬＭｇが歪んだり倒壊したりすることが抑制される。

【0120】

図８（ａ）に示すように、スリットＳＴから積層体ＬＭｇの内部へと、例えばタングステンまたはモリブデン等の導電材の原料ガスを注入し、積層体ＬＭｇのギャップ層ＧＰを導電材で充填して複数のワード線ＷＬを形成する。これにより、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭが形成される。

【0121】

以上のように、絶縁層ＮＬからワード線ＷＬを形成する処理をリプレース処理とも呼ぶ。

【0122】

図８（ｂ）に示すように、スリットＳＴ内に絶縁層５５を充填して板状部ＰＵを形成する。

【0123】

次に、階段部ＳＰにコンタクトＣＣが形成される様子を図９に示す。図９は、上述の図４及び図５と同様、製造途中の階段領域ＳＲ及び周辺領域ＰＲのＸ方向に沿う断面を示している。

【0124】

図９（ａ）に示すように、上述の図７及び図８に示す処理により、製造途中の階段領域ＳＲにおいても絶縁層ＮＬがワード線ＷＬに置き換えられて、複数のワード線ＷＬが階段状に加工された階段部ＳＰが形成されている。

【0125】

次に、絶縁層５２，５１を貫通し、階段状に加工された個々のワード線ＷＬの上面に到達する複数のコンタクトホールＨＬｃを形成する。コンタクトホールＨＬｃは、後にワード線ＷＬと接続されるコンタクトＣＣとなる構成である。

【0126】

また、コンタクトホールＨＬｃの形成と並行して、周辺領域ＰＲに相当する領域において絶縁層５２，５１を貫通してダミー層ＤＷｃに到達するコンタクトホールＨＬｔを形成してもよい。コンタクトホールＨＬｔは、後にダミー層ＤＷｃを介してソース側配線層ＳＬ（図２（ｂ）参照）と接続されるコンタクトＣ３となる構成である。

【0127】

更に、これらのコンタクトホールＨＬｃ，ＨＬｔの形成と並行して、絶縁層５２，５１を貫通してダミー層ＤＷｅに到達する枠状の溝ＧＲｅを形成してもよい。溝ＧＲｅは、後に積層体ＬＭを囲むエッジシールＥＳｍの一部となる構成である。

【0128】

図９（ｂ）に示すように、コンタクトホールＨＬｃ，ＨＬｔ及び溝ＧＲｅの側壁をそれぞれ覆う絶縁層５６，５７，５８を形成する。なお、説明の便宜上、絶縁層５６，５７，５８にはそれぞれ異なる符号を付しているが、これらの絶縁層５６～５８はコンタクトホールＨＬｃ，ＨＬｔ及び溝ＧＲｅ内に一括して形成されてよい。

【0129】

また、絶縁層５６，５７，５８のそれぞれの内側に残ったコンタクトホールＨＬｃ，ＨＬｔ及び溝ＧＲｅの空隙に、タングステン層等の導電層２６，２７，２８をそれぞれ充填する。なお、説明の便宜上、導電層２６，２７，２８にはそれぞれ異なる符号を付しているが、これらの導電層２６～２８はコンタクトホールＨＬｃ，ＨＬｔ及び溝ＧＲｅ内に一括して形成されてよい。

【0130】

以上により、コンタクトＣＣ，Ｃ３及びエッジシールＥＳｍの一部分ＥＳｓが形成される。ただし、例えばエッジシールＥＳｍの一部分ＥＳｓとなる溝ＧＲｅは、コンタクトホールＨＬｃ，ＨＬｔとのアスペクト比の差が大きいため、これらを全て一括形成した場合、個々の構成において充分な加工精度が得られない場合がある。したがって、コンタクトＣＣ，Ｃ３及びエッジシールＥＳｍの一部分ＥＳｓは、それぞれが個別に形成されてもよい。

【0131】

次に、ダミー層ＤＷｐ，ＤＷｙが、これらと同一のレイヤに配置されるプラグＣＨ，Ｖ０と共に形成される様子を図１０及び図１１に示す。

【0132】

図１０及び図１１の（ａ）は、上述の図６～図８と同様、製造途中のメモリ領域ＭＲのＹ方向に沿う断面を示している。図１０及び図１１の（ｂ）は、上述の図９等と同様、製造途中の階段領域ＳＲ及び周辺領域ＰＲのＸ方向に沿う断面を示している。

【0133】

図１０（ａ）（ｂ）に示すように、絶縁層５２上に絶縁層５３を形成する。

【0134】

また、図１０（ａ）に示すメモリ領域ＭＲにおいて、絶縁層５３を貫通して複数のピラーＰＬのそれぞれの上端部に到達する複数の貫通孔ＴＨｃと、絶縁層５３を貫通して板状部ＰＵの所定位置に到達する複数の凹部ＲＣｐとを形成する。ここで、板状部ＰＵの所定位置とは、後にダミー層ＤＷｐが配置されることとなる位置（図２（ｃ）参照）である。

【0135】

また、図１０（ｂ）に示す階段領域ＳＲにおいて、図１０（ａ）に示す処理と並行して、絶縁層５３を貫通して複数のコンタクトＣＣ，Ｃ３のそれぞれの上端部に到達する複数の貫通孔ＴＨｖと、絶縁層５３を貫通してエッジシールＥＳｍの一部分ＥＳｓの上端部に到達する凹部ＲＣｅを形成する。

【0136】

また、これらの貫通孔ＴＨｖ及び凹部ＲＣｅの形成と並行して、複数のコンタクトＣＣ，Ｃ３に到達する貫通孔ＴＨｖ間の領域であって、絶縁層５３中の所定位置に、複数の凹部ＲＣｙを形成する。ここで、絶縁層５３中の所定位置とは、後にダミー層ＤＷｐが配置されることとなる位置（図２（ｃ）参照）である。

【0137】

図１１（ａ）に示すように、貫通孔ＴＨｃ及び凹部ＲＣｐ内にタングステン層等を充填し、複数のピラーＰＬのチャネル層ＣＮにそれぞれ接続される複数のプラグＣＨと、板状部ＰＵの上端部に配置されるダミー層ＤＷｐとをそれぞれ形成する。

【0138】

図１１（ｂ）に示すように、図１１（ａ）に示す処理と並行して、貫通孔ＴＨｖ内にタングステン層等を充填し、複数のコンタクトＣＣ，Ｃ３の導電層２６，２７にそれぞれ接続される複数のプラグＶ０を形成する。このとき、凹部ＲＣｅ内にもタングステン層等が充填されて、エッジシールＥＳｍの一部分ＥＳｓの上端部が絶縁層５３の上面にまで延伸する。

【0139】

また、これらのプラグＶ０等の形成と並行して、凹部ＲＣｙ内にタングステン層等を充填し、複数のダミー層ＤＷｙを形成する。

【0140】

このように、ダミー層ＤＷｐ、ＤＷｙは、例えばこれらと同一レイヤに属するプラグＣＨ，Ｖ０等と並行して、一括して形成される。換言すれば、ダミー層ＤＷｐ，ＤＷｙ，ＤＷｃ，ＤＷｅはタングステン層等であることが好ましく、ダミー層ＤＷｐ，ＤＷｙ，ＤＷｃ，ＤＷｅの少なくとも一部を、プラグＣＨ，Ｖ０等のタングステン配線と同一レイヤに配置することで、これらを一括して形成することができる。

【0141】

この後、絶縁層５３上に更に絶縁層５４を形成しつつ、順次、ビット線ＢＬ及び配線層ＭＸ，Ｍ０，Ｍ１，Ｍ２・・・、プラグＣＨ，Ｖ０，Ｖ１，Ｖ２・・・、並びに電極パッドＰＤｍ等を形成する。

【0142】

次に、積層体ＬＭ等が形成された支持基板ＳＳと、周辺回路ＣＢＡ等が形成された半導体基板ＳＢとを接合する様子を図１２に示す。図１２は、積層体ＬＭ等が形成された支持基板ＳＳと、周辺回路ＣＢＡ等が形成された半導体基板ＳＢとのＸ方向に沿う断面を示している。

【0143】

図１２（ｂ）に示すように、支持基板ＳＳとは別体の半導体基板ＳＢ上に、トランジスタＴＲを含む周辺回路ＣＢＡを形成する。また、半導体基板ＳＢ上に、周辺回路ＣＢＡを覆う絶縁層４０を形成しつつ、順次、配線層Ｄ０，Ｄ１，Ｄ２・・・、コンタクトＣＳ及びビアＣ１，Ｃ２・・・、並びに電極パッドＰＤｃ等を形成する。

【0144】

図１２（ａ）に示すように、積層体ＬＭに各種構成が形成され、また、ビット線ＢＬ及び配線層ＭＸ，Ｍ０，Ｍ１，Ｍ２・・・、プラグＣＨ，Ｖ０，Ｖ１，Ｖ２・・・、並びに電極パッドＰＤｍ等が形成された支持基板ＳＳの電極パッドＰＤｍが形成された面と、半導体基板ＳＢの電極パッドＰＤｃが形成された面とを対向させる。

【0145】

また、支持基板ＳＳ側の絶縁層５４と、半導体基板ＳＢ側の絶縁層４０とを接合する。これらの絶縁層５４，４０は、例えば予めプラズマ処理等により活性化させておくことで接合することができる。また、絶縁層５４，４０を接合する際には、絶縁層５４に形成された電極パッドＰＤｍと、絶縁層４０に形成された電極パッドＰＤｃとが重なるように、支持基板ＳＳと半導体基板ＳＢとの位置合わせをする。

【0146】

絶縁層５４，４０を接合した後、アニール処理を行って、電極パッドＰＤｍ，ＰＤｃを例えばＣｕ－Ｃｕ接合により接合させる。これにより、支持基板ＳＳと半導体基板ＳＢとが貼り合わされる。

【0147】

次に、ピラーＰＬに活性層ＥＰが形成される様子を図１３～図１７に示す。

【0148】

図１３及び図１４は、上述の図１０及び図１１の（ａ）と同様、製造途中のメモリ領域ＭＲのＹ方向に沿う断面を示している。

【0149】

図１３（ａ）に示すように、これ以降の工程においては、支持基板ＳＳ側が上方を向いた状態で、支持基板ＳＳ側の面を処理面として各種処理が行われる。

【0150】

図１３（ｂ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等によって、積層体ＬＭの上方の支持基板ＳＳの全体および絶縁層５１の一部を除去する。これにより、絶縁層５１の研削された上面に、ピラーＰＬ及び板状部ＰＵの上端部が露出する。また、ピラーＰＬの上面を覆っていたメモリ層ＭＥ全体、及びチャネル層ＣＮの一部上端部が除去されて、ピラーＰＬの上端部からはチャネル層ＣＮが露出する。

【0151】

図１４（ａ）に示すように、ピラーＰＬの側壁を覆うメモリ層ＭＥとの選択比を取りながら、露出したチャネル層ＣＮに対してリセスエッチングを行い、チャネル層ＣＮの上端部をピラーＰＬの深さ方向に後退させる。これにより、ピラーＰＬの上端部に凹部ＤＮが形成される。

【0152】

なお、リセスエッチング中、メモリ層ＭＥとの選択比を取ることで、メモリ層ＭＥと同種の材料を含む絶縁層５１がエッチング削除されてしまうことも抑制される。また、メモリ層ＭＥとの選択比を取ることで、メモリ層ＭＥと同種の材料を含むコア層ＣＲが、凹部ＤＮ内に突出することとなってもよい。

【0153】

図１４（ｂ）に示すように、ピラーＰＬ上端部の凹部ＤＮ内にアモルファスシリコン層またはポリシリコン層等の半導体層ＥＰａを充填する。また、半導体層ＥＰａにリン等のドーパントをイオン注入等によりドーピングする。また、以下の図１５及び図１６に示すように、活性化アニールによって半導体層ＥＰａ中のドーパントを活性化する。

【0154】

図１５（ａ）及び図１６は、上述の図１０及び図１１の（ａ）と同様、製造途中のメモリ領域ＭＲのＹ方向に沿う断面を示している。図１５（ｂ）は、上述の図１０及び図１１の（ｂ）と同様、製造途中の階段領域ＳＲ及び周辺領域ＰＲのＸ方向に沿う断面を示している。

【0155】

図１５（ａ）に示すように、積層体ＬＭの上方からレーザ光ＬＬ等を照射して、半導体層ＥＰａを加熱する。半導体層ＥＰａに照射するレーザ光ＬＬとしては、例えばエキシマレーザ等の紫外領域の波長帯の光を用いることができる。

【0156】

なお、例えば紫外領域の波長帯のレーザ光ＬＬは、金属層によって反射または吸収されやすく、殆ど金属層を透過することはない。一方、酸化シリコン層等の絶縁層は、レーザ光ＬＬを透過させる性質を有する。このため、直接、あるいは、酸化シリコン層等の絶縁層を透過して、レーザ光ＬＬが金属層に照射されると、金属層はレーザ光ＬＬを反射または吸収するとともに、レーザ光ＬＬにより加熱される。

【0157】

半導体記憶装置１が備えるビット線ＢＬ、配線層ＭＸ，Ｍ０，Ｍ１，Ｍ２・・・、プラグＣＨ，Ｖ０，Ｖ１，Ｖ２・・・、電極パッドＰＤｃ，ＰＤｍ、配線層Ｄ０，Ｄ１，Ｄ２・・・、コンタクトＣＳ、及びビアＣ１，Ｃ２・・・等に含まれる金属のうち、上述のように、タングステンは融点が高く原子移動度が小さい金属であり、銅は融点が低く原子移動度が大きい金属である。

【0158】

したがって、半導体記憶装置１が備えるタングステン配線は、レーザ光ＬＬが照射され加熱した場合であっても溶融したり、絶縁層４０，５０中に拡散したりすることが抑制される。一方、半導体記憶装置１が備える銅配線は、レーザ光ＬＬが照射され加熱した場合には溶融したり、絶縁層４０，５０中に拡散したりするなどして損傷する恐れがある。

【0159】

図１５（ａ）（ｂ）に示すように、積層体ＬＭの上方からレーザ光ＬＬを照射した場合、メモリ領域ＭＲ及び階段領域ＳＲに照射されたレーザ光ＬＬの大半は、積層体ＬＭのワード線ＷＬによって反射または吸収される。一方で、ワード線ＷＬをＹ方向に分割する板状部ＰＵは絶縁層５５を含む構成を有するため、レーザ光ＬＬを透過させる。

【0160】

しかし、板状部ＰＵの絶縁層５５を透過して、積層体ＬＭの下方に進行したレーザ光ＬＬは、レーザ光ＬＬによるダメージを受けやすい配線層Ｍ２・・・、プラグＶ２・・・、配線層Ｄ１，Ｄ２・・・、及びビアＣ１，Ｃ２・・・等の銅配線に到達する前に、積層体ＬＭの下層の配線層ＭＸ，Ｍ０，Ｍ１、またはプラグＣＨ，Ｖ０，Ｖ１により反射または吸収される。また、上記の銅配線のうち、これらのタングステン配線と積層方向に重ならない部分へと進行するレーザ光ＬＬは、板状部ＰＵの下端部に配置されるダミー層ＤＷｐ等により反射または吸収される。

【0161】

図１５（ｂ）に示すように、周辺領域ＰＲに照射されたレーザ光ＬＬは、レーザ光ＬＬによるダメージを受けやすい配線層Ｍ２・・・、プラグＶ２・・・、電極パッドＰＤｃ，ＰＤｍ、配線層Ｄ１，Ｄ２・・・、及びビアＣ１，Ｃ２・・・等の銅配線に到達する前に、積層体ＬＭの下層の配線層ＭＸ，Ｍ０，Ｍ１、またはプラグＣＨ，Ｖ０，Ｖ１により反射または吸収される。また、上記の銅配線のうち、これらのタングステン配線と積層方向に重ならない部分へと進行するレーザ光ＬＬは、コンタクトＣ３及びエッジシールＥＳｍの下端部に配置されるダミー層ＤＷｃ，ＤＷｅ、または、プラグＣＨ，Ｖ０と同一レイヤに配置されるダミー層ＤＷｙ等により反射または吸収される。

【0162】

以上のように、いずれかのタングステン配線、またはいずれかのダミー層ＤＷｐ，ＤＷｙ，ＤＷｃ，ＤＷｅによって、積層体ＬＭの上方から照射されたレーザ光ＬＬが、配線層Ｍ２・・・、プラグＶ２・・・、電極パッドＰＤｃ，ＰＤｍ、配線層Ｄ１，Ｄ２・・・、及びビアＣ１，Ｃ２・・・等の銅配線に入射することが抑制される。

【0163】

図１６に示すように、レーザ光ＬＬを用いた活性化アニールによって、半導体層ＥＰａ中のドーパントが活性化され、複数のピラーＰＬのそれぞれの下端部に活性層ＥＰが形成される。

【0164】

ここで、レーザ光ＬＬが照射されたときの詳細の様子を図１７に示す。

【0165】

図１７は、実施形態にかかる半導体記憶装置１の製造方法におけるレーザ光ＬＬが照射される処理を示す模式図である。図１７においては、レーザ光ＬＬが照射される様子を、ダミー層ＤＷと、このダミー層ＤＷに積層方向に重なる銅配線ＣＷとを例に挙げて示す。

【0166】

図１７に示すダミー層ＤＷは、上述のダミー層ＤＷｐ，ＤＷｙ，ＤＷｃ，ＤＷｅのいずれかであり、銅配線ＣＷは、上述の図３に示す銅配線ＣＷと同様、配線層Ｍ１よりも下方のレイヤに配置されるいずれかの銅配線である。

【0167】

図１７に示すように、ダミー層ＤＷに照射されたレーザ光ＬＬは、上述の通り、ダミー層ＤＷによって概ね遮蔽される。このとき、ダミー層ＤＷの幅方向の両端部近傍を通過したレーザ光ＬＬの一部は、回折効果によってダミー層ＤＷの下面側へ回り込む。これにより、ダミー層ＤＷの下方位置では、ダミー層ＤＷの実際の幅よりも狭い領域しかレーザ光ＬＬの遮蔽効果が得られない。

【0168】

しかし、ダミー層ＤＷは、上述したように、これと対応する銅配線ＣＷの遮蔽対象となる部分の面積よりも、大きな面積を有するよう構成されている。これにより、ダミー層ＤＷの下面側に回り込んだレーザ光ＬＬが、銅配線ＣＷに入射してしまうことが抑制される。

【0169】

また、例えばダミー層ＤＷと銅配線ＣＷとが上下方向に近接しているほど、レーザ光ＬＬにより加熱されたダミー層ＤＷの熱が銅配線ＣＷへと伝達されやすくなる。このため、ダミー層ＤＷと、遮蔽対象の銅配線ＣＷとの上下方向における距離は、少なくとも１００ｎｍ以上、好ましくは３００ｎｍ以上とすることができる。

【0170】

上述のように、レーザ光ＬＬの照射によりピラーＰＬ下端部に活性層ＥＰを形成した後、絶縁層５１上にソース側配線層ＳＬを所定のパターンに形成する。このとき、コンタクトＣ３の上端部に形成したダミー層ＤＷｃとソース側配線層ＳＬとを接続する。また、ソース側配線層ＳＬ上に、絶縁層６０を介して電極層ＥＬを所定のパターンに形成する。このとき、絶縁層６０を貫通させて、電極層ＥＬの一部をソース側配線層ＳＬと接続し、電極層ＥＬにパッド領域ＰＤを形成する。

【0171】

また、電極層ＥＬ上に絶縁層７１～７３をこの順に形成し、電極層ＥＬのパッド領域ＰＤ上の絶縁層７１～７３を除去して、パッド領域ＰＤを露出させる。

【0172】

以上により、実施形態の半導体記憶装置１が製造される。

【0173】

（概括）
３次元不揮発性メモリ等の半導体記憶装置の製造工程では、例えば上方からレーザ光を照射して、メモリセルが形成されるピラーの上端部に活性層を形成する処理が行われる場合がある。このとき、一部のレーザ光が絶縁層を透過し、下層に設けられた低融点の銅配線等が損傷してしまう恐れがある。

【0174】

実施形態の半導体記憶装置１によれば、配線層Ｍ２・・・、プラグＶ２・・・、電極パッドＰＤｃ，ＰＤｍ、配線層Ｄ１，Ｄ２・・・、及びビアＣ１，Ｃ２・・・等の複数の銅配線ＣＷの高さ位置よりも高い位置であって、複数の銅配線ＣＷの積層体ＬＭとは重ならない部分と積層方向に重なる位置に配置される複数のダミー層ＤＷｙ，ＤＷｃ，ＤＷｅを備える。

【0175】

これにより、レーザ光ＬＬの照射による銅配線ＣＷの損傷を抑制することができる。また、レーザ光ＬＬの照射強度等の設定可能な範囲が広がり、活性化アニール処理が容易となる。

【0176】

実施形態の半導体記憶装置１によれば、複数のダミー層ＤＷｐ，ＤＷｙ，ＤＷｃ，ＤＷｅはそれぞれ、複数の銅配線ＣＷのうち、積層方向に重なる銅配線ＣＷの絶縁層５０，４０等を介して積層方向に対向する部分よりも、積層方向から見た面積が大きい。

【0177】

これにより、積層方向に重なる位置に、ビット線ＢＬ、配線層ＭＸ，Ｍ０，Ｍ１またはプラグＣＨ，Ｖ０，Ｖ１のいずれも配置されていない銅配線ＣＷの部分を遮蔽することができる。また、回折効果によって、ダミー層ＤＷｐ，ＤＷｙ，ＤＷｃ，ＤＷｅの下面側にレーザ光ＬＬが回り込んだ場合でも、充分な遮蔽効果を得ることができる。

【0178】

実施形態の半導体記憶装置１によれば、複数のダミー層ＤＷｐ，ＤＷｙは、ピラーＰＬと複数の銅配線ＣＷのいずれかとを電気的に接続する複数のプラグＣＨと同じ高さ位置に配置されている。これにより、少なくとも一部のダミー層ＤＷｐ，ＤＷｙを、高融点で原子移動度の小さいタングステン配線等である複数のプラグＣＨ，Ｖ０等と、一括して形成することができる。

【0179】

実施形態の半導体記憶装置１によれば、複数のダミー層ＤＷｐは、板状部ＰＵの下端部に配置されている。これにより、積層体ＬＭが配置される領域においても、絶縁層５５等である板状部ＰＵを透過したレーザ光ＬＬが、下層の銅配線ＣＷに入射してしまうことが抑制される。

【0180】

実施形態の半導体記憶装置１によれば、ダミー層ＤＷｃは、コンタクトＣ３の上端部に配置され、コンタクトＣ３とソース側配線層ＳＬとを接続している。これにより、パッド領域ＰＤと積層方向に重なる領域においても、下層の銅配線ＣＷへのレーザ光ＬＬの入射を抑制することができる。また、コンタクトＣ３とソース側配線層ＳＬとの電気的な接続をより強固にすることができる。

【0181】

以下に、図１８を用いて、ダミー層ＤＷｃによって、コンタクトＣ３とソース側配線層ＳＬとの接続が強化される点について、より詳細に説明する。

【0182】

図１８は、実施形態および比較例にかかる半導体記憶装置において、コンタクトとソース側配線層とを接続する処理の一部を例示する断面図である。

【0183】

図１８（Ａａ）に示すように、比較例の半導体記憶装置においては、コンタクトＣ３ｘ及びエッジシールＥＳｘの上端部にダミー層は形成されない。コンタクトＣ３ｘをソース側配線層ＳＬｘに接続するためには、図１８（Ａｂ）に示すように、絶縁層５１を貫通してコンタクトＣ３ｘの上端部に到達する貫通孔ＴＨｘを形成し、図１８（Ａｃ）に示すように、絶縁層５１の上面および貫通孔ＴＨｘ内にバリアメタル層ＢＭｘを形成し、図１８（Ａｄ）に示すように、絶縁層５１の上面を覆い貫通孔ＴＨｘ内にタングステン層等を充填してソース側配線層ＳＬｘを形成する。

【0184】

これにより、コンタクトＣ３ｘとソース側配線層ＳＬｘとは、貫通孔ＴＨｘ底面のタングステン層部分でのみ電気的に接続され、ごく限られた接続面積でしか導通を得ることができない。さらには、貫通孔ＴＨｘを形成する際、コンタクトＣ３ｘとの位置ずれが生じる恐れがあり、その場合、コンタクトＣ３ｘとソース側配線層ＳＬｘとの接続面積がいっそう小さくなってしまう。

【0185】

図１８（Ｂａ）に示すように、上述の実施形態の半導体記憶装置１においては、コンタクトＣ３及びエッジシールＥＳの上端部に、それぞれダミー層ＤＷｃ，ＤＷｅが形成されている。

【0186】

そこで、コンタクトＣ３とソース側配線層ＳＬとの導通を取るためには、図１８（Ｂｂ）に示すように、例えば絶縁層５１を貫通してダミー層ＤＷｃに到達する貫通溝ＧＲｃを形成する。また、図１８（Ｂｃ）に示すように、絶縁層５１の上面および貫通溝ＧＲｃ内にバリアメタル層ＢＭを形成し、図１８（Ｂｄ）に示すように、絶縁層５１の上面を覆い貫通溝ＧＲｃ内にタングステン層等を充填してソース側配線層ＳＬを形成する。

【0187】

これにより、複数のコンタクトＣ３の上端部に跨って配置されるダミー層ＤＷｃ上面の広範に亘る部分で、ソース側配線層ＳＬｘのタングステン層とダミー層ＤＷｃとが接続され、更に、そのダミー層ＤＷｃを介してコンタクトＣ３との電気的な接続を得ることができる。

【0188】

実施形態の半導体記憶装置１によれば、ダミー層ＤＷｅは、エッジシールＥＳｍの上端部に配置されている。これにより、エッジシールＥＳｍと積層方向に重なる位置に設けられる周辺回路ＣＢＡ側のエッジシールＥＳｃの銅層部分等に、レーザ光ＬＬが入射してしまうことが抑制される。

【0189】

上述のように、エッジシールＥＳｃ自体は半導体記憶装置１の機能に寄与しない。しかし、エッジシールＥＳｍ上端部にダミー層ＤＷｅを設けることで、エッジシールＥＳｃの銅層部分が熱拡散等によって、半導体記憶装置１の他の構成に影響を及ぼすことを抑制することができる。

【0190】

（変形例）
次に、図１９～図２１を用いて、実施形態の各種変形例の半導体記憶装置について説明する。なお、以下の図面において、上述の実施形態と同様の構成に同様の符号を付し、その説明を省略することがある。

【0191】

図１９は、実施形態の変形例にかかる半導体記憶装置が備えるダミー層ＤＷｓの構成の一例を示す模式図である。図１９に示す変形例の半導体記憶装置は、複数のピースに分割されたダミー層ＤＷｓを備える点が、上述の実施形態の半導体記憶装置１とは異なる。

【0192】

図１９には、レーザ光ＬＬが照射される様子を、複数のダミー層ＤＷｓと、これらのダミー層ＤＷｓと積層方向に重なる銅配線ＣＷとを例に挙げて示す。

【0193】

図１９に示すように、複数のダミー層ＤＷｓは、複数のピースに分割されて、所定のレイヤに、つまり、互いに同じ高さ位置に、所定間隔を空けて配置されている。個々のダミー層ＤＷｓの形状は、例えばパッド状、ドット状、ライン状などとすることができる。

【0194】

複数のダミー層ＤＷｓが配置される領域の面積は、銅配線ＣＷの遮蔽対象となる部分の面積よりも大きい。また、複数のダミー層ＤＷｓピッチは、レーザ光ＬＬの波長以下、より好ましくは、レーザ光ＬＬの波長より充分に小さくすることができる。

【0195】

これにより、ダミー層ＤＷｓを複数のピースに分割して配置した場合であっても、レーザ光ＬＬが複数のダミー層ＤＷｓを透過して、銅配線ＣＷに入射してしまうことが抑制される。また、ダミー層ＤＷｓが銅配線ＣＷの遮蔽対象部分の面積より広い範囲に配置されているので、複数のダミー層ＤＷｓの配列の最端部のダミー層ＤＷｓの下面側に回り込んだレーザ光ＬＬが、銅配線ＣＷに入射してしまうことが抑制される。

【0196】

このとき、複数のダミー層ＤＷｓのピッチが充分に小さい場合には、複数のダミー層ＤＷｓが配置される領域全体が、所定間隔を空けて配置される複数のダミー層ＤＷｓと、これらのダミー層ＤＷｓ間に位置する酸化シリコン層等の絶縁層５１との平均的な物性を有するものと考えられる。すなわち、複数のダミー層ＤＷｓの配置領域全体を、高屈折率のタングステン層と低屈折率の酸化シリコン層とを平均した屈折率を有する均質な層と見做すことができる。

【0197】

図２０は、実施形態の変形例にかかる半導体記憶装置の他の構成の一例を示す断面図である。図２０に示す変形例の半導体記憶装置は、ダミー層ＤＷ０，ＤＷ１，ＤＷｖが複数レイヤに分散して配置されている点が、上述の実施形態の半導体記憶装置１とは異なる。

【0198】

図２０に示すように、変形例の半導体記憶装置は、コンタクトＣＣ，Ｃ３間の領域にダミー層ＤＷ０，ＤＷ１，ＤＷｖを備える。これらのダミー層ＤＷ０，ＤＷ１，ＤＷｖは、配線層ＭＸ，Ｍ０，Ｍ１及びプラグＣＨ，Ｖ０，Ｖ１等が配置される複数レイヤに配置されている。

【0199】

より詳細には、ダミー層ＤＷ０は、例えば配線層ＭＸ，Ｍ０と同じレイヤに配置されている。ダミー層ＤＷ１は、例えば配線層Ｍ１と同じレイヤに配置されている。ダミー層ＤＷ０は第３の導電層の一例であり、ダミー層ＤＷ１は第４の導電層の一例である。また、配線層ＭＸ，Ｍ０は第２の金属配線層の一例であり、配線層Ｍ１は第３の金属配線層の一例である。

【0200】

また、ダミー層ＤＷ０，ＤＷ１のうち少なくとも幾つかが、配線層Ｍ０，Ｍ１を接続するプラグＶ１と同じレイヤに配置されるダミー層ＤＷｖによって接続されていてもよい。

【0201】

このように、異なるレイヤに属するダミー層ＤＷ０，ＤＷ１同士をダミー層ＤＷｖで接続することで、これらのダミー層ＤＷ０，ＤＷ１，ＤＷｖ全体の表面積が増大する。これにより、これらのダミー層ＤＷ０，ＤＷ１，ＤＷｖのレーザ光ＬＬによる加熱を抑えることができ、ダミー層ＤＷ０，ＤＷ１，ＤＷｖの熱が、近傍の銅配線に伝達されるのを抑制することができる。

【0202】

ここで、各種のダミー層ＤＷｙ，ＤＷｓ，ＤＷ０，ＤＷ１の銅配線ＣＷに対する断熱効果について図２１の模式図に示す。

【0203】

図２１は、実施形態および変形例ならびに比較例にかかる半導体記憶装置の光学的かつ伝熱工学的なシミュレーションによる解析結果を示す模式図である。

【0204】

より詳細には、図２１（Ａａ）（Ｂａ）はダミー層を有さない比較例の半導体記憶装置の解析結果であり、図２１（Ａｂ）は実施形態または変形例のダミー層ＤＷを有する半導体記憶装置の解析結果であり、図２１（Ｂｂ）（Ｂｃ）は変形例のダミー層ＤＷｓを有する半導体記憶装置の解析結果である。

【0205】

図２１の解析においては、波長が３０８ｎｍのレーザ光ＬＬを０．２１３／ｃｍ^２のエネルギ量で照射した場合のダミー層ＤＷ，ＤＷｓ及び銅配線ＣＷ，ＣＷｘの温度をシミュレーションした。

【0206】

図２１（Ａａ）（Ｂａ）に示すように、ダミー層を有さず、絶縁層５１を透過したレーザ光ＬＬが、銅配線ＣＷｘにそのまま照射される比較例の半導体記憶装置においては、銅配線ＣＷｘは４６３℃に加熱されるという結果を得た。なお、銅配線ＣＷｘの温度が４００℃以上となると、銅配線ＣＷｘに損傷の恐れが生じると考えられる。

【0207】

図２１（Ａｂ）に示すダミー層ＤＷは、上述の実施形態のダミー層ＤＷｐ，ＤＷｙ、上述の変形例のダミー層ＤＷ０，ＤＷ１のいずれかを模したものであり、遮蔽対象の銅配線ＣＷの上方３００ｎｍの高さ位置に配置されているものとした。

【0208】

図２１（Ａｂ）に示すように、上記条件下では、レーザ光ＬＬの照射によって、ダミー層ＤＷが３５８℃に加熱されるものの、銅配線ＣＷの加熱は２５１℃に抑えられるという結果が得られた。

【0209】

図２１（Ｂｂ）（Ｂｃ）に示す複数のダミー層ＤＷｓは、紙面左右方向の幅がそれぞれ７５ｎｍであり、ピッチが１７０ｎｍであるものとした。

【0210】

図２１（Ｂｂ）に示すように、ダミー層ＤＷｓを遮蔽対象の銅配線ＣＷの上方１００ｎｍの高さ位置に配置した場合、レーザ光ＬＬの照射によって、ダミー層ＤＷｓが３５５℃に加熱されるものの、銅配線ＣＷの加熱は３０５℃に抑えられるという結果が得られた。

【0211】

図２１（Ｂｃ）に示すように、ダミー層ＤＷｓを遮蔽対象の銅配線ＣＷの上方３００ｎｍの高さ位置に配置した場合、レーザ光ＬＬの照射によって、ダミー層ＤＷｓが２８９℃に加熱されるものの、銅配線ＣＷの加熱は２０９℃に抑えられるという結果が得られた。

【0212】

以上の解析結果から、ダミー層ＤＷｐ，ＤＷｙ，ＤＷ０，ＤＷ１，ＤＷｓの配置位置は、遮蔽対象の銅配線ＣＷの少なくとも１００ｎｍ以上上方、より好ましくは３００ｎｍ以上上方とすることができる。また、複数のダミー層ＤＷｓをレーザ光ＬＬの波長以下のピッチで配置することによっても、銅配線ＣＷに対する充分な遮蔽効果が得られることが判る。

【0213】

変形例の半導体記憶装置によれば、複数のダミー層ＤＷｓは、銅配線ＣＷの絶縁層５０，４０等を介して積層方向に対向する部分よりも、積層方向から見た面積が小さい複数のピースに分割されている。

【0214】

これにより、ダミー層ＤＷｓの配置の自由度を高めることができる。また、個々のダミー層ＤＷｓの面積を小さくすることができ、ダミー層ＤＷｓを形成する際、ＣＭＰ等により余剰のタングステン層を除去する場合、ディッシング等を抑制して加工精度を向上させることができる。

【0215】

変形例の半導体記憶装置によれば、複数のダミー層ＤＷｓが配置される領域は、銅配線ＣＷの絶縁層５０，４０等を介して積層方向に対向する部分よりも広い面積を有する。これにより、回折効果によって、ダミー層ＤＷｓの下面側にレーザ光ＬＬが回り込んだ場合でも、充分な遮蔽効果を得ることができる。

【0216】

変形例の半導体記憶装置によれば、レーザ光ＬＬの波長以下のピッチで、複数のダミー層ＤＷｓを配置する。これにより、レーザ光ＬＬが、複数のダミー層ＤＷｓを透過して、下層の銅配線ＣＷに入射してしまうことが抑制される。

【0217】

変形例の半導体記憶装置によれば、複数のダミー層ＤＷ０，ＤＷ１は、複数の配線層ＭＸ，Ｍ０の高さ位置と、複数の配線層Ｍ１の高さ位置とにそれぞれ配置されている。これにより、例えば同一レイヤ中においてダミー層ＤＷ０，ＤＷ１が密集してしまうことを抑制することができ、ダミー層ＤＷ０，ＤＷ１の放熱が促進される。また、ダミー層ＤＷ０，ＤＷ１の配置の自由度を高めることができる。

【0218】

更に、ダミー層ＤＷ０，ＤＷ１をダミー層ＤＷｖにより接続すれば、ダミー層ＤＷ０，ＤＷ１間の熱量を分散させて均一化することができる。

【0219】

（その他の変形例）
上述の実施形態および変形例では、遮蔽対象の配線層が銅配線ＣＷであり、ダミー層ＤＷｐ，ＤＷｙ，ＤＷ０，ＤＷ１，ＤＷｖ，ＤＷｓをタングステン層とした。しかし、例えば融点が低く原子移動度が大きいアルミニウム（Ａｌ）配線等も遮蔽対象の配線層となりうる。

【0220】

また、ダミー層としては、上述のように、融点が高いこと、及び原子移動度が小さいこと、の少なくともいずれかの性質を有する金属を用いることができる。一例として、ダミー層は、ルテニウム（Ｒｕ）層またはモリブデン層（Ｍｏ）等の金属層であってもよい。さらには、ダミー層として半導体層を用いることも可能である。

【0221】

例えばモリブデン層は、タングステン層に替えてワード線としても用いられる場合があり、ダミー層をモリブデン層とする際には、積層体ＬＭと同じレイヤにダミー層を配置するとよい。また、ルテニウム層、モリブデン層、または半導体層等が、ワード線または配線層等に用いられない場合等には、ダミー層をワード線および配線層と別作りすることも可能である。

【0222】

また、上述の実施形態および変形例では、リプレース処理に用いたスリットＳＴに絶縁層５５を充填して、半導体記憶装置１の機能には寄与しない板状部ＰＵとすることとした。しかし、スリットＳＴに導電層を充填し、ソース側配線層ＳＬ等と接続することで、ソース線コンタクトとして機能させてもよい。

【0223】

また、上述の実施形態および変形例では、半導体記憶装置１の電極パッドＰＤｍ，ＰＤｃを挟んで上層側のプラグＶ２まで、下層側のビアＣ１までが銅配線であることとした。しかし、積層体ＬＭ側のピラーＰＬ及びコンタクトＣＣと、半導体基板ＳＢ側の周辺回路ＣＢＡとの間の各レイヤのうち、銅配線が用いられる範囲は適宜異なり得る。例えば電極パッドＰＤｍ，ＰＤｃを挟んで上層側のビット線ＢＬまでが銅配線であってもよい。

【0224】

この場合、新たに遮蔽が必要となったビット線ＢＬ等と積層方向に重なる位置に、適宜、ダミー層を配置するものとする。

【0225】

また、上述の実施形態および変形例では、絶縁層ＮＬ，ＯＬの積層構造を１回で形成し、１Ｔｉｅｒ構造の積層体ＬＭを有する半導体記憶装置１とした。しかし、積層体が２Ｔｉｅｒ以上の構造を有していてもよい。積層体のＴｉｅｒ数を増やしていくことで、ワード線ＷＬの積層数を更に増加させることができる。

【0226】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0227】

１…半導体記憶装置、４０，５０…絶縁層、ＢＬ…ビット線、Ｃ１，Ｃ２…ビア、Ｃ３，ＣＣ，ＣＳ…コンタクト、ＣＢＡ…周辺回路、ＣＨ，Ｖ０，Ｖ１，Ｖ２…プラグ、Ｄ０，Ｄ１，Ｄ２，Ｍ０，Ｍ１，Ｍ２，ＭＸ…配線層、ＣＷ…銅配線、ＤＷ０，ＤＷ１，ＤＷｐ，ＤＷｓ，ＤＷｖ，ＤＷｙ…ダミー層、ＬＭ…積層体、ＭＣ…メモリセル、ＭＲ…メモリ領域、ＯＬ…絶縁層、ＰＬ…ピラー、ＰＵ…板状部、ＳＢ…半導体基板、ＳＰ…階段部、ＳＲ…階段領域、ＳＳ…支持基板、ＳＴ…スリット、ＷＬ…ワード線。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】