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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024122389
(43)【公開日】2024-09-09
(54)【発明の名称】半導体記憶装置およびその製造方法
(51)【国際特許分類】
H10B 61/00 20230101AFI20240902BHJP
H10N 50/10 20230101ALI20240902BHJP
H10N 50/20 20230101ALI20240902BHJP
【ＦＩ】
H10B61/00
H10N50/10 Z
H10N50/20
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023029906
(22)【出願日】2023-02-28
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(72)【発明者】
【氏名】金谷 宏行
(72)【発明者】
【氏名】中山 昌彦
【テーマコード（参考）】
4M119
5F092
【Ｆターム（参考）】
4M119AA02
4M119BB01
4M119CC05
4M119DD09
4M119DD24
4M119DD37
4M119DD45
4M119EE22
4M119EE27
4M119FF16
4M119GG01
4M119JJ12
4M119JJ14
5F092AA04
5F092AA20
5F092AB07
5F092AC12
5F092AD04
5F092AD25
5F092BB23
5F092BB36
5F092BB43
5F092BB90
5F092BC07
5F092CA02
5F092CA08
5F092EA05
(57)【要約】
【課題】非選択セルのリーク電流を抑制することができる半導体記憶装置を提供する。
【解決手段】本実施形態によれる半導体記憶装置は、第１方向に延びる複数の第１配線と、第１方向と交差する第２方向に延びる複数の第２配線とを備える。複数のメモリセルは、複数の第１配線と複数の第２配線との間に接続され、それぞれが抵抗変化素子に対して直列に接続されたセレクタを含む。セレクタは、第１配線と第２配線との電圧差に応じて抵抗変化素子への電流をスイッチングするセレクタ材料と、第１配線と抵抗変化素子との間においてセレクタ材料を挟む第１および第２電極とを備える。第１電極とセレクタ材料との接触面積は、セレクタと抵抗変化素子との積層方向から見たときのセレクタ材料の面積よりも小さい。
【選択図】図３
【解決手段】本実施形態によれる半導体記憶装置は、第１方向に延びる複数の第１配線と、第１方向と交差する第２方向に延びる複数の第２配線とを備える。複数のメモリセルは、複数の第１配線と複数の第２配線との間に接続され、それぞれが抵抗変化素子に対して直列に接続されたセレクタを含む。セレクタは、第１配線と第２配線との電圧差に応じて抵抗変化素子への電流をスイッチングするセレクタ材料と、第１配線と抵抗変化素子との間においてセレクタ材料を挟む第１および第２電極とを備える。第１電極とセレクタ材料との接触面積は、セレクタと抵抗変化素子との積層方向から見たときのセレクタ材料の面積よりも小さい。
【選択図】図３
【特許請求の範囲】
【請求項1】
第１方向に延びる複数の第１配線と、
前記第１方向と交差する第２方向に延びる複数の第２配線と、
前記複数の第１配線と前記複数の第２配線との間に接続され、それぞれが抵抗変化素子に対して直列に接続されたセレクタを含む複数のメモリセルとを備え、
前記セレクタは、前記第１配線と前記第２配線との電圧差に応じて前記抵抗変化素子への電流をスイッチングするセレクタ材料と、前記第１配線と前記抵抗変化素子との間において前記セレクタ材料を挟む第１および第２電極とを備え、
前記第１電極と前記セレクタ材料との接触面積は、前記セレクタと前記抵抗変化素子との積層方向から見たときの前記セレクタ材料の面積よりも小さい、半導体記憶装置。
前記第１方向と交差する第２方向に延びる複数の第２配線と、
前記複数の第１配線と前記複数の第２配線との間に接続され、それぞれが抵抗変化素子に対して直列に接続されたセレクタを含む複数のメモリセルとを備え、
前記セレクタは、前記第１配線と前記第２配線との電圧差に応じて前記抵抗変化素子への電流をスイッチングするセレクタ材料と、前記第１配線と前記抵抗変化素子との間において前記セレクタ材料を挟む第１および第２電極とを備え、
前記第１電極と前記セレクタ材料との接触面積は、前記セレクタと前記抵抗変化素子との積層方向から見たときの前記セレクタ材料の面積よりも小さい、半導体記憶装置。
【請求項2】
前記第１電極は、前記積層方向から見たときに中心部に貫通孔を有する筒状である、請求項１に記載の半導体記憶装置。
【請求項3】
前記第１電極は、前記積層方向から見たときに前記セレクタ材料よりも小さい径を有する、請求項１に記載の半導体記憶装置。
【請求項4】
前記第１電極は、前記積層方向から見たときに前記セレクタ材料の中心からずれて配置されている、請求項１に記載の半導体記憶装置。
【請求項5】
前記第１電極の外周部分には、前記第１電極の中心部の抵抗よりも高抵抗である前記第１電極の材料の酸化物が設けられている、請求項１に記載の半導体記憶装置。
【請求項6】
前記第１電極の外周部分には、前記第１電極の材料に不純物を導入した導電層が設けられている、請求項１に記載の半導体記憶装置。
【請求項7】
前記第１電極は、絶縁体中に設けられた複数の導電線を有する、請求項１に記載の半導体記憶装置。
【請求項8】
第１方向に延びる複数の第１配線と、
前記第１方向と交差する第２方向に延びる複数の第２配線と、
前記複数の第１配線と前記複数の第２配線との間に接続され、それぞれが抵抗変化素子に対して直列に接続されたセレクタを含む複数のメモリセルと、
前記複数のメモリセル間に設けられた第１絶縁膜と、を備え、
前記セレクタは、前記第１配線と前記第２配線との電圧差に応じて前記抵抗変化素子への電流をスイッチングするセレクタ材料と、前記抵抗変化素子と前記セレクタ材料との間に設けられた第１電極とを備え、
前記セレクタ材料は、前記第１電極と前記第１配線との間に設けられ第１不純物を含有する第１絶縁材料によって構成され、
前記第１絶縁膜は、前記第１不純物を含有しない前記第１絶縁材料によって構成され、
前記セレクタと前記抵抗変化素子との積層方向から見たときに、前記セレクタ材料の面積は、前記抵抗変化素子の面積よりも小さい、半導体記憶装置。
前記第１方向と交差する第２方向に延びる複数の第２配線と、
前記複数の第１配線と前記複数の第２配線との間に接続され、それぞれが抵抗変化素子に対して直列に接続されたセレクタを含む複数のメモリセルと、
前記複数のメモリセル間に設けられた第１絶縁膜と、を備え、
前記セレクタは、前記第１配線と前記第２配線との電圧差に応じて前記抵抗変化素子への電流をスイッチングするセレクタ材料と、前記抵抗変化素子と前記セレクタ材料との間に設けられた第１電極とを備え、
前記セレクタ材料は、前記第１電極と前記第１配線との間に設けられ第１不純物を含有する第１絶縁材料によって構成され、
前記第１絶縁膜は、前記第１不純物を含有しない前記第１絶縁材料によって構成され、
前記セレクタと前記抵抗変化素子との積層方向から見たときに、前記セレクタ材料の面積は、前記抵抗変化素子の面積よりも小さい、半導体記憶装置。
【請求項9】
前記積層方向から見たときの前記セレクタ材料の面積は、前記第１電極の面積よりも小さい、請求項８に記載の半導体記憶装置。
【請求項10】
前記第１絶縁材料は、シリコン（Ｓｉ）または酸素（Ｏ）を含む、請求項８に記載の半導体記憶装置。
【請求項11】
前記抵抗変化素子は、磁気抵抗効果素子である、請求項８に記載の半導体記憶装置。
【請求項12】
前記積層方向から見たときに、前記セレクタ材料側における前記第１電極の面積は、前記抵抗変化素子側における前記第１電極の面積よりも小さい、請求項８に記載の半導体記憶装置。
【請求項13】
前記積層方向から見たときに、前記抵抗変化素子側の前記第１電極の面積は、前記第１電極側の前記抵抗変化素子の面積よりも小さい、請求項８に記載の半導体記憶装置。
【請求項14】
前記積層方向から見たときに、前記第１電極の面積よりも大きく、前記セレクタの周囲に設けられた第２絶縁膜をさらに備え、
前記第２絶縁膜は、ベリリウム（Ｂｅ）、マグネシウム（Ｍｇ）、窒素（Ｎ）のいずれかを含む、請求項８に記載の半導体記憶装置。
前記第２絶縁膜は、ベリリウム（Ｂｅ）、マグネシウム（Ｍｇ）、窒素（Ｎ）のいずれかを含む、請求項８に記載の半導体記憶装置。
【請求項15】
前記第１不純物は、ヒ素（Ａｓ）、リン（Ｐ）、アンチモン（Ｓｂ）、ボロン（Ｂ）のいずれかを含む、請求項８に記載の半導体記憶装置。
【請求項16】
第１方向に延びる複数の第１配線と、
前記第１方向と交差する第２方向に延びる複数の第２配線と、
前記複数の第１配線と前記複数の第２配線との間に接続され、それぞれが抵抗変化素子に対して直列に接続されたセレクタを含む複数のメモリセルとを備え、
前記セレクタは、前記第１配線と前記第２配線との電圧差に応じて前記抵抗変化素子への電流をスイッチングする第１セレクタ材料と、前記抵抗変化素子と前記第１セレクタ材料との間に設けられた第１電極とを備え、
前記第１セレクタ材料は、前記第１電極と前記第１配線との間に設けられ第１不純物を含有する絶縁膜によって構成され、
前記セレクタと前記抵抗変化素子との積層方向から見たときに、前記第１セレクタ材料の面積は、前記第１電極の面積よりも大きく、
前記積層方向から見たときに、前記第１セレクタ材料側の前記第１電極の面積は、前記抵抗変化素子の面積よりも小さい、半導体記憶装置。
前記第１方向と交差する第２方向に延びる複数の第２配線と、
前記複数の第１配線と前記複数の第２配線との間に接続され、それぞれが抵抗変化素子に対して直列に接続されたセレクタを含む複数のメモリセルとを備え、
前記セレクタは、前記第１配線と前記第２配線との電圧差に応じて前記抵抗変化素子への電流をスイッチングする第１セレクタ材料と、前記抵抗変化素子と前記第１セレクタ材料との間に設けられた第１電極とを備え、
前記第１セレクタ材料は、前記第１電極と前記第１配線との間に設けられ第１不純物を含有する絶縁膜によって構成され、
前記セレクタと前記抵抗変化素子との積層方向から見たときに、前記第１セレクタ材料の面積は、前記第１電極の面積よりも大きく、
前記積層方向から見たときに、前記第１セレクタ材料側の前記第１電極の面積は、前記抵抗変化素子の面積よりも小さい、半導体記憶装置。
【請求項17】
前記第１セレクタ材料は、前記第１電極の周囲に設けられている、請求項１６に記載の半導体記憶装置。
【請求項18】
前記第１セレクタ材料は、前記第１不純物として、ヒ素（Ａｓ）、リン（Ｐ）、アンチモン（Ｓｂ）、ボロン（Ｂ）のいずれかを含む、請求項１６に記載の半導体記憶装置。
【請求項19】
前記積層方向から見たときに、前記第１セレクタ材料側における前記第１電極の面積は、前記抵抗変化素子側における前記第１電極の面積よりも小さい、請求項１６に記載の半導体記憶装置。
【請求項20】
前記積層方向から見たときに、前記抵抗変化素子側の前記第１電極の面積は、前記第１電極側の前記抵抗変化素子の面積よりも小さい、請求項１６に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置およびその製造方法に関する。
【背景技術】
【0002】
抵抗変化素子を用いた半導体記憶装置が知られている。このような半導体記憶装置の選択セルにデータを書き込みあるいは選択セルからデータを読み出す際に、選択セル以外の非選択セルにおけるオフリーク電流が問題となる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２０－０４３１３１号公報
【特許文献2】特開２０２０－０４７６６３号公報
【特許文献3】特開２０２１－１２９０７１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
非選択セルのリーク電流を抑制することができる半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
本実施形態による半導体記憶装置は、第１方向に延びる複数の第１配線と、第１方向と交差する第２方向に延びる複数の第２配線とを備える。複数のメモリセルは、複数の第１配線と複数の第２配線との間に接続され、それぞれが抵抗変化素子に対して直列に接続されたセレクタを含む。セレクタは、第１配線と第２配線との電圧差に応じて抵抗変化素子への電流をスイッチングするセレクタ材料と、第１配線と抵抗変化素子との間においてセレクタ材料を挟む第１および第２電極とを備える。第１電極とセレクタ材料との接触面積は、セレクタと抵抗変化素子との積層方向から見たときのセレクタ材料の面積よりも小さい。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置の構成例を示すブロック図。
【図2】第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す回路図。
【図3】第１実施形態に係る半導体記憶装置のメモリセルの構成を示す断面図。
【図4】第１実施形態に係る半導体記憶装置のメモリセルの構成を示す断面図。
【図5】１つの磁気抵抗効果素子およびそれに対応するセレクタの電極の構成例を示す平面図。
【図6】１つの磁気抵抗効果素子の構成例を示す断面図。
【図7】セレクタの特性を示すグラフ。
【図8A】第１実施形態による半導体記憶装置の製造方法の一例を示す断面図。
【図8B】第１実施形態による半導体記憶装置の製造方法の一例を示す断面図。
【図19】第１実施形態の変形例１に係る半導体記憶装置の構成例を示す断面図。
【図20】第１実施形態の変形例１に係る半導体記憶装置の構成例を示す断面図。
【図21】第１実施形態の変形例２に係る半導体記憶装置の構成例を示す断面図。
【図22】第１実施形態の変形例２に係る半導体記憶装置の構成例を示す断面図。
【図23】第２実施形態に係るセレクタの構成例を示す断面図。
【図24】第２実施形態に係るセレクタの構成例を示す断面図。
【図25】第２実施形態に係るセレクタの構成例を示す断面図。
【図26】第２実施形態に係るセレクタの構成例を示す断面図。
【図27】第２実施形態に係るセレクタの構成例を示す断面図。
【図28】第２実施形態に係るセレクタの構成例を示す断面図。
【図29】第２実施形態に係るセレクタの構成例を示す断面図。
【図30】第２実施形態に係るセレクタの構成例を示す断面図。
【図31A】第３実施形態に係る磁気抵抗効果素子およびセレクタの構成例を示す断面図。
【図31B】第３実施形態による磁気抵抗効果素子およびセレクタの構成例を示す平面図。
【図32】第３実施形態による半導体記憶装置の製造方法の一例を示す断面図。
【図41】第４実施形態に係る磁気抵抗効果素子およびセレクタの構成例を示す断面図。
【図42】第５実施形態に係る磁気抵抗効果素子およびセレクタの構成例を示す断面図。
【図43】第５実施形態に係るセレクタ材料の形成工程を示す断面図。
【図44】第６実施形態に係る磁気抵抗効果素子およびセレクタの構成例を示す断面図。
【図45】ベリリウム、マグネシウム、窒素を含む材料と熱伝導度および電気抵抗率を示す表。
【図46】第７実施形態に係る磁気抵抗効果素子およびセレクタの構成例を示す断面図。
【図47】第８実施形態に係る磁気抵抗効果素子およびセレクタの構成例を示す断面図。
【図48】第８実施形態に係る磁気抵抗効果素子およびセレクタの構成例を示す断面図。
【図49】第９実施形態に係る磁気抵抗効果素子およびセレクタの構成例を示す断面図。
【図50】第９実施形態に係る磁気抵抗効果素子およびセレクタの構成例を示す断面図。
【発明を実施するための形態】
【0007】
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものである。明細書と図面において、同一の要素には同一の符号を付す。
【0008】
（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置の構成例を示すブロック図である。第１実施形態に係る半導体記憶装置は、例えば、磁気トンネル接合（ＭＴＪ（Magnetic Tunnel Junction））によって磁気抵抗効果（Magnetoresistive effect）を有するＭＴＪ素子を抵抗変化素子として用いた垂直磁化方式による磁気記憶装置である。尚、本実施形態は、ＰＣＭ（Phase Change Memory）等の他の抵抗変化素子にも適用可能である。以下の説明では、半導体記憶装置として磁気記憶装置を例に説明する。
図１は、第１実施形態に係る半導体記憶装置の構成例を示すブロック図である。第１実施形態に係る半導体記憶装置は、例えば、磁気トンネル接合（ＭＴＪ（Magnetic Tunnel Junction））によって磁気抵抗効果（Magnetoresistive effect）を有するＭＴＪ素子を抵抗変化素子として用いた垂直磁化方式による磁気記憶装置である。尚、本実施形態は、ＰＣＭ（Phase Change Memory）等の他の抵抗変化素子にも適用可能である。以下の説明では、半導体記憶装置として磁気記憶装置を例に説明する。
【0009】
磁気記憶装置１は、メモリセルアレイ１０、ロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、入出力回路１７、及び制御回路１８を備えている。
【0010】
メモリセルアレイ１０は、行（row）及び列（column）の交差点に対応付けられた複数のメモリセルＭＣを備えている。同一行にあるメモリセルＭＣは、同一のワード線ＷＬに接続され、同一列にあるメモリセルＭＣは、同一のビット線ＢＬに接続される。
【0011】
ロウ選択回路１１は、ワード線ＷＬを介してメモリセルアレイ１０と接続される。ロウ選択回路１１には、デコード回路１３からのアドレスＡＤＤのデコード結果（ロウアドレス）が供給される。ロウ選択回路１１は、アドレスＡＤＤのデコード結果に基づいた行に対応するワード線ＷＬを選択状態に設定する。以下、選択状態に設定されたワード線ＷＬは、選択ワード線ＷＬと言う。また、選択ワード線ＷＬ以外のワード線ＷＬは、非選択ワード線ＷＬと言う。
【0012】
カラム選択回路１２は、ビット線ＢＬを介してメモリセルアレイ１０と接続される。カラム選択回路１２には、デコード回路１３からのアドレスＡＤＤのデコード結果（カラムアドレス）が供給される。カラム選択回路１２は、アドレスＡＤＤのデコード結果に基づいた列を選択状態に設定する。以下、選択状態に設定されたビット線ＢＬは、選択ビット線ＢＬと言う。また、選択ビット線ＢＬ以外のビット線ＢＬは、非選択ビット線ＢＬと言う。
【0013】
デコード回路１３は、入出力回路１７からのアドレスＡＤＤをデコードする。デコード回路１３は、アドレスＡＤＤのデコード結果を、ロウ選択回路１１、及びカラム選択回路１２に供給する。アドレスＡＤＤは、選択されるカラムアドレス、及びロウアドレスを含む。
【0014】
書込み回路１４は、メモリセルＭＣへのデータの書込みを行う。書込み回路１４は、例えば、書込みドライバを含む。
【0015】
読出し回路１５は、メモリセルＭＣからのデータの読出しを行う。読出し回路１５は、例えば、センスアンプを含む。
【0016】
電圧生成回路１６は、磁気記憶装置１の外部から提供された電源電圧を用いて、メモリセルアレイ１０の各種の動作のための電圧を生成する。例えば、電圧生成回路１６は、書込み動作の際に必要な種々の電圧を生成し、書込み回路１４に出力する。また、例えば、電圧生成回路１６は、読出し動作の際に必要な種々の電圧を生成し、読出し回路１５に出力する。
【0017】
入出力回路１７は、磁気記憶装置１の外部からのアドレスＡＤＤを、デコード回路１３に転送する。入出力回路１７は、磁気記憶装置１の外部からのコマンドＣＭＤを、制御回路１８に転送する。入出力回路１７は、種々の制御信号ＣＮＴを、磁気記憶装置１の外部と、制御回路１８と、の間で送受信する。入出力回路１７は、磁気記憶装置１の外部からのデータＤＡＴを書込み回路１４に転送し、読出し回路１５から転送されたデータＤＡＴを磁気記憶装置１の外部に出力する。
【0018】
制御回路１８は、制御信号ＣＮＴ及びコマンドＣＭＤに基づいて、磁気記憶装置１内のロウ選択回路１１、カラム選択回路１２、デコード回路１３、書込み回路１４、読出し回路１５、電圧生成回路１６、及び入出力回路１７の動作を制御する。
【0019】
図２は、第１実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す回路図である。メモリセルＭＣ（ＭＣｕ及びＭＣｄ）は、メモリセルアレイ１０内でマトリクス状に二次元配置され、複数のビット線ＢＬ（ＢＬ＜０＞、ＢＬ＜１＞、…、ＢＬ＜Ｎ＞））のうちの１本と、複数のワード線ＷＬｄ（ＷＬｄ＜０＞、ＷＬｄ＜１＞、…、ＷＬｄ＜Ｍ＞）及びＷＬｕ（ＷＬｕ＜０＞、ＷＬｕ＜１＞、…、ＷＬｕ＜Ｍ＞）のうちの１本との交差点に対応付けられる（Ｍ及びＮは、任意の整数）。すなわち、メモリセルＭＣｄ＜ｉ、ｊ＞（０≦ｉ≦Ｍ、０≦ｊ≦Ｎ）は、ワード線ＷＬｄ＜ｉ＞とビット線ＢＬ＜ｊ＞との間に接続される。メモリセルＭＣｕ＜ｉ、ｊ＞は、ワード線ＷＬｕ＜ｉ＞とビット線ＢＬ＜ｊ＞との間に接続される。ワード線ＷＬｕ、ＷＬｄは、ビット線ＢＬと交差しており、例えば、直交している。以下、ワード線ＷＬｕ、ＷＬｄはまとめてワード線ＷＬとも呼ぶ。
【0020】
なお、ＷＬｄ等のｄは、ビット線ＢＬに対して下方に設けられた構成を便宜的に示している。ＷＬｕ等のｕは、ビット線ＢＬに対して上方に設けられた構成を便宜的に示している。
【0021】
メモリセルＭＣｄ＜ｉ、ｊ＞は、対応するワード線ＷＬとビット線ＢＬとの間に直列に接続されたセレクタＳＥＬｄ＜ｉ、ｊ＞及び磁気抵抗効果素子ＭＴＪｄ＜ｉ、ｊ＞を含む。メモリセルＭＣｕ＜ｉ、ｊ＞は、直列に接続されたセレクタＳＥＬｕ＜ｉ、ｊ＞及び磁気抵抗効果素子ＭＴＪｕ＜ｉ、ｊ＞を含む。
【0022】
セレクタＳＥＬは、対応する磁気抵抗効果素子ＭＴＪへのデータ書込み及び読出し時において、磁気抵抗効果素子ＭＴＪへの電流の供給を制御するスイッチとしての機能を有する。例えば、或るメモリセルＭＣ内のセレクタＳＥＬは、当該メモリセルＭＣに印加される電圧が閾値電圧Ｖｔｈを下回る場合、抵抗値の大きい絶縁体として電流を遮断し（オフ状態となり）、閾値電圧Ｖｔｈを上回る場合、抵抗値の小さい導電体として電流を流す（オン状態となる）。すなわち、セレクタＳＥＬは、流れる電流の方向に依らず、対応するワード線ＷＬとビット線ＢＬとの間の電圧差（メモリセルＭＣに印加される電圧）の大きさに応じて、電流を流すか遮断するかをスイッチングする機能を有する。
【0023】
磁気抵抗効果素子ＭＴＪは、セレクタＳＥＬによって供給を制御された電流により、抵抗値を低抵抗状態と高抵抗状態とに切替わることができる。磁気抵抗効果素子ＭＴＪは、その抵抗状態の変化によってデータを書込み可能であり、書込まれたデータを不揮発に保持し、読出し可能である記憶素子として機能する。
【0024】
次に、メモリセルアレイ１０の断面構造について説明する。
【0025】
図３および図４は、第１実施形態に係る半導体記憶装置のメモリセルＭＣの構成を示す断面図である。図３は、ビット線ＢＬに沿った方向の断面を示す。図４は、ワード線ＷＬに沿った方向の断面を示す。尚、メモリセルＭＣは、ＭＣｕまたはＭＣｄのいずれでもよい。
【0026】
メモリセルＭＣは、図示しない半導体基板の上方（Ｚ方向）に設けられている。ワード線ＷＬの延伸方向をＸ方向とし、ビット線ＢＬの延伸方向をＹ方向とする。Ｘ－Ｙ面に対して垂直方向をＺ方向とする。
【0027】
半導体基板上には複数のワード線ＷＬが設けられる。複数のワード線ＷＬは、Ｘ方向に延伸しており、Ｙ方向に配列されている。複数のワード線ＷＬ上には複数のメモリセルＭＣが設けられている。複数のメモリセルＭＣは、Ｘ－Ｙ面内に二次元配置されている。複数のメモリセルＭＣ上には、複数のビット線ＢＬが設けられている。複数のビット線ＢＬは、Ｙ方向に延伸しており、Ｘ方向に配列されている。ワード線ＷＬおよびビット線ＢＬには、例えば、タングステン（Ｗ）、窒化チタン（ＴｉＮ）等の導電性材料が用いられている。複数のワード線ＷＬ間、複数のメモリセルＭＣ間、並びに、複数のビット線ＢＬ間には、層間絶縁膜ＩＬＤが設けられている。層間絶縁膜ＩＬＤには、例えば、シリコン酸化膜（ＳｉＯ２）等の絶縁性材料が用いられる。
【0028】
各メモリセルＭＣは、磁気抵抗効果素子ＭＴＪと、セレクタＳＥＬとを備えている。磁気抵抗効果素子ＭＴＪの構成については、図６を参照して後で説明する。
【0029】
セレクタＳＥＬは、電極ＳＥＬｅｌ＿１、ＳＥＬｅｌ＿２と、セレクタ材料ＳＥＬｍとを備えている。セレクタ材料ＳＥＬｍは、電極ＳＥＬｅｌ＿１と電極ＳＥＬｅｌ＿２との間に設けられている。電極ＳＥＬｅｌ＿１は、例えば、筒状の形状を有する。電極ＳＥＬｅｌ＿１の中心部にはＺ方向に設けられた貫通孔ＨＬが設けられている。電極ＳＥＬｅｌ＿１と電極ＳＥＬｅｌ＿２には、例えば、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）等の導電性材料が用いられる。
【0030】
セレクタＳＥＬは、電極ＳＥＬｅｌ＿１、セレクタ材料ＳＥＬｍおよび電極ＳＥＬｅｌ＿２をＺ方向に積層して構成されている。
【0031】
セレクタ材料ＳＥＬｍは、添加元素を含有する絶縁材料で形成されている。セレクタ材料ＳＥＬｍの絶縁材料には、シリコン（Ｓｉ）及び酸素（Ｏ）を含有するシリコン酸化物が用いられる。セレクタ材料ＳＥＬｍの添加元素には、ヒ素（Ａｓ）、リン（Ｐ）、アンチモン（Ｓｂ）或いはボロン（Ｂ）が用いられる。
【0032】
複数の磁気抵抗効果素子ＭＴＪは、例えば、ワード線ＷＬに沿ってＸ方向に配列されており、かつ、ビット線ＢＬに沿ってＹ方向に配列されている。よって、磁気抵抗効果素子ＭＴＪは、Ｘ－Ｙ面内に二次元的に配列されている。磁気抵抗効果素子ＭＴＪの一端は、それぞれ少なくとも１つのセレクタＳＥＬを介してビット線ＢＬに接続されている。磁気抵抗効果素子ＭＴＪの他端は、それぞれワード線ＷＬに接続されている。
【0033】
図３および図４に示すメモリセルＭＣの二次元アレイは、Ｚ方向に複数設けられていてもよい。この場合、２つのメモリセルＭＣの二次元アレイがビット線ＢＬを挟んで配置され、ビット線ＢＬを共有してもよい。これにより、複数のメモリセルＭＣは、立体的に三次元配置され得る。この場合、メモリセルアレイ１０は、図２に示すように、１本のビット線ＢＬに対して、２本のワード線ＷＬｄ及びＷＬｕの組が対応する構造となる。メモリセルアレイ１０は、ワード線ＷＬｄとビット線ＢＬとの間に設けられたメモリセルＭＣｄと、ビット線ＢＬとワード線ＷＬｕとの間に設けられたメモリセルＭＣｕとから構成される。１つのビット線ＢＬに共通に接続される２つのメモリセルＭＣのうち、ビット線ＢＬの上層に設けられるメモリセルＭＣは図２のＭＣｕとなり、下層に設けられるメモリセルＭＣは図２のＭＣｄになる。
【0034】
図５は、１つの磁気抵抗効果素子ＭＴＪおよびそれに対応するセレクタＳＥＬの電極ＳＥＬｅｌ＿１の構成例を示す平面図である。電極ＳＥＬｅｌ＿１は、磁気抵抗効果素子ＭＴＪおよびセレクタＳＥＬを積層方向（Ｚ方向）から見たときに、中心部に貫通孔ＨＬを有する筒状に構成されている。電極ＳＥＬｅｌ＿１は、例えば、略円筒形、略角筒形でもよい。電極ＳＥＬｅｌ＿１と磁気抵抗効果素子ＭＴＪとの間の接触面積は、例えば、図５のＳＥＬｅｌ＿１の内側の面積から貫通孔ＨＬの内側の面積を引き算した面積Ｓｅｌ＿１となる。面積Ｓｅｌ＿１は、図３または図４の電極ＳＥＬｅｌ＿１とセレクタ材料ＳＥＬｍとの接触面積であってもよい。さらに、面積Ｓｅｌ＿１は、Ｚ方向から見た平面視における電極ＳＥＬｅｌ＿１のレイアウト面積であってもよい。
【0035】
電極ＳＥＬｅｌ＿１の面積Ｓｅｌ＿１は、Ｚ方向から見たときの磁気抵抗効果素子ＭＴＪの面積Ｓｍｔｊよりも小さい。面積Ｓｍｔｊは、Ｚ方向から見た平面視における磁気抵抗効果素子ＭＴＪのレイアウト面積であってもよい。
【0036】
また、電極ＳＥＬｅｌ＿１の面積Ｓｅｌ＿１は、Ｚ方向から見たときのセレクタ材料ＳＥＬｍの面積Ｓｓｅｌｍよりも小さい。面積Ｓｓｅｌｍは、Ｚ方向から見た平面視におけるセレクタＳＥＬ全体のレイアウト面積であってもよい。電極ＳＥＬｅｌ＿１の面積Ｓｅｌ＿１は、面積Ｓｓｅｌｍから貫通孔ＨＬの面積を除いた面積となる。
【0037】
このように、電極ＳＥＬｅｌ＿１の面積Ｓｅｌ＿１をセレクタ材料ＳＥＬｍの面積Ｓｓｅｌｍのいずれよりも小さくする。これにより、電極ＳＥＬｅｌ＿１の抵抗値が上がり、セレクタ材料ＳＥＬｍに流れる電流を抑制することができる。その結果、セレクタＳＥＬのオフリーク電流を低減させることができる。この効果については、後で図７を参照して説明する。
【0038】
図６は、１つの磁気抵抗効果素子ＭＴＪの構成例を示す断面図である。磁気抵抗効果素子ＭＴＪは、記憶層ＳＬ（Storage Layer）として機能する強磁性体４１、トンネルバリア層ＴＢ（Tunnel Barrier Layer）として機能する非磁性体４２、参照層ＲＬ（Reference Layer）として機能する強磁性体４３、スペーサ層ＳＰ（Spacer Layer）として機能する非磁性体４４、及びシフトキャンセル層ＳＣＬ（Shift Cancelling Layer）として機能する強磁性体４５を含む。
【0039】
磁気抵抗効果素子ＭＴＪは、例えば、ワード線ＷＬからビット線ＢＬに向けてＺ軸方向に、強磁性体４１、非磁性体４２、強磁性体４３、非磁性体４４、及び強磁性体４５の順に、複数の材料が積層される。各層の積層順は逆でもよい。磁気抵抗効果素子ＭＴＪは、例えば、磁性体の磁化方向が積層方向（±Ｚ方向）を向く、垂直磁化型ＭＴＪ素子として機能する。
【0040】
強磁性体４１は、強磁性を有し、±Ｚ方向に磁化容易軸方向を有する。強磁性体４１は、ビット線ＢＬ側、ワード線ＷＬ側のいずれかの方向に向かう磁化方向を有する。強磁性体４１は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含み、体心立方系の結晶構造を有し得る。
【0041】
非磁性体４２は、非磁性の絶縁膜であり、例えば酸化マグネシウム（ＭｇＯ）を含む。非磁性体４２は、強磁性体４１と強磁性体４３との間に設けられて、これら２つの強磁性体の間に磁気トンネル接合を構成する。
【0042】
強磁性体４３は、強磁性を有し、Ｚ方向に磁化容易軸方向を有する。強磁性体４３は、例えば、コバルト鉄ボロン（ＣｏＦｅＢ）又はホウ化鉄（ＦｅＢ）を含む。強磁性体４３の磁化方向は、固定されており、図６の例では、強磁性体４５の方向を向いている。なお、「磁化方向が固定されている」とは、強磁性体４１の磁化方向を反転させ得る大きさの電流（スピントルク）によって、磁化方向が変化しないことを意味する。
【0043】
なお、強磁性体４３は、複数の層からなる積層体であってもよい。例えば、強磁性体４３は、強磁性体および非磁性の導電体の積層構造であってもよい。強磁性体４３の非磁性の導電体は、例えば、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、タングステン（Ｗ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ニオブ（Ｎｂ）、及びチタン（Ｔｉ）から選択される少なくとも１つの金属を含み得る。強磁性体４３の強磁性体は、例えば、コバルト（Ｃｏ）と白金（Ｐｔ）との多層膜（Ｃｏ／Ｐｔ多層膜）、コバルト（Ｃｏ）とニッケル（Ｎｉ）との多層膜（Ｃｏ／Ｎｉ多層膜）、及びコバルト（Ｃｏ）とパラジウム（Ｐｄ）との多層膜（Ｃｏ／Ｐｄ多層膜）から選択される少なくとも１つの人工格子を含み得る。
【0044】
非磁性体４４は、非磁性の導電膜であり、例えばルテニウム（Ｒｕ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、バナジウム（Ｖ）、及びクロム（Ｃｒ）から選択される少なくとも１つの元素を含む。
【0045】
強磁性体４５は、強磁性を有し、－Ｚ方向に磁化容易軸方向を有する。強磁性体４５は、例えばコバルト白金（ＣｏＰｔ）、コバルトニッケル（ＣｏＮｉ）、及びコバルトパラジウム（ＣｏＰｄ）から選択される少なくとも１つの合金を含む。強磁性体４５は、強磁性体４３と同様、複数の層からなる積層体であってもよい。その場合、強磁性体４５は、例えば、コバルト（Ｃｏ）と白金（Ｐｔ）との多層膜（Ｃｏ／Ｐｔ多層膜）、コバルト（Ｃｏ）とニッケル（Ｎｉ）との多層膜（Ｃｏ／Ｎｉ多層膜）、及びコバルト（Ｃｏ）とパラジウム（Ｐｄ）との多層膜（Ｃｏ／Ｐｄ多層膜）から選択される少なくとも１つの人工格子を含み得る。
【0046】
強磁性体４５の磁化方向は、固定されており、図６の例では、強磁性体４３の方向を向いている。
【0047】
強磁性体４３及び４５は、互いに反平行な磁化方向を有するように結合される。このような強磁性体４３、非磁性体４４、及び強磁性体４５の結合構造を、ＳＡＦ（Synthetic Anti‐Ferromagnetic）構造という。これにより、強磁性体４５は、強磁性体４３の漏れ磁場が強磁性体４１の磁化方向に与える影響を相殺することができる。その結果、強磁性体４１は、磁化反転のし易さが非対称性になることが抑制される。すなわち、一方から他方に反転する場合の磁化方向の反転し易さと、その逆方向に反転する場合の磁化方向の反転し易さとで異なることが抑制される。
【0048】
第１実施形態では、このような磁気抵抗効果素子ＭＴＪに直接書込み電流を流し、この書込み電流によって記憶層ＳＬ及び参照層ＲＬにスピントルクを注入し、記憶層ＳＬの磁化方向及び参照層ＲＬの磁化方向を制御するスピン注入書込み方式を採用する。磁気抵抗効果素子ＭＴＪは、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係が平行か反平行かによって、低抵抗状態及び高抵抗状態のいずれかになり得る。
【0049】
磁気抵抗効果素子ＭＴＪに、矢印Ａ１の方向、即ち記憶層ＳＬから参照層ＲＬに向かう方向に書込み電流Ｉｗ０を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、平行になる。この平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は比較的低くなり、磁気抵抗効果素子ＭＴＪは低抵抗状態に設定される。この低抵抗状態は、Ｐ（Parallel）状態と呼ばれ、例えばデータ０の状態と規定される。
【0050】
磁気抵抗効果素子ＭＴＪに、矢印Ａ１とは逆の矢印Ａ２の方向に、書込み電流Ｉｗ０より大きい書込み電流Ｉｗ１を流すと、記憶層ＳＬ及び参照層ＲＬの磁化方向の相対関係は、反平行になる。この反平行状態の場合、磁気抵抗効果素子ＭＴＪの抵抗値は比較的高くなり、磁気抵抗効果素子ＭＴＪは高抵抗状態に設定される。この高抵抗状態は、ＡＰ（Anti‐Parallel）状態と呼ばれ、例えばデータ１の状態と規定される。なお、Ｐ状態をデータ１と規定し、ＡＰ状態をデータ０と規定してもよい。
【0051】
図７は、セレクタＳＥＬの特性を示すグラフである。縦軸は、セレクタＳＥＬに流れる電流Ｉを対数で示す。横軸は、電極ＳＥＬｅｌ＿１と電極ＳＥＬｅｌ＿２との間の電圧差Ｖを示す。ラインＬ０は、比較例として、電極ＳＥＬｅｌ＿１の面積Ｓｅｌ＿１がセレクタ材料ＳＥＬｍの面積Ｓｓｅｌｍと同じかそれよりも大きい場合の特性を示す。ラインＬ１は、本実施形態によるセレクタＳＥＬの特性を示す。即ち、ラインＬ１は、電極ＳＥＬｅｌ＿１の面積Ｓｅｌ＿１がＳｓｅｌｍよりも小さい場合の特性を示す。
【0052】
セレクタＳＥＬは、閾値Ｖｔにおいて電極ＳＥＬｅｌ＿１と電極ＳＥＬｅｌ＿２との間に流れる電流をスイッチングしている。即ち、セレクタＳＥＬは、閾値Ｖｔよりも低い場合、電流をあまり流さず、閾値Ｖｔよりも高い場合、比較的大きな電流を流す。
【0053】
例えば、選択ワード線ＷＬと選択ビット線ＢＬに接続されたメモリセルＭＣ（選択セル）には、大きな電圧差（例えば、Ｖｔ＿ｏｎ）が印加される。この場合、セレクタＳＥＬは比較的大きな電流を選択セルに流す（オン状態）。これに対し、非選択ワード線ＷＬと非選択ビット線ＢＬに接続されたメモリセルＭＣ（非選択セル）には、小さな電圧差（例えば、Ｖｔ＿ｏｆｆ）が印加される。この場合、セレクタＳＥＬは非選択セルにほとんど電流を流さない（オフ状態）。
【0054】
一方、選択ワード線ＷＬと非選択ビット線ＢＬに接続された半選択状態の非選択メモリセル、および、非選択ワード線ＷＬと選択ビット線ＢＬに接続された半選択状態の非選択メモリセル（半選択セル）がある。このような、半選択セルには、非選択のメモリセルであるものの、オン状態とオフ状態との中間電圧差（例えば、Ｖｔ＿ｈａｌｆ）が印加される。この場合、半選択セルは、オン状態にはならないものの、非選択セルよりもオフリーク電流において高くなる。オフリーク電流は、このような非選択セルまたは半選択セルに流れる電流である。
【0055】
ここで、メモリセルＭＣのオン電流の下限値をＴ＿Ｉｏｎとし、半選択メモリセルのオフリーク電流の上限値をＴ＿Ｉｈａｌｆとする。この場合、選択セルのオン電流は、Ｔ＿Ｉｏｎ以上であることが必要となり、半選択セルのオフリーク電流は、Ｔ＿Ｉｈａｌｆ未満とする必要がある。
【0056】
上記比較例のラインＬ０では、選択セルのオン電流はＴ＿Ｉｏｎ以上である。しかし、中間電圧差Ｖｔ＿ｈａｌｆにおける半選択セルのオフリーク電流はＴ＿Ｉｈａｌｆを超えている。
【0057】
一方、本実施形態のラインＬ１では、選択セルのオン電流はＴ＿Ｉｏｎ以上を維持しており、かつ、中間電圧差Ｖｔ＿ｈａｌｆにおける半選択セルのオフリーク電流はＴ＿Ｉｈａｌｆ未満に低下している。これは、本実施形態によるセレクタＳＥＬの面積Ｓｅｌ＿１（電極ＳＥＬｅｌ＿１とセレクタ材料ＳＥＬｍとの接触面積）が、Ｚ方向から見た平面視において、セレクタ材料ＳＥＬｍの面積Ｓｓｅｌｍよりも小さいため、電極ＳＥＬｅｌ＿１がオフリーク電流を抑制するからである。
【0058】
このように、本実施形態によれば、電極ＳＥＬｅｌ＿１は、電流の流れる方向（ＭＴＪとセレクタＳＥＬの積層方向）に貫通孔を有する円筒形に形成されているので、電極ＳＥＬｅｌ＿１の面積Ｓｅｌ＿１を、セレクタ材料ＳＥＬｍの面積Ｓｓｅｌｍよりも小さくすることができる。電極ＳＥＬｅｌ＿１の面積Ｓｅｌ＿１をセレクタ材料ＳＥＬｍの面積Ｓｓｅｌｍよりも小さくすることによって、半選択セルのオフリーク電流を上限値Ｔ＿Ｉｈａｌｆ未満に抑制することができる。
【0059】
また、電極ＳＥＬｅｌ＿１を円筒形にすることによって、電極ＳＥＬｅｌ＿１の表面積が大きくなる。これにより、電極ＳＥＬｅｌ＿１は、セレクタＳＥＬの熱を放熱し易くなる。
【0060】
次に、本実施形態に係る磁気記憶装置１の製造方法について説明する。
【0061】
図８Ａ～図１８Ｂは、第１実施形態による半導体記憶装置の製造方法の一例を示す断面図である。図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａおよび図１８Ａは、ビット線ＢＬの延伸方向（Ｙ方向）に沿った断面を示す。図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂ、図１７Ｂおよび図１８Ｂは、ワード線ＷＬの延伸方向（Ｘ方向）に沿った断面を示す。
【0062】
まず、図示しない基板の上方に複数のワード線ＷＬを形成する。
【0063】
次に、ワード線ＷＬ上に磁気抵抗効果素子ＭＴＪの材料を積層する。例えば、図６の強磁性体４１、非磁性体４２、強磁性体４３、非磁性体４４、及び強磁性体４５の材料がこの順番に積層される。尚、非磁性体４４および強磁性体４５は１つの層として図示されている。
【0064】
次に、磁気抵抗効果素子ＭＴＪの材料の上にハードマスクＨＭ１、ＭＨ２の材料を堆積する。ハードマスクＭＨ１には、例えば、カーボン（Ｃ）が用いられている。ハードマスクＨＭ２には、例えば、アモルファスシリコンが用いられている。
【0065】
リソグラフィ技術およびエッチング技術を用いて、ハードマスクＨＭ２を磁気抵抗効果素子ＭＴＪのレイアウトパターンに加工する。次に、ハードマスクＨＭ２をマスクとして用いて、ハードマスクＨＭ１を加工する。これにより、図８Ａおよび図８Ｂに示すように、ハードマスクＨＭ１、ＨＭ２が磁気抵抗効果素子ＭＴＪのレイアウトパターンに加工される。
【0066】
次に、ハードマスクＨＭ１をマスクとして用いて、磁気抵抗効果素子ＭＴＪの材料をＩＢＥ（Ion Beam Etching）法等で加工する。これにより、磁気抵抗効果素子ＭＴＪがワード線ＷＬ上に形成される。次に、層間絶縁膜ＩＬＤの材料で磁気抵抗効果素子ＭＴＪおよびハードマスクＨＭ１を被覆する。隣接する磁気抵抗効果素子ＭＴＪ間および隣接するハードマスクＨＭ１間には、層間絶縁膜ＩＬＤの材料が埋め込まれる。これにより、図９Ａおよび図９Ｂに示す構造が得られる。
【0067】
次に、図１０Ａおよび図１０Ｂに示すように、層間絶縁膜ＩＬＤの材料をＣＭＰ（Chemical Mechanical Polishing）法等で平坦化後にエッチバックして、ハードマスクＨＭ１の表面を露出させる。このとき、層間絶縁膜ＩＬＤの上面は、磁気抵抗効果素子ＭＴＪの上面よりも高い位置に維持される。
【0068】
次に、図１１Ａおよび図１１Ｂに示すように、ハードマスクＨＭ１をアッシングして選択的に除去する。これにより、磁気抵抗効果素子ＭＴＪ上のハードマスクＨＭ１が除去され、磁気抵抗効果素子ＭＴＪ上に層間絶縁膜ＩＬＤの側壁で囲まれた貫通孔ＨＬｅｌ＿１が形成される。
【0069】
次に、ＡＬＤ（Atomic Layer Deposition）法等を用いて、貫通孔ＨＬｅｌ＿１の内壁および層間絶縁膜ＩＬＤ上に電極ＳＥＬｅｌ＿１の材料（例えば、ＴｉＮ）を堆積する。これにより、図１２Ａおよび図１２Ｂに示すように、電極ＳＥＬｅｌ＿１の材料が、貫通孔ＨＬｅｌ＿１の内壁および底面（ＭＴＪ上）に形成される。
【0070】
次に、ＲＩＥ（Reactive Ion Etching）法等を用いて電極ＳＥＬｅｌ＿１の材料を異方的にエッチバックする。これにより、図１３Ａおよび図１３Ｂに示すように、電極ＳＥＬｅｌ＿１の材料が、貫通孔ＨＬｅｌ＿１の内壁に沿って残置される。電極ＳＥＬｅｌ＿１は、各磁気抵抗効果素子ＭＴＪの上面の外縁に沿って円筒状に残置される。
【0071】
【0072】
次に、ＣＭＰ法等を用いて電極ＳＥＬｅｌ＿１の上面が露出されるまで平坦化する。これにより、図１５Ａおよび図１５Ｂに示すように、電極ＳＥＬｅｌ＿１の上面が平坦化され、電極ＳＥＬｅｌ＿１が円筒形に成形される。電極ＳＥＬｅｌ＿１の円筒の内部には、層間絶縁膜ＩＬＤの材料が埋め込まれる。
【0073】
次に、セレクタ材料ＳＥＬｍおよび電極ＳＥＬｅｌ＿２の材料が電極ＳＥＬｅｌ＿１および層間絶縁膜ＩＬＤ上に積層される。次に、ハードマスクＨＭ３、ＨＭ４の材料を電極ＳＥＬｅｌ＿２の材料上に堆積する。ハードマスクＨＭ３には、例えば、カーボン（Ｃ）が用いられる。ハードマスクＨＭ４には、例えば、ポリシリコンが用いられる。また、ハードマスクＨＭ３には、例えば、窒化チタン（ＴｉＮ）もしくはタングステン（Ｗ）等の金属が用いられてもよい。ハードマスクＨＭ４には、例えば、カーボン（Ｃ）が用いられてもよい。ハードマスクＨＭ３が窒化チタン（ＴｉＮ）もしくはタングステン（Ｗ）等の金属である場合、ハードマスクＨＭ３は、セレクタ材料ＳＥＬｍの加工後に除去することなく、上部配線ＢＬとの電気的な接合部に用いることができる。
【0074】
次に、リソグラフィ技術およびエッチング技術を用いて、ハードマスクＨＭ４の材料をセレクタＳＥＬのパターンに加工する。次に、ハードマスクＨＭ４をマスクとして用いて、ハードマスクＨＭ３の材料をエッチングする。これにより、図１６Ａおよび図１６Ｂに示すように、ハードマスクＨＭ３、ＨＭ４がセレクタＳＥＬのパターンに加工される。
【0075】
次に、図１７Ａおよび図１７Ｂに示すように、ハードマスクＨＭ３をマスクとして用いて、電極ＳＥＬｅｌ＿２の材料およびセレクタ材料ＳＥＬｍの材料をエッチングする。これにより、電極ＳＥＬｅｌ＿２およびセレクタ材料ＳＥＬｍが電極ＳＥＬｅｌ＿１上に形成される。
【0076】
次に、層間絶縁膜ＩＬＤの材料でハードマスクＨＭ３を埋め込む。次に、ＣＭＰ法等を用いて、電極ＳＥＬｅｌ＿２の上面が露出されるまで平坦化する。これにより、図１８Ａおよび図１８Ｂに示すように、ハードマスクＨＭ３が除去され、セレクタＳＥＬが形成される。
【0077】
【0078】
このように、本実施形態によれば、層間絶縁膜ＩＬＤの側壁を利用して電極ＳＥＬｅｌ＿１を円筒形に形成する。
【0079】
本実施形態によれば、電極ＳＥＬｅｌ＿１は、貫通孔を有する円筒形に形成されているので、電極ＳＥＬｅｌ＿１の面積Ｓｅｌ＿１を、セレクタ材料ＳＥＬｍの面積Ｓｓｅｌｍよりも小さくすることができる。これにより、半選択セルのオフリーク電流を抑制することができる。
【0080】
また、電極ＳＥＬｅｌ＿１を円筒形にすることによって、電極ＳＥＬｅｌ＿１の表面積が大きくなる。これにより、電極ＳＥＬｅｌ＿１は、セレクタＳＥＬの熱を放熱し易くなる。
【0081】
【0082】
第１実施形態において、電極ＳＥＬｅｌ＿１とセレクタ材料ＳＥＬｍとの接触面積を、セレクタ材料ＳＥＬｍの面積Ｓｓｅｌｍよりも小さくしている。
【0083】
しかし、変形例１のように、電極ＳＥＬｅｌ＿２とセレクタ材料ＳＥＬｍとの接触面積（以下、面積Ｓｅｌ＿２ともいう）を、セレクタ材料ＳＥＬｍの面積Ｓｓｅｌｍよりも小さくしてもよい。この場合、電極ＳＥＬｅｌ＿１に代えて、電極ＳＥＬｅｌ＿２を円筒形に形成してもよい。この場合であっても、本実施形態の効果は失われない。
【0084】
電極ＳＥＬｅｌ＿２を円筒形に形成するためには、図１６Ａおよび図１６Ｂに示すハードマスクＨＭ３、ＨＭ４を、図８Ａ～図１１Ｂに示す第１実施形態のハードマスクＨＭ１、ＨＭ２と同様に、電極ＳＥＬｅｌ＿２の材料を堆積する前に形成し、層間絶縁膜ＩＬＤに貫通孔を形成する。さらに、図１２Ａ～図１５Ｂを参照して説明した工程と同様に、層間絶縁膜ＩＬＤの貫通孔の側壁に電極ＳＥＬｅｌ＿２の材料を残置させ、それを平坦化する。これにより、電極ＳＥＬｅｌ＿２を第１実施形態の電極ＳＥＬｅｌ＿１と同様に円筒形に形成することができる。
【0085】
【0086】
変形例２では、面積Ｓｅｌ＿１、面積Ｓｅｌ＿２の両方を、セレクタ材料ＳＥＬｍの面積Ｓｓｅｌｍよりも小さくする。この場合、電極ＳＥＬｅｌ＿１とともに、電極ＳＥＬｅｌ＿２を円筒形に形成してもよい。この場合であっても、本実施形態の効果は失われない。
【0087】
また、変形例２では、電極ＳＥＬｅｌ＿１、ＳＥＬｅｌ＿２の表面積がより大きくなるため、熱放出効果が増大される。これにより、セレクタＳＥＬのオフリークが低減されるなど、セレクタＳＥＬの電気的特性が改善され得る。また、磁気抵抗効果素子ＭＴＪのデータリテンション特性の改善効果も期待できる。
【0088】
【0089】
図２３では、電極ＳＥＬｅｌ＿２の側面がＸ－Ｙ方向からスリミングされている。Ｚ方向から見た平面視において、電極ＳＥＬｅｌ＿２の径はセレクタ材料ＳＥＬｍのそれよりも小さくなっている。このような構成であっても、電極ＳＥＬｅｌ＿２の面積Ｓｅｌ＿２は、セレクタ材料ＳＥＬｍの面積Ｓｓｅｌｍよりも小さくなる。よって、Ｚ方向から見た平面視において、セレクタ材料ＳＥＬｍと電極ＳＥＬｅｌ＿２との接触面積がセレクタ材料ＳＥＬｍの面積よりも小さくなる。
【0090】
図２４では、電極ＳＥＬｅｌ＿２は、Ｘ－Ｙ面においてセレクタ材料ＳＥＬｍの中心からずれて配置されている。Ｚ方向から見た平面視において、電極ＳＥＬｅｌ＿２の面積は、セレクタ材料ＳＥＬｍのそれと同じか大きくてもよい。電極ＳＥＬｅｌ＿２がセレクタ材料ＳＥＬｍの中心からずれていることによって、セレクタ材料ＳＥＬｍと電極ＳＥＬｅｌ＿２との接触面積が実質的に小さくなっている。よって、このような構成であっても、Ｚ方向から見た平面視において、セレクタ材料ＳＥＬｍと電極ＳＥＬｅｌ＿２との接触面積を、セレクタ材料ＳＥＬｍの面積よりも小さくすることができる。
【0091】
図２５では、電極ＳＥＬｅｌ＿２の外周部分に酸素が導入されている。酸素は、インプラント工程によって、電極ＳＥＬｅｌ＿２の側壁から導入すればよい。これにより、電極ＳＥＬｅｌ＿２の外周部分には、電極ＳＥＬｅｌ＿２の材料の酸化膜で構成された高抵抗膜５０が設けられている。高抵抗膜５０は、電極ＳＥＬｅｌ＿２の中心部の抵抗よりも高抵抗な膜である。高抵抗膜５０は、電極ＳＥＬｅｌ＿２の外周に筒状に形成されている。よって、電極ＳＥＬｅｌ＿２の導電領域における面積Ｓｅｌ＿２が実質的に小さくなっている。このような構成であっても、Ｚ方向から見た平面視において、セレクタ材料ＳＥＬｍと電極ＳＥＬｅｌ＿２との接触面積を、セレクタ材料ＳＥＬｍの面積よりも小さくすることができる。
【0092】
図２６では、電極ＳＥＬｅｌ＿２の外周部分に不純物が導入されている。電極ＳＥＬｅｌ＿２の材料は、例えば、シリコン（Ｓｉ）で構成されている。不純物は、インプラント工程によって、電極ＳＥＬｅｌ＿２の側壁から導入すればよい。不純物には、例えば、ボロン（Ｂ）が用いられる。これにより、電極ＳＥＬｅｌ＿２の外周部分には、電極ＳＥＬｅｌ＿２の材料よりも低抵抗な低抵抗膜６０が設けられている。低抵抗膜６０は、電極ＳＥＬｅｌ＿２の中心部の抵抗よりも低抵抗な膜である。低抵抗膜６０は、電極ＳＥＬｅｌ＿２の外周に筒状に形成されている。このような構成であっても、電極ＳＥＬｅｌ＿２の面積Ｓｅｌ＿２を、セレクタ材料ＳＥＬｍの面積Ｓｓｅｌｍよりも実質的に小さくすることができる。よって、Ｚ方向から見た平面視において、セレクタ材料ＳＥＬｍと電極ＳＥＬｅｌ＿２との接触面積を、セレクタ材料ＳＥＬｍの面積よりも小さくすることができる。
【0093】
図２７では、電極ＳＥＬｅｌ＿２は、絶縁体７０中に設けられた複数の導電線７５を有する。導電線７５は、自己組織化（ＤＳＡ（Directed Self-Assembly））によって形成された導電線（例えば、アルミニウム）であってもよい。また、導電線７５は、共晶によって析出された導電体柱または導電線であってもよい。この場合、例えば、シリコンにアルミニウム（Ａｌ）を含有させた液体からアルミニウムを析出させてもよい。あるいは、シリコンにアルミニウムを含有させたパウダーを焼成することによって、シリコン中のアルミニウムを柱状または線状に配列させてもよい。
【0094】
さらに、導電線７５は、カーボンナノチューブまたはコンダクションブリッジであってもよい。このような構成であっても、電極ＳＥＬｅｌ＿２の面積Ｓｅｌ＿２を、セレクタ材料ＳＥＬｍの面積Ｓｓｅｌｍよりも実質的に小さくすることができる。よって、Ｚ方向から見た平面視において、セレクタ材料ＳＥＬｍと電極ＳＥＬｅｌ＿２との接触面積を、セレクタ材料ＳＥＬｍの面積よりも小さくすることができる。
【0095】
図２８では、図２３と同様に、電極ＳＥＬｅｌ＿２の側面がＸ－Ｙ方向からスリミングされている。しかし、図２８の電極ＳＥＬｅｌ＿２の側壁は、逆テーパー状に形成されている。従って、Ｚ方向から見た平面視において、電極ＳＥＬｅｌ＿２の上面の面積が大きくても、電極ＳＥＬｅｌ＿２とセレクタ材料ＳＥＬｍとの接触面積（Ｓｅｌ＿２）は、セレクタ材料ＳＥＬｍのそれよりも充分に小さくすることができる。このような構成であっても、電極ＳＥＬｅｌ＿２の面積Ｓｅｌ＿２を、セレクタ材料ＳＥＬｍの面積Ｓｓｅｌｍよりも小さくすることができる。よって、Ｚ方向から見た平面視において、セレクタ材料ＳＥＬｍと電極ＳＥＬｅｌ＿２との接触面積を、セレクタ材料ＳＥＬｍの面積よりも小さくすることができる。
【0096】
図２９では、電極ＳＥＬｅｌ＿１、ＳＥＬｅｌ＿２の両方の側面がＸ－Ｙ方向からスリミングされている。Ｚ方向から見た平面視において、電極ＳＥＬｅｌ＿１、ＳＥＬｅｌ＿２の両方の径が、セレクタ材料ＳＥＬｍのそれよりも小さくなっている。このような構成であれば、電極ＳＥＬｅｌ＿１、ＳＥＬｅｌ＿２の面積Ｓｅｌ＿１、Ｓｅｌ＿２の両方を、セレクタ材料ＳＥＬｍの面積Ｓｓｅｌｍよりも小さくすることができる。よって、Ｚ方向から見た平面視において、セレクタ材料ＳＥＬｍと電極ＳＥＬｅｌ＿２との接触面積を、セレクタ材料ＳＥＬｍの面積よりも小さくすることができる。さらに、セレクタ材料ＳＥＬｍと電極ＳＥＬｅｌ＿１との接触面積も、セレクタ材料ＳＥＬｍの面積よりも小さくすることができる。
【0097】
図３０では、Ｚ方向から見た平面視において、電極ＳＥＬｅｌ＿１、ＳＥＬｅｌ＿２は、セレクタ材料ＳＥＬｍの中心からＸ－Ｙ面内においてずれて配置されている。また、電極ＳＥＬｅｌ＿１、ＳＥＬｅｌ＿２のそれぞれの面積は、セレクタ材料ＳＥＬｍのそれと同じか大きくてもよい。電極ＳＥＬｅｌ＿１、ＳＥＬｅｌ＿２がセレクタ材料ＳＥＬｍの中心からＸ－Ｙ方向へずれて配置されていることによって、セレクタ材料ＳＥＬｍと電極ＳＥＬｅｌ＿１との面積Ｓｅｌ＿１、並びに、セレクタ材料ＳＥＬｍと電極ＳＥＬｅｌ＿２との面積Ｓｅｌ＿２が実質的に小さくなっている。従って、このような構成であっても、Ｚ方向から見た平面視において、セレクタ材料ＳＥＬｍと電極ＳＥＬｅｌ＿２との接触面積を、セレクタ材料ＳＥＬｍの面積よりも小さくすることができる。さらに、セレクタ材料ＳＥＬｍと電極ＳＥＬｅｌ＿１との接触面積も、セレクタ材料ＳＥＬｍの面積よりも小さくすることができる。
【0098】
また、電極ＳＥＬｅｌ＿１、ＳＥＬｅｌ＿２は、セレクタ材料ＳＥＬｍの中心から互いに反対方向にずれて配置されている。これにより、電極ＳＥＬｅｌ＿１と電極ＳＥＬｅｌ＿２との間の距離が実質的に長くなる。これにより、半選択セルのオフリーク電流を抑制することができる。
【0099】
（第３実施形態）
図３１Ａは、第３実施形態に係る磁気抵抗効果素子ＭＴＪおよびセレクタＳＥＬの構成例を示す断面図である。図３１Ｂは、第３実施形態による磁気抵抗効果素子ＭＴＪおよびセレクタＳＥＬの構成例を示す平面図である。第３実施形態では、磁気抵抗効果素子ＭＴＪとセレクタＳＥＬとの配置関係が逆になっており、磁気抵抗効果素子ＭＴＪがＺ方向においてセレクタＳＥＬよりも上に配置されている。よって、ワード線ＷＬ上にセレクタＳＥＬが設けられている。セレクタＳＥＬ上に磁気抵抗効果素子ＭＴＪが設けられている。さらに磁気抵抗効果素子ＭＴＪ上にビット線ＢＬが設けられている。また、第３実施形態によるセレクタＳＥＬは、電極ＳＥＬｅｌ＿１およびセレクタ材料ＳＥＬｍで構成されており、ＳＥＬｅｌ＿２を備えていない。
図３１Ａは、第３実施形態に係る磁気抵抗効果素子ＭＴＪおよびセレクタＳＥＬの構成例を示す断面図である。図３１Ｂは、第３実施形態による磁気抵抗効果素子ＭＴＪおよびセレクタＳＥＬの構成例を示す平面図である。第３実施形態では、磁気抵抗効果素子ＭＴＪとセレクタＳＥＬとの配置関係が逆になっており、磁気抵抗効果素子ＭＴＪがＺ方向においてセレクタＳＥＬよりも上に配置されている。よって、ワード線ＷＬ上にセレクタＳＥＬが設けられている。セレクタＳＥＬ上に磁気抵抗効果素子ＭＴＪが設けられている。さらに磁気抵抗効果素子ＭＴＪ上にビット線ＢＬが設けられている。また、第３実施形態によるセレクタＳＥＬは、電極ＳＥＬｅｌ＿１およびセレクタ材料ＳＥＬｍで構成されており、ＳＥＬｅｌ＿２を備えていない。
【0100】
第３実施形態に係るセレクタＳＥＬのセレクタ材料ＳＥＬｍは、層間絶縁膜ＩＬＤに不純物を導入して形成される。層間絶縁膜ＩＬＤには、例えば、シリコン酸化膜等の絶縁材料が用いられている。不純物には、例えば、ヒ素、リン、アンチモン、ボロン等が用いられる。絶縁材料に不純物を導入したセレクタ材料ＳＥＬｍは、図７を参照して説明したスイッチング機能を有する。図３１Ａに示すように、セレクタ材料ＳＥＬｍは、電極ＳＥＬｅｌ＿１の底部とワード線ＷＬとの間に接続されている。層間絶縁膜ＩＬＤは、セレクタ材料ＳＥＬｍの周囲を取り囲んでいる。図３１Ｂに示すように、Ｚ方向から見た平面視において、セレクタ材料ＳＥＬｍの面積は、磁気抵抗効果素子ＭＴＪおよび電極ＳＥＬｅｌ＿１よりも小さい。
【0101】
セレクタＳＥＬの電極ＳＥＬｅｌ＿１の面積は、Ｚ方向からの平面視において、磁気抵抗効果素子ＭＴＪ側において比較的広いものの、セレクタ材料ＳＥＬｍに近づくにつれて小さくなっている。これは、セレクタ材料ＳＥＬｍを不純物のインプラント工程で形成するときに、電極ＳＥＬｅｌ＿１の周囲にある絶縁膜８０をマスクとして用いるためである。電極ＳＥＬｅｌ＿１は、図３１Ｂに示すように、絶縁膜８０および不純物層８２の内側に埋め込まれるので、絶縁膜８０および不純物層８２の内壁形状に沿ってセレクタ材料ＳＥＬｍに近づくにつれてセレクタ材料ＳＥＬｍと同程度の大きさになっている。絶縁膜８０には、例えば、シリコン窒化膜（ＳｉＮ）等の絶縁材料が用いられている。Ｚ方向から見た平面視において、電極ＳＥＬｅｌ＿１の面積は、絶縁膜８０または不純物層８２の外縁で囲まれる面積よりも小さい。セレクタ材料ＳＥＬｍの面積は、電極ＳＥＬｅｌ＿１のそれよりもさらに小さい。
【0102】
絶縁膜８０と電極ＳＥＬｅｌ＿１との間には、不純物層８２が設けられている。不純物層８２は、セレクタ材料ＳＥＬｍの形成工程において、絶縁膜８０に不純物が導入されることで形成される。
【0103】
絶縁膜８０は、層間絶縁膜ＩＬＤに形成された窪みＨＬ５の内壁に沿って設けられている。絶縁膜８０の中心部は、Ｚ方向に貫通孔が設けられており、その内側には、電極ＳＥＬｅｌ＿１が設けられている。図３１Ｂに示すように、Ｚ方向から見た平面視において、窪みＨＬ５の大きさ（絶縁膜８０の外縁の大きさ）は、磁気抵抗効果素子ＭＴＪの大きさと同程度でよい。
【0104】
第３実施形態のその他の構成は、第１実施形態の対応する構成と同じでよい。第３実施形態によれば、セレクタ材料ＳＥＬｍの面積は、Ｚ方向から見たときに、磁気抵抗効果素子ＭＴＪの面積よりも小さい。また、電極ＳＥＬｅｌ＿１の底面の面積も、Ｚ方向から見たときに、磁気抵抗効果素子ＭＴＪの面積よりも小さい。これにより、第３実施形態は、第１実施形態と同様の効果を得ることができる。
【0105】
また、第３実施形態では、磁気抵抗効果素子ＭＴＪ側の電極ＳＥＬｅｌ＿１の面積が電極ＳＥＬｅｌ＿１側の磁気抵抗効果素子ＭＴＪの面積よりも小さく、電極ＳＥＬｅｌ＿１の上面が磁気抵抗効果素子ＭＴＪの底面によって被覆されている。これにより、後述する製造工程において、電極ＳＥＬｅｌ＿１の材料（例えば、ＴｉＮ）がエッチング工程で反跳して磁気抵抗効果素子ＭＴＪの側面に付着することを抑制できる。これは、電極ＳＥＬｅｌ＿１の材料による短絡経路（シャントパス）が磁気抵抗効果素子ＭＴＪの側面に形成されることを抑制する。
【0106】
次に、第３実施形態に係る磁気記憶装置１の製造方法について説明する。
【0107】
【0108】
まず、図示しない基板の上方に複数のワード線ＷＬを形成する。複数のワード線ＷＬは、Ｘ方向に延伸しており、Ｙ方向に配列されている。ワード線ＷＬには、例えば、例えば、タングステン（Ｗ）、窒化チタン（ＴｉＮ）等の導電性材料が用いられている。
【0109】
次に、ワード線ＷＬ上に層間絶縁膜ＩＬＤを堆積する。層間絶縁膜ＩＬＤには、例えば、シリコン酸化膜等の絶縁材料が用いられる。次に、図３２に示すように、リソグラフィ技術を用いてフォトレジストＰＲを層間絶縁膜ＩＬＤ上に形成する。フォトレジストＰＲは、磁気抵抗効果素子ＭＴＪまたはセレクタＳＥＬ（メモリセルＭＣ）以外の領域を被覆するようにパターニングされる。
【0110】
次に、フォトレジストＰＲをマスクとして用いて、層間絶縁膜ＩＬＤをＲＩＥ法でエッチングする。これにより、図３３に示すように、層間絶縁膜ＩＬＤに窪みＨＬ５が形成される。窪みＨＬ５は、磁気抵抗効果素子ＭＴＪまたはセレクタＳＥＬの領域に、メモリセルＭＣの大きさに対応して形成される。窪みＨＬ５は、層間絶縁膜ＩＬＤの上面からその途中まで形成されており、ワード線ＷＬまでには達していない。
【0111】
次に、図３４に示すように、ＰＶＤ（Physical Vapor Deposition）法またはＡＬＤ法を用いて、層間絶縁膜ＩＬＤ上に絶縁膜８０を堆積する。絶縁膜８０は、窪みＨＬ５内にも形成される。絶縁膜８０は、窪みＨＬ５内においてシーム８４を有するように堆積される。絶縁膜８０には、例えば、シリコン窒化膜が用いられる。
【0112】
次に、図３５に示すように、ＣＤＥ（Chemical Dry Etching）法またはウェットエッチング法等を用いて、絶縁膜８０を等方的にエッチングする。これにより、絶縁膜８０は、絶縁膜８０のシーム８４から等方的にエッチバックされ、窪みＨＬ５の底部において、層間絶縁膜ＩＬＤが露出される。層間絶縁膜ＩＬＤの露出面積は、Ｚ方向から見たセレクタ材料ＳＥＬｍの面積に対応する。従って、層間絶縁膜ＩＬＤの露出面積は、Ｚ方向から見た磁気抵抗効果素子ＭＴＪの面積よりも小さくなる。
【0113】
次に、インプラント工程において、絶縁膜８０をマスクとして用いて、不純物をＺ方向から導入する。不純物には、例えば、ヒ素、リン、アンチモン、ボロン等が用いられる。これにより、図３６に示すように、セレクタ材料ＳＥＬｍが窪みＨＬ５の底部において層間絶縁膜ＩＬＤを貫通するように形成される。即ち、セレクタ材料ＳＥＬｍは、ワード線ＷＬと窪みＨＬ５の底部との間に形成される。また、絶縁膜８０の表面に不純物が導入され、不純物層８２が絶縁膜８０の表面に形成される。
【0114】
次に、図３７に示すように、ＰＶＤ法またはＡＬＤ法等を用いて、不純物層８２上に電極ＳＥＬｅｌ＿１の材料（例えば、ＴｉＮ）を堆積する。電極ＳＥＬｅｌ＿１の材料は窪みＨＬ５内の絶縁膜８０および不純物層８２の内側に埋め込まれる。これにより、電極ＳＥＬｅｌ＿１の材料は、窪みＨＬ５の底部においてセレクタ材料ＳＥＬｍに接続される。
【0115】
次に、ＣＭＰ法を用いて、電極ＳＥＬｅｌ＿１の材料、不純物層８２および絶縁膜８０を層間絶縁膜ＩＬＤが露出されるまで研磨する。これにより、図３８に示すように、各窪みＨＬ５内において絶縁膜８０および不純物層８２で周囲を囲まれた電極ＳＥＬｅｌ＿１が形成される。電極ＳＥＬｅｌ＿１は、Ｚ方向に磁気抵抗効果素子ＭＴＪ側からセレクタ材料ＳＥＬｍ側に近づくに従って細くなっている。電極ＳＥＬｅｌ＿１の底部は、セレクタ材料ＳＥＬｍと同程度の大きさとなっている。
【0116】
次に、電極ＳＥＬｅｌ＿１、絶縁膜８０、不純物層８２および層間絶縁膜ＩＬＤ上に磁気抵抗効果素子ＭＴＪの材料を積層する。例えば、図６を参照して説明したように、強磁性体４１、非磁性体４２、強磁性体４３、非磁性体４４、及び強磁性体４５の材料がこの順番に積層される。
【0117】
次に、ハードマスクＨＭ５の材料を磁気抵抗効果素子ＭＴＪの材料上に堆積する。ハードマスクＨＭ５には、例えば、金属材料が用いられる。次に、リソグラフィ技術およびエッチング技術を用いて、図３９に示すように、ハードマスクＨＭ５を磁気抵抗効果素子ＭＴＪの形成領域に残置させるように加工する。
【0118】
次に、ハードマスクＨＭ５をマスクとして用いて、磁気抵抗効果素子ＭＴＪの材料をＩＢＥ法でエッチングする。これにより、磁気抵抗効果素子ＭＴＪが電極ＳＥＬｅｌ＿１上に形成される。このとき、図４０に示すように、磁気抵抗効果素子ＭＴＪが、セレクタＳＥＬまたは窪みＨＬ５からＸ－Ｙ面内において幾分ずれたとしても、電極ＳＥＬｅｌ＿１が窪みＨＬ５内の絶縁膜８０の内側に設けられているので、電極ＳＥＬｅｌ＿１の材料は磁気抵抗効果素子ＭＴＪの底面から露出されない。電極ＳＥＬｅｌ＿１が磁気抵抗効果素子ＭＴＪから幾分露出されたとしても、電極ＳＥＬｅｌ＿１の端部の厚みは薄く、不純物層８２が電極ＳＥＬｅｌ＿１の直下に設けられている。従って、このときにエッチングされる電極ＳＥＬｅｌ＿１の量は少なく、磁気抵抗効果素子ＭＴＪの側面に反跳して付着する電極ＳＥＬｅｌ＿１の材料（例えば、ＴｉＮ）も非常に少ない。これにより、電極ＳＥＬｅｌ＿１の材料による短絡経路（シャントパス）が磁気抵抗効果素子ＭＴＪの側面に形成されることを抑制することができる。
【0119】
【0120】
このように、第３実施形態によれば、電極ＳＥＬｅｌ＿１の上面の面積が磁気抵抗効果素子ＭＴＪの底面の面積よりも小さい。よって、電極ＳＥＬｅｌ＿１の上面が磁気抵抗効果素子ＭＴＪによって被覆されている。また、電極ＳＥＬｅｌ＿１の上面端部では、電極ＳＥＬｅｌ＿１の厚みが薄い。これにより、磁気抵抗効果素子ＭＴＪの材料をエッチング加工する際に、電極ＳＥＬｅｌ＿１の材料（例えば、ＴｉＮ）が反跳して磁気抵抗効果素子ＭＴＪの側面に付着することを抑制できる。その結果、電極ＳＥＬｅｌ＿１の材料による短絡経路（シャントパス）が磁気抵抗効果素子ＭＴＪの側面、特に、非磁性体４２の側面に形成されることを抑制することができる。
【0121】
また、電極ＳＥＬｅｌ＿１は、Ｚ方向に磁気抵抗効果素子ＭＴＪに近づくに従って広がっている。従って、電極ＳＥＬｅｌ＿１と磁気抵抗効果素子ＭＴＪとの接触面積を比較的大きくすることができるので、電極ＳＥＬｅｌ＿１と磁気抵抗効果素子ＭＴＪとの接触抵抗を低くすることができる。
【0122】
（第４実施形態）
図４１は、第４実施形態に係る磁気抵抗効果素子ＭＴＪおよびセレクタＳＥＬの構成例を示す断面図である。第４実施形態では、電極ＳＥＬｅｌ＿１が第３実施形態の電極ＳＥＬｅｌ＿１よりも細く形成されている。例えば、磁気抵抗効果素子ＭＴＪに対する電極ＳＥＬｅｌ＿１の接触面積が第３実施形態のそれよりも狭くなっている。よって、磁気抵抗効果素子ＭＴＪの底面は、その中心部においてのみ電極ＳＥＬｅｌ＿１と面している。磁気抵抗効果素子ＭＴＪの底面のその他の領域は、絶縁膜８０、不純物層８２または層間絶縁膜ＩＬＤに面している。
図４１は、第４実施形態に係る磁気抵抗効果素子ＭＴＪおよびセレクタＳＥＬの構成例を示す断面図である。第４実施形態では、電極ＳＥＬｅｌ＿１が第３実施形態の電極ＳＥＬｅｌ＿１よりも細く形成されている。例えば、磁気抵抗効果素子ＭＴＪに対する電極ＳＥＬｅｌ＿１の接触面積が第３実施形態のそれよりも狭くなっている。よって、磁気抵抗効果素子ＭＴＪの底面は、その中心部においてのみ電極ＳＥＬｅｌ＿１と面している。磁気抵抗効果素子ＭＴＪの底面のその他の領域は、絶縁膜８０、不純物層８２または層間絶縁膜ＩＬＤに面している。
【0123】
第４実施形態による電極ＳＥＬｅｌ＿１は、図３４および図３５を参照して説明した絶縁膜８０の膜厚またはそのエッチング条件を変更すればよい。第４実施形態のその他の製造工程は、第３実施形態の対応する工程と同様でよい。
【0124】
第４実施形態によれば、電極ＳＥＬｅｌ＿１が第３実施形態の電極ＳＥＬｅｌ＿１よりも細く形成され、磁気抵抗効果素子ＭＴＪの形成の際に、電極ＳＥＬｅｌ＿１の材料は、磁気抵抗効果素子ＭＴＪから露出されない。これにより、磁気抵抗効果素子ＭＴＪの材料をエッチング加工する際に、電極ＳＥＬｅｌ＿１の材料（例えば、ＴｉＮ）が反跳して磁気抵抗効果素子ＭＴＪの側面に付着することをさらに確実に抑制できる。その結果、電極ＳＥＬｅｌ＿１の材料による短絡経路（シャントパス）が磁気抵抗効果素子ＭＴＪの側面、特に、非磁性体４２の側面に形成されることをさらに確実に抑制することができる。また、第４実施形態は、第３実施形態と同様の効果を得ることができる。
【0125】
（第５実施形態）
図４２は、第５実施形態に係る磁気抵抗効果素子ＭＴＪおよびセレクタＳＥＬの構成例を示す断面図である。第５実施形態において、セレクタ材料ＳＥＬｍは、層間絶縁膜ＩＬＤの表面および窪みＨＬ５の内壁面に不純物を導入して形成された不純物層である。Ｚ方向から見たときに、セレクタ材料ＳＥＬｍの面積は、電極ＳＥＬｅｌ＿１の面積よりも大きい。セレクタ材料ＳＥＬｍ側の電極ＳＥＬｅｌ＿１の面積は、磁気抵抗効果素子ＭＴＪの面積よりも小さい。セレクタ材料ＳＥＬｍは、電極ＳＥＬｅｌ＿１の周囲に設けられている。
図４２は、第５実施形態に係る磁気抵抗効果素子ＭＴＪおよびセレクタＳＥＬの構成例を示す断面図である。第５実施形態において、セレクタ材料ＳＥＬｍは、層間絶縁膜ＩＬＤの表面および窪みＨＬ５の内壁面に不純物を導入して形成された不純物層である。Ｚ方向から見たときに、セレクタ材料ＳＥＬｍの面積は、電極ＳＥＬｅｌ＿１の面積よりも大きい。セレクタ材料ＳＥＬｍ側の電極ＳＥＬｅｌ＿１の面積は、磁気抵抗効果素子ＭＴＪの面積よりも小さい。セレクタ材料ＳＥＬｍは、電極ＳＥＬｅｌ＿１の周囲に設けられている。
【0126】
層間絶縁膜ＩＬＤには、例えば、シリコン酸化膜等の絶縁材料が用いられる。セレクタ材料ＳＥＬｍを形成するために導入される不純物には、例えば、ヒ素、リン、アンチモン、ボロン等が用いられる。
【0127】
このように、セレクタ材料ＳＥＬｍを層間絶縁膜ＩＬＤの表面および窪みＨＬ５の内壁に広く設けている。セレクタＳＥＬは、電極ＳＥＬｅｌ＿１の周囲に、このように比較的広く設けられたセレクタ材料ＳＥＬｍを含む。
【0128】
図４３は、第５実施形態に係るセレクタ材料ＳＥＬｍの形成工程を示す断面図である。第５実施形態によるセレクタ材料ＳＥＬｍは、図３３に示す工程において、不純物（例えば、ヒ素、リン、アンチモンまたはボロン）をインプラント工程にて導入することによって形成され得る。これにより、図４３に示すように、層間絶縁膜ＩＬＤの表面および窪みＨＬ５の側壁および底部の層間絶縁膜ＩＬＤにセレクタ材料ＳＥＬｍが形成される。一方、図３６を参照して説明した不純物のインプラント工程は省略される。
【0129】
絶縁膜８０および電極ＳＥＬｅｌ＿１の形成方法は、第４実施形態のそれらの形成方法と同じでよい。これにより、第５実施形態に係る磁気記憶装置１を形成することができる。
【0130】
第５実施形態によれば、第４実施形態と比べて、セレクタ材料ＳＥＬｍの面積は広いものの、電極ＳＥＬｅｌ＿１は、第４実施形態の電極ＳＥＬｅｌ＿１と同程度に細い。よって、第５実施形態は、電極ＳＥＬｅｌ＿１とセレクタ材料ＳＥＬｍとの接触面積を小さくすることができる。これにより、半選択セルのオフリーク電流を抑制することができる。第５実施形態のその他の構成は、第４実施形態の構成と同様でよい。よって、第５実施形態は、第４実施形態と同様の効果を得ることができる。
【0131】
また、第５実施形態は、第３実施形態と組み合わせてもよい。この場合、電極ＳＥＬｅｌ＿１と磁気抵抗効果素子ＭＴＪとの接触面積が比較的大きくなるので、電極ＳＥＬｅｌ＿１と磁気抵抗効果素子ＭＴＪとの接触抵抗を低くすることができる。
【0132】
（第６実施形態）
図４４は、第６実施形態に係る磁気抵抗効果素子ＭＴＪおよびセレクタＳＥＬの構成例を示す断面図である。セレクタ材料ＳＥＬｍ１は、絶縁膜８５にヒ素、リン、アンチモン、ボロンのような不純物を含有させたセレクタとして機能する部分である。絶縁膜８５は、熱伝導率が層間絶縁膜ＩＬＤよりも大きく、且つ、電気抵抗率が層間絶縁膜ＩＬＤと同程度の絶縁材料である。
図４４は、第６実施形態に係る磁気抵抗効果素子ＭＴＪおよびセレクタＳＥＬの構成例を示す断面図である。セレクタ材料ＳＥＬｍ１は、絶縁膜８５にヒ素、リン、アンチモン、ボロンのような不純物を含有させたセレクタとして機能する部分である。絶縁膜８５は、熱伝導率が層間絶縁膜ＩＬＤよりも大きく、且つ、電気抵抗率が層間絶縁膜ＩＬＤと同程度の絶縁材料である。
【0133】
層間絶縁膜ＩＬＤには、例えば、シリコン酸化膜等の絶縁材料が用いられる。絶縁膜８５を形成するために導入される不純物には、例えば、ベリリウム（Ｂｅ）、マグネシウム（Ｍｇ）、窒素（Ｎ）のいずれかが用いられる。これらの不純物を層間絶縁膜ＩＬＤに導入すると、例えば、ＳｉｘＢｅｙＯ（ｘ、ｙは正数）、ＳｉｘＮｙＯまたはＳｉｘＭｇｙＯとなる。
【0134】
セレクタ材料ＳＥＬｍ１は、絶縁膜８５の不純物が導入された層間絶縁膜ＩＬＤに、例えば、ヒ素、リン、アンチモンまたはボロンをさらに導入することによって形成される。よって、セレクタ材料ＳＥＬｍ１は、ヒ素、リン、アンチモンまたはボロンを含有するＳｉｘＢｅｙＯ（ｘ、ｙは正数）、ＳｉｘＮｙＯまたはＳｉｘＭｇｙＯとなる。
【0135】
第６実施形態による絶縁膜８５は、図３３に示す工程において、不純物（例えば、ベリリウム、マグネシウムまたは窒素）を層間絶縁膜ＩＬＤにインプラント工程にて導入することによって形成される。このとき、絶縁膜８５は、の形状は、図４３のセレクタ材料ＳＥＬｍと同じ形状でよい。
【0136】
さらに、図３４および図３５を参照して説明した工程を経た後、図３６に示す工程において、絶縁膜８０をマスクとして用いて、絶縁膜８０から露出された絶縁膜８５に不純物（例えば、ヒ素、リン、アンチモン、ボロン）をインプラント工程にて導入する。これにより、セレクタ材料ＳＥＬｍ１が形成され得る。第６実施形態のその他の工程は、第３～第５実施形態のいずれかの対応する工程と同じでよい。これにより、第６実施形態に係る磁気記憶装置１を形成することができる。
【0137】
図４５は、ベリリウム、マグネシウム、窒素を含む材料と熱伝導度および電気抵抗率を示す表である。この表からベリリウム、マグネシウム、窒素を含む材料は、シリコン酸化膜よりも熱電導度において高く、かつ、電気抵抗率においてシリコン酸化膜と同程度であることが分かる。
【0138】
絶縁膜８５の材料は、熱伝導率がシリコン酸化膜よりも大きく、且つ、電気抵抗率がシリコン酸化膜と同程度の材料を含む。尚、シリコン酸化膜の熱伝導率は、約１．４Ｗ／ｍ／Ｋである。また、シリコン酸化膜の電気抵抗率は、約１×１０１６Ω・ｃｍである。
【0139】
絶縁膜８５の材料は、ＳｉｘＢｅｙＯ、ＳｉｘＮｙＯ、ＳｉｘＭｇｙＯの他、例えば、酸化ベリリウム（ＢｅＯ）（熱伝導率は約２５０Ｗ／ｍ／Ｋ，電気抵抗率は約１×１０１６Ω・ｃｍ，結晶構造はウルツ鉱型）、窒化アルミニウム（ＡｌＮ）（熱伝導率は約２８５Ｗ／ｍ／Ｋ，電気抵抗率は約１×１０１４Ω・ｃｍ，結晶構造はウルツ鉱型）、酸化マグネシウム（ＭｇＯ）（熱伝導率は約５９Ｗ／ｍ／Ｋ，電気抵抗率は約１×１０１４Ω・ｃｍ，結晶構造は岩塩型）、又は、窒化シリコン（Ｓｉ３Ｎ４）（熱伝導率は約２５～５４Ｗ／ｍ／Ｋ，電気抵抗率は約１×１０１４Ω・ｃｍ，結晶構造は六方晶）等でもよい。尚、セレクタ材料ＳＥＬｍ１の材料は、絶縁膜８５の材料に、例えば、ヒ素、リン、アンチモン、ボロンのような不純物が導入された材料である。
【0140】
このように、第６実施形態による絶縁膜８５は、層間絶縁膜ＩＬＤよりも熱電導度において高く、かつ、電気抵抗率において層間絶縁膜ＩＬＤと同程度であると考えられる。
【0141】
このような絶縁膜８５を層間絶縁膜ＩＬＤの表面および窪みＨＬ５の内壁に広く形成することによって、セレクタＳＥＬで発生する熱を効率的に拡散することができる。を含む。
【0142】
ここで、もし、セレクタＳＥＬの外周面が層間絶縁膜ＩＬＤ（例えば、シリコン酸化膜）等のように熱伝導率が低い材料で被覆されている場合、セレクタＳＥＬにおいて発生したジュール熱を逃がしづらく、セレクタＳＥＬの温度が上昇しやすくなる。
【0143】
セレクタＳＥＬの温度が上昇すると、セレクタＳＥＬに印加される電圧が比較的低くても、オン状態が持続する場合がある。即ち、セレクタＳＥＬがオン状態からオフ状態に切り替わるときのセレクタＳＥＬの電圧（ホールド電圧）が小さくなる場合がある。オフ状態からオン状態になるときのセレクタＳＥＬの電圧（閾値電圧）とホールド電圧との差が大きくなった場合、セレクタＳＥＬがオフ状態からオン状態に切り替わった際に過渡的に大きな電流（スパイク電流）がメモリセルＭＣに流れる場合がある。この場合、磁気抵抗効果素子ＭＴＪのデータが書き変わってしまったり、メモリセルＭＣの劣化を引き起こす場合がある。
【0144】
また、セレクタＳＥＬの熱の影響によって、磁気抵抗効果素子ＭＴＪの劣化を招く場合もある。この場合、磁気抵抗効果素子ＭＴＪのデータ保持特性が悪化するおそれがある。
【0145】
これに対し、第６実施形態に係るセレクタＳＥＬの周囲には、シリコン酸化膜よりも熱伝導率の高い材料で構成された絶縁膜８５が設けられている。これにより、磁気抵抗効果素子ＭＴＪのデータの劣化や特性の劣化を抑制することができる。
【0146】
また、絶縁膜８５の面積は広いものの、電極ＳＥＬｅｌ＿１は、第４実施形態の電極ＳＥＬｅｌ＿１と同程度に細い。よって、電極ＳＥＬｅｌ＿１の材料による短絡経路（シャントパス）が磁気抵抗効果素子ＭＴＪの側面、特に、非磁性体４２の側面に形成されることを抑制することができる。また、セレクタ材料ＳＥＬｍ１の面積は、Ｚ方向から見たときに、磁気抵抗効果素子ＭＴＪの面積よりも小さい。電極ＳＥＬｅｌ＿１の底面の面積も、Ｚ方向から見たときに、磁気抵抗効果素子ＭＴＪの面積よりも小さい。これにより、半選択セルのオフリーク電流を抑制することができる。
【0147】
また、第６実施形態は、第３実施形態と組み合わせてもよい。この場合、電極ＳＥＬｅｌ＿１と磁気抵抗効果素子ＭＴＪとの接触面積が比較的大きくなるので、電極ＳＥＬｅｌ＿１と磁気抵抗効果素子ＭＴＪとの接触抵抗を低くすることができる。
【0148】
（第７実施形態）
図４６は、第７実施形態に係る磁気抵抗効果素子ＭＴＪおよびセレクタＳＥＬの構成例を示す断面図である。図４６は、ビット線ＢＬの延伸方向（Ｙ方向）の断面構成を示す。ワード線ＷＬの延伸方向（Ｘ方向）の断面構成は、図４に示す構成と同じでよい。
図４６は、第７実施形態に係る磁気抵抗効果素子ＭＴＪおよびセレクタＳＥＬの構成例を示す断面図である。図４６は、ビット線ＢＬの延伸方向（Ｙ方向）の断面構成を示す。ワード線ＷＬの延伸方向（Ｘ方向）の断面構成は、図４に示す構成と同じでよい。
【0149】
第７実施形態では、セレクタ材料ＳＥＬｍおよび電極ＳＥＬｅｌ＿２は、それぞれビット線ＢＬと同様に、ビット線ＢＬの直下において、Ｙ方向に延伸しており、Ｘ方向に配列されている。セレクタ材料ＳＥＬｍおよび電極ＳＥＬｅｌ＿２は、セレクタＳＥＬの一部を構成するとともに、ビット線ＢＬとして機能することができる。これにより、セレクタ材料ＳＥＬｍおよび電極ＳＥＬｅｌ＿２は、ビット線ＢＬの加工工程においてビット線ＢＬの加工に続いて加工することができる。よって、製造工程の短縮につながるとともに、ビット線ＢＬ、セレクタ材料ＳＥＬｍおよび電極ＳＥＬｅｌ＿２のアライメントずれが抑制される。
【0150】
第７実施形態のその他の構成は、第１～第６実施形態のいずれかと同様でよい。これにより、第７実施形態は、第１～第６実施形態のいずれかの効果も得ることができる。
【0151】
（第８実施形態）
図４７および図４８は、第８実施形態に係る磁気抵抗効果素子ＭＴＪおよびセレクタＳＥＬの構成例を示す断面図である。図４７は、ビット線ＢＬに沿った方向の断面を示す。図４８は、ワード線ＷＬに沿った方向の断面を示す。
図４７および図４８は、第８実施形態に係る磁気抵抗効果素子ＭＴＪおよびセレクタＳＥＬの構成例を示す断面図である。図４７は、ビット線ＢＬに沿った方向の断面を示す。図４８は、ワード線ＷＬに沿った方向の断面を示す。
【0152】
第８実施形態では、ハードマスクＨＭ３が電極ＳＥＬｅｌ＿２として用いられている。ハードマスクＨＭ３に、例えば、カーボン（Ｃ）、窒化チタン（ＴｉＮ）またはタングステン（Ｗ）等の導電性材料が用いられている場合、ハードマスクＨＭ３を電極ＳＥＬｅｌ＿２として用いることができる。この場合、図１６Ａおよび図１６Ｂに示す工程において、セレクタ材料ＳＥＬｍの材料上にハードマスクＨＭ３を堆積し、電極ＳＥＬｅｌ＿２の材料の堆積は省略すればよい。ハードマスクＨＭ３の加工後、ハードマスクＨＭ３をマスクとして用いてセレクタ材料ＳＥＬｍの材料を加工する。さらに、ハードマスクＨＭ３は、除去することなく、電極ＳＥＬｅｌ＿２としてそのまま残置させればよい。これにより、製造工程の短縮につながるとともに、セレクタＳＥＬのサイズの縮小、並びに、コスト削減につながる。
【0153】
第８実施形態のその他の構成は、第１～第７実施形態のいずれかと同様でよい。これにより、第８実施形態は、第１～第７実施形態のいずれかの効果も得ることができる。
【0154】
（第９実施形態）
図４９および図５０は、第９実施形態に係る磁気抵抗効果素子ＭＴＪおよびセレクタＳＥＬの構成例を示す断面図である。図４９は、ビット線ＢＬに沿った方向の断面を示す。図５０は、ワード線ＷＬに沿った方向の断面を示す。
図４９および図５０は、第９実施形態に係る磁気抵抗効果素子ＭＴＪおよびセレクタＳＥＬの構成例を示す断面図である。図４９は、ビット線ＢＬに沿った方向の断面を示す。図５０は、ワード線ＷＬに沿った方向の断面を示す。
【0155】
第９実施形態では、電極ＳＥＬｅｌ＿１の窪みＨＬ９は、電極ＳＥＬｅｌ＿１を貫通しておらず、磁気抵抗効果素子ＭＴＪ側の底部に残置された電極ＳＥＬｅｌ＿１によって塞がれている。セレクタ材料ＳＥＬｍと電極ＳＥＬｅｌ＿１との接触面積は、セレクタ材料ＳＥＬｍの面積Ｓｓｅｌｍよりも小さい。これにより、セレクタ材料ＳＥＬｍと電極ＳＥＬｅｌ＿１との接触抵抗が上がり、セレクタ材料ＳＥＬｍに流れる電流を抑制することができる。従って、第９実施形態は、第１実施形態と同様の効果を得ることができる。
【0156】
第９実施形態では、図８Ａ～図１２Ｂに示す工程を経た後、ＣＭＰ法を用いて、層間絶縁膜ＩＬＤの表面が露出されるまで、電極ＳＥＬｅｌ＿１の材料を研磨する。これにより、図４９および図５０に示すように窪みＨＬ９を有する電極ＳＥＬｅｌ＿１が形成される。その後、図１４Ａ～図１８Ｂを参照して説明した工程を経ることによって、図４９および図５０に示す構造が得られる。
【0157】
第９実施形態のように、電極ＳＥＬｅｌ＿１の材料は、異方性エッチングを用いたエッチバックではなく、ＣＭＰ法を用いた平坦化によって加工されてもよい。第９実施形態のその他の構成および工程は、第１～第８実施形態のいずれからの対応する構成および工程と同様でよい。これにより、第９実施形態は、第１～第８実施形態のいずれかの効果も得ることができる。
【0158】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【0159】
１ 磁気記憶装置（半導体記憶装置）
１０ メモリセルアレイ
ＷＬ ワード線
ＢＬ ビット線
ＭＣ メモリセル
ＳＥＬ セレクタ
ＭＴＪ 磁気抵抗効果素子
ＳＥＬｅｌ＿１，ＳＥＬｅｌ＿２ 電極
ＳＥＬｍ セレクタ材料
１０ メモリセルアレイ
ＷＬ ワード線
ＢＬ ビット線
ＭＣ メモリセル
ＳＥＬ セレクタ
ＭＴＪ 磁気抵抗効果素子
ＳＥＬｅｌ＿１，ＳＥＬｅｌ＿２ 電極
ＳＥＬｍ セレクタ材料
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8A】
【図8B】
【図9A】
【図9B】
【図10A】
【図10B】
【図11A】
【図11B】
【図12A】
【図12B】
【図13A】
【図13B】
【図14A】
【図14B】
【図15A】
【図15B】
【図16A】
【図16B】
【図17A】
【図17B】
【図18A】
【図18B】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31A】
【図31B】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
【図43】
【図44】
【図45】
【図46】
【図47】
【図48】
【図49】
【図50】
