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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024122407
(43)【公開日】2024-09-09
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
H10B 43/10 20230101AFI20240902BHJP
H10B 41/30 20230101ALI20240902BHJP
H10B 41/20 20230101ALI20240902BHJP
H10B 43/20 20230101ALI20240902BHJP
H01L 21/336 20060101ALI20240902BHJP
H01L 21/82 20060101ALI20240902BHJP
【ＦＩ】
H10B43/10
H10B41/30
H10B41/20
H10B43/20
H01L29/78 371
H01L21/82 W
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
(21)【出願番号】P 2023029931
(22)【出願日】2023-02-28
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(74)【代理人】
【識別番号】100124372
【弁理士】
【氏名又は名称】山ノ井 傑
(72)【発明者】
【氏名】武木田 秀人
【テーマコード（参考）】
5F064
5F083
5F101
【Ｆターム（参考）】
5F064AA13
5F064BB12
5F064BB15
5F064EE23
5F064EE26
5F064EE43
5F064EE45
5F083EP17
5F083EP22
5F083EP32
5F083EP33
5F083EP34
5F083GA03
5F083GA10
5F083JA37
5F083KA05
5F083KA06
5F083KA10
5F083KA11
5F083KA12
5F083LA12
5F083ZA01
5F101BA41
5F101BD16
5F101BD34
5F101BF08
5F101BH23
(57)【要約】
【課題】配線に起因するメモリセルの性能の悪化を抑制可能な半導体装置およびその製造方法を提供する。
【解決手段】一の実施形態によれば、半導体装置は、メモリセルアレイと、前記メモリセルアレイの下方に設けられ、第１方向に延びる複数の第１ビット線を含む第１配線層と、前記メモリセルアレイの下方に設けられ、前記第１方向と異なる第２方向に延びる複数の第１ソース線を含み、前記第１配線層と異なる第２配線層とを備える。前記装置はさらに、前記メモリセルアレイの上方に設けられ、前記第２方向に延びる複数の第２ソース線を含む第３配線層と、前記メモリセルアレイの上方に設けられ、前記第１方向に延びる複数の第２ビット線を含み、前記第３配線層と異なる第４配線層とを備える。
【選択図】図１
【解決手段】一の実施形態によれば、半導体装置は、メモリセルアレイと、前記メモリセルアレイの下方に設けられ、第１方向に延びる複数の第１ビット線を含む第１配線層と、前記メモリセルアレイの下方に設けられ、前記第１方向と異なる第２方向に延びる複数の第１ソース線を含み、前記第１配線層と異なる第２配線層とを備える。前記装置はさらに、前記メモリセルアレイの上方に設けられ、前記第２方向に延びる複数の第２ソース線を含む第３配線層と、前記メモリセルアレイの上方に設けられ、前記第１方向に延びる複数の第２ビット線を含み、前記第３配線層と異なる第４配線層とを備える。
【選択図】図１
【特許請求の範囲】
【請求項1】
メモリセルアレイと、
前記メモリセルアレイの下方に設けられ、第１方向に延びる複数の第１ビット線を含む第１配線層と、
前記メモリセルアレイの下方に設けられ、前記第１方向と異なる第２方向に延びる複数の第１ソース線を含み、前記第１配線層と異なる第２配線層と、
前記メモリセルアレイの上方に設けられ、前記第２方向に延びる複数の第２ソース線を含む第３配線層と、
前記メモリセルアレイの上方に設けられ、前記第１方向に延びる複数の第２ビット線を含み、前記第３配線層と異なる第４配線層と、
を備える半導体装置。
前記メモリセルアレイの下方に設けられ、第１方向に延びる複数の第１ビット線を含む第１配線層と、
前記メモリセルアレイの下方に設けられ、前記第１方向と異なる第２方向に延びる複数の第１ソース線を含み、前記第１配線層と異なる第２配線層と、
前記メモリセルアレイの上方に設けられ、前記第２方向に延びる複数の第２ソース線を含む第３配線層と、
前記メモリセルアレイの上方に設けられ、前記第１方向に延びる複数の第２ビット線を含み、前記第３配線層と異なる第４配線層と、
を備える半導体装置。
【請求項2】
前記第２配線層は、前記第１配線層より高い位置に設けられ、前記第４配線層は、前記第３配線層より高い位置に設けられている、請求項１に記載の半導体装置。
【請求項3】
前記第２方向は、前記第１方向と垂直である、請求項１に記載の半導体装置。
【請求項4】
前記メモリセルアレイは、前記第１および第２方向と異なる第３方向に交互に積層された複数の電極層および複数の絶縁膜を含む積層膜を含む、請求項１に記載の半導体装置。
【請求項5】
前記複数の電極層は、
ワード線を含む第１電極層と、
前記第１電極層の下方に設けられ、ソース側選択線およびドレイン側選択線を含む第２電極層と、
前記第１電極層の上方に設けられ、ソース側選択線およびドレイン側選択線を含む第３電極層と、
を含む、請求項４に記載の半導体装置。
ワード線を含む第１電極層と、
前記第１電極層の下方に設けられ、ソース側選択線およびドレイン側選択線を含む第２電極層と、
前記第１電極層の上方に設けられ、ソース側選択線およびドレイン側選択線を含む第３電極層と、
を含む、請求項４に記載の半導体装置。
【請求項6】
前記メモリセルアレイは、前記積層膜内に設けられ、電荷蓄積層と半導体層とを含み、前記第３方向に延びる複数の柱状部をさらに含む、請求項４に記載の半導体装置。
【請求項7】
前記複数の柱状部は、
前記第１ビット線および前記第２ソース線と電気的に接続された第１柱状部と、
前記第２ビット線および前記第１ソース線と電気的に接続された第２柱状部と、
を含む、請求項６に記載の半導体装置。
前記第１ビット線および前記第２ソース線と電気的に接続された第１柱状部と、
前記第２ビット線および前記第１ソース線と電気的に接続された第２柱状部と、
を含む、請求項６に記載の半導体装置。
【請求項8】
前記メモリセルアレイは、
前記積層膜内に設けられ、前記第２方向に延びる複数の第１絶縁膜と、
前記積層膜内に設けられ、前記第１絶縁膜間で前記第２方向に延び、前記複数の柱状部のうちの第３柱状部と接する第２絶縁膜と、
をさらに含む、請求項６に半導体装置。
前記積層膜内に設けられ、前記第２方向に延びる複数の第１絶縁膜と、
前記積層膜内に設けられ、前記第１絶縁膜間で前記第２方向に延び、前記複数の柱状部のうちの第３柱状部と接する第２絶縁膜と、
をさらに含む、請求項６に半導体装置。
【請求項9】
前記メモリセルアレイの下方に設けられ、前記第１ビット線に電気的に接続された第１トランジスタと、
前記メモリセルアレイの下方に設けられ、前記第２ビット線に電気的に接続された第２トランジスタと、
をさらに備える、請求項１に記載の半導体装置。
前記メモリセルアレイの下方に設けられ、前記第２ビット線に電気的に接続された第２トランジスタと、
をさらに備える、請求項１に記載の半導体装置。
【請求項10】
前記第１および第２トランジスタは、同じ基板上に設けられている、請求項９に記載の半導体装置。
【請求項11】
前記第１トランジスタは、前記基板の上方に設けられた第１パッドと、前記第１パッド上に設けられた第２パッドとを介して、前記第１ビット線と電気的に接続されており、
前記第２トランジスタは、前記基板の上方に設けられた第３パッドと、前記第３パッド上に設けられた第４パッドとを介して、前記第２ビット線と電気的に接続されている、
請求項１０に記載の半導体装置。
前記第２トランジスタは、前記基板の上方に設けられた第３パッドと、前記第３パッド上に設けられた第４パッドとを介して、前記第２ビット線と電気的に接続されている、
請求項１０に記載の半導体装置。
【請求項12】
第１基板上にメモリセルアレイを形成し、
前記メモリセルアレイの上方に、第１方向に延びる複数の第１ビット線を含む第１配線層と、前記第１方向と異なる第２方向に延びる複数の第１ソース線を含み、前記第１配線層と異なる第２配線層とを形成し、
前記第１基板を、前記メモリセルアレイ、前記第１配線層、および前記第２配線層を介して第２基板と貼り合わせて、前記第１基板を前記第２基板上に配置し、
前記第１基板を前記第２基板と貼り合わせた後に、前記第１基板を除去し、
前記第１基板の除去後に、前記メモリセルアレイの上方に、前記第２方向に延びる複数の第２ソース線を含む第３配線層と、前記第１方向に延びる複数の第２ビット線を含み、前記第３配線層と異なる第４配線層とを形成する、
ことを含む半導体装置の製造方法。
前記メモリセルアレイの上方に、第１方向に延びる複数の第１ビット線を含む第１配線層と、前記第１方向と異なる第２方向に延びる複数の第１ソース線を含み、前記第１配線層と異なる第２配線層とを形成し、
前記第１基板を、前記メモリセルアレイ、前記第１配線層、および前記第２配線層を介して第２基板と貼り合わせて、前記第１基板を前記第２基板上に配置し、
前記第１基板を前記第２基板と貼り合わせた後に、前記第１基板を除去し、
前記第１基板の除去後に、前記メモリセルアレイの上方に、前記第２方向に延びる複数の第２ソース線を含む第３配線層と、前記第１方向に延びる複数の第２ビット線を含み、前記第３配線層と異なる第４配線層とを形成する、
ことを含む半導体装置の製造方法。
【請求項13】
前記第２配線層は、前記第１配線層の形成前に形成され、前記第４配線層は、前記第３配線層の形成後に形成される、請求項１２に記載の半導体装置の製造方法。
【請求項14】
前記第２方向は、前記第１方向と垂直である、請求項１２に記載の半導体装置の製造方法。
【請求項15】
前記メモリセルアレイは、前記第１および第２方向と異なる第３方向に交互に積層された複数の電極層および複数の絶縁膜を含む積層膜を含むように形成される、請求項１２に記載の半導体装置の製造方法。
【請求項16】
前記メモリセルアレイは、前記積層膜内に設けられ、電荷蓄積層と半導体層とを含み、前記第３方向に延びる複数の柱状部をさらに含むように形成される、請求項１５に記載の半導体装置の製造方法。
【請求項17】
前記第１基板を前記第２基板と貼り合わせる前に、前記第２基板上に第１トランジスタおよび第２トランジスタを形成することをさらに含み、
前記第１トランジスタは、前記第１ビット線に電気的に接続され、
前記第２トランジスタは、前記第２ビット線に電気的に接続される、
請求項１２に記載の半導体装置の製造方法。
前記第１トランジスタは、前記第１ビット線に電気的に接続され、
前記第２トランジスタは、前記第２ビット線に電気的に接続される、
請求項１２に記載の半導体装置の製造方法。
【請求項18】
前記第１基板は、前記第１トランジスタおよび前記第２トランジスタを介して前記第２基板と貼り合わされる、請求項１７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置およびその製造方法に関する。
【背景技術】
【0002】
３次元メモリの配線間のピッチを短くすると、３次元メモリのメモリセルの性能が悪化するおそれがある。例えば、ビット線間のピッチを短くすると、各ビット線の寄生容量が大きくなり、メモリセルの書込性能や読出性能が悪化するおそれがある。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開ＵＳ２０１６／０１４１３０１号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
配線に起因するメモリセルの性能の悪化を抑制可能な半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【0005】
一の実施形態によれば、半導体装置は、メモリセルアレイと、前記メモリセルアレイの下方に設けられ、第１方向に延びる複数の第１ビット線を含む第１配線層と、前記メモリセルアレイの下方に設けられ、前記第１方向と異なる第２方向に延びる複数の第１ソース線を含み、前記第１配線層と異なる第２配線層とを備える。前記装置はさらに、前記メモリセルアレイの上方に設けられ、前記第２方向に延びる複数の第２ソース線を含む第３配線層と、前記メモリセルアレイの上方に設けられ、前記第１方向に延びる複数の第２ビット線を含み、前記第３配線層と異なる第４配線層とを備える。
【図面の簡単な説明】
【0006】
【図1】第１実施形態の半導体装置の構造を示す断面図である。
【図2】第１実施形態の半導体装置の構造を示す拡大断面図である。
【図3】第１実施形態の比較例の半導体装置の構造と、第１実施形態の半導体装置の構造とを示す平面図である。
【図4】第１実施形態の半導体装置の構造を示す断面図である。
【図5】第１実施形態の半導体装置の構成を示すブロック図である。
【図6】第１実施形態の半導体装置の製造方法を示す断面図(1/4)である。
【図7】第１実施形態の半導体装置の製造方法を示す断面図(2/4)である。
【図8】第１実施形態の半導体装置の製造方法を示す断面図(3/4)である。
【図9】第１実施形態の半導体装置の製造方法を示す断面図(4/4)である。
【図10】第２実施形態の比較例の半導体装置の構造と、第２実施形態の半導体装置の構造とを示す平面図である。
【図11】第３実施形態の比較例の半導体装置の構造と、第３実施形態の半導体装置の構造とを示す平面図である。
【図12】第４実施形態の比較例の半導体装置の構造と、第４実施形態の半導体装置の構造とを示す平面図である。
【発明を実施するための形態】
【0007】
【0008】
（第１実施形態）
図１は、第１実施形態の半導体装置の構造を示す断面図である。
図１は、第１実施形態の半導体装置の構造を示す断面図である。
【0009】
本実施形態の半導体装置は例えば、３次元メモリを備える半導体チップである。本実施形態の半導体装置は、後述するように、回路チップ１を含む回路ウェハと、アレイチップ２を含むアレイウェハとを貼り合わせることにより製造される。図１は、回路チップ１とアレイチップ２との貼合面Ｓを示している。アレイチップ２は、複数のメモリセルを含むメモリセルアレイを備え、回路チップ１は、メモリセルアレイの動作を制御するＣＭＯＳ回路を備える。
【0010】
回路チップ１は、基板１１と、複数のトランジスタ１２と、層間絶縁膜１３と、複数のコンタクトプラグ１４と、複数のビアプラグ１５ａ～１５ｅと、複数の配線層１６ａ～１６ｅと、複数の金属パッド１７とを備える。さらに、各トランジスタ１２は、ゲート絶縁膜１２ａと、ゲート電極１２ｂと、拡散層１２ｃと、拡散層１２ｄとを含む。
【0011】
アレイチップ２は、層間絶縁膜２１と、積層膜２２と、層間絶縁膜２３と、複数の金属パッド２４と、複数のビアプラグ２５ａ～２５ｇと、複数の配線層２６ａ～２６ｇと、複数のコンタクトプラグ２７ａ～２７ｅと、複数の柱状部２８とを備える。さらに、積層膜２２は、複数の電極層３１と、複数の絶縁膜３２とを含む。さらに、各柱状部２８は、メモリ絶縁膜３３と、チャネル半導体層３４と、コア絶縁膜３５と、コア半導体層３６と、コア半導体層３７とを含む。配線層２６ｂ、２６ｃ、２６ｄ、２６ｅはそれぞれ、第１、第２、第３、および第４配線層の例である。チャネル半導体層３４、コア半導体層３６、およびコア半導体層３７は、半導体層の例である。
【0012】
基板１１は例えば、Ｓｉ（シリコン）基板などの半導体基板である。図１は、基板１１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１１の表面に垂直なＺ方向とを示している。Ｘ方向、Ｙ方向、およびＺ方向は、互いに交差している。この明細書では、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。Ｙ方向は第１方向の例であり、Ｘ方向は第２方向の例であり、Ｚ方向は第３方向の例である。図１はさらに、基板１１内や基板１１上の領域Ｒ１～Ｒ４を示している。領域Ｒ１～Ｒ４の詳細については、後述する。
【0013】
各トランジスタ１２は、基板１１上に順に形成されたゲート絶縁膜１２ａおよびゲート電極１２ｂと、基板１１内に形成された拡散層１２ｃ、１２ｄとを含む。拡散層１２ｃ、１２ｄの一方はソース領域として機能し、拡散層１２ｃ、１２ｄの他方はドレイン領域として機能する。回路チップ１は、基板１１上に複数のトランジスタ１２を備え、これらのトランジスタ１２は、上記のＣＭＯＳ回路を構成している。このＣＭＯＳ回路は、例えばセンスアンプ（Ｓ／Ａ）やワード線スイッチ（ＷＬＳＷ）を含む。
【0014】
層間絶縁膜１３は、トランジスタ１２を覆うように基板１１上に形成されている。層間絶縁膜１３は例えば、ＳｉＯ２膜（シリコン酸化膜）とその他の絶縁膜とを含む積層膜である。
【0015】
各コンタクトプラグ１４は、対応するトランジスタ１２のゲート電極１２ｂ、拡散層１２ｃ、または拡散層１２ｄ上に形成されている。ビアプラグ１５ａ～１５ｅおよび配線層１６ａ～１６ｅは、コンタクトプラグ１４上に、配線層１６ａ、ビアプラグ１５ａ、配線層１６ｂ、ビアプラグ１５ｂ、配線層１６ｃ、ビアプラグ１５ｃ、配線層１６ｄ、ビアプラグ１５ｄ、配線層１６ｅ、およびビアプラグ１５ｅの順に形成されている。配線層１６ａ～１６ｅの各々は、１つの配線層内に複数の配線を含む。
【0016】
各金属パッド１７は、層間絶縁膜１３内において、対応するビアプラグ１５ｅ上に配置されている。各金属パッド１７は例えば、Ｃｕ（銅）層を含む金属層である。
【0017】
層間絶縁膜２１は、層間絶縁膜１３上に形成されている。層間絶縁膜２１は例えば、ＳｉＯ２膜とその他の絶縁膜とを含む積層膜である。
【0018】
積層膜２２は、層間絶縁膜２１内に設けられており、Ｚ方向に交互に積層された複数の電極層３１および複数の絶縁膜３２を含む。これらの電極層３１は、Ｚ方向に互いに離間している。これらの電極層３１は、例えば複数のワード線や複数の選択線を含む。各電極層３１は例えば、Ｗ（タングステン）層を含む金属層である、各絶縁膜３２は例えば、ＳｉＯ２膜である。積層膜２２は、柱状部２８などと共に、上記のメモリセルアレイを構成している。積層膜２２は、領域Ｒ１～Ｒ３内に配置されており、領域Ｒ３内に階段構造部を含む。本実施形態の積層膜２２は、下層を構成する複数の絶縁膜３２と、上層を構成する複数の絶縁膜３２と、下層と上層との間に設けられた厚膜の絶縁膜３２とを含む。
【0019】
層間絶縁膜２３は、層間絶縁膜２１上に形成されている。層間絶縁膜２３は例えば、ＳｉＯ２膜とその他の絶縁膜とを含む積層膜である。
【0020】
各金属パッド２４は、層間絶縁膜２１内において、対応する金属パッド１７上に配置されている。各金属パッド２４は例えば、Ｃｕ層を含む金属層である。
【0021】
ビアプラグ２５ａ～２５ｂおよび配線層２６ａ～２６ｂは、層間絶縁膜２１内で金属パッド２４上にビアプラグ２５ａ、配線層２６ａ、ビアプラグ２５ｂ、および配線層２６ｂの順に形成されている。配線層２６ａは、積層膜２２の下方に配置されており、配線層２６ｂは、積層膜２２の下方で配線層２６ａよりも高い位置に配置されている。配線層２６ａ～２６ｂの各々は、１つの配線層内に複数の配線を含む。
【0022】
配線層２６ｂは、領域Ｒ１～Ｒ２内に、Ｙ方向に延び、Ｘ方向に互いに隣接する複数のビット線ＢＬ１を含む。これらのビット線ＢＬ１は、第１ビット線の例である。図１は、これらのビット線ＢＬ１のうちの８本を例示している。各ビット線ＢＬ１は、Ｓ／Ａ内のトランジスタ１２と電気的に接続されている。図１では、１本のビット線ＢＬ１が、１対の金属パッド１７、２４を介して、領域Ｒ１内のトランジスタ１２と電気的に接続されている。このトランジスタ１２は第１トランジスタの例であり、これらの金属パッド１７、２４は第１および第２パッドの例である。
【0023】
ビアプラグ２５ｃは、層間絶縁膜２１内で配線層２６ｂ上に形成されており、領域Ｒ３内に配置されている。ビアプラグ２５ｄは、層間絶縁膜２１内で配線層２６ｂ上に形成されており、領域Ｒ４内に配置されている。
【0024】
配線層２６ｃは、層間絶縁膜２１内に形成されており、積層膜２２の下方で配線層２６ｂよりも高い位置に配置されている。配線層２６ｃは、配線層２６ａ～２６ｂと同様に、複数の配線を含む。
【0025】
配線層２６ｃは、領域Ｒ２内に、Ｘ方向に延び、Ｙ方向に互いに隣接する複数のソース線ＳＬ１を含む。これらのソース線ＳＬ１は、第１ソース線の例である。図１は、これらのソース線ＳＬ１のうちの１本を例示している。
【0026】
各コンタクトプラグ２７ａは、対応するビット線ＢＬ１上に形成されており、対応する柱状部２８と電気的に接続されている。図１は、４本のビット線ＢＬ１上にそれぞれ形成された４つのコンタクトプラグ２７ａを例示している。これらのコンタクトプラグ２７ａはそれぞれ、４つの柱状部２８と電気的に接続されている。
【0027】
各コンタクトプラグ２７ｂは、対応するソース線ＳＬ１上に形成されており、対応する柱状部２８と電気的に接続されている。図１は、１本の同じソース線ＳＬ１上に形成された４つのコンタクトプラグ２７ｂを例示している。これらのコンタクトプラグ２７ｂはそれぞれ、４つの柱状部２８と電気的に接続されている。
【0028】
各コンタクトプラグ２７ｃは、配線層２６ｂ上に形成されており、対応する電極層３１と電気的に接続されている。図１は、配線層２６ｂ内の１本の配線上に形成された１つのコンタクトプラグ２７ｃを例示している。このコンタクトプラグ２７ｃは、１つの電極層３１と電気的に接続されている。
【0029】
配線層２６ｄは、層間絶縁膜２３内に形成されており、積層膜２２の上方に配置されている。配線層２６ｄは、配線層２６ａ～２６ｃと同様に、複数の配線を含む。
【0030】
配線層２６ｄは、領域Ｒ１内に、Ｘ方向に延び、Ｙ方向に互いに隣接する複数のソース線ＳＬ２を含む。これらのソース線ＳＬ２は、第２ソース線の例である。図１は、これらのソース線ＳＬ２のうちの１本を例示している。
【0031】
ビアプラグ２５ｅおよび配線層２６ｅ～２６ｆは、層間絶縁膜２３内でコンタクトプラグ２７ｄ上に配線層２６ｅ、ビアプラグ２５ｅ、および配線層２６ｆの順に形成されている。配線層２６ｅは、積層膜２２の上方で配線層２６ｄより高い位置に配置されており、配線層２６ｆは、積層膜２２の上方で配線層２６ｅより高い位置に配置されている。配線層２６ｅ～２６ｆの各々は、１つの配線層内に複数の配線を含む。
【0032】
配線層２６ｅは、領域Ｒ１～Ｒ２内に、Ｙ方向に延び、Ｘ方向に互いに隣接する複数のビット線ＢＬ２を含む。これらのビット線ＢＬ２は、第２ビット線の例である。図１は、これらのビット線ＢＬ２のうちの８本を例示している。各ビット線ＢＬ２は、Ｓ／Ａ内のトランジスタ１２と電気的に接続されている。図１では、１本のビット線ＢＬ２が、１対の金属パッド１７、２４を介して、領域Ｒ２内のトランジスタ１２と電気的に接続されている。このトランジスタ１２は第２トランジスタの例であり、これらの金属パッド１７、２４は第３および第４パッドの例である。
【0033】
各コンタクトプラグ２７ｄは、対応するビット線ＢＬ２下に形成されており、対応する柱状部２８と電気的に接続されている。図１は、４本のビット線ＢＬ２下にそれぞれ形成された４つのコンタクトプラグ２７ｄを例示している。これらのコンタクトプラグ２７ｄはそれぞれ、４つの柱状部２８と電気的に接続されている。
【0034】
各コンタクトプラグ２７ｅは、対応するソース線ＳＬ２上に形成されており、対応する柱状部２８と電気的に接続されている。図１は、１本の同じソース線ＳＬ２下に形成された４つのコンタクトプラグ２７ｅを例示している。これらのコンタクトプラグ２７ｅはそれぞれ、４つの柱状部２８と電気的に接続されている。
【0035】
ビアプラグ２５ｆは、層間絶縁膜２３内でビアプラグ２５ｃ上に形成されており、領域Ｒ３内に配置されている。ビアプラグ２５ｇは、層間絶縁膜２３内でビアプラグ２５ｄ上に形成されており、領域Ｒ４内に配置されている。ビアプラグ２５ｇはさらに、配線層２６ｆと電気的に接続されている。
【0036】
配線層２６ｇは、層間絶縁膜２３内に形成されており、積層膜２２の上方で配線層２６ｆよりも高い位置に配置されている。配線層２６ｇは、配線層２６ａ～２６ｆと同様に、複数の配線を含む。配線層２６ｇは例えば、領域Ｒ３内に、ボンディングパッドＰとして機能する配線を含む。ボンディングパッドＰは、ビアプラグ２５ｆ上に配置されている。
【0037】
各柱状部２８は、積層膜２２内に形成され、Ｚ方向に延びる柱状の形状を有する。各柱状部２８は、積層膜２２内に順に設けられたメモリ絶縁膜３３、チャネル半導体層３４、およびコア絶縁膜３５と、コア絶縁膜３５下に設けられたコア半導体層３６と、コア絶縁膜３５上に設けられたコア半導体層３７とを含む。チャネル半導体層３４は、例えばポリシリコン層である。コア絶縁膜３５は、例えばＳｉＯ２膜である。コア半導体層３６、３７は、例えばポリシリコン層である。コア半導体層３６、３７は、チャネル半導体層３４と電気的に接続されている。各柱状部２８は、電極層３２などと共に、複数のメモリセルを構成している。本実施形態の各柱状部２８は、上述した厚膜の絶縁膜３２内に、ジョイント部Ｊを含む。
【0038】
図１に示す領域Ｒ１内では、各柱状部２８のチャネル半導体層３４およびコア半導体層３６、３７が、対応するビット線ＢＬ１と、対応するソース線ＳＬ２とに電気的に接続されている。この柱状部２８は、第１柱状部の例である。さらに、図１に示す領域Ｒ２内では、各柱状部２８のチャネル半導体層３４およびコア半導体層３６、３７が、対応するビット線ＢＬ２と、対応するソース線ＳＬ１とに電気的に接続されている。この柱状部２８は、第２柱状部の例である。
【0039】
以上のように、本実施形態の半導体装置は、積層膜２２の下方に配置されたビット線ＢＬ１だけでなく、積層膜２２の上方に配置されたビット線ＢＬ２も含む。よって、本実施形態によれば、積層膜２２の下方のみにビット線を配置する場合や、積層膜２２の上方のみにビット線を配置する場合に比べ、ビット線ＢＬ１間のピッチや、ビット線ＢＬ２間のピッチを長くすることが可能となる。これにより、ビット線ＢＬ１、ＢＬ２の寄生容量を小さくすることが可能となり、メモリセルの書込性能や読出性能を向上させることが可能となる。本実施形態の半導体装置はさらに、積層膜２２の上方に配置されたソース線ＳＬ１だけでなく、積層膜２２の下方に配置されたソース線ＳＬ２も含む。
【0040】
なお、ビット線ＢＬ１、ＢＬ２やソース線ＳＬ１、ＳＬ２は、図１に示すレイアウトと異なるレイアウトで配置されていてもよい。例えば、ビット線ＢＬ１間のピッチは、図１に示すように一定でもよいし、あるいは一定でなくてもよい。また、領域Ｒ２内のビット線ＢＬ１の密度は、領域Ｒ１内のビット線ＢＬ１の密度と異なっていてもよい。以上は、ビット線ＢＬ２についても同様である。また、各柱状部２８は、図１ではビット線ＢＬ１およびビット線ＢＬ２のいずれか一方のみに電気的に接続されているが、少なくとも１つの柱状部２８は、ビット線ＢＬ１およびビット線ＢＬ２の両方に電気的に接続されていてもよい。この場合、１つの柱状部２８に電気的に接続されたビット線ＢＬ１およびビット線ＢＬ２は、Ｓ／Ａ内の同じトランジスタ１２と電気的に接続されていてもよい。
【0041】
図２は、第１実施形態の半導体装置の構造を示す拡大断面図である。
【0042】
図２は、領域Ｒ１内の複数の柱状部２８のうちの１つと、領域Ｒ２内の複数の柱状部２８のうちの１つとを示している。図２に示す各柱状部２８は、メモリ絶縁膜３３、チャネル半導体層３４、コア絶縁膜３５、およびコア半導体層３６、３７（図示せず）を含み、メモリ絶縁膜３３は、積層膜２２内に順に設けられたブロック絶縁膜３３ａ、電荷蓄積層３３ｂ、およびトンネル絶縁膜３３ｃを含む。ブロック絶縁膜３３ａは例えば、ＳｉＯ２膜である。電荷蓄積層３３ｂは例えば、ＳｉＮ膜（シリコン窒化膜）である。トンネル絶縁膜３３ｃは例えば、ＳｉＯ２膜である。
【0043】
図２はさらに、図１と同様に、積層膜２２内に含まれる複数の電極層３１および複数の絶縁膜３２を示している。領域Ｒ１内では、最上位の２つの電極層３１が、ソース側選択線ＳＧＳとして機能し、最下位の２つの電極層３２が、ドレイン側選択線ＳＧＤとして機能し、その他の複数の電極層３２が、ワード線ＷＬとして機能する。一方、領域Ｒ２内では、最下位の２つの電極層３１が、ソース側選択線ＳＧＳとして機能し、最上位の２つの電極層３２が、ドレイン側選択線ＳＧＤとして機能し、その他の複数の電極層３２が、ワード線ＷＬとして機能する。
【0044】
よって、本実施形態の各電極層３１は、領域Ｒ１内の部分と、領域Ｒ１内の部分と分断された領域Ｒ２内の部分とを含む。例えば、最上位の電極層３１は、ソース側選択線ＳＧＳとして機能する部分と、ソース側選択線ＳＧＳとして機能する部分とを含む。図２に示す電極層３１は、第１、第２、および第３電極層の例である。ワード線ＷＬ、ソース側選択線ＳＧＳ、およびドレイン側選択線ＳＧＤはそれぞれ、柱状部２８と共に、セルトランジスタ（メモリセル）、ソース側選択トランジスタ、およびドレイン側選択トランジスタを構成している。
【0045】
本実施形態では、４つの電極層３１が、ソース側選択線ＳＧＳおよびドレイン側選択線ＳＧＤを含んでいるが、ソース側選択線ＳＧＳおよびドレイン側選択線ＳＧＤを含む電極層３１の個数は、４つ以外でもよい。
【0046】
図３は、第１実施形態の比較例の半導体装置の構造と、第１実施形態の半導体装置の構造とを示す平面図である。
【0047】
図３(ａ)は、本実施形態の比較例の半導体装置を上から見た様子を示している。図３(ｂ)は、本実施形態の半導体装置を上から見た様子を示している。図３(ｃ)は、本実施形態の半導体装置を下から見た様子を示している。
【0048】
図３(ｂ)は、本実施形態の領域Ｒ１内の積層膜２２を示している。図３(ｂ)はさらに、積層膜２２内に形成された複数のスリットＳＴのうちの２つと、積層膜２２内に形成された複数の溝ＳＨＥのうちの１つとを示している。各スリットＳＴは、積層膜２２をＺ方向に貫通しており、Ｘ方向に延びている。各溝ＳＨＥは、積層膜２２に含まれる一部の電極層３１を貫通しており、スリットＳＴ間をＸ方向に延びている。例えば、領域Ｒ１内の各溝ＳＨＥは、図２に示す領域Ｒ１内の２つのソース側選択線ＳＧＳを貫通している。
【0049】
図３(ｂ)はさらに、各スリットＳＴ内に形成された埋込膜４１と、各溝ＳＨＥ内に形成された埋込絶縁膜４２とを示している。埋込膜４１は、各スリットＳＴの表面に形成された絶縁膜４１ａと、各スリットＳＴ内に絶縁膜４１ａを介して形成された配線層４１ｂとを含む。絶縁膜４１ａは第１絶縁膜の例であり、絶縁膜４２は第２絶縁膜の例である。なお、各スリットＳＴは、絶縁膜４１ａおよび配線層４１ｂを含む代わりに、絶縁膜４１ａのみを含んでいてもよい。
【0050】
図３(ｂ)はさらに、領域Ｒ１内の複数のビット線ＢＬ１、複数のソース線ＳＬ２、複数の柱状部２８、および複数のコンタクトプラグ２７ａを示している。図３(ｂ)は、ビット線ＢＬ１上にコンタクトプラグ２７ａを介して配置された柱状部２８と、ソース線ＳＬ２下に配置された柱状部２８と、絶縁膜４２下に配置された柱状部２８とを示している。絶縁膜４２下では、各柱状部２８の上面が、絶縁膜４２の下面に接している。この柱状部２８は、第３柱状部の例である。各ソース線ＳＬ２は、スリットＳＴと溝ＳＨＥとの間をＸ方向に延びている。
【0051】
図３(ｃ)は、本実施形態の領域Ｒ２内の積層膜２２を示している。図３(ｃ)はさらに、積層膜２２内に形成された複数のスリットＳＴのうちの２つと、積層膜２２内に形成された複数の溝ＳＨＥのうちの１つとを示している。図３(ｃ)に示すスリットＳＴは、図３(ｂ)に示すスリットＳＴと同じものである。一方、図３(ｃ)に示す溝ＳＨＥは、図３(ｂ)に示す溝ＳＨＥと別のものである。図３(ｃ)に示すスリットＳＴおよび溝ＳＨＥの形状や埋込膜は、図３(ｂ)に示すスリットＳＴおよび溝ＳＨＥの形状や埋込膜と同様である。例えば、領域Ｒ２内の各溝ＳＨＥは、図２に示す領域Ｒ２内の２つのソース側選択線ＳＧＳを貫通している。
【0052】
図３(ｃ)はさらに、領域Ｒ２内の複数のビット線ＢＬ２、複数のソース線ＳＬ１、複数の柱状部２８、および複数のコンタクトプラグ２７ａを示している。図３(ｃ)は、ビット線ＢＬ２下にコンタクトプラグ２７ｄを介して配置された柱状部２８と、ソース線ＳＬ１上に配置された柱状部２８と、絶縁膜４２上に配置された柱状部２８とを示している。絶縁膜４２上では、各柱状部２８の下面が、絶縁膜４２の上面に接している。この柱状部２８も、第３柱状部の例である。各ソース線ＳＬ１は、スリットＳＴと溝ＳＨＥとの間をＸ方向に延びている。
【0053】
図３(ａ)は、本実施形態の比較例の領域Ｒ１内の積層膜２２を示している。本比較例の半導体装置は、本実施形態の半導体装置と同様に、積層膜２２や柱状部２８を備える。ただし、本比較例の半導体装置は、ビット線ＢＬ１およびソース線ＳＬ２は含んでいるが、ビット線ＢＬ２およびソース線ＳＬ１は含んでいない。よって、本比較例のビット線ＢＬ１間のピッチは短くなっている（図３(ａ)）。一方、本実施形態によれば、ビット線ＢＬ１だけでなくビット線ＢＬ２を設けることで、ビット線ＢＬ１間のピッチや、ビット線ＢＬ２間のピッチを長くすることが可能となる（図３(ｂ)および図３(ｂ)）。
【0054】
図４は、第１実施形態の半導体装置の構造を示す断面図である。
【0055】
【0056】
【0057】
【0058】
図５は、第１実施形態の半導体装置の構成を示すブロック図である。
【0059】
図５では、本実施形態の半導体装置が、メモリセルアレイ５１、Ｉ／Ｏ（Input/Output）制御回路５２、論理制御回路５３、ステータスレジスタ５４、アドレスレジスタ５５、コマンドレジスタ５６、制御回路５７、レディー／ビジー回路５８、電圧生成器５９、ロウデコーダ６１、センスアンプ６２、データレジスタ６３、およびカラムデコーダ６４を備える。
【0060】
メモリセルアレイ５１は、上述の積層膜２２や柱状部２８などにより形成されており、複数のメモリセルを含む。Ｉ／Ｏ制御回路５２は、データ線ＤＱ０－０～ＤＱ７－０を介して入力信号や出力信号をコントローラ（図示せず）との間で授受する。論理制御回路５３は、チップイネーブル信号ＢＣＥ－０、コマンドラッチイネーブル信号ＣＬＥ－０、アドレスラッチイネーブル信号ＡＬＥ－０、ライトイネーブル信号ＢＷＥ－０、リードイネーブル信号ＲＥ－０およびＢＲＥ－０を受信し、これらの信号に応じてＩ／Ｏ制御回路５２や制御回路５７の動作を制御する。
【0061】
ステータスレジスタ５４は、リード動作、ライト動作、イレース動作などのステータスを格納し、これらの動作の完了をコントローラに通知するために使用される。アドレスレジスタ５５は、Ｉ／Ｏ制御回路５２がコントローラから受信したアドレス信号を格納するために使用される。コマンドレジスタ５６は、Ｉ／Ｏ制御回路５２がコントローラから受信したコマンド信号を格納するために使用される。
【0062】
制御回路５７は、コマンドレジスタ５６のコマンド信号に応じて、ステータスレジスタ５４、レディー／ビジー回路５８、電圧生成器５９、ロウデコーダ６１、センスアンプ６２、データレジスタ６３、およびカラムデコーダ６４を制御して、リード動作、ライト動作、イレース動作などを行う。
【0063】
レディー／ビジー回路５８は、制御回路５７の動作条件に応じて、レディー／ビジー信号ＲＹ／ＢＢＹ－０をコントローラに送信する。これにより、制御回路５７がコマンドを受付可能か受付不能を通知することができる。電圧生成器５９は、リード動作、ライト動作、イレース動作に必要な電圧を生成する。
【0064】
ロウデコーダ６１は、ワード線ＷＬに電圧を印加する。センスアンプ６２は、ビット線ＢＬ１やビット線ＢＬ２に読み出されたデータを検知する。データレジスタ６３は、Ｉ／Ｏ制御回路５２やセンスアンプ６２からのデータを格納するために使用される。カラムデコーダ６４は、カラムアドレスをデコードし、デコード結果に基づいてデータレジスタ６３内のラッチ回路を選択する。ロウデコーダ６１、センスアンプ６２、データレジスタ６３、およびカラムデコーダ６４は、メモリセルアレイ５１に対するリード動作、ライト動作、イレース動作のインタフェースとして機能する。
【0065】
これらのブロックは、メモリセルアレイ５１を除いて、上述のＣＭＯＳ回路内に含まれており、トランジスタ１２により形成されている。
【0066】
【0067】
図６は、回路チップ１を含む回路ウェハＷ１と、アレイチップ２を含むアレイウェハＷ２とを示している。図６はさらに、回路ウェハＷ１の上面Ｓ１と、アレイウェハＷ２の上面Ｓ２とを示している。図６に示すアレイウェハＷ２の向きは、図１に示すアレイチップ２の向きと逆向きになっている。本実施形態の半導体装置は、上述のように、回路ウェハＷ１とアレイウェハＷ２とを貼り合わせることにより製造される。図６は、貼合のために向きを反転される前のアレイウェハＷ２を示し、図７は、貼合のために向きを反転されて回路ウェハＷ１と貼り合わされた後のアレイウェハＷ２を示している。
【0068】
本実施形態の半導体装置は例えば、次のように製造される。まず、基板１１上に、複数のトランジスタ１２と、層間絶縁膜１３と、複数のコンタクトプラグ１４と、複数のビアプラグ１５ａ～１５ｅと、複数の配線層１６ａ～１６ｅと、複数の金属パッド１７とを形成する（図６）。基板１１は、第２基板の例である。また、基板７１上に、層間絶縁膜２１と、積層膜２２と、複数の金属パッド２４と、複数のビアプラグ２５ａ～２５ｄと、複数の配線層２６ａ～２６ｃと、複数のコンタクトプラグ２７ａ～２７ｃと、複数の柱状部２８とを形成する（図６）。基板７１は例えば、Ｓｉ基板などの半導体基板である。基板７１は、第１基板の例である。
【0069】
積層膜２２は、上述した複数の電極層３１および複数の絶縁膜３２を含むように形成される。各柱状部２８は、上述したメモリ絶縁膜３３、チャネル半導体層３４、コア絶縁膜３５、コア半導体層３６、およびコア半導体層３７を含むように形成される。配線層２６ｃは、積層膜２２の上方に、複数のソース線ＳＬ１を含むように形成される。配線層２６ｂは、配線層２６ｃの形成後に、積層膜２２の上方に、複数のビット線ＢＬ１を含むように形成される。よって、図６に示す配線層２６ｂは、配線層２６ｃよりも高い位置に形成されている。代わりに、配線層２６ｂは、配線層２６ｃの形成前に形成されてもよい。この場合、配線層２６ｂは、図６にて配線層２６ｃよりも低い位置に形成される。
【0070】
次に、図７に示すように、回路ウェハＷ１とアレイウェハＷ２とを機械的圧力により貼り合わせる。これにより、層間絶縁膜１３と層間絶縁膜２１とが接着される。次に、回路ウェハＷ１およびアレイウェハＷ２をアニールする。これにより、金属パッド１７と金属パッド２４とが接合される。
【0071】
次に、基板１１をＣＭＰ（Chemical Mechanical Polishing）またはエッチングにより薄膜化する（図８）。また、基板７１を、ＣＭＰまたはエッチングにより除去して、層間絶縁膜２１、ビアプラグ２５ｃ～２５ｄ、および柱状部２８を露出させる（図８）。
【0072】
次に、層間絶縁膜２１上に、層間絶縁膜２３と、複数のビアプラグ２５ｅ～２５ｇと、複数の配線層２６ｄ～２６ｇと、複数のコンタクトプラグ２７ｄ～２７ｅとを形成する（図９）。
【0073】
配線層２６ｄは、積層膜２２の上方に、複数のソース線ＳＬ２を含むように形成される。配線層２６ｅは、配線層２６ｄの形成後に、積層膜２２の上方に、複数のビット線ＢＬ２を含むように形成される。よって、図９に示す配線層２６ｅは、配線層２６ｄよりも高い位置に形成されている。代わりに、配線層２６ｅは、配線層２６ｄの形成前に形成されてもよい。この場合、配線層２６ｅは、図９にて配線層２６ｄよりも低い位置に形成される。
【0074】
その後、回路ウェハＷ１およびアレイウェハＷ２は、複数の半導体チップに切断（ダイシング）される。このようにして、図１に示す半導体装置が製造される。
【0075】
なお、図３(ｂ)および図３(ｃ)に示すスリットＳＴおよび埋込膜４１は、図６の工程で形成される。例えば、積層膜２２が、複数の犠牲層と複数の絶縁膜３２とを交互に含むように形成され、その後に積層膜２２内にスリットＳＴが形成され、スリットＳＴを用いて複数の犠牲層が複数の電極層３１に置換され、その後にスリットＳＴ内に埋込膜４１が形成される。各犠牲層は、例えばＳｉＮ膜である。また、図３(ｂ)に示す溝ＳＨＥおよび埋込絶縁膜４２は、例えば図９の工程で形成される。また、図３(ｃ)に示す溝ＳＨＥおよび埋込絶縁膜４２は、例えば図６の工程で形成される。
【0076】
また、図１は、層間絶縁膜１３と層間絶縁膜２１との境界面や、金属パッド１７と金属パッド２４との境界面を示しているが、上記のアニール後はこれらの境界面が観察されなくなることが一般的である。しかしながら、これらの境界面のあった位置は、金属パッド１７の側面の傾きや、金属パッド２４の側面の傾きや、金属パッド１７と金属パッド２４との位置ずれを検出することで推定することができる。
【0077】
以上のように、本実施形態の半導体装置は、積層膜２２の下方に配置されたビット線ＢＬ１だけでなく、積層膜２２の上方に配置されたビット線ＢＬ２も含む。さらに、本実施形態の半導体装置は、積層膜２２の上方に配置されたソース線ＳＬ１だけでなく、積層膜２２の下方に配置されたソース線ＳＬ２も含む。よって、本実施形態によれば、積層膜２２の下方のみにビット線を配置する場合や、積層膜２２の上方のみにビット線を配置する場合に比べ、ビット線ＢＬ１間のピッチや、ビット線ＢＬ２間のピッチを長くすることが可能となる。これにより、ビット線ＢＬ１、ＢＬ２の寄生容量を小さくすることが可能となり、メモリセルの書込性能や読出性能を向上させることが可能となる。
【0078】
（第２～第４実施形態）
図１０は、第２実施形態の比較例の半導体装置の構造と、第２実施形態の半導体装置の構造とを示す平面図である。
図１０は、第２実施形態の比較例の半導体装置の構造と、第２実施形態の半導体装置の構造とを示す平面図である。
【0079】
図１０(ａ)は、本実施形態の比較例の半導体装置を上から見た様子を示している。図１０(ｂ)は、本実施形態の半導体装置を上から見た様子を示している。図１０(ｃ)は、本実施形態の半導体装置を下から見た様子を示している。図１０(ａ)～図１０(ｃ)はそれぞれ、図３(ａ)～図３(ｃ)と対応している。
【0080】
図３(ｂ)および図３(ｃ)では、複数の柱状部２８が、スリットＳＴ間で５つの柱状部２８がＹ方向に互いに隣接するように配置されている（５連構造）。また、図３(ｂ)に示す複数の柱状部２８のうちのいくつかは、絶縁膜４２下に配置されており、図３(ｃ)に示す複数の柱状部２８のうちのいくつかは、絶縁膜４２上に配置されている。図３(ｂ)に示す絶縁膜４２下では、各柱状部２８の上面の全体が、絶縁膜４２の下面に接している。図３(ｃ)に示す絶縁膜４２上では、各柱状部２８の下面の全体が、絶縁膜４２の上面に接している。
【0081】
図１０(ｂ)および図１０(ｃ)では、複数の柱状部２８が、スリットＳＴ間で４つの柱状部２８がＹ方向に互いに隣接するように配置されている（４連構造）。また、図１０(ｂ)に示す複数の柱状部２８のうちのいくつかは、絶縁膜４２下に配置されており、図１０(ｃ)に示す複数の柱状部２８のうちのいくつかは、絶縁膜４２上に配置されている。図１０(ｂ)に示す絶縁膜４２下では、各柱状部２８の上面の一部のみが、絶縁膜４２の下面に接している。この柱状部２８の側面の一部は、絶縁膜４２に接している。図１０(ｃ)に示す絶縁膜４２上では、各柱状部２８の下面の一部のみが、絶縁膜４２の上面に接している。この柱状部２８の側面の一部は、絶縁膜４２に接している。
【0082】
図１１は、第３実施形態の比較例の半導体装置の構造と、第３実施形態の半導体装置の構造とを示す平面図である。
【0083】
図１１(ａ)は、本実施形態の比較例の半導体装置を上から見た様子を示している。図１１(ｂ)は、本実施形態の半導体装置を上から見た様子を示している。図１１(ｃ)は、本実施形態の半導体装置を下から見た様子を示している。図１１(ａ)～図１１(ｃ)はそれぞれ、図３(ａ)～図３(ｃ)と対応している。
【0084】
図１１(ｂ)および図１１(ｃ)では、複数の柱状部２８が、スリットＳＴ間で５つの柱状部２８がＹ方向に互いに隣接するように配置されている（５連構造）。また、図１１(ｂ)に示す複数の柱状部２８のうちのいくつかは、絶縁膜４２下に配置されており、図１１(ｃ)に示す複数の柱状部２８のうちのいくつかは、絶縁膜４２上に配置されている。図１１(ｂ)に示す絶縁膜４２下では、各柱状部２８の上面の一部のみが、絶縁膜４２の下面に接している。この柱状部２８の側面の一部は、絶縁膜４２に接している。図１１(ｃ)に示す絶縁膜４２上では、各柱状部２８の下面の一部のみが、絶縁膜４２の上面に接している。この柱状部２８の側面の一部は、絶縁膜４２に接している。
【0085】
図１２は、第４実施形態の比較例の半導体装置の構造と、第４実施形態の半導体装置の構造とを示す平面図である。
【0086】
図１２(ａ)は、本実施形態の比較例の半導体装置を上から見た様子を示している。図１２(ｂ)は、本実施形態の半導体装置を上から見た様子を示している。図１２(ｃ)は、本実施形態の半導体装置を下から見た様子を示している。図１２(ａ)～図１２(ｃ)はそれぞれ、図３(ａ)～図３(ｃ)と対応している。
【0087】
図１２(ｂ)および図１２(ｃ)では、複数の柱状部２８が、スリットＳＴ間で４つの柱状部２８がＹ方向に互いに隣接するように配置されている（６連構造）。また、図１２(ｂ)に示す複数の柱状部２８のうちのいくつかは、絶縁膜４２下に配置されており、図１２(ｃ)に示す複数の柱状部２８のうちのいくつかは、絶縁膜４２上に配置されている。図１２(ｂ)に示す絶縁膜４２下では、各柱状部２８の上面の一部のみが、絶縁膜４２の下面に接している。この柱状部２８の側面の一部は、絶縁膜４２に接している。図１２(ｃ)に示す絶縁膜４２上では、各柱状部２８の下面の一部のみが、絶縁膜４２の上面に接している。この柱状部２８の側面の一部は、絶縁膜４２に接している。
【0088】
このように、柱状部２８の配置は、４連構造、５連構造、および６連構造にいずれでもよく、さらにはＮ連構造（Ｎは４、５、および６以外の正の整数）でもよい。第２～第４実施形態によれば、第１実施形態と同様に、積層膜２２の下方のみにビット線を配置する場合や、積層膜２２の上方のみにビット線を配置する場合に比べ、ビット線ＢＬ１間のピッチや、ビット線ＢＬ２間のピッチを長くすることが可能となる。なお、図１２(ｂ)および図１２(ｃ)に示すように、ビット線ＢＬ１間のピッチと、ビット線ＢＬ２間のピッチは、互いに異なっていてもよい。
【0089】
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
【符号の説明】
【0090】
１：回路チップ、２：アレイチップ、
１１：基板、１２：トランジスタ、１２ａ：ゲート絶縁膜、１２ｂ：ゲート電極、
１２ｃ～１２ｄ：拡散層、１３：層間絶縁膜、１４：コンタクトプラグ、
１５ａ～１５ｅ：ビアプラグ、１６ａ～１６ｅ：配線層、１７：金属パッド、
２１：層間絶縁膜、２２：積層膜、２３：層間絶縁膜、２４：金属パッド、
２５ａ～２５ｇ：ビアプラグ、２６ａ～２６ｇ：配線層、
２７ａ～２７ｅ：コンタクトプラグ、２８：柱状部、
３１：電極層、３２：絶縁膜、３３：メモリ絶縁膜、３３ａ：ブロック絶縁膜、
３３ｂ：電荷蓄積層、３３ｃ：トンネル絶縁膜、３４：チャネル半導体層、
３５：コア絶縁膜、３６：コア半導体層、３７：コア半導体層、
４１：埋込膜、４１ａ：絶縁膜、４１ｂ：配線層、４２：埋込絶縁膜、
５１：メモリセルアレイ、５２：Ｉ／Ｏ制御回路、５３：論理制御回路、
５４：ステータスレジスタ、５５：アドレスレジスタ、５６：コマンドレジスタ、
５７：制御回路、５８：レディー／ビジー回路、５９：電圧生成器、
６１：ロウデコーダ、６２：センスアンプ、
６３：データレジスタ、６４：カラムデコーダ、７１：基板
１１：基板、１２：トランジスタ、１２ａ：ゲート絶縁膜、１２ｂ：ゲート電極、
１２ｃ～１２ｄ：拡散層、１３：層間絶縁膜、１４：コンタクトプラグ、
１５ａ～１５ｅ：ビアプラグ、１６ａ～１６ｅ：配線層、１７：金属パッド、
２１：層間絶縁膜、２２：積層膜、２３：層間絶縁膜、２４：金属パッド、
２５ａ～２５ｇ：ビアプラグ、２６ａ～２６ｇ：配線層、
２７ａ～２７ｅ：コンタクトプラグ、２８：柱状部、
３１：電極層、３２：絶縁膜、３３：メモリ絶縁膜、３３ａ：ブロック絶縁膜、
３３ｂ：電荷蓄積層、３３ｃ：トンネル絶縁膜、３４：チャネル半導体層、
３５：コア絶縁膜、３６：コア半導体層、３７：コア半導体層、
４１：埋込膜、４１ａ：絶縁膜、４１ｂ：配線層、４２：埋込絶縁膜、
５１：メモリセルアレイ、５２：Ｉ／Ｏ制御回路、５３：論理制御回路、
５４：ステータスレジスタ、５５：アドレスレジスタ、５６：コマンドレジスタ、
５７：制御回路、５８：レディー／ビジー回路、５９：電圧生成器、
６１：ロウデコーダ、６２：センスアンプ、
６３：データレジスタ、６４：カラムデコーダ、７１：基板
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
