特開 2024-122413 支持基板、支持基板の製造方法、及び半導体記憶装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024122413

(43)【公開日】2024-09-09

(54)【発明の名称】支持基板、支持基板の製造方法、及び半導体記憶装置の製造方法

(51)【国際特許分類】

   H10B 43/00 20230101AFI20240902BHJP

   H01L 21/336 20060101ALI20240902BHJP

   H10B 43/20 20230101ALI20240902BHJP

   H10B 43/50 20230101ALI20240902BHJP

【ＦＩ】

H10B43/00

H01L29/78 371

H10B43/20

H10B43/50

【審査請求】未請求

【請求項の数】12

【出願形態】ＯＬ

(21)【出願番号】P 2023029939

(22)【出願日】2023-02-28

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】田上 政由

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP17

5F083EP22

5F083EP32

5F083EP33

5F083EP34

5F083GA10

5F083JA37

5F083KA01

5F083KA05

5F083KA11

5F083LA12

5F083PR03

5F101BA41

5F101BD16

5F101BD34

5F101BH14

5F101BH23

(57)【要約】

【課題】基板の損耗を抑制すること。
【解決手段】実施形態の支持基板は、導電性を有する基板と、基板上に配置される第１の絶縁層と、導電性を有し、第１の絶縁層上に配置される第１の層と、第１の層上に配置される第２の絶縁層と、導電性を有し、第２の絶縁層上に配置される第２の層と、第１の絶縁層を貫通し、基板と第１の層とを接続する複数の第１のプラグと、第２の絶縁層を貫通し、第１の層と第２の層とを接続する複数の第２のプラグと、を備える。
【選択図】図３

【特許請求の範囲】

【請求項1】

導電性を有する基板と、
前記基板上に配置される第１の絶縁層と、
導電性を有し、前記第１の絶縁層上に配置される第１の層と、
前記第１の層上に配置される第２の絶縁層と、
導電性を有し、前記第２の絶縁層上に配置される第２の層と、
前記第１の絶縁層を貫通し、前記基板と前記第１の層とを接続する複数の第１のプラグと、
前記第２の絶縁層を貫通し、前記第１の層と前記第２の層とを接続する複数の第２のプラグと、を備える、
支持基板。

【請求項2】

前記第２の層上に、前記第２の層に接続される複数のメモリピラーを更に備える、
請求項１に記載の支持基板。

【請求項3】

半導体基板上に配置され、第３の絶縁層で覆われた周辺回路を更に備え、
前記複数のメモリピラーは第４の絶縁層で覆われており、
前記半導体基板と前記基板とは前記第３及び第４の絶縁層で接合されている、
請求項２に記載の支持基板。

【請求項4】

導電性を有する基板と、
前記基板上に配置され、１００ｎｍ以下の層厚を有する第１の絶縁層と、
導電性を有し、前記第１の絶縁層上に配置される第１の層と、
前記第１の絶縁層を貫通し、前記基板と前記第１の層とを接続する複数の第１のプラグと、を備える、
支持基板。

【請求項5】

前記第１の絶縁層と前記第１の層との積層方向から見たときに、前記複数の第１のプラグの面積は前記第１の絶縁層の配置領域の面積の５０％以上である、
請求項４に記載の支持基板。

【請求項6】

前記複数の第１のプラグのそれぞれは、
柱状、ライン状、及び環状の少なくともいずれかの形状を有する、
請求項４に記載の支持基板。

【請求項7】

導電性を有する基板上に、１００ｎｍ以下の層厚を有する第１の絶縁層を形成し、
前記第１の絶縁層を貫通して前記基板に接続される複数の第１のプラグを形成し、
前記第１の絶縁層上に、導電性を有する第１の層を形成して前記複数の第１のプラグと接続する、
支持基板の製造方法。

【請求項8】

前記第１の層上に第２の絶縁層を形成し、
前記第２の絶縁層を貫通して前記第１の層に接続される複数の第２のプラグを形成し、
前記第２の絶縁層上に、前記第２のプラグと接続される導電性の第２の層を形成する、
請求項７に記載の支持基板の製造方法。

【請求項9】

前記第２の層上に、前記第２の層に接続される複数のメモリピラーを形成し、
前記基板の裏面側からレーザ光を照射して前記第２の絶縁層を開裂させて、前記基板側から前記複数のメモリピラーが形成された前記第２の層を剥離し、
前記第２の層が剥離された前記基板の表面を研磨して、前記第１のプラグが形成された前記第１の絶縁層を露出させて、前記支持基板を再生する、
請求項８に記載の支持基板の製造方法。

【請求項10】

前記第１の絶縁層の層厚を１００ｎｍ以下とし、
前記第２の絶縁層の層厚を３００ｎｍ以上とする、
請求項９に記載の支持基板の製造方法。

【請求項11】

前記第１の絶縁層中における前記複数の第１のプラグの配置密度を、前記第２の絶縁層中における前記複数の第２のプラグの配置密度よりも高くし、
前記複数のメモリピラーを、
前記第２の層をストッパ層として、複数の第３の絶縁層と複数の第４の絶縁層が１層ずつ交互に積層された積層体をプラズマエッチングにより貫通させて形成する、
請求項１０に記載の支持基板の製造方法。

【請求項12】

第１の絶縁層と、導電性を有する第１の層とがこの順に形成された基板であって、前記第１の絶縁層を貫通して前記基板と前記第１の層とを接続する複数の第１のプラグが設けられた導電性を有する基板を準備し、
前記第１の層上に第２の絶縁層を形成し、
前記第２の絶縁層を貫通して前記第１の層に接続される複数の第２のプラグを形成し、
前記第２の絶縁層上に、前記第２のプラグと接続される導電性の第２の層を形成し、
前記第２の層上に、前記第２の層に接続される複数のメモリピラーを形成する、
半導体記憶装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、支持基板、支持基板の製造方法、及び半導体記憶装置の製造方法に関する。

【背景技術】

【0002】

半導体記憶装置等は、複数のメモリピラーが形成された支持基板と、周辺回路が形成された半導体基板とを貼り合わせて構成されることがある。半導体基板との貼合後、支持基板は剥離されて再利用される。支持基板を繰り返し再利用することで、半導体記憶装置等の製造コストを削減することができる。

【0003】

しかしながら、支持基板は剥離時に損耗する。また、例えばプラズマエッチング等を用いたメモリピラー形成時のアーキングを抑制するため、支持基板上にメモリピラーと導通するプラグが形成される場合がある。プラグを形成することで、剥離時の支持基板の損耗はいっそう加速する。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０２２－０４０９７５号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

１つの実施形態は、基板の損耗を抑制することができる支持基板、支持基板の製造方法、及び半導体記憶装置の製造方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

実施形態の支持基板は、導電性を有する基板と、前記基板上に配置される第１の絶縁層と、導電性を有し、前記第１の絶縁層上に配置される第１の層と、前記第１の層上に配置される第２の絶縁層と、導電性を有し、前記第２の絶縁層上に配置される第２の層と、前記第１の絶縁層を貫通し、前記基板と前記第１の層とを接続する複数の第１のプラグと、前記第２の絶縁層を貫通し、前記第１の層と前記第２の層とを接続する複数の第２のプラグと、を備える。

【図面の簡単な説明】

【0007】

【図1】実施形態にかかる半導体記憶装置の概略の構成例を示す断面図。

【図2】実施形態にかかる半導体記憶装置の構成の一例を示す図。

【図3】実施形態にかかる半導体記憶装置の製造に用いる支持基板の構成の一例を示す図。

【図4】実施形態にかかる支持基板の製造方法の手順の一部を例示する拡大断面図。

【図5】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。

【図6】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。

【図7】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。

【図8】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。

【図9】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。

【図10】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。

【図11】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。

【図12】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。

【図13】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。

【図14】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。

【図15】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。

【図16】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。

【図17】実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。

【図18】実施形態にかかる支持基板の再生処理の手順の一部を例示する断面図。

【図19】比較例にかかる支持基板が剥離される様子を示す一部拡大断面図。

【図20】実施形態および実施形態の変形例にかかる支持基板のプラグの構成の一例を示す図。

【発明を実施するための形態】

【0008】

以下に、本発明の実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。

【0009】

（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１の概略の構成例を示す断面図である。ただし、図１においては図面の見やすさを考慮してハッチングを省略する。

【0010】

図１に示すように、半導体記憶装置１は、紙面下側から順に、電極膜ＥＬ、ソース線ＳＬ、及び複数のワード線ＷＬを備える。また、半導体記憶装置１は、複数のワード線ＷＬの上方に、半導体基板ＳＢに設けられた周辺回路ＣＢＡを備える。

【0011】

電極膜ＥＬ上には、絶縁層６０を介してソース線ＳＬが配置されている。絶縁層６０中には複数のプラグＰＧが配置され、プラグＰＧを介してソース線ＳＬと電極膜ＥＬとが電気的な導通を保っている。これにより、半導体記憶装置１の外部から、電極膜ＥＬ及びプラグＰＧを介してソース線ＳＬにソース電位を印加することができる。

【0012】

ソース線ＳＬ上には複数のワード線ＷＬが積層されている。複数のワード線ＷＬの中央部にはメモリ領域ＭＲが配置され、複数のワード線ＷＬの両端部にはコンタクト領域ＥＲが配置されている。

【0013】

メモリ領域ＭＲには、ワード線ＷＬを積層方向に貫通する複数のメモリピラーとしてのピラーＰＬが配置されている。ピラーＰＬとワード線ＷＬとの交差部には複数のメモリセルが形成される。これにより、半導体記憶装置１は、例えばメモリ領域ＭＲにメモリセルが３次元に配置された３次元不揮発性メモリとして構成される。

【0014】

コンタクト領域ＥＲには、複数のワード線ＷＬのそれぞれと接続する複数のコンタクトＣＣが配置されている。なお、本明細書では、コンタクトＣＣの延伸方向において、コンタクトＣＣのワード線ＷＬとの接続端側を半導体記憶装置１の下方側とする。

【0015】

コンタクトＣＣからは、複数のワード線ＷＬ中央部のメモリ領域ＭＲに含まれるメモリセルに対し、そのメモリセルと同じ高さ位置のワード線ＷＬを介して書き込み電圧および読み出し電圧等が印加される。このように、これらのコンタクトＣＣにより、多層に積層されるワード線ＷＬが個々に引き出される。

【0016】

複数のワード線ＷＬ、ピラーＰＬ、及びコンタクトＣＣは絶縁層５０に覆われている。絶縁層５０は、複数のワード線ＷＬの周囲にも広がっている。

【0017】

絶縁層５０上方の半導体基板ＳＢは、例えばシリコン基板等である。半導体基板ＳＢの表面にはトランジスタＴＲ及び配線等を含む周辺回路ＣＢＡが配置されている。コンタクトＣＣからメモリセルに印加される各種電圧は、これらのコンタクトＣＣと電気的に接続される周辺回路ＣＢＡにより制御される。このように、周辺回路ＣＢＡはメモリセルの電気的な動作を制御する。

【0018】

周辺回路ＣＢＡは絶縁層４０で覆われており、この絶縁層４０と、積層体ＬＭを覆う絶縁層５０とが接合されることにより、複数のワード線ＷＬ、ピラーＰＬ、及びコンタクトＣＣ等の構成と、周辺回路ＣＢＡとを備える半導体記憶装置１が構成される。

【0019】

次に、図２を用いて、半導体記憶装置１の詳細の構成例について説明する。図２は、実施形態にかかる半導体記憶装置１の構成の一例を示す図である。

【0020】

より詳細には、図２（ａ）は、メモリ領域ＭＲの構成の一例を示すＹ方向に沿う断面図である。図２（ｂ）は、メモリ領域ＭＲに配置されるピラーＰＬのワード線ＷＬの高さ位置での拡大断面図である。ただし、図２（ａ）においては、絶縁層６０下方および絶縁層４０上方の構造が省略されている。

【0021】

なお、本明細書において、Ｘ方向およびＹ方向は共に、ワード線ＷＬの面の向きに沿う方向であり、Ｘ方向とＹ方向とは互いに直交する。また、ワード線ＷＬの電気的な引き出し方向を第１の方向と呼ぶことがあり、この第１の方向はＸ方向に沿う方向である。また、第１の方向と交差する方向を第２の方向と呼ぶことがあり、この第２の方向はＹ方向に沿う方向である。ただし、半導体記憶装置１は製造誤差を含みうるため、第１の方向と第２の方向とは必ずしも直交しない。

【0022】

図２（ａ）に示すように、ソース線ＳＬは、絶縁層６０上に、例えば下部ソース線ＤＳＬａ、中間ソース線ＢＳＬ、及び上部ソース線ＤＳＬｂがこの順に積層された多層構造を有する。

【0023】

下部ソース線ＤＳＬａ、中間ソース線ＢＳＬ、及び上部ソース線ＤＳＬｂは、例えばポリシリコン層等である。そのうち、少なくとも中間ソース線ＢＳＬは、不純物が拡散された導電性のポリシリコン層等であってよい。

【0024】

ソース線ＳＬ上には積層体ＬＭが配置される。積層体ＬＭは、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭａ，ＬＭｂを備える。積層体ＬＭａはソース線ＳＬの上方に配置され、積層体ＬＭｂは積層体ＬＭａ上に配置されている。

【0025】

積層体ＬＭａの最下層のワード線ＷＬの更に下層に、１つ以上の選択ゲート線が配置されていてもよい。また、積層体ＬＭｂの最上層のワード線ＷＬの更に上層に、１つ以上の選択ゲート線が配置されていてもよい。積層体ＬＭにおけるこれらのワード線ＷＬ及び選択ゲート線等の積層数は任意であり、例えば数十層～数百層に及ぶ。

【0026】

複数のワード線ＷＬは、例えばタングステン層またはモリブデン層等である。複数の絶縁層ＯＬは例えば酸化シリコン層等である。

【0027】

それぞれの積層体ＬＭａ，ＬＭｂの最上層の絶縁層ＯＬは、例えば積層体ＬＭａ，ＬＭｂ中の他の絶縁層ＯＬよりも厚い。積層体ＬＭａの最上層の絶縁層ＯＬは、積層体ＬＭｂの最下層のワード線ＷＬと接しており、積層体ＬＭｂの最上層の絶縁層ＯＬ上には、絶縁層５２，５３がこの順に配置されている。絶縁層５２，５３は、上述の絶縁層５０の一部を構成しており、絶縁層５３の上面は、周辺回路ＣＢＡ側の絶縁層４０の下面と接している。

【0028】

積層体ＬＭは、複数の板状コンタクトＬＩによってＹ方向に分割されている。

【0029】

すなわち、板状コンタクトＬＩのそれぞれは、互いにＹ方向に並んで、積層体ＬＭの積層方向およびＸ方向に沿う方向に延びる。このように、板状コンタクトＬＩは、積層体ＬＭのＸ方向一端部からもう一端部に亘って積層体ＬＭ内を連続的に延びている。また、板状コンタクトＬＩは、積層体ＬＭ及び上部ソース線ＤＳＬｂを貫通し、中間ソース線ＢＳＬに到達している。

【0030】

また、板状コンタクトＬＩのそれぞれは、絶縁層５５と導電層２５とを含む。絶縁層５５は例えば酸化シリコン層等である。導電層２５は例えばタングステン層または導電性のポリシリコン層等である。

【0031】

絶縁層５５は、板状コンタクトＬＩのＹ方向に向かい合う側壁を覆う。導電層２５は絶縁層５５の内側に充填され、中間ソース線ＢＳＬを含むソース線ＳＬに電気的に接続されている。また、導電層２５は、図２（ａ）とは異なる断面で上層配線と接続される。このような構成により、板状コンタクトＬＩはソース線コンタクトとして機能することとなる。

【0032】

ただし、板状コンタクトＬＩに代えて、絶縁層が充填された板状部材が積層体ＬＭを貫通するとともにＸ方向に沿う方向に延びることにより、積層体ＬＭをＹ方向に分割していてもよい。この場合、このような板状部材はソース線コンタクトとしての機能を有さない。

【0033】

積層体ＬＭのメモリ領域ＭＲには、積層体ＬＭ、上部ソース線ＤＳＬｂ、及び中間ソース線ＢＳＬを貫通して、下部ソース線ＤＳＬａに到達する複数のピラーＰＬが分散して配置されている。

【0034】

複数のピラーＰＬは、積層体ＬＭの積層方向から見て例えば千鳥状の配置を取る。個々のピラーＰＬは、積層体ＬＭの層方向に沿う方向、つまりＸＹ平面に沿う方向の断面形状として、例えば円形、楕円形、または小判型（オーバル型）等の形状を有する。

【0035】

ピラーＰＬは、積層体ＬＭａの最上層の絶縁層ＯＬ中から積層体ＬＭａを貫通してソース線ＳＬに到達するピラーＰＬａと、積層体ＬＭｂの最上層の絶縁層ＯＬ中から積層体ＬＭｂを貫通して積層体ＬＭａの最上層の絶縁層ＯＬ中に到達し、対応するピラーＰＬａの上端部に接続されるピラーＰＬｂとを有する。

【0036】

複数のピラーＰＬのそれぞれは、積層体ＬＭ内を積層方向に延びるメモリ層ＭＥ、積層体ＬＭ内を貫通して中間ソース線ＢＳＬと接続するチャネル層ＣＮ、及びピラーＰＬの芯材となるコア層ＣＲを有する。

【0037】

メモリ層ＭＥは、中間ソース線ＢＳＬの深さ位置を除くピラーＰＬの側面に配置されている。また、メモリ層ＭＥは、下部ソース線ＤＳＬａ深さまで到達するピラーＰＬの底面にも配置されている。

【0038】

チャネル層ＣＮは、メモリ層ＭＥの内側で、積層体ＬＭ、上部ソース線ＤＳＬｂ、及び中間ソース線ＢＳＬを貫通して、下部ソース線ＤＳＬａ深さに到達している。すなわち、チャネル層ＣＮは、メモリ層ＭＥを介してピラーＰＬの側面および底面に配置されている。チャネル層ＣＮの更に内側にはコア層ＣＲが充填されている。

【0039】

ただし、チャネル層ＣＮの一部は、側面で中間ソース線ＢＳＬと接触しており、これにより、中間ソース線ＢＳＬを含むソース線ＳＬに電気的に接続される。また、チャネル層ＣＮの上端部は、絶縁層５２中に配置されるプラグＣＨを介して、絶縁層５３中をＹ方向に沿う方向に延びるビット線ＢＬと接続される。

【0040】

図２（ｂ）に示すように、メモリ層ＭＥは、ピラーＰＬの外周側から、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮがこの順に積層された多層構造を有する。

【0041】

メモリ層ＭＥのブロック絶縁層ＢＫ及びトンネル絶縁層ＴＮ、並びにコア層ＣＲは例えば酸化シリコン層等である。メモリ層ＭＥの電荷蓄積層ＣＴは例えば窒化シリコン層等である。チャネル層ＣＮは、例えばポリシリコン層またはアモルファスシリコン層等の半導体層である。

【0042】

図２（ｂ）に示すように、上記構成によって、ピラーＰＬ側面の個々のワード線ＷＬと対向する部分には、それぞれメモリセルＭＣが形成される。ワード線ＷＬから所定の電圧が印加されることにより、メモリセルＭＣに対してデータの書き込み及び読み出しが行われる。

【0043】

また、積層体ＬＭに選択ゲート線が含まれる場合、ピラーＰＬ側面の選択ゲート線と対向する部分には選択ゲートが形成される。選択ゲート線から所定の電圧が印加されることにより選択ゲートがオンまたはオフし、これらの選択ゲートが属するピラーＰＬに形成されるメモリセルＭＣが選択状態または非選択状態となる。

【0044】

ワード線ＷＬ等からメモリセルＭＣ等への電圧は、上述の周辺回路ＣＢＡ（図１参照）と電気的に接続され、積層体ＬＭを貫通して個々のワード線ＷＬに到達する上述のコンタクトＣＣ（図１参照）を介して印加される。

【0045】

また、メモリセルＭＣからのデータは、ピラーＰＬに接続されるビット線ＢＬへと読み出される。ビット線ＢＬは、絶縁層５３の表面に配置される電極パッドＰＤｂと接続される。電極パッドＰＤｂは、絶縁層４０の表面に配置され、周辺回路ＣＢＡと電気的に接続される電極パッドＰＤｃと接続されている。これにより、ビット線ＢＬへと読み出されたメモリセルＭＣのデータは、周辺回路ＣＢＡで処理される。

【0046】

（半導体記憶装置の製造方法）
次に、図３～図１８を用いて、実施形態の半導体記憶装置１の製造方法について説明する。なお、半導体記憶装置１の製造方法は、支持基板ＳＳの製造方法を一部に含む。

【0047】

まずは、製造途中の半導体記憶装置１を支持する支持基板ＳＳ及び支持基板ＳＳが製造される様子を図３及び図４に示す。

【0048】

図３は、実施形態にかかる半導体記憶装置１の製造に用いる支持基板ＳＳの構成の一例を示す図である。より詳細には、図３（ａ）は支持基板ＳＳの全体を示しており、図３（ｂ）は支持基板ＳＳの一部拡大断面図である。

【0049】

図３に示すように、支持基板ＳＳは、基板７０、絶縁層６１、犠牲層２１、及び複数のプラグ２２を備える。

【0050】

基板７０は、シリコン基板等の半導体基板、または、金属基板もしくはサファイア基板等の導電性基板であり、少なくとも所定の導電性を有している。

【0051】

第１の絶縁層としての絶縁層６１は、例えば酸化シリコン層等であり、基板７０の上面に配置されている。絶縁層６１の層厚は、例えば３０ｎｍ以上１００ｎｍ以下、より好ましくは５０ｎｍ以上６０ｎｍ以下である。

【0052】

第１の層としての犠牲層２１は、絶縁層６１上に配置され、ポリシリコン層もしくはアモルファスシリコン層等の半導体層、または、金属層等の導電層であり、少なくとも所定の導電性を有している。犠牲層２１の層厚は、例えば３００ｎｍ以上７００ｎｍ以下である。

【0053】

複数の第１のプラグとしてのプラグ２２は絶縁層６１中に分散して配置されている。個々のプラグ２２は、例えば柱状に構成され、絶縁層６１を貫通して、絶縁層６１の上下に配置される犠牲層２１と基板７０とを電気的に接続している。

【0054】

絶縁層６１及び犠牲層２１の積層方向から見たときに、複数のプラグ２４の面積が、絶縁層６１の配置領域の面積の５０％以上となっていることが好ましい。つまり、複数のプラグ２４が配置されない場合に、絶縁層６１が占める面積を１００％として、これに対する複数のプラグ２４の面積を５０％以上とすることができる。複数のプラグ２４が配置されない場合の絶縁層６１の上記面積は、例えば支持基板ＳＳの上面の面積と略等しい。

【0055】

図４は、実施形態にかかる支持基板ＳＳの製造方法の手順の一部を例示する拡大断面図である。

【0056】

図４（ａ）に示すように、半導体基板または導電性基板等の基板７０を準備する。

【0057】

図４（ｂ）に示すように、基板７０の上面に絶縁層６１を形成する。このとき、基板７０の上面のみならず、基板７０のベベルの少なくとも一部を覆うよう、絶縁層６１を形成することが好ましい。これにより、後述する各種の処理において、基板７０の上面が充分に保護される。

【0058】

図４（ｃ）に示すように、絶縁層６１を貫通する複数の凹部６１ｒを形成する。

【0059】

図４（ｄ）に示すように、絶縁層６１の上面に、半導体層または導電層等の犠牲層２１を形成する。これにより、絶縁層６１に形成された複数の凹部６１ｒ内にも半導体層または導電層等が充填されて、複数のプラグ２２が絶縁層６１に形成される。

【0060】

以上により、実施形態の支持基板ＳＳが製造される。

【0061】

図５～図１７は、実施形態にかかる半導体記憶装置１の製造方法の手順の一部を順に例示する断面図である。

【0062】

まずは、支持基板ＳＳに種々の処理を施す様子を図５に示す。図５は、上述の図４と同様、支持基板ＳＳの拡大断面図である。

【0063】

図５（ａ）に示すように、上述の支持基板ＳＳの犠牲層２１上に、第２の絶縁層としての絶縁層６２を形成する。絶縁層６２は、赤外線等の吸収率が高い酸化シリコン層等であり、例えば３００ｎｍ以上７００ｎｍ以下の層厚を有する。上記層厚を有し、赤外線等の吸収率が高い材料で構成することで、絶縁層６２は、赤外線の波長を有するレーザ光等を照射することで加熱され、熱源となりうる。

【0064】

図５（ｂ）に示すように、絶縁層６２を貫通する複数の凹部６２ｒを形成する。

【0065】

図５（ｃ）に示すように、絶縁層６２の上面に、半導体層または導電層等の少なくとも所定の導電性を有する第２の層としてのベース層２３を形成する。これにより、絶縁層６２に形成された複数の凹部６２ｒ内にも半導体層または導電層等が充填されて、複数の第２のプラグとしてのプラグ２４が絶縁層６２に形成される。ベース層２３の層厚は、例えば３００ｎｍ以上７００ｎｍ以下であって、例えば犠牲層２１の層厚より厚く形成されることが好ましい。

【0066】

なお、ベース層２３は、以下に詳述するように、ピラーＰＬ等を形成する際の基礎部分となる。個々のプラグ２４は、例えば柱状に構成され、絶縁層６２の上下に配置されるベース層２３と犠牲層２１とを電気的に接続している。

【0067】

絶縁層６２中における複数のプラグ２４の配置密度は、絶縁層６１中における上記複数のプラグ２２の配置密度よりも小さいことが好ましい。すなわち、絶縁層６２及びベース層２３の積層方向から見たときに、複数のプラグ２４の面積は、例えば絶縁層６２の配置領域の面積の５０％未満となっている。

【0068】

なお、実施形態においては、支持基板ＳＳ上に形成された絶縁層６２の少なくとも一部、絶縁層６２中の複数のプラグ２４の少なくとも一部、及びベース層２３は、それぞれ上述の絶縁層６０、プラグＰＧ、及び下部ソース線ＤＳＬａとして流用される。

【0069】

次に、後にメモリ領域ＭＲとなる領域に、ピラーＰＬが形成される様子を図６～図８に示す。図６～図８は、後にメモリ領域ＭＲとなる領域を含む、製造途中の半導体記憶装置１のＹ方向に沿う断面を示している。

【0070】

これ以降の図面においては、上記の支持基板ＳＳの構成のうち、絶縁層６２より下方の構成を省略する。また、これ以降、上述の絶縁層６２、プラグ２４、及びベース層２３をそれぞれ、半導体記憶装置１の一部を構成する絶縁層６０、プラグＰＧ、及び下部ソース線ＤＳＬａとして表記する。

【0071】

図６（ａ）に示すように、絶縁層６２上に形成された下部ソース線ＤＳＬａ上に、中間犠牲層ＳＣＮ及び上部ソース線ＤＳＬｂをこの順に形成する。

【0072】

下部ソース線ＤＳＬａ及び上部ソース線ＤＳＬｂは、例えばポリシリコン層等である。中間犠牲層ＳＣＮは、後にポリシリコン層等に置き換えられて中間ソース線ＢＳＬとなる層である。

【0073】

上部ソース線ＤＳＬｂ上に、複数の第３の絶縁層としての絶縁層ＮＬと、複数の第４の絶縁層としての絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭｓａを形成する。絶縁層ＮＬは、例えば窒化シリコン層等であり、後にワード線ＷＬ等に置き換えられる犠牲層として機能する。積層体ＬＭｓａは、このような置き換え処理によって後に積層体ＬＭａとなる部分である。

【0074】

なお、この段階において、最上層の絶縁層ＯＬを含む複数の絶縁層ＯＬは、概ね同じ厚さを有していてよい。

【0075】

図６（ｂ）に示すように、プラズマエッチング等を用いて、積層体ＬＭｓａ、上部ソース線ＤＳＬｂ、及び中間犠牲層ＳＣＮを貫通する複数のメモリホールＭＨａを形成する。

【0076】

このとき、下部ソース線ＤＳＬａをストッパ層として用いることで、中間犠牲層ＳＣＮを貫通して下部ソース線ＤＳＬａに到達したメモリホールＭＨは、下部ソース線ＤＳＬａ中に下端部を有することとなる。

【0077】

図６（ｃ）に示すように、例えばアモルファスシリコン層等の犠牲層２７でメモリホールＭＨａ内を充填し、複数のピラーＰＬｃを形成する。

【0078】

図７（ａ）に示すように、積層体ＬＭｓａの上面に酸化シリコン層等を積み増しする。これにより、積層体ＬＭｓａの最上層の絶縁層ＯＬが他の絶縁層ＯＬより厚くなる。また、ピラーＰＬｃの上端部が最上層の絶縁層ＯＬ中に埋没する。

【0079】

また、積層体ＬＭｓａ上に、複数の絶縁層ＮＬと、複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭｓｂを形成する。積層体ＬＭｓｂは、絶縁層ＮＬが後にワード線ＷＬ等に置き換えられて積層体ＬＭｂとなる部分である。

【0080】

なお、この段階において、最上層の絶縁層ＯＬを含む積層体ＬＭｓｂの複数の絶縁層ＯＬは、概ね同じ厚さを有していてよい。

【0081】

図７（ｂ）に示すように、プラズマエッチング等を用いて、積層体ＬＭｓｂを貫通し、積層体ＬＭｓａ中に配置される複数のピラーＰＬｃの上端部にそれぞれ到達する複数のメモリホールＭＨｂを形成する。このとき、これらのピラーＰＬｃが有する犠牲層２７をストッパ層として用いることができる。

【0082】

図８（ａ）に示すように、複数のメモリホールＭＨｂを介して、これらの下端部にそれぞれ接続される複数のピラーＰＬｃから犠牲層２７を除去する。これにより、積層体ＬＭｓａ，ＬＭｓｂを貫通し、ソース線ＳＬに到達する複数のメモリホールＭＨが形成される。

【0083】

図８（ｂ）に示すように、複数のメモリホールＭＨのそれぞれに、メモリホールＭＨの外周側から順に、ブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮ（図２（ｂ）参照）の積層構造を有するメモリ層ＭＥを形成する。また、複数のメモリホールＭＨの側壁および底面に、メモリ層ＭＥを介してチャネル層ＣＮを形成する。また、チャネル層ＣＮ内側のメモリホールＭＨ内の空隙を酸化シリコン層等で充填してコア層ＣＲを形成する。

【0084】

このとき、メモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲは、積層体ＬＭｓｂの上面にも形成される。これらのメモリ層ＭＥ、チャネル層ＣＮ、及びコア層ＣＲは、エッチバック等により積層体ＬＭｓｂの上面から除去される。

【0085】

以上により、後にメモリ領域ＭＲとなる領域に、複数のピラーＰＬが形成される。ただし、この時点で、メモリ層ＭＥは複数のピラーＰＬの側壁全体を覆っており、チャネル層ＣＮが露出した状態となっていない。

【0086】

また、積層体ＬＭｓｂの上面に酸化シリコン層等を積み増しする。これにより、積層体ＬＭｓｂの最上層の絶縁層ＯＬが他の絶縁層ＯＬより厚くなる。また、ピラーＰＬの上端部が、最上層の絶縁層ＯＬ中に埋没する。

【0087】

このように、例えば複数のピラーＰＬが形成された後、後にコンタクト領域ＥＲとなる領域に、積層体ＬＭｓａ，ＬＭｂの積層方向に延び、積層体ＬＭｓａ，ＬＭｂ中の複数の絶縁層ＮＬにそれぞれ到達する複数のコンタクトホール（不図示）を形成する。あるいは、積層体ＬＭｓｂを形成した後、複数のメモリホールＭＨｂを形成する前に、これらのコンタクトホールを形成してもよい。

【0088】

コンタクトホールの形成後、コンタクトホール内にアモルファスシリコン層等の犠牲層を充填して、これ以降の処理の影響を受けないようコンタクトホールを保護しておく。

【0089】

次に、図９～図１３を用いて、ソース線ＳＬ及びワード線ＷＬが形成される様子を示す。図９～図１３は、上述の図６～図８と同様、後にメモリ領域ＭＲとなる領域のＹ方向に沿う断面図である。

【0090】

図９（ａ）に示すように、積層体ＬＭｓａ，ＬＭｓｂ、及び上部ソース線ＤＳＬｂを貫通し、中間犠牲層ＳＣＮに到達するスリットＳＴを形成する。スリットＳＴは、積層体ＬＭｓａ，ＬＭｓｂ内をＸ方向に沿う方向、つまり、紙面に対して垂直な方向にも延びている。

【0091】

スリットＳＴは、以下に述べるリプレース処理に用いられるほか、後に板状コンタクトＬＩとなる構成である。

【0092】

図９（ｂ）に示すように、スリットＳＴのＹ方向に向かい合う側壁に絶縁層５５ｓを形成する。絶縁層５５ｓは、例えば酸化シリコン層等であり、後に板状コンタクトＬＩが側壁に有することとなる上述の絶縁層５５（図２（ａ）参照）と異なり、この後の処理で積層体ＬＭｓａ，ＬＭｓｂを保護するために形成される仮の保護層である。

【0093】

図１０（ａ）に示すように、絶縁層５５ｓで側壁を保護されたスリットＳＴを介して、例えば熱リン酸等の中間犠牲層ＳＣＮの除去液を流入させて、下部ソース線ＤＳＬａ及び上部ソース線ＤＳＬｂに挟まれた中間犠牲層ＳＣＮを除去する。

【0094】

これにより、下部ソース線ＤＳＬａと上部ソース線ＤＳＬｂとの間にギャップ層ＧＰｎが形成される。また、ピラーＰＬ外周部のメモリ層ＭＥの一部がギャップ層ＧＰｎ内に露出する。

【0095】

このとき、スリットＳＴの側壁は絶縁層５５ｓで保護されているので、積層体ＬＭｓａ，ＬＭｓｂ内の絶縁層ＮＬまでもが除去されてしまうことが抑制される。

【0096】

図１０（ｂ）に示すように、スリットＳＴを介してギャップ層ＧＰｎ内に適宜、薬液を流入させて、ギャップ層ＧＰｎ内に露出したメモリ層ＭＥのブロック絶縁層ＢＫ、電荷蓄積層ＣＴ、及びトンネル絶縁層ＴＮ（図２（ｂ）参照）を順次、除去する。これにより、ピラーＰＬの一部側壁からメモリ層ＭＥが除去され、内側のチャネル層ＣＮの一部がギャップ層ＧＰｎ内に露出する。

【0097】

図１１（ａ）に示すように、絶縁層５５ｓで側壁を保護されたスリットＳＴから、例えばアモルファスシリコン等の原料ガスを注入し、ギャップ層ＧＰｎをアモルファスシリコン等で充填する。また、支持基板ＳＳを加熱処理して、ギャップ層ＧＰｎ内に充填されたアモルファスシリコンを多結晶化してポリシリコン等を含む中間ソース線ＢＳＬを形成する。

【0098】

これにより、上部ソース線ＤＳＬｂ、中間ソース線ＢＳＬ、及び下部ソース線ＤＳＬａを有するソース線ＳＬが形成される。また、ピラーＰＬのチャネル層ＣＮの一部が、中間ソース線ＢＳＬを介して側面でソース線ＳＬと接続される。

【0099】

図１１（ｂ）に示すように、スリットＳＴの側壁から絶縁層５５ｓを除去する。

【0100】

図１２（ａ）に示すように、スリットＳＴから積層体ＬＭｓａ，ＬＭｓｂ内部へと、例えば熱リン酸等の絶縁層ＮＬの除去液を流入させて、積層体ＬＭｓａ，ＬＭｓｂの絶縁層ＮＬを除去する。これにより、絶縁層ＯＬ間の絶縁層ＮＬが除去された複数のギャップ層ＧＰを有する積層体ＬＭｇａ，ＬＭｇｂが形成される。

【0101】

なお、複数のギャップ層ＧＰを含む積層体ＬＭｇａ，ＬＭｇｂは脆弱な構造となっている。複数のピラーＰＬは、このような脆弱な積層体ＬＭｇａ，ＬＭｇｂを支持する。これにより、残った絶縁層ＯＬが撓んだり、積層体ＬＭｇａ，ＬＭｇｂ自体が歪んだり倒壊したりすることが抑制される。

【0102】

図１２（ｂ）に示すように、スリットＳＴから積層体ＬＭｇａ，ＬＭｇｂ内部へと、例えばタングステンまたはモリブデン等の導電材の原料ガスを注入し、積層体ＬＭｇａ，ＬＭｇｂのギャップ層ＧＰを導電材で充填して複数のワード線ＷＬを形成する。

【0103】

これにより、複数のワード線ＷＬと複数の絶縁層ＯＬとが１層ずつ交互に積層された積層体ＬＭａ，ＬＭｂを含む積層体ＬＭが形成される。

【0104】

以上のように、中間犠牲層ＳＣＮから中間ソース線ＢＳＬを形成する処理、及び絶縁層ＮＬからワード線ＷＬを形成する処理をリプレース処理とも呼ぶ。

【0105】

図１３（ａ）に示すように、スリットＳＴの側壁に絶縁層５５を形成する。

【0106】

図１３（ｂ）に示すように、絶縁層５５内に導電層２５を充填して、ソース線コンタクトとなる板状コンタクトＬＩを形成する。ただし、スリットＳＴ内に導電層２５を形成することなく絶縁層５５等を充填し、ソース線コンタクトとしての機能を有さない板状部材を形成してもよい。

【0107】

次に、図１４～図１７を用いて、ピラーＰＬ等が形成された支持基板ＳＳと、周辺回路ＣＢＡ等が形成された半導体基板ＳＢとが貼合される様子を示す。図１４～図１７は、ピラーＰＬ等が形成された支持基板ＳＳと、周辺回路ＣＢＡ等が形成された半導体基板ＳＢとの一部を含むＸ方向に沿う断面図である。

【0108】

図１４（ｂ）に示すように、積層体ＬＭには、複数のワード線ＷＬのそれぞれに接続されるコンタクトＣＣが形成されている。このようなコンタクトＣＣは、図１３（ｂ）の処理後、図示しないコンタクトホール内から犠牲層を除去し、酸化シリコン層等の絶縁層５６が側壁に形成されたコンタクトホール内に導電層２６を充填することで形成される。

【0109】

また、積層体ＬＭ上には絶縁層５２，５３が順次形成され、絶縁層５２内にはピラーＰＬに接続されるプラグＣＨとコンタクトＣＣに接続されるプラグＶ０とが形成され、絶縁層５３内にはプラグＣＨ，Ｖ０にそれぞれ接続されるビット線ＢＬと上層配線ＭＸとが形成されている。また、絶縁層５３の上面に、ビット線ＢＬ及び上層配線ＭＸと接続される電極パッドＰＤｂが形成されている。

【0110】

なお、複数のコンタクトＣＣが配置された積層体ＬＭの外側には、積層体ＬＭと略同じ厚さの絶縁層５１が形成されている。絶縁層５１もまた、絶縁層５２，５３とともに、上述の絶縁層５０（図１参照）の一部を構成している。

【0111】

図１４（ａ）に示すように、ピラーＰＬ等が形成された支持基板ＳＳとは別体の半導体基板ＳＢにはトランジスタＴＲを含む周辺回路ＣＢＡが形成される。周辺回路ＣＢＡは絶縁層４０に覆われ、絶縁層４０中にはコンタクト、ビア、及び配線等が形成され、絶縁層４０の表面に設けられた電極パッドＰＤｃと電気的に接続される。

【0112】

このように、周辺回路ＣＢＡ等が形成された半導体基板ＳＢの、周辺回路ＣＢＡが設けられた面を、支持基板ＳＳのピラーＰＬ等が設けられた面と対向させて配置する。

【0113】

図１５に示すように、支持基板ＳＳ側の絶縁層５３と、半導体基板ＳＢ側の絶縁層４０とを接合する。これらの絶縁層５３，４０は、例えば予めプラズマ処理等により活性化させておくことで接合することができる。また、絶縁層５３，４０を接合する際には、絶縁層５３に形成された電極パッドＰＤｂと、絶縁層４０に形成された電極パッドＰＤｃとが重なるように、支持基板ＳＳと半導体基板ＳＢとの位置合わせをする。

【0114】

絶縁層５３，４０を接合した後、アニール処理を行って、電極パッドＰＤｂ，ＰＤｃを例えばＣｕ－Ｃｕ接合により接合させる。これにより、支持基板ＳＳと半導体基板ＳＢとが貼り合わされる。

【0115】

図１６に示すように、支持基板ＳＳの裏面側からレーザ光ＩＲを照射する。レーザ光ＩＲには、赤外線であって、例えば１０μｍ等の、半導体層および金属層等を透過しやすく酸化シリコン層等に吸収されやすい波長の光を用いることができる。これにより、支持基板ＳＳ上に形成された絶縁層６２にレーザ光ＩＲが吸収され、絶縁層６２が熱源となって絶縁層６２内に応力が発生する。

【0116】

ここで、絶縁層６２より下層の絶縁層６１もまた、絶縁層６２と同様の材料から構成されている。しかし、絶縁層６１の層厚を例えば１００ｎｍ以下としているので、絶縁層６１は、レーザ光ＩＲによって応力が発生するほどには加熱されない。

【0117】

また、熱源となる絶縁層６２を挟んで上下に形成されているベース層２３及び犠牲層２１には、元々、これらの形成時に結晶欠陥等が内在されている。このため、絶縁層６２の加熱により、ベース層２３及び犠牲層２１にも応力が発生し、例えば絶縁層６２に接する側の面の粗度が高まる場合がある。

【0118】

犠牲層２１の応力は、犠牲層２１の裏面側にも伝達されうる。しかし、このような犠牲層２１の応力は、犠牲層２１の裏面側に形成される絶縁層６１で吸収されるので、基板７０の表面にまで伝達されることが抑制される。また、ベース層２３は、例えば犠牲層２１よりも厚く形成されるので、ベース層２３の表面側、つまり、上層の中間ソース線ＢＳＬ等にまで伝達されることが抑制される。

【0119】

図１７に示すように、レーザ光ＩＲによって加熱された絶縁層６２は、内部で発生した応力により開裂する。これにより、ピラーＰＬ等が形成された積層体ＬＭ、ソース線ＳＬ、及びプラグＰＧ等を含み、周辺回路ＣＢＡが形成された半導体基板ＳＢから、支持基板ＳＳが剥離される。

【0120】

その後、半導体基板ＳＢ下面に露出し、プラグＰＧを含む絶縁層６２がＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等によって平坦化され、電極膜ＥＬが形成されてプラグＰＧと接続される。

【0121】

以上により、実施形態の半導体記憶装置１が製造される。

【0122】

一方、半導体基板ＳＢから剥離させた支持基板ＳＳ側には、複数のプラグ２２が形成された絶縁層６１及び犠牲層２１が少なくとも含まれている。支持基板ＳＳ側に、開裂した絶縁層６２の一部が含まれていてもよい。

【0123】

ただし、支持基板ＳＳの犠牲層２１は、レーザ光ＩＲにより加熱された絶縁層６２の応力により、表面の粗度が高まって表面に凹凸が生じた状態となっている。また、支持基板ＳＳ側から半導体記憶装置１側へとプラグ２４（ＰＧ）が引き抜かれたため、犠牲層２１表面の凹凸がいっそう顕著となる場合がある。

【0124】

このような使用済みの支持基板ＳＳは、以下に述べる再生処理を受けて、新たな半導体記憶装置１の製造に用いる支持基板ＳＳとして再利用される。

【0125】

図１８は、実施形態にかかる支持基板ＳＳの再生処理の手順の一部を例示する断面図である。上述の図１７（ｂ）と同様、ピラーＰＬ等を含む構成から剥離された後の支持基板ＳＳの一部を含む断面図である。

【0126】

図１８（ａ）に示すように、表面に凹凸の生じた犠牲層２１を研磨パッドＰＰにより研削する。このとき、必要に応じて、犠牲層２１の表面に残った絶縁層６２を予め除去しておいてもよい。

【0127】

図１８（ｂ）に示すように、下層の絶縁層６１をストッパ層として犠牲層２１を研削することで、犠牲層２１が除去されて、表面が平坦化した状態で絶縁層６１が下層に露出する。絶縁層６１中には複数のプラグ２２が残ったままである。

【0128】

図１８（ｃ）に示すように、プラグ２２を含む絶縁層６１の上面に、新たに犠牲層２１を形成する。

【0129】

以上により、使用済みの支持基板ＳＳが再生される。なお、上記の図１８に示す支持基板ＳＳの再生処理も、支持基板ＳＳの製造方法に含めてもよい。

【0130】

（概括）
３次元不揮発性メモリ等の半導体記憶装置は、例えば複数のピラーを含む積層体を支持基板上に形成し、別途、周辺回路を形成した半導体基板と貼り合わせることで製造される場合がある。支持基板は、半導体基板と貼り合わされた後に剥離されて、繰り返し再利用される。支持基板の再利用の回数が多いほど、半導体記憶装置の製造コストを削減することができる。しかしながら、半導体基板から剥離する際、以下に示すように、支持基板が損耗してしまう。

【0131】

図１９は、比較例にかかる支持基板ＳＳｘが剥離される様子を示す一部拡大断面図である。

【0132】

図１９（ａ）に示すように、比較例の半導体記憶装置の製造方法においては、半導体基板等の基板７０ｘがそのまま支持基板ＳＳｘとして使用される。支持基板ＳＳｘ上には、複数のプラグＰＧｘが形成された絶縁層６０ｘと、ソース線ＳＬｘとが形成される。複数のプラグＰＧｘは、絶縁層６０ｘ上下のソース線ＳＬｘと支持基板ＳＳｘとを電気的に接続している。ソース線ＳＬｘの更に上方には、複数のピラー及びコンタクト等を含む積層体が形成され、更に、周辺回路が形成された半導体基板が貼り合わされる。

【0133】

ここで、支持基板ＳＳｘ上方のピラーは、異種の絶縁層が交互に積層された積層体を貫通する複数のメモリホールから形成される。複数のメモリホールは、プラズマエッチング等により形成される。積層体の厚さは数μｍ～数十μｍにも及び、プラズマエッチングの処理には長時間を要する。このとき、積層体の複数の絶縁層に電荷が徐々に蓄積されていくことがあり、処理中のメモリホールの底面とソース線ＳＬｘ等との間でアーキングが発生してしまう場合がある。

【0134】

上記のように、ソース線ＳＬｘと支持基板ＳＳｘとを電気的に接続する複数のプラグＰＧｘを絶縁層６１中に形成しておくことで、このような電荷を支持基板ＳＳｘ側へと逃がすことができ、アーキングが抑制される。

【0135】

半導体基板と貼り合わせた後、支持基板ＳＳｘの裏面からレーザ光ＩＲを照射して、絶縁層６０ｘを加熱し、絶縁層６０ｘ内に応力を発生させる。絶縁層６０ｘ上下のソース線ＳＬｘと支持基板ＳＳｘとは、いずれも結晶欠陥等を内包している。このため、絶縁層６０ｘの加熱により、これらのソース線ＳＬｘと支持基板ＳＳｘとにも応力が発生し、ソース線ＳＬｘと支持基板ＳＳｘとの絶縁層６０ｘ側の面に凹凸が生じる。

【0136】

図１９（ｂ）に示すように、内部に発生した応力により絶縁層６０ｘが開裂して、支持基板ＳＳｘが剥離する。このとき、アーキングを抑制するプラグＰＧｘが引き剥がされることで、支持基板ＳＳｘ表面の凹凸が更に悪化する場合もある。

【0137】

使用済みの支持基板ＳＳｘを再生する際には、支持基板ＳＳｘ表面の凹凸を研削除去する。しかしながら、支持基板ＳＳｘの表面にこのような凹凸が生じることで、除去すべき支持基板ＳＳｘの厚さが増し、１回の使用時における支持基板ＳＳｘの損耗量が増大してしまう。このため、支持基板ＳＳｘの再利用可能回数が減少してしまい、半導体記憶装置の製造コストが増大してしまう。

【0138】

実施形態の支持基板ＳＳによれば、導電性を有する基板７０と、基板７０上に配置され、１００ｎｍ以下の層厚を有する絶縁層６１と、導電性を有し、絶縁層６１上に配置される犠牲層２１と、絶縁層６１を貫通し、基板７０と犠牲層２１とを接続する複数のプラグ２２と、を備える。

【0139】

このような支持基板ＳＳを用いて、ピラーＰＬ等を含む積層体ＬＭ、ソース線ＳＬ、及びプラグＰＧ等を支持基板ＳＳ上に形成して半導体記憶装置１を製造することで、支持基板ＳＳの損耗を抑制することができる。

【0140】

すなわち、レーザ光ＩＲを用いて絶縁層６２を開裂させる際に、犠牲層２１に生じた応力は下層の絶縁層６１によって吸収され、更に下方の基板７０にまで及ぶことが抑制される。これにより、支持基板ＳＳの損耗を抑制して、再利用の可能回数を増加させることができる。よって、半導体記憶装置１の製造コストを削減することができる。

【0141】

また、絶縁層６１は、例えば１００ｎｍ以下と充分に薄く構成されている。このため、レーザ光ＩＲを照射した際、絶縁層６１が加熱されて絶縁層６１部分で開裂してしまうのを抑制することができる。

【0142】

実施形態の支持基板ＳＳによれば、絶縁層６２の層厚は３００ｎｍ以上である。このように、絶縁層６２を充分に厚く構成することで、レーザ光ＩＲを効率よく吸収させ、絶縁層６２を加熱による応力で開裂させることができる。

【0143】

実施形態の支持基板ＳＳによれば、犠牲層２１の層厚は３００ｎｍ以上７００ｎｍ以下である。このように、犠牲層２１を薄く構成することで、材料コストを削減し、また、支持基板ＳＳの製造および再生に要する時間を短縮することができる。

【0144】

ここで、例えば絶縁層６１及びプラグ２２を廃して、基板７０上に直接、犠牲層２１を充分に厚く形成することで、絶縁層６２及び犠牲層２１から基板７０へと応力が伝達されるのを抑制することも可能であると考えられる。しかし、その場合には、犠牲層２１を厚く形成しなければならず、材料コストが増大し、また、支持基板ＳＳの製造および再生に要する時間が長期化してしまう恐れがある。

【0145】

上述のように、犠牲層２１と基板７０との間に応力を吸収する絶縁層６１を介在させ、絶縁層６１中にプラグ２２を設けて犠牲層２１と基板７０との導通を保つことで、犠牲層２１を薄く構成することができ、より簡便に、アーキングを抑制しつつ応力による基板７０の損耗を抑制することができる。

【0146】

つまり、ソース線ＳＬ等と基板７０との間には、ソース線ＳＬと犠牲層２１とを電気的に接続するプラグ２４、及び犠牲層２１と基板７０とを電気的に接続するプラグ２２が設けられている。このように、プラグ２４、犠牲層２１、及びプラグ２２がソース線ＳＬから基板７０への電流パスとなるため、プラズマエッチング中のアーキングを抑制することができる。

【0147】

実施形態の支持基板ＳＳによれば、絶縁層６１と犠牲層２１との積層方向から見たときに、複数のプラグ２２の面積は絶縁層６１の配置領域の面積の５０％以上である。このように、絶縁層６１に占める複数のプラグ２２の面積を大きくすることで、プラズマエッチング中の電荷を基板７０側へ逃がしやすくなり、より確実にアーキングを抑制することができる。

【0148】

実施形態の支持基板ＳＳによれば、絶縁層６１中における複数のプラグ２２の配置密度は、絶縁層６２中における複数のプラグ２４の配置密度よりも高い。

【0149】

複数のプラグ２４は、ピラーＰＬ等の半導体記憶装置１の構成に、より近い位置に配置される。上記のように、例えば複数のプラグ２２に比して、複数のプラグ２４の配置密度を充分に下げることで、半導体記憶装置１の各種構成との干渉を避けつつ、プラグ２２を配置することが容易となる。

【0150】

（変形例）
上述の実施形態では、支持基板ＳＳのプラグ２２，２４は、例えば柱状に構成されることとした。しかし、支持基板ＳＳのプラグ２２，２４はこれ以外の形状であってもよい。例えばプラグ２４については、その数、配置、及び形状等の自由度が高く、種々の配置および形状等を採ることができる。以下、図２０に幾つかの例を示す。

【0151】

図２０は、実施形態および実施形態の変形例にかかる支持基板ＳＳ，ＳＳａ～ＳＳｃのプラグ２２，２２ａ～２２ｃの構成の一例を示す図である。図２０（ａ）は、上述の図３（ｂ）等と同様、支持基板ＳＳの一部拡大断面図を示す。図２０（ｂ）は、実施形態および変形例の支持基板ＳＳ，ＳＳａ～ＳＳｃにおける図２０（ａ）Ａ－Ａ線断面図である。

【0152】

図２０（ｂ）に示す実施形態の支持基板ＳＳは、上述のように、例えば柱状に構成された複数のプラグ２２を有する。図２０（ｂ）の例では、複数のプラグ２２は、絶縁層６１及び犠牲層２１等の積層方向から見て、絶縁層６１中にグリッド状に配置されている。しかし、複数のプラグ２２の配置は、グリッド状に限らず、例えば千鳥状等であってもよい。

【0153】

図２０（ｃ）に示す変形例の支持基板ＳＳａは、例えばライン状に構成された複数のプラグ２２ａを有する。図２０（ｃ）の例では、複数のプラグ２２ａは、例えば支持基板ＳＳａのノッチＮＴを下にして、支持基板ＳＳａの上下方向に絶縁層６１中を延びる。

【0154】

支持基板ＳＳａの構成を採る場合、例えば複数のプラグ２２ａのライン幅と、複数のプラグ２２ａ間のスペース幅とを等しくすることで、複数のプラグ２２の面積を絶縁層６１の配置領域の面積の５０％とすることができる。更に、ライン幅＞スペース幅とすることで、複数のプラグ２２の面積を絶縁層６１の配置領域の面積の５０％超とすることができる。

【0155】

なお、ライン状のプラグ２２ａが延びる方向は、図２０（ｃ）の例に限らず、ノッチＮＴを下にして支持基板ＳＳａの水平方向、または上下左右方向に対して傾斜した方向などとすることができる。

【0156】

図２０（ｄ）に示す変形例の支持基板ＳＳｂは、例えば環状に構成された複数のプラグ２２ｂを有する。図２０（ｄ）の例では、絶縁層６１及び犠牲層２１等の積層方向から見た支持基板ＳＳｂの中心点から、同心円状に広がる複数の円環状のプラグ２２ｂが配置されている。

【0157】

図２０（ｅ）に示す変形例の支持基板ＳＳｂは、例えば環状に構成された複数のプラグ２２ｂに加えて、支持基板ＳＳｂの中心から放射状に延びる複数のプラグ２２ｃが配置されている。

【0158】

なお、上述の図２０（ｂ）～（ｅ）のいずれの場合においても、複数のプラグ２２，２２ａ～２２ｃは、それぞれの支持基板ＳＳ，ＳＳａ～ＳＳｃの絶縁層６１中に略均等に分散して配置されていることが好ましい。

【0159】

（その他の変形例）
上述の実施形態および変形例では、ピラーＰＬ等を形成する際の基礎部分となるベース層２３、及びベース層２３と犠牲層２１との導通を取るプラグ２４等を半導体記憶装置１の構成の一部として流用することとした。しかし、これらのベース層２３及びプラグ２４等は、専ら本来の目的であるピラーＰＬの基礎部分、及び基板７０へと至る電流パスの一部としてのみ用いられてもよい。

【0160】

この場合、支持基板ＳＳの剥離によって、ピラーＰＬ側へと残ったベース層２３及びプラグ２４は、例えば研削除去されてよい。また、ベース層２３及びプラグ２４の研削除去の際、ピラーＰＬ下端部のチャネル層ＣＮが露出するまで研削処理を継続し、ピラーＰＬ下端部に露出したチャネル層ＣＮに接続されるソース線等が新たに形成されてもよい。

【0161】

また、上述の実施形態および変形例では、絶縁層ＮＬ，ＯＬを２回に分けて積層し、積層体ＬＭａ，ＬＭｂを含む２Ｔｉｅｒ構造の積層体ＬＭを有することとした。しかし、積層体は１Ｔｉｅｒ構造を有していてもよく、あるいは、３Ｔｉｅｒ以上の構造を有していてもよい。Ｔｉｅｒ数を増やしていくことで、ワード線ＷＬの積層数を更に増加させることができる。

【0162】

また、上述の実施形態および変形例では、コンタクト領域ＥＲは、積層体ＬＭのＸ方向両端部に配置されることとした。しかし、積層体ＬＭにおけるコンタクト領域ＥＲの配置位置はこれに限られない。コンタクト領域ＥＲは、例えば積層体ＬＭの中央部に配置されていてもよく、この場合、例えば積層体ＬＭの両端部にメモリ領域ＭＲを配置することができる。

【0163】

また、上述の実施形態および変形例では、基板の貼合技術を用いた半導体記憶装置１の製造に支持基板ＳＳ，ＳＳａ～ＳＳｃを用いることとした。しかし、支持基板ＳＳ，ＳＳａ～ＳＳｃが使用可能な製造工程等は、上述の半導体記憶装置１を製造する場合に限られず、種々の半導体装置の製造工程に適用することが可能である。

【0164】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0165】

１…半導体記憶装置、２１…犠牲層、２２，２２ａ～２２ｃ，２４…プラグ、２３…ベース層、６１，６２…絶縁層、７０…基板、ＣＢＡ…周辺回路、ＣＣ…コンタクト、ＥＲ…コンタクト領域、ＬＩ…板状コンタクト、ＬＭ，ＬＭａ，ＬＭｂ，ＬＭｇａ，ＬＭｇｂ，ＬＭｓａ，ＬＭｓｂ…積層体、ＭＣ…メモリセル、ＭＲ…メモリ領域、ＮＬ，ＯＬ…絶縁層、ＰＬ，ＰＬａ，ＰＬｂ…ピラー、ＳＢ…半導体基板、ＳＳ，ＳＳａ～ＳＳｃ…支持基板、ＳＴ…スリット、ＷＬ…ワード線。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】