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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024012255
(43)【公開日】2024-01-30
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/336 20060101AFI20240123BHJP
H01L 29/786 20060101ALI20240123BHJP
H01L 21/8234 20060101ALI20240123BHJP
【ＦＩ】
H01L29/78 301X
H01L29/78 301S
H01L29/78 616T
H01L29/78 618C
H01L27/088 B
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2023093530
(22)【出願日】2023-06-06
(31)【優先権主張番号】10-2022-0088256
(32)【優先日】2022-07-18
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】110000051
【氏名又は名称】弁理士法人共生国際特許事務所
(72)【発明者】
【氏名】趙 南 奎
(72)【発明者】
【氏名】金 錫 勳
(72)【発明者】
【氏名】金 正 澤
(72)【発明者】
【氏名】朴 判 貴
(72)【発明者】
【氏名】鄭 ソ 珍
【テーマコード（参考）】
5F048
5F110
5F140
【Ｆターム（参考）】
5F048AA01
5F048AA07
5F048AC01
5F048BA02
5F048BA15
5F048BB01
5F048BB02
5F048BB09
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5F110AA30
5F110CC01
5F110CC10
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5F110DD12
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5F110EE24
5F110EE25
5F110FF01
5F110FF02
5F110FF03
5F110FF04
5F110FF12
5F110GG02
5F110GG03
5F110GG04
5F110GG12
5F110GG22
5F110GG23
5F110GG30
5F110GG42
5F110HK05
5F110HK09
5F110HK10
5F110HK11
5F110HK21
5F110HM04
5F110HM05
5F110NN22
5F110NN23
5F110NN24
5F110NN28
5F140AA04
5F140AA21
5F140AA39
5F140AB01
5F140AC01
5F140AC36
5F140BA01
5F140BA03
5F140BA05
5F140BA06
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5F140BB06
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5F140BD09
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5F140BD12
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5F140BF06
5F140BF07
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5F140BH02
5F140BH05
5F140BH30
5F140BJ08
5F140CC02
5F140CC03
5F140CC08
5F140CC09
5F140CC12
5F140CC15
(57)【要約】
【課題】素子性能及び信頼性を改善できる半導体装置を提供する。
【解決手段】第１方向に離隔した第１チャネル構造及び第２チャネル構造と、第１チャネル構造と第２チャネル構造との間に配置され、第１チャネル構造と接触する第１境界面と第２チャネル構造と接触する第２境界面とを含むソース／ドレインパターンと、を有し、平面図で、ソース／ドレインパターンは、第１方向と直交する第２方向に対向する第１側壁及び第２側壁を含み、ソース／ドレインパターンの第１側壁は、第１傾斜側壁と、第２傾斜側壁と、第１傾斜側壁及び第２傾斜側壁が接する第１水平交差点と、を含み、第１境界面の第２方向への幅は、第２境界面の第２方向への幅と異なり、第１境界面から第１水平交差点までの第１方向への距離は、第２境界面から第１水平交差点までの第１方向への距離より大きい。
【選択図】図８
【解決手段】第１方向に離隔した第１チャネル構造及び第２チャネル構造と、第１チャネル構造と第２チャネル構造との間に配置され、第１チャネル構造と接触する第１境界面と第２チャネル構造と接触する第２境界面とを含むソース／ドレインパターンと、を有し、平面図で、ソース／ドレインパターンは、第１方向と直交する第２方向に対向する第１側壁及び第２側壁を含み、ソース／ドレインパターンの第１側壁は、第１傾斜側壁と、第２傾斜側壁と、第１傾斜側壁及び第２傾斜側壁が接する第１水平交差点と、を含み、第１境界面の第２方向への幅は、第２境界面の第２方向への幅と異なり、第１境界面から第１水平交差点までの第１方向への距離は、第２境界面から第１水平交差点までの第１方向への距離より大きい。
【選択図】図８
【特許請求の範囲】
【請求項1】
第１方向に離隔した第１チャネル構造及び第２チャネル構造と、
前記第１チャネル構造と前記第２チャネル構造との間に配置され、前記第１チャネル構造と接触する第１境界面と前記第２チャネル構造と接触する第２境界面とを含むソース／ドレインパターンと、を有し、
平面図で、前記ソース／ドレインパターンは、前記第１方向と直交する第２方向に対向する第１側壁及び第２側壁を含み、
前記ソース／ドレインパターンの第１側壁は、第１傾斜側壁と、第２傾斜側壁と、前記第１傾斜側壁及び前記第２傾斜側壁が接する第１水平交差点と、を含み、
前記第１境界面の前記第２方向への幅は、前記第２境界面の前記第２方向への幅と異なり、
前記第１境界面から前記第１水平交差点までの前記第１方向への距離は、前記第２境界面から前記第１水平交差点までの前記第１方向への距離より大きいことを特徴とする半導体装置。
前記第１チャネル構造と前記第２チャネル構造との間に配置され、前記第１チャネル構造と接触する第１境界面と前記第２チャネル構造と接触する第２境界面とを含むソース／ドレインパターンと、を有し、
平面図で、前記ソース／ドレインパターンは、前記第１方向と直交する第２方向に対向する第１側壁及び第２側壁を含み、
前記ソース／ドレインパターンの第１側壁は、第１傾斜側壁と、第２傾斜側壁と、前記第１傾斜側壁及び前記第２傾斜側壁が接する第１水平交差点と、を含み、
前記第１境界面の前記第２方向への幅は、前記第２境界面の前記第２方向への幅と異なり、
前記第１境界面から前記第１水平交差点までの前記第１方向への距離は、前記第２境界面から前記第１水平交差点までの前記第１方向への距離より大きいことを特徴とする半導体装置。
【請求項2】
前記第１境界面の前記第２方向への幅は、前記第２境界面の前記第２方向への幅より小さいことを特徴とする請求項１に記載の半導体装置。
【請求項3】
前記第１境界面及び前記第２境界面それぞれは、前記第２方向に離隔した第１終点と第２終点と、を含み、
前記第１境界面の第１終点は、前記第１境界面の第２終点より前記ソース／ドレインパターンの第１側壁に近く、
前記第２境界面の第１終点は、前記第２境界面の第２終点より前記ソース／ドレインパターンの第１側壁に近く、
前記第１境界面の第１終点を通過して前記第１方向に延長される終点延長線は、前記第２境界面の第１終点を通過しないことを特徴とする請求項１に記載の半導体装置。
前記第１境界面の第１終点は、前記第１境界面の第２終点より前記ソース／ドレインパターンの第１側壁に近く、
前記第２境界面の第１終点は、前記第２境界面の第２終点より前記ソース／ドレインパターンの第１側壁に近く、
前記第１境界面の第１終点を通過して前記第１方向に延長される終点延長線は、前記第２境界面の第１終点を通過しないことを特徴とする請求項１に記載の半導体装置。
【請求項4】
平面図で、前記ソース／ドレインパターンの第２側壁は、第３傾斜側壁と、第４傾斜側壁と、前記第３傾斜側壁及び前記第４傾斜側壁が接する第２水平交差点と、を含み、
前記第１チャネル構造から前記第２水平交差点までの距離は、前記第２チャネル構造から前記第２水平交差点までの距離と同じであることを特徴とする請求項１に記載の半導体装置。
前記第１チャネル構造から前記第２水平交差点までの距離は、前記第２チャネル構造から前記第２水平交差点までの距離と同じであることを特徴とする請求項１に記載の半導体装置。
【請求項5】
前記第１境界面及び前記第２境界面それぞれは、前記第２方向に離隔した第１終点と第２終点と、を含み、
前記第１境界面の第１終点は、前記第１境界面の第２終点より前記ソース／ドレインパターンの第１側壁に近く、
前記第２境界面の第１終点は、前記第２境界面の第２終点より前記ソース／ドレインパターンの第１側壁に近く、
前記第１境界面の第１終点を通過して前記第１方向に延長される第１終点延長線は、前記第２境界面の第１終点を通過せず、
前記第１境界面の第２終点を通過して前記第１方向に延長される第２終点延長線は、前記第２境界面の第２終点を通過することを特徴とする請求項４に記載の半導体装置。
前記第１境界面の第１終点は、前記第１境界面の第２終点より前記ソース／ドレインパターンの第１側壁に近く、
前記第２境界面の第１終点は、前記第２境界面の第２終点より前記ソース／ドレインパターンの第１側壁に近く、
前記第１境界面の第１終点を通過して前記第１方向に延長される第１終点延長線は、前記第２境界面の第１終点を通過せず、
前記第１境界面の第２終点を通過して前記第１方向に延長される第２終点延長線は、前記第２境界面の第２終点を通過することを特徴とする請求項４に記載の半導体装置。
【請求項6】
前記ソース／ドレインパターンの第２側壁は、第３傾斜側壁と、第４傾斜側壁と、前記第３傾斜側壁及び前記第４傾斜側壁が接する第２水平交差点と、を含み、
前記第１チャネル構造から前記第２水平交差点までの距離は、前記第２チャネル構造から前記第２水平交差点までの距離より大きいことを特徴とする請求項１に記載の半導体装置。
前記第１チャネル構造から前記第２水平交差点までの距離は、前記第２チャネル構造から前記第２水平交差点までの距離より大きいことを特徴とする請求項１に記載の半導体装置。
【請求項7】
前記第１境界面及び前記第２境界面それぞれは、前記第２方向に離隔した第１終点と第２終点と、を含み、
前記第１境界面の第１終点は、前記第１境界面の第２終点より前記ソース／ドレインパターンの第１側壁に近く、
前記第２境界面の第１終点は、前記第２境界面の第２終点より前記ソース／ドレインパターンの第１側壁に近く、
前記第１境界面の第１終点を通過して前記第１方向に延長される第１終点延長線は、前記第２境界面の第１終点を通過せず、
前記第１境界面の第２終点を通過して前記第１方向に延長される第２終点延長線は、前記第２境界面の第２終点を通過しないことを特徴とする請求項６に記載の半導体装置。
前記第１境界面の第１終点は、前記第１境界面の第２終点より前記ソース／ドレインパターンの第１側壁に近く、
前記第２境界面の第１終点は、前記第２境界面の第２終点より前記ソース／ドレインパターンの第１側壁に近く、
前記第１境界面の第１終点を通過して前記第１方向に延長される第１終点延長線は、前記第２境界面の第１終点を通過せず、
前記第１境界面の第２終点を通過して前記第１方向に延長される第２終点延長線は、前記第２境界面の第２終点を通過しないことを特徴とする請求項６に記載の半導体装置。
【請求項8】
前記ソース／ドレインパターンは、前記第１チャネル構造及び前記第２チャネル構造と接触する半導体ライナ膜と、前記半導体ライナ膜上の半導体フィリング膜と、を含み、
平面図で、前記半導体ライナ膜は、前記第１チャネル構造と接触した第１サブライナ膜と、前記第２チャネル構造と接触した第２サブライナ膜と、を含み、
前記半導体フィリング膜は、前記第１サブライナ膜と前記第２サブライナ膜との間に配置され、
前記第１サブライナ膜の前記第２方向への幅は、前記第２サブライナ膜の前記第２方向への幅より小さいことを特徴とする請求項１に記載の半導体装置。
平面図で、前記半導体ライナ膜は、前記第１チャネル構造と接触した第１サブライナ膜と、前記第２チャネル構造と接触した第２サブライナ膜と、を含み、
前記半導体フィリング膜は、前記第１サブライナ膜と前記第２サブライナ膜との間に配置され、
前記第１サブライナ膜の前記第２方向への幅は、前記第２サブライナ膜の前記第２方向への幅より小さいことを特徴とする請求項１に記載の半導体装置。
【請求項9】
前記第１サブライナ膜の前記第１方向への厚さは、前記第２サブライナ膜の前記第１方向への厚さと異なることを特徴とする請求項８に記載の半導体装置。
【請求項10】
前記第１サブライナ膜及び前記第２サブライナ膜は、それぞれ前記半導体フィリング膜に向かう内側面を含み、
前記第１サブライナ膜の内側面は、第１ファセット部分と、前記第１ファセット部分と接続されて前記第２方向に延長される第１接続部分と、を含み、
前記第２サブライナ膜の内側面は、第２ファセット部分と、前記第２ファセット部分と接続されて前記第２方向に延長される第２接続部分と、を含み、
前記第１接続部分の前記第２方向への幅は、前記第２接続部分の前記第２方向への幅と異なることを特徴とする請求項８に記載の半導体装置。
前記第１サブライナ膜の内側面は、第１ファセット部分と、前記第１ファセット部分と接続されて前記第２方向に延長される第１接続部分と、を含み、
前記第２サブライナ膜の内側面は、第２ファセット部分と、前記第２ファセット部分と接続されて前記第２方向に延長される第２接続部分と、を含み、
前記第１接続部分の前記第２方向への幅は、前記第２接続部分の前記第２方向への幅と異なることを特徴とする請求項８に記載の半導体装置。
【請求項11】
前記第１チャネル構造及び前記第２チャネル構造それぞれは、基板上に垂直に配列された複数のシートパターンを含むことを特徴とする請求項１に記載の半導体装置。
【請求項12】
第１方向に離隔した第１チャネル構造及び第２チャネル構造と、
前記第１チャネル構造と前記第２チャネル構造との間に配置され、前記第１チャネル構造と接触する第１境界面と前記第２チャネル構造と接触する第２境界面とを含むソース／ドレインパターンと、を有し、
平面図で、前記ソース／ドレインパターンは、前記第１方向と直交する第２方向に対向する第１側壁及び第２側壁を含み、
前記ソース／ドレインパターンの第１側壁は、第１傾斜側壁と、第２傾斜側壁と、前記第１傾斜側壁及び前記第２傾斜側壁が接する第１水平交差点と、を含み、
前記ソース／ドレインパターンの第２側壁は、第３傾斜側壁と、第４傾斜側壁と、前記第３傾斜側壁及び前記第４傾斜側壁が接する第２水平交差点と、を含み、
前記第１境界面の前記第２方向への幅は、前記第２境界面の前記第２方向への幅より小さく、
前記第１境界面から前記第１水平交差点までの距離は、前記第１境界面から前記第２水平交差点までの距離と異なることを特徴とする半導体装置。
前記第１チャネル構造と前記第２チャネル構造との間に配置され、前記第１チャネル構造と接触する第１境界面と前記第２チャネル構造と接触する第２境界面とを含むソース／ドレインパターンと、を有し、
平面図で、前記ソース／ドレインパターンは、前記第１方向と直交する第２方向に対向する第１側壁及び第２側壁を含み、
前記ソース／ドレインパターンの第１側壁は、第１傾斜側壁と、第２傾斜側壁と、前記第１傾斜側壁及び前記第２傾斜側壁が接する第１水平交差点と、を含み、
前記ソース／ドレインパターンの第２側壁は、第３傾斜側壁と、第４傾斜側壁と、前記第３傾斜側壁及び前記第４傾斜側壁が接する第２水平交差点と、を含み、
前記第１境界面の前記第２方向への幅は、前記第２境界面の前記第２方向への幅より小さく、
前記第１境界面から前記第１水平交差点までの距離は、前記第１境界面から前記第２水平交差点までの距離と異なることを特徴とする半導体装置。
【請求項13】
前記第１境界面から前記第１水平交差点までの距離は、前記第１境界面から前記第２水平交差点までの距離より大きく、
前記第１チャネル構造から前記第２水平交差点までの距離は、前記第２チャネル構造から前記第２水平交差点までの距離と同じであることを特徴とする請求項１２に記載の半導体装置。
前記第１チャネル構造から前記第２水平交差点までの距離は、前記第２チャネル構造から前記第２水平交差点までの距離と同じであることを特徴とする請求項１２に記載の半導体装置。
【請求項14】
前記第１境界面及び前記第２境界面それぞれは、前記第２方向に離隔した第１終点と第２終点と、を含み、
前記第１境界面の第１終点は、前記第１境界面の第２終点より前記ソース／ドレインパターンの第１側壁に近く、
前記第２境界面の第１終点は、前記第２境界面の第２終点より前記ソース／ドレインパターンの第１側壁に近く、
前記第１境界面の第１終点を通過して前記第１方向に延長される第１終点延長線は、前記第２境界面の第１終点を通過せず、
前記第１境界面の第２終点を通過して前記第１方向に延長される第２終点延長線は、前記第２境界面の第２終点を通過することを特徴とする請求項１３に記載の半導体装置。
前記第１境界面の第１終点は、前記第１境界面の第２終点より前記ソース／ドレインパターンの第１側壁に近く、
前記第２境界面の第１終点は、前記第２境界面の第２終点より前記ソース／ドレインパターンの第１側壁に近く、
前記第１境界面の第１終点を通過して前記第１方向に延長される第１終点延長線は、前記第２境界面の第１終点を通過せず、
前記第１境界面の第２終点を通過して前記第１方向に延長される第２終点延長線は、前記第２境界面の第２終点を通過することを特徴とする請求項１３に記載の半導体装置。
【請求項15】
前記ソース／ドレインパターンは、前記第１チャネル構造及び前記第２チャネル構造と接触する半導体ライナ膜と、前記半導体ライナ膜上の半導体フィリング膜と、を含み、
平面図で、前記半導体ライナ膜は、前記第１チャネル構造と接触した第１サブライナ膜と、前記第２チャネル構造と接触した第２サブライナ膜と、を含み、
前記半導体フィリング膜は、前記第１サブライナ膜と前記第２サブライナ膜との間に配置され、
前記第１サブライナ膜の前記第１方向への厚さは、前記第２サブライナ膜の前記第１方向への厚さより大きいことを特徴とする請求項１２に記載の半導体装置。
平面図で、前記半導体ライナ膜は、前記第１チャネル構造と接触した第１サブライナ膜と、前記第２チャネル構造と接触した第２サブライナ膜と、を含み、
前記半導体フィリング膜は、前記第１サブライナ膜と前記第２サブライナ膜との間に配置され、
前記第１サブライナ膜の前記第１方向への厚さは、前記第２サブライナ膜の前記第１方向への厚さより大きいことを特徴とする請求項１２に記載の半導体装置。
【請求項16】
前記第１サブライナ膜及び前記第２サブライナ膜は、それぞれ前記半導体フィリング膜に向かう内側面を含み、
前記第１サブライナ膜の内側面は、第１ファセット部分と、前記第１ファセット部分と接続されて前記第２方向に延長される第１接続部分と、を含み、
前記第２サブライナ膜の内側面は、第２ファセット部分と、前記第２ファセット部分と接続されて前記第２方向に延長される第２接続部分と、を含み、
前記第１接続部分の前記第２方向への幅は、前記第２接続部分の前記第２方向への幅より小さいことを特徴とする請求項１５に記載の半導体装置。
前記第１サブライナ膜の内側面は、第１ファセット部分と、前記第１ファセット部分と接続されて前記第２方向に延長される第１接続部分と、を含み、
前記第２サブライナ膜の内側面は、第２ファセット部分と、前記第２ファセット部分と接続されて前記第２方向に延長される第２接続部分と、を含み、
前記第１接続部分の前記第２方向への幅は、前記第２接続部分の前記第２方向への幅より小さいことを特徴とする請求項１５に記載の半導体装置。
【請求項17】
第１方向に対向した第１側壁及び第２側壁を含む少なくとも一つ以上の第１チャネル構造と、
前記第１チャネル構造の第１側壁と接触する第１ソース／ドレインパターンと、
前記第１チャネル構造の第２側壁と接触する第２ソース／ドレインパターンと、を有し、
平面図で、前記第１ソース／ドレインパターン及び前記第２ソース／ドレインパターンは、それぞれ前記第１方向と直交する第２方向に対向する第１側壁及び第２側壁を含み、
前記第１ソース／ドレインパターンの第１側壁は、第１傾斜側壁と、第２傾斜側壁と、前記第１傾斜側壁及び前記第２傾斜側壁が接する第１水平交差点と、を含み、
前記第１ソース／ドレインパターンの第２側壁は、第３傾斜側壁と、第４傾斜側壁と、前記第３傾斜側壁及び前記第４傾斜側壁が接する第２水平交差点と、を含み、
前記第２ソース／ドレインパターンの第１側壁は、第５傾斜側壁と、第６傾斜側壁と、前記第５傾斜側壁及び前記第６傾斜側壁が接する第３水平交差点と、を含み、
前記第２ソース／ドレインパターンの第２側壁は、第７傾斜側壁と、第８傾斜側壁と、前記第７傾斜側壁及び前記第８傾斜側壁が接する第４水平交差点と、を含み、
前記第１チャネル構造の第１側壁から前記第１水平交差点までの距離は、前記第１チャネル構造の第１側壁から前記第２水平交差点までの距離と異なり、
前記第１チャネル構造の第２側壁から前記第３水平交差点までの距離は、前記第１チャネル構造の第２側壁から前記第４水平交差点までの距離と同じであることを特徴とする半導体装置。
前記第１チャネル構造の第１側壁と接触する第１ソース／ドレインパターンと、
前記第１チャネル構造の第２側壁と接触する第２ソース／ドレインパターンと、を有し、
平面図で、前記第１ソース／ドレインパターン及び前記第２ソース／ドレインパターンは、それぞれ前記第１方向と直交する第２方向に対向する第１側壁及び第２側壁を含み、
前記第１ソース／ドレインパターンの第１側壁は、第１傾斜側壁と、第２傾斜側壁と、前記第１傾斜側壁及び前記第２傾斜側壁が接する第１水平交差点と、を含み、
前記第１ソース／ドレインパターンの第２側壁は、第３傾斜側壁と、第４傾斜側壁と、前記第３傾斜側壁及び前記第４傾斜側壁が接する第２水平交差点と、を含み、
前記第２ソース／ドレインパターンの第１側壁は、第５傾斜側壁と、第６傾斜側壁と、前記第５傾斜側壁及び前記第６傾斜側壁が接する第３水平交差点と、を含み、
前記第２ソース／ドレインパターンの第２側壁は、第７傾斜側壁と、第８傾斜側壁と、前記第７傾斜側壁及び前記第８傾斜側壁が接する第４水平交差点と、を含み、
前記第１チャネル構造の第１側壁から前記第１水平交差点までの距離は、前記第１チャネル構造の第１側壁から前記第２水平交差点までの距離と異なり、
前記第１チャネル構造の第２側壁から前記第３水平交差点までの距離は、前記第１チャネル構造の第２側壁から前記第４水平交差点までの距離と同じであることを特徴とする半導体装置。
【請求項18】
前記第１チャネル構造と前記第１方向に離隔し、前記第１ソース／ドレインパターンと接触する第２チャネル構造をさらに有し、
前記第２チャネル構造は、前記第１ソース／ドレインパターンと接触する第１側壁を含み、
前記第２チャネル構造の第１側壁の前記第２方向への幅は、前記第１チャネル構造の第１側壁の前記第２方向への幅と異なることを特徴とする請求項１７に記載の半導体装置。
前記第２チャネル構造は、前記第１ソース／ドレインパターンと接触する第１側壁を含み、
前記第２チャネル構造の第１側壁の前記第２方向への幅は、前記第１チャネル構造の第１側壁の前記第２方向への幅と異なることを特徴とする請求項１７に記載の半導体装置。
【請求項19】
前記第１ソース／ドレインパターンは、前記第１チャネル構造及び前記第２チャネル構造と接触する半導体ライナ膜と、前記半導体ライナ膜上の半導体フィリング膜と、を含み、
平面図で、前記半導体ライナ膜は、前記第１チャネル構造と接触した第１サブライナ膜と、前記第２チャネル構造と接触した第２サブライナ膜と、を含み、
前記半導体フィリング膜は、前記第１サブライナ膜と前記第２サブライナ膜との間に配置され、
前記第１サブライナ膜の前記第１方向への厚さは、前記第２サブライナ膜の前記第１方向への厚さと異なることを特徴とする請求項１８に記載の半導体装置。
平面図で、前記半導体ライナ膜は、前記第１チャネル構造と接触した第１サブライナ膜と、前記第２チャネル構造と接触した第２サブライナ膜と、を含み、
前記半導体フィリング膜は、前記第１サブライナ膜と前記第２サブライナ膜との間に配置され、
前記第１サブライナ膜の前記第１方向への厚さは、前記第２サブライナ膜の前記第１方向への厚さと異なることを特徴とする請求項１８に記載の半導体装置。
【請求項20】
前記第１チャネル構造と前記第１方向に離隔し、前記第２ソース／ドレインパターンと接触する第２チャネル構造をさらに有し、
前記第２チャネル構造は、前記第２ソース／ドレインパターンと接触する第１側壁を含み、
前記第２チャネル構造の第１側壁の前記第２方向への幅は、前記第１チャネル構造の第２側壁の前記第２方向への幅と同じであることを特徴とする請求項１７に記載の半導体装置。
前記第２チャネル構造は、前記第２ソース／ドレインパターンと接触する第１側壁を含み、
前記第２チャネル構造の第１側壁の前記第２方向への幅は、前記第１チャネル構造の第２側壁の前記第２方向への幅と同じであることを特徴とする請求項１７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、特に、電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を含む半導体装置に関する。
【背景技術】
【0002】
半導体装置の高密度化への要求が増加するにつれ、ゲート構造に囲まれた構造として一つ以上の活性パターンを有する電界効果トランジスタが提案された。
電界効果トランジスタは、チャネル構造として基板から突出してゲート構造によって囲まれた一つ以上のフィン構造を有するフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）であるか、チャネル構造として基板上に垂直方向に積層され、ゲート構造によって囲まれた一つ以上のシートパターン又はナノシート膜を有するナノシートトランジスタであり得る。
ナノシートトランジスタは、ＧＡＡ（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）トランジスタ、ＭＢＣＦＥＴ（登録商標）（ｍｕｌｔｉ－ｂｒｉｄｇｅ ｃｈａｎｎｅｌ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）などと呼ばれる。
電界効果トランジスタのチャネル構造は、３次元であるので、電界効果トランジスタを含む半導体装置のスケーリングが容易である。
また、電界効果トランジスタは、ゲート構造物の寸法を大きくしなくても電流制御能力を向上させることができる。
また、ナノシートトランジスタのような電界効果トランジスタでは、ソース／ドレイン電圧によってチャネル構造の電位が影響を受けるＳＣＥ（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）を効果的に抑制することができる。
電界効果トランジスタは、チャネル構造として基板から突出してゲート構造によって囲まれた一つ以上のフィン構造を有するフィン型電界効果トランジスタ（ＦｉｎＦＥＴ）であるか、チャネル構造として基板上に垂直方向に積層され、ゲート構造によって囲まれた一つ以上のシートパターン又はナノシート膜を有するナノシートトランジスタであり得る。
ナノシートトランジスタは、ＧＡＡ（ｇａｔｅ－ａｌｌ－ａｒｏｕｎｄ）トランジスタ、ＭＢＣＦＥＴ（登録商標）（ｍｕｌｔｉ－ｂｒｉｄｇｅ ｃｈａｎｎｅｌ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）などと呼ばれる。
電界効果トランジスタのチャネル構造は、３次元であるので、電界効果トランジスタを含む半導体装置のスケーリングが容易である。
また、電界効果トランジスタは、ゲート構造物の寸法を大きくしなくても電流制御能力を向上させることができる。
また、ナノシートトランジスタのような電界効果トランジスタでは、ソース／ドレイン電圧によってチャネル構造の電位が影響を受けるＳＣＥ（ｓｈｏｒｔ ｃｈａｎｎｅｌ ｅｆｆｅｃｔ）を効果的に抑制することができる。
【0003】
したがって、電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を含む半導体装置の素子性能及び信頼性を向上させることが課題として存在する。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２００６－２４５４６１号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は上記従来の半導体装置における課題に鑑みてなされたものであって、本発明の目的は、素子性能及び信頼性を改善できる半導体装置を提供することにある。
【課題を解決するための手段】
【0006】
上記目的を達成するためになされた本発明による半導体装置は、第１方向に離隔した第１チャネル構造及び第２チャネル構造と、前記第１チャネル構造と前記第２チャネル構造との間に配置され、前記第１チャネル構造と接触する第１境界面と前記第２チャネル構造と接触する第２境界面とを含むソース／ドレインパターンと、を有し、平面図で、前記ソース／ドレインパターンは、前記第１方向と直交する第２方向に対向する第１側壁及び第２側壁を含み、前記ソース／ドレインパターンの第１側壁は、第１傾斜側壁と、第２傾斜側壁と、前記第１傾斜側壁及び前記第２傾斜側壁が接する第１水平交差点と、を含み、前記第１境界面の前記第２方向への幅は、前記第２境界面の前記第２方向への幅と異なり、前記第１境界面から前記第１水平交差点までの前記第１方向への距離は、前記第２境界面から前記第１水平交差点までの前記第１方向への距離より大きいことを特徴とする。
【0007】
また、上記目的を達成するためになされた本発明による半導体装置は、第１方向に離隔した第１チャネル構造及び第２チャネル構造と、前記第１チャネル構造と前記第２チャネル構造との間に配置され、前記第１チャネル構造と接触する第１境界面と前記第２チャネル構造と接触する第２境界面とを含むソース／ドレインパターンと、を有し、平面図で、前記ソース／ドレインパターンは、前記第１方向と直交する第２方向に対向する第１側壁及び第２側壁を含み、前記ソース／ドレインパターンの第１側壁は、第１傾斜側壁と、第２傾斜側壁と、前記第１傾斜側壁及び前記第２傾斜側壁が接する第１水平交差点と、を含み、前記ソース／ドレインパターンの第２側壁は、第３傾斜側壁と、第４傾斜側壁と、前記第３傾斜側壁及び前記第４傾斜側壁が接する第２水平交差点と、を含み、前記第１境界面の前記第２方向への幅は、前記第２境界面の前記第２方向への幅より小さく、前記第１境界面から前記第１水平交差点までの距離は、前記第１境界面から前記第２水平交差点までの距離と異なることを特徴とする。
【0008】
また、上記目的を達成するためになされた本発明による半導体装置は、第１方向に対向した第１側壁及び第２側壁を含む少なくとも一つ以上の第１チャネル構造と、前記第１チャネル構造の第１側壁と接触する第１ソース／ドレインパターンと、前記第１チャネル構造の第２側壁と接触する第２ソース／ドレインパターンと、を有し、平面図で、前記第１ソース／ドレインパターン及び前記第２ソース／ドレインパターンは、それぞれ前記第１方向と直交する第２方向に対向する第１側壁及び第２側壁を含み、前記第１ソース／ドレインパターンの第１側壁は、第１傾斜側壁と、第２傾斜側壁と、前記第１傾斜側壁及び前記第２傾斜側壁が接する第１水平交差点と、を含み、前記第１ソース／ドレインパターンの第２側壁は、第３傾斜側壁と、第４傾斜側壁と、前記第３傾斜側壁及び前記第４傾斜側壁が接する第２水平交差点と、を含み、前記第２ソース／ドレインパターンの第１側壁は、第５傾斜側壁と、第６傾斜側壁と、前記第５傾斜側壁及び前記第６傾斜側壁が接する第３水平交差点と、を含み、前記第２ソース／ドレインパターンの第２側壁は、第７傾斜側壁と、第８傾斜側壁と、前記第７傾斜側壁及び前記第８傾斜側壁が接する第４水平交差点と、を含み、前記第１チャネル構造の第１側壁から前記第１水平交差点までの距離は、前記第１チャネル構造の第１側壁から前記第２水平交差点までの距離と異なり、前記第１チャネル構造の第２側壁から前記第３水平交差点までの距離は、前記第１チャネル構造の第２側壁から前記第４水平交差点までの距離と同じであることを特徴とする。
【発明の効果】
【0009】
本発明に係る半導体装置によれば、チャネル構造である同じシートパターンに接続された異なる大きさを有する複数のソース／ドレインパターンは、第１方向Ｄ１に延長される同じ活性パターン上に形成され、同じ基板上の互いに異なる活性パターン上に形成されるので、互いに異なる特性を有するソース／ドレインパターンが形成された半導体装置又は電界効果トランジスタ、メモリ回路、論理回路などのための複数の相違する高性能／低電力消費装置に対する要求を解決するために使用することができる。
【図面の簡単な説明】
【0010】
【図1】本発明の一実施形態による半導体装置の概略構成を説明するためのレイアウト図である。
【図12】本発明の他の実施形態による半導体装置の概略構成を説明するためのレイアウト図である。
【図15】本発明のまた他の実施形態による半導体装置を説明するための図である。
【図16】本発明のまた他の実施形態による半導体装置の概略構成を説明するためのレイアウト図である。
【図18】本発明のまた他の実施形態による半導体装置の概略構成を説明するためのレイアウト図である。
【図22】本発明のまた他の実施形態による半導体装置の概略構成を説明するためのレイアウト図である。
【発明を実施するための形態】
【0011】
次に、本発明に係る半導体装置を実施するための形態の具体例を図面を参照しながら説明する。
【0012】
ここで説明する実施形態は、例示的な実施形態に過ぎないので、本発明はこれに限定されず、他の多様な形態で実現することができる。
前記説明で提供されるそれぞれの実施形態は、本明細書でも提供されるか、本明細書では提供されないが、本開示内容と一致するまた他の例又は他の実施形態の一つ以上の特徴に関連することから排除されない。
例えば、特定の例又は実施形態で説明された事項が他の例又は実施形態で説明されなくても、その説明で別に言及されない限り、他の例又は実施形態と関連するか又は組み合わせ可能なものとして理解され得る。
また、本発明の原理、様態、例及び特定の実施形態のすべての説明は、その構造的及び機能的等価物を含むことを意図していると理解しなければならない。
また、これらの均等物は、現在の公知された均等物だけでなく、将来開発される均等物、すなわち、その構造に関係なく同じ機能を果たすように発明されたすべての装置を含むものとして理解しなければならない。
前記説明で提供されるそれぞれの実施形態は、本明細書でも提供されるか、本明細書では提供されないが、本開示内容と一致するまた他の例又は他の実施形態の一つ以上の特徴に関連することから排除されない。
例えば、特定の例又は実施形態で説明された事項が他の例又は実施形態で説明されなくても、その説明で別に言及されない限り、他の例又は実施形態と関連するか又は組み合わせ可能なものとして理解され得る。
また、本発明の原理、様態、例及び特定の実施形態のすべての説明は、その構造的及び機能的等価物を含むことを意図していると理解しなければならない。
また、これらの均等物は、現在の公知された均等物だけでなく、将来開発される均等物、すなわち、その構造に関係なく同じ機能を果たすように発明されたすべての装置を含むものとして理解しなければならない。
【0013】
要素又は層が「上（ｏｖｅｒ）」、「上（ａｂｏｖｅ）」、「上（ｏｎ）」、「下（ｂｅｌｏｗ）」、「下（ｕｎｄｅｒ）」、「下（ｂｅｎｅａｔｈ）」、「接続された（ｃｏｎｎｅｃｔｅｄ ｔｏ）」又は「結合された（ｃｏｕｐｌｅｄ ｔｏ）」他の要素と言及されるとき、又は層、それは他の要素又は層のすぐ上（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）、上（ａｂｏｖｅ）、上（ｏｎ）、下（ｂｅｌｏｗ）、下（ｕｎｄｅｒ）、下（ｂｅｎｅａｔｈ）、接続又は結合されることができるか、又は中間要素又は層が存在し得る。
逆に「すぐ上に（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）」、「すぐ上に（ｄｉｒｅｃｔｌｙ ａｂｏｖｅ）」、「すぐ上に（ｄｉｒｅｃｔｌｙ ｏｎ）」、「すぐ下に（ｄｉｒｅｃｔｌｙ ｂｅｌｏｗ）」、「すぐ下に（ｄｉｒｅｃｔｌｙ ｕｎｄｅｒ）」、「すぐ下に（ｄｉｒｅｃｔｌｙ ｂｅｎｅａｔｈ）」、「直接接続される（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」又は「直接接続される（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）」要素と言及される場合は「他の要素又は層に」、中間要素又は層が存在しない。
逆に「すぐ上に（ｄｉｒｅｃｔｌｙ ｏｖｅｒ）」、「すぐ上に（ｄｉｒｅｃｔｌｙ ａｂｏｖｅ）」、「すぐ上に（ｄｉｒｅｃｔｌｙ ｏｎ）」、「すぐ下に（ｄｉｒｅｃｔｌｙ ｂｅｌｏｗ）」、「すぐ下に（ｄｉｒｅｃｔｌｙ ｕｎｄｅｒ）」、「すぐ下に（ｄｉｒｅｃｔｌｙ ｂｅｎｅａｔｈ）」、「直接接続される（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」又は「直接接続される（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）」要素と言及される場合は「他の要素又は層に」、中間要素又は層が存在しない。
【0014】
本明細書で使用するように、要素のリストの前にある「～の少なくとも一つ」のような表現は全体要素リストを修飾し、リストの個別要素を修飾しない。
例えば、「ａ、ｂ、及びｃの少なくとも一つ」という表現は、ａのみ、ｂのみ、ｃのみ、ａとｂの両方、ａとｃの両方、ｂとｃの両方又はａ、ｂ及びｃのすべてを含むものとして理解しなければならない。
例えば、「ａ、ｂ、及びｃの少なくとも一つ」という表現は、ａのみ、ｂのみ、ｃのみ、ａとｂの両方、ａとｃの両方、ｂとｃの両方又はａ、ｂ及びｃのすべてを含むものとして理解しなければならない。
【0015】
本発明の実施形態による半導体装置は、電界効果トランジスタ（ＦＥＴ）、３次元（３Ｄ）トランジスタ又は２次元物質をベースにするトランジスタ（２Ｄ ｍａｔｅｒｉａｌ ｂａｓｅｄ ＦＥＴｓ）、及びそのヘテロ構造（ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅ）を含むことができる。
また、本発明の実施形態による半導体装置は、バイポーラ接合（ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ）トランジスタ、横型二重拡散トランジスタ（ＬＤＭＯＳ）などを含むこともできる。
また、本発明の実施形態による半導体装置は、バイポーラ接合（ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ）トランジスタ、横型二重拡散トランジスタ（ＬＤＭＯＳ）などを含むこともできる。
【0016】
図１～図１１を参照して、本発明の一実施形態による半導体装置について説明する。
図１は、本発明の一実施形態による半導体装置の概略構成を説明するためのレイアウト図であり、図２は、図１のＡ－Ａ線に沿って切断した例示的な断面図であり、図３及び図４は、図１のＢ－Ｂ線及びＣ－Ｃ線に沿って切断した断面図であり、図５～図７は、図１のＤ－Ｄ線、Ｅ－Ｅ線、及びＦ－Ｆ線に沿って切断した断面図であり、図８は、図２のＧ－Ｇ線に沿って切断して上から見た平面図であり、図９～図１１は、それぞれ図８のＰ領域、Ｑ領域、及びＲ領域を拡大して示す図である。
図１は、本発明の一実施形態による半導体装置の概略構成を説明するためのレイアウト図であり、図２は、図１のＡ－Ａ線に沿って切断した例示的な断面図であり、図３及び図４は、図１のＢ－Ｂ線及びＣ－Ｃ線に沿って切断した断面図であり、図５～図７は、図１のＤ－Ｄ線、Ｅ－Ｅ線、及びＦ－Ｆ線に沿って切断した断面図であり、図８は、図２のＧ－Ｇ線に沿って切断して上から見た平面図であり、図９～図１１は、それぞれ図８のＰ領域、Ｑ領域、及びＲ領域を拡大して示す図である。
【0017】
以下では、図５～図７は、一つの活性パターンの互いに異なる部分を切断した断面図として説明するが、本発明はこれに制限されるものではない。
すなわち、互いに分離され、互いに異なる幅を有する複数の活性パターンを切断した断面図は、図５～図７と同様であり得る。
すなわち、互いに分離され、互いに異なる幅を有する複数の活性パターンを切断した断面図は、図５～図７と同様であり得る。
【0018】
以下では、図８は図２と関連する平面図として説明するが、説明の便宜のためのものであり、これに制限されるものではない。
すなわち、図１のようなレイアウトを有する半導体装置が特定の高さで水平に切断して上から見るとき、図２とは関係なく図８のような平面図が見られる。
したがって、本発明の実施形態による半導体装置で、図８は図２と関連するものに限定して解釈する必要なない。
すなわち、図１のようなレイアウトを有する半導体装置が特定の高さで水平に切断して上から見るとき、図２とは関係なく図８のような平面図が見られる。
したがって、本発明の実施形態による半導体装置で、図８は図２と関連するものに限定して解釈する必要なない。
【0019】
図１～図１１を参照すると、本発明の一実施形態による半導体装置は、第１活性パターンＡＰ１と、複数の第１ゲート電極１２０と、第１ソース／ドレインパターン１５０Ａと、第２ソース／ドレインパターン１５０Ｂと、第３ソース／ドレインパターン１５０Ｃを含む。
【0020】
基板１００は、バルクシリコン又はＳＯＩ（ｓｉｌｉｃｏｎ－ｏｎ－ｉｎｓｕｌａｔｏｒ）である。
これとは異なり、基板１００は、シリコン基板であり得、又は他の物質、例えば、シリコンゲルマニウム、ＳＧＯＩ（ｓｉｌｉｃｏｎ ｇｅｒｍａｎｉｕｍ ｏｎ ｉｎｓｕｌａｔｏｒ）、アンチモン化インジウム、鉛テルル化合物、インジウム砒素、インジウムリン化物、ガリウム砒素又はアンチモン化ガリウムを含み得るが、これに限定されるものではない。
これとは異なり、基板１００は、シリコン基板であり得、又は他の物質、例えば、シリコンゲルマニウム、ＳＧＯＩ（ｓｉｌｉｃｏｎ ｇｅｒｍａｎｉｕｍ ｏｎ ｉｎｓｕｌａｔｏｒ）、アンチモン化インジウム、鉛テルル化合物、インジウム砒素、インジウムリン化物、ガリウム砒素又はアンチモン化ガリウムを含み得るが、これに限定されるものではない。
【0021】
第１活性パターンＡＰ１は、基板１００上に配置される。
第１活性パターンＡＰ１は、第１方向Ｄ１に長く延長される。
例えば、第１活性パターンＡＰ１は、少なくとも一つ以上のＰＭＯＳ（ｐ－ｔｙｐｅ ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ）が形成される領域に配置される。
第１活性パターンＡＰ１は、少なくとも一つ以上の第１拡張領域（ＡＰ１＿ＬＲ）と、少なくとも一つ以上の第１縮小領域（ＡＰ１＿ＳＲ）と、第１テーパ領域（ＡＰ１＿ＴＡ）を含む。
第１テーパ領域（ＡＰ１＿ＴＡ）は、第１拡張領域（ＡＰ１＿ＬＲ）と、第１縮小領域（ＡＰ１＿ＳＲ）の間に配置される。
第１テーパ領域（ＡＰ１＿ＴＡ）は、第１拡張領域（ＡＰ１＿ＬＲ）と、第１縮小領域（ＡＰ１＿ＳＲ）を接続する。
第１活性パターンＡＰ１は、第１方向Ｄ１に長く延長される。
例えば、第１活性パターンＡＰ１は、少なくとも一つ以上のＰＭＯＳ（ｐ－ｔｙｐｅ ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ）が形成される領域に配置される。
第１活性パターンＡＰ１は、少なくとも一つ以上の第１拡張領域（ＡＰ１＿ＬＲ）と、少なくとも一つ以上の第１縮小領域（ＡＰ１＿ＳＲ）と、第１テーパ領域（ＡＰ１＿ＴＡ）を含む。
第１テーパ領域（ＡＰ１＿ＴＡ）は、第１拡張領域（ＡＰ１＿ＬＲ）と、第１縮小領域（ＡＰ１＿ＳＲ）の間に配置される。
第１テーパ領域（ＡＰ１＿ＴＡ）は、第１拡張領域（ＡＰ１＿ＬＲ）と、第１縮小領域（ＡＰ１＿ＳＲ）を接続する。
【0022】
以下の説明では、第１活性パターンＡＰ１の第２方向Ｄ２への幅は、後述する第１下部パターンＢＰ１の上面の幅である。
第１方向Ｄ１は、第２方向と垂直である。
例えば、第１活性パターンＡＰ１の第２方向Ｄ２への幅は、第１ゲート電極１２０と第３方向Ｄ３に重なった部分で第１下部パターンＢＰ１の上面の幅である。
第３方向Ｄ３は第１方向Ｄ１及び第２方向Ｄ２と垂直である。
ここで、第１方向Ｄ１及び第２方向Ｄ２は、それぞれチャネル長さ及びチャネル幅の方向であり、ここで説明する複数のシートパターンは、ソース／ドレイン領域及びシートパターンを囲んだゲート構造が形成されたトランジスタのチャネル又はチャネル構造である。
第１方向Ｄ１は、第２方向と垂直である。
例えば、第１活性パターンＡＰ１の第２方向Ｄ２への幅は、第１ゲート電極１２０と第３方向Ｄ３に重なった部分で第１下部パターンＢＰ１の上面の幅である。
第３方向Ｄ３は第１方向Ｄ１及び第２方向Ｄ２と垂直である。
ここで、第１方向Ｄ１及び第２方向Ｄ２は、それぞれチャネル長さ及びチャネル幅の方向であり、ここで説明する複数のシートパターンは、ソース／ドレイン領域及びシートパターンを囲んだゲート構造が形成されたトランジスタのチャネル又はチャネル構造である。
【0023】
第１拡張領域（ＡＰ１＿ＬＲ）の第２方向Ｄ２への幅Ｗ１１は、第１拡張領域（ＡＰ１＿ＬＲ）での第１下部パターンの上面（ＢＰ１＿ＵＳ１）の幅である。
第１縮小領域（ＡＰ１＿ＳＲ）の第２方向Ｄ２への幅Ｗ１２は、第１縮小領域（ＡＰ１＿ＳＲ）での第１下部パターンの上面（ＢＰ１＿ＵＳ２）の幅である。
第１拡張領域（ＡＰ１＿ＬＲ）の幅Ｗ１１は、第１縮小領域（ＡＰ１＿ＳＲ）の幅Ｗ１２より大きい。
第１拡張領域（ＡＰ１＿ＬＲ）の幅Ｗ１１及び第１縮小領域（ＡＰ１＿ＳＲ）の幅Ｗ１２は、第１方向Ｄ１に一定である。
第１テーパ領域（ＡＰ１＿ＴＡ）の第２方向Ｄ２への幅は、第１拡張領域（ＡＰ１＿ＬＲ）から遠くなるにつれて一定でなくて小さくなる。
第１テーパ領域（ＡＰ１＿ＴＡ）の第２方向Ｄ２への幅は、第１拡張領域（ＡＰ１＿ＬＲ）で第１縮小領域（ＡＰ１＿ＳＲ）まで第１方向Ｄ１に変化する。
第１縮小領域（ＡＰ１＿ＳＲ）の第２方向Ｄ２への幅Ｗ１２は、第１縮小領域（ＡＰ１＿ＳＲ）での第１下部パターンの上面（ＢＰ１＿ＵＳ２）の幅である。
第１拡張領域（ＡＰ１＿ＬＲ）の幅Ｗ１１は、第１縮小領域（ＡＰ１＿ＳＲ）の幅Ｗ１２より大きい。
第１拡張領域（ＡＰ１＿ＬＲ）の幅Ｗ１１及び第１縮小領域（ＡＰ１＿ＳＲ）の幅Ｗ１２は、第１方向Ｄ１に一定である。
第１テーパ領域（ＡＰ１＿ＴＡ）の第２方向Ｄ２への幅は、第１拡張領域（ＡＰ１＿ＬＲ）から遠くなるにつれて一定でなくて小さくなる。
第１テーパ領域（ＡＰ１＿ＴＡ）の第２方向Ｄ２への幅は、第１拡張領域（ＡＰ１＿ＬＲ）で第１縮小領域（ＡＰ１＿ＳＲ）まで第１方向Ｄ１に変化する。
【0024】
また、第１活性パターンＡＰ１の側壁は、第１下部パターンＢＰ１の側壁である。
第１下部パターンＢＰ１は、第２方向Ｄ２に対向（ｏｐｐｏｓｉｔｅ）する第１側壁（ＢＰ１＿ＳＷ１）及び第２側壁（ＢＰ１＿ＳＷ２）を含む。
第１下部パターンの第１側壁（ＢＰ１＿ＳＷ１）は、第１活性パターンＡＰ１の第１側壁である。
第１下部パターンの第２側壁（ＢＰ１＿ＳＷ２）は、第１活性パターンＡＰ１の第２側壁である。
平面図である図１に示すように、第１下部パターンの第１側壁（ＢＰ１＿ＳＷ１）は、第１方向Ｄ１に延長され、凸凹形状を有する。
第１下部パターンの第２側壁（ＢＰ１＿ＳＷ２）は、第１方向Ｄ１に延長され、直線形状を有する。
第１下部パターンＢＰ１は、第２方向Ｄ２に対向（ｏｐｐｏｓｉｔｅ）する第１側壁（ＢＰ１＿ＳＷ１）及び第２側壁（ＢＰ１＿ＳＷ２）を含む。
第１下部パターンの第１側壁（ＢＰ１＿ＳＷ１）は、第１活性パターンＡＰ１の第１側壁である。
第１下部パターンの第２側壁（ＢＰ１＿ＳＷ２）は、第１活性パターンＡＰ１の第２側壁である。
平面図である図１に示すように、第１下部パターンの第１側壁（ＢＰ１＿ＳＷ１）は、第１方向Ｄ１に延長され、凸凹形状を有する。
第１下部パターンの第２側壁（ＢＰ１＿ＳＷ２）は、第１方向Ｄ１に延長され、直線形状を有する。
【0025】
本発明の一実施形態による半導体装置では、平面図において、第１拡張領域（ＡＰ１＿ＬＲ）での第２側壁（ＢＰ１＿ＳＷ２）は、第１縮小領域（ＡＰ１＿ＳＲ）での第２側壁（ＢＰ１＿ＳＷ２）と第１方向Ｄ１に沿って直線に整列する。
第１拡張領域（ＡＰ１＿ＬＲ）での第１側壁（ＢＰ１＿ＳＷ１）は、第１縮小領域（ＡＰ１＿ＳＲ）での第１側壁（ＢＰ１＿ＳＷ１）と第１方向Ｄ１に沿って直線に整列しない。
第１拡張領域（ＡＰ１＿ＬＲ）での第１側壁（ＢＰ１＿ＳＷ１）は、第１縮小領域（ＡＰ１＿ＳＲ）での第１側壁（ＢＰ１＿ＳＷ１）と第１方向Ｄ１に沿って直線に整列しない。
【0026】
第１活性パターンＡＰ１は、第１下部パターンＢＰ１と、少なくとも一つの第１シートパターンＮＳ１１セットと、少なくとも一つの第２シートパターンＮＳ１２セットと、少なくとも一つの第３シートパターンＮＳ１３セットを含む。
このようなシートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）は、ゲート構造物（例えば、後述する内部ゲート構造物（ＩＮＴ＿ＧＳ１））を間に置いて垂直に積層されて形成される。
第１下部パターンＢＰ１は、基板１００から突出する。
第１下部パターンＢＰ１は、第１方向Ｄ１に長く延長される。
第１シートパターンＮＳ１１は、第１拡張領域（ＡＰ１＿ＬＲ）に含まれる。
第１シートパターンＮＳ１１は、第１拡張領域（ＡＰ１＿ＬＲ）での第１下部パターンの上面（ＢＰ１＿ＵＳ１）上に配置される。
このようなシートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）は、ゲート構造物（例えば、後述する内部ゲート構造物（ＩＮＴ＿ＧＳ１））を間に置いて垂直に積層されて形成される。
第１下部パターンＢＰ１は、基板１００から突出する。
第１下部パターンＢＰ１は、第１方向Ｄ１に長く延長される。
第１シートパターンＮＳ１１は、第１拡張領域（ＡＰ１＿ＬＲ）に含まれる。
第１シートパターンＮＳ１１は、第１拡張領域（ＡＰ１＿ＬＲ）での第１下部パターンの上面（ＢＰ１＿ＵＳ１）上に配置される。
【0027】
第１シートパターンＮＳ１１が第１方向Ｄ１に対向する第１側壁及び第２側壁を含む。
平面視において、第１シートパターンＮＳ１１の第１側壁の第２方向Ｄ２への幅は、第１シートパターンＮＳ１１の第２側壁の第２方向Ｄ２への幅と同一である。
第１シートパターンＮＳ１１が第２方向Ｄ２に対向する第３側壁及び第４側壁を含む。
平面視において、第１シートパターンＮＳ１１の第３側壁及び第１シートパターンＮＳ１１の第４側壁は、実質的に平行である。
平面視において、第１シートパターンＮＳ１１の第１側壁の第２方向Ｄ２への幅は、第１シートパターンＮＳ１１の第２側壁の第２方向Ｄ２への幅と同一である。
第１シートパターンＮＳ１１が第２方向Ｄ２に対向する第３側壁及び第４側壁を含む。
平面視において、第１シートパターンＮＳ１１の第３側壁及び第１シートパターンＮＳ１１の第４側壁は、実質的に平行である。
【0028】
第２シートパターンＮＳ１２は、第１縮小領域（ＡＰ１＿ＳＲ）に含まれる。
第２シートパターンＮＳ１２は、第１縮小領域（ＡＰ１＿ＳＲ）での第１下部パターンの上面（ＢＰ１＿ＵＳ２）上に配置される。
第２シートパターンＮＳ１２は、第１方向Ｄ１に対向する第１側壁及び第２側壁を含む。
平面視において、第２シートパターンＮＳ１２の第１側壁の第２方向Ｄ２への幅は、第２シートパターンＮＳ１２の第２側壁の第２方向Ｄ２への幅と同一である。
第２シートパターンＮＳ１２は、第２方向Ｄ２に対向する第３側壁及び第４側壁を含む。
平面視において、第２シートパターンＮＳ１２の第３側壁及び第２シートパターンＮＳ１２の第４側壁は実質的に平行である。
第２シートパターンＮＳ１２は、第１縮小領域（ＡＰ１＿ＳＲ）での第１下部パターンの上面（ＢＰ１＿ＵＳ２）上に配置される。
第２シートパターンＮＳ１２は、第１方向Ｄ１に対向する第１側壁及び第２側壁を含む。
平面視において、第２シートパターンＮＳ１２の第１側壁の第２方向Ｄ２への幅は、第２シートパターンＮＳ１２の第２側壁の第２方向Ｄ２への幅と同一である。
第２シートパターンＮＳ１２は、第２方向Ｄ２に対向する第３側壁及び第４側壁を含む。
平面視において、第２シートパターンＮＳ１２の第３側壁及び第２シートパターンＮＳ１２の第４側壁は実質的に平行である。
【0029】
第３シートパターンＮＳ１３セットの一部は、第１拡張領域（ＡＰ１＿ＬＲ）に含まれ、複数の第３シートパターンＮＳ１３の残りは、第１テーパ領域（ＡＰ１＿ＴＡ）に含まれる。
別の言葉で言えば、複数の第３シートパターンＮＳ１３は、第１拡張領域（ＡＰ１＿ＬＲ）及び第１テーパ領域（ＡＰ１＿ＴＡ）の境界部分に配置される。
図に示していないが、他の第３シートパターンＮＳ１３のセットは、第１縮小領域（ＡＰ１＿ＳＲ）及び第１テーパ領域（ＡＰ１＿ＴＡ）の境界部分に配置される。
別の言葉で言えば、第３シートパターンＮＳ１３のセットは、第１拡張領域（ＡＰ１＿ＬＲ）及び第１テーパ領域（ＡＰ１＿ＴＡ）にかけて配置される。
又は、図に示していないが、他の第３シートパターンＮＳ１３のセットは、第１縮小領域（ＡＰ１＿ＳＲ）及び第１テーパ領域（ＡＰ１＿ＴＡ）にかけて配置される。
別の言葉で言えば、複数の第３シートパターンＮＳ１３は、第１拡張領域（ＡＰ１＿ＬＲ）及び第１テーパ領域（ＡＰ１＿ＴＡ）の境界部分に配置される。
図に示していないが、他の第３シートパターンＮＳ１３のセットは、第１縮小領域（ＡＰ１＿ＳＲ）及び第１テーパ領域（ＡＰ１＿ＴＡ）の境界部分に配置される。
別の言葉で言えば、第３シートパターンＮＳ１３のセットは、第１拡張領域（ＡＰ１＿ＬＲ）及び第１テーパ領域（ＡＰ１＿ＴＡ）にかけて配置される。
又は、図に示していないが、他の第３シートパターンＮＳ１３のセットは、第１縮小領域（ＡＰ１＿ＳＲ）及び第１テーパ領域（ＡＰ１＿ＴＡ）にかけて配置される。
【0030】
第３シートパターンＮＳ１３は、第１方向Ｄ１に対向する第１側壁及び第２側壁を含む。
平面図で、第３シートパターンＮＳ１３の第１側壁の第２方向Ｄ２への幅は、第３シートパターンＮＳ１３の第２側壁の第２方向Ｄ２への幅と異なる。
第３シートパターンＮＳ１３は、第２方向Ｄ２に対向する第３側壁及び第４側壁を含む。
平面図の視点から、第３シートパターンＮＳ１３の第３側壁と第３シートパターンＮＳ１３の第４側壁との間の第２方向Ｄ２への距離は、距離が測定される位置によって変わる。
平面図で、第３シートパターンＮＳ１３の第１側壁の第２方向Ｄ２への幅は、第３シートパターンＮＳ１３の第２側壁の第２方向Ｄ２への幅と異なる。
第３シートパターンＮＳ１３は、第２方向Ｄ２に対向する第３側壁及び第４側壁を含む。
平面図の視点から、第３シートパターンＮＳ１３の第３側壁と第３シートパターンＮＳ１３の第４側壁との間の第２方向Ｄ２への距離は、距離が測定される位置によって変わる。
【0031】
第１シートパターンＮＳ１１、第２シートパターンＮＳ１２、及び第３シートパターンＮＳ１３は、第１下部パターンＢＰ１と第３方向Ｄ３に離隔する。
第１シートパターンＮＳ１１は、第３方向Ｄ３に離隔する。
第２シートパターンＮＳ１２は、第３方向Ｄ３に離隔する。
第３シートパターンＮＳ１３は、第３方向Ｄ３に離隔する。
第３方向Ｄ３は、第１方向Ｄ１及び第２方向Ｄ２と交差（直交）する方向である。
例えば、第３方向Ｄ３は、基板１００の厚さ方向である。
第１方向Ｄ１は、第２方向Ｄ２と交差（直交）する方向である。
第１シートパターンＮＳ１１は、第２シートパターンＮＳ１２及び第３シートパターンＮＳ１３と第１方向Ｄ１に離隔する。
第２シートパターンＮＳ１２は、第３シートパターンＮＳ１３と第１方向Ｄ１に離隔する。
第１シートパターンＮＳ１１、第２シートパターンＮＳ１２、及び第３シートパターンＮＳ１３は、それぞれ第３方向Ｄ３に３個が配置されるように示したが、説明の便宜のためのものであり、これに制限されるものではない。
第１シートパターンＮＳ１１は、第３方向Ｄ３に離隔する。
第２シートパターンＮＳ１２は、第３方向Ｄ３に離隔する。
第３シートパターンＮＳ１３は、第３方向Ｄ３に離隔する。
第３方向Ｄ３は、第１方向Ｄ１及び第２方向Ｄ２と交差（直交）する方向である。
例えば、第３方向Ｄ３は、基板１００の厚さ方向である。
第１方向Ｄ１は、第２方向Ｄ２と交差（直交）する方向である。
第１シートパターンＮＳ１１は、第２シートパターンＮＳ１２及び第３シートパターンＮＳ１３と第１方向Ｄ１に離隔する。
第２シートパターンＮＳ１２は、第３シートパターンＮＳ１３と第１方向Ｄ１に離隔する。
第１シートパターンＮＳ１１、第２シートパターンＮＳ１２、及び第３シートパターンＮＳ１３は、それぞれ第３方向Ｄ３に３個が配置されるように示したが、説明の便宜のためのものであり、これに制限されるものではない。
【0032】
第１下部パターンＢＰ１は、基板１００の一部にエッチングを行って形成したものであり、基板１００から成長したエピ層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）を含む。
第１下部パターンＢＰ１は、元素半導体物質であるシリコン又はゲルマニウムを含み得る。
また、第１下部パターンＢＰ１は、化合物半導体を含み得、例えば、ＩＶ－ＩＶ族化合物半導体又はＩＩＩ－Ｖ族化合物半導体を含み得る。
ＩＶ－ＩＶ族化合物半導体は、例えば、炭素（Ｃ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）の内の少なくとも２個以上を含む二元系化合物（ｂｉｎａｒｙ ｃｏｍｐｏｕｎｄ）、三元系化合物（ｔｅｒｎａｒｙ ｃｏｍｐｏｕｎｄ）、又はこれらにＩＶ族元素がドープされた化合物であり得る。
ＩＩＩ－Ｖ族化合物半導体は、例えば、ＩＩＩ族元素としてアルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）の少なくとも一つと、Ｖ族元素のリン（Ｐ）、ヒ素（Ａｓ）及びアンチモニウム（Ｓｂ）の内の一つが結合されて形成される二元系化合物、三元系化合物、又は四元系化合物の内の一つであり得る。
第１下部パターンＢＰ１は、元素半導体物質であるシリコン又はゲルマニウムを含み得る。
また、第１下部パターンＢＰ１は、化合物半導体を含み得、例えば、ＩＶ－ＩＶ族化合物半導体又はＩＩＩ－Ｖ族化合物半導体を含み得る。
ＩＶ－ＩＶ族化合物半導体は、例えば、炭素（Ｃ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）の内の少なくとも２個以上を含む二元系化合物（ｂｉｎａｒｙ ｃｏｍｐｏｕｎｄ）、三元系化合物（ｔｅｒｎａｒｙ ｃｏｍｐｏｕｎｄ）、又はこれらにＩＶ族元素がドープされた化合物であり得る。
ＩＩＩ－Ｖ族化合物半導体は、例えば、ＩＩＩ族元素としてアルミニウム（Ａｌ）、ガリウム（Ｇａ）及びインジウム（Ｉｎ）の少なくとも一つと、Ｖ族元素のリン（Ｐ）、ヒ素（Ａｓ）及びアンチモニウム（Ｓｂ）の内の一つが結合されて形成される二元系化合物、三元系化合物、又は四元系化合物の内の一つであり得る。
【0033】
第１シートパターンＮＳ１１、第２シートパターンＮＳ１２、及び第３シートパターンＮＳ１３は、それぞれ元素半導体物質であるシリコン又はゲルマニウム、ＩＶ－ＩＶ族化合物半導体、及びＩＩＩ－Ｖ族化合物半導体の内の一つを含む。
第１シートパターンＮＳ１１、第２シートパターンＮＳ１２、及び第３シートパターンＮＳ１３は、それぞれ同じ物質を含む。
第１シートパターンＮＳ１１、第２シートパターンＮＳ１２、及び第３シートパターンＮＳ１３は、第１下部パターンＢＰ１と同じ物質を含み得、第１下部パターンＢＰ１と異なる物質を含むこともできる。
本発明のいくつかの実施形態による半導体装置で、第１下部パターンＢＰ１は、シリコンを含むシリコン下部パターンであり、第１シートパターンＮＳ１１、第２シートパターンＮＳ１２、及び第３シートパターンＮＳ１３は、それぞれシリコンを含むシリコンシートパターンである。
第１シートパターンＮＳ１１、第２シートパターンＮＳ１２、及び第３シートパターンＮＳ１３は、それぞれ同じ物質を含む。
第１シートパターンＮＳ１１、第２シートパターンＮＳ１２、及び第３シートパターンＮＳ１３は、第１下部パターンＢＰ１と同じ物質を含み得、第１下部パターンＢＰ１と異なる物質を含むこともできる。
本発明のいくつかの実施形態による半導体装置で、第１下部パターンＢＰ１は、シリコンを含むシリコン下部パターンであり、第１シートパターンＮＳ１１、第２シートパターンＮＳ１２、及び第３シートパターンＮＳ１３は、それぞれシリコンを含むシリコンシートパターンである。
【0034】
図３及び図４で、第１シートパターンＮＳ１１の第２方向Ｄ２への幅及び第２シートパターンＮＳ１２の第２方向Ｄ２への幅は、第１下部パターンＢＰ１の第２方向Ｄ２への幅に比例して大きくなるか、小さくなる。
第１シートパターンＮＳ１１を例に挙げると、第３方向Ｄ３に積層された第１シートパターンＮＳ１１の第２方向Ｄ２への幅は、同一であるように示したが、説明の便宜のためのものであり、これに制限されるものではない。
図とは異なり、第１下部パターンＢＰ１から遠くなるにつれて、第３方向Ｄ３に積層された第１シートパターンＮＳ１１の第２方向Ｄ２への幅は、小さくなることもある。
第１シートパターンＮＳ１１を例に挙げると、第３方向Ｄ３に積層された第１シートパターンＮＳ１１の第２方向Ｄ２への幅は、同一であるように示したが、説明の便宜のためのものであり、これに制限されるものではない。
図とは異なり、第１下部パターンＢＰ１から遠くなるにつれて、第３方向Ｄ３に積層された第１シートパターンＮＳ１１の第２方向Ｄ２への幅は、小さくなることもある。
【0035】
フィールド絶縁膜１０５は、基板１００上に形成される。
フィールド絶縁膜１０５は、第１下部パターンの第１側壁（ＢＰ１＿ＳＷ１）及び第１下部側壁の第２側壁（ＢＰ１＿ＳＷ２）上に配置される。
フィールド絶縁膜１０５は、第１下部パターンの上面（ＢＰ１＿ＵＳ１、ＢＰ１＿ＵＳ２）上には配置されない。
一例として、フィールド絶縁膜１０５は、第１下部パターンの第１側壁（ＢＰ１＿ＳＷ１）及び第１下部側壁の第２側壁（ＢＰ１＿ＳＷ２）を全体的に覆う。
図とは異なり、フィールド絶縁膜１０５は、第１下部パターンの第１側壁（ＢＰ１＿ＳＷ１）及び第１下部側壁の第２側壁（ＢＰ１＿ＳＷ２）の少なくとも一つの一部を覆うこともある。
第１シートパターンＮＳ１１、第２シートパターンＮＳ１２、及び第３シートパターンＮＳ１３は、フィールド絶縁膜１０５の上面より高く配置される。
フィールド絶縁膜１０５は、例えば、酸化膜、窒化膜、酸窒化膜、又はこれらの組み合わせ膜を含み得る。
フィールド絶縁膜１０５は、単一膜で示したが、説明の便宜のためのものであり、これに制限されるものではない。
フィールド絶縁膜１０５は、第１下部パターンの第１側壁（ＢＰ１＿ＳＷ１）及び第１下部側壁の第２側壁（ＢＰ１＿ＳＷ２）上に配置される。
フィールド絶縁膜１０５は、第１下部パターンの上面（ＢＰ１＿ＵＳ１、ＢＰ１＿ＵＳ２）上には配置されない。
一例として、フィールド絶縁膜１０５は、第１下部パターンの第１側壁（ＢＰ１＿ＳＷ１）及び第１下部側壁の第２側壁（ＢＰ１＿ＳＷ２）を全体的に覆う。
図とは異なり、フィールド絶縁膜１０５は、第１下部パターンの第１側壁（ＢＰ１＿ＳＷ１）及び第１下部側壁の第２側壁（ＢＰ１＿ＳＷ２）の少なくとも一つの一部を覆うこともある。
第１シートパターンＮＳ１１、第２シートパターンＮＳ１２、及び第３シートパターンＮＳ１３は、フィールド絶縁膜１０５の上面より高く配置される。
フィールド絶縁膜１０５は、例えば、酸化膜、窒化膜、酸窒化膜、又はこれらの組み合わせ膜を含み得る。
フィールド絶縁膜１０５は、単一膜で示したが、説明の便宜のためのものであり、これに制限されるものではない。
【0036】
複数の第１ゲート構造体ＧＳ１は、基板１００上に配置される。
それぞれの第１ゲート構造体ＧＳ１は、第２方向Ｄ２に延長される。
第１ゲート構造体ＧＳ１は、第１方向Ｄ１に離隔して配置される。
第１ゲート構造体ＧＳ１は、互いに第１方向Ｄ１に隣接する。
例えば、第１ゲート構造体ＧＳ１は、第１方向Ｄ１に第１～第３ソース／ドレインパターン（１５０Ａ、１５０Ｂ、１５０Ｃ）の両側に配置される。
第１ゲート構造体ＧＳ１は、第１活性パターンＡＰ１上に配置される。
第１ゲート構造体ＧＳ１は、第１活性パターンＡＰ１と交差する。
第１ゲート構造体ＧＳ１は、第１下部パターンＢＰ１と交差する。
第１ゲート構造体ＧＳ１は、それぞれの第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）を囲む。
第１ゲート構造体ＧＳ１は、第１ゲート電極１２０、第１ゲート絶縁膜１３０、第１ゲートスペーサ１４０、及び第１ゲートキャッピングパターン１４５を含む。
それぞれの第１ゲート構造体ＧＳ１は、第２方向Ｄ２に延長される。
第１ゲート構造体ＧＳ１は、第１方向Ｄ１に離隔して配置される。
第１ゲート構造体ＧＳ１は、互いに第１方向Ｄ１に隣接する。
例えば、第１ゲート構造体ＧＳ１は、第１方向Ｄ１に第１～第３ソース／ドレインパターン（１５０Ａ、１５０Ｂ、１５０Ｃ）の両側に配置される。
第１ゲート構造体ＧＳ１は、第１活性パターンＡＰ１上に配置される。
第１ゲート構造体ＧＳ１は、第１活性パターンＡＰ１と交差する。
第１ゲート構造体ＧＳ１は、第１下部パターンＢＰ１と交差する。
第１ゲート構造体ＧＳ１は、それぞれの第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）を囲む。
第１ゲート構造体ＧＳ１は、第１ゲート電極１２０、第１ゲート絶縁膜１３０、第１ゲートスペーサ１４０、及び第１ゲートキャッピングパターン１４５を含む。
【0037】
第１ゲート構造体ＧＳ１は、第３方向Ｄ３に隣接した第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）の間に配置された第１インナー（ｉｎｎｅｒ）ゲート構造体（ＩＮＴ＿ＧＳ１）を含む。
第１インナーゲート構造体（ＩＮＴ＿ＧＳ１）は、第１下部パターンＢＰ１及びシートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）の間にも配置される。
第１インナーゲート構造体（ＩＮＴ＿ＧＳ１）は、第１下部パターンＢＰ１の上面、第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）の上面及び第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）の下面と接触する。
第１インナーゲート構造体（ＩＮＴ＿ＧＳ１）は、後述する第１～第３ソース／ドレインパターン（１５０Ａ、１５０Ｂ、１５０Ｃ）と直接接触しる。
第１インナーゲート構造体（ＩＮＴ＿ＧＳ１）は、隣接した第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）の間に配置された第１ゲート電極１２０及び第１ゲート絶縁膜１３０を含む。
第１インナーゲート構造体（ＩＮＴ＿ＧＳ１）は、第１下部パターンＢＰ１及び第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）の間に配置された第１ゲート電極１２０及び第１ゲート絶縁膜１３０を含む。
第１インナーゲート構造体（ＩＮＴ＿ＧＳ１）は、第１下部パターンＢＰ１及びシートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）の間にも配置される。
第１インナーゲート構造体（ＩＮＴ＿ＧＳ１）は、第１下部パターンＢＰ１の上面、第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）の上面及び第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）の下面と接触する。
第１インナーゲート構造体（ＩＮＴ＿ＧＳ１）は、後述する第１～第３ソース／ドレインパターン（１５０Ａ、１５０Ｂ、１５０Ｃ）と直接接触しる。
第１インナーゲート構造体（ＩＮＴ＿ＧＳ１）は、隣接した第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）の間に配置された第１ゲート電極１２０及び第１ゲート絶縁膜１３０を含む。
第１インナーゲート構造体（ＩＮＴ＿ＧＳ１）は、第１下部パターンＢＰ１及び第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）の間に配置された第１ゲート電極１２０及び第１ゲート絶縁膜１３０を含む。
【0038】
図２において、第３方向Ｄ３に配置されたそれぞれの第１インナーゲート構造体（ＩＮＴ＿ＧＳ１）の第１方向Ｄ１への幅は、同一であるように示したが、これに制限されるものではない。
図とは異なり、第３方向Ｄ３に配置された第１インナーゲート構造体（ＩＮＴ＿ＧＳ１）は、第１方向Ｄ１に互いに異なる幅を有することもある。
第１インナーゲート構造体（ＩＮＴ＿ＧＳ１）の幅は、第３方向Ｄ３に対向する第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）の上面及び第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）の下面の間の中間で測定する。
図とは異なり、第３方向Ｄ３に配置された第１インナーゲート構造体（ＩＮＴ＿ＧＳ１）は、第１方向Ｄ１に互いに異なる幅を有することもある。
第１インナーゲート構造体（ＩＮＴ＿ＧＳ１）の幅は、第３方向Ｄ３に対向する第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）の上面及び第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）の下面の間の中間で測定する。
【0039】
参考までに、第３方向Ｄ３に中央付近に配置されたレベルで第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）の平面図を図８に示した。
図に示していないが、第１ソース／ドレインコンタクト１８０が形成された部分が除外される場合、他のレベルでの第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）の平面図も図８と類似する。
図に示していないが、第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）が除外される場合、第３方向Ｄ３に隣接した第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）の間に配置された第１インナーゲート構造体（ＩＮＴ＿ＧＳ１）のレベルでの平面図は、図８を用いて類推することができる。
図に示していないが、第１ソース／ドレインコンタクト１８０が形成された部分が除外される場合、他のレベルでの第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）の平面図も図８と類似する。
図に示していないが、第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）が除外される場合、第３方向Ｄ３に隣接した第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）の間に配置された第１インナーゲート構造体（ＩＮＴ＿ＧＳ１）のレベルでの平面図は、図８を用いて類推することができる。
【0040】
第１ゲート電極１２０は、第１下部パターンＢＰ１上に配置される。
第１ゲート電極１２０は、第１下部パターンＢＰ１と交差する。
第１ゲート電極１２０は、第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）を囲む。
第１ゲート電極１２０の一部は、第１拡張領域（ＡＰ１＿ＬＲ）及び第１テーパ領域（ＡＰ１＿ＴＡ）にかけて配置される。
又は、図に示していないが、第１ゲート電極１２０の一部は、第１縮小領域（ＡＰ１＿ＳＲ）及び第１テーパ領域（ＡＰ１＿ＴＡ）にかけて配置される。
図とは異なり、第１ゲート電極１２０は、第１テーパ領域（ＡＰ１＿ＴＡ）に第３方向Ｄ３に重なるように配置されないこともある。
第１ゲート電極１２０は、第１下部パターンＢＰ１と交差する。
第１ゲート電極１２０は、第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）を囲む。
第１ゲート電極１２０の一部は、第１拡張領域（ＡＰ１＿ＬＲ）及び第１テーパ領域（ＡＰ１＿ＴＡ）にかけて配置される。
又は、図に示していないが、第１ゲート電極１２０の一部は、第１縮小領域（ＡＰ１＿ＳＲ）及び第１テーパ領域（ＡＰ１＿ＴＡ）にかけて配置される。
図とは異なり、第１ゲート電極１２０は、第１テーパ領域（ＡＰ１＿ＴＡ）に第３方向Ｄ３に重なるように配置されないこともある。
【0041】
第１ゲート電極１２０は、金属、金属合金、導電性金属窒化物、導電性金属炭化物、導電性金属炭窒化物、金属シリサイド、ドープされた半導体物質、導電性金属酸化物、及び導電性金属酸窒化物の少なくとも一つを含み得る。
第１ゲート電極１２０は、例えば、チタン窒化物（ＴｉＮ）、タンタル炭化物（ＴａＣ）、タンタル窒化物（ＴａＮ）、チタンシリコン窒化物（ＴｉＳｉＮ）、タンタルシリコン窒化物（ＴａＳｉＮ）、タンタルチタン窒化物（ＴａＴｉＮ）、チタンアルミニウム窒化物（ＴｉＡｌＮ）、タンタルアルミニウム窒化物（ＴａＡｌＮ）、タングステン窒化物（ＷＮ）、ルテニウム（Ｒｕ）、チタンアルミニウム（ＴｉＡｌ）、チタンアルミニウム炭窒化物（ＴｉＡｌＣ－Ｎ）、チタンアルミニウム炭化物（ＴｉＡｌＣ）、チタン炭化物（ＴｉＣ）、タンタル炭窒化物（ＴａＣＮ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、ニッケル白金（Ｎｉ－Ｐｔ）、ニオブ（Ｎｂ）、ニオブ窒化物（ＮｂＮ）、ニオブ炭化物（ＮｂＣ）、モリブデン（Ｍｏ）、モリブデン窒化物（ＭｏＮ）、モリブデン炭化物（ＭｏＣ）、タングステン炭化物（ＷＣ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、銀（Ａｇ）、金（Ａｕ）、亜鉛（Ｚｎ）、バナジウム（Ｖ）、及びこれらの組み合わせの少なくとも一つを含み得るが、これに制限されるものではない。
導電性金属酸化物及び導電性金属酸窒化物は、上述した物質が酸化された形態を含み得るが、これに制限されるものではない。
第１ゲート電極１２０は、例えば、チタン窒化物（ＴｉＮ）、タンタル炭化物（ＴａＣ）、タンタル窒化物（ＴａＮ）、チタンシリコン窒化物（ＴｉＳｉＮ）、タンタルシリコン窒化物（ＴａＳｉＮ）、タンタルチタン窒化物（ＴａＴｉＮ）、チタンアルミニウム窒化物（ＴｉＡｌＮ）、タンタルアルミニウム窒化物（ＴａＡｌＮ）、タングステン窒化物（ＷＮ）、ルテニウム（Ｒｕ）、チタンアルミニウム（ＴｉＡｌ）、チタンアルミニウム炭窒化物（ＴｉＡｌＣ－Ｎ）、チタンアルミニウム炭化物（ＴｉＡｌＣ）、チタン炭化物（ＴｉＣ）、タンタル炭窒化物（ＴａＣＮ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、ニッケル白金（Ｎｉ－Ｐｔ）、ニオブ（Ｎｂ）、ニオブ窒化物（ＮｂＮ）、ニオブ炭化物（ＮｂＣ）、モリブデン（Ｍｏ）、モリブデン窒化物（ＭｏＮ）、モリブデン炭化物（ＭｏＣ）、タングステン炭化物（ＷＣ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、銀（Ａｇ）、金（Ａｕ）、亜鉛（Ｚｎ）、バナジウム（Ｖ）、及びこれらの組み合わせの少なくとも一つを含み得るが、これに制限されるものではない。
導電性金属酸化物及び導電性金属酸窒化物は、上述した物質が酸化された形態を含み得るが、これに制限されるものではない。
【0042】
第１ゲート電極１２０は、後述する第１～第３ソース／ドレインパターン（１５０Ａ、１５０Ｂ、１５０Ｃ）の両側に配置される。
第１ゲート構造体ＧＳ１は、第１～第３ソース／ドレインパターン（１５０Ａ、１５０Ｂ、１５０Ｃ）の第１方向Ｄ１に両側に配置される。
一例として、第１～第３ソース／ドレインパターン（１５０Ａ、１５０Ｂ、１５０Ｃ）の両側に配置された第１ゲート電極１２０がすべてトランジスタのゲートとして機能するノーマルゲート電極である。
他の例として、第１～第３ソース／ドレインパターン（１５０Ａ、１５０Ｂ、１５０Ｃ）の一側に配置された第１ゲート電極１２０は、トランジスタのゲートとして機能するが、第１～第３ソース／ドレインパターン（１５０Ａ、１５０Ｂ、１５０Ｃ）の他側に配置された第１ゲート電極１２０は、ダミーゲート電極である。
第１ゲート構造体ＧＳ１は、第１～第３ソース／ドレインパターン（１５０Ａ、１５０Ｂ、１５０Ｃ）の第１方向Ｄ１に両側に配置される。
一例として、第１～第３ソース／ドレインパターン（１５０Ａ、１５０Ｂ、１５０Ｃ）の両側に配置された第１ゲート電極１２０がすべてトランジスタのゲートとして機能するノーマルゲート電極である。
他の例として、第１～第３ソース／ドレインパターン（１５０Ａ、１５０Ｂ、１５０Ｃ）の一側に配置された第１ゲート電極１２０は、トランジスタのゲートとして機能するが、第１～第３ソース／ドレインパターン（１５０Ａ、１５０Ｂ、１５０Ｃ）の他側に配置された第１ゲート電極１２０は、ダミーゲート電極である。
【0043】
第１ゲート絶縁膜１３０は、フィールド絶縁膜１０５の上面、第１下部パターンの上面（ＢＰ１＿ＵＳ１、ＢＰ１＿ＵＳ２）に沿って延長される。
第１ゲート絶縁膜１３０は、第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）を囲む。
第１ゲート絶縁膜１３０は、第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）の周囲に沿って配置される。
第１ゲート電極１２０は、第１ゲート絶縁膜１３０上に配置される。
第１ゲート絶縁膜１３０は、第１ゲート電極１２０及び第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）の間に配置される。
第１ゲート絶縁膜１３０は、第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）を囲む。
第１ゲート絶縁膜１３０は、第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）の周囲に沿って配置される。
第１ゲート電極１２０は、第１ゲート絶縁膜１３０上に配置される。
第１ゲート絶縁膜１３０は、第１ゲート電極１２０及び第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）の間に配置される。
【0044】
第１ゲート絶縁膜１３０は、シリコン酸化物、シリコン－ゲルマニウム酸化物、ゲルマニウム酸化物、シリコン酸窒化物、シリコン窒化物、又はシリコン酸化物より誘電定数が大きい高誘電率物質を含み得る。
高誘電率物質は、例えば、ホウ素窒化物（ｂｏｒｏｎ ｎｉｔｒｉｄｅ）、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）、ハフニウムシリコン酸化物（ｈａｆｎｉｕｍ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、ハフニウムアルミニウム酸化物（ｈａｆｎｉｕｍ ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、ランタン酸化物（ｌａｎｔｈａｎｕｍ ｏｘｉｄｅ）、ランタンアルミニウム酸化物（ｌａｎｔｈａｎｕｍ ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、ジルコニウム酸化物（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、ジルコニウムシリコン酸化物（ｚｉｒｃｏｎｉｕｍ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、タンタル酸化物（ｔａｎｔａｌｕｍ ｏｘｉｄｅ）、チタン酸化物（ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウムストロンチウムチタン酸化物（ｂａｒｉｕｍ ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウムチタン酸化物（ｂａｒｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、ストロンチウムチタン酸化物（ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、イットリウム酸化物（ｙｔｔｒｉｕｍ ｏｘｉｄｅ）、アルミニウム酸化物（ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、鉛スカンジウムタンタル酸化物（ｌｅａｄ ｓｃａｎｄｉｕｍ ｔａｎｔａｌｕｍ ｏｘｉｄｅ）、又は鉛亜鉛ニオブ酸塩（ｌｅａｄ ｚｉｎｃ ｎｉｏｂａｔｅ）の内の一つ以上を含むことができる。
高誘電率物質は、例えば、ホウ素窒化物（ｂｏｒｏｎ ｎｉｔｒｉｄｅ）、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）、ハフニウムシリコン酸化物（ｈａｆｎｉｕｍ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、ハフニウムアルミニウム酸化物（ｈａｆｎｉｕｍ ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、ランタン酸化物（ｌａｎｔｈａｎｕｍ ｏｘｉｄｅ）、ランタンアルミニウム酸化物（ｌａｎｔｈａｎｕｍ ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、ジルコニウム酸化物（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、ジルコニウムシリコン酸化物（ｚｉｒｃｏｎｉｕｍ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、タンタル酸化物（ｔａｎｔａｌｕｍ ｏｘｉｄｅ）、チタン酸化物（ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウムストロンチウムチタン酸化物（ｂａｒｉｕｍ ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウムチタン酸化物（ｂａｒｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、ストロンチウムチタン酸化物（ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、イットリウム酸化物（ｙｔｔｒｉｕｍ ｏｘｉｄｅ）、アルミニウム酸化物（ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）、鉛スカンジウムタンタル酸化物（ｌｅａｄ ｓｃａｎｄｉｕｍ ｔａｎｔａｌｕｍ ｏｘｉｄｅ）、又は鉛亜鉛ニオブ酸塩（ｌｅａｄ ｚｉｎｃ ｎｉｏｂａｔｅ）の内の一つ以上を含むことができる。
【0045】
第１ゲート絶縁膜１３０は、単一膜で示したが、説明の便宜のためのものであり、これに制限されるものではない。
第１ゲート絶縁膜１３０は、複数の膜を含むことができる。
第１ゲート絶縁膜１３０は、第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）と第１ゲート電極１２０の間に配置された界面膜（ｉｎｔｅｒｆａｃｉａｌ ｌａｙｅｒ）と、高誘電率絶縁膜を含むこともできる。
いくつかの実施形態による半導体装置は、負のキャパシタ（Ｎｅｇａｔｉｖｅ Ｃａｐａｃｉｔｏｒ）を用いたＮＣ（Ｎｅｇａｔｉｖｅ Ｃａｐａｃｉｔａｎｃｅ） ＦＥＴ（ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）を含むことができる。
例えば、第１ゲート絶縁膜１３０は、強誘電体特性を有する強誘電体物質膜と、常誘電体特性を有する常誘電体物質膜を含むことができる。
第１ゲート絶縁膜１３０は、複数の膜を含むことができる。
第１ゲート絶縁膜１３０は、第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）と第１ゲート電極１２０の間に配置された界面膜（ｉｎｔｅｒｆａｃｉａｌ ｌａｙｅｒ）と、高誘電率絶縁膜を含むこともできる。
いくつかの実施形態による半導体装置は、負のキャパシタ（Ｎｅｇａｔｉｖｅ Ｃａｐａｃｉｔｏｒ）を用いたＮＣ（Ｎｅｇａｔｉｖｅ Ｃａｐａｃｉｔａｎｃｅ） ＦＥＴ（ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）を含むことができる。
例えば、第１ゲート絶縁膜１３０は、強誘電体特性を有する強誘電体物質膜と、常誘電体特性を有する常誘電体物質膜を含むことができる。
【0046】
強誘電体物質膜は、負のキャパシタンスを有し、常誘電体物質膜は、正のキャパシタンスを有する。
例えば、二個以上のキャパシタが直列接続され、それぞれのキャパシタのキャパシタンスが正の値を有する場合、全体キャパシタンスは、それぞれの個別キャパシタのキャパシタンスより減少する。
反面、直列接続された二個以上のキャパシタのキャパシタンスの少なくとも一つが負の値を有する場合、全体キャパシタンスは正の値を有し、かつそれぞれの個別キャパシタンスの絶対値より大きい。
負のキャパシタンスを有する強誘電体物質膜と、正のキャパシタンスを有する常誘電体物質膜が直列に接続される場合、直列に接続された強誘電体物質膜及び常誘電体物質膜の全体的なキャパシタンス値は増加する。
全体的なキャパシタンス値が増加することを用いて、強誘電体物質膜を含むトランジスタは、常温で、６０ｍＶ／ｄｅｃａｄｅ未満のサブスレッショルドスイング（ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ（ＳＳ））を有する。
例えば、二個以上のキャパシタが直列接続され、それぞれのキャパシタのキャパシタンスが正の値を有する場合、全体キャパシタンスは、それぞれの個別キャパシタのキャパシタンスより減少する。
反面、直列接続された二個以上のキャパシタのキャパシタンスの少なくとも一つが負の値を有する場合、全体キャパシタンスは正の値を有し、かつそれぞれの個別キャパシタンスの絶対値より大きい。
負のキャパシタンスを有する強誘電体物質膜と、正のキャパシタンスを有する常誘電体物質膜が直列に接続される場合、直列に接続された強誘電体物質膜及び常誘電体物質膜の全体的なキャパシタンス値は増加する。
全体的なキャパシタンス値が増加することを用いて、強誘電体物質膜を含むトランジスタは、常温で、６０ｍＶ／ｄｅｃａｄｅ未満のサブスレッショルドスイング（ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｗｉｎｇ（ＳＳ））を有する。
【0047】
強誘電体物質膜は、強誘電体特性を有する。
強誘電体物質膜は、例えば、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）、ハフニウムジルコニウム酸化物（ｈａｆｎｉｕｍ ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、バリウムストロンチウムチタン酸化物（ｂａｒｉｕｍ ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウムチタン酸化物（ｂａｒｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、及び鉛ジルコニウムチタン酸化物（ｌｅａｄ ｚｉｒｃｏｎｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）の少なくとも一つを含み得る。
ここで、一例として、ハフニウムジルコニウム酸化物（ｈａｆｎｉｕｍ ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）は、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）にジルコニウム（Ｚｒ）がドープされた物質である。
他の例としては、ハフニウムジルコニウム酸化物（ｈａｆｎｉｕｍ ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）は、ハフニウム（Ｈｆ）とジルコニウム（Ｚｒ）と酸素（Ｏ）の化合物である。
強誘電体物質膜は、例えば、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）、ハフニウムジルコニウム酸化物（ｈａｆｎｉｕｍ ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、バリウムストロンチウムチタン酸化物（ｂａｒｉｕｍ ｓｔｒｏｎｔｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウムチタン酸化物（ｂａｒｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、及び鉛ジルコニウムチタン酸化物（ｌｅａｄ ｚｉｒｃｏｎｉｕｍ ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）の少なくとも一つを含み得る。
ここで、一例として、ハフニウムジルコニウム酸化物（ｈａｆｎｉｕｍ ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）は、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）にジルコニウム（Ｚｒ）がドープされた物質である。
他の例としては、ハフニウムジルコニウム酸化物（ｈａｆｎｉｕｍ ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）は、ハフニウム（Ｈｆ）とジルコニウム（Ｚｒ）と酸素（Ｏ）の化合物である。
【0048】
強誘電体物質膜は、ドープされたドーパントをさらに含むことができる。
例えば、ドーパントは、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニオブ（Ｎｂ）、ランタン（Ｌａ）、イットリウム（Ｙ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、カルシウム（Ｃａ）、セリウム（Ｃｅ）、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ）、ガドリニウム（Ｇｄ）、ゲルマニウム（Ｇｅ）、スカンジウム（Ｓｃ）、ストロンチウム（Ｓｒ）、及びスズ（Ｓｎ）の少なくとも一つを含むことができる。
強誘電体物質膜がどの強誘電体物質を含むかによって、強誘電体物質膜に含まれたドーパントの種類は変わり得る。
強誘電体物質膜がハフニウム酸化物を含む場合、強誘電体物質膜に含まれたドーパントは、例えば、ガドリニウム（Ｇｄ）、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、及びイットリウム（Ｙ）の少なくとも一つを含み得る。
例えば、ドーパントは、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ニオブ（Ｎｂ）、ランタン（Ｌａ）、イットリウム（Ｙ）、マグネシウム（Ｍｇ）、シリコン（Ｓｉ）、カルシウム（Ｃａ）、セリウム（Ｃｅ）、ジスプロシウム（Ｄｙ）、エルビウム（Ｅｒ）、ガドリニウム（Ｇｄ）、ゲルマニウム（Ｇｅ）、スカンジウム（Ｓｃ）、ストロンチウム（Ｓｒ）、及びスズ（Ｓｎ）の少なくとも一つを含むことができる。
強誘電体物質膜がどの強誘電体物質を含むかによって、強誘電体物質膜に含まれたドーパントの種類は変わり得る。
強誘電体物質膜がハフニウム酸化物を含む場合、強誘電体物質膜に含まれたドーパントは、例えば、ガドリニウム（Ｇｄ）、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、及びイットリウム（Ｙ）の少なくとも一つを含み得る。
【0049】
ドーパントがアルミニウム（Ａｌ）の場合、強誘電体物質膜は、３～８ａｔ％（ａｔｏｍｉｃ％）のアルミニウムを含み得る。
ここで、ドーパントの比率は、ハフニウム及びアルミニウムの和に対するアルミニウムの比率である。
ドーパントがシリコン（Ｓｉ）の場合、強誘電体物質膜は、２～１０ａｔ％のシリコンを含み得る。
ドーパントがイットリウム（Ｙ）の場合、強誘電体物質膜は、２～１０ａｔ％のイットリウムを含み得る。
ドーパントがガドリニウム（Ｇｄ）の場合、強誘電体物質膜は、１～７ａｔ％のガドリニウムを含み得る。
ドーパントがジルコニウム（Ｚｒ）の場合、強誘電体物質膜は、５０～８０ａｔ％のジルコニウムを含み得る。
ここで、ドーパントの比率は、ハフニウム及びアルミニウムの和に対するアルミニウムの比率である。
ドーパントがシリコン（Ｓｉ）の場合、強誘電体物質膜は、２～１０ａｔ％のシリコンを含み得る。
ドーパントがイットリウム（Ｙ）の場合、強誘電体物質膜は、２～１０ａｔ％のイットリウムを含み得る。
ドーパントがガドリニウム（Ｇｄ）の場合、強誘電体物質膜は、１～７ａｔ％のガドリニウムを含み得る。
ドーパントがジルコニウム（Ｚｒ）の場合、強誘電体物質膜は、５０～８０ａｔ％のジルコニウムを含み得る。
【0050】
常誘電体物質膜は、常誘電体特性を有する。
常誘電体物質膜は、例えば、シリコン酸化物（ｓｉｌｉｃｏｎ ｏｘｉｄｅ）及び高誘電率を有する金属酸化物の少なくとも一つを含む。
常誘電体物質膜に含まれた金属酸化物は、例えば、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）、ジルコニウム酸化物（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、及びアルミニウム酸化物（ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）の少なくとも一つを含み得るが、これに制限されるものではない。
強誘電体物質膜及び常誘電体物質膜は、同じ物質を含み得る。
強誘電体物質膜は、強誘電体特性を有するが、常誘電体物質膜は、強誘電体特性を有さなくてもよい。
例えば、強誘電体物質膜及び常誘電体物質膜がハフニウム酸化物を含む場合、強誘電体物質膜に含まれたハフニウム酸化物の結晶構造は、常誘電体物質膜に含まれたハフニウム酸化物の結晶構造と異なる。
常誘電体物質膜は、例えば、シリコン酸化物（ｓｉｌｉｃｏｎ ｏｘｉｄｅ）及び高誘電率を有する金属酸化物の少なくとも一つを含む。
常誘電体物質膜に含まれた金属酸化物は、例えば、ハフニウム酸化物（ｈａｆｎｉｕｍ ｏｘｉｄｅ）、ジルコニウム酸化物（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、及びアルミニウム酸化物（ａｌｕｍｉｎｕｍ ｏｘｉｄｅ）の少なくとも一つを含み得るが、これに制限されるものではない。
強誘電体物質膜及び常誘電体物質膜は、同じ物質を含み得る。
強誘電体物質膜は、強誘電体特性を有するが、常誘電体物質膜は、強誘電体特性を有さなくてもよい。
例えば、強誘電体物質膜及び常誘電体物質膜がハフニウム酸化物を含む場合、強誘電体物質膜に含まれたハフニウム酸化物の結晶構造は、常誘電体物質膜に含まれたハフニウム酸化物の結晶構造と異なる。
【0051】
強誘電体物質膜は、強誘電体特性を有する厚さを有する。
強誘電体物質膜の厚さは、例えば、０．５～１０ｎｍであり得るが、これに制限されるものではない。
それぞれの強誘電体物質ごとに強誘電体特性を示す臨界の厚さは変わり得るので、強誘電体物質膜の厚さは、強誘電体物質によって変わり得る。
一例として、第１ゲート絶縁膜１３０は、一つの強誘電体物質膜を含む。
他の例として、第１ゲート絶縁膜１３０は、互いの間に離隔した複数の強誘電体物質膜を含む。
第１ゲート絶縁膜１３０は、複数の強誘電体物質膜と、複数の常誘電体物質膜が交互に積層された積層膜構造を有することもできる。
強誘電体物質膜の厚さは、例えば、０．５～１０ｎｍであり得るが、これに制限されるものではない。
それぞれの強誘電体物質ごとに強誘電体特性を示す臨界の厚さは変わり得るので、強誘電体物質膜の厚さは、強誘電体物質によって変わり得る。
一例として、第１ゲート絶縁膜１３０は、一つの強誘電体物質膜を含む。
他の例として、第１ゲート絶縁膜１３０は、互いの間に離隔した複数の強誘電体物質膜を含む。
第１ゲート絶縁膜１３０は、複数の強誘電体物質膜と、複数の常誘電体物質膜が交互に積層された積層膜構造を有することもできる。
【0052】
第１ゲートスペーサ１４０は、第１ゲート電極１２０の側壁上に配置される。
第１ゲートスペーサ１４０は、第１下部パターンＢＰ１と第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）の間と、第３方向Ｄ３に隣接する第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）の間に配置されない。
第１ゲートスペーサ１４０は、内側壁１４０ＩＳと、接続側壁１４０ＣＳと、外側壁１４０ＯＳを含む。
第１ゲートスペーサの内側壁１４０ＩＳは、第２方向Ｄ２に延長される第１ゲート電極１２０の側壁に向かう。
第１ゲートスペーサの内側壁１４０ＩＳは、第２方向Ｄ２に延長される。
第１ゲートスペーサの内側壁１４０ＩＳは、層間絶縁膜１９０に向かう第１ゲートスペーサの外側壁１４０ＯＳと反対になる面である。
第１ゲートスペーサ１４０は、第１下部パターンＢＰ１と第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）の間と、第３方向Ｄ３に隣接する第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）の間に配置されない。
第１ゲートスペーサ１４０は、内側壁１４０ＩＳと、接続側壁１４０ＣＳと、外側壁１４０ＯＳを含む。
第１ゲートスペーサの内側壁１４０ＩＳは、第２方向Ｄ２に延長される第１ゲート電極１２０の側壁に向かう。
第１ゲートスペーサの内側壁１４０ＩＳは、第２方向Ｄ２に延長される。
第１ゲートスペーサの内側壁１４０ＩＳは、層間絶縁膜１９０に向かう第１ゲートスペーサの外側壁１４０ＯＳと反対になる面である。
【0053】
第１ゲートスペーサの接続側壁１４０ＣＳは、第１ゲートスペーサの内側壁１４０ＩＳ及び第１ゲートスペーサの外側壁１４０ＯＳを接続する。
第１拡張領域（ＡＰ１＿ＬＲ）及び第１縮小領域（ＡＰ１＿ＳＲ）と重なる領域に配置された第１ゲートスペーサ１４０で、第１ゲートスペーサの接続側壁１４０ＣＳは、第１方向Ｄ１に延長される。
第１テーパ領域（ＡＰ１＿ＴＡ）と重なる領域に配置された第１ゲートスペーサ１４０で、第１ゲートスペーサの接続側壁１４０ＣＳは、第１方向Ｄ１と所定の角度を有して延長される。
一例として、第１テーパ領域（ＡＰ１＿ＴＡ）と重なる領域で第１ゲートスペーサ１４０の厚さは、第１拡張領域（ＡＰ１＿ＬＲ）及び第１縮小領域（ＡＰ１＿ＳＲ）と重なる領域で第１ゲートスペーサ１４０の厚さと同一である。
ここで、第１ゲートスペーサ１４０の厚さは、第１方向Ｄ１への厚さである。
他の例として、第１テーパ領域（ＡＰ１＿ＴＡ）と重なる領域で第１ゲートスペーサ１４０の厚さは、第１拡張領域（ＡＰ１＿ＬＲ）及び第１縮小領域（ＡＰ１＿ＳＲ）と重なる領域で第１ゲートスペーサ１４０の厚さと異なってもよい。
第１拡張領域（ＡＰ１＿ＬＲ）及び第１縮小領域（ＡＰ１＿ＳＲ）と重なる領域に配置された第１ゲートスペーサ１４０で、第１ゲートスペーサの接続側壁１４０ＣＳは、第１方向Ｄ１に延長される。
第１テーパ領域（ＡＰ１＿ＴＡ）と重なる領域に配置された第１ゲートスペーサ１４０で、第１ゲートスペーサの接続側壁１４０ＣＳは、第１方向Ｄ１と所定の角度を有して延長される。
一例として、第１テーパ領域（ＡＰ１＿ＴＡ）と重なる領域で第１ゲートスペーサ１４０の厚さは、第１拡張領域（ＡＰ１＿ＬＲ）及び第１縮小領域（ＡＰ１＿ＳＲ）と重なる領域で第１ゲートスペーサ１４０の厚さと同一である。
ここで、第１ゲートスペーサ１４０の厚さは、第１方向Ｄ１への厚さである。
他の例として、第１テーパ領域（ＡＰ１＿ＴＡ）と重なる領域で第１ゲートスペーサ１４０の厚さは、第１拡張領域（ＡＰ１＿ＬＲ）及び第１縮小領域（ＡＰ１＿ＳＲ）と重なる領域で第１ゲートスペーサ１４０の厚さと異なってもよい。
【0054】
第１ゲート絶縁膜１３０は、第１ゲートスペーサの内側壁１４０ＩＳに沿って延長される。
第１ゲート絶縁膜１３０は、第１ゲートスペーサの内側壁１４０ＩＳと接触する。
第１ゲートスペーサ１４０は、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸化物（ＳｉＯ２）、シリコン酸炭窒化物（ＳｉＯＣＮ）、シリコンホウ素窒化物（ＳｉＢＮ）、シリコン酸ホウ素窒化物（ＳｉＯＢＮ）、シリコン酸炭化物（ＳｉＯＣ）、及びこれらの組み合わせの少なくとも一つを含み得る。
第１ゲートスペーサ１４０は、単一膜で示したが、説明の便宜のためのものであり、これに制限されるものではない。
第１ゲート絶縁膜１３０は、第１ゲートスペーサの内側壁１４０ＩＳと接触する。
第１ゲートスペーサ１４０は、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸化物（ＳｉＯ２）、シリコン酸炭窒化物（ＳｉＯＣＮ）、シリコンホウ素窒化物（ＳｉＢＮ）、シリコン酸ホウ素窒化物（ＳｉＯＢＮ）、シリコン酸炭化物（ＳｉＯＣ）、及びこれらの組み合わせの少なくとも一つを含み得る。
第１ゲートスペーサ１４０は、単一膜で示したが、説明の便宜のためのものであり、これに制限されるものではない。
【0055】
第１ゲートキャッピングパターン１４５は、第１ゲート電極１２０及び第１ゲートスペーサ１４０上に配置される。
第１ゲートキャッピングパターン１４５の上面は、層間絶縁膜１９０の上面と同一平面に置かれる。
図とは異なり、第１ゲートキャッピングパターン１４５は、第１ゲートスペーサ１４０の間に配置されることもできる。
第１ゲートキャッピングパターン１４５は、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン炭窒化物（ＳｉＣＮ）、シリコン酸炭窒化物（ＳｉＯＣＮ）、及びこれらの組み合わせの少なくとも一つを含み得る。
第１ゲートキャッピングパターン１４５は、層間絶縁膜１９０に対するエッチング選択比を有する物質を含む。
第１ゲートキャッピングパターン１４５の上面は、層間絶縁膜１９０の上面と同一平面に置かれる。
図とは異なり、第１ゲートキャッピングパターン１４５は、第１ゲートスペーサ１４０の間に配置されることもできる。
第１ゲートキャッピングパターン１４５は、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン炭窒化物（ＳｉＣＮ）、シリコン酸炭窒化物（ＳｉＯＣＮ）、及びこれらの組み合わせの少なくとも一つを含み得る。
第１ゲートキャッピングパターン１４５は、層間絶縁膜１９０に対するエッチング選択比を有する物質を含む。
【0056】
第１ソース／ドレインパターン１５０Ａと、第２ソース／ドレインパターン１５０Ｂと、第３ソース／ドレインパターン１５０Ｃは、第１活性パターンＡＰ１上に配置される。
第１ソース／ドレインパターン１５０Ａと、第２ソース／ドレインパターン１５０Ｂと、第３ソース／ドレインパターン１５０Ｃは、第１下部パターンＢＰ１上に配置される。
第１ソース／ドレインパターン１５０Ａと、第２ソース／ドレインパターン１５０Ｂと、第３ソース／ドレインパターン１５０Ｃは、第１下部パターンＢＰ１と接触する。
第１ソース／ドレインパターン１５０Ａは、第１テーパ領域（ＡＰ１＿ＴＡ）の第１下部パターンＢＰ１上に配置される。
第１ソース／ドレインパターン１５０Ａと、第２ソース／ドレインパターン１５０Ｂと、第３ソース／ドレインパターン１５０Ｃは、第１下部パターンＢＰ１上に配置される。
第１ソース／ドレインパターン１５０Ａと、第２ソース／ドレインパターン１５０Ｂと、第３ソース／ドレインパターン１５０Ｃは、第１下部パターンＢＰ１と接触する。
第１ソース／ドレインパターン１５０Ａは、第１テーパ領域（ＡＰ１＿ＴＡ）の第１下部パターンＢＰ１上に配置される。
【0057】
第１ソース／ドレインパターン１５０Ａは、第１方向Ｄ１に隣接した第２シートパターンＮＳ１２及び第３シートパターンＮＳ１３と接続される。
第１ソース／ドレインパターン１５０Ａは、第２シートパターンＮＳ１２及び第３シートパターンＮＳ１３と接触する。
図とは異なり、一例として、第１ソース／ドレインパターン１５０Ａは、第１シートパターンＮＳ１１及び第３シートパターンＮＳ１３と接続されることもできる。
他の例として、第１ソース／ドレインパターン１５０Ａは、第１方向Ｄ１に隣接した第３シートパターンＮＳ１３の間に配置され、第１方向Ｄ１に隣接した第３シートパターンＮＳ１３と接続されることもできる。
第１ソース／ドレインパターン１５０Ａは、第２シートパターンＮＳ１２及び第３シートパターンＮＳ１３と接触する。
図とは異なり、一例として、第１ソース／ドレインパターン１５０Ａは、第１シートパターンＮＳ１１及び第３シートパターンＮＳ１３と接続されることもできる。
他の例として、第１ソース／ドレインパターン１５０Ａは、第１方向Ｄ１に隣接した第３シートパターンＮＳ１３の間に配置され、第１方向Ｄ１に隣接した第３シートパターンＮＳ１３と接続されることもできる。
【0058】
第２ソース／ドレインパターン１５０Ｂは、第１拡張領域（ＡＰ１＿ＬＲ）の第１下部パターンＢＰ１上に配置される。
第２ソース／ドレインパターン１５０Ｂは、第１方向Ｄ１に隣接した第１シートパターンＮＳ１１及び第３シートパターンＮＳ１３と接続される。
第２ソース／ドレインパターン１５０Ｂは、第１シートパターンＮＳ１１及び第３シートパターンＮＳ１３と接触する。
図には示していないが、第２ソース／ドレインパターン１５０Ｂは、第１方向Ｄ１に隣接した第１シートパターンＮＳ１１の間に配置され、第１方向Ｄ１に隣接した第１シートパターンＮＳ１１と接続される。
第２ソース／ドレインパターン１５０Ｂは、第１方向Ｄ１に隣接した第１シートパターンＮＳ１１及び第３シートパターンＮＳ１３と接続される。
第２ソース／ドレインパターン１５０Ｂは、第１シートパターンＮＳ１１及び第３シートパターンＮＳ１３と接触する。
図には示していないが、第２ソース／ドレインパターン１５０Ｂは、第１方向Ｄ１に隣接した第１シートパターンＮＳ１１の間に配置され、第１方向Ｄ１に隣接した第１シートパターンＮＳ１１と接続される。
【0059】
第３ソース／ドレインパターン１５０Ｃは、第１縮小領域（ＡＰ１＿ＳＲ）の第１下部パターンＢＰ１の間に配置される。
第３ソース／ドレインパターン１５０Ｃは、第１方向Ｄ１に隣接した第２シートパターンＮＳ１２の間に配置され、第１方向Ｄ１に隣接した第２シートパターンＮＳ１２と接続される。
第３ソース／ドレインパターン１５０Ｃは、第２シートパターンＮＳ１２と接触する。
図には示していないが、第３ソース／ドレインパターン１５０Ｃは、第１方向Ｄ１に隣接した第２シートパターンＮＳ１２及び第３シートパターンＮＳ１３と接続される。
第３ソース／ドレインパターン１５０Ｃは、第１方向Ｄ１に隣接した第２シートパターンＮＳ１２の間に配置され、第１方向Ｄ１に隣接した第２シートパターンＮＳ１２と接続される。
第３ソース／ドレインパターン１５０Ｃは、第２シートパターンＮＳ１２と接触する。
図には示していないが、第３ソース／ドレインパターン１５０Ｃは、第１方向Ｄ１に隣接した第２シートパターンＮＳ１２及び第３シートパターンＮＳ１３と接続される。
【0060】
第１ソース／ドレインパターン１５０Ａと、第２ソース／ドレインパターン１５０Ｂと、第３ソース／ドレインパターン１５０Ｃは、第１インナーゲート構造体（ＩＮＴ＿ＧＳ１）に含まれた第１ゲート絶縁膜１３０と接触する。
第１ソース／ドレインパターン１５０Ａと、第２ソース／ドレインパターン１５０Ｂと、第３ソース／ドレインパターン１５０Ｃは、それぞれ複数の幅拡張領域を含む。
図２で、第１ソース／ドレインパターン１５０Ａの外側壁と、第２ソース／ドレインパターン１５０Ｂの外側壁と、第３ソース／ドレインパターン１５０Ｃの外側壁は、それぞれ波状（ｗａｖｙ）又は凹凸形状を有する。
第１ソース／ドレインパターン１５０Ａと、第２ソース／ドレインパターン１５０Ｂと、第３ソース／ドレインパターン１５０Ｃは、それぞれ複数の幅拡張領域を含む。
図２で、第１ソース／ドレインパターン１５０Ａの外側壁と、第２ソース／ドレインパターン１５０Ｂの外側壁と、第３ソース／ドレインパターン１５０Ｃの外側壁は、それぞれ波状（ｗａｖｙ）又は凹凸形状を有する。
【0061】
第２ソース／ドレインパターン１５０Ｂを例に挙げると、幅拡張領域で第２ソース／ドレインパターン１５０Ｂの第１方向Ｄ１への幅は、第１下部パターンＢＰ１から遠くなるにつれて増加した後に減少する。
第２ソース／ドレインパターン１５０Ｂの幅拡張領域は、第３方向Ｄ３に隣接した第１シートパターンＮＳ１１の間に定義される。
第２ソース／ドレインパターン１５０Ｂの幅拡張領域は、第１下部パターンＢＰ１と、第１シートパターンＮＳ１１の内の第１下部パターンＢＰ１に最隣接した第１シートパターンＮＳ１１の間に定義される。
それぞれの第２ソース／ドレインパターン１５０Ｂの幅拡張領域で、第２ソース／ドレインパターン１５０Ｂの幅が最大である地点は、第１シートパターンＮＳ１１及び第１下部パターンＢＰ１の間、又は第３方向Ｄ３に隣接した第１シートパターンＮＳ１１の間に位置する。
第２ソース／ドレインパターン１５０Ｂの幅拡張領域は、第３方向Ｄ３に隣接した第１シートパターンＮＳ１１の間に定義される。
第２ソース／ドレインパターン１５０Ｂの幅拡張領域は、第１下部パターンＢＰ１と、第１シートパターンＮＳ１１の内の第１下部パターンＢＰ１に最隣接した第１シートパターンＮＳ１１の間に定義される。
それぞれの第２ソース／ドレインパターン１５０Ｂの幅拡張領域で、第２ソース／ドレインパターン１５０Ｂの幅が最大である地点は、第１シートパターンＮＳ１１及び第１下部パターンＢＰ１の間、又は第３方向Ｄ３に隣接した第１シートパターンＮＳ１１の間に位置する。
【0062】
第１ソース／ドレインパターン１５０Ａと、第２ソース／ドレインパターン１５０Ｂと、第３ソース／ドレインパターン１５０Ｃは、第１ゲートスペーサ１４０と接触する。
例えば、第１ソース／ドレインパターン１５０Ａと、第２ソース／ドレインパターン１５０Ｂと、第３ソース／ドレインパターン１５０Ｃは、それぞれ第１ゲートスペーサの接続側壁１４０ＣＳと接触する。
また、第１ソース／ドレインパターン１５０Ａと、第２ソース／ドレインパターン１５０Ｂと、第３ソース／ドレインパターン１５０Ｃは、それぞれ第１ゲートスペーサの外側壁１４０ＯＳと接触する。
平面視において、第１ソース／ドレインパターン１５０Ａと、第２ソース／ドレインパターン１５０Ｂと、第３ソース／ドレインパターン１５０Ｃは、それぞれ第１ゲートスペーサの外側壁１４０ＯＳの一部上に配置される。
第１ソース／ドレインパターン１５０Ａと、第２ソース／ドレインパターン１５０Ｂと、第３ソース／ドレインパターン１５０Ｃは、それぞれエピタキシャルパターンを含む。
第１ソース／ドレインパターン１５０Ａと、第２ソース／ドレインパターン１５０Ｂと、第３ソース／ドレインパターン１５０Ｃは、それぞれ半導体物質を含む。
例えば、第１ソース／ドレインパターン１５０Ａと、第２ソース／ドレインパターン１５０Ｂと、第３ソース／ドレインパターン１５０Ｃは、それぞれ第１ゲートスペーサの接続側壁１４０ＣＳと接触する。
また、第１ソース／ドレインパターン１５０Ａと、第２ソース／ドレインパターン１５０Ｂと、第３ソース／ドレインパターン１５０Ｃは、それぞれ第１ゲートスペーサの外側壁１４０ＯＳと接触する。
平面視において、第１ソース／ドレインパターン１５０Ａと、第２ソース／ドレインパターン１５０Ｂと、第３ソース／ドレインパターン１５０Ｃは、それぞれ第１ゲートスペーサの外側壁１４０ＯＳの一部上に配置される。
第１ソース／ドレインパターン１５０Ａと、第２ソース／ドレインパターン１５０Ｂと、第３ソース／ドレインパターン１５０Ｃは、それぞれエピタキシャルパターンを含む。
第１ソース／ドレインパターン１５０Ａと、第２ソース／ドレインパターン１５０Ｂと、第３ソース／ドレインパターン１５０Ｃは、それぞれ半導体物質を含む。
【0063】
第１ソース／ドレインパターン１５０Ａは、第１半導体ライナ膜１５１Ａと、第１半導体フィリング膜１５２Ａを含む。
第２ソース／ドレインパターン１５０Ｂは、第２半導体ライナ膜１５１Ｂと、第２半導体フィリング膜１５２Ｂを含む。
第３ソース／ドレインパターン１５０Ｃは、第３半導体ライナ膜１５１Ｃと、第３半導体フィリング膜１５２Ｃを含む。
第１～第３半導体ライナ膜（１５１Ａ、１５１Ｂ、１５１Ｃ）は、第１下部パターンＢＰ１上に配置される。
第１～第３半導体フィリング膜（１５２Ａ、１５２Ｂ、１５２Ｃ）は、半導体ライナ膜（１５１Ａ、１５１Ｂ、１５１Ｃ）上に配置される。
半導体フィリング膜（１５２Ａ、１５２Ｂ、１５２Ｃ）は、単一膜で示したが、説明の便宜のためのものであり、これに制限されるものではない。
第２ソース／ドレインパターン１５０Ｂは、第２半導体ライナ膜１５１Ｂと、第２半導体フィリング膜１５２Ｂを含む。
第３ソース／ドレインパターン１５０Ｃは、第３半導体ライナ膜１５１Ｃと、第３半導体フィリング膜１５２Ｃを含む。
第１～第３半導体ライナ膜（１５１Ａ、１５１Ｂ、１５１Ｃ）は、第１下部パターンＢＰ１上に配置される。
第１～第３半導体フィリング膜（１５２Ａ、１５２Ｂ、１５２Ｃ）は、半導体ライナ膜（１５１Ａ、１５１Ｂ、１５１Ｃ）上に配置される。
半導体フィリング膜（１５２Ａ、１５２Ｂ、１５２Ｃ）は、単一膜で示したが、説明の便宜のためのものであり、これに制限されるものではない。
【0064】
第１半導体ライナ膜１５１Ａは、第２シートパターンＮＳ１２、第３シートパターンＮＳ１３、第１下部パターンＢＰ１、及び第１インナーゲート構造体（ＩＮＴ＿ＧＳ１）と接触する。
第１半導体ライナ膜１５１Ａは、第１インナーゲート構造体（ＩＮＴ＿ＧＳ１）の第１ゲート絶縁膜１３０と接触する。
第１～第３半導体ライナ膜（１５１Ａ、１５１Ｂ、１５１Ｃ）は、第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）、第１下部パターンＢＰ１及び第１インナーゲート構造体（ＩＮＴ＿ＧＳ１）と接触する。
第１～第３半導体ライナ膜（１５１Ａ、１５１Ｂ、１５１Ｃ）は、第１インナーゲート構造体（ＩＮＴ＿ＧＳ１）の第１ゲート絶縁膜１３０と接触する。
第１～第３半導体フィリング膜（１５２Ａ、１５２Ｂ、１５２Ｃ）は、第１～第３半導体ライナ膜（１５１Ａ、１５１Ｂ、１５１Ｃ）と接触する。
第１～第３半導体フィリング膜（１５２Ａ、１５２Ｂ、１５２Ｃ）は、第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）、第１下部パターンＢＰ１及び第１インナーゲート構造体（ＩＮＴ＿ＧＳ１）と接触しない。
第１半導体ライナ膜１５１Ａは、第１インナーゲート構造体（ＩＮＴ＿ＧＳ１）の第１ゲート絶縁膜１３０と接触する。
第１～第３半導体ライナ膜（１５１Ａ、１５１Ｂ、１５１Ｃ）は、第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）、第１下部パターンＢＰ１及び第１インナーゲート構造体（ＩＮＴ＿ＧＳ１）と接触する。
第１～第３半導体ライナ膜（１５１Ａ、１５１Ｂ、１５１Ｃ）は、第１インナーゲート構造体（ＩＮＴ＿ＧＳ１）の第１ゲート絶縁膜１３０と接触する。
第１～第３半導体フィリング膜（１５２Ａ、１５２Ｂ、１５２Ｃ）は、第１～第３半導体ライナ膜（１５１Ａ、１５１Ｂ、１５１Ｃ）と接触する。
第１～第３半導体フィリング膜（１５２Ａ、１５２Ｂ、１５２Ｃ）は、第１～第３シートパターン（ＮＳ１１、ＮＳ１２、ＮＳ１３）、第１下部パターンＢＰ１及び第１インナーゲート構造体（ＩＮＴ＿ＧＳ１）と接触しない。
【0065】
第１～第３半導体ライナ膜（１５１Ａ、１５１Ｂ、１５１Ｃ）は、それぞれシリコン－ゲルマニウムを含む。
第１～第３半導体ライナ膜（１５１Ａ、１５１Ｂ、１５１Ｃ）は、それぞれシリコン－ゲルマニウム膜を含み得る。
第１～第３半導体ライナ膜（１５１Ａ、１５１Ｂ、１５１Ｃ）は、それぞれエピタキシャル半導体膜であり得る。
第１半導体ライナ膜１５１Ａのゲルマニウム分率は、第２半導体ライナ膜１５１Ｂのゲルマニウム分率及び第３半導体ライナ膜１５１Ｃのゲルマニウム分率と同じである。
第１半導体ライナ膜１５１Ａ、第２半導体ライナ膜１５１Ｂ、及び第３半導体ライナ膜１５１Ｃは、同じエピタキシャル工程により形成され得る。
第１半導体ライナ膜１５１Ａ、第２半導体ライナ膜１５１Ｂ、及び第３半導体ライナ膜１５１Ｃは、単一エピタキシャル工程により形成され得る。
第１～第３半導体ライナ膜（１５１Ａ、１５１Ｂ、１５１Ｃ）は、それぞれシリコン－ゲルマニウム膜を含み得る。
第１～第３半導体ライナ膜（１５１Ａ、１５１Ｂ、１５１Ｃ）は、それぞれエピタキシャル半導体膜であり得る。
第１半導体ライナ膜１５１Ａのゲルマニウム分率は、第２半導体ライナ膜１５１Ｂのゲルマニウム分率及び第３半導体ライナ膜１５１Ｃのゲルマニウム分率と同じである。
第１半導体ライナ膜１５１Ａ、第２半導体ライナ膜１５１Ｂ、及び第３半導体ライナ膜１５１Ｃは、同じエピタキシャル工程により形成され得る。
第１半導体ライナ膜１５１Ａ、第２半導体ライナ膜１５１Ｂ、及び第３半導体ライナ膜１５１Ｃは、単一エピタキシャル工程により形成され得る。
【0066】
第１～第３半導体フィリング膜（１５２Ａ、１５２Ｂ、１５２Ｃ）は、それぞれシリコン－ゲルマニウム膜を含み得る。
第１～第３半導体フィリング膜（１５２Ａ、１５２Ｂ、１５２Ｃ）は、それぞれエピタキシャル半導体膜であり得る。
第１半導体フィリング膜１５２Ａのゲルマニウム分率は、第２半導体フィリング膜１５２Ｂのゲルマニウム分率及び第３半導体フィリング膜１５２Ｃのゲルマニウム分率と同じである。
第１～第３半導体フィリング膜（１５２Ａ、１５２Ｂ、１５２Ｃ）のゲルマニウム分率は、第１～第３半導体ライナ膜（１５１Ａ、１５１Ｂ、１５１Ｃ）のゲルマニウムの分率より大きい。
第１～第３半導体ライナ膜（１５１Ａ、１５１Ｂ、１５１Ｃ）及び第１～第３半導体フィリング膜（１５２Ａ、１５２Ｂ、１５２Ｃ）は、ドープされたｐ型不純物を含み得る。
例えば、ｐ型不純物は、ホウ素（Ｂ）、インジウム（Ｉｎ）及びガリウム（Ｇａ）の少なくとも一つを含み得るが、これに制限されるものではない。
第１～第３半導体フィリング膜（１５２Ａ、１５２Ｂ、１５２Ｃ）は、それぞれエピタキシャル半導体膜であり得る。
第１半導体フィリング膜１５２Ａのゲルマニウム分率は、第２半導体フィリング膜１５２Ｂのゲルマニウム分率及び第３半導体フィリング膜１５２Ｃのゲルマニウム分率と同じである。
第１～第３半導体フィリング膜（１５２Ａ、１５２Ｂ、１５２Ｃ）のゲルマニウム分率は、第１～第３半導体ライナ膜（１５１Ａ、１５１Ｂ、１５１Ｃ）のゲルマニウムの分率より大きい。
第１～第３半導体ライナ膜（１５１Ａ、１５１Ｂ、１５１Ｃ）及び第１～第３半導体フィリング膜（１５２Ａ、１５２Ｂ、１５２Ｃ）は、ドープされたｐ型不純物を含み得る。
例えば、ｐ型不純物は、ホウ素（Ｂ）、インジウム（Ｉｎ）及びガリウム（Ｇａ）の少なくとも一つを含み得るが、これに制限されるものではない。
【0067】
図には示していないが、第１～第３ソース／ドレインパターン（１５０Ａ、１５０Ｂ、１５０Ｃ）は、第１～第３半導体フィリング膜（１５２Ａ、１５２Ｂ、１５２Ｃ）上に配置された半導体キャッピング膜をさらに含む。
一例として、半導体キャッピング膜は、シリコン膜を含み得る。
他の例として、半導体キャッピング膜は、シリコン－ゲルマニウム膜を含み得る。
半導体キャッピング膜がシリコン－ゲルマニウム膜を含む場合、半導体キャッピング膜のゲルマニウムの分率は、第１～第３半導体フィリング膜（１５２Ａ、１５２Ｂ、１５２Ｃ）のゲルマニウムの分率より小さい。
一例として、半導体キャッピング膜は、シリコン膜を含み得る。
他の例として、半導体キャッピング膜は、シリコン－ゲルマニウム膜を含み得る。
半導体キャッピング膜がシリコン－ゲルマニウム膜を含む場合、半導体キャッピング膜のゲルマニウムの分率は、第１～第３半導体フィリング膜（１５２Ａ、１５２Ｂ、１５２Ｃ）のゲルマニウムの分率より小さい。
【0068】
以下では、図２、図８～図１１を用いて、第１～第３ソース／ドレインパターン（１５０Ａ、１５０Ｂ、１５０Ｃ）の形状を説明する。
第３シートパターンＮＳ１３は、第１方向Ｄ１に対向する第１側壁及び第２側壁を含む。
例えば、第３シートパターンＮＳ１３の第１側壁は、第１ソース／ドレインパターン１５０Ａと接触し、第３シートパターンＮＳ１３の第２側壁は、第２ソース／ドレインパターン１５０Ｂと接触する。
第２シートパターンＮＳ１２は、第１方向Ｄ１に対向する第１側壁及び第２側壁を含む。
例えば、第２シートパターンＮＳ１２の第１側壁は、第１ソース／ドレインパターン１５０Ａと接触し、第２シートパターンＮＳ１２の第２側壁は、第３ソース／ドレインパターン１５０Ｃと接触する。
第３シートパターンＮＳ１３は、第１方向Ｄ１に対向する第１側壁及び第２側壁を含む。
例えば、第３シートパターンＮＳ１３の第１側壁は、第１ソース／ドレインパターン１５０Ａと接触し、第３シートパターンＮＳ１３の第２側壁は、第２ソース／ドレインパターン１５０Ｂと接触する。
第２シートパターンＮＳ１２は、第１方向Ｄ１に対向する第１側壁及び第２側壁を含む。
例えば、第２シートパターンＮＳ１２の第１側壁は、第１ソース／ドレインパターン１５０Ａと接触し、第２シートパターンＮＳ１２の第２側壁は、第３ソース／ドレインパターン１５０Ｃと接触する。
【0069】
図８及び図９で、第１ソース／ドレインパターン１５０Ａは、第２シートパターンＮＳ１２と接触する第１境界面（１５０Ａ＿Ｆ１）と、第３シートパターンＮＳ１３と接触する第２境界面（１５０Ａ＿Ｆ２）を含む。
第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）は、第１ソース／ドレインパターンの第２境界面（１５０Ａ＿Ｆ２）と第１方向Ｄ１に反対の位置になる。
第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）及び第１ソース／ドレインパターンの第２境界面（１５０Ａ＿Ｆ２）は、第１半導体ライナ膜１５１Ａに含まれる。
第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）及び第１ソース／ドレインパターンの第２境界面（１５０Ａ＿Ｆ２）は、第１半導体ライナ膜１５１Ａの外側面の一部である。
第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）及び第１ソース／ドレインパターンの第２境界面（１５０Ａ＿Ｆ２）は、第１半導体ライナ膜１５１Ａにより定義される。
第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）は、第１ソース／ドレインパターンの第２境界面（１５０Ａ＿Ｆ２）と第１方向Ｄ１に反対の位置になる。
第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）及び第１ソース／ドレインパターンの第２境界面（１５０Ａ＿Ｆ２）は、第１半導体ライナ膜１５１Ａに含まれる。
第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）及び第１ソース／ドレインパターンの第２境界面（１５０Ａ＿Ｆ２）は、第１半導体ライナ膜１５１Ａの外側面の一部である。
第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）及び第１ソース／ドレインパターンの第２境界面（１５０Ａ＿Ｆ２）は、第１半導体ライナ膜１５１Ａにより定義される。
【0070】
第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）の第２方向Ｄ２への幅Ｗ２１は、第１ソース／ドレインパターンの第２境界面（１５０Ａ＿Ｆ２）の第２方向Ｄ２への幅Ｗ２２と異なる。
例えば、第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）の第２方向Ｄ２への幅Ｗ２１は、第１ソース／ドレインパターンの第２境界面（１５０Ａ＿Ｆ２）の第２方向Ｄ２への幅Ｗ２２より小さい。
例えば、第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）の第２方向Ｄ２への幅Ｗ２１は、第１ソース／ドレインパターンの第２境界面（１５０Ａ＿Ｆ２）の第２方向Ｄ２への幅Ｗ２２より小さい。
【0071】
第１ソース／ドレインパターン１５０Ａは、第２方向Ｄ２に対向する第１水平側壁（１５０Ａ＿ＬＳＷ１）と、第２水平側壁（１５０Ａ＿ＬＳＷ２）を含む。
第１ソース／ドレインパターンの第１水平側壁（１５０Ａ＿ＬＳＷ１）は、第１水平傾斜側壁（１５０Ａ＿ＬＳＷ１１）と、第２水平傾斜側壁（１５０Ａ＿ＬＳＷ１２）を含む。
第１水平傾斜側壁（１５０Ａ＿ＬＳＷ１１）と、第２水平傾斜側壁（１５０Ａ＿ＬＳＷ１２）は、それぞれ第１ゲートスペーサの外側壁１４０ＯＳから延長される。
第１ソース／ドレインパターンの第１水平側壁（１５０Ａ＿ＬＳＷ１）は、第１水平傾斜側壁（１５０Ａ＿ＬＳＷ１１）と、第２水平傾斜側壁（１５０Ａ＿ＬＳＷ１２）が接する第１水平交差点（１５０Ａ＿ＬＦＣ１）を含む。
第１水平交差点（１５０Ａ＿ＬＦＣ１）付近で第１ソース／ドレインパターンの第１水平側壁（１５０Ａ＿ＬＳＷ１）は、ラウンド形状を有するように示したが、これに制限されるものではない。
図とは異なり、第１水平交差点（１５０Ａ＿ＬＦＣ１）付近で第１ソース／ドレインパターンの第１水平側壁（１５０Ａ＿ＬＳＷ１）は、角張った尖点の形状を有することもできる。
第１ソース／ドレインパターンの第１水平側壁（１５０Ａ＿ＬＳＷ１）は、第１水平傾斜側壁（１５０Ａ＿ＬＳＷ１１）と、第２水平傾斜側壁（１５０Ａ＿ＬＳＷ１２）を含む。
第１水平傾斜側壁（１５０Ａ＿ＬＳＷ１１）と、第２水平傾斜側壁（１５０Ａ＿ＬＳＷ１２）は、それぞれ第１ゲートスペーサの外側壁１４０ＯＳから延長される。
第１ソース／ドレインパターンの第１水平側壁（１５０Ａ＿ＬＳＷ１）は、第１水平傾斜側壁（１５０Ａ＿ＬＳＷ１１）と、第２水平傾斜側壁（１５０Ａ＿ＬＳＷ１２）が接する第１水平交差点（１５０Ａ＿ＬＦＣ１）を含む。
第１水平交差点（１５０Ａ＿ＬＦＣ１）付近で第１ソース／ドレインパターンの第１水平側壁（１５０Ａ＿ＬＳＷ１）は、ラウンド形状を有するように示したが、これに制限されるものではない。
図とは異なり、第１水平交差点（１５０Ａ＿ＬＦＣ１）付近で第１ソース／ドレインパターンの第１水平側壁（１５０Ａ＿ＬＳＷ１）は、角張った尖点の形状を有することもできる。
【0072】
第１ソース／ドレインパターンの第２水平側壁（１５０Ａ＿ＬＳＷ２）は、第３水平傾斜側壁（１５０Ａ＿ＬＳＷ２１）と、第４水平傾斜側壁（１５０Ａ＿ＬＳＷ２２）を含む。
第３水平傾斜側壁（１５０Ａ＿ＬＳＷ２１）と、第４水平傾斜側壁（１５０Ａ＿ＬＳＷ２２）は、それぞれ第１ゲートスペーサの外側壁１４０ＯＳから延長される。
第１ソース／ドレインパターンの第２水平側壁（１５０Ａ＿ＬＳＷ２）は、第３水平傾斜側壁（１５０Ａ＿ＬＳＷ２１）と、第４水平傾斜側壁（１５０Ａ＿ＬＳＷ２２）が接する第２水平交差点（１５０Ａ＿ＬＦＣ２）を含む。
第１ソース／ドレインパターンの第１水平側壁（１５０Ａ＿ＬＳＷ１）及び第１ソース／ドレインパターンの第２水平側壁（１５０Ａ＿ＬＳＷ２）は、第１半導体フィリング膜１５２Ａにより定義される。
第１ソース／ドレインパターンの第１水平側壁（１５０Ａ＿ＬＳＷ１）は、第１ソース／ドレインパターンの第２水平側壁（１５０Ａ＿ＬＳＷ２）と非対称である。
第３水平傾斜側壁（１５０Ａ＿ＬＳＷ２１）と、第４水平傾斜側壁（１５０Ａ＿ＬＳＷ２２）は、それぞれ第１ゲートスペーサの外側壁１４０ＯＳから延長される。
第１ソース／ドレインパターンの第２水平側壁（１５０Ａ＿ＬＳＷ２）は、第３水平傾斜側壁（１５０Ａ＿ＬＳＷ２１）と、第４水平傾斜側壁（１５０Ａ＿ＬＳＷ２２）が接する第２水平交差点（１５０Ａ＿ＬＦＣ２）を含む。
第１ソース／ドレインパターンの第１水平側壁（１５０Ａ＿ＬＳＷ１）及び第１ソース／ドレインパターンの第２水平側壁（１５０Ａ＿ＬＳＷ２）は、第１半導体フィリング膜１５２Ａにより定義される。
第１ソース／ドレインパターンの第１水平側壁（１５０Ａ＿ＬＳＷ１）は、第１ソース／ドレインパターンの第２水平側壁（１５０Ａ＿ＬＳＷ２）と非対称である。
【0073】
第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）から第１水平交差点（１５０Ａ＿ＬＦＣ１）までの距離Ｌ１１は、第１ソース／ドレインパターンの第２境界面（１５０Ａ＿Ｆ２）から第１水平交差点（１５０Ａ＿ＬＦＣ１）までの距離Ｌ１２より大きい。
第１水平交差点（１５０Ａ＿ＬＦＣ１）付近で、第１ソース／ドレインパターンの第１水平側壁（１５０Ａ＿ＬＳＷ１）がラウンド形状を有する場合、距離Ｌ１１は、第１境界面（１５０Ａ＿Ｆ１）から第１水平傾斜側壁（１５０Ａ＿ＬＳＷ１１）と、第２水平傾斜側壁（１５０Ａ＿ＬＳＷ１２）が延長されて接する仮想の地点までの距離である。
第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）から第２水平交差点（１５０Ａ＿ＬＦＣ２）までの距離Ｌ２１は、第１ソース／ドレインパターンの第２境界面（１５０Ａ＿Ｆ２）から第２水平交差点（１５０Ａ＿ＬＦＣ２）までの距離Ｌ２２と同一である。
第１水平交差点（１５０Ａ＿ＬＦＣ１）付近で、第１ソース／ドレインパターンの第１水平側壁（１５０Ａ＿ＬＳＷ１）がラウンド形状を有する場合、距離Ｌ１１は、第１境界面（１５０Ａ＿Ｆ１）から第１水平傾斜側壁（１５０Ａ＿ＬＳＷ１１）と、第２水平傾斜側壁（１５０Ａ＿ＬＳＷ１２）が延長されて接する仮想の地点までの距離である。
第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）から第２水平交差点（１５０Ａ＿ＬＦＣ２）までの距離Ｌ２１は、第１ソース／ドレインパターンの第２境界面（１５０Ａ＿Ｆ２）から第２水平交差点（１５０Ａ＿ＬＦＣ２）までの距離Ｌ２２と同一である。
【0074】
別の言葉で言えば、第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）から第１水平交差点（１５０Ａ＿ＬＦＣ１）までの距離Ｌ１１は、第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）から第２水平交差点（１５０Ａ＿ＬＦＣ２）までの距離Ｌ２１と異なる。
例えば、第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）から第１水平交差点（１５０Ａ＿ＬＦＣ１）までの距離Ｌ１１は、第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）から第２水平交差点（１５０Ａ＿ＬＦＣ２）までの距離Ｌ２１より大きい。
第１ソース／ドレインパターンの第２境界面（１５０Ａ＿Ｆ２）から第１水平交差点（１５０Ａ＿ＬＦＣ１）までの距離Ｌ１２は、第１ソース／ドレインパターンの第２境界面（１５０Ａ＿Ｆ２）から第２水平交差点（１５０Ａ＿ＬＦＣ２）までの距離Ｌ２２より小さい。
例えば、第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）から第１水平交差点（１５０Ａ＿ＬＦＣ１）までの距離Ｌ１１は、第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）から第２水平交差点（１５０Ａ＿ＬＦＣ２）までの距離Ｌ２１より大きい。
第１ソース／ドレインパターンの第２境界面（１５０Ａ＿Ｆ２）から第１水平交差点（１５０Ａ＿ＬＦＣ１）までの距離Ｌ１２は、第１ソース／ドレインパターンの第２境界面（１５０Ａ＿Ｆ２）から第２水平交差点（１５０Ａ＿ＬＦＣ２）までの距離Ｌ２２より小さい。
【0075】
第１水平交差点（１５０Ａ＿ＬＦＣ１）及び第２水平交差点（１５０Ａ＿ＬＦＣ２）の位置の差異は、第１ゲートスペーサの外側壁１４０ＯＳからの距離を用いて説明する。
第２シートパターンＮＳ１２と接触した第１ゲートスペーサの外側壁１４０ＯＳから第１水平交差点（１５０Ａ＿ＬＦＣ１）までの距離（Ｌ１１＿Ｓ）は、第３シートパターンＮＳ１３と接触した第１ゲートスペーサの外側壁１４０ＯＳから第１水平交差点（１５０Ａ＿ＬＦＣ１）までの距離（Ｌ１２＿Ｓ）より大きい。
第２シートパターンＮＳ１２と接触した第１ゲートスペーサの外側壁１４０ＯＳから第２水平交差点（１５０Ａ＿ＬＦＣ２）までの距離（Ｌ２１＿Ｓ）は、第３シートパターンＮＳ１３と接触した第１ゲートスペーサの外側壁１４０ＯＳから第２水平交差点（１５０Ａ＿ＬＦＣ２）までの距離（Ｌ２２＿Ｓ）と同一である。
第２シートパターンＮＳ１２と接触した第１ゲートスペーサの外側壁１４０ＯＳから第１水平交差点（１５０Ａ＿ＬＦＣ１）までの距離（Ｌ１１＿Ｓ）は、第３シートパターンＮＳ１３と接触した第１ゲートスペーサの外側壁１４０ＯＳから第１水平交差点（１５０Ａ＿ＬＦＣ１）までの距離（Ｌ１２＿Ｓ）より大きい。
第２シートパターンＮＳ１２と接触した第１ゲートスペーサの外側壁１４０ＯＳから第２水平交差点（１５０Ａ＿ＬＦＣ２）までの距離（Ｌ２１＿Ｓ）は、第３シートパターンＮＳ１３と接触した第１ゲートスペーサの外側壁１４０ＯＳから第２水平交差点（１５０Ａ＿ＬＦＣ２）までの距離（Ｌ２２＿Ｓ）と同一である。
【0076】
第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）は、第２方向Ｄ２に離隔した第１終点（１５０Ａ＿Ｐ１１）と、第２終点（１５０Ａ＿Ｐ１２）を含む。
第１ソース／ドレインパターンの第２境界面（１５０Ａ＿Ｆ２）は、第２方向Ｄ２に離隔した第１終点（１５０Ａ＿Ｐ２１）と、第２終点（１５０Ａ＿Ｐ２２）を含む。
第１境界面（１５０Ａ＿Ｆ１）の第１終点（１５０Ａ＿Ｐ１１）と、第１境界面（１５０Ａ＿Ｆ１）の第２終点（１５０Ａ＿Ｐ１２）は、第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）と第１ゲートスペーサの接続側壁１４０ＣＳが接する地点である。
第２境界面（１５０Ａ＿Ｆ２）の第１終点（１５０Ａ＿Ｐ２１）と、第２境界面（１５０Ａ＿Ｆ２）の第２終点（１５０Ａ＿Ｐ２２）は、第１ソース／ドレインパターンの第２境界面（１５０Ａ＿Ｆ２）と第１ゲートスペーサの接続側壁１４０ＣＳが接する地点である。
第１境界面（１５０Ａ＿Ｆ１）の第１終点（１５０Ａ＿Ｐ１１）は、第１境界面（１５０Ａ＿Ｆ１）の第２終点（１５０Ａ＿Ｐ１２）より第１ソース／ドレインパターンの第１水平側壁（１５０Ａ＿ＬＳＷ１）に近い。
第２境界面（１５０Ａ＿Ｆ２）の第１終点（１５０Ａ＿Ｐ２１）は、第２境界面（１５０Ａ＿Ｆ２）の第２終点（１５０Ａ＿Ｐ２２）より第１ソース／ドレインパターンの第１水平側壁（１５０Ａ＿ＬＳＷ１）に近い。
第１ソース／ドレインパターンの第２境界面（１５０Ａ＿Ｆ２）は、第２方向Ｄ２に離隔した第１終点（１５０Ａ＿Ｐ２１）と、第２終点（１５０Ａ＿Ｐ２２）を含む。
第１境界面（１５０Ａ＿Ｆ１）の第１終点（１５０Ａ＿Ｐ１１）と、第１境界面（１５０Ａ＿Ｆ１）の第２終点（１５０Ａ＿Ｐ１２）は、第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）と第１ゲートスペーサの接続側壁１４０ＣＳが接する地点である。
第２境界面（１５０Ａ＿Ｆ２）の第１終点（１５０Ａ＿Ｐ２１）と、第２境界面（１５０Ａ＿Ｆ２）の第２終点（１５０Ａ＿Ｐ２２）は、第１ソース／ドレインパターンの第２境界面（１５０Ａ＿Ｆ２）と第１ゲートスペーサの接続側壁１４０ＣＳが接する地点である。
第１境界面（１５０Ａ＿Ｆ１）の第１終点（１５０Ａ＿Ｐ１１）は、第１境界面（１５０Ａ＿Ｆ１）の第２終点（１５０Ａ＿Ｐ１２）より第１ソース／ドレインパターンの第１水平側壁（１５０Ａ＿ＬＳＷ１）に近い。
第２境界面（１５０Ａ＿Ｆ２）の第１終点（１５０Ａ＿Ｐ２１）は、第２境界面（１５０Ａ＿Ｆ２）の第２終点（１５０Ａ＿Ｐ２２）より第１ソース／ドレインパターンの第１水平側壁（１５０Ａ＿ＬＳＷ１）に近い。
【0077】
第１終点延長線（１５０Ａ＿ＥＸ１）は、第１境界面（１５０Ａ＿Ｆ１）の第１終点（１５０Ａ＿Ｐ１１）を通過して第１方向Ｄ１に延長される。
第２終点延長線（１５０Ａ＿ＥＸ２）は、第１境界面（１５０Ａ＿Ｆ１）の第２終点（１５０Ａ＿Ｐ１２）を通過して第１方向Ｄ１に延長される。
第１終点延長線（１５０Ａ＿ＥＸ１）と第２終点延長線（１５０Ａ＿ＥＸ２）は、互い間に平行である。
例えば、第１終点延長線（１５０Ａ＿ＥＸ１）は、図１の第１縮小領域（ＡＰ１＿ＳＲ）での第１側壁（ＢＰ１＿ＳＷ１）と平行である。
第２終点延長線（１５０Ａ＿ＥＸ２）は、図１の第１縮小領域（ＡＰ１＿ＳＲ）での第２側壁（ＢＰ１＿ＳＷ２）と平行である。
いくつかの実施形態による半導体装置で、第１終点延長線（１５０Ａ＿ＥＸ１）は、第２境界面（１５０Ａ＿Ｆ２）の第１終点（１５０Ａ＿Ｐ２１）を通過しない。
第２終点延長線（１５０Ａ＿ＥＸ２）は、第２境界面（１５０Ａ＿Ｆ２）の第２終点（１５０Ａ＿Ｐ２２）を通過する。
第２終点延長線（１５０Ａ＿ＥＸ２）は、第１境界面（１５０Ａ＿Ｆ１）の第２終点（１５０Ａ＿Ｐ１２）を通過して第１方向Ｄ１に延長される。
第１終点延長線（１５０Ａ＿ＥＸ１）と第２終点延長線（１５０Ａ＿ＥＸ２）は、互い間に平行である。
例えば、第１終点延長線（１５０Ａ＿ＥＸ１）は、図１の第１縮小領域（ＡＰ１＿ＳＲ）での第１側壁（ＢＰ１＿ＳＷ１）と平行である。
第２終点延長線（１５０Ａ＿ＥＸ２）は、図１の第１縮小領域（ＡＰ１＿ＳＲ）での第２側壁（ＢＰ１＿ＳＷ２）と平行である。
いくつかの実施形態による半導体装置で、第１終点延長線（１５０Ａ＿ＥＸ１）は、第２境界面（１５０Ａ＿Ｆ２）の第１終点（１５０Ａ＿Ｐ２１）を通過しない。
第２終点延長線（１５０Ａ＿ＥＸ２）は、第２境界面（１５０Ａ＿Ｆ２）の第２終点（１５０Ａ＿Ｐ２２）を通過する。
【0078】
図８及び図１０で、第２ソース／ドレインパターン１５０Ｂは、第３シートパターンＮＳ１３と接触する第１境界面（１５０Ｂ＿Ｆ１）と、第１シートパターンＮＳ１１と接触する第２境界面（１５０Ｂ＿Ｆ２）を含む。
第２ソース／ドレインパターンの第１境界面（１５０Ｂ＿Ｆ１）は、第２ソース／ドレインパターンの第２境界面（１５０Ｂ＿Ｆ２）と第１方向Ｄ１に反対の位置となる。
第２ソース／ドレインパターンの第１境界面（１５０Ｂ＿Ｆ１）及び第２ソース／ドレインパターンの第２境界面（１５０Ｂ＿Ｆ２）は、第２半導体ライナ膜１５１Ｂに含まれる。
第２ソース／ドレインパターンの第１境界面（１５０Ｂ＿Ｆ１）及び第２ソース／ドレインパターンの第２境界面（１５０Ｂ＿Ｆ２）は、第２半導体ライナ膜１５１Ｂの外側面の一部である。
第２ソース／ドレインパターンの第１境界面（１５０Ｂ＿Ｆ１）及び第２ソース／ドレインパターンの第２境界面（１５０Ｂ＿Ｆ２）は、第２半導体ライナ膜１５１Ｂにより定義される。
第２ソース／ドレインパターンの第１境界面（１５０Ｂ＿Ｆ１）の第２方向Ｄ２への幅Ｗ２３は、第１ソース／ドレインパターンの第２境界面（１５０Ａ＿Ｆ２）の幅Ｗ２２より大きい。
第２ソース／ドレインパターンの第２境界面（１５０Ｂ＿Ｆ２）の第２方向Ｄ２への幅は、第２ソース／ドレインパターンの第１境界面（１５０Ｂ＿Ｆ１）の幅Ｗ２３と同一である。
第２ソース／ドレインパターンの第１境界面（１５０Ｂ＿Ｆ１）は、第２ソース／ドレインパターンの第２境界面（１５０Ｂ＿Ｆ２）と第１方向Ｄ１に反対の位置となる。
第２ソース／ドレインパターンの第１境界面（１５０Ｂ＿Ｆ１）及び第２ソース／ドレインパターンの第２境界面（１５０Ｂ＿Ｆ２）は、第２半導体ライナ膜１５１Ｂに含まれる。
第２ソース／ドレインパターンの第１境界面（１５０Ｂ＿Ｆ１）及び第２ソース／ドレインパターンの第２境界面（１５０Ｂ＿Ｆ２）は、第２半導体ライナ膜１５１Ｂの外側面の一部である。
第２ソース／ドレインパターンの第１境界面（１５０Ｂ＿Ｆ１）及び第２ソース／ドレインパターンの第２境界面（１５０Ｂ＿Ｆ２）は、第２半導体ライナ膜１５１Ｂにより定義される。
第２ソース／ドレインパターンの第１境界面（１５０Ｂ＿Ｆ１）の第２方向Ｄ２への幅Ｗ２３は、第１ソース／ドレインパターンの第２境界面（１５０Ａ＿Ｆ２）の幅Ｗ２２より大きい。
第２ソース／ドレインパターンの第２境界面（１５０Ｂ＿Ｆ２）の第２方向Ｄ２への幅は、第２ソース／ドレインパターンの第１境界面（１５０Ｂ＿Ｆ１）の幅Ｗ２３と同一である。
【0079】
第２ソース／ドレインパターン１５０Ｂは、第２方向Ｄ２に対向する第１水平側壁（１５０Ｂ＿ＬＳＷ１）と、第２水平側壁（１５０Ｂ＿ＬＳＷ２）を含む。
第２ソース／ドレインパターンの第１水平側壁（１５０Ｂ＿ＬＳＷ１）は、第１水平傾斜側壁（１５０Ｂ＿ＬＳＷ１１）と、第２水平傾斜側壁（１５０Ｂ＿ＬＳＷ１２）を含む。
第１水平傾斜側壁（１５０Ｂ＿ＬＳＷ１１）と、第２水平傾斜側壁（１５０Ｂ＿ＬＳＷ１２）は、それぞれ第１ゲートスペーサの外側壁１４０ＯＳから延長される。
第２ソース／ドレインパターンの第１水平側壁（１５０Ｂ＿ＬＳＷ１）は、第１水平傾斜側壁（１５０Ｂ＿ＬＳＷ１１）と、第２水平傾斜側壁（１５０Ｂ＿ＬＳＷ１２）が接する第３水平交差点（１５０Ｂ＿ＬＦＣ１）を含む。
第２ソース／ドレインパターンの第２水平側壁（１５０Ｂ＿ＬＳＷ２）は、第３水平傾斜側壁（１５０Ｂ＿ＬＳＷ２１）と、第４水平傾斜側壁（１５０Ｂ＿ＬＳＷ２２）を含む。
第３水平傾斜側壁（１５０Ｂ＿ＬＳＷ２１）と、第４水平傾斜側壁（１５０Ｂ＿ＬＳＷ２２）は、それぞれ第１ゲートスペーサの外側壁１４０ＯＳから延長される。
第２ソース／ドレインパターンの第２水平側壁（１５０Ｂ＿ＬＳＷ２）は、第３水平傾斜側壁（１５０Ｂ＿ＬＳＷ２１）と、第４水平傾斜側壁（１５０Ｂ＿ＬＳＷ２２）が接する第４水平交差点（１５０Ｂ＿ＬＦＣ２）を含む。
第２ソース／ドレインパターンの第１水平側壁（１５０Ｂ＿ＬＳＷ１）は、第１水平傾斜側壁（１５０Ｂ＿ＬＳＷ１１）と、第２水平傾斜側壁（１５０Ｂ＿ＬＳＷ１２）を含む。
第１水平傾斜側壁（１５０Ｂ＿ＬＳＷ１１）と、第２水平傾斜側壁（１５０Ｂ＿ＬＳＷ１２）は、それぞれ第１ゲートスペーサの外側壁１４０ＯＳから延長される。
第２ソース／ドレインパターンの第１水平側壁（１５０Ｂ＿ＬＳＷ１）は、第１水平傾斜側壁（１５０Ｂ＿ＬＳＷ１１）と、第２水平傾斜側壁（１５０Ｂ＿ＬＳＷ１２）が接する第３水平交差点（１５０Ｂ＿ＬＦＣ１）を含む。
第２ソース／ドレインパターンの第２水平側壁（１５０Ｂ＿ＬＳＷ２）は、第３水平傾斜側壁（１５０Ｂ＿ＬＳＷ２１）と、第４水平傾斜側壁（１５０Ｂ＿ＬＳＷ２２）を含む。
第３水平傾斜側壁（１５０Ｂ＿ＬＳＷ２１）と、第４水平傾斜側壁（１５０Ｂ＿ＬＳＷ２２）は、それぞれ第１ゲートスペーサの外側壁１４０ＯＳから延長される。
第２ソース／ドレインパターンの第２水平側壁（１５０Ｂ＿ＬＳＷ２）は、第３水平傾斜側壁（１５０Ｂ＿ＬＳＷ２１）と、第４水平傾斜側壁（１５０Ｂ＿ＬＳＷ２２）が接する第４水平交差点（１５０Ｂ＿ＬＦＣ２）を含む。
【0080】
第２ソース／ドレインパターンの第１水平側壁（１５０Ｂ＿ＬＳＷ１）及び第２ソース／ドレインパターンの第２水平側壁（１５０Ｂ＿ＬＳＷ２）は、第２半導体フィリング膜１５２Ｂにより定義される。
第２ソース／ドレインパターンの第１水平側壁（１５０Ｂ＿ＬＳＷ１）は、第２ソース／ドレインパターンの第２水平側壁（１５０Ｂ＿ＬＳＷ２）と対称である。
第２ソース／ドレインパターンの第１境界面（１５０Ｂ＿Ｆ１）から第３水平交差点（１５０Ｂ＿ＬＦＣ１）までの距離Ｌ３１は、第２ソース／ドレインパターンの第２境界面（１５０Ｂ＿Ｆ２）から第３水平交差点（１５０Ｂ＿ＬＦＣ１）までの距離Ｌ３２と同一である。
第２ソース／ドレインパターンの第１境界面（１５０Ｂ＿Ｆ１）から第４水平交差点（１５０Ｂ＿ＬＦＣ２）までの距離Ｌ４１は、第２ソース／ドレインパターンの第２境界面（１５０Ｂ＿Ｆ２）から第４水平交差点（１５０Ｂ＿ＬＦＣ２）までの距離Ｌ４２と同一である。
第２ソース／ドレインパターンの第１境界面（１５０Ｂ＿Ｆ１）から第３水平交差点（１５０Ｂ＿ＬＦＣ１）までの距離Ｌ３１は、第２ソース／ドレインパターンの第１境界面（１５０Ｂ＿Ｆ１）から第４水平交差点（１５０Ｂ＿ＬＦＣ２）までの距離Ｌ４１と同一である。
第２ソース／ドレインパターンの第１水平側壁（１５０Ｂ＿ＬＳＷ１）は、第２ソース／ドレインパターンの第２水平側壁（１５０Ｂ＿ＬＳＷ２）と対称である。
第２ソース／ドレインパターンの第１境界面（１５０Ｂ＿Ｆ１）から第３水平交差点（１５０Ｂ＿ＬＦＣ１）までの距離Ｌ３１は、第２ソース／ドレインパターンの第２境界面（１５０Ｂ＿Ｆ２）から第３水平交差点（１５０Ｂ＿ＬＦＣ１）までの距離Ｌ３２と同一である。
第２ソース／ドレインパターンの第１境界面（１５０Ｂ＿Ｆ１）から第４水平交差点（１５０Ｂ＿ＬＦＣ２）までの距離Ｌ４１は、第２ソース／ドレインパターンの第２境界面（１５０Ｂ＿Ｆ２）から第４水平交差点（１５０Ｂ＿ＬＦＣ２）までの距離Ｌ４２と同一である。
第２ソース／ドレインパターンの第１境界面（１５０Ｂ＿Ｆ１）から第３水平交差点（１５０Ｂ＿ＬＦＣ１）までの距離Ｌ３１は、第２ソース／ドレインパターンの第１境界面（１５０Ｂ＿Ｆ１）から第４水平交差点（１５０Ｂ＿ＬＦＣ２）までの距離Ｌ４１と同一である。
【0081】
図８及び図１１で、第３ソース／ドレインパターン１５０Ｃは、第２シートパターンＮＳ１２と接触する第１境界面（１５０Ｃ＿Ｆ１）と、第１境界面（１５０Ｃ＿Ｆ１）と接触する第２シートパターンと異なる第２シートパターンＮＳ１２と接触する第２境界面（１５０Ｃ＿Ｆ２）を含む。
第３ソース／ドレインパターンの第１境界面（１５０Ｃ＿Ｆ１）は、第３ソース／ドレインパターンの第２境界面（１５０Ｃ＿Ｆ２）と第１方向Ｄ１に反対の位置となる。
第３ソース／ドレインパターンの第１境界面（１５０Ｃ＿Ｆ１）及び第３ソース／ドレインパターンの第２境界面（１５０Ｃ＿Ｆ２）は、第３半導体ライナ膜１５１Ｃに含まれる。
第３ソース／ドレインパターンの第１境界面（１５０Ｃ＿Ｆ１）及び第３ソース／ドレインパターンの第２境界面（１５０Ｃ＿Ｆ２）は、第３半導体ライナ膜１５１Ｃの外側面の一部である。
第３ソース／ドレインパターンの第２境界面（１５０Ｃ＿Ｆ２）の第２方向Ｄ２への幅は、第３ソース／ドレインパターンの第１境界面（１５０Ｃ＿Ｆ１）の第２方向Ｄ２への幅と同一である。
第３ソース／ドレインパターンの第２境界面（１５０Ｃ＿Ｆ２）の第２方向Ｄ２への幅は、第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）の幅Ｗ２１と同一である。
第３ソース／ドレインパターンの第１境界面（１５０Ｃ＿Ｆ１）は、第３ソース／ドレインパターンの第２境界面（１５０Ｃ＿Ｆ２）と第１方向Ｄ１に反対の位置となる。
第３ソース／ドレインパターンの第１境界面（１５０Ｃ＿Ｆ１）及び第３ソース／ドレインパターンの第２境界面（１５０Ｃ＿Ｆ２）は、第３半導体ライナ膜１５１Ｃに含まれる。
第３ソース／ドレインパターンの第１境界面（１５０Ｃ＿Ｆ１）及び第３ソース／ドレインパターンの第２境界面（１５０Ｃ＿Ｆ２）は、第３半導体ライナ膜１５１Ｃの外側面の一部である。
第３ソース／ドレインパターンの第２境界面（１５０Ｃ＿Ｆ２）の第２方向Ｄ２への幅は、第３ソース／ドレインパターンの第１境界面（１５０Ｃ＿Ｆ１）の第２方向Ｄ２への幅と同一である。
第３ソース／ドレインパターンの第２境界面（１５０Ｃ＿Ｆ２）の第２方向Ｄ２への幅は、第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）の幅Ｗ２１と同一である。
【0082】
第３ソース／ドレインパターン１５０Ｃは、第２方向Ｄ２に対向する第１水平側壁（１５０Ｃ＿ＬＳＷ１）と、第２水平側壁（１５０Ｃ＿ＬＳＷ２）を含む。
第３ソース／ドレインパターンの第１水平側壁（１５０Ｃ＿ＬＳＷ１）は、第１水平傾斜側壁（１５０Ｃ＿ＬＳＷ１１）と、第２水平傾斜側壁（１５０Ｃ＿ＬＳＷ１２）を含む。
第１水平傾斜側壁（１５０Ｃ＿ＬＳＷ１１）と、第２水平傾斜側壁（１５０Ｃ＿ＬＳＷ１２）は、それぞれ第１ゲートスペーサの外側壁１４０ＯＳから延長される。
第３ソース／ドレインパターンの第１水平側壁（１５０Ｃ＿ＬＳＷ１）は、第１水平傾斜側壁（１５０Ｃ＿ＬＳＷ１１）と、第２水平傾斜側壁（１５０Ｃ＿ＬＳＷ１２）が接する第５水平交差点（１５０Ｃ＿ＬＦＣ１）を含む。
第３ソース／ドレインパターンの第２水平側壁（１５０Ｃ＿ＬＳＷ２）は、第３水平傾斜側壁（１５０Ｃ＿ＬＳＷ２１）と、第４水平傾斜側壁（１５０Ｃ＿ＬＳＷ２２）を含む。
第３水平傾斜側壁（１５０Ｃ＿ＬＳＷ２１）と、第４水平傾斜側壁（１５０Ｃ＿ＬＳＷ２２）は、それぞれ第１ゲートスペーサの外側壁１４０ＯＳから延長される。
第３ソース／ドレインパターンの第１水平側壁（１５０Ｃ＿ＬＳＷ１）は、第１水平傾斜側壁（１５０Ｃ＿ＬＳＷ１１）と、第２水平傾斜側壁（１５０Ｃ＿ＬＳＷ１２）を含む。
第１水平傾斜側壁（１５０Ｃ＿ＬＳＷ１１）と、第２水平傾斜側壁（１５０Ｃ＿ＬＳＷ１２）は、それぞれ第１ゲートスペーサの外側壁１４０ＯＳから延長される。
第３ソース／ドレインパターンの第１水平側壁（１５０Ｃ＿ＬＳＷ１）は、第１水平傾斜側壁（１５０Ｃ＿ＬＳＷ１１）と、第２水平傾斜側壁（１５０Ｃ＿ＬＳＷ１２）が接する第５水平交差点（１５０Ｃ＿ＬＦＣ１）を含む。
第３ソース／ドレインパターンの第２水平側壁（１５０Ｃ＿ＬＳＷ２）は、第３水平傾斜側壁（１５０Ｃ＿ＬＳＷ２１）と、第４水平傾斜側壁（１５０Ｃ＿ＬＳＷ２２）を含む。
第３水平傾斜側壁（１５０Ｃ＿ＬＳＷ２１）と、第４水平傾斜側壁（１５０Ｃ＿ＬＳＷ２２）は、それぞれ第１ゲートスペーサの外側壁１４０ＯＳから延長される。
【0083】
第３ソース／ドレインパターンの第２水平側壁（１５０Ｃ＿ＬＳＷ２）は、第３水平傾斜側壁（１５０Ｃ＿ＬＳＷ２１）と、第４水平傾斜側壁（１５０Ｃ＿ＬＳＷ２２）が接する第６水平交差点（１５０Ｃ＿ＬＦＣ２）を含む。
第３ソース／ドレインパターンの第１水平側壁（１５０Ｃ＿ＬＳＷ１）及び第３ソース／ドレインパターンの第２水平側壁（１５０Ｃ＿ＬＳＷ２）は、第３半導体フィリング膜１５２Ｃにより定義される。
第３ソース／ドレインパターンの第１水平側壁（１５０Ｃ＿ＬＳＷ１）は、第３ソース／ドレインパターンの第２水平側壁（１５０Ｃ＿ＬＳＷ２）と対称である。
第３ソース／ドレインパターンの第１境界面（１５０Ｃ＿Ｆ１）から第５水平交差点（１５０Ｃ＿ＬＦＣ１）までの距離Ｌ５１は、第３ソース／ドレインパターンの第２境界面（１５０Ｃ＿Ｆ２）から第５水平交差点（１５０Ｃ＿ＬＦＣ１）までの距離Ｌ５２と同一である。
第３ソース／ドレインパターンの第１水平側壁（１５０Ｃ＿ＬＳＷ１）及び第３ソース／ドレインパターンの第２水平側壁（１５０Ｃ＿ＬＳＷ２）は、第３半導体フィリング膜１５２Ｃにより定義される。
第３ソース／ドレインパターンの第１水平側壁（１５０Ｃ＿ＬＳＷ１）は、第３ソース／ドレインパターンの第２水平側壁（１５０Ｃ＿ＬＳＷ２）と対称である。
第３ソース／ドレインパターンの第１境界面（１５０Ｃ＿Ｆ１）から第５水平交差点（１５０Ｃ＿ＬＦＣ１）までの距離Ｌ５１は、第３ソース／ドレインパターンの第２境界面（１５０Ｃ＿Ｆ２）から第５水平交差点（１５０Ｃ＿ＬＦＣ１）までの距離Ｌ５２と同一である。
【0084】
第３ソース／ドレインパターンの第１境界面（１５０Ｃ＿Ｆ１）から第６水平交差点（１５０Ｃ＿ＬＦＣ２）までの距離Ｌ６１は、第３ソース／ドレインパターンの第２境界面（１５０Ｃ＿Ｆ２）から第６水平交差点（１５０Ｃ＿ＬＦＣ２）までの距離Ｌ６２と同一である。
第３ソース／ドレインパターンの第１境界面（１５０Ｃ＿Ｆ１）から第５水平交差点（１５０Ｃ＿ＬＦＣ１）までの距離Ｌ５１は、第３ソース／ドレインパターンの第１境界面（１５０Ｃ＿Ｆ１）から第６水平交差点（）１５０Ｃ＿ＬＦＣ２）までの距離Ｌ６１と同一である。
ここで、距離（Ｌ１１、Ｌ１１＿Ｓ、Ｌ１２、Ｌ１２＿Ｓ、Ｌ２１、Ｌ２１＿Ｓ、Ｌ２２、Ｌ２２＿Ｓ、Ｌ３１、Ｌ３２、Ｌ４１、Ｌ４２、Ｌ５１、Ｌ５２、Ｌ６１、Ｌ６２）は、いずれも第１方向Ｄ１で測定した水平距離である。
第３ソース／ドレインパターンの第１境界面（１５０Ｃ＿Ｆ１）から第５水平交差点（１５０Ｃ＿ＬＦＣ１）までの距離Ｌ５１は、第３ソース／ドレインパターンの第１境界面（１５０Ｃ＿Ｆ１）から第６水平交差点（）１５０Ｃ＿ＬＦＣ２）までの距離Ｌ６１と同一である。
ここで、距離（Ｌ１１、Ｌ１１＿Ｓ、Ｌ１２、Ｌ１２＿Ｓ、Ｌ２１、Ｌ２１＿Ｓ、Ｌ２２、Ｌ２２＿Ｓ、Ｌ３１、Ｌ３２、Ｌ４１、Ｌ４２、Ｌ５１、Ｌ５２、Ｌ６１、Ｌ６２）は、いずれも第１方向Ｄ１で測定した水平距離である。
【0085】
図９で、平面図で、第１半導体ライナ膜１５１Ａは、第２シートパターンＮＳ１２と接触する第１サブライナ膜１５１Ａ１と、第３シートパターンＮＳ１３と接触する第２サブライナ膜１５１Ａ２を含む。
第１半導体フィリング膜１５２Ａは、第１サブライナ膜１５１Ａ１及び第２サブライナ膜１５１Ａ２の間に配置される。
第１半導体フィリング膜１５２Ａは、第１サブライナ膜１５１Ａ１及び第２サブライナ膜１５１Ａ２の間に配置される。
【0086】
図８～図１０で、第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）は、第１サブライナ膜１５１Ａ１により定義される。
第１ソース／ドレインパターンの第２境界面（１５０Ａ＿Ｆ２）は、第２サブライナ膜１５１Ａ２により定義される。
第１サブライナ膜１５１Ａ１の第２方向Ｄ２への幅Ｗ２１は、第２サブライナ膜１５１Ａ２の第２方向Ｄ２への幅Ｗ２２より小さい。
第２半導体ライナ膜１５１Ｂの第２方向Ｄ２への幅Ｗ２３は、第１サブライナ膜１５１Ａ１の幅Ｗ２１及び第２サブライナ膜１５１Ａ２の幅Ｗ２２より大きい。
第１サブライナ膜１５１Ａ１の第１方向Ｄ１への厚さＴ１１は、第２サブライナ膜１５１Ａ２の第１方向Ｄ１への厚さＴ１２と異なる。
例えば、第１サブライナ膜１５１Ａ１の厚さＴ１１は、第２サブライナ膜１５１Ａ２の厚さＴ１２より大きい。
第２半導体ライナ膜１５１Ｂの第１方向Ｄ１への厚さＴ１３は、第２サブライナ膜１５１Ａ２の厚さＴ１２と異なる。
例えば、第２半導体ライナ膜１５１Ｂの厚さＴ１３は、第２サブライナ膜１５１Ａ２の厚さＴ１２より小さい。
第１ソース／ドレインパターンの第２境界面（１５０Ａ＿Ｆ２）は、第２サブライナ膜１５１Ａ２により定義される。
第１サブライナ膜１５１Ａ１の第２方向Ｄ２への幅Ｗ２１は、第２サブライナ膜１５１Ａ２の第２方向Ｄ２への幅Ｗ２２より小さい。
第２半導体ライナ膜１５１Ｂの第２方向Ｄ２への幅Ｗ２３は、第１サブライナ膜１５１Ａ１の幅Ｗ２１及び第２サブライナ膜１５１Ａ２の幅Ｗ２２より大きい。
第１サブライナ膜１５１Ａ１の第１方向Ｄ１への厚さＴ１１は、第２サブライナ膜１５１Ａ２の第１方向Ｄ１への厚さＴ１２と異なる。
例えば、第１サブライナ膜１５１Ａ１の厚さＴ１１は、第２サブライナ膜１５１Ａ２の厚さＴ１２より大きい。
第２半導体ライナ膜１５１Ｂの第１方向Ｄ１への厚さＴ１３は、第２サブライナ膜１５１Ａ２の厚さＴ１２と異なる。
例えば、第２半導体ライナ膜１５１Ｂの厚さＴ１３は、第２サブライナ膜１５１Ａ２の厚さＴ１２より小さい。
【0087】
第１サブライナ膜１５１Ａ１は、第１半導体フィリング膜１５２Ａに向かう内側面（１５１Ａ１＿ＩＳ）を含む。
第２サブライナ膜１５１Ａ２は、第１半導体フィリング膜１５２Ａに向かう内側面（１５１Ａ２＿ＩＳ）を含む。
第２半導体ライナ膜１５１Ｂは、第２半導体フィリング膜１５２Ｂに向かう内側面（１５１Ｂ＿ＩＳ）を含む。
第１サブライナ膜の内側面（１５１Ａ１＿ＩＳ）は、第２方向Ｄ２に延長される第１接続部分（１５１Ａ１＿ＩＣ）と、第１ファセット部分（１５１Ａ１＿ＩＦ）を含む。
第２サブライナ膜の内側面（１５１Ａ２＿ＩＳ）は、第２方向Ｄ２に延長される第２接続部分（１５１Ａ２＿ＩＣ）と、第２ファセット部分（１５１Ａ２＿ＩＦ）を含む。
第２半導体ライナ膜の内側面（１５１Ｂ＿ＩＳ）は、第２方向Ｄ２に延長される第３接続部分（１５１Ｂ＿ＩＣ）と、第３ファセット部分（１５１Ｂ＿ＩＦ）を含む。
第１ファセット部分（１５１Ａ１＿ＩＦ）、第２ファセット部分（１５１Ａ２＿ＩＦ）、及び第３ファセット部分（１５１Ｂ＿ＩＦ）は、それぞれ第１ゲートスペーサの接続側壁１４０ＣＳから延長される。
第２サブライナ膜１５１Ａ２は、第１半導体フィリング膜１５２Ａに向かう内側面（１５１Ａ２＿ＩＳ）を含む。
第２半導体ライナ膜１５１Ｂは、第２半導体フィリング膜１５２Ｂに向かう内側面（１５１Ｂ＿ＩＳ）を含む。
第１サブライナ膜の内側面（１５１Ａ１＿ＩＳ）は、第２方向Ｄ２に延長される第１接続部分（１５１Ａ１＿ＩＣ）と、第１ファセット部分（１５１Ａ１＿ＩＦ）を含む。
第２サブライナ膜の内側面（１５１Ａ２＿ＩＳ）は、第２方向Ｄ２に延長される第２接続部分（１５１Ａ２＿ＩＣ）と、第２ファセット部分（１５１Ａ２＿ＩＦ）を含む。
第２半導体ライナ膜の内側面（１５１Ｂ＿ＩＳ）は、第２方向Ｄ２に延長される第３接続部分（１５１Ｂ＿ＩＣ）と、第３ファセット部分（１５１Ｂ＿ＩＦ）を含む。
第１ファセット部分（１５１Ａ１＿ＩＦ）、第２ファセット部分（１５１Ａ２＿ＩＦ）、及び第３ファセット部分（１５１Ｂ＿ＩＦ）は、それぞれ第１ゲートスペーサの接続側壁１４０ＣＳから延長される。
【0088】
第１接続部分（１５１Ａ１＿ＩＣ）の第２方向Ｄ２への幅Ｗ３１は、第２接続部分（１５１Ａ２＿ＩＣ）の第２方向Ｄ２への幅Ｗ３２と異なる。
例えば、第１接続部分（１５１Ａ１＿ＩＣ）の幅Ｗ３１は、第２接続部分（１５１Ａ２＿ＩＣ）の幅Ｗ３２より小さい。
第３接続部分（１５１Ｂ＿ＩＣ）の第２方向Ｄ２への幅Ｗ３３は、第２接続部分（１５１Ａ２＿ＩＣ）の幅Ｗ３２と異なる。
例えば、第３接続部分（１５１Ｂ＿ＩＣ）の幅Ｗ３３は、第２接続部分（１５１Ａ２＿ＩＣ）の幅Ｗ３２より大きい。
図とは異なり、第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）の第２方向Ｄ２への長さが減少することにより、第１サブライナ膜の内側面（１５１Ａ１＿ＩＳ）は、第１接続部分（１５１Ａ１＿ＩＣ）を含まなくてもよい。
例えば、第１接続部分（１５１Ａ１＿ＩＣ）の幅Ｗ３１は、第２接続部分（１５１Ａ２＿ＩＣ）の幅Ｗ３２より小さい。
第３接続部分（１５１Ｂ＿ＩＣ）の第２方向Ｄ２への幅Ｗ３３は、第２接続部分（１５１Ａ２＿ＩＣ）の幅Ｗ３２と異なる。
例えば、第３接続部分（１５１Ｂ＿ＩＣ）の幅Ｗ３３は、第２接続部分（１５１Ａ２＿ＩＣ）の幅Ｗ３２より大きい。
図とは異なり、第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）の第２方向Ｄ２への長さが減少することにより、第１サブライナ膜の内側面（１５１Ａ１＿ＩＳ）は、第１接続部分（１５１Ａ１＿ＩＣ）を含まなくてもよい。
【0089】
以下では、図１、図２、図５～図７を用いて、断面図でのソース／ドレインパターン（１５０Ａ、１５０Ｂ、１５０Ｃ）の形状を説明する。
第１ソース／ドレインパターン１５０Ａは、底面（１５０Ａ＿ＢＳ）と、垂直側壁（１５０Ａ＿ＶＳＷ）を含む。
第１ソース／ドレインパターンの底面（１５０Ａ＿ＢＳ）は、第１テーパ領域（ＡＰ１＿ＴＡ）の第１下部パターンＢＰ１と接触する。
第１ソース／ドレインパターンの垂直側壁（１５０Ａ＿ＶＳＷ）は、第１ソース／ドレインパターンの底面（１５０Ａ＿ＢＳ）から第３方向Ｄ３に延長される。
第１ソース／ドレインパターンの垂直側壁（１５０Ａ＿ＶＳＷ）は、下部傾斜側壁（１５０Ａ＿ＶＳＷ１）と、上部傾斜側壁（１５０Ａ＿ＶＳＷ２）と、第１垂直ファセット（ｆａｃｅｔ）交差点（１５０Ａ＿ＶＦＣ）を含む。
第１垂直ファセット交差点（１５０Ａ＿ＶＦＣ）は、第１ソース／ドレインパターンの下部傾斜側壁（１５０Ａ＿ＶＳＷ１）と、第１ソース／ドレインパターンの上部傾斜側壁（１５０Ａ＿ＶＳＷ２）が接する地点である。
断面図において、第１垂直ファセット交差点（１５０Ａ＿ＶＦＣ）で、第１ソース／ドレインパターン１５０Ａの第２方向Ｄ２への幅は、最大である。
第１ソース／ドレインパターン１５０Ａは、底面（１５０Ａ＿ＢＳ）と、垂直側壁（１５０Ａ＿ＶＳＷ）を含む。
第１ソース／ドレインパターンの底面（１５０Ａ＿ＢＳ）は、第１テーパ領域（ＡＰ１＿ＴＡ）の第１下部パターンＢＰ１と接触する。
第１ソース／ドレインパターンの垂直側壁（１５０Ａ＿ＶＳＷ）は、第１ソース／ドレインパターンの底面（１５０Ａ＿ＢＳ）から第３方向Ｄ３に延長される。
第１ソース／ドレインパターンの垂直側壁（１５０Ａ＿ＶＳＷ）は、下部傾斜側壁（１５０Ａ＿ＶＳＷ１）と、上部傾斜側壁（１５０Ａ＿ＶＳＷ２）と、第１垂直ファセット（ｆａｃｅｔ）交差点（１５０Ａ＿ＶＦＣ）を含む。
第１垂直ファセット交差点（１５０Ａ＿ＶＦＣ）は、第１ソース／ドレインパターンの下部傾斜側壁（１５０Ａ＿ＶＳＷ１）と、第１ソース／ドレインパターンの上部傾斜側壁（１５０Ａ＿ＶＳＷ２）が接する地点である。
断面図において、第１垂直ファセット交差点（１５０Ａ＿ＶＦＣ）で、第１ソース／ドレインパターン１５０Ａの第２方向Ｄ２への幅は、最大である。
【0090】
第２ソース／ドレインパターン１５０Ｂは、底面（１５０Ｂ＿ＢＳ）と、第２方向Ｄ２に対向する垂直側壁（１５０Ｂ＿ＶＳＷ）を含む。
第２ソース／ドレインパターンの底面（１５０Ｂ＿ＢＳ）は、第１拡張領域（ＡＰ１＿ＬＲ）の第１下部パターンＢＰ１と接触する。
第２ソース／ドレインパターンの垂直側壁（１５０Ｂ＿ＶＳＷ）は、第２ソース／ドレインパターンの底面（１５０Ｂ＿ＢＳ）から第３方向Ｄ３に延長される。
第２ソース／ドレインパターンの垂直側壁（１５０Ｂ＿ＶＳＷ）は、下部傾斜側壁（１５０Ｂ＿ＶＳＷ１）と、上部傾斜側壁（１５０Ｂ＿ＶＳＷ２）と、第２垂直ファセット交差点（１５０Ｂ＿ＶＦＣ）を含む。
第２垂直ファセット交差点（１５０Ｂ＿ＶＦＣ）は、第２ソース／ドレインパターンの下部傾斜側壁（１５０Ｂ＿ＶＳＷ１）と、第２ソース／ドレインパターンの上部傾斜側壁（１５０Ｂ＿ＶＳＷ２）が接する地点である。
断面図において、第２垂直ファセット交差点（１５０Ｂ＿ＶＦＣ）で、第２ソース／ドレインパターン１５０Ｂの第２方向Ｄ２への幅は、最大である。
第２ソース／ドレインパターンの底面（１５０Ｂ＿ＢＳ）は、第１拡張領域（ＡＰ１＿ＬＲ）の第１下部パターンＢＰ１と接触する。
第２ソース／ドレインパターンの垂直側壁（１５０Ｂ＿ＶＳＷ）は、第２ソース／ドレインパターンの底面（１５０Ｂ＿ＢＳ）から第３方向Ｄ３に延長される。
第２ソース／ドレインパターンの垂直側壁（１５０Ｂ＿ＶＳＷ）は、下部傾斜側壁（１５０Ｂ＿ＶＳＷ１）と、上部傾斜側壁（１５０Ｂ＿ＶＳＷ２）と、第２垂直ファセット交差点（１５０Ｂ＿ＶＦＣ）を含む。
第２垂直ファセット交差点（１５０Ｂ＿ＶＦＣ）は、第２ソース／ドレインパターンの下部傾斜側壁（１５０Ｂ＿ＶＳＷ１）と、第２ソース／ドレインパターンの上部傾斜側壁（１５０Ｂ＿ＶＳＷ２）が接する地点である。
断面図において、第２垂直ファセット交差点（１５０Ｂ＿ＶＦＣ）で、第２ソース／ドレインパターン１５０Ｂの第２方向Ｄ２への幅は、最大である。
【0091】
第３ソース／ドレインパターン１５０Ｃは、底面（１５０Ｃ＿ＢＳ）と、第２方向Ｄ２に対向する垂直側壁（１５０Ｃ＿ＶＳＷ）を含む。
第３ソース／ドレインパターンの底面（１５０Ｃ＿ＢＳ）は、第１縮小領域（ＡＰ１＿ＳＲ）の第１下部パターンＢＰ１と接触する。
第３ソース／ドレインパターンの垂直側壁（１５０Ｃ＿ＶＳＷ）は、第３ソース／ドレインパターンの底面（１５０Ｃ＿ＢＳ）から第３方向Ｄ３に延長される。
第３ソース／ドレインパターンの垂直側壁（１５０Ｃ＿ＶＳＷ）は、下部傾斜側壁（１５０Ｃ＿ＶＳＷ１）と、上部傾斜側壁（１５０Ｃ＿ＶＳＷ２）と、第３垂直ファセット交差点（１５０Ｃ＿ＶＦＣ）を含む。
第３垂直ファセット交差点（１５０Ｃ＿ＶＦＣ）は、第３ソース／ドレインパターンの下部傾斜側壁（１５０Ｃ＿ＶＳＷ１）と、第３ソース／ドレインパターンの上部傾斜側壁（１５０Ｃ＿ＶＳＷ２）が接する地点である。
断面図において、第３垂直ファセット交差点（１５０Ｃ＿ＶＦＣ）で、第３ソース／ドレインパターン１５０Ｃの第２方向Ｄ２への幅は、最大である。
第３ソース／ドレインパターンの底面（１５０Ｃ＿ＢＳ）は、第１縮小領域（ＡＰ１＿ＳＲ）の第１下部パターンＢＰ１と接触する。
第３ソース／ドレインパターンの垂直側壁（１５０Ｃ＿ＶＳＷ）は、第３ソース／ドレインパターンの底面（１５０Ｃ＿ＢＳ）から第３方向Ｄ３に延長される。
第３ソース／ドレインパターンの垂直側壁（１５０Ｃ＿ＶＳＷ）は、下部傾斜側壁（１５０Ｃ＿ＶＳＷ１）と、上部傾斜側壁（１５０Ｃ＿ＶＳＷ２）と、第３垂直ファセット交差点（１５０Ｃ＿ＶＦＣ）を含む。
第３垂直ファセット交差点（１５０Ｃ＿ＶＦＣ）は、第３ソース／ドレインパターンの下部傾斜側壁（１５０Ｃ＿ＶＳＷ１）と、第３ソース／ドレインパターンの上部傾斜側壁（１５０Ｃ＿ＶＳＷ２）が接する地点である。
断面図において、第３垂直ファセット交差点（１５０Ｃ＿ＶＦＣ）で、第３ソース／ドレインパターン１５０Ｃの第２方向Ｄ２への幅は、最大である。
【0092】
第２ソース／ドレインパターン１５０Ｂは、第２方向Ｄ２に対向する第２ソース／ドレインパターンの垂直側壁（１５０Ｂ＿ＶＳＷ）を接続する上面（１５０Ｂ＿ＵＳ）を含む。
図には示していないが、第１ソース／ドレインコンタクト１８０がない場合、第１ソース／ドレインパターン１５０Ａは、第１ソース／ドレインパターンの垂直側壁（１５０Ａ＿ＶＳＷ）を接続する上面を含む。
第３ソース／ドレインパターン１５０Ｃは、第３ソース／ドレインパターンの垂直側壁（１５０Ｃ＿ＶＳＷ）を接続する上面を含んでもよく、含まなくてもよい。
第１ソース／ドレインパターン１５０Ａを例に挙げると、第１ソース／ドレインパターンの底面（１５０Ａ＿ＢＳ）の第２方向Ｄ２への幅Ｗ４３は、第１ソース／ドレインパターン１５０Ａと第１下部パターンＢＰ１の間の境界面の幅と同一である。
第１ソース／ドレインパターンの底面（１５０Ａ＿ＢＳ）の幅Ｗ４３は、第２ソース／ドレインパターンの底面（１５０Ｂ＿ＢＳ）の第２方向Ｄ２への幅Ｗ４１より小さい。
第１ソース／ドレインパターンの底面（１５０Ａ＿ＢＳ）の幅Ｗ４３は、第３ソース／ドレインパターンの底面（１５０Ｃ＿ＢＳ）の第２方向Ｄ２への幅Ｗ４２より大きい。
図には示していないが、第１ソース／ドレインコンタクト１８０がない場合、第１ソース／ドレインパターン１５０Ａは、第１ソース／ドレインパターンの垂直側壁（１５０Ａ＿ＶＳＷ）を接続する上面を含む。
第３ソース／ドレインパターン１５０Ｃは、第３ソース／ドレインパターンの垂直側壁（１５０Ｃ＿ＶＳＷ）を接続する上面を含んでもよく、含まなくてもよい。
第１ソース／ドレインパターン１５０Ａを例に挙げると、第１ソース／ドレインパターンの底面（１５０Ａ＿ＢＳ）の第２方向Ｄ２への幅Ｗ４３は、第１ソース／ドレインパターン１５０Ａと第１下部パターンＢＰ１の間の境界面の幅と同一である。
第１ソース／ドレインパターンの底面（１５０Ａ＿ＢＳ）の幅Ｗ４３は、第２ソース／ドレインパターンの底面（１５０Ｂ＿ＢＳ）の第２方向Ｄ２への幅Ｗ４１より小さい。
第１ソース／ドレインパターンの底面（１５０Ａ＿ＢＳ）の幅Ｗ４３は、第３ソース／ドレインパターンの底面（１５０Ｃ＿ＢＳ）の第２方向Ｄ２への幅Ｗ４２より大きい。
【0093】
第１半導体ライナ膜１５１Ａの第３方向Ｄ３への厚さＴ２３は、第２半導体ライナ膜１５１Ｂの第３方向Ｄ３への厚さＴ２１と異なる。
例えば、第１半導体ライナ膜１５１Ａの厚さＴ２３は、第２半導体ライナ膜１５１Ｂの厚さＴ２１より大きい。
第１半導体ライナ膜１５１Ａの厚さＴ２３は、第３半導体ライナ膜１５１Ｃの第３方向Ｄ３への厚さＴ２２と異なる。
例えば、第１半導体ライナ膜１５１Ａの厚さＴ２３は、第３半導体ライナ膜１５１Ｃの厚さＴ２２より小さい。
例えば、第１半導体ライナ膜１５１Ａの厚さＴ２３は、第２半導体ライナ膜１５１Ｂの厚さＴ２１より大きい。
第１半導体ライナ膜１５１Ａの厚さＴ２３は、第３半導体ライナ膜１５１Ｃの第３方向Ｄ３への厚さＴ２２と異なる。
例えば、第１半導体ライナ膜１５１Ａの厚さＴ２３は、第３半導体ライナ膜１５１Ｃの厚さＴ２２より小さい。
【0094】
第１下部パターンＢＰ１から第１垂直ファセット交差点（１５０Ａ＿ＶＦＣ）までの高さＨ１３は、第１下部パターンＢＰ１から第２垂直ファセット交差点（１５０Ｂ＿ＶＦＣ）までの高さＨ１１と異なる。
例えば、第１下部パターンＢＰ１から第１垂直ファセット交差点（１５０Ａ＿ＶＦＣ）までの高さＨ１３は、第１下部パターンＢＰ１から第２垂直ファセット交差点（１５０Ｂ＿ＶＦＣ）までの高さＨ１１より大きい。
第１下部パターンＢＰ１から第１垂直ファセット交差点（１５０Ａ＿ＶＦＣ）までの高さＨ１３は、第１下部パターンＢＰ１から第３垂直ファセット交差点（１５０Ｃ＿ＶＦＣ）までの高さＨ１２と異なる。
例えば、第１下部パターンＢＰ１から第１垂直ファセット交差点（１５０Ａ＿ＶＦＣ）までの高さＨ１３は、第１下部パターンＢＰ１から第３垂直ファセット交差点（１５０Ｃ＿ＶＦＣ）までの高さＨ１２より小さい。
例えば、第１下部パターンＢＰ１から第１垂直ファセット交差点（１５０Ａ＿ＶＦＣ）までの高さＨ１３は、第１下部パターンＢＰ１から第２垂直ファセット交差点（１５０Ｂ＿ＶＦＣ）までの高さＨ１１より大きい。
第１下部パターンＢＰ１から第１垂直ファセット交差点（１５０Ａ＿ＶＦＣ）までの高さＨ１３は、第１下部パターンＢＰ１から第３垂直ファセット交差点（１５０Ｃ＿ＶＦＣ）までの高さＨ１２と異なる。
例えば、第１下部パターンＢＰ１から第１垂直ファセット交差点（１５０Ａ＿ＶＦＣ）までの高さＨ１３は、第１下部パターンＢＰ１から第３垂直ファセット交差点（１５０Ｃ＿ＶＦＣ）までの高さＨ１２より小さい。
【0095】
図２で、第１ソース／ドレインパターン１５０Ａの高さは、第３ソース／ドレインパターン１５０Ｃの高さより大きい。
別の言葉で言えば、第１ソース／ドレインパターン１５０Ａの最下部から第１ソース／ドレインパターン１５０Ａの上面までの長さは、第３ソース／ドレインパターン１５０Ｃの最下部から第３ソース／ドレインパターン１５０Ｃの上面までの長さより大きい。
第２ソース／ドレインパターン１５０Ｂの高さは、第３ソース／ドレインパターン１５０Ｃの高さより大きい。
別の言葉で言えば、第１ソース／ドレインパターン１５０Ａの最下部から第１ソース／ドレインパターン１５０Ａの上面までの長さは、第３ソース／ドレインパターン１５０Ｃの最下部から第３ソース／ドレインパターン１５０Ｃの上面までの長さより大きい。
第２ソース／ドレインパターン１５０Ｂの高さは、第３ソース／ドレインパターン１５０Ｃの高さより大きい。
【0096】
上述したような第１～第３垂直ファセット交差点（１５０Ａ＿ＶＦＣ、１５０Ｂ＿ＶＦＣ、１５０Ｃ＿ＶＦＣ）の高さ関係は、互いに分離された下部パターン上のソース／ドレインパターンにも適用することができる。
また、上述したように第１～第３半導体ライナ膜（１５１Ａ、１５１Ｂ、１５１Ｃ）の厚さ関係は、互いに分離された下部パターン上のソース／ドレインパターンにも適用することができる。
また、上述したように第１～第３半導体ライナ膜（１５１Ａ、１５１Ｂ、１５１Ｃ）の厚さ関係は、互いに分離された下部パターン上のソース／ドレインパターンにも適用することができる。
【0097】
互いに空間的に分離され、第１方向Ｄ１に長く延長される第３下部パターン、第４下部パターン、及び第５下部パターンが基板上に配置されると仮定する。
例えば、第４下部パターンの第２方向Ｄ２への幅は、第３下部パターンの第２方向Ｄ２への幅より大きく、第５下部パターンの第２方向Ｄ２への幅より小さい。
このような場合、第１ソース／ドレインパターン１５０Ａは、第４下部パターン上に配置される。
第２ソース／ドレインパターン１５０Ｂは、第５下部パターン上に配置される。
第３ソース／ドレインパターン１５０Ｃは、第３下部パターン上に配置される。
第４下部パターンから第１垂直ファセット交差点（１５０Ａ＿ＶＦＣ）までの第３方向Ｄ３への長さは、第３下部パターンから第３垂直ファセット交差点（１５０Ｃ＿ＶＦＣ）までの第３方向Ｄ３への長さより小さい。
第４下部パターンから第１垂直ファセット交差点（１５０Ａ＿ＶＦＣ）までの第３方向Ｄ３への長さは、第５下部パターンから第２垂直ファセット交差点（１５０Ｂ＿ＶＦＣ）までの第３方向Ｄ３への長さより大きい。
例えば、第４下部パターンの第２方向Ｄ２への幅は、第３下部パターンの第２方向Ｄ２への幅より大きく、第５下部パターンの第２方向Ｄ２への幅より小さい。
このような場合、第１ソース／ドレインパターン１５０Ａは、第４下部パターン上に配置される。
第２ソース／ドレインパターン１５０Ｂは、第５下部パターン上に配置される。
第３ソース／ドレインパターン１５０Ｃは、第３下部パターン上に配置される。
第４下部パターンから第１垂直ファセット交差点（１５０Ａ＿ＶＦＣ）までの第３方向Ｄ３への長さは、第３下部パターンから第３垂直ファセット交差点（１５０Ｃ＿ＶＦＣ）までの第３方向Ｄ３への長さより小さい。
第４下部パターンから第１垂直ファセット交差点（１５０Ａ＿ＶＦＣ）までの第３方向Ｄ３への長さは、第５下部パターンから第２垂直ファセット交差点（１５０Ｂ＿ＶＦＣ）までの第３方向Ｄ３への長さより大きい。
【0098】
ソース／ドレインエッチング停止膜１８５は、第１ゲートスペーサの外側壁１４０ＯＳと、第１～第３ソース／ドレインパターン（１５０Ａ、１５０Ｂ、１５０Ｃ）のプロファイルに従って延長される。
ソース／ドレインエッチング停止膜１８５は、フィールド絶縁膜１０５の上面上に配置される。
ソース／ドレインエッチング停止膜１８５は、後述する層間絶縁膜１９０に対してエッチング選択比を有する物質を含む。
ソース／ドレインエッチング停止膜１８５は、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸炭窒化物（ＳｉＯＣＮ）、シリコンホウ素窒化物（ＳｉＢＮ）、シリコン酸ホウ素窒化物（ＳｉＯＢＮ）、シリコン酸炭化物（ＳｉＯＣ）、及びこれらの組み合わせの少なくとも一つを含み得る。
ソース／ドレインエッチング停止膜１８５は、フィールド絶縁膜１０５の上面上に配置される。
ソース／ドレインエッチング停止膜１８５は、後述する層間絶縁膜１９０に対してエッチング選択比を有する物質を含む。
ソース／ドレインエッチング停止膜１８５は、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸窒化物（ＳｉＯＮ）、シリコン酸炭窒化物（ＳｉＯＣＮ）、シリコンホウ素窒化物（ＳｉＢＮ）、シリコン酸ホウ素窒化物（ＳｉＯＢＮ）、シリコン酸炭化物（ＳｉＯＣ）、及びこれらの組み合わせの少なくとも一つを含み得る。
【0099】
層間絶縁膜１９０は、ソース／ドレインエッチング停止膜１８５上に配置される。
層間絶縁膜１９０は、第１～第３ソース／ドレインパターン（１５０Ａ、１５０Ｂ、１５０Ｃ）上に配置される。
層間絶縁膜１９０は、第１ゲートキャッピングパターン１４５の上面上に配置されなくてもよい。
例えば、層間絶縁膜１９０の上面は、第１ゲートキャッピングパターン１４５の上面と同一レベルに置かれる。
層間絶縁膜１９０は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、及び低誘電率物質の少なくとも一つを含み得る。
層間絶縁膜１９０は、第１～第３ソース／ドレインパターン（１５０Ａ、１５０Ｂ、１５０Ｃ）上に配置される。
層間絶縁膜１９０は、第１ゲートキャッピングパターン１４５の上面上に配置されなくてもよい。
例えば、層間絶縁膜１９０の上面は、第１ゲートキャッピングパターン１４５の上面と同一レベルに置かれる。
層間絶縁膜１９０は、例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物、及び低誘電率物質の少なくとも一つを含み得る。
【0100】
低誘電率物質は、例えば、Ｆｌｕｏｒｉｎａｔｅｄ ＴｅｔｒａＥｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ（ＦＴＥＯＳ）、Ｈｙｄｒｏｇｅｎ ＳｉｌｓｅｓＱｕｉｏｘａｎｅ（ＨＳＱ）、Ｂｉｓ－ｂｅｎｚｏＣｙｃｌｏＢｕｔｅｎｅ（ＢＣＢ）、ＴｅｔｒａＭｅｔｈｙｌＯｒｔｈｏＳｉｌｉｃａｔｅ（ＴＭＯＳ）、ＯｃｔａＭｅｔｈｙｌｅｙＣｌｏＴｅｔｒａＳｉｌｏｘａｎｅ（ＯＭＣＴＳ）、ＨｅｘａＭｅｔｈｙｌＤｉＳｉｌｏｘａｎｅ（ＨＭＤＳ）、ＴｒｉＭｅｔｈｙｌＳｉｌｙｌ Ｂｏｒａｔｅ（ＴＭＳＢ）、ＤｉＡｃｅｔｏｘｙＤｉｔｅｒｔｉａｒｙＢｕｔｏＳｉｌｏｘａｎｅ（ＤＡＤＢＳ）、ＴｒｉＭｅｔｈｙｌＳｉｌｉｌ Ｐｈｏｓｐｈａｔｅ（ＴＭＳＰ）、ＰｏｌｙＴｅｔｒａＦｌｕｏｒｏＥｔｈｙｌｅｎｅ（ＰＴＦＥ）、Ｔｏｎｅｎ ＳｉｌａＺｅｎ（ＴＯＳＺ）、Ｆｌｕｏｒｉｄｅ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ（ＦＳＧ）、ｐｏｌｙｐｒｏｐｙｌｅｎｅ ｏｘｉｄｅのようなｐｏｌｙｉｍｉｄｅ ｎａｎｏｆｏａｍｓ、Ｃａｒｂｏｎ Ｄｏｐｅｄ ｓｉｌｉｃｏｎ Ｏｘｉｄｅ（ＣＤＯ）、Ｏｒｇａｎｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ（ＯＳＧ）、ＳｉＬＫ、Ａｍｏｒｐｈｏｕｓ Ｆｌｕｏｒｉｎａｔｅｄ Ｃａｒｂｏｎ、ｓｉｌｉｃａ ａｅｒｏｇｅｌｓ、ｓｉｌｉｃａ ｘｅｒｏｇｅｌｓ、ｍｅｓｏｐｏｒｏｕｓ ｓｉｌｉｃａ又はこれらの組み合わせを含み得るが、これに制限されるものではない。
【0101】
第１ソース／ドレインコンタクト１８０は、第１～第３ソース／ドレインパターン（１５０Ａ、１５０Ｂ、１５０Ｃ）上に配置される。
第１ソース／ドレインコンタクト１８０は、第１～第３ソース／ドレインパターン（１５０Ａ、１５０Ｂ、１５０Ｃ）と接続される。
第１ソース／ドレインコンタクト１８０は、層間絶縁膜１９０及びソース／ドレインエッチング停止膜１８５を通過して第１～第３ソース／ドレインパターン（１５０Ａ、１５０Ｂ、１５０Ｃ）と接続される。
第１ソース／ドレインコンタクト１８０と第１～第３ソース／ドレインパターン（１５０Ａ、１５０Ｂ、１５０Ｃ）の間に、第１コンタクトシリサイド膜１５５がさらに配置されることができる。
第１ソース／ドレインコンタクト１８０は、単一膜で示したが、説明の便宜のためのものであり、これに制限されるものではない。
第１ソース／ドレインコンタクト１８０は、例えば、金属、金属合金、導電性金属窒化物、導電性金属炭化物、導電性金属酸化物、導電性金属炭窒化物、及び２次元物質（Ｔｗｏ－ｄｉｍｅｎｓｉｏｎａｌ（２Ｄ） ｍａｔｅｒｉａｌ）の少なくとも一つを含み得る。
第１コンタクトシリサイド膜１５５は、金属シリサイドを含み得る。
第１ソース／ドレインコンタクト１８０は、第１～第３ソース／ドレインパターン（１５０Ａ、１５０Ｂ、１５０Ｃ）と接続される。
第１ソース／ドレインコンタクト１８０は、層間絶縁膜１９０及びソース／ドレインエッチング停止膜１８５を通過して第１～第３ソース／ドレインパターン（１５０Ａ、１５０Ｂ、１５０Ｃ）と接続される。
第１ソース／ドレインコンタクト１８０と第１～第３ソース／ドレインパターン（１５０Ａ、１５０Ｂ、１５０Ｃ）の間に、第１コンタクトシリサイド膜１５５がさらに配置されることができる。
第１ソース／ドレインコンタクト１８０は、単一膜で示したが、説明の便宜のためのものであり、これに制限されるものではない。
第１ソース／ドレインコンタクト１８０は、例えば、金属、金属合金、導電性金属窒化物、導電性金属炭化物、導電性金属酸化物、導電性金属炭窒化物、及び２次元物質（Ｔｗｏ－ｄｉｍｅｎｓｉｏｎａｌ（２Ｄ） ｍａｔｅｒｉａｌ）の少なくとも一つを含み得る。
第１コンタクトシリサイド膜１５５は、金属シリサイドを含み得る。
【0102】
図１２～図１４は、本発明の他の実施形態による半導体装置を説明するための図である。
説明の便宜上、図１～図１１を用いて説明した内容と異なる点を中心に説明する。
参考までに、図１２は、本発明の他の実施形態による半導体装置の概略構成を説明するためのレイアウト図であり、図１２のＡ－Ａ線に沿って切断した断面図は、図２と同一である。
図１３は、図１２の半導体装置を図２のＧ－Ｇ線に沿って切断して上から見た平面図であり、図１４は、図１３のＰ領域を拡大して示す図である。
説明の便宜上、図１～図１１を用いて説明した内容と異なる点を中心に説明する。
参考までに、図１２は、本発明の他の実施形態による半導体装置の概略構成を説明するためのレイアウト図であり、図１２のＡ－Ａ線に沿って切断した断面図は、図２と同一である。
図１３は、図１２の半導体装置を図２のＧ－Ｇ線に沿って切断して上から見た平面図であり、図１４は、図１３のＰ領域を拡大して示す図である。
【0103】
図１２～図１４を参照すると、本発明の他の実施形態による半導体装置において、平面視において、それぞれの第１下部パターンの第１側壁（ＢＰ１＿ＳＷ１）及び第１下部パターンの第２側壁（ＢＰ１＿ＳＷ２）は、第１方向Ｄ１に延長され、凸凹形状を有する。
第１拡張領域（ＡＰ１＿ＬＲ）での第１側壁（ＢＰ１＿ＳＷ１）及び第２側壁（ＢＰ１＿ＳＷ２）は、第１縮小領域（ＡＰ１＿ＳＲ）での第１側壁（ＢＰ１＿ＳＷ１）及び第２側壁（ＢＰ１＿ＳＷ２）と第１方向Ｄ１に沿って直線に整列しない。
平面図で、第１拡張領域（ＡＰ１＿ＬＲ）での第１側壁（ＢＰ１＿ＳＷ１）は、第１縮小領域（ＡＰ１＿ＳＲ）での第１側壁（ＢＰ１＿ＳＷ１）と第２方向Ｄ２に第１幅間隔ＷＤ１１だけ離隔する。
平面図で、第１拡張領域（ＡＰ１＿ＬＲ）での第２側壁（ＢＰ１＿ＳＷ２）は、第１縮小領域（ＡＰ１＿ＳＲ）での第２側壁（ＢＰ１＿ＳＷ２）と第２方向Ｄ２に第２幅間隔ＷＤ１２だけ離隔する。
第１幅間隔ＷＤ１１は、第２幅間隔ＷＤ１２と同一であるように示したが、これに制限されるものではない。
第１幅間隔ＷＤ１１は、第２幅間隔ＷＤ１２と同一でなくてもよい。
第１拡張領域（ＡＰ１＿ＬＲ）での第１側壁（ＢＰ１＿ＳＷ１）及び第２側壁（ＢＰ１＿ＳＷ２）は、第１縮小領域（ＡＰ１＿ＳＲ）での第１側壁（ＢＰ１＿ＳＷ１）及び第２側壁（ＢＰ１＿ＳＷ２）と第１方向Ｄ１に沿って直線に整列しない。
平面図で、第１拡張領域（ＡＰ１＿ＬＲ）での第１側壁（ＢＰ１＿ＳＷ１）は、第１縮小領域（ＡＰ１＿ＳＲ）での第１側壁（ＢＰ１＿ＳＷ１）と第２方向Ｄ２に第１幅間隔ＷＤ１１だけ離隔する。
平面図で、第１拡張領域（ＡＰ１＿ＬＲ）での第２側壁（ＢＰ１＿ＳＷ２）は、第１縮小領域（ＡＰ１＿ＳＲ）での第２側壁（ＢＰ１＿ＳＷ２）と第２方向Ｄ２に第２幅間隔ＷＤ１２だけ離隔する。
第１幅間隔ＷＤ１１は、第２幅間隔ＷＤ１２と同一であるように示したが、これに制限されるものではない。
第１幅間隔ＷＤ１１は、第２幅間隔ＷＤ１２と同一でなくてもよい。
【0104】
第１ソース／ドレインパターンの第１水平側壁（１５０Ａ＿ＬＳＷ１）は、第１ソース／ドレインパターンの第２水平側壁（１５０Ａ＿ＬＳＷ２）と対称である。
図とは異なり、第１ソース／ドレインパターンの第１水平側壁（１５０Ａ＿ＬＳＷ１）は、第１ソース／ドレインパターンの第２水平側壁（１５０Ａ＿ＬＳＷ２）と非対称である。
第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）から第２水平交差点（１５０Ａ＿ＬＦＣ２）までの距離Ｌ２１は、第１ソース／ドレインパターンの第２境界面（１５０Ａ＿Ｆ２）から第２水平交差点（１５０Ａ＿ＬＦＣ２）までの距離Ｌ２２より大きい。
又は、第２シートパターンＮＳ１２と接触した第１ゲートスペーサの外側壁１４０ＯＳから第２水平交差点（１５０Ａ＿ＬＦＣ２）までの距離（Ｌ２１＿Ｓ）は、第３シートパターンＮＳ１３と接触した第１ゲートスペーサの外側壁１４０ＯＳから第２水平交差点（１５０Ａ＿ＬＦＣ２）までの距離（Ｌ２２＿Ｓ）より大きい。
図とは異なり、第１ソース／ドレインパターンの第１水平側壁（１５０Ａ＿ＬＳＷ１）は、第１ソース／ドレインパターンの第２水平側壁（１５０Ａ＿ＬＳＷ２）と非対称である。
第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）から第２水平交差点（１５０Ａ＿ＬＦＣ２）までの距離Ｌ２１は、第１ソース／ドレインパターンの第２境界面（１５０Ａ＿Ｆ２）から第２水平交差点（１５０Ａ＿ＬＦＣ２）までの距離Ｌ２２より大きい。
又は、第２シートパターンＮＳ１２と接触した第１ゲートスペーサの外側壁１４０ＯＳから第２水平交差点（１５０Ａ＿ＬＦＣ２）までの距離（Ｌ２１＿Ｓ）は、第３シートパターンＮＳ１３と接触した第１ゲートスペーサの外側壁１４０ＯＳから第２水平交差点（１５０Ａ＿ＬＦＣ２）までの距離（Ｌ２２＿Ｓ）より大きい。
【0105】
第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）から第１水平交差点（１５０Ａ＿ＬＦＣ１）までの距離Ｌ１１は、第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）から第２水平交差点（１５０Ａ＿ＬＦＣ２）までの距離Ｌ２１と同一である。
図とは異なり、第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）から第１水平交差点（１５０Ａ＿ＬＦＣ１）までの距離Ｌ１１は、第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）から第２水平交差点（１５０Ａ＿ＬＦＣ２）までの距離Ｌ２１と異なる。
第１幅間隔ＷＤ１１及び第２幅間隔ＷＤ１２により、第１水平交差点（１５０Ａ＿ＬＦＣ１）及び第２水平交差点（１５０Ａ＿ＬＦＣ２）の位置は、変わり得る。
第１終点延長線（１５０Ａ＿ＥＸ１）は、第２境界面（１５０Ａ＿Ｆ２）の第１終点（１５０Ａ＿Ｐ２１）を通過しない。
第２終点延長線（１５０Ａ＿ＥＸ２）は、第２境界面（１５０Ａ＿Ｆ２）の第２終点（１５０Ａ＿Ｐ２２）を通過しない。
図とは異なり、第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）から第１水平交差点（１５０Ａ＿ＬＦＣ１）までの距離Ｌ１１は、第１ソース／ドレインパターンの第１境界面（１５０Ａ＿Ｆ１）から第２水平交差点（１５０Ａ＿ＬＦＣ２）までの距離Ｌ２１と異なる。
第１幅間隔ＷＤ１１及び第２幅間隔ＷＤ１２により、第１水平交差点（１５０Ａ＿ＬＦＣ１）及び第２水平交差点（１５０Ａ＿ＬＦＣ２）の位置は、変わり得る。
第１終点延長線（１５０Ａ＿ＥＸ１）は、第２境界面（１５０Ａ＿Ｆ２）の第１終点（１５０Ａ＿Ｐ２１）を通過しない。
第２終点延長線（１５０Ａ＿ＥＸ２）は、第２境界面（１５０Ａ＿Ｆ２）の第２終点（１５０Ａ＿Ｐ２２）を通過しない。
【0106】
図１５は、本発明のまた他の実施形態による半導体装置を説明するための図である。
説明の便宜上、図１～図１１を用いて説明した内容と異なる点を中心に説明する。
図１５を参照すると、本発明のまた他の実施形態による半導体装置で、第１～第３ソース／ドレインパターン（１５０Ａ、１５０Ｂ、１５０Ｃ）は、それぞれ幅拡張領域を含まない。
第１～第３ソース／ドレインパターン（１５０Ａ、１５０Ｂ、１５０Ｃ）の第１方向Ｄ１への幅は、第１下部パターンＢＰ１から遠くなるにつれて増加した後に減少する。
説明の便宜上、図１～図１１を用いて説明した内容と異なる点を中心に説明する。
図１５を参照すると、本発明のまた他の実施形態による半導体装置で、第１～第３ソース／ドレインパターン（１５０Ａ、１５０Ｂ、１５０Ｃ）は、それぞれ幅拡張領域を含まない。
第１～第３ソース／ドレインパターン（１５０Ａ、１５０Ｂ、１５０Ｃ）の第１方向Ｄ１への幅は、第１下部パターンＢＰ１から遠くなるにつれて増加した後に減少する。
【0107】
図１６及び図１７は、本発明のまた他の実施形態による半導体装置を説明するための図である。
説明の便宜上、図１～図１１を用いて説明した内容と異なる点を中心に説明する。
参考までに、図１６は、本発明のまた他の実施形態による半導体装置の概略構成を説明するためのレイアウト図であり、図１７は、図１６の第１活性パターンＡＰ１を特定の高さで切断して上から見た平面図である。
別の言葉で言えば、図１６のＡ－Ａ線に沿って切断した断面図は、図２と同一である。 図１７は、図１６の半導体装置を図２のＧ－Ｇ線に沿って切断して上から見た平面図である。
説明の便宜上、図１～図１１を用いて説明した内容と異なる点を中心に説明する。
参考までに、図１６は、本発明のまた他の実施形態による半導体装置の概略構成を説明するためのレイアウト図であり、図１７は、図１６の第１活性パターンＡＰ１を特定の高さで切断して上から見た平面図である。
別の言葉で言えば、図１６のＡ－Ａ線に沿って切断した断面図は、図２と同一である。 図１７は、図１６の半導体装置を図２のＧ－Ｇ線に沿って切断して上から見た平面図である。
【0108】
図１６及び図１７を参照すると、本発明のまた他の実施形態による半導体装置において、第１拡張領域（ＡＰ１＿ＬＲ）での第１側壁（ＢＰ１＿ＳＷ１）と、第１テーパ領域（ＡＰ１＿ＴＡ）での第１側壁（ＢＰ＿ＳＷ１）の境界は、ラウンド形状を有する。
第１縮小領域（ＡＰ１＿ＳＲ）での第１側壁（ＢＰ１＿ＳＷ１）と、第１テーパ領域（ＡＰ１＿ＴＡ）での第１側壁（ＢＰ＿ＳＷ１）の境界は、ラウンド形状を有する。
第３シートパターンＮＳ１３は、第２方向Ｄ２に対向する第３側壁及び第４側壁を含む。
第３シートパターンＮＳ１３の第３側壁は、第１下部パターンの第１側壁（ＢＰ１＿ＳＷ１）に対応し、第３シートパターンＮＳ１３の第４側壁は、第１下部パターンの第２側壁（ＢＰ１＿ＳＷ２）に対応する。
すなわち、第３シートパターンＮＳ１３の第３側壁は、第３シートパターンＮＳ１３の第４側壁より第１水平交差点（１５０Ａ＿ＬＦＣ１）に近い。
第１縮小領域（ＡＰ１＿ＳＲ）での第１側壁（ＢＰ１＿ＳＷ１）と、第１テーパ領域（ＡＰ１＿ＴＡ）での第１側壁（ＢＰ＿ＳＷ１）の境界は、ラウンド形状を有する。
第３シートパターンＮＳ１３は、第２方向Ｄ２に対向する第３側壁及び第４側壁を含む。
第３シートパターンＮＳ１３の第３側壁は、第１下部パターンの第１側壁（ＢＰ１＿ＳＷ１）に対応し、第３シートパターンＮＳ１３の第４側壁は、第１下部パターンの第２側壁（ＢＰ１＿ＳＷ２）に対応する。
すなわち、第３シートパターンＮＳ１３の第３側壁は、第３シートパターンＮＳ１３の第４側壁より第１水平交差点（１５０Ａ＿ＬＦＣ１）に近い。
【0109】
第１拡張領域（ＡＰ１＿ＬＲ）での第１側壁（ＢＰ１＿ＳＷ１）と、第１テーパ領域（ＡＰ１＿ＴＡ）での第１側壁（ＢＰ＿ＳＷ１）の境界は、ラウンド形状を有するので、平面図で第３シートパターンＮＳ１３の第３側壁は、ラウンド形状を有する。
第３シートパターンＮＳ１３の第３側壁とは異なり、第３シートパターンＮＳ１３の第４側壁は、直線形状を有する。
第１ソース／ドレインパターン１５０Ａと接触した第２シートパターンＮＳ１２は、第２方向Ｄ２に対向する第３側壁及び第４側壁を含む。
第２シートパターンＮＳ１２の第３側壁は、第１下部パターンの第１側壁（ＢＰ１＿ＳＷ１）に対応し、第２シートパターンＮＳ１２の第４側壁は、第１下部パターンの第２側壁（ＢＰ１＿ＳＷ２）に対応する。
平面図で、第２シートパターンＮＳ１２の第３側壁及び第１ソース／ドレインパターン１５０Ａと接触する第１ゲートスペーサの接続側壁１４０ＣＳは、ラウンド形状を有する。
反面、第２シートパターンＮＳ１２の第４側壁及び第１ソース／ドレインパターン１５０Ａと接触する第１ゲートスペーサの接続側壁１４０ＣＳは、直線形状を有する。
第３シートパターンＮＳ１３の第３側壁とは異なり、第３シートパターンＮＳ１３の第４側壁は、直線形状を有する。
第１ソース／ドレインパターン１５０Ａと接触した第２シートパターンＮＳ１２は、第２方向Ｄ２に対向する第３側壁及び第４側壁を含む。
第２シートパターンＮＳ１２の第３側壁は、第１下部パターンの第１側壁（ＢＰ１＿ＳＷ１）に対応し、第２シートパターンＮＳ１２の第４側壁は、第１下部パターンの第２側壁（ＢＰ１＿ＳＷ２）に対応する。
平面図で、第２シートパターンＮＳ１２の第３側壁及び第１ソース／ドレインパターン１５０Ａと接触する第１ゲートスペーサの接続側壁１４０ＣＳは、ラウンド形状を有する。
反面、第２シートパターンＮＳ１２の第４側壁及び第１ソース／ドレインパターン１５０Ａと接触する第１ゲートスペーサの接続側壁１４０ＣＳは、直線形状を有する。
【0110】
図１８は、本発明のまた他の実施形態による半導体装置の概略構成を説明するためのレイアウト図であり、図１９は、図１８のＨ－Ｈ線に沿って切断した例示的な断面図であり、図２０は、図１８の半導体装置を図２のＧ－Ｇ線に沿って切断して上から見た平面図であり、図２１は、図１９のＪ－Ｊ線に沿って切断して上から見た平面図である。
図１８のＡ－Ａ線に沿って切断した断面図は、図２と同一である。
さらに、図１８の第１領域（Ｉ）に関連する説明は、図１～図１１を用いて説明した内容と実質的に同一である。
したがって、以下の説明は、図１８の第２領域（ＩＩ）に関連する内容を中心に説明する。
図１８のＡ－Ａ線に沿って切断した断面図は、図２と同一である。
さらに、図１８の第１領域（Ｉ）に関連する説明は、図１～図１１を用いて説明した内容と実質的に同一である。
したがって、以下の説明は、図１８の第２領域（ＩＩ）に関連する内容を中心に説明する。
【0111】
図１８～図２１を参照すると、本発明のまた他の実施形態による半導体装置は、第１活性パターンＡＰ１と、第２活性パターンＡＰ２と、複数の第１ゲート電極１２０と、複数の第２ゲート電極２２０と、第１ソース／ドレインパターン１５０Ａと、第２ソース／ドレインパターン１５０Ｂと、第３ソース／ドレインパターン１５０Ｃと、第４ソース／ドレインパターン２５０Ａと、第５ソース／ドレインパターン２５０Ｂと、第６ソース／ドレインパターン２５０Ｃを含む。
基板１００は、第１領域（Ｉ）及び第２領域（ＩＩ）を含む。
第１領域（Ｉ）及び第２領域（ＩＩ）は、一つ以上のＰＭＯＳが形成される領域である。
第１活性パターンＡＰ１と、複数の第１ゲート電極１２０と、第１ソース／ドレインパターン１５０Ａと、第２ソース／ドレインパターン１５０Ｂと、第３ソース／ドレインパターン１５０Ｃは、基板１００の第１領域（Ｉ）に配置される。
第２活性パターンＡＰ２と、複数の第２ゲート電極２２０と、第４ソース／ドレインパターン２５０Ａと、第５ソース／ドレインパターン２５０Ｂと、第６ソース／ドレインパターン２５０Ｃは、基板１００の第２領域（ＩＩ）に配置される。
基板１００は、第１領域（Ｉ）及び第２領域（ＩＩ）を含む。
第１領域（Ｉ）及び第２領域（ＩＩ）は、一つ以上のＰＭＯＳが形成される領域である。
第１活性パターンＡＰ１と、複数の第１ゲート電極１２０と、第１ソース／ドレインパターン１５０Ａと、第２ソース／ドレインパターン１５０Ｂと、第３ソース／ドレインパターン１５０Ｃは、基板１００の第１領域（Ｉ）に配置される。
第２活性パターンＡＰ２と、複数の第２ゲート電極２２０と、第４ソース／ドレインパターン２５０Ａと、第５ソース／ドレインパターン２５０Ｂと、第６ソース／ドレインパターン２５０Ｃは、基板１００の第２領域（ＩＩ）に配置される。
【0112】
第１活性パターンＡＰ１及び第２活性パターンＡＰ２は、互いに平行であり、第２方向Ｄ２に離隔する。
しかし、これに制限されず、二つの活性パターン（ＡＰ１、ＡＰ２）は、第１方向Ｄ１に互いに整列又は接続される。
第２活性パターンＡＰ２は、基板１００上に配置される。
第２活性パターンＡＰ２は、第１方向Ｄ１に長く延長される。
第２活性パターンＡＰ２は、第２拡張領域（ＡＰ２＿ＬＲ）と、第２縮小領域（ＡＰ２＿ＳＲ）と、第２テーパ領域（ＡＰ１＿ＴＡ）を含む。
第２テーパ領域（ＡＰ２＿ＴＡ）は、第２拡張領域（ＡＰ２＿ＬＲ）と、第２縮小領域（ＡＰ２＿ＳＲ）の間に配置される。
例えば、第２拡張領域（ＡＰ２＿ＬＲ）の幅Ｗ５１は、第２縮小領域（ＡＰ２＿ＳＲ）の幅Ｗ５２より大きい。
しかし、これに制限されず、二つの活性パターン（ＡＰ１、ＡＰ２）は、第１方向Ｄ１に互いに整列又は接続される。
第２活性パターンＡＰ２は、基板１００上に配置される。
第２活性パターンＡＰ２は、第１方向Ｄ１に長く延長される。
第２活性パターンＡＰ２は、第２拡張領域（ＡＰ２＿ＬＲ）と、第２縮小領域（ＡＰ２＿ＳＲ）と、第２テーパ領域（ＡＰ１＿ＴＡ）を含む。
第２テーパ領域（ＡＰ２＿ＴＡ）は、第２拡張領域（ＡＰ２＿ＬＲ）と、第２縮小領域（ＡＰ２＿ＳＲ）の間に配置される。
例えば、第２拡張領域（ＡＰ２＿ＬＲ）の幅Ｗ５１は、第２縮小領域（ＡＰ２＿ＳＲ）の幅Ｗ５２より大きい。
【0113】
第２活性パターンＡＰ２の第１側壁は、第２下部パターンの第１側壁（ＢＰ２＿ＳＷ１）である。
第２活性パターンＡＰ２の第２側壁は、第２下部パターンの第２側壁（ＢＰ２＿ＳＷ２）である。
平面図で、第２下部パターンの第１側壁（ＢＰ２＿ＳＷ１）は、第１方向Ｄ１に延長され、凸凹形状を有する。
第２下部パターンの第２側壁（ＢＰ２＿ＳＷ２）は、第１方向Ｄ１に延長され、直線形状を有する。
平面図で、第１拡張領域（ＡＰ１＿ＬＲ）での第１側壁（ＢＰ１＿ＳＷ１）は、第１縮小領域（ＡＰ１＿ＳＲ）での第１側壁（ＢＰ１＿ＳＷ１）と第２方向Ｄ２に第３幅間隔ＷＤ２１だけ離隔する。
第２拡張領域（ＡＰ２＿ＬＲ）での第１側壁（ＢＰ２＿ＳＷ１）は、第２縮小領域（ＡＰ２＿ＳＲ）での第２側壁（ＢＰ２＿ＳＷ１）と第２方向Ｄ２に第４幅間隔ＷＤ２２だけ離隔する。
第３幅間隔ＷＤ２１は、第４幅間隔ＷＤ２２と異なる。
第２活性パターンＡＰ２の第２側壁は、第２下部パターンの第２側壁（ＢＰ２＿ＳＷ２）である。
平面図で、第２下部パターンの第１側壁（ＢＰ２＿ＳＷ１）は、第１方向Ｄ１に延長され、凸凹形状を有する。
第２下部パターンの第２側壁（ＢＰ２＿ＳＷ２）は、第１方向Ｄ１に延長され、直線形状を有する。
平面図で、第１拡張領域（ＡＰ１＿ＬＲ）での第１側壁（ＢＰ１＿ＳＷ１）は、第１縮小領域（ＡＰ１＿ＳＲ）での第１側壁（ＢＰ１＿ＳＷ１）と第２方向Ｄ２に第３幅間隔ＷＤ２１だけ離隔する。
第２拡張領域（ＡＰ２＿ＬＲ）での第１側壁（ＢＰ２＿ＳＷ１）は、第２縮小領域（ＡＰ２＿ＳＲ）での第２側壁（ＢＰ２＿ＳＷ１）と第２方向Ｄ２に第４幅間隔ＷＤ２２だけ離隔する。
第３幅間隔ＷＤ２１は、第４幅間隔ＷＤ２２と異なる。
【0114】
第２活性パターンＡＰ２は、第２下部パターンＢＰ２と、少なくとも一つ以上の第４シートパターンＮＳ２１セットと、少なくとも一つ以上の第５シートパターンＮＳ２２セットと、少なくとも一つ以上の第６シートパターンＮＳ２３セットを含む。
第２下部パターンＢＰ２は、基板１００から突出する。
第２下部パターンＢＰ２は、第１方向Ｄ１に長く延長される。
第４シートパターンＮＳ２１は、第２拡張領域（ＡＰ２＿ＬＲ）に配置される。
第５シートパターンＮＳ２２は、第２縮小領域（ＡＰ２＿ＳＲ）に配置される。
第６シートパターンＮＳ２３は、第２拡張領域（ＡＰ２＿ＬＲ）及び第２テーパ領域（ＡＰ２＿ＴＡ）の境界部分に配置される。
図には示していないが、他の第６シートパターンＮＳ２３セットは、第２縮小領域（ＡＰ２＿ＳＲ）及び第２テーパ領域（ＡＰ２＿ＴＡ）の境界部分に配置される。
第４シートパターンＮＳ２１、第５シートパターンＮＳ２２、及び第６シートパターンＮＳ２３は、それぞれ第３方向Ｄ３に３個配置されるように示したが、説明の便宜のためのものであり、これに制限されるものではない。
第２下部パターンＢＰ２及び第４～第６シートパターン（ＮＳ２１、ＮＳ２２、ＮＳ２３）は、それぞれ元素半導体物質であるシリコン又はゲルマニウム、ＩＶ－ＩＶ族化合物半導体、又はＩＩＩ－Ｖ族化合物半導体の内の一つを含み得る。
本発明のまた他の実施形態による半導体装置において、第２下部パターンＢＰ２は、シリコンを含むシリコン下部パターンであり、第４～第６シートパターン（ＮＳ２１、ＮＳ２２、ＮＳ２３）は、シリコンを含むシリコンシートパターンである。
第２下部パターンＢＰ２は、基板１００から突出する。
第２下部パターンＢＰ２は、第１方向Ｄ１に長く延長される。
第４シートパターンＮＳ２１は、第２拡張領域（ＡＰ２＿ＬＲ）に配置される。
第５シートパターンＮＳ２２は、第２縮小領域（ＡＰ２＿ＳＲ）に配置される。
第６シートパターンＮＳ２３は、第２拡張領域（ＡＰ２＿ＬＲ）及び第２テーパ領域（ＡＰ２＿ＴＡ）の境界部分に配置される。
図には示していないが、他の第６シートパターンＮＳ２３セットは、第２縮小領域（ＡＰ２＿ＳＲ）及び第２テーパ領域（ＡＰ２＿ＴＡ）の境界部分に配置される。
第４シートパターンＮＳ２１、第５シートパターンＮＳ２２、及び第６シートパターンＮＳ２３は、それぞれ第３方向Ｄ３に３個配置されるように示したが、説明の便宜のためのものであり、これに制限されるものではない。
第２下部パターンＢＰ２及び第４～第６シートパターン（ＮＳ２１、ＮＳ２２、ＮＳ２３）は、それぞれ元素半導体物質であるシリコン又はゲルマニウム、ＩＶ－ＩＶ族化合物半導体、又はＩＩＩ－Ｖ族化合物半導体の内の一つを含み得る。
本発明のまた他の実施形態による半導体装置において、第２下部パターンＢＰ２は、シリコンを含むシリコン下部パターンであり、第４～第６シートパターン（ＮＳ２１、ＮＳ２２、ＮＳ２３）は、シリコンを含むシリコンシートパターンである。
【0115】
複数の第２ゲート構造体ＧＳ２は、基板１００上に配置される。
第２ゲート構造体ＧＳ２は、第２活性パターンＡＰ２上に配置される。
第２ゲート構造体ＧＳ２は、第２下部パターンＢＰ２と交差する。
第２ゲート構造体ＧＳ２は、第４～第６シートパターン（ＮＳ２１、ＮＳ２２、ＮＳ２３）を囲む。
第２ゲート構造体ＧＳ２は、第２ゲート電極２２０、第２ゲート絶縁膜２３０、第２ゲートスペーサ２４０、及び第２ゲートキャッピングパターン２４５を含む。
第２ゲート構造体ＧＳ２は、第２インナーゲート構造体（ＩＮＴ＿ＧＳ２）を含む。
第２ゲートスペーサ２４０は、内側壁２４０ＩＳと、接続側壁２４０ＣＳと、外側壁２４０ＯＳを含む。
第２ゲート構造体ＧＳ２に関連する説明は、第１ゲート構造体ＧＳ１に関連する説明と実質的に同一であるので、以下では省略する。
第２ゲート構造体ＧＳ２は、第２活性パターンＡＰ２上に配置される。
第２ゲート構造体ＧＳ２は、第２下部パターンＢＰ２と交差する。
第２ゲート構造体ＧＳ２は、第４～第６シートパターン（ＮＳ２１、ＮＳ２２、ＮＳ２３）を囲む。
第２ゲート構造体ＧＳ２は、第２ゲート電極２２０、第２ゲート絶縁膜２３０、第２ゲートスペーサ２４０、及び第２ゲートキャッピングパターン２４５を含む。
第２ゲート構造体ＧＳ２は、第２インナーゲート構造体（ＩＮＴ＿ＧＳ２）を含む。
第２ゲートスペーサ２４０は、内側壁２４０ＩＳと、接続側壁２４０ＣＳと、外側壁２４０ＯＳを含む。
第２ゲート構造体ＧＳ２に関連する説明は、第１ゲート構造体ＧＳ１に関連する説明と実質的に同一であるので、以下では省略する。
【0116】
第４ソース／ドレインパターン２５０Ａと、第５ソース／ドレインパターン２５０Ｂと、第６ソース／ドレインパターン２５０Ｃは、第２活性パターンＡＰ２上に配置される。
第４ソース／ドレインパターン２５０Ａは、第２テーパ領域（ＡＰ２＿ＴＡ）の第２下部パターンＢＰ２上に配置される。
第４ソース／ドレインパターン２５０Ａは、第１方向Ｄ１に隣接した第５シートパターンＮＳ２２及び第６シートパターンＮＳ２３と接続される。
第４ソース／ドレインパターン２５０Ａは、第５シートパターンＮＳ２２及び第６シートパターンＮＳ２３と接触する。
第５ソース／ドレインパターン２５０Ｂは、第２拡張領域（ＡＰ２＿ＬＲ）の第２下部パターンＢＰ２上に配置される。
第５ソース／ドレインパターン２５０Ｂは、第１方向Ｄ１に隣接した第４シートパターンＮＳ２１及び第６シートパターンＮＳ２３と接触する。
第６ソース／ドレインパターン２５０Ｃは、第２縮小領域（ＡＰ２＿ＳＲ）の第２下部パターンＢＰ２の間に配置される。
第６ソース／ドレインパターン２５０Ｃは、第１方向Ｄ１に隣接した第５シートパターンＮＳ２２の間に配置され、第１方向Ｄ１に隣接した第５シートパターンＮＳ２２と接触する。
第４ソース／ドレインパターン２５０Ａは、第２テーパ領域（ＡＰ２＿ＴＡ）の第２下部パターンＢＰ２上に配置される。
第４ソース／ドレインパターン２５０Ａは、第１方向Ｄ１に隣接した第５シートパターンＮＳ２２及び第６シートパターンＮＳ２３と接続される。
第４ソース／ドレインパターン２５０Ａは、第５シートパターンＮＳ２２及び第６シートパターンＮＳ２３と接触する。
第５ソース／ドレインパターン２５０Ｂは、第２拡張領域（ＡＰ２＿ＬＲ）の第２下部パターンＢＰ２上に配置される。
第５ソース／ドレインパターン２５０Ｂは、第１方向Ｄ１に隣接した第４シートパターンＮＳ２１及び第６シートパターンＮＳ２３と接触する。
第６ソース／ドレインパターン２５０Ｃは、第２縮小領域（ＡＰ２＿ＳＲ）の第２下部パターンＢＰ２の間に配置される。
第６ソース／ドレインパターン２５０Ｃは、第１方向Ｄ１に隣接した第５シートパターンＮＳ２２の間に配置され、第１方向Ｄ１に隣接した第５シートパターンＮＳ２２と接触する。
【0117】
第４ソース／ドレインパターン２５０Ａと、第５ソース／ドレインパターン２５０Ｂと、第６ソース／ドレインパターン２５０Ｃは、第２インナーゲート構造体（ＩＮＴ＿ＧＳ２）に含まれた第２ゲート絶縁膜２３０と接触する。
第４ソース／ドレインパターン２５０Ａは、第４半導体ライナ膜２５１Ａと、第４半導体フィリング膜２５２Ａを含む。
第５ソース／ドレインパターン２５０Ｂは、第５半導体ライナ膜２５１Ｂと、第５半導体フィリング膜２５２Ｂを含む。
第６ソース／ドレインパターン２５０Ｃは、第６半導体ライナ膜２５１Ｃと、第６半導体フィリング膜２５２Ｃを含む。
第４ソース／ドレインパターン２５０Ａは、第４半導体ライナ膜２５１Ａと、第４半導体フィリング膜２５２Ａを含む。
第５ソース／ドレインパターン２５０Ｂは、第５半導体ライナ膜２５１Ｂと、第５半導体フィリング膜２５２Ｂを含む。
第６ソース／ドレインパターン２５０Ｃは、第６半導体ライナ膜２５１Ｃと、第６半導体フィリング膜２５２Ｃを含む。
【0118】
第４～第６半導体ライナ膜（２５１Ａ、２５１Ｂ、２５１Ｃ）は、それぞれシリコン－ゲルマニウム膜を含む。
第４～第６半導体フィリング膜（２５２Ａ、２５２Ｂ、２５２Ｃ）は、それぞれシリコン－ゲルマニウム膜を含む。
第４～第６半導体フィリング膜（２５２Ａ、２５２Ｂ、２５２Ｃ）のゲルマニウム分率は、第４～第６半導体ライナ膜（２５１Ａ、２５１Ｂ、２５１Ｃ）のゲルマニウムの分率より大きい。
第４～第６半導体ライナ膜（２５１Ａ、２５１Ｂ、２５１Ｃ）及び半導体フィリング膜（２５２Ａ、２５２Ｂ、２５２Ｃ）は、ドープされたｐ型不純物を含む。
第４～第６半導体フィリング膜（２５２Ａ、２５２Ｂ、２５２Ｃ）は、それぞれシリコン－ゲルマニウム膜を含む。
第４～第６半導体フィリング膜（２５２Ａ、２５２Ｂ、２５２Ｃ）のゲルマニウム分率は、第４～第６半導体ライナ膜（２５１Ａ、２５１Ｂ、２５１Ｃ）のゲルマニウムの分率より大きい。
第４～第６半導体ライナ膜（２５１Ａ、２５１Ｂ、２５１Ｃ）及び半導体フィリング膜（２５２Ａ、２５２Ｂ、２５２Ｃ）は、ドープされたｐ型不純物を含む。
【0119】
以下では、図１９及び図２１を用いて、平面図での第４～第６ソース／ドレインパターン（２５０Ａ、２５０Ｂ、２５０Ｃ）の形状を説明する。
第４ソース／ドレインパターン２５０Ａは、第５シートパターンＮＳ２２と接触する第１境界面（２５０Ａ＿Ｆ１）と、第６シートパターンＮＳ２３と接触する第２境界面（２５０Ａ＿Ｆ２）を含む。
第４ソース／ドレインパターンの第１境界面（２５０Ａ＿Ｆ１）及び第４ソース／ドレインパターンの第２境界面（２５０Ａ＿Ｆ２）は、第４半導体ライナ膜２５１Ａにより定義される。
第４ソース／ドレインパターンの第１境界面（２５０Ａ＿Ｆ１）の第２方向Ｄ２への幅Ｗ６１は、第４ソース／ドレインパターンの第２境界面（２５０Ａ＿Ｆ２）の第２方向Ｄ２への幅Ｗ６２より小さい。
第４ソース／ドレインパターン２５０Ａは、第５シートパターンＮＳ２２と接触する第１境界面（２５０Ａ＿Ｆ１）と、第６シートパターンＮＳ２３と接触する第２境界面（２５０Ａ＿Ｆ２）を含む。
第４ソース／ドレインパターンの第１境界面（２５０Ａ＿Ｆ１）及び第４ソース／ドレインパターンの第２境界面（２５０Ａ＿Ｆ２）は、第４半導体ライナ膜２５１Ａにより定義される。
第４ソース／ドレインパターンの第１境界面（２５０Ａ＿Ｆ１）の第２方向Ｄ２への幅Ｗ６１は、第４ソース／ドレインパターンの第２境界面（２５０Ａ＿Ｆ２）の第２方向Ｄ２への幅Ｗ６２より小さい。
【0120】
第４ソース／ドレインパターン２５０Ａは、第２方向Ｄ２に対向する第１水平側壁（２５０Ａ＿ＬＳＷ１）と、第２水平側壁（２５０Ａ＿ＬＳＷ２）を含む。
第４ソース／ドレインパターンの第１水平側壁（２５０Ａ＿ＬＳＷ１）は、第７水平交差点（２５０Ａ＿ＬＦＣ１）を含む。
第４ソース／ドレインパターンの第２水平側壁（２５０Ａ＿ＬＳＷ２）は、第８水平交差点（２５０Ａ＿ＬＦＣ２）を含む。
第４ソース／ドレインパターンの第１水平側壁（２５０Ａ＿ＬＳＷ１）は、第４ソース／ドレインパターンの第２水平側壁（２５０Ａ＿ＬＳＷ２）と非対称である。
第４ソース／ドレインパターンの第１水平側壁（２５０Ａ＿ＬＳＷ１）は、第７水平交差点（２５０Ａ＿ＬＦＣ１）を含む。
第４ソース／ドレインパターンの第２水平側壁（２５０Ａ＿ＬＳＷ２）は、第８水平交差点（２５０Ａ＿ＬＦＣ２）を含む。
第４ソース／ドレインパターンの第１水平側壁（２５０Ａ＿ＬＳＷ１）は、第４ソース／ドレインパターンの第２水平側壁（２５０Ａ＿ＬＳＷ２）と非対称である。
【0121】
第４ソース／ドレインパターンの第１境界面（２５０Ａ＿Ｆ１）から第７水平交差点（２５０Ａ＿ＬＦＣ１）までの距離Ｌ７１は、第４ソース／ドレインパターンの第２境界面（２５０Ａ＿Ｆ２）から第７水平交差点（２５０Ａ＿ＬＦＣ１）までの距離Ｌ７２より大きい。
第４ソース／ドレインパターンの第１境界面（２５０Ａ＿Ｆ１）から第８水平交差点（２５０Ａ＿ＬＦＣ２）までの距離Ｌ８１は、第４ソース／ドレインパターンの第２境界面（２５０Ａ＿Ｆ２）から第８水平交差点（２５０Ａ＿ＬＦＣ２）までの距離Ｌ８２と同一である。
第４ソース／ドレインパターンの第１境界面（２５０Ａ＿Ｆ１）から第７水平交差点（２５０Ａ＿ＬＦＣ１）までの距離Ｌ７１は、第４ソース／ドレインパターンの第１境界面（２５０Ａ＿Ｆ１）から第８水平交差点（２５０Ａ＿ＬＦＣ２）までの距離Ｌ８１より大きい。
第４ソース／ドレインパターンの第２境界面（２５０Ａ＿Ｆ２）から第７水平交差点（２５０Ａ＿ＬＦＣ１）までの距離Ｌ７２は、第４ソース／ドレインパターンの第２境界面（２５０Ａ＿Ｆ２）から第８水平交差点（２５０Ａ＿ＬＦＣ２）までの距離Ｌ８２より小さい。
ここで、距離（Ｌ７１、Ｌ７２、Ｌ８１、Ｌ８２）は、いずれも第１方向Ｄ１で測定した水平距離である。
第４ソース／ドレインパターンの第１境界面（２５０Ａ＿Ｆ１）から第８水平交差点（２５０Ａ＿ＬＦＣ２）までの距離Ｌ８１は、第４ソース／ドレインパターンの第２境界面（２５０Ａ＿Ｆ２）から第８水平交差点（２５０Ａ＿ＬＦＣ２）までの距離Ｌ８２と同一である。
第４ソース／ドレインパターンの第１境界面（２５０Ａ＿Ｆ１）から第７水平交差点（２５０Ａ＿ＬＦＣ１）までの距離Ｌ７１は、第４ソース／ドレインパターンの第１境界面（２５０Ａ＿Ｆ１）から第８水平交差点（２５０Ａ＿ＬＦＣ２）までの距離Ｌ８１より大きい。
第４ソース／ドレインパターンの第２境界面（２５０Ａ＿Ｆ２）から第７水平交差点（２５０Ａ＿ＬＦＣ１）までの距離Ｌ７２は、第４ソース／ドレインパターンの第２境界面（２５０Ａ＿Ｆ２）から第８水平交差点（２５０Ａ＿ＬＦＣ２）までの距離Ｌ８２より小さい。
ここで、距離（Ｌ７１、Ｌ７２、Ｌ８１、Ｌ８２）は、いずれも第１方向Ｄ１で測定した水平距離である。
【0122】
第４ソース／ドレインパターン２５０Ａで、第７水平交差点（２５０Ａ＿ＬＦＣ１）は、第８水平交差点（２５０Ａ＿ＬＦＣ２）と第１方向Ｄ１に第２チップ間隔ＬＤ２だけ離隔する。
図２０の第１ソース／ドレインパターン１５０Ａで、第１水平交差点（１５０Ａ＿ＬＦＣ１）は、第２水平交差点（１５０Ａ＿ＬＦＣ２）と第１方向Ｄ１に第１チップ間隔ＬＤ１だけ離隔する。
第１チップ間隔ＬＤ１は、第２チップ間隔ＬＤ２と異なる。
第１チップ間隔ＬＤ１と第２チップ間隔ＬＤ２の差異は、第３幅間隔ＷＤ２１と第４幅間隔ＷＤ２２の差異から起因する。
第３幅間隔ＷＤ２１は、第１チップ間隔ＬＤ１に影響を与える。
第４幅間隔ＷＤ２２は、第２チップ間隔ＬＤ２に影響を与える。
例えば、第３幅間隔ＷＤ２１が大きくなると、第１チップ間隔ＬＤ１も大きくなる。
第３幅間隔ＷＤ２１と第４幅間隔ＷＤ２２の差異が大きくなると、第１チップ間隔ＬＤ１と第２チップ間隔ＬＤ２の差異も大きくなる。
図２０の第１ソース／ドレインパターン１５０Ａで、第１水平交差点（１５０Ａ＿ＬＦＣ１）は、第２水平交差点（１５０Ａ＿ＬＦＣ２）と第１方向Ｄ１に第１チップ間隔ＬＤ１だけ離隔する。
第１チップ間隔ＬＤ１は、第２チップ間隔ＬＤ２と異なる。
第１チップ間隔ＬＤ１と第２チップ間隔ＬＤ２の差異は、第３幅間隔ＷＤ２１と第４幅間隔ＷＤ２２の差異から起因する。
第３幅間隔ＷＤ２１は、第１チップ間隔ＬＤ１に影響を与える。
第４幅間隔ＷＤ２２は、第２チップ間隔ＬＤ２に影響を与える。
例えば、第３幅間隔ＷＤ２１が大きくなると、第１チップ間隔ＬＤ１も大きくなる。
第３幅間隔ＷＤ２１と第４幅間隔ＷＤ２２の差異が大きくなると、第１チップ間隔ＬＤ１と第２チップ間隔ＬＤ２の差異も大きくなる。
【0123】
第５ソース／ドレインパターン２５０Ｂは、第２方向Ｄ２に対向する第１水平側壁（２５０Ｂ＿ＬＳＷ１）と、第２水平側壁（２５０Ｂ＿ＬＳＷ２）を含む。
第５ソース／ドレインパターンの第１水平側壁（２５０Ｂ＿ＬＳＷ１）は、第９水平交差点（２５０Ｂ＿ＬＦＣ１）を含む。
第５ソース／ドレインパターンの第２水平側壁（２５０Ｂ＿ＬＳＷ２）は、第１０水平交差点（２５０Ｂ＿ＬＦＣ２）を含む。
第６ソース／ドレインパターン２５０Ｃは、第２方向Ｄ２に対向する第１水平側壁（２５０Ｃ＿ＬＳＷ１）と、第２水平側壁（２５０Ｃ＿ＬＳＷ２）を含む。
第６ソース／ドレインパターンの第１水平側壁（２５０Ｃ＿ＬＳＷ１）は、第１１水平交差点（２５０Ｃ＿ＬＦＣ１）を含む。
第６ソース／ドレインパターンの第２水平側壁（２５０Ｃ＿ＬＳＷ２）は、第１２水平交差点（２５０Ｃ＿ＬＦＣ２）を含む。
第５ソース／ドレインパターンの第１水平側壁（２５０Ｂ＿ＬＳＷ１）は、第９水平交差点（２５０Ｂ＿ＬＦＣ１）を含む。
第５ソース／ドレインパターンの第２水平側壁（２５０Ｂ＿ＬＳＷ２）は、第１０水平交差点（２５０Ｂ＿ＬＦＣ２）を含む。
第６ソース／ドレインパターン２５０Ｃは、第２方向Ｄ２に対向する第１水平側壁（２５０Ｃ＿ＬＳＷ１）と、第２水平側壁（２５０Ｃ＿ＬＳＷ２）を含む。
第６ソース／ドレインパターンの第１水平側壁（２５０Ｃ＿ＬＳＷ１）は、第１１水平交差点（２５０Ｃ＿ＬＦＣ１）を含む。
第６ソース／ドレインパターンの第２水平側壁（２５０Ｃ＿ＬＳＷ２）は、第１２水平交差点（２５０Ｃ＿ＬＦＣ２）を含む。
【0124】
第５ソース／ドレインパターンの第１水平側壁（２５０Ｂ＿ＬＳＷ１）は、第５ソース／ドレインパターンの第２水平側壁（２５０Ｂ＿ＬＳＷ２）と対称である。
第６ソース／ドレインパターンの第１水平側壁（２５０Ｃ＿ＬＳＷ１）は、第６ソース／ドレインパターンの第２水平側壁（２５０Ｃ＿ＬＳＷ２）と対称である。
第５ソース／ドレインパターン２５０Ｂ及び第６ソース／ドレインパターン２５０Ｃに関連する説明は、第２ソース／ドレインパターン１５０Ｂ及び第３ソース／ドレインパターン１５０Ｃに関連する説明と実質的に同一であるので、以下では省略する。
第６ソース／ドレインパターンの第１水平側壁（２５０Ｃ＿ＬＳＷ１）は、第６ソース／ドレインパターンの第２水平側壁（２５０Ｃ＿ＬＳＷ２）と対称である。
第５ソース／ドレインパターン２５０Ｂ及び第６ソース／ドレインパターン２５０Ｃに関連する説明は、第２ソース／ドレインパターン１５０Ｂ及び第３ソース／ドレインパターン１５０Ｃに関連する説明と実質的に同一であるので、以下では省略する。
【0125】
平面図で、第５シートパターンＮ２２と接触する第４半導体ライナ膜２５１Ａの幅Ｗ６１は、第６シートパターンＮ２３と接触する第４半導体ライナ膜２５１Ａの幅Ｗ６２より小さい。
第６シートパターンＮＳ２３と接触する第５半導体ライナ膜２５１Ｂの幅Ｗ６３は、第６シートパターンＮ２３と接触する第４半導体ライナ膜２５１Ａの幅Ｗ６２より大きい。
第５シートパターンＮ２２と接触する第４半導体ライナ膜２５１Ａの厚さＴ３１は、第６シートパターンＮ２３と接触する第４半導体ライナ膜２５１Ａの厚さＴ３２より大きい。
第６シートパターンＮＳ２３と接触する第５半導体ライナ膜２５１Ｂの厚さＴ３３は、第６シートパターンＮ２３と接触する第４半導体ライナ膜２５１Ａの厚さＴ３２より小さい。
第６シートパターンＮＳ２３と接触する第５半導体ライナ膜２５１Ｂの幅Ｗ６３は、第６シートパターンＮ２３と接触する第４半導体ライナ膜２５１Ａの幅Ｗ６２より大きい。
第５シートパターンＮ２２と接触する第４半導体ライナ膜２５１Ａの厚さＴ３１は、第６シートパターンＮ２３と接触する第４半導体ライナ膜２５１Ａの厚さＴ３２より大きい。
第６シートパターンＮＳ２３と接触する第５半導体ライナ膜２５１Ｂの厚さＴ３３は、第６シートパターンＮ２３と接触する第４半導体ライナ膜２５１Ａの厚さＴ３２より小さい。
【0126】
第２ソース／ドレインコンタクト２８０は、第４～第６ソース／ドレインパターン（２５０Ａ、２５０Ｂ、２５０Ｃ）上に配置される。
第２ソース／ドレインコンタクト２８０は、第４～第６ソース／ドレインパターン（２５０Ａ、２５０Ｂ、２５０Ｃ）と接続される。
第２ソース／ドレインコンタクト２８０は、層間絶縁膜１９０及びソース／ドレインエッチング停止膜１８５を通過して第４～第６ソース／ドレインパターン（２５０Ａ、２５０Ｂ、２５０Ｃ）と接続される。
第２ソース／ドレインコンタクト２８０と第４～第６ソース／ドレインパターン（２５０Ａ、２５０Ｂ、２５０Ｃ）の間に、第２コンタクトシリサイド膜２５５がさらに配置され得る。
第２ソース／ドレインコンタクト２８０は、単一膜で示したが、説明の便宜のためのものであり、これに制限されるものではない。
第２ソース／ドレインコンタクト２８０は、例えば、金属、金属合金、導電性金属窒化物、導電性金属炭化物、導電性金属酸化物、導電性金属炭窒化物、及び２次元物質（Ｔｗｏ－ｄｉｍｅｎｓｉｏｎａｌ（２Ｄ） ｍａｔｅｒｉａｌ）の少なくとも一つを含み得る。
第２コンタクトシリサイド膜２５５は、金属シリサイドを含み得る。
第２ソース／ドレインコンタクト２８０は、第４～第６ソース／ドレインパターン（２５０Ａ、２５０Ｂ、２５０Ｃ）と接続される。
第２ソース／ドレインコンタクト２８０は、層間絶縁膜１９０及びソース／ドレインエッチング停止膜１８５を通過して第４～第６ソース／ドレインパターン（２５０Ａ、２５０Ｂ、２５０Ｃ）と接続される。
第２ソース／ドレインコンタクト２８０と第４～第６ソース／ドレインパターン（２５０Ａ、２５０Ｂ、２５０Ｃ）の間に、第２コンタクトシリサイド膜２５５がさらに配置され得る。
第２ソース／ドレインコンタクト２８０は、単一膜で示したが、説明の便宜のためのものであり、これに制限されるものではない。
第２ソース／ドレインコンタクト２８０は、例えば、金属、金属合金、導電性金属窒化物、導電性金属炭化物、導電性金属酸化物、導電性金属炭窒化物、及び２次元物質（Ｔｗｏ－ｄｉｍｅｎｓｉｏｎａｌ（２Ｄ） ｍａｔｅｒｉａｌ）の少なくとも一つを含み得る。
第２コンタクトシリサイド膜２５５は、金属シリサイドを含み得る。
【0127】
図２２は、本発明のまた他の実施形態による半導体装置の概略構成を説明するためのレイアウト図である。
説明の便宜上、図１８～図２１を用いて説明した内容と異なる点を中心に説明する。
参考までに、図２２の第２領域（ＩＩ）を特定の高さで切断して上から見るとき、平面図は、図１３と類似する。
説明の便宜上、図１８～図２１を用いて説明した内容と異なる点を中心に説明する。
参考までに、図２２の第２領域（ＩＩ）を特定の高さで切断して上から見るとき、平面図は、図１３と類似する。
【0128】
図２２を参照すると、本発明のまた他の実施形態による半導体装置において、平面図で、それぞれの第２下部パターンの第１側壁（ＢＰ２＿ＳＷ１）及び第２下部パターンの第２側壁（ＢＰ２＿ＳＷ２）は、第１方向Ｄ１に延長され、凸凹形状を有する。
第２拡張領域（ＡＰ２＿ＬＲ）での第１側壁（ＢＰ２＿ＳＷ１）は、第２縮小領域（ＡＰ２＿ＳＲ）での第１側壁（ＢＰ２＿ＳＷ１）と第１方向Ｄ１に沿って直線に整列しない。
第２拡張領域（ＡＰ２＿ＬＲ）での第２側壁（ＢＰ２＿ＳＷ２）は、第２縮小領域（ＡＰ２＿ＳＲ）での第２側壁（ＢＰ２＿ＳＷ２）と第１方向Ｄ１に沿って直線に整列しない。
第２拡張領域（ＡＰ２＿ＬＲ）での第１側壁（ＢＰ２＿ＳＷ１）は、第２縮小領域（ＡＰ２＿ＳＲ）での第１側壁（ＢＰ２＿ＳＷ１）と第１方向Ｄ１に沿って直線に整列しない。
第２拡張領域（ＡＰ２＿ＬＲ）での第２側壁（ＢＰ２＿ＳＷ２）は、第２縮小領域（ＡＰ２＿ＳＲ）での第２側壁（ＢＰ２＿ＳＷ２）と第１方向Ｄ１に沿って直線に整列しない。
【0129】
上記実施形態で、チャネル構造である同じシートパターンに接続された異なる大きさを有する複数のソース／ドレインパターンは、第１方向Ｄ１に延長される同じ活性パターン上に形成され、同じ基板上の互いに異なる活性パターン上に形成される。
したがって、互いに異なる特性を有するソース／ドレインパターンが形成された半導体装置又は電界効果トランジスタ（例えば、ナノシートトランジスタ）は、メモリ回路、論理回路などのための複数の相違する高性能／低電力消費装置に対する要求を解決するために使用することができる。
したがって、互いに異なる特性を有するソース／ドレインパターンが形成された半導体装置又は電界効果トランジスタ（例えば、ナノシートトランジスタ）は、メモリ回路、論理回路などのための複数の相違する高性能／低電力消費装置に対する要求を解決するために使用することができる。
【0130】
上述した実施形態で、多様な半導体装置は、互いに異なる大きさのソース／ドレイン領域をベースにそれぞれのナノシートトランジスタを形成するチャネル構造であって、複数のシートパターンセット、すなわち、ナノシート層で形成される。
しかし、本発明は、ナノシートトランジスタに限定されず、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）のような他の類型の電界効果トランジスタに適用することができる。
したがって、上述し、図面に示す複数のシートパターンは、それぞれのフィン型電界効果トランジスタを形成するフィン構造が代用され得る。
しかし、本発明は、ナノシートトランジスタに限定されず、フィン型電界効果トランジスタ（ＦｉｎＦＥＴ）のような他の類型の電界効果トランジスタに適用することができる。
したがって、上述し、図面に示す複数のシートパターンは、それぞれのフィン型電界効果トランジスタを形成するフィン構造が代用され得る。
【0131】
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【符号の説明】
【0132】
１００ 基板
１０５ フィールド絶縁膜
１２０ 第１ゲート電極
１３０ 第１ゲート絶縁膜
１４０ 第１ゲートスペーサ
１４５ 第１ゲートキャッピングパターン
１５０（Ａ～Ｃ） （第１～第３）ソース／ドレインパターン
１５１（Ａ～Ｃ） （第１～第３）半導体ライナ膜
１５２（Ａ～Ｃ） （第１～第３）半導体フィリング膜
１５５ 第１コンタクトシリサイド膜
１８０ 第１ソース／ドレインコンタクト
１８５ ソース／ドレインエッチング停止膜
１９０ 層間絶縁膜
ＡＰ１ 第１活性パターン
ＢＰ１ 第１下部パターン
ＧＳ１ 第１ゲート構造体
ＩＮＴ＿ＧＳ１ 第１インナーゲート構造体
ＮＳ１１、ＮＳ１２、ＮＳ１３ 第１～第３シートパターン
１０５ フィールド絶縁膜
１２０ 第１ゲート電極
１３０ 第１ゲート絶縁膜
１４０ 第１ゲートスペーサ
１４５ 第１ゲートキャッピングパターン
１５０（Ａ～Ｃ） （第１～第３）ソース／ドレインパターン
１５１（Ａ～Ｃ） （第１～第３）半導体ライナ膜
１５２（Ａ～Ｃ） （第１～第３）半導体フィリング膜
１５５ 第１コンタクトシリサイド膜
１８０ 第１ソース／ドレインコンタクト
１８５ ソース／ドレインエッチング停止膜
１９０ 層間絶縁膜
ＡＰ１ 第１活性パターン
ＢＰ１ 第１下部パターン
ＧＳ１ 第１ゲート構造体
ＩＮＴ＿ＧＳ１ 第１インナーゲート構造体
ＮＳ１１、ＮＳ１２、ＮＳ１３ 第１～第３シートパターン
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】