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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024122553
(43)【公開日】2024-09-09
(54)【発明の名称】メモリシステム
(51)【国際特許分類】
G06F 12/00 20060101AFI20240902BHJP
G11C 16/10 20060101ALI20240902BHJP
G11C 16/04 20060101ALI20240902BHJP
【ＦＩ】
G06F12/00 560B
G06F12/00 597U
G11C16/10 160
G11C16/04 170
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2023030150
(22)【出願日】2023-02-28
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100120031
【弁理士】
【氏名又は名称】宮嶋 学
(74)【代理人】
【識別番号】100107582
【弁理士】
【氏名又は名称】関根 毅
(74)【代理人】
【識別番号】100118843
【弁理士】
【氏名又は名称】赤岡 明
(74)【代理人】
【識別番号】100103263
【弁理士】
【氏名又は名称】川崎 康
(72)【発明者】
【氏名】竹山 嘉和
【テーマコード（参考）】
5B160
5B225
【Ｆターム（参考）】
5B160CB01
5B160MM01
5B225DB02
5B225DE19
5B225EA05
5B225EE19
5B225EF11
5B225EF15
(57)【要約】 （修正有）
【課題】コントローラ内の揮発メモリの容量を削減できる。
【解決手段】メモリシステムは、第１ダイ５ａと、第２ダイ５ｂと、第１ダイ及び第２ダイに対するデータの書込及び読出を制御するコントローラとを備える。第１ダイは、第１不揮発メモリ２３ａと、第１不揮発メモリに記憶するデータ及び読み出されたデータを一時的に記憶する第１揮発メモリ２４ａと、を有する。第２ダイは、第２不揮発メモリ２３ｂと、第２不揮発メモリに記憶するデータ及び読み出されたデータを一時的に記憶する第２揮発メモリ２４ｂと、を有する。コントローラは、第１ダイに記憶されるべきデータ及び第１ダイから読み出されたデータを一時的に記憶する第３揮発メモリ１１と、を有し、第１ダイにデータを書き込む際には、第３揮発メモリに記憶されている第１ダイに記憶されるべきデータを、第１ダイの第１揮発メモリと、第２ダイの第２揮発メモリと、に並行して書き込む。
【選択図】図５Ａ
【解決手段】メモリシステムは、第１ダイ５ａと、第２ダイ５ｂと、第１ダイ及び第２ダイに対するデータの書込及び読出を制御するコントローラとを備える。第１ダイは、第１不揮発メモリ２３ａと、第１不揮発メモリに記憶するデータ及び読み出されたデータを一時的に記憶する第１揮発メモリ２４ａと、を有する。第２ダイは、第２不揮発メモリ２３ｂと、第２不揮発メモリに記憶するデータ及び読み出されたデータを一時的に記憶する第２揮発メモリ２４ｂと、を有する。コントローラは、第１ダイに記憶されるべきデータ及び第１ダイから読み出されたデータを一時的に記憶する第３揮発メモリ１１と、を有し、第１ダイにデータを書き込む際には、第３揮発メモリに記憶されている第１ダイに記憶されるべきデータを、第１ダイの第１揮発メモリと、第２ダイの第２揮発メモリと、に並行して書き込む。
【選択図】図５Ａ
【特許請求の範囲】
【請求項1】
第１ダイと、
第２ダイと、
前記第１ダイ及び前記第２ダイに対するデータの書込及び読出を制御するコントローラと、を備え、
前記第１ダイは、第１不揮発メモリと、前記第１不揮発メモリに記憶されるべきデータ及び前記第１不揮発メモリから読み出されたデータを一時的に記憶する第１揮発メモリと、を有し、
前記第２ダイは、第２不揮発メモリと、前記第２不揮発メモリに記憶されるべきデータ及び前記第２不揮発メモリから読み出されたデータを一時的に記憶する第２揮発メモリと、を有し、
前記コントローラは、前記第１ダイに記憶されるべきデータ及び前記第１ダイから読み出されたデータを一時的に記憶する第３揮発メモリと、を有し、
前記コントローラは、前記第１ダイにデータを書き込む際には、前記第３揮発メモリに記憶されている前記第１ダイに記憶されるべきデータを、前記第１ダイの前記第１揮発メモリと、前記第２ダイの前記第２揮発メモリと、に並行して書き込む、
メモリシステム。
第２ダイと、
前記第１ダイ及び前記第２ダイに対するデータの書込及び読出を制御するコントローラと、を備え、
前記第１ダイは、第１不揮発メモリと、前記第１不揮発メモリに記憶されるべきデータ及び前記第１不揮発メモリから読み出されたデータを一時的に記憶する第１揮発メモリと、を有し、
前記第２ダイは、第２不揮発メモリと、前記第２不揮発メモリに記憶されるべきデータ及び前記第２不揮発メモリから読み出されたデータを一時的に記憶する第２揮発メモリと、を有し、
前記コントローラは、前記第１ダイに記憶されるべきデータ及び前記第１ダイから読み出されたデータを一時的に記憶する第３揮発メモリと、を有し、
前記コントローラは、前記第１ダイにデータを書き込む際には、前記第３揮発メモリに記憶されている前記第１ダイに記憶されるべきデータを、前記第１ダイの前記第１揮発メモリと、前記第２ダイの前記第２揮発メモリと、に並行して書き込む、
メモリシステム。
【請求項2】
前記第１ダイは、前記第３揮発メモリから前記第１揮発メモリに書き込まれたデータを前記第１不揮発メモリに書き込む、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項3】
前記コントローラは、前記第１不揮発メモリに同じデータを複数回書き込むことにより、前記第１不揮発メモリの各メモリセルに２値より多い多値のデータを書き込む、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項4】
前記コントローラは、前記第１不揮発メモリに２回目以降に同じデータを書き込む際には、前記第２揮発メモリから読み出されて前記第３揮発メモリに書き込まれたデータを前記第１揮発メモリに書き込む、
請求項３に記載のメモリシステム。
請求項３に記載のメモリシステム。
【請求項5】
前記第１不揮発メモリに対して複数回の書込が終了するまで、前記同じデータは前記第２揮発メモリに保持される、
請求項３に記載のメモリシステム。
請求項３に記載のメモリシステム。
【請求項6】
前記コントローラは、前記第１不揮発メモリに書き込むべき前記第３揮発メモリのデータを前記第１揮発メモリ及び前記第２揮発メモリに書き込んだ後、前記第３揮発メモリのデータを更新する、
請求項５に記載のメモリシステム。
請求項５に記載のメモリシステム。
【請求項7】
前記コントローラは、前記第１不揮発メモリに書き込むべき前記第３揮発メモリのデータを前記第１揮発メモリ及び前記第２揮発メモリに書き込んだ後、前記第１揮発メモリから前記第１不揮発メモリへのデータの書込が完了したか否かを示すステータス情報が書込完了になる前に、又は、前記ステータス情報が書込失敗を示していても、前記第３揮発メモリのデータ更新を可能にする、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項8】
前記第１不揮発メモリ及び前記第２不揮発メモリは、書込及び読出の単位であるメモリ領域を複数有し、
前記第１揮発メモリ、前記第２揮発メモリ、及び前記第３揮発メモリは、１つ以上の前記メモリ領域に対応する記憶容量を有する、
請求項１に記載のメモリシステム。
前記第１揮発メモリ、前記第２揮発メモリ、及び前記第３揮発メモリは、１つ以上の前記メモリ領域に対応する記憶容量を有する、
請求項１に記載のメモリシステム。
【請求項9】
前記コントローラは、前記第１不揮発メモリの所定のメモリ領域に書き込まれるべきデータを、前記第３揮発メモリから前記第１揮発メモリと前記第２揮発メモリに書き込んだ後、前記第３揮発メモリのデータを更新可能にする、
請求項８に記載のメモリシステム。
請求項８に記載のメモリシステム。
【請求項10】
前記第１ダイは、前記第１不揮発メモリの所定のメモリ領域に前記第１揮発メモリのデータを書き込んだ後、前記第１不揮発メモリの前記所定のメモリ領域以外のメモリ領域に前記第１揮発メモリのデータを書き込む動作を複数回行い、その後に、前記第１不揮発メモリの前記所定のメモリ領域に前記第１揮発メモリのデータを再度書き込む、
請求項８に記載のメモリシステム。
請求項８に記載のメモリシステム。
【請求項11】
前記第１揮発メモリ、前記第２揮発メモリ、及び前記第３揮発メモリのそれぞれは、複数のメモリ領域を有し、
前記コントローラは、前記第３揮発メモリにおける前記複数のメモリ領域内のデータを、前記第１揮発メモリ及び前記第２揮発メモリに並行して書き込む、
請求項１に記載のメモリシステム。
請求項１０に記載のメモリシステム。
前記コントローラは、前記第３揮発メモリにおける前記複数のメモリ領域内のデータを、前記第１揮発メモリ及び前記第２揮発メモリに並行して書き込む、
請求項１に記載のメモリシステム。
請求項１０に記載のメモリシステム。
【請求項12】
前記コントローラは、ホスト装置からのデータ読出命令に応答して、読出対象データが前記第１揮発メモリ又は前記第２揮発メモリに記憶されている場合には、前記第１揮発メモリ又は前記第２揮発メモリから読出対象データを読み出し、読出対象データが前記第１揮発メモリ又は前記第２揮発メモリに記憶されていない場合には、前記第１不揮発メモリ又は前記第２不揮発メモリから読出対象データを読み出す、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項13】
前記コントローラは、ホスト装置からデータの書込命令に応答して、前記第３揮発メモリに書込対象データを書き込み、その後、前記第３揮発メモリから前記第１揮発メモリ及び前記第２揮発メモリに並行して書込対象データを書き込む、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項14】
前記コントローラは、ホスト装置のアクセス頻度が所定の基準を超える書込対象データを優先して前記第１揮発メモリ又は前記第２揮発メモリに書き込み、アクセス頻度が前記所定の基準に満たない書込対象データを、前記第１揮発メモリから前記第１不揮発メモリに追い出すか、又は前記第２揮発メモリから前記第２不揮発メモリに追い出す、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項15】
前記第１揮発メモリ又は前記第２揮発メモリに書き込まれたデータは、前記コントローラがアクセスしない期間内に前記第１揮発メモリから前記第１不揮発メモリに書き込まれるか、又は前記第２揮発メモリから前記第２不揮発メモリに書き込まれる、
請求項１３に記載のメモリシステム。
請求項１３に記載のメモリシステム。
【請求項16】
前記第１ダイ及び前記第２ダイは、それぞれ、センスアンプ及びローデコーダを有する、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項17】
前記第１揮発メモリ、前記第２揮発メモリ及び前記第３揮発メモリは、ＳＲＡＭ（Static Random Access Memory）である、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項18】
前記第１不揮発メモリ及び前記第２不揮発メモリは、ＮＡＮＤフラッシュメモリである、
請求項１に記載のメモリシステム。
請求項１に記載のメモリシステム。
【請求項19】
前記第１ダイと、前記第２ダイとを含む複数のダイを備え、
前記複数のダイは、積層されており、
前記コントローラは、前記複数のダイのそれぞれに対して、それぞれ異なるタイミングでアクセスする、
請求項１に記載のメモリシステム。
前記複数のダイは、積層されており、
前記コントローラは、前記複数のダイのそれぞれに対して、それぞれ異なるタイミングでアクセスする、
請求項１に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、メモリシステムに関する。
【背景技術】
【0002】
ＮＡＮＤ型フラッシュメモリでは、セル間相互干渉を避けるため、コントローラが書込対象のメモリセルに順にデータを書き込んだ後、再び書込対象のメモリセルに順にデータを再書込むといった二度書きが行われる。このため、コントローラは、再書き込みが完了するまでデータをコントローラ内の揮発メモリ（RAM：Random Access Memory）に保持しておく必要がある。
【0003】
ＮＡＮＤ型フラッシュメモリでは、記憶容量を増やすために、１つのメモリセルに多値データを書き込むのが一般的であり、近年では４ビットからなるデータを書き込むＱＬＣ（Quadruple Level Cell）が主流となりつつある。ＱＬＣでは、書込対象のメモリセルにデータを書き込んだ後、同じメモリセルに二度書きするまでの間に、多数のメモリセルにデータを書き込むため、コントローラ内の揮発メモリの必要容量が増大し、集積度の向上のために障害になる。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０２２－１００２２２号公報
【特許文献2】特許第５０６０５７４号公報
【特許文献3】特許第５５３６２５５号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本開示の一態様では、コントローラ内の揮発メモリの容量を削減できるメモリシステムを提供するものである。
【課題を解決するための手段】
【0006】
上記の課題を解決するために、本発明の一実施形態によれば、第１ダイと、
第２ダイと、
前記第１ダイ及び前記第２ダイに対するデータの書込及び読出を制御するコントローラと、を備え、
前記第１ダイは、第１不揮発メモリと、前記第１不揮発メモリに記憶されるべきデータ及び前記第１不揮発メモリから読み出されたデータを一時的に記憶する第１揮発メモリと、を有し、
前記第２ダイは、第２不揮発メモリと、前記第２不揮発メモリに記憶されるべきデータ及び前記第２不揮発メモリから読み出されたデータを一時的に記憶する第２揮発メモリと、を有し、
前記コントローラは、前記第１ダイに記憶されるべきデータ及び前記第１ダイから読み出されたデータを一時的に記憶する第３揮発メモリと、を有し、
前記コントローラは、前記第１ダイにデータを書き込む際には、前記第３揮発メモリに記憶されている前記第１ダイに記憶されるべきデータを、前記第１ダイの前記第１揮発メモリと、前記第２ダイの前記第２揮発メモリと、に並行して書き込む、
メモリシステムが提供される。
第２ダイと、
前記第１ダイ及び前記第２ダイに対するデータの書込及び読出を制御するコントローラと、を備え、
前記第１ダイは、第１不揮発メモリと、前記第１不揮発メモリに記憶されるべきデータ及び前記第１不揮発メモリから読み出されたデータを一時的に記憶する第１揮発メモリと、を有し、
前記第２ダイは、第２不揮発メモリと、前記第２不揮発メモリに記憶されるべきデータ及び前記第２不揮発メモリから読み出されたデータを一時的に記憶する第２揮発メモリと、を有し、
前記コントローラは、前記第１ダイに記憶されるべきデータ及び前記第１ダイから読み出されたデータを一時的に記憶する第３揮発メモリと、を有し、
前記コントローラは、前記第１ダイにデータを書き込む際には、前記第３揮発メモリに記憶されている前記第１ダイに記憶されるべきデータを、前記第１ダイの前記第１揮発メモリと、前記第２ダイの前記第２揮発メモリと、に並行して書き込む、
メモリシステムが提供される。
【図面の簡単な説明】
【0007】
【図1】本開示の第１の実施形態によるメモリシステムの概略構成を示すブロック図である。
【図2】ダイの内部構成の一例を示すブロック図である。
【図3】ＮＡＮＤアレイの一例を示す回路図である。
【図4】２つのステージに分けてプログラムを行う場合の書き込み順序の一例を示す図である。
【図5A】本開示の第１の実施形態のメモリシステムにおける1st Programを示す模式図である。
【図5B】本開示の第１の実施形態のメモリシステムにおける2nd Programを示す模式図である。
【図6】本開示の第１の実施形態のメモリシステムの詳細な構成を示すブロック図である。
【図7】一比較例に係るメモリシステムの書込動作を説明する図である。
【図8】本開示の第２の実施形態のダイの構成を示すブロック図である。
【図9】本開示の第３の実施形態のメモリシステムを示すブロック図である。
【発明を実施するための形態】
【0008】
以下、図面を参照しながら、本発明の実施形態について説明する。
【0009】
（第１の実施形態）
図１は本開示の第１の実施形態によるメモリシステム１の概略構成を示すブロック図である。図１のメモリシステム１は、コントローラ２とＮＡＮＤフラッシュメモリ（以下、ＮＡＮＤメモリと呼ぶこともある）３とを備える。図１のメモリシステム１は、ホスト機器（以下、単にホストと呼ぶ）４と接続可能である。ホスト４は、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
図１は本開示の第１の実施形態によるメモリシステム１の概略構成を示すブロック図である。図１のメモリシステム１は、コントローラ２とＮＡＮＤフラッシュメモリ（以下、ＮＡＮＤメモリと呼ぶこともある）３とを備える。図１のメモリシステム１は、ホスト機器（以下、単にホストと呼ぶ）４と接続可能である。ホスト４は、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
【0010】
ＮＡＮＤメモリ３は半導体記憶装置の一例である。ＮＡＮＤメモリ３は、例えば１以上のメモリチップを有し、各メモリチップは、積層された複数のダイを有する。各ダイは、ウエハから切り出されて個片化された単位である。コントローラ２は、複数のダイ５のそれぞれに対して、個別のタイミングでアクセスする。アクセスとは、データの書込み、読出し、又は消去を指す。
【0011】
コントローラ２は、ダイ５に設けられる不揮発性メモリに対し同じデータを複数回書き込むことにより、メモリセルに２値より多い多値のデータを書き込みできるような仕様を採用する。本実施形態は、ダイ５がメモリセルあたり４ビットのデータを記憶可能な４ビット／Ｃｅｌｌ（ＱＬＣ：Quad Level Cell）の不揮発性メモリを有する例を主に説明する。
【0012】
コントローラ２は、例えばＳｏＣ（System on Chip）であり、ホスト４からの命令に応答して、ＮＡＮＤメモリ３に対する読み出し、書き込み、及び消去等を命令する。また、コントローラ２は、例えば、バッファメモリ１１、バッファインターフェイス回路（バッファＩ／Ｆ）１２、ＣＰＵ（Central Processing Unit）１３、ホストインターフェイス回路（ホストＩ／Ｆ）１４、ＥＣＣ（Error Correction Code）回路１５、ＮＡＮＤインターフェイス回路（ＮＡＮＤ＿Ｉ／Ｆ）１６、及びＲＡＭ（Random Access Memory）１８を含んでいる。
【0013】
バッファメモリ１１は、コントローラ２の記憶領域として使用される揮発性メモリである。バッファメモリ１１は、例えばホスト４から受信した書き込みデータを一時的に記憶する高速の揮発メモリである。バッファメモリ１１は、ＳＲＡＭ（Static Random Access Memory）又はＤＲＡＭ（Dynamic Random Access Memory）で構成可能である。
【0014】
バッファＩ／Ｆ１２は、バッファメモリ１１に接続され、ＣＰＵ１３とバッファメモリ１１との間の通信を司る。
【0015】
ＣＰＵ１３は、コントローラ２全体の動作を制御する。ＣＰＵ１３は、例えばホスト４から受信した書き込み命令に応答して、書き込みコマンドを発行する。また、ＣＰＵ１３は、例えばウェアレベリング等、ＮＡＮＤメモリ３のメモリ空間を管理するための様々な処理を実行する。
【0016】
ホストＩ／Ｆ１４は、ホストバスを介してホスト４と接続され、コントローラ２及びホスト４間のデータ、コマンド、及びアドレスの転送を制御する。ホストＩ／Ｆ１４は、例えばＳＡＴＡ（Serial Advanced Technology Attachment）、ＳＡＳ（Serial Attached SCSI）、ＰＣＩｅ（PCI Express）（登録商標）等の通信インターフェイス規格をサポートし得る。
【0017】
ＥＣＣ回路１５は、データのエラー訂正処理を実行する。例えば、書き込み動作時においてＥＣＣ回路１５は、ホスト４から受信した書き込みデータに基づいてパリティを生成し、生成したパリティを書き込みデータに付与してもよい。読み出し動作時においてＥＣＣ回路１５は、ＮＡＮＤメモリ３から受信した読み出しデータに基づいてシンドロームを生成し、生成したシンドロームに基づいて読み出しデータのエラーを検出及び訂正してもよい。なお、ＥＣＣ回路１５の処理動作には種々の変形例が考えられ、特定の処理動作に限定されるものではない。
【0018】
ＮＡＮＤ＿Ｉ／Ｆ１６は、コントローラ２及びＮＡＮＤメモリ３間におけるデータ、コマンド、及びアドレスの転送を制御し、ＮＡＮＤメモリ３内の各ダイ５を独立に制御し得る。ＮＡＮＤ＿Ｉ／Ｆ１６は、ＮＡＮＤインターフェイス規格をサポートしている。
【0019】
ＲＡＭ１８は、例えばＳＲＡＭ（Static Random Access Memory)等の揮発性メモリである。ＲＡＭ１８は、ＣＰＵ１３の作業領域として使用され、例えばＮＡＮＤメモリ３を管理するためのファームウェアや各種管理テーブル等を保持する。
【0020】
ＣＰＵ１３は、ホスト４からのコマンドに従って、ＮＡＮＤメモリ３にアクセスする。例えば、ホスト４からコントローラ２に対して、ＮＡＮＤメモリ３への書込のコマンドが発行されると、コントローラ２内のＣＰＵ１３は、書き込むべきデータをいったんバッファメモリ１１に記憶する。バッファメモリ１１は、ＮＡＮＤメモリ３の書込の単位であるページ分のメモリ容量を少なくとも有する。コントローラ２は、バッファメモリ１１に書き込まれたデータを複数回にわたってＮＡＮＤメモリ３の書込対象のダイ５に書き込む。また、ホスト４からコントローラ２に対して、ＮＡＮＤメモリ３の読出のコマンドが発行されると、ＣＰＵ１３は、ＮＡＮＤメモリ３の読出対象のダイ５からページ単位でデータを読み出して、バッファメモリ１１に記憶する。ＣＰＵ１３は、バッファメモリ１１に記憶された読出データを、ホストＩ／Ｆ１４を介してホスト４に送信する。
【0021】
ＥＣＣ回路１５は、バッファメモリ１１に格納されたデータを符号化して、符号語を生成する。また、ＥＣＣ回路１５は、ダイ５から読み出されたデータの誤り検出を行う。ＥＣＣ回路１５は、誤りが検出された場合に、誤り訂正できる程度の誤りであれば、誤りを訂正し、誤り訂正が不可能な誤りであれば、所定のエラー処理を行う。
【0022】
バッファメモリ１１は、ホスト４からの書込データをダイ５に書き込む前に一時的に記憶する。また、バッファメモリ１１は、ダイ５から読み出したデータをホスト４へ送信する前に一時的に記憶する。バッファメモリ１１は、例えば、ＳＲＡＭ（Static Random Access Memory）又はＤＲＡＭ（Dynamic Random Access Memory）等の高速の揮発メモリである。バッファメモリ１１は、ＮＡＮＤメモリ３内のＮＡＮＤアレイよりも、アクセス速度が速い。バッファメモリ１１は、上述したように、書込又は読出の単位であるページ分以上のメモリ容量を有する。
【0023】
図１は、コントローラ２が、ＥＣＣ回路１５とＮＡＮＤ ＩＦ１６をそれぞれ備える構成例を示す。ＥＣＣ回路１５は、ＮＡＮＤ ＩＦ１６に内蔵されてもよい。また、ＥＣＣ回路１５が、ＮＡＮＤメモリ３に内蔵されてもよい。
【0024】
なお、図１に示すコントローラ２の構成は一例であり、様々な派生的な構成をとりうる。例えば、内部バス１７が分割構造又は階層構造でもよいし、あるいはコントローラ２に付加的な機能ブロックが内蔵又は接続されてもよい。
【0025】
図２は、ＮＡＮＤメモリ３内の１つのダイ５の内部構成の一例を示すブロック図である。ダイ５は、ＮＡＮＤ＿Ｉ／Ｆ１６、制御部２２、ＮＡＮＤメモリセルアレイ（以下、単にＮＡＮＤアレイと呼ぶ）２３、及びページバッファ２４を備える。ＮＡＮＤ＿Ｉ／Ｆ１６、制御部２２、ＮＡＮＤアレイ２３、及びページバッファ２４は、例えば半導体基板（例えば、シリコン基板）上に形成されてチップ化される。
【0026】
制御部２２は、ＮＡＮＤ＿Ｉ／Ｆ１６経由でコントローラ２からのコマンド等に基づいて、ダイ５の動作を制御する。具体的には、制御部２２は、書込要求が入力された場合、書き込みが要求されたデータをＮＡＮＤアレイ２３上の指定されたアドレスへ書き込むよう制御する。また、制御部２２は、読出要求が入力された場合、読み出しが要求されたデータをＮＡＮＤアレイ２３から読み出して、ＮＡＮＤ＿Ｉ／Ｆ１６経由でコントローラ２へ出力するよう制御する。ページバッファ２４は、ＮＡＮＤアレイ２３の書き込み時にコントローラ２のバッファメモリ１１から転送されたデータを一時的に格納するバッファであるとともに、ＮＡＮＤアレイ２３から読み出したデータを一時的に格納するバッファである。
【0027】
制御部２２は、発振器３１と、シーケンサ３２と、コマンドユーザインターフェイス３３と、電圧供給部３４と、カラムカウンタ３５と、シリアルアクセスコントローラ３６とを有する。ＮＡＮＤアレイ２３は、ローデコーダ３７とセンスアンプ３８を有する。
【0028】
ＮＡＮＤ＿Ｉ／Ｆ１６は、コントローラ２との間でＩＯ信号及び制御入力を送受信するための回路である。コマンドユーザインターフェイス３３は、コントローラ２からＩＯ信号線を介して受信したコマンド、アドレス、及びデータのうちの、コマンド及びアドレスを、制御入力に基づいて取得する。コマンドユーザインターフェイス３３は、取得したコマンド及びアドレスをシーケンサ３２に渡す。なお、ＩＯ信号線で送受される信号の種類は任意であり、また、アドレス、コマンド、データ、及び各種制御信号の送受方法も種々のバリエーションを適用可能であり、上述した説明に限定されるものではない。
【0029】
発振器３１は、クロックを生成する回路である。発振器３１によって生成されたクロックは、シーケンサ３２などに供給される。シーケンサ３２は、発振器３１から供給されるクロックによって駆動されるステートマシンである。シーケンサ３２は、ＮＡＮＤアレイ２３へのアクセスなどの制御を実行する。例えば、シーケンサ３２は、コマンドユーザインターフェイス３３から受信したコマンドに応じて、各種の内部電圧や動作タイミング等を制御するための指令を出す。また、シーケンサ３２は、コマンドユーザインターフェイス３３から受信したアドレスに含まれるブロックアドレス及びページアドレスをローデコーダ３７に供給する。さらに、シーケンサ３２は、コマンドユーザインターフェイス３３から受信したアドレスに含まれるカラムアドレスをカラムカウンタ３５に供給する。
【0030】
電圧供給部３４は、ワード線に供給される各種の内部電圧やビット線に供給される各種の内部電圧を生成して、ローデコーダ３７及びセンスアンプ３８へ供給する。カラムカウンタ３５は、プログラム動作又はリード動作の際には、シーケンサ３２から供給されたカラムアドレスを先頭として、シリアルアクセスコントローラ３６から供給される信号に従ってカラムアドレスを順次進める。
【0031】
ページバッファ２４は、後述するように、コントローラ２のバッファメモリ１１から転送された書込対象のデータを一時的に保持する。ページバッファ２４に保持された書込対象のデータは、書込対象のダイ５のＮＡＮＤアレイ２３にページ単位で書き込まれる。また、ページバッファ２４は、読出対象のダイ５のＮＡＮＤアレイ２３からページ単位で読み出されたデータを一時的に保持する。ページバッファ２４は、例えばＳＲＡＭで構成されるが、ＤＲＡＭで構成されてもよい。
【0032】
シリアルアクセスコントローラ３６は、プログラム動作の際には、ＮＡＮＤ＿Ｉ／Ｆ１６からＩＯ信号線のビット幅毎にシリアルに受信したデータを、ページバッファ２４に格納する。また、シリアルアクセスコントローラ３６は、リード動作の際にはページバッファ２４からＩＯ信号線のビット幅毎にシリアルに受信したデータをＮＡＮＤ＿Ｉ／Ｆ１６に送る。
【0033】
ローデコーダ３７は、プログラム動作及びリード動作の際、ブロックアドレス及びページアドレスをデコードして、アクセス先のブロックに含まれるアクセス対象となるページに対応するワード線を選択する。そして各ローデコーダ３７は、選択ワード線及び非選択ワード線に適切な電圧を印加する。
【0034】
センスアンプ３８は、プログラム動作の際には、ページバッファ２４に格納された対応するデータをメモリセルトランジスタに転送する。また、センスアンプ３８は、リード動作の際には、選択ワード線からビット線に読み出されたデータをセンスして、得られたデータを、ページバッファ２４に格納する。ページバッファ２４に格納されたデータは、シリアルアクセスコントローラ３６及びＮＡＮＤ＿Ｉ／Ｆ１６を介してコントローラ２に送られる。
【0035】
図３はＮＡＮＤアレイ２３の一例を示す回路図である。図３は、ＮＡＮＤアレイ２３の一部である１ブロックの回路構成を示す。１ブロックは、ＮＡＮＤメモリ３の消去の単位である。ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０～ＳＵ３を含む。
【0036】
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍにそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。
【0037】
メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に記憶する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【0038】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列接続される。直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端と、関連付けられたビット線ＢＬとの間には、選択トランジスタＳＴ１が接続される。直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端には、選択トランジスタＳＴ２のドレインが接続される。選択トランジスタＳＴ２のソースには、ソース線ＣＥＬＳＲＣ及びウェル線ＣＰＷＥＬＬ（図示せず）のそれぞれが接続される。
【0039】
同一のブロックＢＬＫにおいて、ストリングユニットＳＵ０～ＳＵ３に含まれた複数の選択トランジスタＳＴ１のそれぞれのゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。複数のメモリセルトランジスタＭＴ０～ＭＴ７のそれぞれの制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。複数の選択トランジスタＳＴ２のそれぞれのゲートは、それぞれ選択ゲート線ＳＧＳ０～ＳＧＳ３に接続される。
【0040】
ビット線ＢＬ０～ＢＬｍは、複数のブロックＢＬＫ間で共有される。同じカラムアドレスに対応するＮＡＮＤストリングＮＳには、同じビット線ＢＬが接続される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＣＥＬＳＲＣ及びウェル線ＣＰＷＥＬＬ（図示せず）のそれぞれは、例えば複数のブロックＢＬＫ間で共有される。
【0041】
１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと称される。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて２ページデータ以上の記憶容量を有し得る。
【0042】
尚、以上で説明したメモリセルアレイ１７の回路構成はあくまで一例であり、これに限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２のそれぞれの個数は、それぞれ任意の個数に設計され得る。
【0043】
上述した通り、同一のブロックＢＬＫ内にあるメモリセル（メモリセルトランジスタＭＴ）のデータは、一括して消去される。一方、データの読み出し及び書き込みは、同一のワード線に接続される複数のメモリセルからなるメモリセルグループ単位で行われ、１つのメモリセルグループＭＧが１つのページを構成する。本実施形態では、１つのメモリセルに２値より多い多値のデータを書き込むことを想定しており、この場合は、１ページが複数の階層ページからなる。例えば、ＱＬＣの場合、１つのメモリセルグループは４ビット×ビット数分のデータ量を有し、Lowerページ、Middleページ、Upperページ、及びTopページの計４つの階層ページが設けられる。本明細書では、１つのメモリセルグループに対応する複数の階層ページを総称して単にページと呼ぶことがある。また、本明細書では、書込及び読出の単位であるページをメモリ領域と呼ぶことがある。
【0044】
より詳細には、コントローラ２は、一つのストリングユニット内の１本のワード線ＷＬｉに接続されている全ＮＡＮＤストリングＮＳを単位として、書込みを行う。コントローラ２がプログラムを行うデータ量の単位は、４ビット×ビット線数である。
【0045】
リード動作及びプログラム動作時において、物理アドレスに応じて、１本のワード線ＷＬｉ及び１本のセレクトゲート線が選択され、メモリセルグループが選択される。なお、本明細書では、メモリセルグループにデータを書き込むことを、必要に応じてプログラムと呼ぶ。
【0046】
４ビット／ＣｅｌｌのＮＡＮＤメモリは、セル間相互干渉が１ビット／Ｃｅｌｌや２ビット／ＣｅｌｌのＮＡＮＤメモリと比較して大きい。このため、近年の微細化が進んだ世代のＮＡＮＤメモリでは、セル間相互干渉の抑制のため、２つ以上のステージに分けて、メモリセルのフローティングゲートに少しずつ電荷を注入するプログラム動作が行われる。２つ以上のステージに分けて行われるプログラム動作としては、例えばFoggy-Fineプログラム、又はLM-Foggy-Fineプログラム等が知られている。
【0047】
図４は、２つのステージに分けてプログラムを行う場合の書き込み順序の一例を示す図である。コントローラ２は、まずワード線ＷＬ０に対し、第１のステージの書込み（1st Program）を行う。すなわち、コントローラ２は、ワード線ＷＬ０に接続されているメモリセルグループのページに対し、1st Programを行う。コントローラ２は、続いて、ワード線ＷＬ０に隣接するワード線ＷＬ１に接続されているページに対し、同様に1st Programを行う。コントローラ２は、ワード線ＷＬ２、ＷＬ３に接続されているページに対しても順次1st Programを行う。
【0048】
コントローラ２は、ワード線ＷＬ３に接続されているページに対する1st Programの後、ワード線ＷＬ０に接続されているページに対する第２のステージの書込み（2nd Program）を行う。その後、コントローラ２は、ワード線ＷＬ３に隣接するワード線に接続されているページに対する1st Programと、1st Programが済んだワード線（例えば、ワード線ＷＬ１）に接続されているページに対する2nd Programとを、順に行う。
【0049】
上述の通り、本実施形態のコントローラ２は、個々のページ（メモリ領域）に対して少なくとも２回のプログラム（1st Program及び2nd Program）を行う。また、１つのページに対する1st Programと2nd Programとの間には、隣接するページに対する1st Programが、複数回行われる。また、１つのページに対する1st Programと2nd Programとの間に、1st Programが済んだページに対する2nd Programが行われる場合もありうる。
【0050】
図５Ａ及び図５Ｂは、本開示の第１の実施形態のメモリシステム１におけるダイ５への書き込み処理を説明する図である。第１の実施形態に係るコントローラ２は、バッファメモリ１１に記憶された書込データを、ＮＡＮＤメモリ３内の書込対象のダイ（第１ダイ）５ａと書込非対象のダイ（第２ダイ）５ｂに転送することを特徴とする。
【0051】
書込対象のダイ５ａは、ＮＡＮＤアレイ（第１不揮発メモリ）２３ａと、ページバッファ（第１揮発メモリ）２４ａと、を備える。書込非対象のダイ５ｂは、ＮＡＮＤアレイ（第２不揮発メモリ）２３ｂと、ページバッファ（第２揮発メモリ）２４ｂと、を備える。ＮＡＮＤアレイ２３ａ及び２３ｂは、ページ単位でデータの書込を行う。
【0052】
図５Ａは、書込対象のダイ５ａへの1st Programを示す。コントローラ２は、ホスト４から書込命令を受信すると、書込データをページ単位でいったんバッファメモリ１１に記憶する。その後、コントローラ２は、バッファメモリ１１に記憶されたデータを書込対象のダイ５ａのページバッファ２４ａと、書込非対象のダイ５ｂのページバッファ２４ｂとに並行して転送する。コントローラ２は、バッファメモリ１１に記憶された書込データが書込対象のダイ５ａ内のページバッファ２４ａと書込非対象のダイ５ｂ内のページバッファ２４ｂに転送された後は、バッファメモリ１１のデータを消去可能となる。これにより、コントローラ２は、バッファメモリ１１を他のページの書込データを記憶するために使用できる。
【0053】
続いて、コントローラ２は、書込対象のダイ５ａに対して所定の書込コマンドを送信する。ダイ５ａは、書込コマンドに従って、ページバッファ２４ａ内のデータをＮＡＮＤアレイ２３ａ内の該当ページ（例えば、図５ＡのページＰＧ）に書き込む。これが該当ページの1st Programである。該当ページの1st Programが完了すると、書込対象のダイ５ａのページバッファ２４ａの保持データは消去可能になる。よって、ダイ５ａは、他のページの書込のためにページバッファ２４ａを使用できる。一方、コントローラ２は、書込非対象のダイ５ｂに対しては、所定の書込コマンドを送信しないため、書込非対象のダイ５ｂのページバッファ２４ｂは、書込対象のダイ５ａへの1st Programが完了後も、データを保持し続ける。
【0054】
図４に示すように、あるページへの1st Programが終わった後、そのページへの2nd Programを行う前に、他の複数のページへの1st Programが行われる。コントローラ２内のバッファメモリ１１のデータ及び書込対象のダイ５ａ内のページバッファ２４ａのデータは、他のページへの1st Programごとに、他のページへの書込データに更新される。書込非対象のダイ５ｂ内のページバッファ２４ｂは、他のページの1st Programを行っている最中も、書込データを保持し続ける。
【0055】
図５Ａに示すように、コントローラ２は、1st Program時にバッファメモリ１１から書込対象のダイ５ａのページバッファ２４ａに書込データを転送する際に、書込非対象のダイ５ｂのページバッファ２４ｂにも同じ書込データを転送する。その後、書込対象のダイ５ａのページバッファ２４ａからＮＡＮＤアレイ２３ａの該当ページにデータが書き込まれた後も、書込対象のダイ５ｂのページバッファ２４ｂは書込データを保持し続けるため、バッファメモリ１１とページバッファ２４ａに記憶された書込データを消去して、他のページの書込等に使用できる。
【0056】
図５Ｂは、図５Ａで1st Programを行ったページＰＧの2nd Programを示している。コントローラ２は、書込非対象のダイ５ｂ内のページバッファ２４ｂから図５Ａで転送されたデータを読み出して、バッファメモリ１１に書き込む。コントローラ２は、バッファメモリ１１のデータを、ダイ５内のページバッファ２４ａに転送する。その後、コントローラ２は、ダイ５に対して所定の書込コマンドを送信する。ダイ５は、書込コマンドに従って、ページバッファ２４ａ内のデータを該当するページに書き込む。
【0057】
図５Ａと図５Ｂに示すように、コントローラ２は、書込対象のダイ５ａへの書込データを、書込対象のダイ５ａのページバッファ２４ａに記憶するだけでなく、書込非対象のダイ５ｂのページバッファ２４ｂにも並行して記憶する。その後、書込対象のダイ５ａのページバッファ２４ａに記憶された書込データをＮＡＮＤアレイ２３ａの該当するページに書き込んだ後は、バッファメモリ１１とページバッファ２４ａ内の書込データを消去可能となり、他のページへの書込データの記憶に使用できる。一方、書込非対象のダイ５ｂのページバッファ２４ｂ内の書込データは、そのまま記憶される。その後、書込対象のダイ５ａの該当ページへの2nd programを行う際には、書込非対象のダイ５ｂのページバッファ２４ｂからコントローラ２のバッファメモリ１１に書込データが転送される。その後、バッファメモリ１１から書込対象のダイ５ａのページバッファ２４ａに書込データが転送されて、該当するページに2nd Programが行われる。これにより、コントローラ２のバッファメモリ１１と書込対象のダイ５ａのページバッファ２４ａは、書込対象のダイ５ａの該当ページの1st Programが終わった段階で、書込データを消去でき、他のページの書込などに使用できるため、バッファメモリ１１とページバッファ２４ａの記憶容量を削減できる。
【0058】
図５Ａ及び図５Ｂでは、1st Programと2nd Programの２回でダイ５への書込動作を完了させる例を示したが、第１の実施形態に係るメモリシステム１は、３回以上の書込動作を行う場合にも適用可能である。３回以上の書込動作が完了するまで、書込非対象のダイ５ｂのページバッファ２４ｂに書込データを記憶し続けるようにすれば、バッファメモリ１１の記憶容量を削減できる。
【0059】
コントローラ２は、書込対象のダイ５ａのページバッファ２４ａからＮＡＮＤアレイ２３ａに書込データが正常に書き込まれたか否かを記録するステータス情報を確認して、ステータス情報がpassであれば、正常に書き込まれたと判断して、バッファメモリ１１の書込データを消去できる。また、本実施形態に係るメモリシステム１では、書込非対象のダイ５ｂのページバッファ２４ｂに書込データが書き込まれる。そのため、ステータス情報がfailであったとしても、コントローラ２はページバッファ２４ｂの書込データを用いて、書込対象のダイ５ａのページバッファ２４ａに書込データを再書込することができる。つまり、コントローラ２はステータス情報がfailであったとしても、バッファメモリ１１の書込みデータを消去することができる。よって、本実施形態のコントローラ２は、書込対象のダイ５ａのページバッファ２４ａと書込非対象のダイ５ｂのページバッファ２４ｂに書込データを書き込んだ後は、ステータス情報を確認することなく、バッファメモリ１１の書込データを消去することができる。よって、バッファメモリ１１に書込データを保持する期間を短縮でき、バッファメモリ１１を有効利用できる。
【0060】
なお、４ビット／ＣｅｌｌのＮＡＮＤメモリは、通常は複数のページバッファを有する。図６は、本開示の第１の実施形態のメモリシステム１の詳細な構成を示すブロック図である。例えば、図６のＮＡＮＤメモリ３内の各ダイ５（５ａ、５ｂ）は、１つのページが４つの階層ページ（Lowerページ、Middleページ、Upperページ、Topページ）を有する。この場合各ダイ５には、４つの階層ページのそれぞれごとにページバッファが設けられる。なお各ダイ５に、階層ページのそれぞれごとにページバッファのほか、余剰のページバッファが設けられてもよい。
【0061】
コントローラ２は、ホスト４からの書込データをいったんバッファメモリ１１に記憶し、バッファメモリ１１に記憶された書込データを書込対象のダイ５ａのページバッファ２４ａに転送する。例えば、バッファメモリ１１が一つの階層ページ分の記憶容量しか持たない場合、バッファメモリ１１は４つの階層ページ分の書込データを４回に分けて、書込対象のダイ５ａの４つのページバッファ２４ａに順に転送する。これに並行して、書込非対象のダイ５ｂの４つのページバッファ２４ｂにもバッファメモリ１１から順に書込データが転送される。
【0062】
コントローラ２は、すべての階層ページの書込データが各ページバッファ２４ａに転送された後に書込コマンドをダイ５ａに送る。書込対象のダイ５ａは、書込コマンドに従って、すべてのページバッファの書込データを該当するページＰＧに並行して書き込む。
【0063】
図７は一比較例に係るＮＡＮＤメモリ３０の書込動作を説明する図である。図７では、コントローラ２のバッファメモリ１１から書込対象のダイ５ａのページバッファ２４に、1st Program用の書込データが転送され、その後、ページバッファ２４に記憶された書込データがＮＡＮＤアレイ２３の該当ページに書き込まれる。図４に示すように、あるページへの1st Programを行った後、そのページへの2nd Programを行うまでに、他の複数のページへの1st Program（又は2nd Program）が行われる。よって、図７の一比較例では、あるページへの1st Programを行ってから2nd Programが完了するまでの間、バッファメモリ１１は書込データを保持し続けなければならない。よって、バッファメモリ１１には、複数のページの書込データを同時に記憶し続けなければならず、バッファメモリ１１の記憶容量が大きくなる。
【0064】
一比較例のＮＡＮＤメモリ３０に対して、第１の実施形態に係るメモリシステム１は、バッファメモリ１１から書込対象のダイ５ａのページバッファ２４ａと書込非対象のダイ５ｂのページバッファ２４ｂに並行して書込データが転送され、該当ページへの2nd Programが終わるまではページバッファ２４ｂに書込データを記憶され続けるため、バッファメモリ１１から書込データを消去されても、2nd Program時にページバッファ２４ｂからバッファメモリ１１に書込データが転送されて2nd Programを行えるため、バッファメモリ１１の記憶容量を削減できる。
【0065】
（第２の実施形態）
ダイ５が複数のページバッファを有する場合に、そのうちの一部のページバッファのみ、コントローラ２がアクセスできるようにする構成が考えられる。この場合、コントローラ２は、複数のページバッファに自由にアクセスできず、複数のページバッファを有効に活用できない。第２の実施形態では、コントローラ２がダイ５の一部のページバッファにしかアクセスできない場合に、第１の実施形態と同様に、コントローラ２のバッファメモリ１１の記憶容量を削減できることを特徴とする。
ダイ５が複数のページバッファを有する場合に、そのうちの一部のページバッファのみ、コントローラ２がアクセスできるようにする構成が考えられる。この場合、コントローラ２は、複数のページバッファに自由にアクセスできず、複数のページバッファを有効に活用できない。第２の実施形態では、コントローラ２がダイ５の一部のページバッファにしかアクセスできない場合に、第１の実施形態と同様に、コントローラ２のバッファメモリ１１の記憶容量を削減できることを特徴とする。
【0066】
【0067】
図８のダイ４１は、ＮＡＮＤアレイ２３と、複数のページバッファ４３と、演算器４２を有する。複数のページバッファ４３のうち、ページバッファ４３ａはコントローラ２が直接アクセス可能であるのに対し、ページバッファ４３ｂはコントローラ２が直接アクセスできない。ページバッファ４３ａと４３ｂは、コントローラ２からのコマンドに従って、互いにデータの転送を行うことができる。ページバッファ４３ａと４３ｂ同士のデータの転送は、例えば演算器４２により制御される。
【0068】
演算器４２は、コントローラ２からのコマンドに従って、複数のページバッファ４３（４３ａ、４３ｂ）のうち、１つ又は複数のページバッファの保持データに対して所定の演算を行い、その演算結果を別のページバッファに格納することができる。所定の演算とは、例えば、２つのページバッファ間のビット加算又はビット乗算などである。
【0069】
また、演算器４２は、コントローラ２からのコマンドに従って、コントローラ２がアクセス可能なページバッファ４３ａに、他のページバッファ４３ｂの保持データを転送することができる。これにより、コントローラ２は、コマンドの発行により、実質的に任意のページバッファ４３（４３ａ、４３ｂ）にアクセスすることができる。また、コントローラ２は、ダイ４１の演算器４２で演算した結果を取得することもできる。
【0070】
例えば、コントローラ２は、1st Program時に、Ｌ／Ｍ／Ｕ／Ｔ（Lowerページ、Middleページ、Upperページ、Topページ）のどれに書き込むかにより、書込対象のダイ５ａのどのページバッファ４３に記憶されるべきデータであるかを指定する。これにより、書込対象のダイ５ａの演算器４２は、コントローラ２から特定のページバッファ４３ａに転送されたデータを、別のページバッファ４３ｂに転送する。
【0071】
また、コントローラ２は、第１の実施形態と同様に、書込非対象のダイ５ｂのページバッファ４３にも、書込対象のダイ５ａと同じデータを書き込む。コントローラ２は、Ｌ／Ｍ／Ｕ／Ｔのどれに書き込むかにより、書込非対象のダイ５ｂのどのページバッファ４３に記憶されるべきデータであるかを指定する。これにより、書込非対象のダイ５ｂの演算器４２は、コントローラ２から特定のページバッファ４３ａに転送されたデータを、別のページバッファ４３ｂに転送する。
【0072】
コントローラ２は、2nd Program時に、コマンドによって、書込非対象のダイ５ｂのページバッファ４３からバッファメモリ１１にデータの転送を指示する。これにより、書込非対象のダイ５ｂの演算器４２は、コマンドに従って、コントローラ２が直接アクセスできないページバッファ４３ｂのデータを順にページバッファ４３ａに転送し、ページバッファ４３ａを介してバッファメモリ１１にデータを転送する。コントローラ２は、1st Program時と同様に、書込対象のダイ５ａのページバッファ４３ａを介して、書込非対象のダイ５ｂから転送されたデータを順に転送する。
【0073】
このように、第２の実施形態では、ダイ４１が有する複数のページバッファ４３のうち、一部のページバッファ４３ａしかコントローラ２がアクセスできない場合でも、ページバッファ４３ａを介して他のページバッファ４３ｂにデータを転送できるため、書込非対象のダイ５ｂのページバッファ４３にも書込データを書き込むことで、第１の実施形態と同様に、コントローラ２のバッファメモリ１１に書込データを保持する期間を短縮でき、バッファメモリ１１を有効活用できる。
【0074】
（第３の実施形態）
ＮＡＮＤメモリ３は、微細化及び集積化が進んでおり、１つのＮＡＮＤメモリチップに積層されるダイの数も増える傾向にある。また、ＮＡＮＤメモリ３を搭載するＳＳＤなどの記憶装置の記憶容量は増大し続けている。このため、コントローラ２が書込を行う書込対象のダイ以外に、膨大な数の書込非対象のダイが存在することになり、これら書込非対象のダイに設けられるページバッファを有効に活用することが望ましい。
ＮＡＮＤメモリ３は、微細化及び集積化が進んでおり、１つのＮＡＮＤメモリチップに積層されるダイの数も増える傾向にある。また、ＮＡＮＤメモリ３を搭載するＳＳＤなどの記憶装置の記憶容量は増大し続けている。このため、コントローラ２が書込を行う書込対象のダイ以外に、膨大な数の書込非対象のダイが存在することになり、これら書込非対象のダイに設けられるページバッファを有効に活用することが望ましい。
【0075】
そこで、第３の実施形態に係るメモリシステムでは、複数のダイが備えるページバッファをホスト４がキャッシュメモリとして使用できるようにしたことを特徴とする。図９は、本開示の第３の実施形態のメモリシステム１ａを示すブロック図である。図９のページバッファ２４ａ、２４ｂは、キャッシュメモリ１１ａを構成する。
【0076】
第３の実施形態に係るメモリシステムは、第１又は第２の実施形態のメモリシステムの機能を備える。具体的には、複数のダイ５のうち、書込対象のダイ５ａにデータを書き込む際には、書込対象のダイ５ａのページバッファ２４ａと、書込非対象のダイ５ｂのページバッファ２４ｂにともに、コントローラ２のバッファメモリ１１のデータを転送する。また、ページバッファ２４ａ（２４ｂ）に保持された書込対象のデータは、コントローラ２がダイ５ａ（５ｂ）にアクセスしないタイミングで、ＮＡＮＤアレイ２３ａ（２３ｂ）に書き込まれる。
【0077】
書込対象又は書込非対象のダイ５ａ、５ｂのページバッファ２４ａ、２４ｂに書込データが保持されている状態で、その書込データに対してホスト４から読出命令が発行された場合、コントローラ２は、ページバッファ２４ａ、２４ｂ内の保持データを高速に読み出してホスト４に返すことができる。なお、コントローラ２は、ページバッファ２４ａ又は２４ｂに書込データが保持されていないときは、ＮＡＮＤアレイ２３ａ又は２３ｂから保持データを読み出す。
【0078】
ダイ５ａ、５ｂは、ホスト４からのアクセス頻度が所定の基準に満たない書込データを優先してＮＡＮＤアレイ２３ａ、２３ｂに書き込むようにするのが望ましい。これにより、アクセス頻度が所定の基準を超える書込データはページバッファ２４ａに保持されるため、コントローラ２はＮＡＮＤアレイ２３ａ、２３ｂから書込データを読み出すよりも、高速にページバッファ２４ａ、２４ｂ内の保持データを読み出すことができる。
【0079】
あるいは、ダイ５ａ、５ｂは、ページバッファ２４ａ、２４ｂに保持された書込データを、ＦＩＦＯ（First In First Out）方式で、ＮＡＮＤアレイ２３ａ、２３ｂに書き込むようにしてもよい。コントローラ２は、ホスト４からの読出命令があったデータがダイ５ａのページバッファ２４ａに存在しない場合は、書込対象のダイ５ｂのページバッファ２４ｂを参照し、ページバッファ２４ｂにもデータが存在しない場合のみ、ＮＡＮＤアレイ２３ａ、２３ｂからデータを読み出すようにしてもよい。
【0080】
このように、第３の実施形態のメモリシステム１ａは、各ダイ５（５ａ、５ｂ）のページバッファ２４ａ、２４ｂをキャッシュメモリとして用いるため、書込対象のダイ５ａのページバッファ２４ａだけでなく、書込非対象のダイ５ｂのページバッファ２４ｂを有効活用して、ホスト４によるＮＡＮＤメモリ３のアクセス速度を向上できる。
【0081】
なお、本発明は上記各実施形態そのままに限定されるものではなく、実施段階ではその
要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示
されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。ま
た例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考
えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記各実施形態に開示
されている複数の構成要素を適宜組み合わせることによって種々の発明を形成できる。ま
た例えば、各実施形態に示される全構成要素からいくつかの構成要素を削除した構成も考
えられる。さらに、異なる実施形態に記載した構成要素を適宜組み合わせてもよい。
【0082】
［付記］
［項目１］
第１ダイと、
第２ダイと、
前記第１ダイ及び前記第２ダイに対するデータの書込及び読出を制御するコントローラと、を備え、
前記第１ダイは、第１不揮発メモリと、前記第１不揮発メモリに記憶されるべきデータ及び前記第１不揮発メモリから読み出されたデータを一時的に記憶する第１揮発メモリと、を有し、
前記第２ダイは、第２不揮発メモリと、前記第２不揮発メモリに記憶されるべきデータ及び前記第２不揮発メモリから読み出されたデータを一時的に記憶する第２揮発メモリと、を有し、
前記コントローラは、前記第１ダイに記憶されるべきデータ及び前記第１ダイから読み出されたデータを一時的に記憶する第３揮発メモリと、を有し、
前記コントローラは、前記第１ダイにデータを書き込む際には、前記第３揮発メモリに記憶されている前記第１ダイに記憶されるべきデータを、前記第１ダイの前記第１揮発メモリと、前記第２ダイの前記第２揮発メモリと、に並行して書き込む、
メモリシステム。
［項目２］
前記第１ダイは、前記第３揮発メモリから前記第１揮発メモリに書き込まれたデータを前記第１不揮発メモリに書き込む、
項目１に記載のメモリシステム。
［項目３］
前記コントローラは、前記第１不揮発メモリに同じデータを複数回書き込むことにより、前記第１不揮発メモリの各メモリセルに２値より多い多値のデータを書き込む、
項目１又は２に記載のメモリシステム。
［項目４］
前記コントローラは、前記第１不揮発メモリに２回目以降に同じデータを書き込む際には、前記第２揮発メモリから読み出されて前記第３揮発メモリに書き込まれたデータを前記第１揮発メモリに書き込む、
項目３に記載のメモリシステム。
［項目５］
前記第１不揮発メモリに対して複数回の書込が終了するまで、前記同じデータは前記第２揮発メモリに保持される、
項目３に記載のメモリシステム。
［項目６］
前記コントローラは、前記第１不揮発メモリに書き込むべき前記第３揮発メモリのデータを前記第１揮発メモリ及び前記第２揮発メモリに書き込んだ後、前記第３揮発メモリのデータを更新する、
項目５に記載のメモリシステム。
［項目７］
前記コントローラは、前記第１不揮発メモリに書き込むべき前記第３揮発メモリのデータを前記第１揮発メモリ及び前記第２揮発メモリに書き込んだ後、前記第１揮発メモリから前記第１不揮発メモリへのデータの書込が完了したか否かを示すステータス情報が書込完了になる前に、又は、前記ステータス情報が書込失敗を示していても、前記第３揮発メモリのデータ更新を可能にする、
項目１に記載のメモリシステム。
［項目８］
前記第１不揮発メモリ及び前記第２不揮発メモリは、書込及び読出の単位であるメモリ領域を複数有し、
前記第１揮発メモリ、前記第２揮発メモリ、及び前記第３揮発メモリは、１つ以上の前記メモリ領域に対応する記憶容量を有する、
項目１乃至７のいずれか一項に記載のメモリシステム。
［項目９］
前記コントローラは、前記第１不揮発メモリの所定のメモリ領域に書き込まれるべきデータを、前記第３揮発メモリから前記第１揮発メモリと前記第２揮発メモリに書き込んだ後、前記第３揮発メモリのデータを更新可能にする、
項目８に記載のメモリシステム。
［項目１０］
前記第１ダイは、前記第１不揮発メモリの所定のメモリ領域に前記第１揮発メモリのデータを書き込んだ後、前記第１不揮発メモリの前記所定のメモリ領域以外のメモリ領域に前記第１揮発メモリのデータを書き込む動作を複数回行い、その後に、前記第１不揮発メモリの前記所定のメモリ領域に前記第１揮発メモリのデータを再度書き込む、
項目８又は９に記載のメモリシステム。
［項目１１］
前記第１揮発メモリ、前記第２揮発メモリ、及び前記第３揮発メモリのそれぞれは、複数のメモリ領域を有し、
前記コントローラは、前記第３揮発メモリにおける前記複数のメモリ領域内のデータを、前記第１揮発メモリ及び前記第２揮発メモリに並行して書き込む、
項目１乃至１０のいずれか一項に記載のメモリシステム。
［項目１２］
前記コントローラは、ホスト装置からのデータ読出命令に応答して、読出対象データが前記第１揮発メモリ又は前記第２揮発メモリに記憶されている場合には、前記第１揮発メモリ又は前記第２揮発メモリから読出対象データを読み出し、読出対象データが前記第１揮発メモリ又は前記第２揮発メモリに記憶されていない場合には、前記第１不揮発メモリ又は前記第２不揮発メモリから読出対象データを読み出す、
項目１乃至１１のいずれか一項に記載のメモリシステム。
［項目１３］
前記コントローラは、ホスト装置からデータの書込命令に応答して、前記第３揮発メモリに書込対象データを書き込み、その後、前記第３揮発メモリから前記第１揮発メモリ及び前記第２揮発メモリに並行して書込対象データを書き込む、
項目１乃至１１のいずれか一項に記載のメモリシステム。
［項目１４］
前記コントローラは、ホスト装置のアクセス頻度が所定の基準を超える書込対象データを優先して前記第１揮発メモリ又は前記第２揮発メモリに書き込み、アクセス頻度が前記所定の基準に満たない書込対象データを、前記第１揮発メモリから前記第１不揮発メモリに追い出すか、又は前記第２揮発メモリから前記第２不揮発メモリに追い出す、
項目１乃至１１のいずれか一項に記載のメモリシステム。
［項目１５］
前記第１揮発メモリ又は前記第２揮発メモリに書き込まれたデータは、前記コントローラがアクセスしない期間内に前記第１揮発メモリから前記第１不揮発メモリに書き込まれるか、又は前記第２揮発メモリから前記第２不揮発メモリに書き込まれる、
項目１３又は１４に記載のメモリシステム。
［項目１６］
前記第１ダイ及び前記第２ダイは、それぞれ、センスアンプ及びローデコーダを有する、
項目１乃至１５のいずれか一項に記載のメモリシステム。
［項目１７］
前記第１揮発メモリ、前記第２揮発メモリ及び前記第３揮発メモリは、ＳＲＡＭ（Static Random Access Memory）である、
項目１乃至１６のいずれか一項に記載のメモリシステム。
［項目１８］
前記第１不揮発メモリ及び前記第２不揮発メモリは、ＮＡＮＤフラッシュメモリである、
項目１乃至１７のいずれか一項に記載のメモリシステム。
［項目１９］
前記第１ダイと、前記第２ダイとを含む複数のダイを備え、
前記複数のダイは、積層されており、
前記コントローラは、前記複数のダイのそれぞれに対して、それぞれ異なるタイミングでアクセスする、
項目１乃至１８のいずれか一項に記載のメモリシステム。
［項目１］
第１ダイと、
第２ダイと、
前記第１ダイ及び前記第２ダイに対するデータの書込及び読出を制御するコントローラと、を備え、
前記第１ダイは、第１不揮発メモリと、前記第１不揮発メモリに記憶されるべきデータ及び前記第１不揮発メモリから読み出されたデータを一時的に記憶する第１揮発メモリと、を有し、
前記第２ダイは、第２不揮発メモリと、前記第２不揮発メモリに記憶されるべきデータ及び前記第２不揮発メモリから読み出されたデータを一時的に記憶する第２揮発メモリと、を有し、
前記コントローラは、前記第１ダイに記憶されるべきデータ及び前記第１ダイから読み出されたデータを一時的に記憶する第３揮発メモリと、を有し、
前記コントローラは、前記第１ダイにデータを書き込む際には、前記第３揮発メモリに記憶されている前記第１ダイに記憶されるべきデータを、前記第１ダイの前記第１揮発メモリと、前記第２ダイの前記第２揮発メモリと、に並行して書き込む、
メモリシステム。
［項目２］
前記第１ダイは、前記第３揮発メモリから前記第１揮発メモリに書き込まれたデータを前記第１不揮発メモリに書き込む、
項目１に記載のメモリシステム。
［項目３］
前記コントローラは、前記第１不揮発メモリに同じデータを複数回書き込むことにより、前記第１不揮発メモリの各メモリセルに２値より多い多値のデータを書き込む、
項目１又は２に記載のメモリシステム。
［項目４］
前記コントローラは、前記第１不揮発メモリに２回目以降に同じデータを書き込む際には、前記第２揮発メモリから読み出されて前記第３揮発メモリに書き込まれたデータを前記第１揮発メモリに書き込む、
項目３に記載のメモリシステム。
［項目５］
前記第１不揮発メモリに対して複数回の書込が終了するまで、前記同じデータは前記第２揮発メモリに保持される、
項目３に記載のメモリシステム。
［項目６］
前記コントローラは、前記第１不揮発メモリに書き込むべき前記第３揮発メモリのデータを前記第１揮発メモリ及び前記第２揮発メモリに書き込んだ後、前記第３揮発メモリのデータを更新する、
項目５に記載のメモリシステム。
［項目７］
前記コントローラは、前記第１不揮発メモリに書き込むべき前記第３揮発メモリのデータを前記第１揮発メモリ及び前記第２揮発メモリに書き込んだ後、前記第１揮発メモリから前記第１不揮発メモリへのデータの書込が完了したか否かを示すステータス情報が書込完了になる前に、又は、前記ステータス情報が書込失敗を示していても、前記第３揮発メモリのデータ更新を可能にする、
項目１に記載のメモリシステム。
［項目８］
前記第１不揮発メモリ及び前記第２不揮発メモリは、書込及び読出の単位であるメモリ領域を複数有し、
前記第１揮発メモリ、前記第２揮発メモリ、及び前記第３揮発メモリは、１つ以上の前記メモリ領域に対応する記憶容量を有する、
項目１乃至７のいずれか一項に記載のメモリシステム。
［項目９］
前記コントローラは、前記第１不揮発メモリの所定のメモリ領域に書き込まれるべきデータを、前記第３揮発メモリから前記第１揮発メモリと前記第２揮発メモリに書き込んだ後、前記第３揮発メモリのデータを更新可能にする、
項目８に記載のメモリシステム。
［項目１０］
前記第１ダイは、前記第１不揮発メモリの所定のメモリ領域に前記第１揮発メモリのデータを書き込んだ後、前記第１不揮発メモリの前記所定のメモリ領域以外のメモリ領域に前記第１揮発メモリのデータを書き込む動作を複数回行い、その後に、前記第１不揮発メモリの前記所定のメモリ領域に前記第１揮発メモリのデータを再度書き込む、
項目８又は９に記載のメモリシステム。
［項目１１］
前記第１揮発メモリ、前記第２揮発メモリ、及び前記第３揮発メモリのそれぞれは、複数のメモリ領域を有し、
前記コントローラは、前記第３揮発メモリにおける前記複数のメモリ領域内のデータを、前記第１揮発メモリ及び前記第２揮発メモリに並行して書き込む、
項目１乃至１０のいずれか一項に記載のメモリシステム。
［項目１２］
前記コントローラは、ホスト装置からのデータ読出命令に応答して、読出対象データが前記第１揮発メモリ又は前記第２揮発メモリに記憶されている場合には、前記第１揮発メモリ又は前記第２揮発メモリから読出対象データを読み出し、読出対象データが前記第１揮発メモリ又は前記第２揮発メモリに記憶されていない場合には、前記第１不揮発メモリ又は前記第２不揮発メモリから読出対象データを読み出す、
項目１乃至１１のいずれか一項に記載のメモリシステム。
［項目１３］
前記コントローラは、ホスト装置からデータの書込命令に応答して、前記第３揮発メモリに書込対象データを書き込み、その後、前記第３揮発メモリから前記第１揮発メモリ及び前記第２揮発メモリに並行して書込対象データを書き込む、
項目１乃至１１のいずれか一項に記載のメモリシステム。
［項目１４］
前記コントローラは、ホスト装置のアクセス頻度が所定の基準を超える書込対象データを優先して前記第１揮発メモリ又は前記第２揮発メモリに書き込み、アクセス頻度が前記所定の基準に満たない書込対象データを、前記第１揮発メモリから前記第１不揮発メモリに追い出すか、又は前記第２揮発メモリから前記第２不揮発メモリに追い出す、
項目１乃至１１のいずれか一項に記載のメモリシステム。
［項目１５］
前記第１揮発メモリ又は前記第２揮発メモリに書き込まれたデータは、前記コントローラがアクセスしない期間内に前記第１揮発メモリから前記第１不揮発メモリに書き込まれるか、又は前記第２揮発メモリから前記第２不揮発メモリに書き込まれる、
項目１３又は１４に記載のメモリシステム。
［項目１６］
前記第１ダイ及び前記第２ダイは、それぞれ、センスアンプ及びローデコーダを有する、
項目１乃至１５のいずれか一項に記載のメモリシステム。
［項目１７］
前記第１揮発メモリ、前記第２揮発メモリ及び前記第３揮発メモリは、ＳＲＡＭ（Static Random Access Memory）である、
項目１乃至１６のいずれか一項に記載のメモリシステム。
［項目１８］
前記第１不揮発メモリ及び前記第２不揮発メモリは、ＮＡＮＤフラッシュメモリである、
項目１乃至１７のいずれか一項に記載のメモリシステム。
［項目１９］
前記第１ダイと、前記第２ダイとを含む複数のダイを備え、
前記複数のダイは、積層されており、
前記コントローラは、前記複数のダイのそれぞれに対して、それぞれ異なるタイミングでアクセスする、
項目１乃至１８のいずれか一項に記載のメモリシステム。
【符号の説明】
【0083】
１、１ａ、１００ メモリシステム、２ コントローラ、３ ＮＡＮＤメモリ、４ ホスト、５、５ａ、５ｂ、４１ ダイ、１１ バッファメモリ、１１ａ キャッシュメモリ、１２ バッファインターフェイス、１３ プロセッサ、１４ ホストインターフェイス回路、１５ ＥＣＣ回路、１６ ＮＡＮＤインターフェイス回路、１８ ＲＡＭ、２２ 制御部、２３、２３ａ、２３ｂ ＮＡＮＤアレイ、２４、２４ａ、２４ｂ、４３、４３ａ、４３ｂ ページバッファ、３１ 発振器、３２ シーケンサ、３３ コマンドユーザインターフェイス、３４ 電圧供給部、３５ カラムカウンタ、３６ シリアルアクセスコントローラ、３７ ローデコーダ、３８ センスアンプ、４２ 演算器
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8】
【図9】
