特開 2024-122688 ＰＬＬ回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024122688

(43)【公開日】2024-09-09

(54)【発明の名称】ＰＬＬ回路

(51)【国際特許分類】

   H03L 7/095 20060101AFI20240902BHJP

【ＦＩ】

H03L7/095

【審査請求】未請求

【請求項の数】3

【出願形態】ＯＬ

(21)【出願番号】P 2023030361

(22)【出願日】2023-02-28

(71)【出願人】

【識別番号】320012037

【氏名又は名称】ラピステクノロジー株式会社

(74)【代理人】

【識別番号】110001519

【氏名又は名称】弁理士法人太陽国際特許事務所

(72)【発明者】

【氏名】永山 淳

【テーマコード（参考）】

5J106

【Ｆターム（参考）】

5J106AA04

5J106CC01

5J106CC21

5J106CC41

5J106CC52

5J106DD10

5J106DD32

5J106EE03

5J106EE10

5J106GG20

5J106HH01

5J106HH10

5J106JJ09

5J106KK30

(57)【要約】

【課題】意図せず動作可能な周波数を超えた分周比の設定が行われてデッドロック状態となった場合でも、動作可能な周波数の設定になれば、正常な動作状態に自動的に復帰可能とする。
【解決手段】デッドロック検出回路２０は、制御電圧１０４が予め設定された上限値を超えた場合、デッドロック状態であると判定して、切替信号１０６をＨレベルにし、制御電圧１０４が予め設定された下限値を下回った場合、切替信号１０６をＬレベルとする。マルチプレクサ１２、１３は、切替信号１０６がＨレベルになると、基準クロック信号１０１の代わりにＬレベルの信号が位相周波数検出器１４に入力され、フィードバッククロック信号１０７の代わりに基準クロック信号１０１が位相周波数検出器１４に入力されるような切り替えを行う。
【選択図】図１

【特許請求の範囲】

【請求項1】

入力された制御電圧に応じた発振周波数の出力信号を生成する電圧制御発振器と、
前記電圧制御発振器により生成された出力信号の周波数を、設定された分周比により分周する分周回路と、
前記分周回路により分周された出力信号と、予め設定された周波数の基準信号との位相差を検出して、検出した位相差に応じて上昇指示信号又は下降指示信号を出力する位相比較器と、
前記上昇指示信号又は前記下降指示信号に基づいて、出力電圧を上昇又は下降させるチャージポンプ回路と、
前記チャージポンプ回路からの出力電圧を平滑化して、前記制御電圧として前記電圧制御発振器に出力するフィルタ回路と、
前記制御電圧が予め設定された上限値を超えた場合、切替信号をアクティブにし、前記制御電圧が予め設定された下限値を下回った場合、前記切替信号をインアクティブとするデッドロック検出回路と、
前記切替信号がインアクティブの場合、前記分周回路により分周された出力信号と、前記基準信号とを、位相差及び周波数差が検出されるように前記位相比較器に入力させ、前記切替信号がアクティブになると、前記基準信号の代わりにロウレベルの信号が入力され、前記分周回路により分周された出力信号の代わりに、前記基準信号が入力されるような切り替えを行う切替回路と、
を備えたＰＬＬ回路。

【請求項2】

前記デッドロック検出回路が、
前記制御電圧が予め設定された上限電圧以上になった場合に第１の信号を生成する第１の生成回路と、
前記制御電圧が予め設定された下限電圧以下になった場合に第２の信号を生成する第２の生成回路と、
前記第１の信号をクロック入力とし、前記第２の信号をリセット入力とし、入力にハイレベルの信号が接続され、出力を前記切替信号とするフリップフロップ回路と、
により構成された請求項１記載のＰＬＬ回路。

【請求項3】

前記第１の生成回路が、前記制御電圧が予め設定された上限電圧以上になるとオフする第１のトランジスタを有し、前記第１のトランジスタがオフすることにより前記第１の信号をハイレベルとし、
前記第２の生成回路が、前記制御電圧が予め設定された下限電圧以下になるとオフする第２のトランジスタを有し、前記第２のトランジスタがオフすることにより前記第２の信号をハイレベルとする、
請求項２記載のＰＬＬ回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＰＬＬ回路に関する。

【背景技術】

【0002】

ある基準周波数に基づいて様々な周波数の出力信号を生成するためにＰＬＬ（Phase Locked Loop）回路が広く用いられている（例えば特許文献１参照）。

【0003】

このようなＰＬＬ回路は、制御電圧に応じて発振周波数を変化させるように構成されたＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）を備えており、この制御電圧を変化させることにより希望する周波数の出力信号を得るように構成される。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００４－７４３３号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

そして、近年、このようなＰＬＬ回路では、要求される出力周波数が高くなり、広帯域な周波数の出力信号を生成するようになっている。そのため、ＶＣＯの周波数特性には、周辺回路が動作しない動作条件及び設定が含まれる場合が出てきている。

【0006】

そのため、ＰＬＬ回路において、動作範囲を超えるような周波数が設定されてしまうとデッドロック状態となり、外部からＰＬＬ回路をリセットしない限り正常動作状態に復帰することができなくなってしまう場合がある。

【0007】

本発明の目的は、意図せず動作可能な周波数を超えた設定が行われてデッドロック状態となった場合でも、動作可能な周波数の設定になれば、正常な動作状態に自動的に復帰することが可能なＰＬＬ回路を提供することである。

【課題を解決するための手段】

【0008】

上記課題を解決するために、本発明のＰＬＬ回路は、入力された制御電圧に応じた発振周波数の出力信号を生成する電圧制御発振器と、
前記電圧制御発振器により生成された出力信号の周波数を、設定された分周比により分周する分周回路と、
前記分周回路により分周された出力信号と、予め設定された周波数の基準信号との位相差を検出して、検出した位相差に応じて上昇指示信号又は下降指示信号を出力する位相比較器と、
前記上昇指示信号又は前記下降指示信号に基づいて、出力電圧を上昇又は下降させるチャージポンプ回路と、
前記チャージポンプ回路からの出力電圧を平滑化して、前記制御電圧として前記電圧制御発振器に出力するフィルタ回路と、
前記制御電圧が予め設定された上限値を超えた場合、切替信号をアクティブにし、前記制御電圧が予め設定された下限値を下回った場合、前記切替信号をインアクティブとするデッドロック検出回路と、
前記切替信号がインアクティブの場合、前記分周回路により分周された出力信号と、前記基準信号とを、位相差及び周波数差が検出されるように前記位相比較器に入力させ、前記切替信号がアクティブになると、前記基準信号の代わりにロウレベルの信号が入力され、前記分周回路により分周された出力信号の代わりに、前記基準信号が入力されるような切り替えを行う切替回路と、を備えている。

【0009】

また、本発明のＰＬＬ回路は、前記デッドロック検出回路が、
前記制御電圧が予め設定された上限電圧以上になった場合に第１の信号を生成する第１の生成回路と、
前記制御電圧が予め設定された下限電圧以下になった場合に第２の信号を生成する第２の生成回路と、
前記第１の信号をクロック入力とし、前記第２の信号をリセット入力とし、入力にハイレベルの信号が接続され、出力を前記切替信号とするフリップフロップ回路とにより構成するようにしてもよい。

【0010】

さらに、本発明のＰＬＬ回路は、前記第１の生成回路が、前記制御電圧が予め設定された上限電圧以上になるとオフする第１のトランジスタを有し、前記第１のトランジスタがオフすることにより前記第１の信号をハイレベルとし、
前記第２の生成回路が、前記制御電圧が予め設定された下限電圧以下になるとオフする第２のトランジスタを有し、前記第２のトランジスタがオフすることにより前記第２の信号をハイレベルとするようにしてもよい。

【発明の効果】

【0011】

本発明によれば、意図せず動作可能な周波数を超えた設定が行われてデッドロック状態となった場合でも、動作可能な周波数の設定になれば、正常な動作状態に自動的に復帰することが可能なＰＬＬ回路を提供することができる。

【図面の簡単な説明】

【0012】

【図1】本発明の一実施形態のＰＬＬ回路１０の構成を示すブロック図である。

【図2】位相周波数検出器１４の動作を説明するための図である。

【図3】デッドロック検出回路２０の具体的な回路構成を示す回路図である。

【図4】位相周波数検出器１４の入力切り替え動作を説明するための図である。

【図5】本発明の一実施形態のＰＬＬ回路１０の動作を説明するためのフローチャートである。

【図6】本発明の一実施形態のＰＬＬ回路１０の動作を説明するためのタイミングチャートである。

【発明を実施するための形態】

【0013】

次に、本発明の実施の形態について図面を参照して詳細に説明する。

【0014】

図１は本発明の一実施形態のＰＬＬ回路１０の構成を示すブロック図である。

【0015】

本実施形態のＰＬＬ回路１０は、図１に示されるように、１／Ｒ分周器１１と、マルチプレクサ１２、１３と、位相周波数検出器（ＰＦＤ（Phase Frequency Detector））１４と、チャージポンプ回路１５と、ループフィルタ（ＬＰＦ）１６と、ＶＣＯ（電圧制御発振器）１７と、１／Ｎ分周器１８と、デッドロック検出回路２０とから構成されている。

【0016】

１／Ｒ分周器１１は、入力クロック信号を予め設定された分周比で分周することにより基準クロック信号１０１を生成して出力する。

【0017】

デッドロック検出回路２０はＶＣＯ１７の発振周波数を制御するための制御電圧（コントロール電圧）１０４を監視して、制御電圧１０４が予め設定された電圧範囲を外れた場合にデッドロック状態であることを検出するための回路である。具体的には、デッドロック検出回路２０は、制御電圧１０４が予め設定された上限値を超えた場合、デッドロック状態であると判定して、切替信号１０６をアクティブであるハイレベル（以降Ｈと略す。）にし、制御電圧１０４が予め設定された下限値を下回った場合、切替信号１０６をインアクティブであるロウレベル（以降Ｌレベルと略す。）とする。

【0018】

そして、マルチプレクサ１２、１３は、切替信号１０６がＬレベルの場合、１／Ｎ分周器１８により分周された出力信号であるフィードバッククロック信号１０７と、１／Ｒ分周器１１からの基準クロック信号１０１とを、位相差及び周波数差が検出されるように位相周波数検出器１４に入力させる切替回路として機能する。また、マルチプレクサ１２、１３は、切替信号１０６がＨレベルになると、基準クロック信号１０１の代わりにＬレベルの信号が位相周波数検出器１４に入力され、１／Ｎ分周器１８により分周されたフィードバッククロック信号１０７の代わりに、基準クロック信号１０１が位相周波数検出器１４に入力されるような切り替えを行う。

【0019】

具体的には、マルチプレクサ１２は、切替信号１０６がＬレベルの場合には、基準クロック信号１０１を位相周波数検出器１４の入力Ａに出力し、切替信号１０６がＨレベルの場合には、Ｌレベルの信号を位相周波数検出器１４の入力Ａに出力する。また、マルチプレクサ１３は、切替信号１０６がＬレベルの場合には、１／Ｎ分周器１８からのフィードバッククロック信号１０７を位相周波数検出器１４の入力Ｂに出力し、切替信号１０６がＨレベルの場合には、基準クロック信号１０１を位相周波数検出器１４の入力Ｂに出力する。

【0020】

次に、位相周波数検出器１４の動作について図２を参照して説明する。位相周波数検出器１４は、図２に示されるように、入力Ａの周波数が入力Ｂの周波数よりも高い場合、上昇指示信号であるアップパルス信号１０２をチャージポンプ回路１５に出力する。そして、位相周波数検出器１４は、図２に示されるように、入力Ａの周波数よりも入力Ｂの周波数の方が高い場合、下降指示信号であるダウンパルス信号１０３をチャージポンプ回路１５に出力する。

【0021】

チャージポンプ回路１５は、アップパルス信号１０２又はダウンパルス信号１０３に基づいて、出力電圧を上昇又は下降させる。具体的には、チャージポンプ回路１５は、アップパルス信号１０２を入力すると、出力電圧を上昇させる様に電流を印加し、ダウンパルス信号１０３を入力すると、出力電圧を下降させる様に電流を引く。

【0022】

ループフィルタ（ＬＰＦ）１６は、チャージポンプ回路１５からの出力電圧を平滑化して、制御電圧１０４としてＶＣＯ１７に出力するフィルタ回路である。

【0023】

上述したような回路構成となっていることにより、位相周波数検出器１４からアップパルス信号１０２が出力されると制御電圧１０４は上昇し、位相周波数検出器１４からダウンパルス信号１０３が出力されると制御電圧１０４は下降する。

【0024】

ＶＣＯ（電圧制御発振器）１７は、ループフィルタ１６から入力された制御電圧１０４に応じた発振周波数の出力クロック信号１０５を生成する。

【0025】

１／Ｎ分周器１８は、ＶＣＯ１７により生成された出力クロック信号１０５の周波数を、設定された分周比Ｎにより分周して、フィードバッククロック信号１０６として出力する分周回路である。

【0026】

そして、ＰＬＬ回路１０がデッドロック状態となっていない正常動作時には、位相周波数検出器１４の入力Ａとして基準クロック信号１０１が入力され、入力Ｂとして１／Ｎ分周器１８からのフィードバッククロック信号１０６が入力される。そのため、位相周波数検出器１４は、１／Ｎ分周器１８により分周されたフィードバッククロック信号１０７と、予め設定された周波数の基準信号である基準クロック信号１０１との位相差を検出して、検出した位相差に応じてアップパルス信号１０２又はダウンパルス信号１０３のいずれかを出力する位相比較器として機能している。

【0027】

上記のような動作が行われることにより、本実施形態のＰＬＬ回路１０では、１／Ｎ分周器１８に対して行う分周設定により、出力クロック信号１０５の周波数が制御されることになる。例えば、１／Ｎ分周器１８に対して設定する分周比Ｎを１０とした場合、出力クロック信号１０５の周波数は基準クロック信号１０１の周波数の１０倍となる。

【0028】

次に、図１に示したデッドロック検出回路２０の具体的な回路構成を図３の回路図に示す。

【0029】

デッドロック検出回路２０は、図３に示されるように、フリップフロップ回路（ＦＦ回路）２１と、Ｐチャネル型ＦＥＴ（Field Effect Transistor：電界効果トランジスタ）２２と、Ｎチャネル型ＦＥＴ２３と、インバータ回路２４～２６と、電流源２７、２８とから構成されている。

【0030】

Ｐチャネル型ＦＥＴ２２と、電流源２７と、インバータ回路２４とにより、制御電圧１０４が予め設定された上限電圧以上になった場合に第１の信号である上限検出信号１０８を生成する第１の生成回路が構成される。

【0031】

そして、Ｎチャネル型ＦＥＴ２３と、電流源２８と、インバータ回路２５、２６とにより、制御電圧１０４が予め設定された下限電圧以下になった場合に第２の信号である下限検出信号１０９を生成する第２の生成回路が構成される。

【0032】

そして、フリップフロップ回路２１は、インバータ回路２４からの上限検出信号１０８をクロック入力とし、インバータ回路２６からの下限検出信号１０９をリセット入力（ＲＳＴ）とし、Ｄ入力にＨレベルの信号であるＶＤＤが接続され、Ｑ出力を切替信号１０６とするように接続されている。

【0033】

Ｐチャネル型ＦＥＴ２２は、ゲートが制御電圧１０４に接続され、ソースが電源電圧ＶＤＤに接続され、ドレインが電流源２７を介してグランドに接続されている。また、Ｎチャネル型ＦＥＴ２３は、ゲートが制御電圧１０４に接続され、ソースがグランドに接続され、ドレインが電流源２８を介して電源電圧ＶＤＤに接続されている。そして、インバータ回路２４は、Ｐチャネル型ＦＥＴ２２のドレインの電圧の論理を反転してフリップフロップ回路２１のクロック入力に上限検出信号１０８として出力している。また、インバータ回路２５は、Ｎチャネル型ＦＥＴ２３のドレインの電圧の論理を反転し、インバータ回路２６は、その論理をさらに反転してフリップフロップ回路２１のリセット入力に下限検出信号１０９として出力している。

【0034】

つまり、第１の生成回路は、制御電圧１０４が予め設定された上限電圧以上になるとオフする第１のトランジスタとしてＰチャネル型ＦＥＴ２２を有し、Ｐチャネル型ＦＥＴ２２がオフすることにより上限検出信号１０８をＨレベルとする。

【0035】

なお、デッドロック検出回路２０が制御電圧１０４の電圧範囲を監視する際の上限電圧は、電源電圧から、Ｐチャネル型ＦＥＴ２２の閾値電圧を差し引いた電圧に設定されることになる。また、下限電圧は、Ｎチャネル型ＦＥＴ２３の閾値電圧になる。

【0036】

さらに、デッドロック状態となった場合には、制御電圧１０４はＶＣＯ１７が高い周波数の出力クロック信号１０５を生成するような電圧、つまり電源電圧側に張り付くことになる。そのため、上限電圧をできるだけ電源電圧に近づけることにより通常動作において利用可能な制御電圧１０４の電圧範囲が広がることになる。具体的には、Ｐチャネル型ＦＥＴ２２のゲートと制御電圧１０４との間にＮチャネル型ＦＥＴを１段追加してレベルシフトすることにより、Ｎチャネル型ＦＥＴの閾値電圧分レベルシフトすることが可能である。そして、制御電圧１０４の電圧範囲が広がることにより、生成されるクロック信号１０５の周波数範囲も広げることが可能となる。

【0037】

そして、クロック入力の上限検出信号１０８がＨレベルになると、フリップフロップ回路２１は、Ｄ入力のＨレベルの信号をＱ出力に出力する。その結果、切替信号１０６はＨレベルとなる。

【0038】

また、第２の生成回路は、制御電圧１０４が予め設定された下限電圧以下になるとオフする第２のトランジスタとしてＮチャネル型ＦＥＴ２３を有し、Ｎチャネル型ＦＥＴ２３がオフすることにより下限検出信号１０９をＨレベルとする。

【0039】

そして、リセット入力の下限検出信号１０９がＨレベルになると、フリップフロップ回路２１は、ＨレベルであったＱ出力をＬレベルとする。その結果、切替信号１０６はＬレベルとなる。

【0040】

デッドロック検出回路２０は、上述したような回路構成となっていることにより、制御電圧１０４が上限電圧以上になると切替信号１０６をＨレベルとし、制御電圧１０４が下限電圧以下になるとＨレベルとなっていた切替信号１０６をＬレベルとするように動作する。

【0041】

そして、デッドロック検出回路２０からの切替信号１０６の論理が変化することにより位相周波数検出器１４の入力は図４に示すように切り替わる。

【0042】

具体的には、切替信号１０６がＬレベルの場合には、位相周波数検出器１４の入力Ａには基準クロック信号１０１が入力され、位相周波数検出器１４の入力Ｂにはフィードバッククロック信号１０７が入力される。そのため、ＰＬＬ回路１０では、通常の動作を行って１／Ｎ分周器１８に設定された分周比に基づく出力クロック信号１０５が生成されることになる。

【0043】

そして、制御電圧１０４が上限電圧以上となり、デッドロック検出回路２０がデッドロック状態になったことを検出すると、切替信号１０６はＨレベルとなる。すると、位相周波数検出器１４の入力ＡはＬレベル固定となり、位相周波数検出器１４の入力Ｂには基準クロック信号１０１が入力されるような切り替えが行われる。つまり、入力Ａの周波数よりも入力Ｂの周波数が常に高い状態が維持される。その結果、位相周波数検出器１４は、ダウンパルス信号１０３を出力し続け、チャージポンプ回路１５は出力電圧を下降させ、制御電圧１０４も下降を続けることになる。

【0044】

そして、制御電圧１０４が下限電圧以下になるとデッドロック検出回路２０は切替信号１０６をＬレベルに戻すため、位相周波数検出器１４の入力Ａには基準クロック信号１０１が入力され、位相周波数検出器１４の入力Ｂにはフィードバッククロック信号１０７が入力され正常時の動作に自動的に復帰することになる。その後は、出力クロック信号１０５が、１／Ｎ分周器１８に設定された分周比Ｎに基づく周波数となるまで制御電圧１０４が上昇し、基準クロック信号１０１の周波数とフィードバッククロック信号１０７の周波数が一致するとロック状態となる。

【0045】

上述した本実施形態のＰＬＬ回路１０における動作を図５のフローチャートに示す。

【0046】

ＰＬＬ回路１０では、デッドロック検出回路２０においてデッドロック状態であることが検出されるまで（ステップＳ１０２においてｙｅｓと判定されるまで）、正常時の通常動作を行う（ステップＳ１０１）。

【0047】

そして、デッドロック検出回路２０においてデッドロック状態であることが検出されると（ステップＳ１０２においてｙｅｓ）、切替信号１０６がＨレベルとなりマルチプレクサ１２、１３の切り替えが行われる（ステップＳ１０３）。

【0048】

その結果、位相周波数検出器１４がダウンパルス信号１０３を出力し続けることにより、制御電圧１０４は下降し続ける（ステップＳ１０４）。そして、制御電圧１０４が下限電圧に到達すると（ステップＳ１０５においてｙｅｓ）、デッドロック検出回路２０は、切替信号１０６をＬレベルとする。

【0049】

そのため、再度マルチプレクサ１２、１３の切り替えが行われ（ステップＳ１０６）、ＰＬＬ回路１０は、正常時の通常動作に復帰する。

【0050】

最後に、上述したような本実施形態のＰＬＬ回路１０における動作を図６のタイミングチャートに示す。

【0051】

図６では、１／Ｎ分周器１８に対して動作周波数範囲外の分周比の設定が行われ、制御電圧１０４が上昇して上限電圧を超えてしまった場合が示されている。

【0052】

デッドロック検出回路２０がデッドロック状態を検出するまでは、位相周波数検出器１４の入力Ａには基準クロック信号１０１が入力され、入力Ｂにはフィードバッククロック信号１０７が入力されている。

【0053】

そして、時刻Ｔ１において制御電圧１０４が上限電圧を超えると、デッドロック検出回路２０では、Ｐチャネル型ＦＥＴ２２がオフとなり上限検出信号１０８がＨレベルとなる。その結果、デッドロック検出回路２０は、切替信号１０６をＬレベルからＨレベルとする。

【0054】

すると、位相周波数検出器１４からはダウンパルス信号１０３が出力され続けるため、制御電圧１０４は下降する。なお、制御電圧１０４が下降して上限電圧以下になると、Ｐチャネル型ＦＥＴ２２はオンとなり上限検出信号１０８はＬレベルに戻る。しかし、このような状態となっても、切替信号１０６はＨレベルに維持される。

【0055】

そして、制御電圧１０４が下降し続けて時刻Ｔ２において下限電圧を下回ると、デッドロック検出回路２０では、Ｎチャネル型ＦＥＴ２３がオフとなり下限検出信号１０９がＨレベルとなる。その結果、デッドロック検出回路２０は、切替信号１０６をＨレベルからＬレベルとする。すると、位相周波数検出器１４は通常動作に復帰して、出力クロック信号１０５が設定された分周比に基づく周波数となるように、制御電圧１０４は上昇する。なお、制御電圧１０４が上昇して下限電圧以上になると、Ｎチャネル型ＦＥＴ２３はオンとなり下限検出信号１０９はＬレベルに戻る。

【0056】

本実施形態のＰＬＬ回路１０では、上記のような動作が行われることにより、意図せず動作可能な周波数を超えた分周比の設定が行われてデッドロック状態となった場合でも、動作可能な周波数の設定になれば、外部からリセット動作等を行うことを必要とすることなく、正常な動作状態に自動的に復帰することが可能となる。

【0057】

また、本実施形態のＰＬＬ回路１０では、図３に示したようなシンプルな回路構成のデッドロック検出回路２０とマルチプレクサ１２、１３とを用いることのみで、デッドロック状態から正常な動作状態に自動的に復帰することができるという特徴を有する。

【符号の説明】

【0058】

１０ ＰＬＬ回路
１１ １／Ｒ分周器
１２、１３ マルチプレクサ
１４ 位相周波数検出器（ＰＦＤ）
１５ チャージポンプ回路
１６ ループフィルタ（ＬＰＦ）
１７ ＶＣＯ（電圧制御発振器）
１８ １／Ｎ分周器
２０ デッドロック検出回路
２１ フリップフロップ回路
２２ Ｐチャネル型ＦＥＴ
２３ Ｎチャネル型ＦＥＴ
２４～２６ インバータ回路
２７、２８ 電流源
１０１ 基準クロック信号
１０２ アップパルス信号
１０３ ダウンパルス信号
１０４ 制御電圧
１０５ 出力クロック信号
１０６ 切替信号
１０７ フィードバッククロック信号
１０８ 上限検出信号
１０９ 下限検出信号

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】