特開 2024-123185 周辺機器相互接続（ＰＣＩ）バックプレーン接続性システムオンチップ（ＳｏＣ）

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024123185

(43)【公開日】2024-09-10

(54)【発明の名称】周辺機器相互接続（ＰＣＩ）バックプレーン接続性システムオンチップ（ＳｏＣ）

(51)【国際特許分類】

   G06F 13/36 20060101AFI20240903BHJP

   G06F 13/14 20060101ALI20240903BHJP

   G06F 13/42 20060101ALI20240903BHJP

【ＦＩ】

G06F13/36 310E

G06F13/14 320H

G06F13/42 310

【審査請求】有

【請求項の数】20

【出願形態】ＯＬ

(21)【出願番号】P 2024101363

(22)【出願日】2024-06-24

(62)【分割の表示】P 2021533736の分割

【原出願日】2019-12-13

(31)【優先権主張番号】16/221,364

(32)【優先日】2018-12-14

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】390020248

【氏名又は名称】日本テキサス・インスツルメンツ合同会社

(71)【出願人】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【上記1名の代理人】

【識別番号】230129078

【弁護士】

【氏名又は名称】佐藤 仁

(72)【発明者】

【氏名】ジェイソン エイ ティー ジョーンズ

(72)【発明者】

【氏名】スリラマクリシュナン ゴヴィンダラジャン

(72)【発明者】

【氏名】ミヒル ナレンドラ モディ

(72)【発明者】

【氏名】キション ヴィジャイ アブラハム イスラエル ヴィジャイポンラジ

(72)【発明者】

【氏名】ブラッドリー ダグラス コブ

(72)【発明者】

【氏名】サナンド プラサド

(72)【発明者】

【氏名】グレゴリー レイモンド シュルツ

(72)【発明者】

【氏名】マーティン ジェフェリー アンブローズ

(72)【発明者】

【氏名】ジャヤント サクール

(57)【要約】      （修正有）

【課題】メモリに対するアクセスを制限するためのＳｏＣの能力をサポートする費用効果の高いＳｏＣ間ＰＣＩ通信デバイスを提供するＰＣＩバックプレーン集積回路（ＩＣ）を提供する。
【解決手段】システム（１００）において、集積回路（１２０）は、相互接続通信バス（１３０）と、相互接続通信バス（１３０）に結合される周辺機器相互接続（ＰＣＩ）多機能エンドポイント（ＭＦＮ－ＥＰ）（１２２、１２４、１２６、１２８）と、を含む。各ＰＣＩ ＭＦＮ－ＥＰ（１２２、１２４、１２６、１２８）は、多重化デバイス、第１のアドレス変換ユニット（ＡＴＵ）及び少なくとも１つのＰＣＩ機能回路を含む。各ＰＣＩ機能回路は、別のＡＴＵ及びベースアドレスレジスタ（ＢＡＲ）を含む。
【選択図】図１

【特許請求の範囲】

【請求項1】

集積回路であって、
相互接続通信バスと、
前記相互接続通信バスに結合される周辺機器相互接続（ＰＣＩ）多機能エンドポイント（ＭＦＮ－ＥＰ）と、
を含み、各ＭＦＮ－ＥＰが
前記集積回路の内部のアドレスをＰＣＩアドレスに変換するように構成される出力アドレス変換ユニット（ＡＴＵ）と、
少なくとも１つのＰＣＩ機能回路と、
を含み、前記少なくとも１つのＰＣＩ機能回路が、前記相互接続通信バスを介して前記ＩＣの他の前記ＭＦＮ－ＥＰの一つに通信を送るように構成され、前記少なくとも１つのＰＣＩ機能回路が、ＰＣＩアドレスを前記集積回路の内部のアドレスに変換するように構成される入力ＡＴＵを含む、集積回路。

【請求項2】

請求項１に記載の集積回路であって、
前記ＭＦＮ－ＥＰの外部であり前記相互接続通信バスに結合されるＰＣＩ機能回路を含む、集積回路。

【請求項3】

請求項２に記載の集積回路であって、
前記ＭＦＮ－ＥＰの外部の前記ＰＣＩ機能回路がアクセラレータ処理機能である集積回路。

【請求項4】

請求項１に記載の集積回路であって、
前記相互接続通信バスに結合されるプロセッサを更に含む、集積回路。

【請求項5】

請求項４に記載の集積回路であって、
前記プロセッサが命令を実行するように構成され、前記命令が、前記出力ＡＴＵ及び前記入力ＡＴＵに値を書き込むことによって、前記ＭＦＮ－ＥＰの前記出力ＡＴＵと、前記ＭＦＮ－ＥＰの前記少なくとも１つのＰＣＩ機能回路の前記入力ＡＴＵとを前記プロセッサに構成させる、集積回路。

【請求項6】

請求項１に記載の集積回路であって、
各ＭＦＮ－ＥＰにおける前記少なくとも１つのＰＣＩ機能回路がベースアドレスレジスタ（ＢＡＲ）を含む、集積回路。

【請求項7】

請求項１に記載の集積回路であって、
前記集積回路が４個のＭＦＮ－ＥＰを含む、集積回路。

【請求項8】

請求項１に記載の集積回路であって、
各ＭＦＮ－ＥＰの前記出力ＡＴＵが１６個の変換レジスタを含む、集積回路。

【請求項9】

請求項１に記載の集積回路であって、
前記ＭＦＮ－ＥＰが各々、少なくとも１ＧＢの大きさの外部ＰＣＩアドレス空間と通信するように構成される、集積回路。

【請求項10】

異なる周辺機器相互接続ルートコンプレックス（ＰＣＩ ＲＣ）間で通信する方法であって、前記方法が、
バックプレーン集積回路（ＩＣ）のプロセッサによって、メモリ領域構成定義を読み取ることであって、各メモリ領域構成定義が、メモリ領域のサイズを識別し、前記メモリ領域が位置する前記バックプレーンＩＣに通信可能に結合されるＩＣを識別し、前記メモリ領域へのアクセスを許可された前記バックプレーンＩＣに通信可能に結合される別のＩＣを識別し、各ＩＣが、前記バックプレーンＩＣの異なる多機能エンドポイント（ＭＦＮ－ＥＰ）に通信可能に結合されること、
前記メモリ領域の１つにアクセス可能な各ＩＣについて、前記プロセッサによって前記メモリ領域の前記サイズを、前記ＩＣに結合される前記ＭＦＮ－ＥＰの周辺機器相互接続（ＰＣＩ）機能回路のベースアドレスレジスタ（ＢＡＲ）に書き込むこと、
メモリ領域が位置する各ＩＣについて、前記バックプレーンＩＣに対してローカルであるローカルアドレスと、前記ＩＣのＰＣＩ ＲＣによって管理されるアドレスとを用いて、前記ＩＣに結合される前記ＭＦＮ－ＥＰ内に、出力アドレス変換ユニット（ＡＴＵ）の変換レジスタを、前記プロセッサによって構成すること、及び
前記メモリ領域の１つにアクセス可能な各ＩＣについて、前記バックプレーンＩＣに対してローカルなローカルアドレスを用いて、前記ＰＣＩ機能回路における入力ＡＴＵの変換レジスタを、前記ＩＣに結合される前記ＭＦＮ－ＥＰ内に、前記プロセッサによって構成することであって、前記入力ＡＴＵの前記変換レジスタが前記ＭＦＮ－ＥＰの前記ＰＣＩ機能回路の前記ＢＡＲに関連付けられていること、
を含む、方法。

【請求項11】

請求項１０に記載の方法であって、
メモリ領域にアクセス可能な各ＩＣについて、前記ＩＣのＰＣＩ ＲＣによって管理されるＰＣＩアドレスを、前記ＩＣに結合される前記ＭＦＮ－ＥＰによって受け取ること、及び前記ＩＣに結合される前記ＭＦＮ－ＥＰの前記ＰＣＩ機能回路の前記ＢＡＲの中に前記ＰＣＩアドレスを構成することを更に含む、方法。

【請求項12】

請求項１０に記載の方法であって、
ＭＦＮ－ＥＰによって、ＰＣＩトランザクションを受け取ることであって、前記ＭＦＮ－ＥＰが前記ＭＦＮ－ＥＰのＰＣＩ機能回路を指定し、前記ＭＦＮ－ＥＰに結合される前記ＩＣの前記ＰＣＩ ＲＣによって管理されるＰＣＩアドレス空間にＰＣＩアドレスを含み、前記ＰＣＩ機能回路が、メモリ領域が位置し、前記ＭＦＮ－ＥＰに結合された前記ＩＣがアクセスを許可されるＩＣに関連付けられること、
前記ＰＣＩ機能回路によって、前記ＰＣＩトランザクションにおける前記ＰＣＩアドレスに基づいて、前記ＰＣＩ機能回路のＢＡＲを検索すること、
前記ＰＣＩ機能回路によって、前記ＰＣＩ機能回路の前記検索されたＢＡＲに関連する前記変換レジスタを読み出すこと、
前記ＰＣＩ機能回路によって、前記変換レジスタ及び前記ＰＣＩトランザクションにおける前記ＰＣＩアドレスに基づいて、ローカルアドレスを決定すること、
前記ＰＣＩ機能回路によって、前記ＰＣＩトランザクションを前記バックプレーンＩＣの相互接続通信バスを介して前記ローカルアドレスに送信すること、
前記相互接続通信バスによって、前記ＰＣＩトランザクションを、前記メモリ領域が位置する前記ＩＣに結合される前記ＭＦＮ－ＥＰにルーティングすること、及び
前記メモリ領域が位置する前記ＩＣに結合される前記ＭＦＮ－ＥＰによって、前記ＰＣＩトランザクションを、前記メモリ領域が位置する前記ＩＣの前記ＰＣＩ ＲＣに送信すること、
を含む、方法。

【請求項13】

請求項１０に記載の方法であって、
前記バックプレーンＩＣが４個のＭＦＮ－ＥＰを含む、方法。

【請求項14】

集積回路であって、
相互接続通信バスと、
前記相互接続通信バスに結合される周辺機器相互接続（ＰＣＩ）多機能エンドポイント（ＭＦＮ－ＥＰ）と、
を含み、
各ＰＣＩ ＭＦＮ－ＥＰが、多重化デバイス、第１のアドレス変換ユニット（ＡＴＵ）、及び少なくとも１つのＰＣＩ機能回路を含み、
各ＰＣＩ機能回路が、別のＡＴＵ及びベースアドレスレジスタ（ＢＡＲ）を含む、集積回路。

【請求項15】

請求項１４に記載の集積回路であって、
前記ＭＦＮ－ＥＰの外部にあり、前記相互接続通信バスに接続されるＰＣＩ機能回路を含む、集積回路。

【請求項16】

請求項１４に記載の集積回路であって、
前記ＭＦＮ－ＥＰの外部の前記ＰＣＩ機能回路がアクセラレータ処理機能である、集積回路。

【請求項17】

請求項１４に記載の集積回路であって、
前記相互接続通信バスに結合されるプロセッサを含む、集積回路。

【請求項18】

請求項１７に記載の集積回路であって、
前記プロセッサが、前記プロセッサに、前記ＭＦＮ－ＥＰの前記第１のＡＴＵ及び前記別のＡＴＵを構成させる命令を実行するように構成される、集積回路。

【請求項19】

請求項１４に記載の集積回路であって、
前記集積回路が４個のＭＦＮ－ＥＰを含む、集積回路。

【請求項20】

請求項１４に記載の集積回路であって、
各ＭＦＮ－ＥＰが３個のＰＣＩ機能回路を含む、集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、周辺機器相互接続（ＰＣＩ）に関する。

【発明の概要】

【0002】

少なくとも１つの例において、集積回路は、相互接続通信バスと、相互接続通信バスに結合される周辺機器相互接続（ＰＣＩ）多機能エンドポイント（ＭＦＮ－ＥＰ）とを含む。各ＭＦＮ－ＥＰは、集積回路の内部にあるアドレスをＰＣＩアドレスに変換するように構成される出力アドレス変換ユニット（ＡＴＵ）と、少なくとも１つのＰＣＩ機能回路とを含み、少なくとも１つのＰＣＩ機能回路は、相互接続通信バスを介してＩＣの他のＭＦＮ－ＥＰの１つに通信をルーティングするように構成され、少なくとも１つのＰＣＩ機能回路は、ＰＣＩアドレスを集積回路の内部のアドレスに変換するように構成される入力ＡＴＵを含む。

【0003】

少なくとも１つの例において、異なる周辺機器相互接続ルートコンプレックス（ＰＣＩ ＲＣ）間で通信する方法が、メモリ領域構成定義をバックプレーン集積回路（ＩＣ）のプロセッサによって読み出すことであって、各メモリ領域構成定義は、メモリ領域のサイズを識別し、メモリ領域が位置するバックプレーンＩＣに通信可能に結合されたＩＣを識別し、メモリ領域へのアクセスが許可されたバックプレーンＩＣに通信可能に結合された別のＩＣを識別し、各ＩＣが、バックプレーンＩＣの異なる多機能エンドポイント（ＭＦＮ－ＥＰ）に通信可能に結合される、読み出すことと、メモリ領域の１つへのアクセスが許可された各ＩＣについて、ＩＣに結合されたＭＦＮ－ＥＰの周辺機器相互接続（ＰＣＩ）機能回路のベースアドレスレジスタ（ＢＡＲ）に、プロセッサによって、メモリ領域のサイズを書き込むこととを含む。この方法は更に、メモリ領域が位置する各ＩＣについて、バックプレーンＩＣに対してローカルであるローカルアドレスを用い、ＩＣのＰＣＩ ＲＣによって管理されるアドレスを用いて、ＩＣに結合されたＭＦＮ－ＥＰに、プロセッサによって、出力アドレス変換ユニット（ＡＴＵ）の変換レジスタを構成することと、メモリ領域の１つに対してアクセスが許可された各ＩＣについて、バックプレーンＩＣに対しローカルであるローカルアドレスを用いて、ＩＣに結合されたＭＦＮ－ＥＰのＰＣＩ機能回路に、プロセッサによって、入力ＡＴＵの変換レジスタを構成することとを更に含み、入力ＡＴＵの変換レジスタが、ＭＦＮ－ＥＰのＰＣＩ機能回路のＢＡＲに関連付けられている。

【0004】

少なくとも１つの例において、集積回路が、相互接続通信バス及び相互接続通信バスに結合される周辺機器相互接続（ＰＣＩ）多機能エンドポイント（ＭＦＮ－ＥＰ）を含み、各ＰＣＩ ＭＦＮ－ＥＰは、多重化デバイス、第１のアドレス変換ユニット（ＡＴＵ）、及び少なくとも１つのＰＣＩ機能回路を含み、各ＰＣＩ機能回路は別のＡＴＵ及びベースアドレスレジスタ（ＢＡＲ）を含む。

【図面の簡単な説明】

【0005】

【図1】種々の例において、周辺機器相互接続（ＰＣＩ）バックプレーン集積回路（ＩＣ）によって相互接続されたシステムオンチップ（ＳｏＣ）を有するシステムを示す。

【0006】

【図2】種々の例におけるＰＣＩバックプレーンＩＣを示す。

【0007】

【図3】種々の例におけるベースアドレスレジスタ（ＢＡＲ）構造を示す。

【0008】

【図4】種々の例における入力アドレス変換ユニット（ＡＴＵ）を示す。

【0009】

【図5】種々の例における出力ＡＴＵを示す。

【0010】

【図6A】種々の例において、ＰＣＩバックプレーンＩＣによって相互接続されたＳｏＣを有する別のシステムを示す。

【0011】

【図6B】種々の例における別のＰＣＩバックプレーンＩＣを示す。

【0012】

【図7A】種々の例において、ＰＣＩバックプレーンＩＣを構成する方法のフローチャートを示す。

【図7B】種々の例において、ＰＣＩバックプレーンＩＣを構成する方法のフローチャートを示す。

【発明を実施するための形態】

【0013】

周辺機器相互接続（ＰＣＩ）は、コンピューティングデバイスと周辺デバイスとの間の通信を促進するために益々重要となる技術である。ＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）システムが、シリアル通信インタフェースに依存する初期のＰＣＩシステムの後継であり、１つのシリアルラインがＰＣＩｅホストから出力され、１つのシリアルラインがＰＣＩｅホストに入力される。ＰＣＩルートコンプレックス（ＲＣ）が、ＰＣＩｅホストに代わってトランザクション要求を生成し、ＰＣＩアドレス空間を管理し、ＰＣＩｅホストが用いる内部アドレス指定とＰＣＩアドレス空間との間の変換を行う。こういった変換を達成するために、ＰＣＩ ＲＣは、ＰＣＩｅホストの内部アドレスとＰＣＩアドレス空間のアドレスとの間の関係を定義するメモリマップを構築し得る。

【0014】

新興のオートモーティブ応用例は、通信帯域幅が広く、低いレイテンシに依存する複数のシステムオンチップ（ＳｏＣｓ）を含むように設計されている。周辺機器相互接続Ｅｘｐｒｅｓｓ（ＰＣＩｅ）は、これらのＳｏＣ間の接続に対して、低レイテンシ及び高スループットの通信を提供する。しかしながら、各ＳｏＣの独立したＰＣＩアドレス空間の間の変換において課題が提示される。独立したＰＣＩアドレス空間を備えるＳＯＣを相互接続するための幾つかのアプローチにはスイッチが関与するが、これらの解決策には欠点がある。単純なスイッチは、２つ以上のＳｏＣがＰＣＩバックプレーンを介して相互接続されるときにレイテンシを増大させるカスケード接続を用いる。複雑なスイッチは、カスケード接続が不要であるが、非常に高価になり得る。また、単純なスイッチングソリューション及び複雑なスイッチングソリューションはいずれも、１つのＳｏＣのＰＣＩアドレス空間から別のＳｏＣのＰＣＩアドレス空間に変換するために、非透明ブリッジ（ＮＴＢ）ポートに依存する。このようなＮＴＢポートの使用は、例えば、ＳｏＣ２が、ＳｏＣ１のメモリの事前定義された領域から読み出すことを可能にし、一方で、ＳｏＣ３が、同じＳｏＣ１のメモリの事前定義された領域を読み出すことを禁止する等の、ＳｏＣ間のメモリアクセスの制限を妨害又は防止する。

【0015】

本明細書では、メモリに対するアクセスを制限するためのＳｏＣの能力をサポートする費用効果の高いＳｏＣ間ＰＣＩ通信デバイスを提供するＰＣＩバックプレーン集積回路（ＩＣ）を教示する。ＰＣＩバックプレーンＩＣは、ＳｏＣホストを、ＰＣＩ多機能エンドポイント（ＭＦＮ－ＥＰ）における個別の機能としてモデル化する。第１のＳｏＣがＰＣＩバックプレーンＩＣを介して第２のＳｏＣと通信するために、第１のＳｏＣは、第２のＳｏＣをモデル化する第１のＭＦＮ－ＥＰの第１のＰＣＩ機能回路と通信する。第１のＭＦＮ－ＥＰの第１のＰＣＩ機能回路は、ＰＣＩバックプレーンＩＣの相互接続通信バスを介して第２のＭＦＮ－ＥＰと通信し、第２のＭＦＮ－ＥＰは、通信を第２のＳｏＣに渡す。第１のＳｏＣがＰＣＩバックプレーンＩＣを介して、第３のＳｏＣと通信するために、第１のＳｏＣは、第３のＳｏＣをモデル化する第１のＭＦＮ－ＥＰの第２のＰＣＩ機能回路と通信する。第１のＭＦＮ－ＥＰの第２のＰＣＩ機能回路は、相互接続通信バスを介して第３のＭＦＮ－ＥＰと通信し、第３のＭＦＮ－ＥＰは、通信を第３のＳｏＣに渡す。第１のＳｏＣが、ＰＣＩバックプレーンＩＣを介して、第４のＳｏＣと通信するために、第１のＳｏＣは、第４のＳｏＣをモデル化する第１のＭＦＮ－ＥＰの第３のＰＣＩ機能回路と通信する。第３のＰＣＩ機能回路は、相互接続通信バスを介して第４のＭＦＮ－ＥＰと通信し、第４のＭＦＮ－ＥＰは通信を第４のＳｏＣに渡す。第２のＳｏＣがＰＣＩバックプレーンＩＣを介して、第１のＳｏＣに通信するために、第２のＳｏＣは、第１のＳｏＣをモデル化する第２のＭＦＮ－ＥＰの第１のＰＣＩ機能回路と通信する。第２のＭＦＮ－ＥＰの第１のＰＣＩ機能回路は、相互接続通信バスを介して第１のＭＦＮ－ＥＰと通信し、第１のＭＦＮ－ＥＰは、通信を第１のＳｏＣに渡す。

【0016】

各ＭＦＮ－ＥＰはＰＣＩ機能回路を含む。各ＰＣＩ機能回路は、関連するＳｏＣのＰＣＩアドレス空間から、その特定のＰＣＩ機能回路によってモデル化されたＳｏＣのＰＣＩアドレス空間にトランザクションを間接的にマッピングするように構成され得る。ＭＦＮ－ＥＰは、他のＳｏＣからのトランザクションをそのＭＦＮ－ＥＰに関連付けられたＳｏＣのＰＣＩアドレス空間にマッピングするための出力アドレス変換ユニット（ＡＴＵ）を更に含む。これらのマッピングは、ＰＣＩバックプレーンＩＣに、ＳｏＣの各々によって構成されるような、ＳｏＣの各々のＰＣＩメモリ領域に対するアクセスを制限する能力を提供する。

【0017】

この解決策は、低レイテンシ、高スループット、及び透明性を提供する。この透明性により、ＳｏＣはメモリ領域に対するアクセスを選択的に制限できる。ＰＣＩバックプレーンＩＣは、単一の製造者によって製造される単一のデバイスであるため、自動車での使用のためにはマルチデバイスソリューションより容易に適合され得る。

【0018】

図１において、システム１００が、第１のＰＣＩルートコンプレックス（ＲＣ）１０４を有する第１のシステムオンチップ（ＳｏＣ）１０２、第２のＲＣ１０８を有する第２のＳｏＣ１０６、第３のＲＣ１１２を有する第３のＳｏＣ１１０、第４のＲＣ１１６を有する第４のＳｏＣ１１４、及び周辺機器相互接続バックプレーン集積回路（ＰＣＩバックプレーンＩＣ）１２０を含む。或る例において、ＰＣＩバックプレーンＩＣ１２０は、第１の多機能エンドポイント（ＭＦＮ－ＥＰ）１２２、第２のＭＦＮ－ＥＰ１２４、第３のＭＦＮ－ＥＰ１２６、第４のＭＦＮ－ＥＰ１２８、相互接続通信バス１３０、プロセッサ１３２、及びメモリ１３４を含む。ＭＦＮ－ＥＰ１２２、１２４、１２６、１２８の各々は、通信経路１３６によって相互接続通信バス１３０に結合される。第１のＲＣ１０４は、入力ライン１４０及び出力ライン１４２によって第１のＭＦＮ－ＥＰ１２２に通信可能に結合される。用語「入力」及び「出力」は、ＰＣＩバックプレーンＩＣ１２０に対して示される。第２のＲＣ１０８は、入力ライン１４４及び出力ライン１４６によって第２のＭＦＮ－ＥＰ１２４に通信可能に結合される。第３のＲＣ１１２は、入力ライン１４８及び出力ライン１５０によって第３のＭＦＮ－ＥＰ１２６に通信可能に結合される。第４のＲＣ１１６は、入力ライン１５２及び出力ライン１５４によって、第４のＭＦＮ－ＥＰ１２８に通信可能に結合される。或る例において、ライン１４０～１５４の各々はシリアル通信ラインである。別の例において、ライン１４０～１５４の各々は並列導体を含む。

【0019】

幾つかの文脈において、ＳｏＣ１０２、１０６、１１０、１１４は、リモートＳｏＣ又はリモートホストと呼ばれ得る。或る例において、システム１００の１つ又は複数のＳｏＣは、システムオンチップではないプロセッサで置き換えられてもよい。或る例において、ＰＣＩバックプレーンＩＣ１２０は、図示されているような４個のＭＦＮ－ＥＰではなく、３個のＭＦＮ－ＥＰを有し得る。或る例において、ＰＣＩバックプレーンＩＣ１２０は、図示されているような４個のＭＦＮ－ＥＰではなく、５個又はそれ以上のＭＦＮ－ＥＰを有し得る。或る例において、システム１００は自動車の一部であり得る。例えば、ＳｏＣ１０２、１０６、１１０、１１４は、ＰＣＩバックプレーンＩＣ１２０を介して互いに通信する自動車内のリモートプロセッサであり得る。ＳｏＣ１０２、１０６、１１０、１１４の１つが、カメラセンサを含み得、自動車のバックアップビデオ機能をサポートし得る。ＳｏＣ１０２、１０６、１１０、１１４の１つが、レーダプロセッサを含み得、（例えば、近接警告及び／又は自動運転機能をサポートするために）自動車のレーダ検知及び測距機能性をサポートし得る。

【0020】

これ以降に更に説明するように、ＭＦＮ－ＥＰ１２２、１２４、１２６、１２８の各々は、リモートＳｏＣをモデル化し、そのモデルを用いて、モデル化するリモートＳｏＣに対して通信ポータルを提供する。例えば、第１のＭＦＮ－ＥＰ１２２は、ＳｏＣ１０６、１１０、１１４の各々をＰＣＩ機能回路としてモデル化し、第１のＳｏＣ１０２に、他のＳｏＣ１０６、１１０、１１４にアクセスするための通信ポータルを提供する。ＭＦＮ－ＥＰ１２２、１２４、１２６、１２８によって提供されるＳｏＣ１０２、１０６、１１０、１１４のモデル化は、これ以降に更に説明するように、ＳｏＣに対する透明性を促進し、メモリへのアクセスを試みるＳｏＣに基づいてメモリへのアクセスを制限する。この透明性は、例えば、１つ又は複数の特定の他のＳｏＣにそのメモリへのアクセスを許可するが、別の特定のＳｏＣに対してそのメモリへのアクセスを禁止することを望む場合等、幾つかのアプリケーションにおいて望ましいものである。

【0021】

第１のＳｏＣ１０２は、入力ライン１４０を介して第１のＭＦＮ－ＥＰ１２２にトランザクションを送ることによって、第２のＳｏＣ１０６にかかわるトランザクションを完了し得る。ここで、トランザクションは、第２のＳｏＣ１０６に対応する第１のＭＦＮ－ＥＰ１２２に埋め込まれたＰＣＩ機能回路を識別する。トランザクションは、第１のＭＦＮ－ＥＰ１２２によって、第１のＭＦＮ－ＥＰ１２２に埋め込まれた適切なＰＣＩ機能回路に対して多重化され、そのＰＣＩ機能回路は、相互接続通信バス１３０を介して、第２のＭＦＮ－ＥＰ１２４にトランザクションを送信する。その後、第２のＭＦＮ－ＥＰ１２４は、出力ライン１４６を介して、第２のＳｏＣ１０６とのトランザクションを完了する。相互接続通信バス１３０は、相互接続と呼ばれ得る。幾つかの場合において、トランザクションによって指定されたＳｏＣからトランザクションを発したＳｏＣに応答が返される。例えば、確認応答トークン又は要求されたデータが返され得る。

【0022】

プロセッサ１３２は、メモリ１３４にストアされたコンピュータ可読命令を実行する。メモリ１３４は、命令をストアする非一時的コンピュータ可読記憶媒体を含む。命令は、ソフトウェア及び／又はデータとしてストアされ得る。命令はファームウェアとしてストアされ得る。プロセッサ１３２は、システム１００の初期化の間に、ＭＦＮ－ＥＰ１２２、１２４、１２６、１２８を構成する。例えば、ＳｏＣ１０２、１０６、１１０、１１４によってアクセス可能にされたメモリ領域のサイズの構成、及びメモリマップの構成を管理する。

【0023】

図２は、ＭＦＮ－ＥＰ１２２、１２４、１２６、１２８の更なる詳細を示す。図２に示される第１のＭＦＮ－ＥＰ１２２の構造は、ＭＦＮ－ＥＰ１２４、１２６、１２８の構造を表している。或る例において、ＭＦＮ－ＥＰ１２２、１２４、１２６、１２８の各々は、同じ知的財産コア（ＩＰコア）からインスタンス化されている。ＩＰコアは、特定用途向け集積回路（ＡＳＩＣ）又はフィールドプログラマブルゲートアレイ（ＦＰＧＡ）を作成する際に用いられるロジック及び／又はデータのブロックである。第１のＭＦＮ－ＥＰ１２２は、多重化デバイス１７０、第１のＰＣＩ機能回路１７２、第２のＰＣＩ機能回路１７４、第３のＰＣＩ機能回路１７６、及び出力アドレス変換ユニット（ＡＴＵ）１７８を含む。幾つかの文脈において、ＰＣＩ機能回路１７２、１７４、１７６は、機能ブロックと呼ばれ得る。

【0024】

ＰＣＩ機能回路１７２、１７４、１７６は、ＲＣ１０４が呼び出し得るＰＣＩ機能に対応する。ＰＣＩ機能回路１７２、１７４、１７６の各々は、ベースアドレスレジスタ（ＢＡＲ）及び入力ＡＴＵを含む。第１のＰＣＩ機能回路１７２は、ＢＡＲ１８０及び入力ＡＴＵ１８２を含み、第２のＰＣＩ機能回路１７４は、ＢＡＲ１８４及び入力ＡＴＵ１８６を含み、第３のＰＣＩ機能回路１７６は、ＢＡＲ１８８及び入力ＡＴＵ１９０を含む。別の例において、ＭＦＮ－ＥＰ１２２は２つのＰＣＩ機能回路を含む。別の例において、ＭＦＮ－ＥＰ１２２は、４個又はそれ以上のＰＣＩ機能回路を含む。或る例において、ＰＣＩバックプレーンＩＣ１２０の各ＭＦＮ－ＥＰは、ＰＣＩバックプレーンＩＣ１２０におけるＭＦＮ－ＥＰの総数より１つ少ない数のＰＣＩ機能回路を含む。第１のＰＣＩ機能回路１７２は、通信経路１３６－１によって相互接続通信バス１３０に通信可能に結合される。第２のＰＣＩ機能回路１７４は、通信経路１３６－２によって相互接続通信バスに通信可能に結合される。第３のＰＣＩ機能回路１７６は、通信経路１３６－３を介して相互接続通信バスに通信可能に結合される。出力ＡＴＵ１７８は、通信経路１３６－４によって相互接続通信バスに通信可能に結合される。

【0025】

各ＰＣＩ機能回路１７２～１７６は、特定のＳｏＣに関連付けられる（例えば、各ＰＣＩ機能回路１７２～１７６は、特定のＳｏＣをＲＣ１０４に対してモデル化する）。例えば、第１のＰＣＩ機能回路１７２は、ＳｏＣ Ｂ、例えば、第２のＳｏＣ１０６に関連付けられ、第２のＰＣＩ機能回路１７４は、ＳｏＣ Ｃ、例えば、第３のＳｏＣ１１０に関連付けられ、第３のＰＣＩ機能回路１７６は、ＳｏＣ Ｄ、例えば第４のＳｏＣ１１４に関連付けられる。入力ライン１４０を介してＲＣ１０４からＭＦＮ－ＥＰによって受け取られたトランザクションは、多重化デバイス１７０によって解析されて、トランザクションがどのＰＣＩ機能回路１７２～１７６に向けられているか（及び従って、どのＳｏＣに対してトランザクションが向けられているか）を識別し、ＰＣＩ機能回路１７２～１７６のうちの識別された１つに対してトランザクションを向ける。ＰＣＩ機能回路１７２～１７６は、ＢＡＲ１８０、１８４、１８８及び入力ＡＴＵ１８２、１８６、１９０を用いて、受け取ったトランザクションに関連するＰＣＩアドレスを、アドレスオフセットに対して及び指定されたＭＦＮ－ＥＰの出力ＡＴＵにおけるエントリに対する参照に対してマッピングする。ＢＡＲ１８０、１８４、１８８及び入力ＡＴＵ１８２、１８６、１９０の中に構成されたマッピング又は変換の１つに一致するトランザクションのみが、相互接続通信バスを介してＰＣＩ機能回路１７２、１７４、１７６によってルーティングされる。従って、ＳｏＣ１０２、１０６、１１０、１１４は、ＰＣＩバックプレーンＩＣ１２０によって提供される透明性からの恩恵を受けることができ、特定のＳｏＣに対して、メモリ又はそのメモリの特定の領域に対してマッピングを定義しないことによって、そのメモリへのアクセスを制限する。

【0026】

例えば、第１のＲＣ１０４によって管理されるＰＣＩアドレス空間内のＰＣＩアドレスを指定するトランザクションが、第１のＰＣＩ機能回路１７２（及び従ってＳｏＣ Ｂ又は第２のＳｏＣ１０６）に向けられる。第１のＰＣＩ機能回路１７２は、受け取られたトランザクションに関連するＰＣＩアドレスによってＢＡＲ１８０のどれが参照されるかを決定し、ＢＡＲ１８０のうちのその１つを用い、入力ＡＴＵ１８２に、第２のＭＦＮ－ＥＰ１２４の出力ＡＴＵ１７８に関連する対応するローカルアドレスを探すためのインデックスを付ける。第１のＰＣＩ機能回路１７２は、相互接続通信バス１３０を介して第２のＭＦＮ－ＥＰ１２４とマスタースレーブ関係を確立し、通信経路１３６－１を介して相互接続通信バス１３０に、及び相互接続通信バス１３０を介して相互接続通信バス１３０上の第２のＭＦＮ－ＥＰ１２４の出力ＡＴＵ１７８に、ローカルアドレスとともにトランザクションを送る。或る例において、相互接続通信バス１３０は、電子クロスバースイッチ又は電子マトリックススイッチであり得、マスタースレーブ関係は、相互接続通信バス１３０内のスイッチを構成することによって確立され得る。第２のＭＦＮ－ＥＰ１２４は、アドレスオフセット及び出力ＡＴＵ１７８に対するインデックスを用いて、第２のＳｏＣ１０６の第２のＲＣ１０８にトランザクションをルーティングするために、第２のＲＣ１０８によって管理されるＰＣＩアドレス空間内のＰＣＩアドレスを決定する。第２のＭＦＮ－ＥＰ１２４はまた、多重化デバイス１７０を介して、及び出力通信経路１４６を介して、第２のＳｏＣ１０６の第２のＲＣ１０８にトランザクションを送る。このようにして、ＲＣ１０４からのトランザクションが、発信元ＳｏＣによって、指定されたＳｏＣに送信される。ＳｏＣ１０２、１０６、１１０、１１４の間でトランザクションがどのように相互接続されるかについての更なる詳細は、ＢＡＲ１８０、１８４、１８８の構成の拡張例、入力ＡＴＵ１８２、１８６、１９０、及び出力ＡＴＵ１７８の構成とともに、以下に提供される。

【0027】

図３は、ＢＡＲ１８０の１つの更なる詳細を示す。ＢＡＲ１８０の１つがここで説明されるが、ＢＡＲ１８０の他のＢＡＲ、ＢＡＲ１８４、及びＢＡＲ１８８は同様の構造を有する。ＢＡＲ１８０の或るインスタンスは、メモリ領域サイズパラメータ２０２及びＰＣＩアドレスパラメータ２０４を含む。或る例において、ＢＡＲ１８０のインスタンスは領域サイズパラメータ２０２を含み、領域サイズパラメータ２０２は、システム１００の初期化の間にプロセッサ１３２によって構成され得、ＢＡＲ１８０に関連付けられたＳｏＣによってエクスポートされた又はアクセス可能にされたメモリの領域のサイズを含む（ＢＡＲ１８０は、ＰＣＩ機能回路１７２～１７６の特定の１つ内に含まれ、特定のＰＣＩ機能回路は、ＳｏＣ１０２、１０６、１１０、１１４の特定の１つに関連付けられていることに留意する）。或る実施形態において、ＰＣＩバックプレーンＩＣ１２０は、それぞれ最大１ＧＢまでのメモリをアクセス可能にするＳｏＣ１０２、１０６、１１０、１１４をサポートする。或る実施形態において、ＰＣＩバックプレーンＩＣ１２０は、それぞれ最大２ＧＢまでのメモリをアクセス可能にするＳｏＣ１０２、１０６、１１０、１１４をサポートする。或る実施形態において、ＰＣＩバックプレーンＩＣ１２０は、それぞれ最大５ＧＢまでのメモリをアクセス可能にするＳｏＣ１０２、１０６、１１０、１１４をサポートする。或る実施形態において、ＰＣＩバックプレーンＩＣ１２０は、それぞれ最大１０ＧＢまでのメモリをアクセス可能にするＳｏＣ１０２、１０６、１１０、１１４をサポートする。或る実施形態において、ＳｏＣ１０２、１０６、１１０、１１４の１つが、１つ又は複数の他のＳｏＣ１０２、１０６、１１０、１１４に対してアクセス可能にする１つ又は複数のメモリ領域を含む。ＳｏＣ１０２、１０６、１１０、１１４は、最大量より少ないメモリをアクセス可能にし得る。例えば、ＰＣＩバックプレーンＩＣ１２０が、各々最大２ＧＢのメモリをアクセス可能にするＳｏＣ１０２、１０６、１１０、１１４をサポートする場合、これらのＳｏＣ１０２、１０６、１１０、１１４のいずれも、１０ｋＢのメモリをアクセス可能にしてもよく、１００ｋＢのメモリをアクセス可能にしてもよく、１ＭＢのメモリをアクセス可能にしてもよく、或いは、メモリをアクセス可能にしなくてもよい。

【0028】

或る実施形態において、ＭＦＮ－ＥＰ１２２、１２４、１２６、１２８は各々、１つ又は複数の領域を含む大きなアウトバウンドメモリ領域である外部ＰＣＩアドレス空間と通信するように構成される。或る実施形態において、ＭＦＮ－ＥＰ１２２、１２４、１２６、１２８は各々、最大１ＧＢのメモリの外部ＰＣＩアドレス空間と通信するように構成される。或る実施形態において、ＭＦＮ－ＥＰ１２２、１２４、１２６、１２８は各々、最大２ＧＢのメモリの外部ＰＣＩアドレス空間と通信するように構成される。或る実施形態において、ＭＦＮ－ＥＰ１２２、１２４、１２６、１２８は各々、最大５ＧＢのメモリの外部ＰＣＩアドレス空間と通信するように構成される。或る実施形態において、ＭＦＮ－ＥＰ１２２、１２４、１２６、１２８は各々、最大１０ＧＢのメモリの外部ＰＣＩアドレス空間と通信するように構成される。

【0029】

ＰＣＩアドレスパラメータ２０４は、ＢＡＲ１８０を含むＭＦＮ－ＥＰ１２２、１２４、１２６、１２８が結合されるＳｏＣ１０２、１０６、１１０、１１４のＲＣ１０４、１０８、１１２、１１６によって管理されるＰＣＩアドレス空間にＰＣＩアドレスを関連づけるように、システム１００の初期化の間に構成され得る（ＢＡＲ１８０は、ＰＣＩ機能回路１７２～１７６の特定の１つ内に含まれ、ＰＣＩ機能回路１７２～１７６はそれ自体、ＭＦＮ－ＥＰ１２２、１２４、１２６、１２８の特定の１つ内に含まれること、及びＭＦＮ－ＥＰ１２２、１２４、１２６、１２８の特定の１つが、ＳｏＣ１０２、１０６、１１０、１１４の特定の１つのＲＣ１０４、１０８、１１２、１１６に結合されることに留意する）。ＰＣＩアドレスは、ＳｏＣ１０２、１０６、１１０、１１４のＲＣ１０４、１０８、１１２、１１６によって、ＢＡＲ１８０のＢＡＲに提供及びプログラミングされ得る。ＢＡＲ１８０を含むＭＦＮ－ＥＰ１２２、１２４、１２６、１２８がＳｏＣ１０２、１０６、１１０、１１４に結合される。ＢＡＲ１８０、１８４、１８８のうちの１つのメモリ領域サイズパラメータ２０２が、ｎｕｌｌ値又はゼロ値を有する場合、プロセッサ１３２は、そのＢＡＲのＰＣＩアドレスパラメータ２０４に値を提供することを許可しない可能性がある。一部において、これは、ＳｏＣ１０２、１０６、１１０、１１４がそのメモリ空間に対するアクセスを制限する場合の手法の一つである。第１のＳｏＣが、第２のＳｏＣに関連するＰＣＩ機能回路のＢＡＲのうちのいずれかのメモリ領域サイズパラメータ２０２に値を提供しない場合、第２のＳｏＣは、第１のＳｏＣのいかなるメモリにもアクセスすることを事実上禁止される。

【0030】

図４は、入力ＡＴＵ１８２の更なる詳細を示す。ここでは、入力ＡＴＵ１８２が説明されているが、入力ＡＴＵ１８６、１９０は同様の構造を有する。入力ＡＴＵ１８２は変換レジスタ２１０を含む。各変換レジスタ２１０は、ローカルアドレスパラメータ２１４を含む。或る例において、変換レジスタ２１０はＢＡＲ識別（ｉｄｅｎｔｉｔｙ）も含む。ローカルアドレスパラメータ２１４は、ＰＣＩバックプレーンＩＣ１２０のローカルアドレスを識別する。ローカルアドレスは、例えば、ＰＣＩバックプレーンＩＣ１２０内等、局地化されたアドレスドメイン内で一意であるアドレスである。ローカルアドレスは、ＰＣＩバックプレーンＩＣ１２０の相互接続通信バス１３０によって、ＭＦＮ－ＥＰ１２２、１２４、１２６、１２８の特定の１つに、又はＰＣＩバックプレーンＩＣ１２０内のＰＣＩ機能ブロックに関連付けられ得る。ローカルアドレスパラメータ２１４は、システム１００の初期化の間に、ＭＦＮ－ＥＰ１２２、１２４、１２６、１２８のＰＣＩ機能回路のＢＡＲ１８０のうちの特定のＢＡＲを、ＰＣＩバックプレーンＩＣ１２０の対応するローカルアドレスに関連付けるように、プロセッサ１３２によって構成され得る。或る例において、ＢＡＲ１８０の１つは、そのＢＡＲのＢＡＲ識別を変換レジスタ２１０のＢＡＲ識別に一致させることによって、変換レジスタ２１０に関連付ける。ＢＡＲ１８０のＢＡＲは、ハードウェア識別によって、変換レジスタ２１０に静的に関連付けられ得る。例えば、ＢＡＲ１８０の第１のＢＡＲが、入力ＡＴＵ１８２における第１の変換レジスタ２１０に関連するように事前定義され得、ＢＡＲ１８０の第２のＢＡＲが、入力ＡＴＵ１８２における第２の変換レジスタ２１０に関連するように事前定義され得るなどである。

【0031】

図５は出力ＡＴＵ１７８の更なる詳細を示す。出力ＡＴＵ１７８は変換レジスタ２２０を含む。各変換レジスタ２２０は、ローカルアドレスパラメータ２２２、ＰＣＩアドレスパラメータ２２４、及びサイズパラメータ２２６を含む。ローカルアドレスパラメータ２２２及びＰＣＩアドレスパラメータ２２４は、システム１００の初期化の間にプロセッサ１３２によって構成されて、ローカルアドレスパラメータ２２２にストアされたローカルアドレスを、ＰＣＩアドレスパラメータ２２４にストアされたＰＣＩアドレス値に関連付け得る。サイズパラメータ２２６は、システム１００の初期化の間にプロセッサ１３２によって構成されて、出力ＡＴＵ１７８に関連付けられたＳｏＣ１０２、１０６、１１０、１１４によってアクセス可能にされたメモリ領域のサイズを識別し得る。

【0032】

或る例において、各ＰＣＩ機能回路１７２～１７６におけるＢＡＲ１８０の数は３である。或る例において、各入力ＡＴＵ１８２における変換レジスタ２１０の数は３である。或る例において、各ＰＣＩ機能回路１７２～１７６におけるＢＡＲ１８０の数は６である。或る例において、各入力ＡＴＵ１８２における変換レジスタ２１０の数は６である。或る例において、各ＰＣＩ機能回路１７２～１７６におけるＢＡＲ１８０の数は、各入力ＡＴＵ１８２における変換レジスタ２１０の数と同じである。或る例において、各出力ＡＴＵ１７８における変換レジスタ２２０の数は、１２より多く、９６より少ない。或る例において、各出力ＡＴＵ１７８における変換レジスタ２２０の数は１６である。或る例において、各出力ＡＴＵ１７８における変換レジスタ２２０の数は３２である。或る例において、各出力ＡＴＵ１７８における変換レジスタ２２０の数は少なくとも１６である。ＢＡＲ１８０の使用、入力ＡＴＵ１８２の使用、及び出力ＡＴＵ１７８の使用をより明確にするため、拡張された例が下記に提供される。

【0033】

或る例において、ＰＣＩバックプレーンＩＣ１２０のメモリ１３４は、ＳｏＣ１０２、１０６、１１０、１１４がアクセス可能にするメモリ領域及びそれらメモリ領域のサイズを定義するデータを用いて事前に構成される。データはまた、メモリの領域がどのＳｏＣ１０２、１０６、１１０、１１４に対してアクセス可能にされるかを定義する。例として、メモリ１３４は、第１のＳｏＣ１０２が、２５Ｋバイトのメモリの第１の領域を、第２のＳｏＣ１０６に対して、及び第３のＳｏＣ１１０に対してアクセス可能にし、８０Ｋバイトのメモリの第２の領域を、第４のＳｏＣ１１４に対してアクセス可能にすることを示す構成データをストアする。この例において、メモリ１３４にストアされた構成データはまた、第４のＳｏＣ１１４が、１００Ｋバイトのメモリの第３の領域を第１のＳｏＣ１０２に対してアクセス可能にし、１５０Ｋバイトのメモリの第４の領域を第１のＳｏＣ１０２に対してアクセス可能にし、７５Ｋバイトのメモリの第５の領域を第２のＳｏＣ１０６に対してアクセス可能にし、１２５Ｋバイトのメモリの第６の領域を第２のＳｏＣ１０６に対してアクセス可能にすることも示す。

【0034】

変換２１０及び２２０を定義することによって、第２のＳｏＣによる第１のＳｏＣにおける特定のメモリ領域へのアクセスが許可され得る。一方、変換２１０及び２２０を定義しないことによって、第２のＳｏＣによる第１のＳｏＣにおける特定のメモリ領域に対するアクセスが禁止され得る。ＭＦＮ－ＥＰ１２２、１２４、１２６、１２８の入力ＡＴＵ１８２、１８６、１９０の変換２１０及び出力ＡＴＵ１７８の変換２２０は、ＳｏＣ１０２、１０６、１１０、１１４に対する透明性の利点を促進し、他のＳｏＣ１０２、１０６、１１０、１１４によるそれらのメモリ領域に対するアクセスを制御する。

【0035】

或る例において、ＰＣＩバックプレーンＩＣ１２０の電源がオンにされると、ＰＣＩバックプレーンＩＣ１２０とＳｏＣ１０２、１０６、１１０、１１４との間に通信リンクが確立される前に、プロセッサ１３２は、メモリ１３４からメモリアクセス許可を読み出し、適切なＭＦＮ－ＥＰ１２２、１２４、１２６、１２８の適切なＢＡＲ１８０、１８４、１８８においてメモリ領域サイズパラメータ２０２を構成する。この例において、ＭＦＮ－ＥＰ１２４、１２６、１２８の各々における第１のＰＣＩ機能回路１７２は、第１のＳｏＣ１０２をモデル化するか又は第１のＳｏＣ１０２に関連付けられ、ＭＦＮ－ＥＰ１２２、１２４、１２６の各々における第３のＰＣＩ機能回路１７６は、第４のＳｏＣ１１４をモデル化するか又は第４のＳｏＣ１１４に関連付けられる。上述の構成データの例を考えると、ＰＣＩバックプレーンＩＣ１２０の電源オン初期化の間に、第２のＭＦＮ－ＥＰ１２４の第１のＰＣＩ機能回路１７２のＢＡＲ１８０のＢＡＲのメモリ領域サイズパラメータ２０２は２５Ｋバイトの値が割り振られ、第３のＭＦＮ－ＥＰ１２６の第１のＰＣＩ機能回路１７２のＢＡＲ１８０の或るＢＡＲのメモリ領域サイズパラメータ２０２は、２５Ｋバイトの値が割り振られ、第４のＭＦＮ－ＥＰ１２８の第１のＰＣＩ機能回路１７２のＢＡＲ１８０の或るＢＡＲのメモリ領域サイズパラメータ２０２は、８０Ｋバイトの値が割り振られる。この例を継続すると、第１のＭＦＮ－ＥＰ１２２の第３のＰＣＩ機能回路１７６のＢＡＲ１８８の或るＢＡＲのメモリ領域サイズパラメータ２０２は、１００Ｋバイトの値が割り振られ、第１のＭＦＮ－ＥＰ１２２の第３のＰＣＩ機能回路１７６のＢＡＲ１８８の別のＢＡＲは、１５０Ｋバイトの値が割り振られ、第２のＭＦＮ－ＥＰ１２４の第３のＰＣＩ機能回路１７６のＢＡＲ１８８の或るＢＡＲのメモリ領域サイズパラメータ２０２は、７５Ｋバイトの値が割り振られ、第２のＭＦＮ－ＥＰ１２４の別のＢＡＲのメモリ領域サイズパラメータ２０２は、１２５Ｋバイトの値が割り振られる。

【0036】

ＰＣＩバックプレーンＩＣ１２０が初期化時の電源オンを完了した後、第１のＳｏＣ１０２及び／又は第１のＲＣ１０４は第１のＭＦＮ－ＥＰ１２２との通信リンクを確立し、第２のＳｏＣ１０６及び／又は第２のＲＣ１０８は第２のＭＦＮ－ＥＰ１２４との通信リンクを確立し、第３のＳｏＣ１１０及び／又は第３のＲＣ１１２は、第３のＭＦＮ－ＥＰ１２６との通信リンクを確立し、第４のＳｏＣ１１４及び／又は第４のＲＣ１１６は第４のＭＦＮ－ＥＰ１２８との通信リンクを確立する。通信リンクを確立するこのプロセスの間、ＭＦＮ－ＥＰ１２２、１２４、１２６、１２８は、ＢＡＲ１８０、１８４、１８８のメモリ領域サイズパラメータ２０２の値についてＲＣ１０４、１０８、１１２、１１６に通知する。このようにして、ＲＣ１０４、１０８、１１２、１１６は、他のＳｏＣ１０２、１０６、１１０、１１４からそれらに対してアクセス可能にされているメモリ領域及びこれらのメモリ領域のサイズを学習する。上記の例において、第１のＲＣ１０４は、第４のＳｏＣ１１４の１００Ｋバイトのメモリ領域及び１５０Ｋバイトのメモリ領域がそれに対してアクセス可能にされていることを学習する。第２のＲＣ１０８は、第１のＳｏＣ１０２の２５Ｋバイトのメモリ領域、第４のＳｏＣ１１４の７５Ｋバイトのメモリ領域、及び第４のＳｏＣ１１４の１２５Ｋバイトのメモリ領域がそれに対してアクセス可能にされていることを学習する。第３のＲＣ１１２は、第４のＳｏＣ１１４の２５Ｋバイトのメモリ領域がそれに対してアクセス可能にされていることを学習する。第４のＲＣ１１６は、第１のＳｏＣ１０２の８０Ｋバイトのメモリ領域がそれに対してアクセス可能にされていることを学習する。

【0037】

ＲＣ１０４、１０８、１１２、１１６の各々は、どのメモリ領域及びこれらのメモリ領域のサイズが、それらに対してアクセス可能にされているかを学習することに応答して、アクセス可能にされているメモリのこれらの領域に対応するそれぞれのＰＣＩアドレス空間にＰＣＩアドレスを割り当て、それに対して通信可能にリンクされたＭＦＮ－ＥＰ１２２、１２４、１２６、１２８のＰＣＩ機能回路１７２、１７４、１７６の適切な１つに通知する。この割り当てられたＰＣＩアドレスは、アクセス可能にされたメモリの領域と通信するためにＲＣ１０４、１０８、１１２、１１６によって割り当てられたＰＣＩアドレスのブロックの第１番目である。ここで、ブロック内のＰＣＩアドレスの数は、ＢＡＲ１８０の対応するＢＡＲの対応するメモリ領域サイズパラメータ２０２に等しい。

【0038】

上記の例において、第１のＲＣ１０４は、ＰＣＩアドレス空間の第３の領域（第４のＲＣ１１６によって第１のＳｏＣ１０２に対してアクセス可能にされている）の開始を、第１のＲＣ１０４によって管理されるＰＣＩアドレス空間におけるＰＣＩアドレス１００００００Ｈ（この例示の値は、「Ｈ」の接尾語によって示されるように１６進数である）に割り振り、１００００００Ｈを、第１のＭＦＮ－ＥＰ１２２の第３のＰＣＩ機能回路１７６のＢＡＲ１８８の第１のＢＡＲのＰＣＩアドレスパラメータ２０４にストアする。第１のＲＣ１０４は、ＰＣＩアドレス空間の第４の領域（第４のＲＣ１１６によって第１のＳｏＣ１０２に対してアクセス可能にされている）の開始を、第１のＲＣ１０４によって管理されるＰＣＩアドレス空間におけるＰＣＩアドレス１０２００００Ｈにマッピングし、１０２００００Ｈを、第１のＭＦＮ－ＥＰ１２２の第３のＰＣＩ機能回路１７６のＢＡＲ１８８の第２のＢＡＲのＰＣＩアドレスパラメータ２０４にストアする。このマッピングを作成する際に、第１のＲＣ１０４は、ＰＣＩアドレス空間の第３の領域のサイズ（１００Ｋバイト）を収容するのに充分なＰＣＩアドレス空間を、１００００００Ｈアドレスと１０２００００Ｈアドレスとの間に残す。

【0039】

第２のＲＣ１０８は、ＰＣＩアドレス空間の第５の領域（第４のＲＣ１１６によって第２のＳｏＣ１０６に対してアクセス可能にされている）の開始を、第２のＲＣ１０８によって管理されるＰＣＩアドレス空間におけるＰＣＩアドレス１００００００Ｈにマッピングし、１００００００Ｈを、第２のＭＦＮ－ＥＰ１２４の第３のＰＣＩ機能回路１７６のＢＡＲ１８８の第１のＢＡＲのＰＣＩアドレスパラメータ２０４にストアする。第２のＲＣ１０８は、ＰＣＩアドレス空間の第６の領域（第４のＲＣ１１６によって第２のＳｏＣ１０６に対してアクセス可能にされている）の開始を、第２のＲＣ１０８によって管理されるＰＣＩアドレス空間におけるＰＣＩアドレス１０２００００Ｈにマッピングし、１０２００００Ｈを、第２のＭＦＮ－ＥＰ１２４の第３のＰＣＩ機能回路１７６のＢＡＲ１８８の第２のＢＡＲのＰＣＩアドレスパラメータ２０４にストアする。このマッピングを作成する際に、第２のＲＣ１０８は、ＰＣＩアドレス空間の第５の領域のサイズ（７５Ｋバイト）を収容するために充分なＰＣＩアドレス空間を、１００００００Ｈアドレスと１０２００００Ｈアドレスとの間に残す。第２のＲＣ１０８は、ＰＣＩアドレス空間の第１の領域（第１のＲＣ１０４によって、第２のＳｏＣ１０６及び第３のＳｏＣ１１０に対してアクセス可能にされている）の開始を、第２のＲＣ１０８によって管理されるＰＣＩアドレス空間におけるＰＣＩアドレス１０４００００Ｈにマッピングし、１０４００００Ｈを、第２のＭＦＮ－ＥＰ１２４の第１のＰＣＩ機能回路１７２のＢＡＲ１８０の第１のＢＡＲのＰＣＩアドレスパラメータ２０４にストアする。

【0040】

第３のＲＣ１１２は、ＰＣＩアドレス空間の第１の領域（第１のＲＣ１０４によって、第３のＳｏＣ１１０及び第２のＳｏＣ１０６に対してアクセス可能にされている）の開始を、第３のＲＣ１１２によって管理されるＰＣＩアドレス空間におけるＰＣＩアドレス１００００００Ｈにマッピングし、１０００００００Ｈを、第３のＭＦＮ－ＥＰ１２６の第１のＰＣＩ機能回路１７２のＢＡＲ１８０の第１のＢＡＲのＰＣＩアドレスパラメータ２０４にストアする。第４のＲＣ１１６は、ＰＣＩアドレス空間の第２の領域（第１のＲＣ１０４によって第４のＳｏＣ１１４に対してアクセス可能にされている）の開始を、第４のＲＣ１１６によって管理されるＰＣＩアドレス空間におけるＰＣＩアドレス８００００００Ｈにマッピングし、８００００００Ｈを、第４のＭＦＮ－ＥＰ１２８の第１のＰＣＩ機能回路１７２のＢＡＲ１８０の第１のＢＡＲのＰＣＩアドレスパラメータ２０４にストアする。

【0041】

上記の例示のアドレスは任意であり、例において、異なるアドレスが用いられる可能性もある。なお、第２のＭＦＮ－ＥＰ１２４の第１のＰＣＩ機能回路１７２のＢＡＲ１８０の第１のＢＡＲのＰＣＩアドレスパラメータ２０４値（１０４００００Ｈ）と、第３のＭＦＮ－ＥＰ１２６の第１のＰＣＩ機能回路１７２のＢＡＲ１８０の第１のＢＡＲのＰＣＩアドレスパラメータ２０４値（１００００００Ｈ）は、第１のＲＣ１０４によって制御されるＰＣＩアドレス空間の同じ第１の領域に関連付けられているとしても、これら２つのＰＣＩアドレスパラメータ２０４は異なることに留意する。これは、個別のＲＣ１０４、１０８、１１２、１１６の各々によって管理されるＰＣＩアドレス空間の間の独立性を例示している。

【0042】

ＰＣＩバックプレーンＩＣ１２０のメモリ１３４はまた、ＲＣ１０４、１０８、１１２、１１６が、他のＳｏＣ１０２、１０６、１１０、１１４に対してアクセス可能にするメモリ領域に関連するアドレスを用いて構成され得る。ＰＣＩバックプレーンＩＣ１２０の電源オン初期化の間、プロセッサ１３２は、これらのアドレスをメモリ１３４から読み出し得、これらのアドレスを、対象のＭＦＮ－ＥＰ１２２、１２４、１２６、１２８の出力ＡＴＵ１７８における変換レジスタ２２０のＰＣＩアドレスパラメータ２２４に構成し得る。ＰＣＩバックプレーンＩＣ１２０のローカルアドレス値が、プロセッサ１３２によって、メモリ領域に関連付けられているこの変換レジスタ２２０のローカルアドレスパラメータ２２２に割り振られ得、同じローカルアドレス値が、プロセッサ１３２によって、適切なＭＦＮ－ＥＰ１２２、１２４、１２６、１２８（例えば、メモリ領域に対するアクセスが許可されているＳｏＣ１０２、１０６、１１０、１１４に関連付けられたＭＦＮ－ＥＰ）のＰＣＩ機能回路１７２、１７４、１７６の対応する１つの入力ＡＴＵ１８２、１８６、１９０における対応する変換レジスタ２１０のローカルアドレスパラメータ２１４に割り振られ得る。代替例において、ＲＣ１０４、１０８、１１２、１１６は、通信リンク確立の間に、バックプレーンＩＣ１２０にＰＣＩアドレスを通知して、ＳｏＣ１０２、１０６、１１０、１１４によってアクセス可能にされたメモリ領域に関連付け、プロセッサ１３２は、その時点で変換レジスタ２２０、２１０を構成し得る。

【0043】

上記の例を継続すると、ＰＣＩバックプレーンＩＣ１２０は、第１のＲＣ１０４がＰＣＩアドレス３００００００Ｈを、第２のＳｏＣ１０６及び第３のＳｏＣ１１０に対してアクセス可能にする第１のメモリ領域に関連付け、ＰＣＩアドレス３０８００００Ｈを、第４のＳｏＣ１１４に対してアクセス可能にする第２のメモリ領域に関連付けることを示すデータを用いて、事前に構成される。ＰＣＩバックプレーンＩＣ１２０は、第４のＲＣ１１６がＰＣＩアドレス３００００００Ｈを、第１のＳｏＣ１０２に対してアクセス可能にする第３のメモリ領域に関連付け、ＰＣＩアドレス３０４００００Ｈを、第１のＳｏＣ１０２に対してアクセス可能にする第４のメモリ領域に関連付け、ＰＣＩアドレス３０８００００Ｈを、第２のＳｏＣ１０６に対してアクセス可能にする第５のメモリ領域に関連付け、及び、ＰＣＩアドレス３０Ｂ００００Ｈを、第２のＳｏＣ１０６に対してアクセス可能にする第６のメモリ領域に関連付けることを示すデータを用いて、事前に構成される。なお、第１のＲＣ１０４と第４のＲＣ１１６は両方とも、二重ＰＣＩアドレスにアクセス可能にされたメモリに関連する（３００００００Ｈ及び３０８００００Ｈが第１のＲＣ１０４及び第４のＲＣ１１６の両方によって用いられる）が、これは、それらが、各ＲＣによってそれぞれ独立して制御されるＰＣＩアドレス空間におけるＰＣＩアドレスであるため許可されている。

【0044】

ＰＣＩバックプレーンＩＣ１２０は、１８３００００００ＨのローカルアドレスをＰＣＩアドレス３００００００Ｈに関連付け、１８３０８００００Ｈのローカルアドレスを第１のＲＣ１０４のＰＣＩアドレス３０８００００Ｈに関連付ける。ＰＣＩバックプレーンＩＣ１２０は、３０３００００００ＨのローカルアドレスをＰＣＩアドレス３００００００Ｈに関連付け、ローカルアドレス３０３０４００００ＨをＰＣＩアドレス３０４００００Ｈに関連付け、ローカルアドレス３０３０８００００ＨをＰＣＩアドレス３０８００００Ｈに関連付け、ローカルアドレス３０３０Ｂ００００Ｈを第４のＲＣ１１６のＰＣＩアドレス３０Ｂ００００Ｈに関連付ける。なお、ＰＣＩバックプレーンＩＣ１２０は異なるローカルアドレスを、第１のＲＣ１０４のＰＣＩアドレス３００００００Ｈ及び第４のＲＣ１１６のＰＣＩアドレス３００００００Ｈに関連付け、異なるローカルアドレスを第１のＲＣ１０４のＰＣＩアドレス３０８００００Ｈ及び第４のＲＣ１１６のＰＣＩアドレス３０８００００Ｈに関連付ける。

【0045】

ＰＣＩバックプレーンＩＣ１２０は、第１のＭＦＮ－ＥＰ１２２の出力ＡＴＵ１７８の第１の変換レジスタ２２０を、そのローカルアドレスパラメータ２２２に１８３００００００Ｈをストアし、そのＰＣＩアドレスパラメータ２２４に３００００００Ｈをストアするように構成する。この第１の変換レジスタ２２０は、第１のＳｏＣ１０２によって第２のＳｏＣ１０６及び第３のＳｏＣ１１０に対してアクセス可能にされた第１のメモリ領域に対応する。ＰＣＩバックプレーンＩＣ１２０は、第１のＭＦＮ－ＥＰ１２２の出力ＡＴＵ１７８の第２の変換レジスタ２２０を、そのローカルアドレスパラメータ２２２に１８３０８００００Ｈをストアし、そのＰＣＩアドレスパラメータ２２４に３０８００００Ｈをストアするように構成する。この第２の変換レジスタ２２０は、第１のＳｏＣ１０２によって第４のＳｏＣ１１４に対してアクセス可能にされた第２のメモリ領域に対応する。ＰＣＩバックプレーンＩＣ１２０は、第２のＭＦＮ－ＥＰ１２４の第１のＰＣＩ機能回路１７２の入力ＡＴＵ１８２の第１の変換レジスタ２１０を、そのローカルアドレスパラメータ２１４に１８３００００００Ｈをストアするように構成し、第３のＭＦＮ－ＥＰ１２６の第１のＰＣＩ機能回路１７２の入力ＡＴＵ１８２の第１の変換レジスタ２１０を、そのローカルアドレスパラメータ２１４に１８３００００００Ｈをストアするように構成する。第２のＭＦＮ－ＥＰ１２４の第１のＰＣＩ機能回路１７２の入力ＡＴＵ１８２の第１の変換レジスタ２１０は、第２のＭＦＮ－ＥＰ１２４の第１のＰＣＩ機能回路１７２のＢＡＲ１８０の第１のＢＡＲに関連する。第３のＭＦＮ－ＥＰ１２６の第１のＰＣＩ機能回路１７２の入力ＡＴＵ１８２の第１の変換レジスタ２１０は、第３のＭＦＮ－ＥＰ１２６の第１のＰＣＩ機能回路１７２のＢＡＲ１８０の第１のＢＡＲに関連する。ＰＣＩバックプレーンＩＣ１２０は、第４のＭＦＮ－ＥＰ１２８の第１のＰＣＩ機能回路１７２の入力ＡＴＵ１８２の第１の変換レジスタ２１０を、そのローカルアドレスパラメータ２１４に１８３０８００００Ｈをストアするように構成する。第４のＭＦＮ－ＥＰ１２８の第１のＰＣＩ機能回路１７２の入力ＡＴＵ１８２の第１の変換レジスタ２１０は、第４のＭＦＮ－ＥＰ１２８の第１のＰＣＩ機能回路１７２のＢＡＲ１８０の第１のＢＡＲに関連する。

【0046】

ＰＣＩバックプレーンＩＣ１２０は、１８０００００００Ｈから１ＦＦＦＦＦＦＦＦＨまでわたるローカルアドレスに向けられた通信を第１のＭＦＮ－ＥＰ１２４にルーティングするように相互接続通信バス１３０を構成し得る。ＰＣＩバックプレーンＩＣ１２０は、２００００００００Ｈから２７ＦＦＦＦＦＦＦＨまでわたるローカルアドレスに向けられた通信を、第２のＭＦＮ－ＥＰ１２４にルーティングするように相互接続通信バス１３０を構成し得る。ＰＣＩバックプレーンＩＣ１２０は、２８０００００００Ｈから２ＦＦＦＦＦＦＦＦＨまでわたるローカルアドレスに向けられた通信を、第３のＭＦＮ－ＥＰ１２６にルーティングするように相互接続通信バス１３０を構成し得る。ＰＣＩバックプレーンＩＣ１２０は、３００００００００Ｈから３７ＦＦＦＦＦＦＦＨまでわたるローカルアドレスに向けられた通信を、第４のＭＦＮ－ＥＰ１２８にルーティングするように相互接続通信バス１３０を構成し得る。別の例において、ＰＣＩバックプレーンＩＣ１２０は、相互接続通信バス１３０を、上記で提供された例とは異なるローカルアドレスルーティングスキームに従って通信をルーティングするように構成し得る。

【0047】

ＰＣＩバックプレーンＩＣ１２０は、第４のＭＦＮ－ＥＰ１２８の出力ＡＴＵ１７８の第１の変換レジスタ２２０を、そのローカルアドレスパラメータ２２２に３０３００００００Ｈをストアし、そのＰＣＩアドレスパラメータ２２４に３００００００Ｈをストアするように構成する。ＰＣＩバックプレーンＩＣ１２０は、第４のＭＦＮ－ＥＰ１２８の出力ＡＴＵ１７８の第２の変換レジスタ２２０を、そのローカルアドレスパラメータ２２２に３０３０４００００Ｈをストアし、そのＰＣＩアドレスパラメータ２２４に３０４００００Ｈをストアするように構成する。ＰＣＩバックプレーンＩＣ１２０は、第４のＭＦＮ－ＥＰ１２８の出力ＡＴＵ１７８の第３の変換レジスタ２２０を、そのローカルアドレスパラメータ２２２に３０３０８００００Ｈをストアするように、そのＰＣＩアドレスパラメータ２２４に３０８００００Ｈをストアするように構成する。ＰＣＩバックプレーンＩＣ１２０は、第４のＭＦＮ－ＥＰ１２８の出力ＡＴＵ１７８の第４の変換レジスタ２２０を、そのローカルアドレスパラメータ２２２に３０３０Ｂ００００Ｈをストアし、そのＰＣＩアドレスパラメータ２２４に３０Ｂ００００Ｈをストアするように構成する。

【0048】

ＰＣＩバックプレーンＩＣ１２０は、第１のＭＦＮ－ＥＰ１２２の第３のＰＣＩ機能回路１７６の入力ＡＴＵ１９０の第１の変換レジスタ２１０を、そのローカルアドレスパラメータ２１４に３０３００００００Ｈをストアするように構成し、第１のＭＦＮ－ＥＰ１２２の第３のＰＣＩ機能回路１７６の入力ＡＴＵ１９０の第２の変換レジスタ２１０を、そのローカルアドレスパラメータ２１４に３０３０４００００Ｈをストアするように構成する。第１のＭＦＮ－ＥＰ１２２の第３のＰＣＩ機能回路１７６の入力ＡＴＵ１９０の第１の変換レジスタ２１０は、第１のＭＦＮ－ＥＰ１２２の第３のＰＣＩ機能回路１７６のＢＡＲ１８８の第１のＢＡＲに関連し、第１のＭＦＮ－ＥＰ１２２の第３のＰＣＩ機能回路１７６の入力ＡＴＵ１９０の第２の変換レジスタ２１０は、第１のＭＦＮ－ＥＰ１２２の第３のＰＣＩ機能回路１７６のＢＡＲ１８８の第２のＢＡＲに関連する。

【0049】

ＰＣＩバックプレーンＩＣ１２０は、３０３０８００００Ｈをそのローカルアドレスパラメータ２１４にストアするように、第２のＭＦＮ－ＥＰ１２４の第３のＰＣＩ機能回路１７６の入力ＡＴＵ１９０の第１の変換レジスタ２１０を構成し、３０３０Ｂ００００Ｈをそのローカルアドレスパラメータ２１４にストアするように、第２のＭＦＮ－ＥＰ１２４の第３のＰＣＩ機能回路１７６の入力ＡＴＵ１９０の第２の変換レジスタ２１０を構成する。第２のＭＦＮ－ＥＰ１２４の第３のＰＣＩ機能回路１７６の入力ＡＴＵ１９０の第１の変換レジスタ２１０は、第２のＭＦＮ－ＥＰ１２４の第３のＰＣＩ機能回路１７６のＢＡＲ１８８の第１のＢＡＲに関連し、第２のＭＦＮ－ＥＰ１２４の第３のＰＣＩ機能回路１７６の入力ＡＴＵ１９０の第２の変換レジスタ２１０は、第２のＭＦＮ－ＥＰ１２４の第３のＰＣＩ機能回路１７６のＢＡＲ１８８の第２のＢＡＲに関連する。

【0050】

ＭＦＮ－ＥＰ１２２、１２４、１２６、１２８のＢＡＲ１８０、１８４、１８８、入力ＡＴＵ１８２、１８６、１９０の変換レジスタ２１０、及び出力ＡＴＵ１７８の変換レジスタ２２０が初期化され上述のように構成されると、ＰＣＩバックプレーンＩＣ１２０は、ＳｏＣ１０２、１０６、１１０、１１４間でトランザクションをルーティングする準備ができる。上述した例示の構成を用いて、トランザクションのルーティングの例を説明する。

【0051】

システム１００の動作の間、ＳｏＣ１０２は、第１のＲＣ１０４を介して、入力通信経路１４０を介して、第１のＭＦＮ－ＥＰ１２２へのＰＣＩアドレス１００００００Ｈにトランザクションを送信する。このＰＣＩアドレス１００００００Ｈは、第１のＭＦＮ－ＥＰ１２２の第３の機能回路１７６のＢＡＲ１８８の第１のＢＡＲに関連付けられ、ＰＣＩアドレスの関連するブロックにおける第１のアドレスである。このＰＣＩアドレスは、第１のＭＦＮ－ＥＰ１２２の第３の機能回路１７６の入力ＡＴＵ１９０によって、ローカルアドレス３０３００００００Ｈにマッピングされる。第１のＭＦＮ－ＥＰ１２２の第３の機能回路１７６は、ローカルアドレス３０３００００００Ｈに向けられた相互接続通信バス１３０上にトランザクションを送る。相互接続通信バス１３０は、これを第４のＭＦＮ－ＥＰ１２８にルーティングする。第４のＭＦＮ－ＥＰ１２８は、このローカルアドレス３０３００００００ＨをＰＣＩアドレス３００００００Ｈにマッピングするその出力ＡＴＵ１７８内の変換レジスタ２２０を探す。第４のＭＦＮ－ＥＰ１２８はその後、ＰＣＩアドレス３０００００００Ｈに向けられた第４のＲＣ１１６にトランザクションを送る。

【0052】

上記の例は、ＳｏＣ１０２、１０６、１１０、１１４が、それらのメモリの領域をＳｏＣ１０２、１０６、１１０、１１４の特定の他の１つに対してアクセス可能にする方法、即ち、ＳｏＣ１０２、１０６、１１０、１１４の幾つかに対するアクセスを許可し、その他のＳｏＣ１０２、１０６、１１０、１１４に対するアクセスを制限する方法を図示する。この例はまた、１つのＲＣ１０４、１０８、１１２、１１６のＰＣＩアドレス空間が、ＰＣＩバックプレーンＩＣ１２０によって、ＲＣ１０４、１０８、１１２、１１６の異なるＲＣのＰＣＩアドレス空間にどのように変換され得るのかを図示する。このアプローチは、ＳｏＣ１０２、１０６、１１０、１１４へのアクセスを、１つずつ制限する（例えば、第１のＳｏＣに対してＰＣＩアドレス空間の第１の領域へのアクセスを許可し、第２のＳｏＣ及び他のＳｏＣに対して第１の領域へのアクセスを制限し、第２のＳｏＣに対して、ＰＣＩアドレス空間の第２の領域へのアクセスを許可し、第１のＳｏＣ及び他のＳｏＣに対して、第２の領域へのアクセスを制限する）能力をサポートしない可能性のある代替の相互接続技術に比べて、多くの利点を提供する。

【0053】

図６Ａ及び図６Ｂは、システム４００の文脈における、ＰＣＩバックプレーンＩＣ１２１の別の例を示す。或る例において、ＰＣＩバックプレーンＩＣ１２１は、第１の多機能エンドポイント（ＭＦＮ－ＥＰ）１２３、第２のＭＦＮ－ＥＰ１２５、第３のＭＦＮ－ＥＰ１２７、相互接続通信バス１３０、プロセッサ１３２、メモリ１３４、及びローカル機能回路１３５を含む。ＰＣＩバックプレーンＩＣ１２１は、ＰＣＩバックプレーンＩＣ１２０と多くの同じ構造を共有し、これら類似の構造は、ＰＣＩバックプレーンＩＣ１２０の対応する構造と類似の動作を行う。ローカル機能回路１３５は、処理のためにトランザクションをＳｏＣ１０２、１０６、１１０に分岐するのではなく、幾つかの処理を直接提供する。ローカル機能回路１３５は、アクセラレータ処理機能であり得る。ローカル機能回路１３５は、オンチップ周辺機器であってもよい。ローカル機能回路１３５はＩＰブロックであってもよい。

【0054】

次に図６Ｂを参照すると、各ＭＦＮ－ＥＰ１２３、１２５、１２７は、第４のＰＣＩ機能回路１７７を有し、第４のＰＣＩ機能回路１７７は、ＲＣ１０４によってローカル機能回路１３５にアドレス指定されたトランザクションを受け取り、そのトランザクションを、処理のために、通信経路１３６－５を介して相互接続通信バス１３０に及び相互接続通信バス１３０を介してローカル機能回路１３５に送信する。或る例において、ＰＣＩバックプレーンＩＣ１２１は、２つ又はそれ以上のローカル機能回路１３５、及び２つ又はそれ以上のＭＦＮ－ＥＰを含み、ＭＦＮ－ＥＰの各々は、ローカル機能回路１３５の数と一致する数のＰＣＩ機能回路１７７を含む。なお、ＰＣＩトランザクションは本質的に機能を識別するので、トランザクションをローカル機能回路１３５にルーティングするために、ＰＣＩバックプレーンＩＣ１２１に対するアドレスを変換する必要がない。

【0055】

図７Ａ及び図７Ｂは、異なる周辺機器相互接続ルートコンプレックス（ＰＣＩ ＲＣ）間で通信する方法３００を示す。方法３００の工程のシーケンスは、図７Ａ及び図７Ｂに及ぶ。図７Ａを参照すると、ブロック３０２において、方法３００は、バックプレーン集積回路（ＩＣ）のプロセッサ（例えば、ＰＣＩバックプレーンＩＣ１２０、１２１のプロセッサ１３２）によってメモリ領域構成定義を読み出すことを含む。ここで、各メモリ領域構成定義は、メモリ領域のサイズを識別し、メモリ領域が位置するバックプレーンＩＣに通信可能に結合されるＩＣを識別し、メモリ領域に対するアクセスを許可されているバックプレーンＩＣに通信可能に結合される別のＩＣを識別する。ここで、各ＩＣ（例えば、ＳｏＣ１０４、１０６、１１０、１１４）は、バックプレーンＩＣの異なる多機能エンドポイント（ＭＦＮ－ＥＰ）（例えば、ＭＦＮ－ＥＰ１２２、１２４、１２６、１２８、１２３、１２５、１２７）に通信可能に結合される。或る例において、バックプレーンＩＣは、ＰＣＩバックプレーンＩＣ１２０、１２１である。或る例において、プロセッサ１３２は、メモリ１３４からメモリ構成定義を読み出す。或る例において、プロセッサ１３２は、バックプレーンＩＣの外部のメモリからメモリ構成定義を読み出す。

【0056】

ブロック３０４において、方法３００は、例えば、メモリ領域の１つに対してアクセスを許可された各ＩＣ（例えば、ＳｏＣ１０４、１０６、１１０、１１４）について、ＩＣに結合されたＭＦＮ－ＥＰの周辺機器相互接続（ＰＣＩ）機能回路のベースアドレスレジスタ（ＢＡＲ）に、プロセッサによって、メモリ領域のサイズを書き込むことを含む。ＩＣによってエクスポートされた全てのメモリ領域について、ＰＣＩ機能回路１７２、１７４、１７６の１つが関連付けられたＩＣに対してメモリ領域をアクセス可能にするＩＣをモデル化するＰＣＩ機能回路１７２、１７４、１７６うちの対応する一つの、１つ又は複数のＢＡＲ１８０、１８４、１８８に、プロセッサ１３２によって、メモリ領域のサイズがプログラミングされる。

【0057】

ブロック３０６において、方法３００は、メモリ領域（例えば、ＳｏＣ１０２、１０６、１１０、１１４が他のＳｏＣに対してアクセス可能にしているメモリ領域）が位置する各ＩＣについて、バックプレーンＩＣ（例えば、ＰＣＩバックプレーンＩＣ１２０、１２１）に対してローカルであるローカルアドレスを用いて、及び、ＩＣのＰＣＩ ＲＣ（例えば、ＲＣ１０４、１０８、１１２、１１６の１つ）によって管理されるアドレスを用いて、プロセッサ（例えば、プロセッサ１３２）によってＩＣに結合されているＭＦＮ－ＥＰ（例えば、ＭＦＮ－ＥＰ１２２、１２４、１２６、１２８、１２３、１２５、１２７の１つ）における出力アドレス変換ユニット（ＡＴＵ）（例えば、ＡＴＵ１７８）の変換レジスタ（例えば、変換レジスタ１２０）を構成することを含む。ブロック３０６の処理は、（Ａ）ＩＣによってアクセス可能にされたメモリ領域について、バックプレーンＩＣに対してローカルなローカルアドレスを割り当てること、及び、（Ｂ）ＩＣに結合されたＭＦＮ－ＥＰにおいてＡＴＵの変換レジスタを構成すること、の２つに分解され得る。

【0058】

ブロック３０８において、方法３００は、メモリ領域の１つ（例えば、ＳｏＣ１０２、１０６、１１０、１１４が他のＳｏＣに対してアクセス可能にしているメモリ領域の１つ）に対してアクセスが許可されている各ＩＣについて、入力ＡＴＵの変換レジスタがＭＦＮ－ＥＰのＰＣＩ機能回路のＢＡＲに関連付けられるバックプレーンＩＣに対してローカルであるローカルアドレスを用いて、プロセッサによってＩＣに結合されているＭＦＮ－ＥＰのＰＣＩ機能回路（例えば、ＰＣＩ機能回路１７２、１７４、１７６、１７７の１つ）において入力ＡＴＵ（例えば、入力ＡＴＵ１８２、１８６、１９０の１つ）の変換レジスタ（例えば、変換レジスタ２１０）を構成することを含む。

【0059】

ブロック３１０において、方法３００は、メモリ領域（例えば、ＳｏＣ１０２、１０６、１１０、１１４が他のＳｏＣに対してアクセス可能にしているメモリ領域）に対してアクセスが許可されている各ＩＣについて、ＩＣのＰＣＩ ＲＣ（例えば、ＰＣＩ ＲＣ１０４、１０８、１１２、１１６の１つ）によって管理されるＰＣＩアドレスをＩＣに結合されたＭＦＮ－ＥＰによって受け取ることと、ＩＣに結合されたＭＦＮ－ＥＰのＰＣＩ機能回路のＢＡＲの中にＰＣＩアドレスを構成することとを含む。

【0060】

図７Ｂを参照すると、ブロック３１２において、方法３００は、ＭＦＮ－ＥＰのＰＣＩ機能回路を指定するＭＦＮ－ＥＰによって、ＰＣＩトランザクションを受け取ることを含む。ＰＣＩトランザクションには、ＭＦＮ－ＥＰに結合されたＩＣのＰＣＩ ＲＣによって管理されるＰＣＩアドレス空間のＰＣＩアドレスが含まれる。ＰＣＩ機能回路は、ＭＦＮ－ＥＰに結合されたＩＣがアクセスを許可されているメモリ領域が位置するＩＣに関連付けられている。

【0061】

ブロック３１４において、方法３００は、ＰＣＩトランザクションにおけるＰＣＩアドレスに基づいて、ＰＣＩ機能回路によってＰＣＩ機能回路のＢＡＲを検索することを含む。ブロック３１６において、方法３００は、ＰＣＩ機能回路によって、ＰＣＩ機能回路の検索されたＢＡＲに関連付けられている変換レジスタを読み出すことを含む。ブロック３１８において、方法３００は、ＰＣＩ機能回路によって、変換レジスタに基づくローカルアドレス及びＰＣＩトランザクションにおけるＰＣＩアドレスを決定することを含む。

【0062】

ブロック３２０において、方法３００は、ＰＣＩ機能回路によって、ＰＣＩトランザクションを、バックプレーンＩＣの相互接続通信バスを介してローカルアドレスに送信することを含む。ブロック３２２において、方法３００は、ＰＣＩトランザクションを、相互接続通信バス（例えば、相互接続通信バス１３０）によって、メモリ領域が位置するＩＣに結合されたＭＦＮ－ＥＰにルーティングすることを含む。ブロック３２４において、方法３００は、メモリ領域が位置するＩＣに結合されたＭＦＮ－ＥＰによって、ＰＣＩトランザクションをメモリ領域が位置するＩＣのＰＣＩ ＲＣに送信することを含む。

【0063】

特許請求の範囲内で、説明した実施形態における変更が可能であり、他の実施形態が可能である。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6A】

【図6B】

【図7A】

【図7B】

【手続補正書】

【提出日】2024-07-23

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

回路であって、
第１の複数のレジスタと第１の入力アドレス変換ユニットとを含む第１の機能回路であって、
第２の回路に向けられる、第１のアドレスを含む第１のトランザクションを受信し、
前記第１のアドレスと前記第１の複数のレジスタと前記第１の入力アドレス変換ユニットとに基づいて前記第２の回路に関連する第１のローカルアドレスを判定し、
前記第１のローカルアドレスに基づいて前記第２の回路に前記第１のトランザクションを送信する、
ように構成される、前記第１の機能回路を含む、回路。

【請求項2】

請求項１に記載の回路であって、
前記第１の機能回路が、前記第１の複数のレジスタから参照レジスタを判定するように更に構成され、前記参照レジスタが、前記第１のアドレスを参照する、回路。

【請求項3】

請求項２に記載の回路であって、
前記第１の機能回路が、前記第１のローカルアドレスを判定するために前記参照レジスタに基づいて前記第１の入力アドレス変換ユニットにインデックスをつけるように更に構成される、回路。

【請求項4】

請求項１に記載の回路であって、
前記回路を前記第２の回路に結合する相互接続通信バスと、
第２の複数のレジスタと第２の入力アドレス変換ユニットとを含む第２の機能回路であって、
第３の回路に向けられる、第２のアドレスに関連する第２のトランザクションを受信し、
前記第２のアドレスと前記第２の複数のジレスタと前記第２の入力アドレス変換ユニットとに基づいて前記第３の回路に関連する第２のローカルアドレスを判定し、
前記第２のローカルアドレスに基づいて前記第３の回路に前記第２のトランザクションを送信する、
ように構成される、前記第２の機能回路と、
を更に含む、回路。

【請求項5】

請求項４に記載の回路であって、
前記第１の機能回路が、前記相互接続通信バスを介して前記第２の回路の第２の機能回路とマスター・スレーブ関係を確立する、回路。

【請求項6】

請求項４に記載の回路であって、
前記回路に向けられる出力トランザクションを受信するように構成される出力アドレス変換ユニットであって、複数の出力変換レジスタを含み、前記複数の出力変換レジスタの各々が出力ローカルアドレスパラメータと前記相互接続通信バスに関連するアドレスパラメータとサイズパラメータとを格納するように構成される、前記出力アドレス変換ユニットを更に含む、回路。

【請求項7】

請求項６に記載の回路であって、
前記サイズパラメータが、前記回路に結合されるデバイスによってアクセス可能なメモリサイズを識別する、回路。

【請求項8】

請求項７に記載の回路であって、
前記メモリサイズが、前記第２の回路のメモリ領域に関連する、回路。

【請求項9】

請求項１に記載の回路であって、
前記第１の入力アドレス変換ユニットが、複数の入力変換レジスタを含み、前記複数の入力変換レジスタの各々が、入力ローカルアドレスパラメータとレジスタ識別子とを格納するように構成される、回路。

【請求項10】

請求項９に記載の回路であって、
前記第１の複数のレジスタの量が、前記複数の入力変換レジスタの量に等しい、回路。

【請求項11】

方法であって、
プロセッサによって、メモリ領域に対して、各々が前記メモリ領域のサイズを定義するメモリ領域構成定義を読み出して、前記メモリ領域が位置するデバイスを識別して、前記メモリ領域へのアクセスを許可された他のデバイスを識別することと、
前記プロセッサによって、前記メモリ領域の１つへのアクセスを許可された各デバイスに対して、前記デバイスに結合されるインターフェース回路の機能回路のベースアドレスレジスタ（ＢＡＲ）において、前記メモリ領域のサイズを書き込むことであって、各デバイスが異なるインターフェース回路に結合される、前記書き込むことと、
前記プロセッサによって、前記メモリ領域の１つを有する各デバイスに対して、ローカルアドレスを用いて、前記デバイスに結合される前記インターフェース回路の機能回路において出力アドレス変換ユニット（ＡＴＵ）の変換レジスタを構成することと、
前記プロセッサによって、前記メモリ領域の１つへのアクセスを許可された各デバイスに対して、前記ローカルアドレスを用いて、前記デバイスに結合されるインターフェース回路の機能回路において入力ＡＴＵの変換レジスタを構成することであって、前記入力ＡＴＵの変換レジスタが前記インターフェース回路の機能回路のＢＡＲに関連する、前記構成することと、
を含む、方法。

【請求項12】

方法であって、
第１の回路に関連する第１の機能回路によって、第２の回路に向けられる第１のトランザクションを受信することであって、前記第１のトランザクションが第１のアドレスを含む、前記受信することと、
前記第１の機能回路によって、前記第１のアドレスと第１の複数のレジスタと第１の入力アドレス変換ユニットとに基づいて第１のローカルアドレスを判定することと、
前記第１の機能回路によって、前記第１のローカルアドレスに基づいて前記第２の回路に前記第１のトランザクションを送信することと、
を含む、方法。

【請求項13】

請求項１２に記載の方法であって、
前記第１の機能回路によって、前記第１の複数のレジスタから参照レジスタを判定することであって、前記参照レジスタが前記第１のアドレスを参照する、前記判定することを更に含む、方法。

【請求項14】

請求項１３に記載の方法であって、
前記第１の機能回路によって、前記第１のローカルアドレスを判定するために前記参照レジスタに基づいて前記第１の入力アドレス変換ユニットにインデックスをつけることを更に含む、方法。

【請求項15】

請求項１２に記載の方法であって、
前記第１の回路が、相互接続通信バスを介して前記第２の回路に結合される、方法。

【請求項16】

請求項１５に記載の方法であって、
前記第２の回路に関連する第２の機能回路によって、第３の回路に向けられる第２のトランザクションを受信することであって、前記第２のトランザクションが第２のアドレスを含む、前記受信することと、
前記第２の機能回路によって、前記第２のアドレスと第２の複数のレジスタと第２の入力アドレス変換ユニットとに基づいて第２のローカルアドレスを判定することと、
前記第２の機能回路によって、前記第２のローカルアドレスを用いて前記第３の回路に前記第２のトランザクションを送信することと、
を更に含む、方法。

【請求項17】

請求項１５に記載の方法であって、
前記第２の回路の出力アドレス変換ユニットによって、前記第１のトランザクションを受信することを更に含み、
前記出力アドレス変換ユニットが、複数の出力変換レジスタを含み、前記複数の変換レジスタの各々が、出力ローカルアドレスパラメータと前記相互接続通信バスに関連するアドレスパラメータとサイズパラメータとを格納する、方法。

【請求項18】

請求項１７に記載の方法であって、
前記サイズパラメータが、前記第１の回路に結合されるデバイスによってアクセス可能なメモリサイズを識別する、方法。

【請求項19】

請求項１８に記載の方法であって、
前記メモリサイズが、前記第２の回路のメモリ領域に関連する、方法。

【請求項20】

請求項１２に記載の方法であって、
前記第１の入力アドレス変換ユニットが、複数の入力変換レジスタを含み、前記複数の入力変換レジスタの各々が、入力ローカルアドレスパラメータとレジスタ識別子とを格納する、方法。