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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024123279
(43)【公開日】2024-09-11
(54)【発明の名称】スイッチ装置およびフロントエンド回路
(51)【国際特許分類】
H03K 17/693 20060101AFI20240904BHJP
H03K 17/00 20060101ALI20240904BHJP
H03H 9/72 20060101ALI20240904BHJP
H03H 7/38 20060101ALI20240904BHJP
H04B 1/40 20150101ALI20240904BHJP
H04B 1/00 20060101ALN20240904BHJP
【ＦＩ】
H03K17/693 A
H03K17/00 E
H03H9/72
H03H7/38 Z
H04B1/40
H04B1/00 260
H04B1/00 257
【審査請求】未請求
【請求項の数】19
【出願形態】ＯＬ
(21)【出願番号】P 2021082817
(22)【出願日】2021-05-14
(71)【出願人】
【識別番号】000006231
【氏名又は名称】株式会社村田製作所
(72)【発明者】
【氏名】野阪 浩司
【テーマコード（参考）】
5J055
5J097
5K011
【Ｆターム（参考）】
5J055AX05
5J055BX02
5J055CX03
5J055CX24
5J055DX12
5J055DX72
5J055EY01
5J055EY05
5J055EY10
5J055EY21
5J055EZ13
5J055EZ14
5J055GX01
5J055GX06
5J055GX08
5J097AA01
5J097AA29
5J097BB11
5J097BB15
5J097KK04
5J097LL04
5J097LL07
5J097LL08
5K011BA04
5K011DA02
5K011DA12
5K011DA27
5K011JA01
(57)【要約】
【課題】不整合損失を低減しつつ、導通抵抗による信号の損失を低減可能なスイッチ装置を提供する。
【解決手段】スイッチ装置は、共通端子Ｐａｎと、端子Ｐｓ１０と端子Ｐｓ１０１との導通を切り替えるスイッチ回路１と、端子Ｐｓ２０と端子Ｐｓ２０１との導通を切り替えるスイッチ回路２と、端子３００のうち少なくとも１つと端子Ｐｓ３０との導通を切り替えるスイッチ回路３とを備える。端子Ｐｓ１０と端子Ｐｓ１０１とを結ぶ経路、端子Ｐｓ２０と端子Ｐｓ２０１とを結ぶ経路、端子Ｐｓ３０と複数の端子３００とを結ぶ複数の経路にそれぞれ配置されたスイッチ素子Ｅ１００を含む。スイッチ素子Ｅ１００は、スタックされた１以上の半導体素子から構成されており、スイッチ回路２におけるスイッチ素子Ｅ１２１の半導体素子のスタック数は、スイッチ回路１におけるスイッチ素子Ｅ１１１の半導体素子のスタック数よりも少ない。
【選択図】図２
【解決手段】スイッチ装置は、共通端子Ｐａｎと、端子Ｐｓ１０と端子Ｐｓ１０１との導通を切り替えるスイッチ回路１と、端子Ｐｓ２０と端子Ｐｓ２０１との導通を切り替えるスイッチ回路２と、端子３００のうち少なくとも１つと端子Ｐｓ３０との導通を切り替えるスイッチ回路３とを備える。端子Ｐｓ１０と端子Ｐｓ１０１とを結ぶ経路、端子Ｐｓ２０と端子Ｐｓ２０１とを結ぶ経路、端子Ｐｓ３０と複数の端子３００とを結ぶ複数の経路にそれぞれ配置されたスイッチ素子Ｅ１００を含む。スイッチ素子Ｅ１００は、スタックされた１以上の半導体素子から構成されており、スイッチ回路２におけるスイッチ素子Ｅ１２１の半導体素子のスタック数は、スイッチ回路１におけるスイッチ素子Ｅ１１１の半導体素子のスタック数よりも少ない。
【選択図】図２
【特許請求の範囲】
【請求項1】
共通端子と、
第１端子と第２端子とを有し、前記第１端子と前記第２端子との導通と非導通とを切り替える第１スイッチ回路と、
第３端子と第４端子とを有し、前記第３端子と前記第４端子との導通と非導通とを切り替える第２スイッチ回路と、
第５端子と複数の第６端子とを有し、前記複数の第６端子のうち少なくとも１つと前記第５端子との導通と非導通とを切り替える第３スイッチ回路と、
を備え、
前記第１端子と前記第３端子とは、前記共通端子に接続され、
前記第５端子は、前記第４端子に接続されており、
前記第１スイッチ回路と、前記第２スイッチ回路と、前記第３スイッチ回路とは、前記第１端子と前記第２端子とを結ぶ第１経路、前記第３端子と前記第４端子とを結ぶ第２経路、前記第５端子と前記複数の第６端子とを結ぶ複数の第３経路にそれぞれ配置された第１スイッチ素子を含み、
前記第１スイッチ素子は、スタックされた１以上の半導体素子を含み、
前記第２スイッチ回路における前記第１スイッチ素子の前記半導体素子のスタック数は、前記第１スイッチ回路における前記第１スイッチ素子の前記半導体素子のスタック数よりも少ない、
スイッチ装置。
第１端子と第２端子とを有し、前記第１端子と前記第２端子との導通と非導通とを切り替える第１スイッチ回路と、
第３端子と第４端子とを有し、前記第３端子と前記第４端子との導通と非導通とを切り替える第２スイッチ回路と、
第５端子と複数の第６端子とを有し、前記複数の第６端子のうち少なくとも１つと前記第５端子との導通と非導通とを切り替える第３スイッチ回路と、
を備え、
前記第１端子と前記第３端子とは、前記共通端子に接続され、
前記第５端子は、前記第４端子に接続されており、
前記第１スイッチ回路と、前記第２スイッチ回路と、前記第３スイッチ回路とは、前記第１端子と前記第２端子とを結ぶ第１経路、前記第３端子と前記第４端子とを結ぶ第２経路、前記第５端子と前記複数の第６端子とを結ぶ複数の第３経路にそれぞれ配置された第１スイッチ素子を含み、
前記第１スイッチ素子は、スタックされた１以上の半導体素子を含み、
前記第２スイッチ回路における前記第１スイッチ素子の前記半導体素子のスタック数は、前記第１スイッチ回路における前記第１スイッチ素子の前記半導体素子のスタック数よりも少ない、
スイッチ装置。
【請求項2】
前記第１スイッチ回路と、前記第３スイッチ回路とは、前記第１経路とグランドとを結ぶ経路および前記複数の第３経路とグランドとを結ぶ経路にそれぞれ配置された第２スイッチ素子をさらに含み、
前記第１スイッチ回路の前記第２スイッチ素子は、前記第１スイッチ回路の前記第１スイッチ素子と、前記第２端子との間に配置されており、
前記第３スイッチ回路の前記第２スイッチ素子は、前記第３スイッチ回路の前記第１スイッチ素子と、前記第６端子との間に配置されており、
前記第１スイッチ素子と前記第２スイッチ素子とは排他的に動作する、請求項１に記載のスイッチ装置。
前記第１スイッチ回路の前記第２スイッチ素子は、前記第１スイッチ回路の前記第１スイッチ素子と、前記第２端子との間に配置されており、
前記第３スイッチ回路の前記第２スイッチ素子は、前記第３スイッチ回路の前記第１スイッチ素子と、前記第６端子との間に配置されており、
前記第１スイッチ素子と前記第２スイッチ素子とは排他的に動作する、請求項１に記載のスイッチ装置。
【請求項3】
前記第２スイッチ回路における前記第１スイッチ素子の前記半導体素子のスタック数は、前記第３スイッチ回路における前記第１スイッチ素子の前記半導体素子のスタック数よりも少ない、請求項１または２に記載のスイッチ装置。
【請求項4】
前記第１スイッチ回路における前記第１スイッチ素子の前記半導体素子のスタック数は、前記第３スイッチ回路における前記第１スイッチ素子の前記半導体素子のスタック数と等しい、請求項１～３の何れか１項に記載のスイッチ装置。
【請求項5】
前記第２スイッチ回路における前記第１スイッチ素子の前記半導体素子のスタック数は１である、請求項１～４の何れか１項に記載のスイッチ装置。
【請求項6】
前記第１スイッチ回路における前記第１スイッチ素子の前記半導体素子のスタック数は、前記第２スイッチ回路における前記第１スイッチ素子の前記半導体素子のスタック数と、前記第３スイッチ回路における前記第１スイッチ素子の前記半導体素子のスタック数との和より小さい、請求項１～５の何れか１項に記載のスイッチ装置。
【請求項7】
前記第２スイッチ回路における前記第３端子と前記第４端子とが非導通である場合、前記第３スイッチ回路における前記第５端子と前記複数の第６端子とは非導通である、請求項１～６の何れか１項に記載のスイッチ装置。
【請求項8】
前記第１スイッチ素子は、ＦＥＴスイッチである、請求項１～７の何れか１項に記載のスイッチ装置。
【請求項9】
前記第２スイッチ回路における前記第１スイッチ素子の半導体素子のゲート幅は、前記第１スイッチ回路における前記第１スイッチ素子の半導体素子のゲート幅、および、前記第３スイッチ回路における前記第１スイッチ素子の半導体素子のゲート幅の少なくとも一方のゲート幅よりも大きい、請求項８に記載のスイッチ装置。
【請求項10】
前記第２スイッチ回路は第１スイッチ素子のみで構成されている、請求項１～９の何れか１項に記載のスイッチ装置。
【請求項11】
前記第１スイッチ回路と、前記第３スイッチ回路とは、前記第１経路とグランドとを結ぶ経路および前記複数の第３経路とグランドとを結ぶ経路にそれぞれ配置された第２スイッチ素子をさらに含み、
前記第１スイッチ回路における前記第１スイッチ素子のスタック数と前記第１スイッチ回路における前記第２スイッチ素子のスタック数は等しく、前記第３スイッチ回路における前記第１スイッチ素子のスタック数と前記第３スイッチ回路における前記第２スイッチ素子のスタック数は等しい、請求項２～１０の何れか１項に記載のスイッチ装置。
前記第１スイッチ回路における前記第１スイッチ素子のスタック数と前記第１スイッチ回路における前記第２スイッチ素子のスタック数は等しく、前記第３スイッチ回路における前記第１スイッチ素子のスタック数と前記第３スイッチ回路における前記第２スイッチ素子のスタック数は等しい、請求項２～１０の何れか１項に記載のスイッチ装置。
【請求項12】
前記第１スイッチ回路における前記第１スイッチ素子のスタック数および前記第３スイッチ回路における前記第１スイッチ素子のスタック数は８以上である、請求項１～１１の何れか１項に記載のスイッチ装置。
【請求項13】
請求項１～１２の何れか１項に記載のスイッチ装置と、
前記第２端子および前記複数の第６端子にそれぞれ接続される複数のフィルタとを備える、フロントエンド回路。
前記第２端子および前記複数の第６端子にそれぞれ接続される複数のフィルタとを備える、フロントエンド回路。
【請求項14】
前記複数のフィルタは、
第１バンドを通過帯域とし、かつ、前記第２端子に接続された第１フィルタと、
第２バンドを通過帯域とし、かつ、前記複数の第６端子の何れか１つに接続された第２フィルタとを含み、
前記第１バンドの高周波信号と、前記第２バンドの高周波信号とを同時に送信或いは受信する、請求項１３に記載のフロントエンド回路。
第１バンドを通過帯域とし、かつ、前記第２端子に接続された第１フィルタと、
第２バンドを通過帯域とし、かつ、前記複数の第６端子の何れか１つに接続された第２フィルタとを含み、
前記第１バンドの高周波信号と、前記第２バンドの高周波信号とを同時に送信或いは受信する、請求項１３に記載のフロントエンド回路。
【請求項15】
前記第１バンドはＰＣ２（Ｐｏｗｅｒ Ｃｌａｓｓ２）に対応する、請求項１４に記載のフロントエンド回路。
【請求項16】
前記第２バンドはＰＣ３（Ｐｏｗｅｒ Ｃｌａｓｓ３）に対応する、請求項１３または１４に記載のフロントエンド回路。
【請求項17】
外部端子と、
前記共通端子と前記外部端子との間に配置された整合回路とをさらに備え、
前記整合回路は、前記共通端子と、前記外部端子とを結ぶ経路に配置された第１インダクタと、
前記共通端子と前記第１インダクタとを結ぶ経路と、グランドとを結ぶ経路に配置された第２インダクタと、
前記外部端子と前記第１インダクタとを結ぶ経路と、グランドとを結ぶ経路に配置されたキャパシタとを有する、請求項２～１６の何れか１項に記載のフロントエンド回路。
前記共通端子と前記外部端子との間に配置された整合回路とをさらに備え、
前記整合回路は、前記共通端子と、前記外部端子とを結ぶ経路に配置された第１インダクタと、
前記共通端子と前記第１インダクタとを結ぶ経路と、グランドとを結ぶ経路に配置された第２インダクタと、
前記外部端子と前記第１インダクタとを結ぶ経路と、グランドとを結ぶ経路に配置されたキャパシタとを有する、請求項２～１６の何れか１項に記載のフロントエンド回路。
【請求項18】
前記第１スイッチ回路のストレー容量をＣ１とし、
前記第２スイッチ回路における前記第１スイッチ素子のオフ容量をＣ２とし、
前記第３スイッチ回路のストレー容量をＣ３とした場合、
前記キャパシタの容量Ｃ４は、
前記第２スイッチ回路が非導通の場合に式（１）の関係を満たし、かつ、前記第２スイッチ回路が非導通の場合に式（２）の関係を満たす、 請求項１７に記載のフロントエンド回路。
前記第２スイッチ回路における前記第１スイッチ素子のオフ容量をＣ２とし、
前記第３スイッチ回路のストレー容量をＣ３とした場合、
前記キャパシタの容量Ｃ４は、
前記第２スイッチ回路が非導通の場合に式（１）の関係を満たし、かつ、前記第２スイッチ回路が非導通の場合に式（２）の関係を満たす、 請求項１７に記載のフロントエンド回路。
【数4】
【数5】
【請求項19】
前記第１インダクタのインダクタンス値は、前記第２インダクタのインダクタンス値よりも小さい、請求項１７または１８に記載のフロントエンド回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、スイッチ装置に関し、より特定的には、複数の通信バンドの高周波信号を通信する高周波フロントエンド回路に利用可能なスイッチ装置に関する。
【背景技術】
【0002】
近年、移動体通信機等の通信端末は、小型化と共に１台の通信端末で複数の通信バンドに対応することが求められている。
【0003】
これを実現するため、例えば特許文献１に記載の高周波用のモジュールは、スイッチ素子、および、複数種類のフィルタを備えている。スイッチ素子は、アンテナに接続されるアンテナ側の接続端子と、フィルタ側に接続される複数のフィルタ側端子とを備える。高周波モジュールは、スイッチ素子において複数のフィルタ側端子がアンテナ側の接続端子に選択的に接続されることにより、複数の通信バンドを選択的に通信可能にする。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２０１４－０５００９８号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
特許文献１に記載の高周波用のモジュールでは、通信バンドの数が多くなるにつれて、スイッチ回路（スイッチ素子）によって切り替え可能な端子の数も増加する。これに伴い、スイッチ回路の共通端子とグランドとの間に生じる容量であるストレー容量が大きくなるため、通信バンドの数が多くなると不整合損失が大きくなるおそれがある。
【0006】
このような不整合損失を低減するために、スイッチ回路を複数段に接続（カスケード接続）する構成が考えられる。しかし、この構成では、スイッチ回路の段数の増加に伴って導通抵抗による信号の損失が大きくなるという別の課題が発生してしまう。
【0007】
そこで、本発明の目的は、不整合損失を低減しつつ、導通抵抗による信号の損失を低減可能なスイッチ装置およびフロントエンド回路を提供することにある。
【課題を解決するための手段】
【0008】
本発明のスイッチ装置は、共通端子と、第１端子と第２端子とを有し、第１端子と第２端子との導通と非導通とを切り替える第１スイッチ回路と、第３端子と第４端子とを有し、第３端子と第４端子との導通と非導通とを切り替える第２スイッチ回路と、第５端子と複数の第６端子とを有し、複数の第６端子のうち少なくとも１つと第５端子との導通と非導通とを切り替える第３スイッチ回路と、を備える。第１端子と第３端子とは、共通端子に接続され、第５端子は、第４端子に接続されており、第１スイッチ回路と、第２スイッチ回路と、第３スイッチ回路とは、第１端子と第２端子とを結ぶ第１経路、第３端子と第４端子とを結ぶ第２経路、第５端子と複数の第６端子とを結ぶ複数の第３経路にそれぞれ配置された第１スイッチ素子を含む。第１スイッチ素子は、スタックされた１以上の半導体素子から構成されており、第２スイッチ回路における第１スイッチ素子の半導体素子のスタック数は、第１スイッチ回路における第１スイッチ素子の半導体素子のスタック数よりも少ない。
【発明の効果】
【0009】
本発明によれば、不整合損失を低減しつつ、導通抵抗による信号の損失が抑制可能である。
【図面の簡単な説明】
【0010】
【図1】第１の実施形態に係る高周波フロントエンド回路の回路図である。
【図2】第１の実施形態に係るスイッチ装置の回路図である。
【図3】第１の実施形態に係るスイッチ装置を半導体素子を用いて示した回路図である。
【図4】比較例１に係るスイッチ装置の回路図である。
【図5A1】第１の実施形態におけるインピーダンスを示す第１のスミスチャートである。
【図5B1】第１の実施形態におけるインピーダンスを示す第２のスミスチャートである。
【図5C1】第１の実施形態におけるインピーダンスを示す第３のスミスチャートである。
【図5A2】第１の実施形態におけるスイッチ装置の挿入損失を示す第１のグラフである。
【図5B2】第１の実施形態におけるスイッチ装置の挿入損失を示す第２のグラフである。
【図5C2】第１の実施形態におけるスイッチ装置の挿入損失を示す第３のグラフである。
【図6】比較例２に係るスイッチ装置の回路図である。
【図7】比較例２に係るスイッチ装置を半導体素子を用いて示した回路図である。
【図8】第１の実施形態に係る半導体素子を詳細に示した第１の図である。
【図9A】第１の実施形態に係る半導体素子を詳細に示した第２の図である。
【図9B】第１の実施形態に係る半導体素子を詳細に示した第３の図である。
【図9C】第１の実施形態に係るスイッチ回路と比較例２に係るスイッチ回路との挿入損失を示すグラフである。
【図10】変形例に係るスイッチ装置を備える高周波フロントエンド回路の回路図である。
【図11A】変形例に係る高周波フロントエンド回路の挿入損失を示す第１のグラフである。
【図11B】変形例に係る高周波フロントエンド回路の挿入損失を示す第２のグラフである。
【図11C】変形例に係る高周波フロントエンド回路の挿入損失を示す第３のグラフである。
【図12A】変形例に係る高周波フロントエンド回路の挿入損失を示す第４のグラフである。
【図12B】変形例に係る高周波フロントエンド回路の挿入損失を示す第５のグラフである。
【図13A】変形例に係る高周波フロントエンド回路の挿入損失を示す第６のグラフである。
【図13B】変形例に係る高周波フロントエンド回路の挿入損失を示す第７のグラフである。
【図14A】変形例に係る高周波フロントエンド回路の挿入損失を示す第８のグラフである。
【図14B】変形例に係る高周波フロントエンド回路の挿入損失を示す第９のグラフである。
【図15】比較例３に係るスイッチ装置を備える高周波フロントエンド回路の回路図である。
【図16】第２の実施形態に係る高周波フロントエンド回路の回路図である。
【図17A1】ストレー容量と損失との関係を説明するための第１のスミスチャートである。
【図17B1】ストレー容量と損失との関係を説明するための第２のスミスチャートである。
【図17C1】ストレー容量と損失との関係を説明するための第３のスミスチャートである。
【図17A2】ストレー容量と損失との関係を説明するための第１のグラフである。
【図17B2】ストレー容量と損失との関係を説明するための第２のグラフである。
【図17C2】ストレー容量と損失との関係を説明するための第３のグラフである。
【図18A1】整合回路の効果を説明するための第１の回路図である。
【図18B1】整合回路の効果を説明するための第２の回路図である。
【図18C1】整合回路の効果を説明するための第３の回路図である。
【図18D1】整合回路の効果を説明するための第４の回路図である。
【図18A2】整合回路の効果を説明するための第１のスミスチャートである。
【図18B2】整合回路の効果を説明するための第１のスミスチャートである。
【図18C2】整合回路の効果を説明するための第１のスミスチャートである。
【図18D2】整合回路の効果を説明するための第１のスミスチャートである。
【発明を実施するための形態】
【0011】
以下、本発明を実施した形態の一例について説明する。但し、下記の実施形態は、単なる例示であり、本発明は、下記の実施形態に何ら限定されない。
【0012】
また、実施形態等で参照する各図面において、実質的に同一の機能を有する部材は、同一の符号で参照することとする。実施形態等において参照する図面は、模式的に記載されたものであり、図面に描画された物体の寸法の比率などは、現実の物体の寸法の比率などとは異なる場合がある。加えて、図面相互間においても、物体の寸法比率等が異なる場合がある。具体的な物体の寸法比率等は、以下の説明を参酌して判断されるべきである。
【0013】
（第１の実施形態）
第１の実施形態に係るスイッチ装置を有する高周波フロントエンド回路について、図を参照して説明する。
第１の実施形態に係るスイッチ装置を有する高周波フロントエンド回路について、図を参照して説明する。
【0014】
［１．構成］
［１．１．全体構成］
図１は、第１の実施形態に係るスイッチ装置１０を有する高周波フロントエンド回路５の回路図である。なお、図１には、高周波フロントエンド回路５が接続されるデバイスの一例としてアンテナＡＮＴも図示されている。高周波フロントエンド回路５が接続されるデバイスは、アンテナに限らず、ＰＡ（Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ）あるいはＬＮＡ（Ｌｏｗ Ｎｏｓｅ Ａｍｐｌｉｆｉｅｒ）などの増幅器であってもよい。
［１．１．全体構成］
図１は、第１の実施形態に係るスイッチ装置１０を有する高周波フロントエンド回路５の回路図である。なお、図１には、高周波フロントエンド回路５が接続されるデバイスの一例としてアンテナＡＮＴも図示されている。高周波フロントエンド回路５が接続されるデバイスは、アンテナに限らず、ＰＡ（Ｐｏｗｅｒ Ａｍｐｌｉｆｉｅｒ）あるいはＬＮＡ（Ｌｏｗ Ｎｏｓｅ Ａｍｐｌｉｆｉｅｒ）などの増幅器であってもよい。
【0015】
高周波フロントエンド回路５は、ＲＦＩＣ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ、図示せず）とアンテナＡＮＴとの間に配置され、対応する通信バンドの高周波信号をＲＦＩＣとアンテナＡＮＴとの間で伝達する。本実施形態では、高周波フロントエンド回路５は、ＬＴＥ（Ｌｏｎｇ Ｔｅｒｍ Ｅｖｏｌｕｔｉｏｎ）のＢａｎｄ３（Ｔｘ：１７１０～１７８５ＭＨｚ、Ｒｘ：１８０５～１８８０）、Ｂａｎｄ１（Ｔｘ：１９２０～１９８０ＭＨｚ、Ｒｘ：２１１０～２１７０ＭＨｚ）、Ｂａｎｄ４０（ＴＲｘ：２３００～２４００ＭＨｚ）、Ｂａｎｄ４１（ＴＲｘ：２４９６～２６９０ＭＨｚ）およびＢａｎｄ７（Ｔｘ：２５００～２５７０ＭＨｚ、Ｒｘ：２６２０～２６９０ＭＨｚ）に対応する。なお、「Ｔｘ」はＦＤＤ（Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｄｕｐｌｅｘ）の通信バンドのアップリンク周波数、「Ｒｘ」はＦＤＤの通信バンドのダウンリンク周波数、「ＴＲｘ」はＴＤＤ（Ｔｉｍｅ Ｄｉｖｉｓｉｏｎ Ｄｕｐｌｅｘ）の通信バンドのアップリンク周波数かつダウンリンク周波数を指す。
【0016】
図１に示すように、高周波フロントエンド回路５は、Ｂａｎｄ３およびＢａｎｄ１に対応するマルチプレクサ２１と、Ｂａｎｄ７に対応するマルチプレクサ２２と、Ｂａｎｄ４０（第１バンド）に対応するフィルタ３１（第１フィルタ）と、Ｂａｎｄ４１（第２バンド）に対応するフィルタ３２（第２フィルタ）とを備える。
【0017】
マルチプレクサ２１，２２に含まれる複数のフィルタ、および、フィルタ３１，３２のそれぞれは、例えば、ＳＡＷ（Ｓｕｒｆａｃｅ Ａｃｏｕｓｔｉｃ Ｗａｖｅ）を用いた弾性波フィルタである。なお、これらのフィルタは、特に限定されず、ＢＡＷ（Ｂｕｌｋ Ａｃｏｕｓｔｉｃ Ｗａｖｅ）を用いた弾性波フィルタ、ＬＣ共振フィルタ、および誘電体フィルタのいずれかであってもよい。
【0018】
［１．２．スイッチ装置の概要構成］
スイッチ装置１０は、スイッチ回路１～３を含み、マルチプレクサ２１、マルチプレクサ２２、フィルタ３１、および、フィルタ３２のうちアンテナＡＮＴに接続されるデバイスを切り替える。
スイッチ装置１０は、スイッチ回路１～３を含み、マルチプレクサ２１、マルチプレクサ２２、フィルタ３１、および、フィルタ３２のうちアンテナＡＮＴに接続されるデバイスを切り替える。
【0019】
具体的には、スイッチ装置１０は、高周波フロントエンド回路５の外部端子Ｐｅを介してアンテナＡＮＴに接続される共通端子Ｐａｎと、マルチプレクサ２１を介して高周波フロントエンド回路５の端子Ｐｂ１～Ｐｂ４に接続される端子Ｐｃ２１と、マルチプレクサ２２を介して高周波フロントエンド回路５の端子Ｐｂ７，Ｐｂ８に接続される端子Ｐｃ２２と、フィルタ３１を介して高周波フロントエンド回路５の端子Ｐｂ５に接続される端子Ｐｃ３１と、フィルタ３２を介して高周波フロントエンド回路５の端子Ｐｂ６に接続される端子Ｐｃ３２とを備える。
【0020】
スイッチ回路１は、複数のスイッチ素子を有する所謂ＳＰｎＴ（本実施形態ではｎ＝２）型のスイッチであり、端子Ｐｓ１０、端子Ｐｓ１０１および端子Ｐｓ１０２を有する。端子Ｐｓ１０、端子Ｐｓ１０１および端子Ｐｓ１０２は、それぞれ、スイッチ装置１０の共通端子Ｐａｎ、スイッチ装置１０の端子Ｐｃ２１およびスイッチ装置１０の端子Ｐｃ３１に接続されている。スイッチ回路１は、端子Ｐｓ１０１、端子Ｐｓ１０２の少なくとも一方を、端子Ｐｓ１０に対して選択的に導通させる。或いは、スイッチ回路１は、端子Ｐｓ１０１、端子Ｐｓ１０２の何れも、端子Ｐｓ１０に対して導通させない。
【0021】
スイッチ回路２は、１以上のスイッチ素子を有する所謂ＳＰＳＴ型のスイッチであり、端子Ｐｓ２０および端子Ｐｓ２０１を有する。端子Ｐｓ２０および端子Ｐｓ２０１は、それぞれ、スイッチ装置１０の共通端子Ｐａｎ、および、スイッチ回路３の後述する端子Ｐｓ３０に接続されている。スイッチ回路２は、端子Ｐｓ２０１を、端子Ｐｓ２０に対して導通させる、或いは、導通させない。
【0022】
スイッチ回路３は、複数のスイッチ素子を有する所謂ＳＰｎＴ（本実施形態ではｎ＝２）型のスイッチであり、端子Ｐｓ３０、端子Ｐｓ３０１および端子Ｐｓ３０２を有する。端子Ｐｓ３０、端子Ｐｓ３０１および端子Ｐｓ３０２は、それぞれ、スイッチ回路２の端子Ｐｓ２０１、スイッチ装置１０の端子Ｐｃ３２およびスイッチ装置１０の端子Ｐｃ２２に接続されている。スイッチ回路３は、端子Ｐｓ３０１、端子Ｐｓ３０２の少なくとも一方を、端子Ｐｓ３０に対して選択的に導通させる。或いは、スイッチ回路１は、端子Ｐｓ３０１、端子Ｐｓ３０２の何れも、端子Ｐｓ３０に対して導通させない。
【0023】
ここで、スイッチ回路３は、スイッチ回路２を介して共通端子Ｐａｎに接続されている。つまり、スイッチ装置１０は、スイッチ回路２，３が多段に設けられたカスケード接続の構造を有している。これにより、スイッチ装置１０は、共通端子Ｐａｎとグランドとの間に生じる容量であるストレー容量を低減できるので、結果として不整合損失を低減できる。このことについては、比較例１を用いて後述する。
【0024】
また、詳細については後述するが、スイッチ回路１～３の各々は、スタックされた１以上の半導体素子を含む。スイッチ装置１０では、スイッチ回路２において端子Ｐｓ２０と端子Ｐｓ２０１との間に接続された半導体素子のスタック数が、スイッチ回路１において端子Ｐｓ１０と端子Ｐｓ１０１との間に接続された半導体素子のスタック数よりも少ない。これにより、スイッチ装置１０は、不整合損失を低減しつつ、導通抵抗による信号の損失も抑制することが可能となる。このことについては比較例２を用いて後述する。
【0025】
このように構成されたスイッチ装置１０は、高周波フロントエンド回路５の内部あるいは外部の制御部（図示せず）からの制御信号によって、共通端子Ｐａｎと、端子Ｐｃ２１、端子Ｐｃ２２、端子Ｐｃ３１、および、端子Ｐｃ３２との導通および非導通が切り替えられることにより、アンテナＡＮＴに接続されるデバイスを切り替える。
【0026】
［１．３．スイッチ装置の詳細構成］
以下、スイッチ回路１～３が有するスイッチ素子の構成に着目して、スイッチ装置１０の詳細構成を説明する。図２は、第１の実施形態に係るスイッチ装置１０の詳細な回路図である。
以下、スイッチ回路１～３が有するスイッチ素子の構成に着目して、スイッチ装置１０の詳細構成を説明する。図２は、第１の実施形態に係るスイッチ装置１０の詳細な回路図である。
【0027】
スイッチ回路１は、端子Ｐｓ１０と端子Ｐｓ１０１との間に接続されたスイッチ素子Ｅ１１１と、端子Ｐｓ１０と端子Ｐｓ１０２との間に接続されたスイッチ素子Ｅ１１２とを有し、制御信号に応じてスイッチ素子Ｅ１１１，Ｅ１１２の導通および非導通が切り替えられることにより、端子Ｐｓ１０１、端子Ｐｓ１０２の少なくとも一方を端子Ｐｓ１０に対して選択的に導通させる。スイッチ回路１は、さらに、端子Ｐｓ１０１とグランドとの間に接続されたスイッチ素子Ｅ２１１と、端子Ｐｓ１０２とグランドとの間に接続されたスイッチ素子Ｅ２１２とを有する。
【0028】
スイッチ回路２は、端子Ｐｓ２０と端子Ｐｓ２０１との間に接続されたスイッチ素子Ｅ１２１を有し、制御信号に応じてスイッチ素子Ｅ１２１の導通および非導通が切り替えられることにより、端子Ｐｓ２０１と端子Ｐｓ３０との導通および非導通を切り替える。
【0029】
スイッチ回路３は、端子Ｐｓ３０と端子Ｐｓ３０１との間に接続されたスイッチ素子Ｅ１３１と、端子Ｐｓ３０と端子Ｐｓ３０２との間に接続されたスイッチ素子Ｅ１３２とを有し、制御信号に応じてスイッチ素子Ｅ１３１，Ｅ１３２の導通および非導通が切り替えられることにより、端子Ｐｓ３０１、端子Ｐｓ３０２の少なくとも一方を端子Ｐｓ３０に対して選択的に導通させる。スイッチ回路３は、さらに、端子Ｐｓ３０１とグランドとの間に接続されたスイッチ素子Ｅ２３１と、端子Ｐｓ３０２とグランドとの間に接続されたスイッチ素子Ｅ２３２とを有する。
【0030】
このように、スイッチ回路１，３では、通信に用いられる経路である共通端子Ｐａｎと端子Ｐｃ２１，Ｐｃ２２，Ｐｃ３１，Ｐｃ３２と結ぶ経路上に配置されたスイッチ素子Ｅ１１１，Ｅ１１２，Ｅ１３１，Ｅ１３２だけでなく、当該経路とグランドとを結ぶ経路上に配置されたスイッチ素子Ｅ２１１，Ｅ２１２，Ｅ２３１，Ｅ２３２を有する。スイッチ素子Ｅ２１１，Ｅ２１２，Ｅ２３１，Ｅ２３２は、それぞれ、スイッチ素子Ｅ１１１，Ｅ１１２，Ｅ１３１，Ｅ１３２が導通状態のときに非導通状態となり非導通状態のときに導通状態となる。言い換えると、スイッチ素子Ｅ２１１，Ｅ２１２，Ｅ２３１，Ｅ２３２は、それぞれ、スイッチ素子Ｅ１１１，Ｅ１１２，Ｅ１３１，Ｅ１３２と排他的に動作する。また、本実施形態では、スイッチ素子Ｅ１２１の耐圧を確保するために、スイッチ素子Ｅ１２１が非導通状態のとき、スイッチ回路３が有するスイッチ素子Ｅ１３１，Ｅ１３２も非導通状態となる。
【0031】
図３は、半導体素子を用いてスイッチ装置１０を示した回路図である。同図に示すように、スイッチ素子Ｅ１１１、Ｅ２１１、Ｅ１１２、Ｅ２１２、Ｅ１２１、Ｅ１３１、Ｅ２３１、Ｅ１３２、Ｅ２３２の各々は、スタックされた１以上の半導体素子を含む。半導体素子は、本実施形態ではＦＥＴ（Ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）であるが、これに限定されず、例えばダイオードスイッチあるいはＭＥＭＳスイッチであってもよい。また、本実施形態では、スイッチ素子Ｅ１１１、Ｅ２１１、Ｅ１１２、Ｅ２１２、Ｅ１２１、Ｅ１３１、Ｅ２３１、Ｅ１３２、Ｅ２３２のうち、スイッチ素子Ｅ２１２のみ１つのＦＥＴを含み、他のスイッチ素子は複数のＦＥＴ（例えば、８つのＦＥＴ）を含む。
【0032】
スイッチ素子Ｅ１１１、Ｅ２１１、Ｅ１１２、Ｅ２１２、Ｅ１２１、Ｅ１３１、Ｅ２３１、Ｅ１３２、Ｅ２３２では、それぞれ、対応する制御端子Ｖｃ１ａ（ｓ）、Ｖｃ１ａ（ｇ）、Ｖｃ２（ｓ）、Ｖｃ３ａ（ｓ）、Ｖｃ３ａ（ｇ）、Ｖｃ３ｂ（ｓ）、Ｖｃ３ｂ（ｇ）にＦＥＴのゲートが接続されている。また、複数のＦＥＴを含むスイッチ素子Ｅ１１１、Ｅ２１１、Ｅ１１２、Ｅ２１２、Ｅ１３１、Ｅ２３１、Ｅ１３２、Ｅ２３２では、隣り合う２つのＦＥＴについて、一方のＦＥＴのソースと他方ＦＥＴのドレインとが接続されている。
【0033】
ここで、スイッチ素子に含まれる半導体素子のスタック数は、半導体素子の耐圧（耐電圧）とスイッチ素子に印加される電圧とで決定される。例えば、半導体素子の耐圧を２．５Ｖとし、スイッチ素子に印加される電圧を２０Ｖとすると、半導体素子のスタック数は８以上必要になる。以下、具体例を挙げて説明する。
【0034】
スイッチ装置１０によって高周波信号が伝達されているときにスイッチ装置１０の共通端子Ｐａｎとグランドとの間に２０Ｖの電圧が印加されると仮定する。このとき、スイッチ回路１が有するスイッチ素子Ｅ１１１，Ｅ１１２には２０Ｖの耐圧が要求されるものの、スイッチ回路２が有するスイッチ素子Ｅ１２１については、より小さい電圧の耐圧しか要求されない。
【0035】
具体的には、スイッチ素子Ｅ１２１は、スイッチ回路１が有するスイッチ素子Ｅ１１１，Ｅ１１２の少なくとも一方が導通状態のときに非導通状態となるため、このときに印加される電圧が最大となる。本実施形態では、スイッチ素子Ｅ１２１が非導通状態のとき、スイッチ回路３が有するスイッチ素子Ｅ１３１，Ｅ１３２も非導通状態となっているので、スイッチ装置１０の共通端子Ｐａｎとグランドとの間に印加される２０Ｖの電圧は、スイッチ素子Ｅ１２１のみに印加されるのではなく、スイッチ素子Ｅ１２１とスイッチ素子Ｅ１３１，Ｅ１３２とで分圧されることになる。
【0036】
したがって、スイッチ回路２が有するスイッチ素子Ｅ１２１に含まれるＦＥＴのスタック数をスイッチ回路１が有するスイッチ素子Ｅ１１１，Ｅ１１２のＦＥＴのスタック数より少なくしても、スイッチ素子Ｅ１２１の耐圧を確保することができ、結果としてスイッチ装置１０の破損を抑制することができる。
【0037】
［２．比較例１，２との比較］
以上、本実施形態に係るスイッチ装置１０の構成について説明した。以下では、このようなスイッチ装置１０によって奏される主な効果について、比較例１，２を用いて説明する。
以上、本実施形態に係るスイッチ装置１０の構成について説明した。以下では、このようなスイッチ装置１０によって奏される主な効果について、比較例１，２を用いて説明する。
【0038】
まず、第１の実施形態に係るスイッチ装置１０が、ストレー容量を小さくすることで、結果として不整合損失を低減できる点について、比較例１を用いて説明する。
【0039】
図４は、比較例１に係るスイッチ装置１０００を備える高周波フロントエンド回路２０００の回路図である。図４に示すように、高周波フロントエンド回路２０００は、第１の実施形態に係る高周波フロントエンド回路５に比べて、スイッチ装置１０に代わり、ＳＰ４Ｔ型のスイッチ装置１０００を備える点が異なる。具体的には、共通端子Ｐａｎと端子Ｐ２２，Ｐ３２とを結ぶ経路上において、第１の実施形態におけるスイッチ装置１０では２つのスイッチ素子が配置されていたが、比較例１では１つのスイッチ素子のみが配置されている。
【0040】
通常、ＳＰｎＴ型のスイッチ装置は、当該スイッチ装置に含まれるスイッチ素子のオフ容量の影響により、被選択端子の数が多くなるにつれて、共通端子とグランドとの間に生じる容量であるストレー容量が大きくなる。なお、被選択端子とは、スイッチ回路において共通端子に対して、選択的に接続される端子を指す。また、スイッチ素子のオフ容量とは、当該スイッチ素子が非導通のときの容量である。
【0041】
スイッチ装置を備える高周波フロントエンド回路では、スイッチ装置のストレー容量が不整合損失に影響する。図５Ａ１～図５Ｃ１、および、図５Ａ２～図５Ｃ２は、ストレー容量と損失との関係を説明するためのグラフである。具体的には、図５Ａ１～図５Ｃ１は、スイッチ装置の共通端子のインピーダンスを示すスミスチャートであり、それぞれ、スイッチ装置のストレー容量Ｃｐ１が０．５，１．０，２．０［ｐＦ］の場合のインピーダンスが示されている。図５Ａ２～図５Ｃ２は、スイッチ装置の挿入損失を示すグラフであり、それぞれ、スイッチ装置のストレー容量Ｃｐ１が０．５，１．０，２．０［ｐＦ］の場合の挿入損失が示されている。
【0042】
図５Ａ１～図５Ｃ１、および、図５Ａ２～図５Ｃ２に示されるように、ストレー容量Ｃｐ１が大きくなるにつれて、帯域内のインピーダンス偏差が大きくなり、その結果、インピーダンス不整合による挿入損失である不整合損失が大きくなることが分かる。
【0043】
そこで、第１の実施形態に係るスイッチ装置１０では、不整合損失を低減するために、スイッチ回路２，３をカスケード接続することでストレー容量を抑制している。
【0044】
通常、スイッチ装置に含まれるスイッチ素子には、非導通時に、オフ容量と称される寄生成分である容量が生じる。このため、被選択端子のうち任意の１つの被選択端子のみが共通端子に接続された場合、スイッチ回路がカスケード接続されていないスイッチ装置では、残りの被選択端子と共通端子との間に接続された各スイッチ素子のオフ容量の総和がストレー容量に影響する。これに対し、スイッチ回路がカスケード接続されたスイッチ装置では、スイッチ素子同士が直列接続されることにより、各スイッチ素子のオフ容量の総和よりも小さな合成容量がストレー容量に影響する。
【0045】
よって、第１の実施形態に係るスイッチ装置１０では、比較例１に係るスイッチ装置１０００に比べて、ストレー容量を低減することができる。
【0046】
続いて、第１の実施形態に係るスイッチ装置１０が不整合損失を低減しつつ、導通抵抗による信号の損失も低減できる点について、比較例２を用いて説明する。
【0047】
スイッチ装置で生じる信号の損失の要因として、信号が通過する経路上の半導体素子による導通抵抗が挙げられる。導通抵抗とは、導通状態のスイッチ素子に信号が流れる際の電気的な抵抗成分であり、本明細書では、信号が半導体素子を通過する際の抵抗成分を指し、半導体素子がＦＥＴで構成される場合には当該ＦＥＴにおけるドレイン－ソース間の抵抗成分を指す。つまり、スイッチ装置では、信号が通過する経路上の半導体素子の数が多いほど半導体素子の抵抗成分が大きくなるため、信号の損失が大きくなる。
【0048】
図６は、比較例２に係るスイッチ装置１０Ａの詳細な回路図である。図７は、半導体素子を用いてスイッチ装置１０Ａを示した回路図である。図６および図７に示すように、比較例２に係るスイッチ装置１０Ａは、第１の実施形態におけるスイッチ回路２に代わり、スイッチ回路２Ａを備える。
【0049】
図６および図７に示されたスイッチ回路２Ａは、図２および図３に示されたスイッチ回路２に比べて、１つのＦＥＴを含むスイッチ素子Ｅ１２１に代わり、８つのＦＥＴがスタックされたスイッチ素子Ｅ１２１Ａを有し、さらに、端子Ｐｓ２０１とグランドとの間に接続されたスイッチ素子Ｅ２２２Ａを有する点が異なる。ここで、スイッチ素子Ｅ１２１Ａとスイッチ素子Ｅ２２２Ａとは排他的に動作する。
【0050】
このように構成された比較例２に係るスイッチ装置１０Ａは、スイッチ回路２Ａ，３がカスケード接続されていることにより、不整合損失を低減することができるものの、カスケード接続されたスイッチ回路２Ａ，３を通過する信号経路では、カスケード接続されていないスイッチ回路１を通過する信号経路と比較して、スイッチ素子の導通抵抗による信号の損失が大きくなるという第２の課題が発生してしまう。
【0051】
具体的には、カスケード接続されていないスイッチ回路１を通過する信号経路では、スイッチ回路１に含まれる８つのＦＥＴの導通抵抗により信号の損失が生じる。一方で、比較例２では、カスケード接続されたスイッチ回路２Ａ，３を通過する信号経路において、スイッチ回路２Ａが有するスイッチ素子Ｅ１２１Ａに含まれる８つのＦＥＴと、スイッチ回路３が有するスイッチ素子Ｅ１３１またはスイッチ素子１３２に含まれる８つのＦＥＴとの、合計１６のＦＥＴの導通抵抗により損失が発生してしまう。
【0052】
これに対して、第１の実施形態では、スイッチ回路２が有するスイッチ素子Ｅ１２１に含まれるＦＥＴの数を１つにしているため、カスケード接続されたスイッチ回路２，３を通過する信号経路において発生する損失を低減することができる。
【0053】
図９Ｃは、比較例２に係るスイッチ装置１０Ａと、第１の実施形態に係るスイッチ装置１０との挿入損失を示すシミュレーション結果である。具体的には、図９Ｃにおける実線は、第１の実施形態における共通端子Ｐａｎと端子Ｐｓ１０１または端子Ｐｓ１０２とを導通させたときに流れる高周波信号の周波数に対する挿入損失を示している。破線は、第１の実施形態における共通端子Ｐａｎと端子Ｐｓ３０１または端子Ｐｓ３０２とを導通させたときに流れる高周波信号の周波数に対する挿入損失を示している。一点鎖線は、比較例２における共通端子Ｐａｎと端子Ｐｓ３０１または端子Ｐｓ３０２とを導通させたときに流れる高周波信号の周波数に対する挿入損失を示している。
【0054】
まず、実線と破線との関係について説明する。実線で示されるカスケード接続されていない経路（共通端子Ｐａｎと端子Ｐｓ１０１との経路）と、破線で示されるカスケード接続されている経路（共通端子Ｐａｎと端子Ｐｓ３０１との経路）とを比較すると、カスケード接続されている経路では、ＦＥＴの数が多いため、挿入損失が大きくなる。
【0055】
次に、破線と一点鎖線との関係について説明する。破線で示される第１の実施形態に係るカスケード接続されている経路（図４における共通端子Ｐａｎと端子Ｐｓ３０１との経路）と、一点鎖線で示される比較例２に係るカスケード接続されている経路（図２における共通端子Ｐａｎと端子Ｐｓ３０１との経路）とを比較すると、第１の実施形態では、比較例２に比べて、挿入損失を低減できていることが示されている。
【0056】
つまり、カスケード接続されている経路については、第１の実施形態の構成を用いることで挿入損失を低減できる。特に、周波数が高くなるにつれて、挿入損失の抑制効果は高まることが示されおり、高周波の領域において有効である。
【0057】
ここで、第１の実施形態に係るスイッチ装置１０と比較例２に係るスイッチ装置１０Ａとの耐圧について、第１の実施形態と比較例２とを比較しながら説明する。図２と図６とを比較すると、図６に示す比較例２ではスイッチ素子Ｅ２２２Ａが設けられているのに対して、図２に示す第１の実施形態ではスイッチ素子Ｅ２２２Ａが設けられていない。換言するならば、第１の実施形態に係るスイッチ装置１０は端子Ｐｓ２０と端子Ｐｓ２０１とを結ぶ経路と、グランドとを結ぶ経路および該経路上にスイッチ素子が配置されていない。これによって、耐圧の面では、スイッチ回路２とスイッチ回路３とが、所謂一つのスイッチとして機能することになり、スイッチ回路２だけに他の経路の電圧が印加されることがなく、スイッチ回路２とスイッチ回路３とに電圧が印加されることになる。
【0058】
一方で、比較例２に係るスイッチ装置１０Ａはスイッチ素子Ｅ２２２Ａが設けられているため、スイッチ回路３における導通状態および非導通状態にかかわらず、スイッチ回路２においてスイッチ素子Ｅ１２１Ａが非導通状態の場合、スイッチ素子Ｅ１２１Ａに他の経路の電圧が印加されることになる。そのため、スイッチ素子Ｅ１２１Ａは、耐圧を確保するためにスタック数を多くすることが必要となり、結果として、信号が大きくなる。
【0059】
つまり、第１の実施形態に係るスイッチ装置１０では、端子Ｐｓ２０と端子Ｐｓ２０１とを結ぶ経路と、グランドとを結ぶ経路および該経路上にスイッチ素子が配置されていないため、スイッチ回路２のスイッチ素子Ｅ１２１およびスイッチ回路３のスイッチ素子Ｅ１３１とで、印加される電圧が分圧されることになる。
【0060】
より詳細には、第１の実施形態に係るスイッチ装置１０において、スイッチ回路２は、端子Ｐｓ２０と端子Ｐｓ３０と、グラントを結ぶ経路にスイッチ素子が配置されていない。これによって、スイッチ素子Ｅ１２１とスイッチ素子Ｅ１３１、および、スイッチ素子Ｅ１２１とスイッチ素子Ｅ１３２が直列に接続される態様になる。さらに、スイッチ素子Ｅ１２１とスイッチ素子Ｅ１３１とが直接接続され、スイッチ素子Ｅ１３１と端子Ｐｓ３０１と、グランドとの間にスイッチ素子Ｅ２３１が配置されている。また、スイッチ素子Ｅ１２１とスイッチ素子Ｅ１３２とが直接接続され、スイッチ素子Ｅ１３２と端子Ｐｓ３０２と、グランドとの間にスイッチ素子Ｅ２３２が配置されている。
【0061】
このような接続関係によって、スイッチ装置１０は、端子Ｐｓ３０１、端子Ｐｓ３０２の一方を、端子Ｐｓ２０に対して選択的に接続する所謂ＳＰ２Ｔ型のスイッチのような動作をする。そのため、スイッチ回路２だけに他の経路の電圧が印加されることがない。つまり、第１の実施形態におけるスイッチ素子Ｅ１２１は、比較例２におけるスイッチ素子Ｅ１２１Ａに比べて、少ないスタック数で耐圧を確保することができる。
【0062】
［３． 構造］
ここで、第１の実施形態に係るそれぞれのスイッチ素子に含まれるＦＥＴの構造について説明する。スイッチ素子がＦＥＴスイッチである場合、すなわちスイッチ素子に含まれる半導体素子がＦＥＴの場合、スイッチ素子に含まれるＦＥＴの導通抵抗は、当該ＦＥＴのゲート幅で規定することができる。
ここで、第１の実施形態に係るそれぞれのスイッチ素子に含まれるＦＥＴの構造について説明する。スイッチ素子がＦＥＴスイッチである場合、すなわちスイッチ素子に含まれる半導体素子がＦＥＴの場合、スイッチ素子に含まれるＦＥＴの導通抵抗は、当該ＦＥＴのゲート幅で規定することができる。
【0063】
図８、図９Ａおよび図９Ｂを参照しながらゲート幅の関係について説明する。図８は、スイッチ回路１が有するスイッチ素子Ｅ１１１に含まれるＦＥＴの１つであるＱｓ１１を詳細に示した図である。図９Ａは、スイッチ回路２が有するスイッチ素子Ｅ１２１に含まれるＦＥＴの１つであるＱｓ２１を詳細に示した図である。図９Ｂは、スイッチ回路３が有するスイッチ素子Ｅ１３１に含まれるＦＥＴの１つであるＱｓ３１を詳細に示した図である。
【0064】
ここで、ゲート幅は、ゲート電極の幅（フィンガー幅）Ｗ１とゲート電極の本数（フィンガー数）との積で示される。ゲート電極の幅とは、具体的には、ＦＥＴにおいて、ゲート電極がドレイン電極あるいはソース電極と対向する長さを指す。図８～図９Ｂを比較すると、ＦＥＴ素子Ｑｓ１１，Ｑｓ２１，Ｑｓ３１のフィンガー幅Ｗ１は等しい。一方で、ＦＥＴ素子Ｑｓ２１のフィンガー数は、ＦＥＴ素子Ｑｓ１１のフィンガー数およびＦＥＴ素子Ｑｓ３１のフィンガー数よりも多く、例えば、ＦＥＴ素子Ｑｓ２１のフィンガー数は２１であり、ＦＥＴ素子Ｑｓ１１のフィンガー数およびＦＥＴ素子Ｑｓ３１のフィンガー数はいずれも１４である。
【0065】
つまり、図９Ａおよび図８に示されるように、スイッチ回路２におけるＦＥＴ素子Ｑ２１のゲート幅は、スイッチ回路１におけるＦＥＴ素子Ｑ１１のゲート幅よりも大きい。また、図９Ａおよび図９Ｂに示されるように、スイッチ回路２におけるＦＥＴ素子Ｑ２１のゲート幅は、スイッチ回路３におけるＦＥＴ素子Ｑ３１のゲート幅よりも大きい。
【0066】
通常、スイッチ素子のゲート幅が大きいほど、スイッチ素子の導通抵抗は小さくなる。そのため、スイッチ回路２におけるＦＥＴ素子Ｑ２１の導通抵抗は、スイッチ回路１におけるＦＥＴ素子Ｑ１１の導通抵抗より小さい。また、スイッチ回路２におけるＦＥＴ素子Ｑ２１の導通抵抗は、スイッチ回路３におけるＦＥＴ素子Ｑ３１の導通抵抗よりも小さい。
【0067】
なお、ＦＥＴ素子Ｑｓ１１，Ｑｓ２１，Ｑｓ３１のフィンガー幅は等しくなくてもよい。例えば、ＦＥＴ素子Ｑ２１とＦＥＴ素子Ｑ１１とにおいて、フィンガー数が等しい場合、ＦＥＴ素子Ｑ２１におけるフィンガー幅は、ＦＥＴ素子Ｑ１１におけるフィンガー幅よりも広くてもよい。この場合でも、ＦＥＴ素子Ｑ２１のゲート幅は、ＦＥＴ素子Ｑ１１のゲート幅よりも広い。もっとも、フィンガー幅あるいはフィンガー数が各ＦＥＴ素子間で一定である必要はない。
【0068】
なお、２つのＦＥＴ素子のゲート幅が等しい場合、ゲート電極の本数が多いＦＥＴ素子は、ゲート電極の本数が少ないＦＥＴ素子と比較して、導通抵抗は小さくなる。
【0069】
［４．まとめ］
以上のように、本実施形態に係るスイッチ装置１０は、カスケード接続されたスイッチ回路２，３を備えることにより、ストレー容量を抑制できるので、結果として不整合損失を低減できる。また、スイッチ回路２におけるスイッチ素子Ｅ１２１の半導体素子のスタック数は、スイッチ回路１におけるスイッチ素子Ｅ１１１の半導体素子のスタック数よりも少ない。したがって、カスケード接続されたスイッチ回路２およびスイッチ回路３から共通端子Ｐａｎまでの経路における半導体素子のスタック数を抑制することができる。結果として、高周波信号が半導体素子を通過する際の導通抵抗による信号の損失を低減できる。つまり、本実施形態に係るスイッチ装置１０によれば、不整合損失を低減しつつ、さらに、導通抵抗による信号の損失を低減可能となる。
以上のように、本実施形態に係るスイッチ装置１０は、カスケード接続されたスイッチ回路２，３を備えることにより、ストレー容量を抑制できるので、結果として不整合損失を低減できる。また、スイッチ回路２におけるスイッチ素子Ｅ１２１の半導体素子のスタック数は、スイッチ回路１におけるスイッチ素子Ｅ１１１の半導体素子のスタック数よりも少ない。したがって、カスケード接続されたスイッチ回路２およびスイッチ回路３から共通端子Ｐａｎまでの経路における半導体素子のスタック数を抑制することができる。結果として、高周波信号が半導体素子を通過する際の導通抵抗による信号の損失を低減できる。つまり、本実施形態に係るスイッチ装置１０によれば、不整合損失を低減しつつ、さらに、導通抵抗による信号の損失を低減可能となる。
【0070】
また、本実施形態によれば、スイッチ回路１およびスイッチ回路３は、共通端子Ｐａｎと端子Ｐｃ２１，Ｐｃ３１，Ｐｃ３２，Ｐｃ２２とを結ぶ経路上に配置されたスイッチ素子Ｅ１１１，Ｅ１１２，Ｅ１３１，Ｅ１３２だけでなく、当該経路とグランドとを結ぶ経路上に配置されたスイッチ素子Ｅ２１１，Ｅ２１２，Ｅ２３１，Ｅ２３２を含む。ここで、スイッチ素子Ｅ２１１，Ｅ２１２，Ｅ２３１，Ｅ２３２は、それぞれ、スイッチ素子Ｅ１１１，Ｅ１１２，Ｅ１３１，Ｅ１３２とは排他的に動作する。
【0071】
これによれば、共通端子Ｐａｎと端子Ｐｃ２１，Ｐｃ３１，Ｐｃ３２，Ｐｃ２２とを結ぶ各経路間のアイソレーションを向上させることができる。
【0072】
また、本実施形態によれば、スイッチ回路２におけるスイッチ素子Ｅ１２１の半導体素子のスタック数は、スイッチ回路３におけるスイッチ素子Ｅ１３１の半導体素子のスタック数よりも少ない。
【0073】
これによれば、カスケード接続されたスイッチ回路２，３を含む経路における半導体素子のスタック数を抑制することができるので、当該経路における信号の損失をさらに抑制できる。
【0074】
また、スイッチ素子Ｅ１２１が非導通状態のときのスイッチ装置１０のストレー容量を小さくできるので、このときの不整合損失による信号の損失をさらに抑制できる。具体的には、導通抵抗による信号の損失は、スイッチ回路２が有するスイッチ素子Ｅ１２１の半導体素子のスタック数とスイッチ回路３が有するスイッチ素子Ｅ１３１の半導体素子のスタック数との総和が一定であれば、スイッチ素子Ｅ１２１の半導体素子が如何なるスタック数であっても同等である。しかし、スイッチ素子Ｅ１２１が非導通状態のとき、スイッチ装置１０の共通端子Ｐａｎとグランドとの間に生じる容量であるストレー容量については、スイッチ回路３が有するスイッチ素子Ｅ１３１の半導体素子のスタック数よりも、スイッチ回路２が有するスイッチ素子Ｅ１２１の半導体素子のスタック数の影響が支配的である。このため、スイッチ素子Ｅ１２１が有する半導体素子のスタック数を、スイッチ素子Ｅ１３１が有する半導体素子のスタック数よりも少なくすることにより、インピーダンス不整合による挿入損失を低減できる。
【0075】
スイッチ素子Ｅ１２１とスイッチ素子Ｅ１３１とを用いて説明した半導体素子のスタック数の関係、および、これにより奏される効果については、スイッチ素子１２１とスイッチ素子Ｅ１３２とについても成立する。
【0076】
また、本実施形態によれば、スイッチ回路２におけるスイッチ素子Ｅ１２１の半導体素子のスタック数は１である。
【0077】
これによれば、スイッチ回路２およびスイッチ回路３から共通端子Ｐａｎまでの経路における半導体素子のスタック数をさらに抑制することが可能になる。結果として、高周波信号が半導体素子を通過する際の導通抵抗による信号の損失をさらに抑制できる。また、さらに、スイッチ回路２におけるスイッチ素子Ｅ１２１が非導通状態の寄生成分として容量（オフ容量）を低減することができ、結果として、インピーダンス不整合損失による、信号の損失もさらに抑制できる。
【0078】
なお、スイッチ素子Ｅ１２１の半導体素子のスタック数は、２以上であってもよい。
【0079】
また、本実施形態によれば、スイッチ回路２における端子Ｐｓ２０と端子Ｐｓ２０１とが非導通である場合、スイッチ回路３における端子Ｐｓ３０と複数の端子Ｐｓ３０１，Ｐｓ３０２とは非導通である。
【0080】
この場合、スイッチ回路２に印加される電圧は、スイッチ回路２とスイッチ回路３とで分圧された電圧となる。このため、スイッチ回路２に要求される耐圧を下げることができるので、スイッチ回路２が有するスイッチ素子Ｅ１２１に含まれる半導体素子のスタック数を少なくすることができる。
【0081】
また、スイッチ回路３に接続されるデバイス（フィルタ）によっては、インピーダンスがショートに見える周波数が存在する場合がある。この場合、スイッチ回路３が導通状態かつスイッチ回路２が非導通状態だと、スイッチ回路２に印加される電圧が大きくなりやすい。そこで、スイッチ回路２が非導通状態の場合にスイッチ回路３も非導通状態とすることで、スイッチ回路２に耐圧を超える電圧が印加されることによるスイッチ回路２の破壊を回避できる。
【0082】
なお、本明細書では、スイッチ回路において、全ての被選択端子が共通端子と非導通している状態をスイッチ回路が非導通であると称し、少なくとも１つの被選択端子が共通端子と導通している状態をスイッチ回路が導通していると称する。
【0083】
また、本実施形態では、スイッチ回路２は、スイッチ素子Ｅ１２１のみで構成されている。
【0084】
これによれば、スイッチ回路２を小型化できる。また、耐圧の観点で、スイッチ回路２とスイッチ回路３とが、所謂一つのスイッチとして機能することになり、スイッチ回路２だけに他の経路の電圧が印加されることがなく、スイッチ回路２とスイッチ回路３とに電圧が印加されることになる。結果として、共通端子Ｐａｎから見たストレー容量を小さくすることができ、より信号の損失の抑制ができる。
【0085】
なお、スイッチ回路２は、図６に示すようなスイッチ素子Ｅ２２２を有していてもよい。
【0086】
また、このようなスイッチ装置１０を有する高周波フロントエンド回路５によれば、不整合損失を低減しつつ導通抵抗による信号の損失が抑制可能であるため、損失を低減しながら多数のバンドに対応することができる。
【0087】
（第１の実施形態の変形例）
続いて、第１の実施形態の変形例に係るスイッチ装置を有する高周波フロントエンド回路５Ｂについて、図を参照して説明する。
続いて、第１の実施形態の変形例に係るスイッチ装置を有する高周波フロントエンド回路５Ｂについて、図を参照して説明する。
【0088】
図１０は、変形例に係るスイッチ装置１０Ｂを備える高周波フロントエンド回路５Ｂの回路図である。本変形例に係るスイッチ装置１０Ｂは、第１の実施形態に係るスイッチ装置１０に比べて、被選択端子である端子Ｐｃ３１Ｂをさらに有し、ＳＰＤＴ型のスイッチ回路１に代わりＳＰ３Ｔ型のスイッチ回路１Ｂを含む点が異なる。スイッチ回路１Ｂは、スイッチ回路１に比べて、端子Ｐｃ３１Ｂに接続された端子Ｐｃ１０２Ｂと、端子Ｐｓ１０と端子Ｐｓ１０２Ｂとの間に接続されたスイッチ素子Ｅ１１２Ｂと、端子Ｐｓ１０２Ｂとグランドとの間に接続されたスイッチ素子Ｅ２１２Ｂとをさらに有する。
【0089】
本変形例における高周波フロントエンド回路５Ｂは、スイッチ装置１０Ｂに加えて、Ｂａｎｄ３２，Ｂａｎｄ３およびＢａｎｄ１に対応するマルチプレクサ２１Ｂと、Ｂａｎｄ７に対応するマルチプレクサ２２と、Ｂａｎｄ４０に対応するフィルタ３１と，Ｂａｎｄ３４およびＢａｎｄ３９に対応するマルチプレクサ３１Ｂと、Ｂａｎｄ４１に対応するフィルタ３２とを備える。
【0090】
以下、このように構成された高周波フロントエンド回路５Ｂの特性について、説明する。
【0091】
図１１Ａ、図１１Ｂ、図１１Ｃ、図１２Ａ、図１２Ｂ、図１３Ａ、図１３Ｂ、図１４Ａ、および、図１４Ｂは、本変形例に係る高周波フロントエンド回路５Ｂにおける各経路に流れる高周波信号の周波数に対する挿入損失を示すシミュレーション結果である。
【0092】
図１１Ａ～図１１Ｃ、図１２Ａおよび図１２Ｂは、共通端子Ｐａｎに対して１つのデバイスのみが接続された状態のシミュレーション結果である。具体的には、図１１Ａは、Ｂａｎｄ３２，Ｂａｎｄ３およびＢａｎｄ１に対応するマルチプレクサ２１Ｂのみが共通端子Ｐａｎに接続された状態のシミュレーション結果である。図１１Ｂは、Ｂａｎｄ３４およびＢａｎｄ３９に対応するマルチプレクサ３１Ｂのみが共通端子Ｐａｎに接続された状態のシミュレーション結果である。図１１Ｃは、Ｂａｎｄ７に対応するフィルタ３２のみが共通端子Ｐａｎに接続された状態のシミュレーション結果である。図１２Ａは、Ｂａｎｄ４０に対応するフィルタ３１のみが共通端子Ｐａｎに接続された状態のシミュレーション結果である。図１２Ｂは、Ｂａｎｄ４１に対応するフィルタ３２のみが共通端子Ｐａｎに接続された状態のシミュレーション結果である。
【0093】
図１３Ａ、図１３Ｂ、図１４Ａおよび図１４Ｂは、共通端子Ｐａｎに対して２つのデバイスが接続された状態のシミュレーション結果である。図１３Ａは、Ｂａｎｄ３２，Ｂａｎｄ３およびＢａｎｄ１に対応するマルチプレクサ２１Ｂと、Ｂａｎｄ４０に対応するフィルタ３１とが、共通端子Ｐａｎに接続された状態のシミュレーション結果である。図１３Ｂは、Ｂａｎｄ３２，Ｂａｎｄ３およびＢａｎｄ１に対応するマルチプレクサ２１Ｂと、Ｂａｎｄ４１に対応するフィルタ３２とが、共通端子Ｐａｎに接続された状態のシミュレーション結果である。図１４Ａは、Ｂａｎｄ３２，Ｂａｎｄ３およびＢａｎｄ１に対応するマルチプレクサ２１Ｂと、Ｂａｎｄ７に対応するフィルタ３２とが、共通端子Ｐａｎに接続された状態のシミュレーション結果である。図１４Ｂは、Ｂａｎｄ３４およびＢａｎｄ３９に対応するマルチプレクサ３１Ｂと、Ｂａｎｄ４１に対応するフィルタ３２とが、共通端子Ｐａｎに接続された状態のシミュレーション結果である。
【0094】
以下、本変形例によって奏される効果について、比較例３を用いて説明する。図１５は、比較例３に係るスイッチ装置１０Ｄを備える高周波フロントエンド回路５Ｄの回路図である。比較例３に係るスイッチ装置１０Ｄは、第１の実施形態の変形例に係るスイッチ装置１０Ｂに比べて、スイッチ回路２に代わり、比較例２で説明したスイッチ回路２Ａを備える点が異なる。表１に、変形例および比較例３について、各経路に流れる高周波信号の挿入損失を示す。表１には、最左列に記載されたバンドに対応するフィルタあるいはマルチプレクサが共通端子Ｐａｎに接続された際の、最上段に記載されたバンドの通過帯域内における挿入損失の最大値が記載されている。なお、本明細書において、図中あるいは表中では、Ｂａｎｄが「Ｂ」、送信帯域が「Ｔｘ」、受信帯域が「Ｒｘ」、送受信帯域が「ＴＲｘ」と表記されており、例えば、Ｂａｎｄ４１の送受信帯域は「Ｂ４１ＴＲｘ」と表記されている。
【0095】
【表1】
【0096】
表１より、何れの場合においても、第１の実施形態の変形例では、比較例３に比べて、帯域内における挿入損失の最大値が小さくなっていることが分かる。具体的には、第１の実施形態と同様、第１の実施形態の変形例においても、スイッチ回路２とスイッチ回路３とがカスケード接続された経路において半導体素子の数を少なくしたことにより、当該経路を通過するＢａｎｄ４１およびＢａｎｄ７の高周波信号の挿入損失を低減することができる。また、スイッチ回路２とスイッチ回路３とがカスケード接続された経路と異なる経路を通過するバンドの高周波信号についても、第１の実施形態と同様、第１の実施形態の変形例においても、スイッチ回路１Ｂのストレー容量を低減できるため、インピーダンス不整合による挿入損失を低減できる。
【0097】
なお、例えば、ＰＣ２（Ｐｏｗｅｒ Ｃｌａｓｓ２）のバンドに対応する送信フィルタは、カスケード接続されたスイッチ回路２およびスイッチ回路３とは異なるスイッチ回路１に接続されていてもよい。
【0098】
これによれば、比較的高い送信パワーが要求されるバンドについて、信号の損失を低減してパワーを維持したまま、共通端子Ｐａｎへと信号を伝搬することができる。
【0099】
また、例えば、ＰＣ３（Ｐｏｗｅｒ Ｃｌａｓｓ３）のバンドに対応する送信フィルタは、カスケード接続されたスイッチ回路２およびスイッチ回路３に接続されていてもよい。言い換えるならば、最大送信電力が比較的小さい送信フィルタはカスケード接続されているスイッチ回路３に接続されていてもよい。
【0100】
（第２の実施形態）
近年のマルチバンド化に伴ってスイッチ装置に接続されるデバイス（フィルタ）が増加につれ、スイッチ装置のストレー容量が大きくなっている。このため、第１の実施形態に係るスイッチ装置を用いても、不整合損失を十分に低減できないことがある。そこで、第２の実施形態においては、スイッチ装置の不整合損失の抑制に効果を奏する整合回路に着目して説明する。
近年のマルチバンド化に伴ってスイッチ装置に接続されるデバイス（フィルタ）が増加につれ、スイッチ装置のストレー容量が大きくなっている。このため、第１の実施形態に係るスイッチ装置を用いても、不整合損失を十分に低減できないことがある。そこで、第２の実施形態においては、スイッチ装置の不整合損失の抑制に効果を奏する整合回路に着目して説明する。
【0101】
図１６は、第２の実施形態に係る高周波フロントエンド回路２００の回路図である。高周波フロントエンド回路２００は、第１の実施形態で説明した高周波フロントエンド回路５に比べてスイッチ装置１０の共通端子Ｐａｎと高周波フロントエンド回路２００の外部端子Ｐｅとの間に配置された整合回路１００を備える。
【0102】
整合回路１００は、２つのインダクタＬ１，Ｌ２と、１つのキャパシタＣとを有する、π型の整合回路である。具体的には、インダクタＬ１（第１インダクタ）は、共通端子Ｐａｎと外部端子Ｐｅとを結ぶ経路に配置されている。インダクタＬ２（第２インダクタ）は、共通端子ＰａｎとインダクタＬ１とを結ぶ経路と、グランドとを結ぶ経路に配置されている。キャパシタＣは、外部端子ＰｅとインダクタＬ１とを結ぶ経路と、グランドとを結ぶ経路にキャパシタＣが配置されている。
【0103】
このような整合回路１００を備えることにより、第２の実施形態によれば、スイッチ装置１０のストレー容量が大きくなった場合でも、不整合損失の増大を抑制することができる。
【0104】
図１７Ａ１～図１７Ｃ１、および、図１７Ａ２～図１７Ｃ２は、ストレー容量と損失との関係を説明するためのグラフである。具体的には、図１７Ａ１～図１７Ｃ１は、スイッチ装置１０に対して第２の実施形態における整合回路１００が付加されたときのインピーダンスを示すスミスチャートであり、ぞれぞれ、スイッチ装置１０のストレー容量Ｃｐ１が０．５，１．０，２．０［ｐＦ］の場合のインピーダンスが示されている。図１７Ａ２～図１７Ｃ２は、スイッチ装置１０に対して第２の実施形態における整合回路１００が付加されたときの挿入損失を示すグラフであり、それぞれ、スイッチ装置１０のストレー容量Ｃｐ１が０．５，１．０，２．０［ｐＦ］の場合の挿入損失が示されている。第２の実施形態において、外部端子Ｐｅから見たインピーダンスを示す第１～第３のシミュレーション結果をスミスチャートで示したものである。
【0105】
第２の実施形態における整合回路１００が付加されたときのインピーダンスが示された図１７Ａ１～図１７Ｃ１と、そうでないときのインピーダンスが示された図５Ａ～図５Ｃ１とを比較すると、ストレー容量Ｃｐ１が同じであっても、図１７Ａ１～図１７Ｃ１ではスミスチャートの中心付近におけるインピーダンスの軌跡が集中していることがわかる。その結果、第２の実施形態における整合回路１００が付加されたときの挿入損失が示された図１７Ａ２～図１７Ｃ２では、そうでないときの挿入損失が示された図５Ａ２～図５Ｃ２では、ストレー容量Ｃｐ１が同じであっても、帯域端における挿入損失が低減できていることが分かる。つまり、第２の実施形態における整合回路１００によれば、帯域内のインピーダンス偏差を低減することで、帯域端における不整合損失を低減するという効果が奏される。
【0106】
以下、このような効果が奏されるメカニズムについて、図１８Ａ１～図１８Ｄ１、および、図１８Ａ２～図１８Ｄ２を用いて説明する。図１８Ａ２～図１８Ｄ２は、図１８Ａ１～図１８Ｄ１のそれぞれの構成における、外部端子Ｐｅから見たインピーダンスを示すシミュレーション結果である。図１８Ａ２～図１８Ｄ２において、実線は帯域低域端のインピーダンスの軌跡を示しており、破線は帯域高域端のインピーダンスの軌跡を示している。
【0107】
図１８Ａ１は、スイッチ装置１０のストレー容量をストレー容量Ｃｐ１として示した回路図であり、図１８Ｂ１，図１８Ｃ１，図１８Ｄ１は、それぞれ、スイッチ装置１０に対して整合回路１００のインダクタＬ１，インダクタＬ２，キャパシタＣを順に付加していった回路図である。
【0108】
図１８Ａ２～図１８Ｄ２に示すように、素子を付加した際のインピーダンスのシフト量は帯域低域端と帯域高域端とで異なるものの、整合回路１００のインダクタＬ１，インダクタＬ２，キャパシタＣを順に付加することにより、実線で示される帯域低域端のインピーダンスと破線で示される帯域高域端のインピーダンスとがスミスチャートの中心に近づいていく。その結果、帯域低域端の不整合損失および帯域高域端の不整合損失を低減することができる。
【0109】
ここで、シリーズのインダクタＬ１のインダクタンス値は、シャントのインダクタＬ２のインダクタンス値よりも大きい。これにより、図１８Ｂ２と図１８Ｃ２に示されるように、インダクタＬ１を付加したときのインピーダンスのシフト量をインダクタＬ２を付加したときのインピーダンスのシフト量よりも大きくできる。その結果、キャパシタＣが付加された際に、帯域低域端および帯域高域端におけるインピーダンスをスミスチャートの中心に近づけて不整合損失を低減しやすくできる。
【0110】
また、スイッチ回路１のストレー容量をＣ１とし、スイッチ回路２におけるスイッチ素子のオフ容量をＣ２とし、スイッチ回路３のストレー容量をＣ３とすると、キャパシタＣの容量値Ｃ４は、スイッチ回路２が非導通の場合に式（１）の関係を満たし、かつ、スイッチ回路２が導通の場合に式（２）の関係を満たしてもよい。
【0111】
【数1】
【0112】
【数2】
【0113】
言い換えると、スイッチ装置１０のストレー容量をＣｐ１とした場合、式（３）の関係を満たしてもよい。
【0114】
【数3】
【0115】
図１８Ａ２と図１８Ｄ２に示されるように、図１８Ａ２は、図１８Ｄ２と比較してシフト量が大きい。そのため、インピーダンス不整合の抑制をより可能にするために、キャパシタＣの容量値Ｃ４は、スイッチ装置１０のストレー容量Ｃｐ１以下であってもよい。
【0116】
以上より、第２の実施形態においては、第１の実施形態の構成に加えて、さらに整合回路１００を備えることで、インピーダンス不整合の抑制を図る。その結果、挿入損失をさらに低減可能であることを示してきた。つまり、挿入損失を低減させる方法として、カスケード接続と整合回路を備える構成が示された。そのため、カスケード接続なしに整合回路を備える構成によって挿入損失を低減させてもよい。具体的には、例えば図４に示す比較例１に係る高周波フロントエンド回路２０００において、図１６に示す整合回路１００を備える構成であってもよい。この場合であっても挿入損失を低減できる。
【0117】
（その他の変形例）
以上、本発明の実施形態に係るフロントエンド回路について、第１の実施形態および２を挙げて説明したが、本発明は、上記実施形態に限定されるものではない。上記実施形態における任意の構成要素を組み合わせて実現される別の実施形態や、上記実施形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例も本発明に含まれる。
以上、本発明の実施形態に係るフロントエンド回路について、第１の実施形態および２を挙げて説明したが、本発明は、上記実施形態に限定されるものではない。上記実施形態における任意の構成要素を組み合わせて実現される別の実施形態や、上記実施形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例も本発明に含まれる。
【0118】
例えば、上記説明では、スイッチ回路１およびスイッチ回路３のそれぞれは、当該スイッチ回路の共通端子と非選択端子とを結ぶ経路上に配置された第１スイッチ素子だけでなく、当該経路とグランドとを結ぶ経路上にも第２スイッチ素子が配置されているとしたが、第２スイッチ素子は配置されていなくてもよい。
【0119】
また、例えば、第１スイッチ素子と第２スイッチ素子とは排他的に動作しなくてもよく、例えばスイッチ装置を動作させてないときには、ＥＳＤ保護のために、第１スイッチ素子と第２スイッチ素子とをいずれも導通状態としてもよい。
【0120】
また、例えば、スイッチ回路１における第１スイッチ素子の半導体素子のスタック数は、スイッチ回路３における第１スイッチ素子の半導体素子のスタック数と異なってもよい。例えば、スイッチ回路１に接続されるデバイスがＰＣ２に対応し、スイッチ回路３に接続されるデバイスがＰＣ３に対応する場合、要求される送信パワーを満たすために、スイッチ回路１におけるスタック数をスイッチ回路３におけるスタック数よりも少なくすることで、要求される送信パワーを満たせるようにしてもよい。
【0121】
また、例えば、スイッチ回路２における第１スイッチ素子の半導体素子のスタック数は、１に限らず、スイッチ回路１における第１スイッチ素子の半導体素子のスタック数より少なければよい。例えば、スイッチ回路３を介してスイッチ回路２に接続されるデバイスがＰＣ２に対応する場合、スイッチ回路２における第１スイッチ素子の半導体素子のスタック数は、２以上であってもよい。
【0122】
また、例えば、スイッチ回路１における第１スイッチ素子の半導体素子のスタック数は、スイッチ回路２における第１スイッチ素子のスタック数と、スイッチ回路３における第１スイッチ素子の半導体素子のスタック数およびスイッチ素子１３２の半導体素子のスタック数との和よりも大きくてもよい。
【0123】
また、例えば、スイッチ回路３における第１スイッチ素子が非導通状態のとき、スイッチ回路２における第１スイッチ素子が非導通状態でなくてもよい。つまり、スイッチ回路３における第１スイッチ素子が非導通状態のとき、スイッチ回路２における第１スイッチ素子が導通状態であってもよい。
【0124】
また、例えば、スイッチ回路２は、ＳＰＳＴ型のスイッチでなくてもよい。例えば、スイッチ回路２はＳＰ２Ｔや、ＳＰ３Ｔ型のスイッチであってもよい。
【符号の説明】
【0125】
１、１Ｂ、２、２Ａ、３ スイッチ回路
１ａ、１ｂ、３ａ、３ｂ 経路
５、２００、２０００ 高周波フロントエンド回路
１０、１０Ａ、１０Ｂ、１０Ｄ、１０００ スイッチ装置
２１、２２ マルチプレクサ
２１Ｂ、３１、３１Ｂ、３２、２１１、２１１Ｂ、２１２、２１３、２１４、２２１、２２２、２３１、２３２、３１１Ｂ、３１２Ｂ、Ｆ フィルタ
１００ 整合回路
１１１、１１２、１３２ スイッチ素子
Ｂ１、Ｂ３、Ｂ３２、Ｂ３４、Ｂ３９、Ｂ４０、Ｂ４１、Ｂ７ 通信バンド
Ｃ４ 容量値
Ｃｐ１ オフ容量
Ｅ１００、Ｅ１１１、Ｅ１１２、Ｅ１１２Ｂ、Ｅ１２１、Ｅ１２１Ａ、Ｅ１３１、Ｅ１３２、Ｅ２００、Ｅ２１１、Ｅ２１２、Ｅ２１２Ｂ、Ｅ２２２、Ｅ２２２Ａ、Ｅ２３１、Ｅ２３２ スイッチ素子
Ｌ１、Ｌ１１、Ｌ２ インダクタ
Ｐａｎ、Ｐｃ３１Ｂ 共通端子
Ｐｂ１、Ｐｂ１Ｂ、Ｐｂ２、Ｐｂ３、Ｐｂ４、Ｐｂ５、Ｐｂ５Ｂ、Ｐｂ５Ｃ、Ｐｂ６、Ｐｂ７、Ｐｂ８、Ｐｃ２１、Ｐｃ２２、Ｐｃ３１、Ｐｃ３２、Ｐｓ１０、Ｐｓ１０、Ｐｓ１００、Ｐｓ１０１、Ｐｓ１０２、Ｐｓ１０２Ｂ、Ｐｓ１１００、Ｐｓ１２００、Ｐｓ１３００、Ｐｓ１４００、Ｐｓ２０、Ｐｓ２０１、Ｐｓ２０１Ａ、Ｐｓ３０、Ｐｓ３００、Ｐｓ３０１、Ｐｓ３０２、Ｐｓａｎ 端子
Ｐｅ、Ｐｅ１０００ 外部端子
Ｑ１１、Ｑ２１、Ｑ３１、Ｑｓ１、Ｑｓ１１、Ｑｓ２、Ｑｓ２１、Ｑｓ３、Ｑｓ３１、Ｑｓ４、Ｑｓ５、Ｑｓ６、Ｑｓ７、Ｑｓ８ ＦＥＴ
Ｖｃ１ａ、Ｖｃ１ｂ、Ｖｃ２、Ｖｃ３ａ、Ｖｃ３ｂ 制御端子
Ｗ１ フィンガー幅
ｎ スタック数
１ａ、１ｂ、３ａ、３ｂ 経路
５、２００、２０００ 高周波フロントエンド回路
１０、１０Ａ、１０Ｂ、１０Ｄ、１０００ スイッチ装置
２１、２２ マルチプレクサ
２１Ｂ、３１、３１Ｂ、３２、２１１、２１１Ｂ、２１２、２１３、２１４、２２１、２２２、２３１、２３２、３１１Ｂ、３１２Ｂ、Ｆ フィルタ
１００ 整合回路
１１１、１１２、１３２ スイッチ素子
Ｂ１、Ｂ３、Ｂ３２、Ｂ３４、Ｂ３９、Ｂ４０、Ｂ４１、Ｂ７ 通信バンド
Ｃ４ 容量値
Ｃｐ１ オフ容量
Ｅ１００、Ｅ１１１、Ｅ１１２、Ｅ１１２Ｂ、Ｅ１２１、Ｅ１２１Ａ、Ｅ１３１、Ｅ１３２、Ｅ２００、Ｅ２１１、Ｅ２１２、Ｅ２１２Ｂ、Ｅ２２２、Ｅ２２２Ａ、Ｅ２３１、Ｅ２３２ スイッチ素子
Ｌ１、Ｌ１１、Ｌ２ インダクタ
Ｐａｎ、Ｐｃ３１Ｂ 共通端子
Ｐｂ１、Ｐｂ１Ｂ、Ｐｂ２、Ｐｂ３、Ｐｂ４、Ｐｂ５、Ｐｂ５Ｂ、Ｐｂ５Ｃ、Ｐｂ６、Ｐｂ７、Ｐｂ８、Ｐｃ２１、Ｐｃ２２、Ｐｃ３１、Ｐｃ３２、Ｐｓ１０、Ｐｓ１０、Ｐｓ１００、Ｐｓ１０１、Ｐｓ１０２、Ｐｓ１０２Ｂ、Ｐｓ１１００、Ｐｓ１２００、Ｐｓ１３００、Ｐｓ１４００、Ｐｓ２０、Ｐｓ２０１、Ｐｓ２０１Ａ、Ｐｓ３０、Ｐｓ３００、Ｐｓ３０１、Ｐｓ３０２、Ｐｓａｎ 端子
Ｐｅ、Ｐｅ１０００ 外部端子
Ｑ１１、Ｑ２１、Ｑ３１、Ｑｓ１、Ｑｓ１１、Ｑｓ２、Ｑｓ２１、Ｑｓ３、Ｑｓ３１、Ｑｓ４、Ｑｓ５、Ｑｓ６、Ｑｓ７、Ｑｓ８ ＦＥＴ
Ｖｃ１ａ、Ｖｃ１ｂ、Ｖｃ２、Ｖｃ３ａ、Ｖｃ３ｂ 制御端子
Ｗ１ フィンガー幅
ｎ スタック数
【図1】
【図2】
【図3】
【図4】
【図5A1】
【図5B1】
【図5C1】
【図5A2】
【図5B2】
【図5C2】
【図6】
【図7】
【図8】
【図9A】
【図9B】
【図9C】
【図10】
【図11A】
【図11B】
【図11C】
【図12A】
【図12B】
【図13A】
【図13B】
【図14A】
【図14B】
【図15】
【図16】
【図17A1】
【図17B1】
【図17C1】
【図17A2】
【図17B2】
【図17C2】
【図18A1】
【図18B1】
【図18C1】
【図18D1】
【図18A2】
【図18B2】
【図18C2】
【図18D2】
