特開 2024-123294 遅延回路の遅延を決定するための回路および方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024123294

(43)【公開日】2024-09-11

(54)【発明の名称】遅延回路の遅延を決定するための回路および方法

(51)【国際特許分類】

   H03K 5/131 20140101AFI20240904BHJP

   H03K 5/19 20060101ALI20240904BHJP

【ＦＩ】

H03K5/131

H03K5/19 Z

【審査請求】未請求

【請求項の数】20

【出願形態】ＯＬ

【外国語出願】

(21)【出願番号】P 2024024910

(22)【出願日】2024-02-21

(31)【優先権主張番号】18/174,823

(32)【優先日】2023-02-27

(33)【優先権主張国・地域又は機関】US

(71)【出願人】

【識別番号】518364964

【氏名又は名称】ルネサス エレクトロニクス アメリカ インコーポレイテッド

【氏名又は名称原語表記】ＲＥＮＥＳＡＳ ＥＬＥＣＴＲＯＮＩＣＳ ＡＭＥＲＩＣＡ ＩＮＣ．

【住所又は居所原語表記】１００１ Ｍｕｒｐｈｙ Ｒａｎｃｈ Ｒｏａｄ， Ｍｉｌｐｉｔａｓ， Ｃａｌｉｆｏｒｎｉａ ９５０３５， Ｕ．Ｓ．Ａ．

(74)【代理人】

【識別番号】110002066

【氏名又は名称】弁理士法人筒井国際特許事務所

(72)【発明者】

【氏名】リチャード・アーネスト・ガイス

(57)【要約】      （修正有）

【課題】遅延を決定するための回路および対応する方法を提供する。
【解決手段】回路は、遅延回路と、フィードバック回路と、センサ回路および調整回路で形成するコントローラまたはドライバ回路と呼ばれる回路と、を含む。遅延回路は、入力エッジを有する入力信号を受信し、出力エッジを有する出力信号を提供する。入力エッジと出力エッジは、遅延によって分離される。フィードバック回路は、遅延回路に一連の連続した出力パルスを生成させる。コントローラは、遅延を第１の遅延値に設定し、出力パルスの第１の期間を測定し、遅延を第２の遅延値に設定し、出力パルスの第２の期間を測定する。次に、コントローラは、第１の期間と第２の期間との間の差に基づいて遅延を計算する。
【選択図】図１

【特許請求の範囲】

【請求項1】

遅延回路の遅延を決定する方法であって、前記方法は、
入力エッジを有する入力信号を受信し、出力エッジを有する出力信号を提供するように構成された遅延回路を提供することであって、前記入力エッジと前記出力エッジとが遅延によって分離されていること、
遅延回路をフィードバック回路に結合して、前記遅延回路に一連の連続した出力パルスを生成させること、
前記遅延を第１の遅延値に設定し、出力パルスの第１の期間を測定すること、
前記遅延を第２の遅延値に設定し、出力パルスの第２の期間を測定すること、
前記第１の期間と前記第２の期間との間の差に基づいて遅延を計算すること、
を含む方法。

【請求項2】

前記フィードバック回路は、前記フィードバック回路への入力としてフィードバック信号を生成するように構成され、前記フィードバック信号は、前記一連の連続した出力パルスを生じさせる第１のエッジおよび第２のエッジを有するフィードバックパルスを有し、前記フィードバックパルスの前記第１のエッジは、前記入力エッジと比較して逆の極性を有する、請求項１に記載の方法。

【請求項3】

出力パルスの前記第１および第２の期間を測定することは、
目標出力パルス数を設定すること、
前記第１の遅延値における目標出力パルス数に対する第１の基準カウント数をカウントすること、
前記第２の遅延値における目標出力パルス数に対する第２の基準カウント数をカウントすること、
を含む、請求項１に記載の方法。

【請求項4】

前記第１の遅延値は、最小遅延値であり、前記第２の遅延値は、前記最小遅延値と最大遅延値との間で選ばれた遅延値または前記最大遅延値に等しい遅延値である、請求項１に記載の方法。

【請求項5】

前記計算された遅延を目標値と比較して、差分測定値を得ることを含む、請求項４に記載の方法。

【請求項6】

前記差分測定値を低減するために前記遅延を反復的に調整すること、または、補正された遅延値を得るために補正係数を計算しかつ前記遅延を前記補正された遅延値に設定すること、を含む、請求項４に記載の方法。

【請求項7】

入力エッジを有する入力信号を受信し、出力エッジを有する出力信号を提供するように構成された遅延回路であって、前記入力エッジと前記出力エッジとが遅延によって分離されている、遅延回路、
前記遅延回路に一連の連続した出力パルスを生成させるように適合されたフィードバック回路、
および、前記遅延を第１の遅延値に設定し、前記出力パルスの第１の期間を測定し、前記遅延を第２の遅延値に設定し、前記出力パルスの第２の期間を測定し、前記第１の期間と前記第２の期間との差に基づいて前記遅延を計算するように構成されたコントローラ、
を含む回路。

【請求項8】

前記コントローラは、目標出力パルス数を設定するように構成され、前記第１の遅延値における前記目標出力パルス数のための第１の基準カウント数をカウントし、前記第２の遅延値における前記目標出力パルス数のための第２の基準カウント数をカウントする、請求項７に記載の回路。

【請求項9】

前記コントローラは、調整回路およびセンサ回路を備え、前記調整回路は、前記遅延を前記第１または前記第２の遅延値に設定し、前記第１の遅延のための第１の基準カウント数または前記第２の遅延のための第２の基準カウント数をカウントするように前記センサ回路を起動するように構成される、請求項８に記載の回路。

【請求項10】

前記センサ回路は、基準カウンタと、カウンタコントローラに結合された遅延カウンタと、を備え、前記遅延カウンタは、前記目標出力パルス数をカウントするように構成され、前記基準カウンタは、前記第１および第２の基準カウント数を提供するように構成される、請求項９に記載の回路。

【請求項11】

前記遅延カウンタは、前記目標出力パルス数をカウントし、前記カウンタコントローラに終了信号を送信するように構成され、前記終了信号を受信すると、前記カウンタコントローラは、前記基準カウンタを停止し、前記基準カウンタから前記調整回路に前記基準カウント数を送信する停止信号を生成するように構成される、請求項１０に記載の回路。

【請求項12】

前記調整回路は、前記第１の基準カウント数を用いて前記出力信号の前記第１の期間を計算し、前記第２の基準カウント数を用いて前記出力信号の前記第２の期間を計算し、前記第１の期間と前記第２の期間との差を計算するように構成された計算器を備える、請求項９に記載の回路。

【請求項13】

前記第１の遅延値は、最小遅延値であり、前記第２の遅延値は、前記最小遅延値と最大遅延値との間で選ばれた遅延値または前記最大遅延値に等しい遅延値である、請求項７に記載の回路。

【請求項14】

前記計算器は、差分測定値を得るために、前記計算された遅延を目標値と比較するように構成される、請求項１３に記載の回路。

【請求項15】

前記調整回路は、前記遅延を調整するための調整信号を生成し、前記差分測定値を低減するために前記遅延を反復的に調整するように構成される、請求項１４に記載の回路。

【請求項16】

前記調整回路は、補正された遅延値を得るために補正係数を計算し、前記遅延を前記補正された遅延値に設定するように構成される、請求項１４に記載の回路。

【請求項17】

前記フィードバック回路は、前記出力信号に基づいてフィードバック信号を提供するように構成され、前記回路は、外部信号と前記フィードバック信号との間で前記入力信号を選択するように構成されたセレクタを備える、請求項７に記載の回路。

【請求項18】

前記フィードバック回路は、フィードバックループにおいて前記遅延回路に結合されたメモリデバイスを備える、請求項１７に記載の回路。

【請求項19】

前記フィードバック回路は、第１の遅延を介して前記セレクタに結合されたリセット入力と、第２の遅延を介して前記遅延回路の前記出力に結合されたクロック入力と、前記セレクタに結合された出力とを有するフリップフロップを備える、請求項１８に記載の回路。

【請求項20】

前記外部信号を前記セレクタに提供するように構成された分数ディバイダを備える、請求項１７に記載の回路。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、遅延回路の遅延を決定するための回路および対応する方法に関する。

【背景技術】

【0002】

従来の遅延測定は、遅延要素のトリガ入力イベントと遅延要素の出力イベントとの間の時間を直接的または間接的に測定する何らかの方法を伴う。

【0003】

直接時間測定は、測定される回路の遅延よりも小さい時間ステップを有する時間測定機構を必要とする。これは、その精度および分解能を制限する非常に高速なクロックを必要とする。直接時間測定は、測定される回路の入力トリガイベントまたは出力イベントにおける任意の時間誤差を被る。また、整数周期のみがカウントされるので、被試験回路を測定している既知のクロック周期の分解能に起因する測定誤差が存在する。これは、既知のクロックの＋／－１周期の誤差を与える。

【0004】

間接時間測定は、測定される回路の入力、ならびに測定される回路の出力によってトリガされる回路を実装することによって行うことができる。この例は、コンデンサへの固定電流を使用して、入力イベントで電圧ランプを開始し、出力イベントで電圧ランプを停止し、次いで、生じた電圧変化を測定する回路であり得る。これにより、電圧測定を遅延自体よりも遅い速度で行うことができる。間接時間測定は、電圧ランプおよび電圧測定要素の誤差によって制限される。

【発明の概要】

【発明が解決しようとする課題】

【0005】

本開示の目的は、上述の制限の１つまたは複数に対処することである。

【課題を解決するための手段】

【0006】

本開示の第１の態様によれば、遅延回路の遅延を決定する方法が提供され、本方法は、
入力エッジを有する入力信号を受信し、出力エッジを有する出力信号を提供するように構成された遅延回路を提供することであって、入力エッジおよび出力エッジは、遅延によって分離されること、
遅延回路をフィードバック回路に結合して、遅延回路に一連の連続した出力パルスを生成させること、
遅延を第１の遅延値に設定し、出力パルスの第１の期間を測定すること、
遅延を第２の遅延値に設定し、出力パルスの第２の期間を測定すること、
第１の期間と第２の期間との間の差に基づいて遅延を計算すること、
を含む。

【0007】

例えば、遅延は、入力パルスの終了と出力パルスの開始との間の持続時間であってもよい。

【0008】

任意選択的に、フィードバック回路は、そのフィードバック回路への入力としてフィードバック信号を生成するように構成され、フィードバック信号は、一連の連続出力パルスを生じさせる第１のエッジおよび第２のエッジを有するフィードバックパルスを有し、フィードバックパルスの第１のエッジは、入力エッジと比較して逆の極性を有する。

【0009】

任意選択的に、出力パルスの第１および第２の期間を測定することは、目標出力パルス数を設定することと、第１の遅延値において目標出力パルス数のための第１の基準カウント数をカウントすることと、第２の遅延値において目標出力パルス数のための第２の基準カウント数をカウントすることとを含む。

【0010】

任意選択的に、第１の遅延値は、最小遅延値であり、第２の遅延値は、最小遅延値と最大遅延値との間で選択された遅延値または最大遅延値に等しい遅延値である。

【0011】

例えば、第２の遅延値が最大遅延値である場合、遅延は、遅延回路のフルスケール遅延である。

【0012】

任意選択的に、本方法は、計算された遅延を目標値と比較して差分測定値を得ることを含む。

【0013】

任意選択的に、本方法は、遅延を反復的に調整して差分測定値を低減することを含む。例えば、遅延を調整し、フルスケール遅延の更新された値を得るために測定のセットを実行し、更新された値を目標値と比較するステップは、差分測定を低減するために反復的に繰り返されてもよい。

【0014】

任意選択的に、方法は、補正された遅延値を得るために補正係数を計算することと、補正された遅延値に遅延を設定することとを含む。

【0015】

本開示の第２の態様によれば、以下を含む回路が提供される：
入力エッジを有する入力信号を受信し、出力エッジを有する出力信号を提供するように構成され、入力エッジおよび出力エッジは、遅延によって分離される遅延回路、
遅延回路に一連の連続した出力パルスを生成させるように適合されたフィードバック回路、
および、前記遅延を第１の遅延値に設定し、出力パルスの第１の期間を測定し、前記遅延を第２の遅延値に設定し、出力パルスの第２の期間を測定し、前記第１の期間と前記第２の期間との差に基づいて前記遅延を計算するように構成されたコントローラ。

【0016】

任意選択的に、コントローラは、目標出力パルス数を設定するように構成され、第１の遅延値における目標出力パルス数のための第１の基準カウント数をカウントし、第２の遅延値における目標出力パルス数のための第２の基準カウント数をカウントする。

【0017】

任意選択的に、コントローラは、調整回路およびセンサ回路を備え、調整回路は、遅延を第１または第２の遅延値に設定し、センサ回路を開始して、第１の遅延についての第１の基準カウント数または第２の遅延についての第２の基準カウント数をカウントするように構成される。

【0018】

任意選択的に、センサ回路は、基準カウンタと、カウンタコントローラに結合された遅延カウンタとを備え、遅延カウンタは、目標出力パルス数をカウントするように構成され、基準カウンタは、第１および第２の基準カウント数を提供するように構成される。

【0019】

任意選択的に、遅延カウンタは、目標出力パルス数をカウントし、かつ終了信号をカウンタコントローラに送信するように構成され、終了信号を受信すると、カウンタコントローラは、停止信号を生成して、基準カウンタを停止し、基準カウンタからの基準カウント数を調整回路に送信するように構成される。

【0020】

任意選択的に、調整回路は、第１の基準カウント数を使用して出力信号の第１の期間を計算し、第２の基準カウント数を使用して出力信号の第２の期間を計算し、第１の期間と第２の期間との間の差を計算するように構成された計算器を備える。

【0021】

任意選択的に、第１の遅延値は、最小遅延値であり、第２の遅延値は、最小遅延値と最大遅延値との間、または最大遅延値に等しい遅延値である。

【0022】

任意選択的に、計算器は、計算された遅延を目標値と比較して差分測定値を得るように構成される。

【0023】

任意選択的に、調整回路は、遅延を調整するための調整信号を生成し、差分測定値を低減するために遅延を反復的に調整するように構成される。

【0024】

任意選択的に、調整回路は、補正された遅延値を得るために補正係数を計算し、遅延を補正された遅延値に設定するように構成される。

【0025】

任意選択的に、フィードバック回路は、出力信号に基づいてフィードバック信号を提供するように構成され、回路は、外部信号とフィードバック信号との間で入力信号を選択するように構成されたセレクタを備える。例えば、セレクタは、マルチプレクサまたはスイッチを含んでいてもよい。

【0026】

任意選択的に、フィードバック回路は、フィードバックループにおいて遅延回路に結合されたメモリデバイスを備える。

【0027】

任意選択的に、フィードバック回路は、第１の遅延を介してセレクタに結合されたリセット入力と、第２の遅延を介して遅延回路の出力に結合されたクロック入力と、セレクタに結合された出力とを有するフリップフロップを備える。

【0028】

任意選択的に、回路は、外部信号をセレクタに提供するように構成された分数ディバイダを備える。

【0029】

本開示の第１の態様に関して説明したオプションは、本開示の第２の態様にも共通する。

【図面の簡単な説明】

【0030】

本開示は、例として、添付の図面を参照して、以下でさらに詳細に説明される。

【図1】図１は、遅延回路の遅延を決定する方法のフローチャートである。

【図2】図２は、図１の方法を実施するための回路の図である。

【図3】図３は、例示的なフィードバック回路の図である。

【図4】図４は、図３のフィードバック回路の動作を示すタイミング図である。

【図5】図５は、図２の回路の例示的な実装である。

【図6】図６は、図２の回路に結合された分数ディバイダの図である。

【発明を実施するための形態】

【0031】

図１は、遅延回路の遅延を決定する方法のフローチャートである。

【0032】

ステップ１１０において、遅延回路が提供される。遅延回路は、入力エッジを有する入力信号を受信し、出力エッジを有する出力信号を提供するように構成される。入力エッジと出力エッジは、遅延によって分離される。エッジは、信号がローからハイへ（論理０から論理１へ）またはハイからローへ（論理１から論理０へ）状態が変化するときに生じ得る。例えば、遅延は、入力パルスの終了と出力パルスの開始との間の持続時間であってもよい。遅延は、プログラム可能な遅延であってもよい。

【0033】

ステップ１２０において、遅延回路は、フィードバック回路に結合され、遅延回路に一連の連続した出力パルスを生成させる。フィードバック回路は、フィードバック回路への入力としてフィードバック信号を生成するように構成され得る。フィードバック信号は、一連の連続した出力パルスを生じさせる第１のエッジおよび第２のエッジを有するフィードバックパルスを有する。フィードバックパルスの第１のエッジは、入力エッジと比較して逆の極性を有する。例えば、入力エッジが立ち下がりエッジである場合、フィードバック信号の第１のエッジは、立ち上がりエッジであり、逆もまた同様である。

【0034】

ステップ１３０において、遅延は、第１の遅延値に設定され、出力パルスの第１の期間が測定される。ステップ１４０において、遅延が第２の遅延値に設定され、出力パルスの第２の期間が測定される。ステップ１５０において、第１の期間と第２の期間との間の差に基づいて遅延が計算される。

【0035】

例えば、出力パルスの第１および第２の期間を測定するステップは、目標出力パルス数を設定するステップと、第１の遅延値において目標出力パルス数のための第１の基準カウント数をカウントするステップと、第２の遅延値において目標出力パルス数のための第２の基準カウント数をカウントするステップと、を含み得る。したがって、期間および遅延は、基準カウンタからの基準カウントの単位で提供され得る。

【0036】

図２は、図１の方法を実施するための回路の図である。回路２００は、マルチプレクサ２２０に結合された入力およびセンサ回路２３０に結合された出力を有する遅延回路２１０を含む。マルチプレクサ２２０は、入力信号選択機能を実行するためのスイッチまたはスイッチ回路に置き換えられてもよいことが理解されよう。遅延回路２１０は、プログラム可能な遅延回路であってもよい。フィードバック回路２４０は、遅延回路の出力とマルチプレクサ２２０との間のフィードバックループにおいて遅延回路２１０に結合される。フィードバック回路２４０は、遅延回路２１０によって受信されると、遅延回路２１０に一連の連続出力パルスを生成させるフィードバック信号を生成するように適合される。較正回路２５０とも呼ばれる調整回路は、マルチプレクサ２２０、遅延回路２１０、およびセンサ回路２３０に結合される。センサ回路２３０および調整回路２５０は共に、コントローラまたはドライバ回路と呼ばれることがある回路を形成する。

【0037】

遅延回路２１０は、最小遅延値と最大遅延値との間に設定され得るプログラム可能な遅延を提供するように適合された回路であり得る。遅延回路２１０は、異なる方法で実装されてもよく、例えば、遅延を生成するためのランプ発生器を含んでもよい。この例では、遅延は、ランプ信号の傾きを変更することによって変更することができる。

【0038】

フィードバック回路２４０は、遅延回路２１０が対応する期間Ｔに関連する所与の周波数で繰り返しの一連のパルスを生成することを可能にする。次に、複数の連続した遅延をセンサ回路２３０によって測定することができ、したがって、遅延測定の精度を向上させる。

【0039】

動作において、マルチプレクサ２２０は、外部信号（Ｎｏｒｍａｌ＿ｄｅｌａｙ＿ｉｎ）、フィードバック回路２４０からのフィードバック信号（ＦＢ＿ｏｕｔ）、および調整回路２５０からの選択信号（ＦＢ＿ｓｅｌｅｃｔ）を受信して、外部信号またはフィードバック信号のいずれかを通過させる。したがって、遅延回路２１０によって受信される入力信号は、外部信号またはフィードバック信号のいずれかである。フィードバック信号が選択されると、遅延回路２１０は、一連の連続した出力パルスを生成する。シリーズ内のパルス数は、センサ回路２３０によってカウントされる。

【0040】

調整回路２５０は、遅延回路２１０の遅延を目標値に設定する信号（Ｄｅｌａｙ＿ｖａｌｕｅ）と、遅延を調整する信号（Ｄｅｌａｙ＿ｔｕｎｅ）とを生成する。遅延回路２１０の実装に応じて、信号Ｄｅｌａｙ＿ｖａｌｕｅおよびＤｅｌａｙ＿ｔｕｎｅは、遅延を設定および調整するためにランプ発生器によって受信され得る。

【0041】

例えば、調整回路２５０を使用して、遅延を第１の遅延値に設定し、センサ回路２３０を開始して一連の測定を実行することができる。目標出力パルス数Ｎが設定され、センサ回路は、目標出力パルス数Ｎに対する第１の基準カウント数を第１の遅延値でカウントするために使用される。次に、センサ回路を使用して、第２の遅延値における目標出力パルス数Ｎに対する第２の基準カウント数をカウントする。

【0042】

調整回路２５０は、センサ回路２３０から基準カウント数を受け取り、各種演算を行う。例えば、調整回路は、第１の基準カウント数を使用して出力信号の第１の期間Ｔ１を計算し、第２の基準カウント数を使用して出力信号の第２の期間Ｔ２を計算し得る。次いで、調整回路を使用して、第１のプログラム可能な遅延と第２のプログラム可能な遅延との間の差を得るために、差Ｔ１－Ｔ２を計算することができる。

【0043】

第１のプログラム可能な遅延が最小遅延に設定され、第２のプログラム可能な遅延が最大遅延に設定される場合、差Ｔ１－Ｔ２は、遅延回路のフルスケール遅延を定義する。フルスケール遅延は、目標のフルスケール遅延と比較することができる。調整回路はまた、遅延を調整するための信号（Ｄｅｌａｙ＿ｔｕｎｅ）を生成するように構成される。遅延回路を較正するために、いくつかの測定セットを反復的に実行することができる。

【0044】

例えば、第１の測定セットは、第１の値、例えば「１／２」に設定されたＤｅｌａｙ＿ｔｕｎｅ信号を用いて実行され、Ｔ１－Ｔ２の第１の値を取得する。第１の値Ｔ１－Ｔ２が目標フルスケール遅延よりも小さい場合、遅延同調信号は、例えば「１／２」から「２」に増加され、第２の測定セットがＴ１－Ｔ２の第２の値を得るために実行される。第２の値Ｔ１－Ｔ２が目標フルスケール遅延よりも小さい場合、遅延同調信号は、さらに増加する。同様に、第２の値Ｔ１－Ｔ２が目標フルスケール遅延よりも大きい場合、遅延同調信号は、減少する。

【0045】

遅延同調信号を反復的に調整することによって、フルスケール遅延は、その目標値に向かって収束する。あるいは、補正された遅延値を得るために補正係数が計算されてもよい。その後、遅延は、補正された遅延値に設定される。

【0046】

図３は、図２の回路で使用するための例示的なフィードバック回路の図である。フィードバック回路３００は、第１の遅延（ＦＢ遅延）３２０および第２の遅延（ＦＢリセット遅延）３３０に結合されたＤフリップフロップ３１０などのメモリデバイスを含む。第１の遅延３２０は、遅延回路２１０からの出力（Ｄｅｌａｙ＿ｏｕｔ）を受け取るための入力と、クロック信号（ＦＢ＿ｃｌｏｃｋ）を供給するための出力とを有する。Ｄフリップフロップ３１０は、論理信号を受信するためのデータ入力Ｄと、第１の遅延３２０からクロック信号（ＦＢ＿ｃｌｋ）を受信するためのクロック入力と、第２の遅延３３０からリセット信号（ＦＢ＿ｒｅｓｅｔ）を受信するためのリセット入力と、フィードバックループにおいて第２の遅延３３０に結合された出力Ｑとを有する。出力Ｑは、フィードバック信号（ＦＢ＿ｏｕｔ）をマルチプレクサ２２０および第２の遅延３３０に提供する。

【0047】

遅延回路の出力は、３２０によって受信される。立ち上がりエッジは、最初に第１の遅延３２０だけ遅延される。第１の遅延３２０は、発振の最小期間・周期を設定する。ダイナミックフリップフロップ（ＤＦＦ）３１０のデータ入力は、論理「１」であるので、ＤＦＦのクロック入力の立ち上がりエッジは、ＤＦＦのＱ出力を論理「１」にする。第２の遅延３３０は、ＤＦＦを論理「０」にクリアして戻すＤＦＦのリセット経路における遅延であり、ＤＦＦ３１０がクロックされるたびに、第２の遅延３３０の幅のワンショットアクティブハイパルスを効果的に生成する。シーケンスを開始するために単純なロジックを追加することができる。例えば、ＯＲゲートは、第１の遅延３２０の出力において加算されてもよい。この場合、ＯＲゲートは、信号ＦＢ＿ｃｌｋを受信するための第１の入力と、初期化信号を受信するための第２の入力と、３１０のクロック入力に結合された出力と、を有する。

【0048】

図４は、図２の遅延回路に結合された図３のフィードバック回路の動作を示すタイミング図である。図４は、マルチプレクサ２２０によって提供される入力遅延信号（Ｄｅｌａｙ＿ｉｎ）４１０、遅延回路２１０によって提供される出力遅延信号（Ｄｅｌａｙ＿ｏｕｔ）４２０、第１の遅延３２０によって提供されるクロック信号（ＦＢ＿ｃｌｏｃｋ）４３０、Ｄフリップフロップ３１０によって提供される出力信号（ＦＢ＿ｏｕｔ）４４０、および第２の遅延３３０によって提供されるリセット信号（ＦＢ＿ｒｅｓｅｔ）４５０を示す。矢印は、論理信号の立ち上がりエッジまたは立ち下がりエッジによってトリガされる因果関係を表す。

【0049】

動作において、遅延回路２１０は、時間ｔ１に示される入力エッジを有する入力信号４１０を受信する。回路が動作されると、複数の入力パルスが期間Ｔで形成される。それから、回路２１０は、同じ期間Ｔを有する複数の出力パルスを有する信号４２０を出力する。信号がハイであるとき（論理１）、パルスは、信号のオン時間によって定義される。期間Ｔは、信号４１０、４２０、４３０、４４０、および４５０について同じである。

【0050】

フィードバック回路２４０は、同じ期間Ｔを有する複数のフィードバックパルスを有するフィードバック信号４４０を生成する。これにより、遅延回路２１０は、複数の連続する出力パルスを生成する。

【0051】

時間ｔ１において、入力信号４１０は、ローになり、時間ｔ２において、出力信号４２０は、ローからハイになる。時間ｔ１とｔ２との間の持続時間Δは、遅延回路の遅延を表す。したがって、遅延回路２１０は、その入力が論理「０」になるときに遅延を開始し、その出力は、前記遅延の後に論理「１」に遷移する。

【0052】

時間ｔ３において、クロック信号４３０は、ハイになる。これは、時間ｔ４において、フィードバック出力パルス（４４０がローからハイになる）の生成をトリガする。次に、時間ｔ５において、新たな入力パルスが生成され（４１０がローからハイになる）、時間ｔ６において、リセットパルスが生成される（４５０がローからハイになる）。したがって、時間ｔ４において、出力信号（ＦＢ＿ｏｕｔ）４４０の立ち上がりエッジは、時間ｔ５において信号４１０の立ち上がりエッジを生じさせる。

【0053】

時間ｔ７において、フィードバック信号４４０は、ローになる。これは、時間ｔ８においてローになるように４１０をトリガする。したがって、時間ｔ７において、出力信号（ＦＢ＿ｏｕｔ）４４０の立ち下がりエッジは、時間ｔ８において信号４１０の立ち下がりエッジを生じさせる。その後、パルスの新しいサイクルが再び開始される。

【0054】

遅延回路２１０が論理「０」から論理「１」に遷移すると（時間ｔ２参照）、フィードバック回路２４０は、遅延回路２１０にアクティブハイパルスを送り（時間ｔ４参照）、これにより遅延回路がリセットされ、入力（Ｄｅｌａｙ＿ｉｎ）が「０」から論理「１」になった直後（時間ｔ５）にその出力は、論理「０」に遷移して戻る（時間ｔ６参照）。

【0055】

フィードバック回路２４０からのアクティブハイパルスが論理「０」に戻ると（時間ｔ７参照）、遅延回路２１０は、その遅延を開始し（時間ｔ８）、最終的にその出力は、論理「１」になり、プロセスを再開する。

【0056】

したがって、フィードバック信号４４０は、連続するフィードバックパルス上に形成される。フィードバックパルスは、一連の連続した出力パルスを生じさせる第１のエッジ（時間ｔ４を参照）および第２のエッジ（時間ｔ７を参照）を有する。フィードバックパルスの第１のエッジは、入力信号４１０の入力エッジと比較して逆の極性を有する（時間ｔ１参照）。

【0057】

図４に示す信号の極性（立ち上がりエッジでは、ローからハイへ、立ち下がりエッジでは、ハイからローへ）を逆にしてもよいことが理解されよう。

【0058】

繰り返しパルスの期間Ｔは、発振期間とも呼ばれ、被試験回路の遅延、および追加の遅延を含む。時間ｔ１とｔ２との間の遅延Δを除いて、全ての遅延は、一定である。遅延Δを変化させることにより、期間Ｔも変化する。発振期間Ｔは、マルチプレクサ２２０を通る遅延、遅延回路２１０の遅延、第１の遅延３２０の入力遅延、および第２の遅延３３０の遅延（フィードバック回路の出力がハイである時間に対応する）を含む、いくつかの遅延の合計に等しい。期間Ｔを測定し、固定遅延を減算することにより、被試験回路２１０の遅延を得ることができる。

【0059】

周波数測定は、既知のクロックのクロック周期の数を、被試験回路の固定された周期数だけカウントすることによって実行することができる。繰り返しパルスの多くの期間を測定することによって、測定の精度が改善される。

【0060】

内部期間のいずれかのエッジの時間誤差は、測定に影響を与えず、最初と最後のエッジの時間誤差のみが測定誤差に影響を与える。例えば、１０００周期を測定することによって、最初のエッジおよび最後のエッジの誤差は、それぞれ１０００のうち１つだけであり、したがって、それぞれ１０００倍だけ低減される。

【0061】

直接測定アプローチと同様に、既知のクロックの既知の＋／－１クロック周期の整数カウントに起因する誤差が依然として存在するが、その誤差は、被試験回路の複数の周期を測定することに起因して、今や低減される。１０００周期を測定することによって、既知のクロック周期整数カウント誤差は、被試験回路の１０００周期全体に対してちょうど＋／－１であり、したがって、係数１０００だけ低減される。

【0062】

２パス試験を使用し、次いで、これらの２つの測定値間の差を取ることは、他の遅延が２つのパスについて同じである限り、被試験回路の遅延を分離するために使用され得る。プログラミング値の影響を受ける回路における唯一の遅延は、被試験回路の遅延である。プログラム可能な遅延の場合、２パス試験は、２つの異なるプログラム可能な遅延値を用いて反復パルス周期を測定することによって達成される。

【0063】

プログラム可能な遅延の計算例を以下に示す。

【0064】

Ｔ（Ｘ）と称されるプログラム可能な遅延値Ｘについての測定期間、およびＴ（Ｙ）と称されるプログラム可能な遅延値Ｙについての測定期間は、以下のように表される：
T(X)=
fixed_delay_multiplexer +
fixed_delay_circuit_under_test +
programmable_delay_circuit_under_test(X) +
fixed_delay_feedback_circuit
T(Y)=
fixed_delay_multiplexer +
fixed_delay_circuit_under_test +
programmable_delay_circuit_under_test(Y) +
fixed_delay_feedback_circuit
その結果、２つの測定された期間の差は：
T(X)-T(Y)=
programmable_delay_circuit_under_test(Y) -
programmable_delay_circuit_under_test(X)
Ｙ ＝ ＭＡＸおよびＸ ＝ ＭＩＮに設定することにより、２パス測定の差は、被試験回路のフルスケール遅延になる。
Ｔ（ＭＩＮ）－Ｔ（ＭＡＸ）＝ Δ（ＭＩＮ）Δ（ＭＡＸ）であり、その結果、Δ（ＭＩＮ）＝０の場合、
Ｔ（ＭＡＸ）－Ｔ（ＭＩＮ）＝ Δ（ＭＡＸ）
例えば、ＭＩＮ＝０およびＭＡＸ＝１００である。

【0065】

平均単位Ｄｅｌａｙは、Ｔ（ＭＡＸ）－Ｔ（ＭＩＮ）／遅延値単位の数として表されてもよい。

【0066】

より一般的には、Ｔ（ＭＩＮ）－Ｔ（Ｚ）＝ Δ（ＭＩＮ）Δ（Ｚ）であり、Δ（ＭＩＮ）＝０の場合、Ｔ（Ｚ）－Ｔ（ＭＩＮ）＝ Δ（Ｚ）であり、ここで、Ｚは、ＭＩＮ≦Ｚ≦ＭＡＸとなるように、最小遅延ＭＩＮと最大遅延ＭＡＸとの間の（およびそれに等しい）任意の値をとるように選択され得る。したがって、各ユニット遅延を個別に計算することが可能である。

【0067】

図５は、図２の回路の例示的な実装である。回路５００は、マルチプレクサ５２０に結合された入力と、センサ回路５３０に結合された出力とを有する遅延回路５１０を含む。フィードバック回路５４０は、遅延回路の出力とマルチプレクサ５２０との間のフィードバックループにおいて遅延回路５１０に結合される。調整回路５４０は、遅延回路５１０を調整するために設けられる。

【0068】

この例では、フィードバック回路５４０が図３のように実装される。センサ回路５３０は、遅延カウンタ５３２とも呼ばれる第１のカウンタと、基準カウンタ５３４とも呼ばれる第２のカウンタと、を含む。第１および第２のカウンタを制御するために、カウンタ制御ロジック５３６とも呼ばれるコントローラが設けられる。基準カウンタ５３４は、基準クロック信号Ｒｅｆ＿ｃｌｋを提供する基準クロック発生器５３８に結合される。

【0069】

較正制御ロジック５５０とも呼ばれる調整回路は、第１および第２のカウンタ５３２、５３４、コントローラ５３６、遅延回路５１０、およびマルチプレクサ５２０に結合される。

【0070】

調整回路５５０は、いくつかの信号を生成するように構成される。調整回路５５０は、選択信号ＦＢ＿ｓｅｌｅｃｔを生成し、マルチプレクサ５２０に送信する。ＦＢ＿ｓｅｌｅｃｔが状態を例えばローからハイに変化させるとき、フィードバック回路５４０によって生成された出力信号ＦＢ＿ｏｕｔは、マルチプレクサ５２０によって選択される。

【0071】

調整回路５５０はまた、遅延回路５１０の遅延を目標値に設定するための信号Ｄｅｌａｙ＿ｖａｌｕｅを生成するように構成される。例えば、Ｄｅｌａｙ＿ｖａｌｕｅ信号は、遅延を最小遅延値または最大遅延値に設定するために使用され得る。

【0072】

調整回路５５０はまた、信号Ｉｎｉｔｉａｔｅ＿ｃｏｕｎｔを生成し、コントローラ５３６に送信するように構成される。コントローラ５３６がＩｎｉｔｉａｔｅ＿ｃｏｕｎｔ信号を受信すると、コントローラ５３６は、第１および第２のカウンタ５３２および５３４をリセットして、遅延回路５１０の出力の測定を実行する。

【0073】

回路５５０は、様々な異なる方法で実装され得る。例えば、回路５５０は、ソフトウェアコードを実行するように構成された論理回路またはプロセッサであり得る。制御論理回路５５０は、入力に基づいて論理が１つの状態から別の状態に移動するデジタル状態機械であってもよい。デジタル状態機械は、論理ゲート、またはプロセッサおよびソフトウェア状態機械を使用して実装することができる。

【0074】

動作において、調整回路５５０は、遅延回路５１０の遅延を、Ｄｅｌａｙ＿ｖａｌｕｅ信号を使用して目標値に設定する。遅延は、固定遅延およびプログラム可能な遅延を含むことができる。遅延は、第１の値に設定される。この例では、第１の値は、最小値であり、調整回路５５０は、選択信号（ＦＢ＿ｓｅｌｅｃｔ）をマルチプレクサ５２０に送り、フィードバック回路５４０からの信号（ＦＢ＿ｏｕｔ）を選択する。次に、遅延回路５１０は、第１の期間Ｔ１を有する一連の連続する出力パルスを提供する。また、調整回路５５０は、コントローラ５３６に指令信号（Ｉｎｉｔａｔｅ＿ｃｏｕｎｔ）を送信して測定を開始する。コントローラ５３６は、遅延カウンタ５３２および基準カウンタ５３４の両方に開始信号（Ｓｔａｒｔ＿ｃｏｕｎｔｅｒｓ）を送信して、それらの古いカウントをクリアし、新しいカウントを開始する。

【0075】

遅延カウンタ５３２は、出力信号Ｄｅｌａｙ＿ｏｕｔから一定数の出力パルスをカウントし、終了信号（Ｄｅｌａｙ＿ｃｏｕｎｔ＿ｄｏｎｅ）を生成してカウントを停止する。例えば、遅延カウンタ５３２によってカウントされる出力パルスの数は、予め定義されたまたは目標の数Ｎであってもよい。例えば、Ｎは、１０００に設定されてもよい。

【0076】

コントローラ５３６は、遅延カウンタ５３２から終了信号（Ｄｅｌａｙ＿ｃｏｕｎｔ＿ｄｏｎｅ）を受け取り、停止信号（Ｓｔｏｐ＿ｒｅｆ＿ｃｏｕｎｔｅｒ）を生成して基準カウンタ５３４を停止させ、カウントを停止させる。

【0077】

調整回路５５０は、Ｄｅｌａｙ＿ｃｏｕｎｔ＿ｄｏｎｅ信号を受信すると、カウント値Ｒｅｆ＿ｃｏｕｎｔおよびＤｅｌａｙ＿ｃｏｕｎｔの数を、それぞれ、基準カウンタ５３４および遅延カウンタ５３２からロードする。

【0078】

そして、調整回路５５０は、遅延を第２の値に設定する。この例では、第２の値は、最大値である。次に、遅延回路５１０は、第２の期間Ｔ２を有する一連の連続する出力パルスを提供する。

【0079】

調整回路５５０は、Ｉｎｉｔｉａｔｅ＿ｃｏｕｎｔ信号をコントローラ５３６に送信して、第１および第２のカウンタ５３２および５３４をリセットし、ここでは、第２の遅延値を使用して、遅延回路５１０の出力の別の測定を実行する。コントローラ５３６は、信号Ｓｔａｒｔ＿ｃｏｕｎｔｅｒを遅延カウンタ５３２および基準カウンタ５３４の両方に送信して、それらの古いカウントをクリアし、新しいカウントを開始する。

【0080】

一定数のＤｅｌａｙ＿ｏｕｔのカウント後、遅延カウンタ５３２は、Ｄｅｌａｙ＿ｃｏｕｎｔ＿ｄｏｎｅ信号を生成し、カウントを停止する。コントローラ５３６は、Ｄｅｌａｙ＿ｃｏｕｎｔ＿ｄｏｎｅ信号を感知し、Ｓｔｏｐ＿ｒｅｆ＿ｃｏｕｎｔｅｒを生成し、基準カウンタ５３４にカウントを停止させる。調整回路５５０は、Ｄｅｌａｙ＿ｃｏｕｎｔ＿ｄｏｎｅ信号を感知し、２つのカウンタからそれぞれカウント値Ｒｅｆ＿ｃｏｕｎｔおよびＤｅｌａｙ＿ｃｏｕｎｔのカウント数をロードする。

【0081】

次に、調整回路５５０は、基準カウンタ５３４から得られた２つのカウント数Ｒｅｆ＿ｃｏｕｎｔ＿ｍｉｎおよびＲｅｆ＿ｃｏｕｎｔ＿ｍａｘを、それぞれ最小および最大Ｄｅｌａｙ＿ｖａｌｕｅ測定値とともに使用して、出力信号の第１の期間Ｔ１および第２の期間Ｔ２を計算する。

【0082】

調整回路５５０は、第１のプログラム可能な遅延と第２のプログラム可能な遅延との差を得るために、第１の期間Ｔ１と第２の期間Ｔ２との間の差を計算する。

【0083】

第１のプログラム可能な遅延と第２のプログラム可能な遅延との間の差は、フルスケール範囲とも呼ばれる、遅延回路のフルスケール遅延を定義する。次いで、フルスケール遅延は、目標フルスケール遅延と比較される。次いで、フルスケール遅延と目標値との間の差が低減される。

【0084】

遅延回路５１０のフルスケール範囲が高すぎる場合、調整回路５５０は、フルスケール範囲を縮小するためにＤｅｌａｙ＿ｔｕｎｅ値を縮小する。同様に、遅延回路５１０のフルスケール範囲が低すぎる場合、調整回路５５０は、Ｄｅｌａｙ＿ｔｕｎｅ値を増加させてフルスケール範囲を増加させる。フルスケール範囲は、Ｄｅｌａｙ＿ｔｕｎｅがその最良の分解能に達するまで反復的に調整される。

【0085】

異なる較正手順を想定することができる。以下は、遅延回路のフルスケール範囲を、Ｔｇｏａｌとして定義される目標クロックの周期に等しくなるように較正するための手順である。

【0086】

以下の用語は、以下のように定義される：
Ｔｒｅｆ＿ｃｌｏｃｋは、５３８によって生成された基準クロックの周期である。
Ｔｒｅｆ＿ｃｌｏｃｋ ＝ Ｍ ＊ Ｔｇｏａｌ．
Ｎは、遅延カウンタ５３２によってカウントされるＤｅｌａｙ＿ｏｕｔ信号の連続する周期の数である。
ＲＣｍａｘは、「Ｄｅｌａｙ＿ｖａｌｕｅ」が最大に設定されたときの基準カウンタ５３４の最終カウント値である。
ＲＣｍｉｎは、「Ｄｅｌａｙ＿ｖａｌｕｅ」が最小に設定されたときの基準カウンタ５４３の最終カウント値である。
Ｄｆｉｘｅｄは、時間ｔ２とｔ８との間の一定の固定遅延である。これは、Ｄｅｌａｙ＿ｔｕｎｅ信号とＤｅｌａｙ＿ｖａｌｕｅ信号に依存しない。
Ｄｅｌａｙ＿ｃｉｒｃｕｉｔｍａｘは、Ｄｅｌａｙ＿ｖａｌｕｅが最大に設定されたときの遅延回路５１０の遅延である。
Ｄｅｌａｙ＿ｃｉｒｃｕｉｔｍｉｎは、Ｄｅｌａｙ＿ｖａｌｕｅが最小に設定されたときの遅延回路５１０の遅延である。
Ｔａｒｇｅｔ＿ｆｕｌｌｓｃａｌｅ＿ｃｏｕｎｔ は、最適なキャリブレーションデルタカウントを識別するために使用されるＲＣｍａｘ－ＲＣｍｉｎの目標フルスケールカウントである。

【0087】

測定中、基準カウンタ５３２は、Ｄｅｌａｙ＿ｃｏｕｎｔｅｒ ５３２と同じ時間の間カウントする。これは、同じカウント数ではなく、同じ時間である。

【0088】

以下の関係が適用される：
N *(Delay_circuitmax + Dfixed)= RCmax * Tref_clock
N *(Delay_circuitmin + Dfixed)= RCmin * Tref_clock。

【0089】

目標フルスケールに達すると、Ｄｅｌａｙ＿ｃｉｒｃｕｉｔｍａｘ－Ｄｅｌａｙ＿ｃｉｒｃｕｉｔｍｉｎ ＝ Ｔｇｏａｌになる。

【0090】

Ｔａｒｇｅｔ＿ｆｕｌｌｓｃａｌｅ＿ｃｏｕｎｔの計算は、以下の通りである：
N * [(Delay_circuitmax + Dfixed)-N * (Delay_circuitmin + Dfixed) = RCmin * Tref_clock-RCmin * Tref_clock
N * [(Delay_circuitmax + Dfixed) - (Delay_circuitmin + Dfixed)] = Tref_clock * [RCmax - RCmin]
N *[Delay_circuitmax - Delay_circuitmin] = M * Tgoal * [RCmax - RCmin]
Ｄｅｌａｙ＿ｃｉｒｃｕｉｔｍａｘ－Ｄｅｌａｙ＿ｃｉｒｃｕｉｔｍｉｎ ＝ Ｔｇｏａｌを設定し、方程式を以下のように低減する：
N = M *[RCmax - RCmin]
N = M * Target_fullscale_count
Target_fullscale_count = N / M。

【0091】

フルスケール較正手順については、以下のステップを実施することができる：
１． 「ＦＢ＿ｓｅｌｅｃｔ」を設定して「ＦＢ＿ｏｕｔ」パスを選択する
２． 「Ｄｅｌａｙ＿ｔｕｎｅ」を最大値の１／２ に設定する
３． 「Ｄｅｌａｙ＿ｖａｌｕｅ」を最小値に設定する
４． 「Ｉｎｉｔｉａｔｅ＿ｃｏｕｎｔ」を生成してカウンタをクリアし、新しいカウントを開始する
５． 「Ｄｅｌａｙ＿ｃｏｕｎｔ＿ｄｏｎｅ」を待つ
６． 「Ｒｅｆ＿ｃｏｕｎｔ」値をＲＣｍｉｎ として格納する
７． 「Ｄｅｌａｙ＿ｖａｌｕｅ」を最大値に設定する
８． 「Ｉｎｉｔｉａｔｅ＿ｃｏｕｎｔ」を生成してカウンタをクリアし、新しいカウントを開始する
９． 「Ｄｅｌａｙ＿ｃｏｕｎｔ＿ｄｏｎｅ」を待つ
１０． 「Ｒｅｆ＿ｃｏｕｎｔ」の値をＲＣａｘ として格納する
１１． 「基準カウンタ」のフルスケールカウントをＲＣｍａｘ－ＲＣｍｉｎとして計算する
１２． ＲＣｍａｘ－ＲＣｍｉｎをＴａｒｇｅｔ＿ｆｕｌｌｓｃａｌｅ＿ｃｏｕｎｔ と比較し、「Ｄｅｌａｙ＿ｔｕｎｅ」 を増減する必要があるかどうかを判断し、現在の値と上位または下位レンジの中間の「Ｄｅｌａｙ＿ｔｕｎｅ」 を３／４または１／４に設定する。これは、バイナリ検索アルゴリズムである
１３． 「Ｄｅｌａｙ＿ｔｕｎｅ」が最小分解能設定（バイナリサーチの最下位ビット）にない場合、ステップ３に戻る
１４ 「Ｄｅｌａｙ＿ｔｕｎｅ」が最小分解能設定（バイナリサーチの最下位ビット）にある場合、較正は終了するので、「ＦＢ＿ｓｅｌｅｃｔ」を設定して「Ｎｏｒｍａｌ＿ｄｅｌａｙ＿ｉｎ」パスを選択する。「遅延回路」（Ｄｅｌａｙ＿ｃｉｒｃｕｉｔｍａｘ － Ｄｅｌａｙ＿ｃｉｒｃｕｉｔｍｉｎ）のフルスケール遅延は、目標クロック（Ｔｇｏａｌ）の周期にできるだけ近くなった。

【0092】

あるいは、以下のステップを実施することによって、フルスケール補正係数を計算することができる：
１． 「ＦＢ＿ｓｅｌｅｃｔ」を設定して「ＦＢ＿ｏｕｔ」パスを選択する
２． 「Ｄｅｌａｙ＿ｔｕｎｅ」を公称値に設定する
３． 「Ｄｅｌａｙ＿ｖａｌｕｅ」を最小値に設定する
４． 「Ｉｎｉｔｉａｔｅ＿ｃｏｕｎｔ」を生成してカウンタをクリアし、新しいカウントを開始する
５． 「Ｄｅｌａｙ＿ｃｏｕｎｔ＿ｄｏｎｅ」を待つ
６． 「Ｒｅｆ＿ｃｏｕｎｔ」値をＲＣｍｉｎ として格納する
７． 「Ｄｅｌａｙ＿ｖａｌｕｅ」を最大値に設定する
８． 「Ｉｎｉｔｉａｔｅ＿ｃｏｕｎｔ」を生成してカウンタをクリアし、新しいカウントを開始する
９． 「Ｄｅｌａｙ＿ｃｏｕｎｔ＿ｄｏｎｅ」を待つ
１０． 「Ｒｅｆ＿ｃｏｕｎｔ」の値をＲＣａｘ として格納する
１１． 「基準カウンタ」のフルスケールカウントをＲＣｍａｘ－ＲＣｍｉｎとして計算する
１２． 目標期間の「ｆｕｌｌｓｃａｌｅ＿ｃｏｒｒｅｃｔｉｏｎ＿ｃｏｅｆｉｃｉｅｎｔ」 を実際の「Ｄｅｌａｙ Ｃｉｒｃｕｉｔ」 フルスケールに計算する。（Ｔａｒｇｅｔ＿ｆｕｌｌｓｃａｌｅ＿ｃｏｕｎｔ ／ ＲＣｍａｘ － ＲＣｍｉｎ）
１３． 「ＦＢ＿ｓｅｌｅｃｔ」で「Ｎｏｒｍａｌ＿ｄｅｌａｙ＿ｉｎ」パスを選択する
１４． 通常モードの「Ｄｅｌａｙ＿ｖａｌｕｅ」に「ｆｕｌｌｓｃａｌｅ＿ｃｏｒｒｅｃｔｉｏｎ＿ｃｏｅｆｉｃｉｅｎｔ」を掛け算して、Ｔｇｏａｌの理想的なフルスケール遅延に関する「Ｄｅｌａｙ Ｃｉｒｃｕｉｔ」 の実際の遅延を補正する。

【0093】

提案された回路および方法は、様々な用途に使用することができる。例えば、図２～図５に関して説明した回路は、分数クロックディバイダとともに使用して、そのジッタを補正または低減することができる。これは、プログラム可能な遅延のフルスケールが分数ディバイダの入力クロックの１周期に等しいことを保証することによって達成され得る。

【0094】

図６は、図２の回路に結合された分数ディバイダの図である。分数ディバイダ６６０は、図２に記載されているように回路２００に結合されている。動作中、分数ディバイダ６６０は、マルチプレクサ２２０のための信号（Ｎｏｒｍａｌ＿ｄｅｌａｙ＿ｉｎ）を生成する。

【0095】

例えば、フルスケール測定は、正確になるまでフルスケール遅延を調整し、したがってプログラム可能な遅延を較正する回路への入力として使用することができる。

【0096】

分数ディバイダは、最小で、Ｘ＋１だけでなく、数Ｘによって除算することができる整数ディバイダを含む。Ｘ ＋ ａ分数の除算値を生成するために、ディバイダは、Ｘでの除算とＸ ＋ １での除算を交互に行い、平均してＸ ＋ 分数で除算する。

【0097】

例えば、１０．２５の除算の場合、ディバイダは、１０、１０、１０、１１の除算値パターンを有し、その後、繰り返す。合計４ サイクルの場合、ディバイダは、４１で除算を行い、平均除算値は、１０．２５になる。ディバイダの個々の期間は、等間隔ではなく、これは望ましくない。

【0098】

累算器に分数を加算し、その累算分数を使用してプログラム可能な遅延を制御することによって、ディバイダの後、ディバイダ出力は、平均だけでなく、等しい間隔ごとに時間的に補正することができる。

【0099】

１回目の除算では、ディバイダは、１０で除算し、遅延は、０．２５だけ遅延させ、２回目の除算では、ディバイダは、１０で除算し、遅延は、０．５０だけ遅延させ、３回目の除算では、１０で除算し、遅延は、０．７５だけ遅延させ、４回目の除算では、１１で除算し、遅延は、０．００だけ遅延させる（ロールオーバー）。結果として得られる期間、周期は、以下の通りである：
10 + 0.25，(10 + 10)+ 0.50，(10 + 10 + 10)+ 0.75，(10 + 10 + 10 + 11)+ 0.00．
ここで、期間１０．２５、２０．５０、３０．７５、４１は、各出力間で１０．２５だけ等間隔に配置される。したがって、ジッタは、補正される。

【0100】

図６の例では、Ｎｏｒｍａｌ＿ｄｅｌａｙ＿ｉｎ信号は、値｛１０，１０，１０，１１｝を提供し、Ｎｏｒｍａｌ＿ｄｅｌａｙ＿ｏｕｔ信号は、値｛１０．２５，２０．５０，３０．７５，４１｝を提供する。

【0101】

したがって、当業者は、本開示から逸脱することなく、開示された構成の変形が可能であることを理解されるであろう。したがって、特定の実施形態の上記の説明は、例としてのみなされ、限定を目的とするものではない。当業者には明らかなように、記載された動作に大きな変更を加えることなく、多少の変更を加えることができる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【外国語明細書】