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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024123317
(43)【公開日】2024-09-12
(54)【発明の名称】記憶装置
(51)【国際特許分類】
H10B 51/20 20230101AFI20240905BHJP
H01L 21/336 20060101ALI20240905BHJP
H01L 21/316 20060101ALN20240905BHJP
【ＦＩ】
H10B51/20
H01L29/78 371
H01L21/316 X
【審査請求】未請求
【請求項の数】16
【出願形態】ＯＬ
(21)【出願番号】P 2023030620
(22)【出願日】2023-03-01
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100119035
【弁理士】
【氏名又は名称】池上 徹真
(74)【代理人】
【識別番号】100141036
【弁理士】
【氏名又は名称】須藤 章
(74)【代理人】
【識別番号】100178984
【弁理士】
【氏名又は名称】高下 雅弘
(72)【発明者】
【氏名】佐久間 悠
(72)【発明者】
【氏名】齋藤 真澄
(72)【発明者】
【氏名】松尾 浩司
【テーマコード（参考）】
5F058
5F083
5F101
【Ｆターム（参考）】
5F058BA11
5F058BC03
5F058BF02
5F058BJ04
5F083FR01
5F083FR05
5F083FR10
5F083GA01
5F083GA10
5F083JA03
5F083JA12
5F101BA62
5F101BD02
5F101BD16
5F101BD30
5F101BD34
(57)【要約】
【課題】高速動作が可能な記憶装置を提供する。
【解決手段】実施形態の記憶装置は、基板と、基板の表面に交差する第１の方向に延びた第１の電極層と、第１の方向に延びた第２の電極層と、第１の電極層及び第２の電極層を囲む第１の導電層と、第１の電極層と第１の導電層との間に設けられ、第１の電極層を囲み、Ｈｆ及びＺｒから選ばれる少なくとも一つの元素とＯを含む第１の絶縁層と、第２の電極層と第１の導電層との間に設けられ、第２の電極層を囲み、Ｈｆ及びＺｒから選ばれる少なくとも一つの元素とＯを含む第２の絶縁層と、第１の方向に延びた第１のゲート電極層と、第１のゲート電極層を囲み、第１の導電層に電気的に接続された第１の半導体層と、第１のゲート電極層と第１の半導体層との間に設けられ、第１のゲート電極層を囲む第１のゲート絶縁層と、を備える。
【選択図】図４
【解決手段】実施形態の記憶装置は、基板と、基板の表面に交差する第１の方向に延びた第１の電極層と、第１の方向に延びた第２の電極層と、第１の電極層及び第２の電極層を囲む第１の導電層と、第１の電極層と第１の導電層との間に設けられ、第１の電極層を囲み、Ｈｆ及びＺｒから選ばれる少なくとも一つの元素とＯを含む第１の絶縁層と、第２の電極層と第１の導電層との間に設けられ、第２の電極層を囲み、Ｈｆ及びＺｒから選ばれる少なくとも一つの元素とＯを含む第２の絶縁層と、第１の方向に延びた第１のゲート電極層と、第１のゲート電極層を囲み、第１の導電層に電気的に接続された第１の半導体層と、第１のゲート電極層と第１の半導体層との間に設けられ、第１のゲート電極層を囲む第１のゲート絶縁層と、を備える。
【選択図】図４
【特許請求の範囲】
【請求項1】
基板と、
前記基板の表面に交差する第１の方向に延びた第１の電極層と、
前記第１の方向に延びた第２の電極層と、
前記第１の電極層及び前記第２の電極層を囲む第１の導電層と、
前記第１の電極層と前記第１の導電層との間に設けられ、前記第１の電極層を囲み、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）から選ばれる少なくとも一つの元素と酸素（Ｏ）を含む第１の絶縁層と、
前記第２の電極層と前記第１の導電層との間に設けられ、前記第２の電極層を囲み、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）から選ばれる少なくとも一つの元素と酸素（Ｏ）を含む第２の絶縁層と、
前記第１の方向に延びた第１のゲート電極層と、
前記第１のゲート電極層を囲み、前記第１の導電層に電気的に接続された第１の半導体層と、
前記第１のゲート電極層と前記第１の半導体層との間に設けられ、前記第１のゲート電極層を囲む第１のゲート絶縁層と、
を備える記憶装置。
前記基板の表面に交差する第１の方向に延びた第１の電極層と、
前記第１の方向に延びた第２の電極層と、
前記第１の電極層及び前記第２の電極層を囲む第１の導電層と、
前記第１の電極層と前記第１の導電層との間に設けられ、前記第１の電極層を囲み、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）から選ばれる少なくとも一つの元素と酸素（Ｏ）を含む第１の絶縁層と、
前記第２の電極層と前記第１の導電層との間に設けられ、前記第２の電極層を囲み、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）から選ばれる少なくとも一つの元素と酸素（Ｏ）を含む第２の絶縁層と、
前記第１の方向に延びた第１のゲート電極層と、
前記第１のゲート電極層を囲み、前記第１の導電層に電気的に接続された第１の半導体層と、
前記第１のゲート電極層と前記第１の半導体層との間に設けられ、前記第１のゲート電極層を囲む第１のゲート絶縁層と、
を備える記憶装置。
【請求項2】
前記第１の導電層は金属を含む、請求項１記載の記憶装置。
【請求項3】
前記第１の電極層は前記ゲート電極層と前記第２の電極層との間に設けられる、請求項１記載の記憶装置。
【請求項4】
前記第１の絶縁層及び前記第２の絶縁層は、強誘電体を含む、請求項１記載の記憶装置。
【請求項5】
前記第１の絶縁層及び前記第２の絶縁層は、直方晶系又は三方晶系の結晶を含む、請求項１記載の記憶装置。
【請求項6】
前記第１の絶縁層及び前記第２の絶縁層は、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、ストロンチウム（Ｓｒ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及びバリウム（Ｂａ）からなる群から選ばれる少なくとも一つの元素を含む、請求項１記載の記憶装置。
【請求項7】
前記第１のゲート絶縁層は電荷を蓄えることが可能な電荷蓄積領域を含む、請求項１記載の記憶装置。
【請求項8】
前記第１の方向に延びた第３の電極層と、
前記第１の方向に延びた第４の電極層と、
前記第３の電極層及び前記第４の電極層を囲み、前記第１の導電層と離隔し、前記第１の導電層に対し前記表面に沿った第２の方向に設けられた第２の導電層と、
前記第３の電極層と前記第２の導電層との間に設けられ、前記第３の電極層を囲み、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）から選ばれる少なくとも一つの元素と酸素（Ｏ）を含む第３の絶縁層と、
前記第４の電極層と前記第２の導電層との間に設けられ、前記第４の電極層を囲み、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）から選ばれる少なくとも一つの元素と酸素（Ｏ）を含む第４の絶縁層と、
前記第１の方向に延びた第２のゲート電極層と、
前記第２のゲート電極層を囲み、前記第２の導電層に電気的に接続され、前記第１の半導体層と離隔した第２の半導体層と、
前記第２のゲート電極層と前記第２の半導体層との間に設けられ、前記第２のゲート電極層を囲む第２のゲート絶縁層と、
を更に備える、請求項１記載の記憶装置。
前記第１の方向に延びた第４の電極層と、
前記第３の電極層及び前記第４の電極層を囲み、前記第１の導電層と離隔し、前記第１の導電層に対し前記表面に沿った第２の方向に設けられた第２の導電層と、
前記第３の電極層と前記第２の導電層との間に設けられ、前記第３の電極層を囲み、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）から選ばれる少なくとも一つの元素と酸素（Ｏ）を含む第３の絶縁層と、
前記第４の電極層と前記第２の導電層との間に設けられ、前記第４の電極層を囲み、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）から選ばれる少なくとも一つの元素と酸素（Ｏ）を含む第４の絶縁層と、
前記第１の方向に延びた第２のゲート電極層と、
前記第２のゲート電極層を囲み、前記第２の導電層に電気的に接続され、前記第１の半導体層と離隔した第２の半導体層と、
前記第２のゲート電極層と前記第２の半導体層との間に設けられ、前記第２のゲート電極層を囲む第２のゲート絶縁層と、
を更に備える、請求項１記載の記憶装置。
【請求項9】
前記第１の電極層と前記第３の電極層は電気的に接続され、
前記第２の電極層と前記第４の電極層は電気的に接続され、
前記第１のゲート電極層と前記第２のゲート電極層は電気的に分離された、請求項８記載の記憶装置。
前記第２の電極層と前記第４の電極層は電気的に接続され、
前記第１のゲート電極層と前記第２のゲート電極層は電気的に分離された、請求項８記載の記憶装置。
【請求項10】
前記第１の半導体層及び前記第２の半導体層に電気的に接続された配線層を、更に備える請求項８記載の記憶装置。
【請求項11】
前記第１の電極層及び前記第２の電極層を囲み、前記第１の導電層と離隔し、前記第１の導電層と前記基板との間に設けられた第３の導電層と、
前記第１の電極層と前記第３の導電層との間に設けられ、前記第１の電極層を囲み、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）から選ばれる少なくとも一つの元素と酸素（Ｏ）を含む第５の絶縁層と、
前記第２の電極層と前記第３の導電層との間に設けられ、前記第２の電極層を囲み、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）から選ばれる少なくとも一つの元素と酸素（Ｏ）を含む第６の絶縁層と、
前記第１のゲート電極層を囲み、前記第３の導電層に電気的に接続され、前記第１の半導体層と離隔した第３の半導体層と、
前記第１のゲート電極層と前記第３の半導体層との間に設けられ、前記第１のゲート電極層を囲む第３のゲート絶縁層と、
を更に備える、請求項８記載の記憶装置。
前記第１の電極層と前記第３の導電層との間に設けられ、前記第１の電極層を囲み、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）から選ばれる少なくとも一つの元素と酸素（Ｏ）を含む第５の絶縁層と、
前記第２の電極層と前記第３の導電層との間に設けられ、前記第２の電極層を囲み、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）から選ばれる少なくとも一つの元素と酸素（Ｏ）を含む第６の絶縁層と、
前記第１のゲート電極層を囲み、前記第３の導電層に電気的に接続され、前記第１の半導体層と離隔した第３の半導体層と、
前記第１のゲート電極層と前記第３の半導体層との間に設けられ、前記第１のゲート電極層を囲む第３のゲート絶縁層と、
を更に備える、請求項８記載の記憶装置。
【請求項12】
前記第１の方向に垂直な断面において、前記第１の導電層は前記表面に沿った第３の方向に延び、前記第１の導電層は第１の部分と第２の部分を有し、前記第１の部分と前記第２の部分は前記第３の方向に交互に設けられ、前記第１の部分の前記表面に沿い前記第３の方向に垂直な第２の方向の幅は、前記第２の部分の前記第２の方向の幅よりも広い、請求項１記載の記憶装置。
【請求項13】
前記第１の方向に垂直な断面において、前記配線層は前記第２の方向に延び、前記配線層は第３の部分と第４の部分を有し、前記第３の部分と前記第４の部分は前記第２の方向に交互に設けられ、前記第３の部分の前記表面に沿い前記第２の方向に垂直な第３の方向の幅は、前記第４の部分の前記第３の方向の幅よりも広い、請求項１０記載の記憶装置。
【請求項14】
前記第１の方向に垂直な断面において、前記第１の導電層はジグザグに延びる、請求項１記載の記憶装置。
【請求項15】
前記第１の方向に垂直な断面において、前記配線層はジグザグに延びる、請求項１０記載の記憶装置。
【請求項16】
前記第１の方向に延び、前記配線層に囲まれた絶縁領域を、更に備える、請求項１０記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、記憶装置に関する。
【背景技術】
【0002】
強誘電体をメモリセルに用いる強誘電体メモリには、強誘電体の短い反転時間を利用することで、高速動作が期待できる。さらに、強誘電体メモリのメモリセルを３次元的に配置することで、高い集積度が期待できる。
【先行技術文献】
【非特許文献】
【0003】
【非特許文献1】Ｓｏｕ－Ｃｈｉ Ｃｈａｎｇ ｅｔ ａｌ，“Ａｎｔｉ－Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＨｆｘＺｒ１－ｘＯ２ Ｃａｐａｃｉｔｏｒｓ ｆｏｒ Ｈｉｇｈ－ｄｅｎｓｉｔｙ－３－Ｄ Ｅｍｂｅｄｄｅｄ－ＤＲＡＭ”，ＩＥＤＭ，２０２０，ｐｐ．２８．１－４．
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明が解決しようとする課題は、高速動作が可能な記憶装置を提供することにある。
【課題を解決するための手段】
【0005】
実施形態の記憶装置は、基板と、前記基板の表面に交差する第１の方向に延びた第１の電極層と、前記第１の方向に延びた第２の電極層と、前記第１の電極層及び前記第２の電極層を囲む第１の導電層と、前記第１の電極層と前記第１の導電層との間に設けられ、前記第１の電極層を囲み、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）から選ばれる少なくとも一つの元素と酸素（Ｏ）を含む第１の絶縁層と、前記第２の電極層と前記第１の導電層との間に設けられ、前記第２の電極層を囲み、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）から選ばれる少なくとも一つの元素と酸素（Ｏ）を含む第２の絶縁層と、前記第１の方向に延びた第１のゲート電極層と、前記第１のゲート電極層を囲み、前記第１の導電層に電気的に接続された第１の半導体層と、前記第１のゲート電極層と前記第１の半導体層との間に設けられ、前記第１のゲート電極層を囲む第１のゲート絶縁層と、を備える。
【図面の簡単な説明】
【0006】
【図1】第１の実施形態の記憶装置のブロック図。
【図2】第１の実施形態の記憶装置のメモリセルアレイの等価回路図。
【図3】第１の実施形態の記憶装置のメモリセルアレイのパターンレイアウト図。
【図4】第１の実施形態の記憶装置の模式断面図。
【図5】第１の実施形態の記憶装置の模式断面図。
【図6】第１の実施形態の記憶装置の模式断面図。
【図7】第１の実施形態の記憶装置の模式断面図。
【図8】第１の実施形態の記憶装置の模式断面図。
【図9】第１の実施形態の記憶装置の一部の拡大模式断面図。
【図10】第１の実施形態の記憶装置の製造方法を示す模式断面図。
【図11】第１の実施形態の記憶装置の製造方法を示す模式断面図。
【図12】第１の実施形態の記憶装置の製造方法を示す模式断面図。
【図13】第１の実施形態の記憶装置の製造方法を示す模式断面図。
【図14】第１の実施形態の記憶装置の製造方法を示す模式断面図。
【図15】第１の実施形態の記憶装置の製造方法を示す模式断面図。
【図16】第１の実施形態の記憶装置の製造方法を示す模式断面図。
【図17】第１の実施形態の記憶装置の製造方法を示す模式断面図。
【図18】第１の実施形態の記憶装置の製造方法を示す模式断面図。
【図19】第１の実施形態の記憶装置の製造方法を示す模式断面図。
【図20】第１の実施形態の記憶装置の製造方法を示す模式断面図。
【図21】第１の実施形態の記憶装置の製造方法を示す模式断面図。
【図22】第１の実施形態の記憶装置の製造方法を示す模式断面図。
【図23】第１の実施形態の記憶装置の製造方法を示す模式断面図。
【図24】第１の実施形態の記憶装置の製造方法を示す模式断面図。
【図25】第１の実施形態の記憶装置の製造方法を示す模式断面図。
【図26】第１の実施形態の記憶装置の製造方法を示す模式断面図。
【図27】第１の実施形態の記憶装置の製造方法を示す模式断面図。
【図28】第２の実施形態の記憶装置の一部の拡大模式断面図。
【図29】第３の実施形態の記憶装置のメモリセルアレイのパターンレイアウト図。
【発明を実施するための形態】
【0007】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。また、区別化のための英字を末尾に伴った参照符号が付された構成要素については、説明上、当該構成要素の間で相互に区別する必要が無い場合、末尾の英字が省略された参照符号を用いる場合がある。
【0008】
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とは、例えば、図面内での相対的位置関係を示す用語である。「上」、又は、「下」という用語は、必ずしも、重力に対する位置関係を規定する用語ではない。
【0009】
本明細書中の記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）や電子エネルギー損失分光法（Ｅｌｅｃｔｒｏｎ Ｅｎｅｒｇｙ Ｌｏｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＥＬＳ）などにより行うことが可能である。また、記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。また、記憶装置を構成する部材の構成物質の結晶系の同定、結晶系の存在割合の大小比較には、例えば、透過型電子顕微鏡やＸ線回折分析（Ｘ－ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ：ＸＲＤ）や電子線回折分析（Ｅｌｅｃｔｒｏｎ Ｂｅａｍ Ｄｉｆｆｒａｃｔｉｏｎ：ＥＢＤ）やＸ線光電分光分析（Ｘ－ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＸＰＳ）や放射光Ｘ線散乱解析（Ｓｙｎｃｈｒｏｔｒｏｎ Ｒａｄｉａｔｉｏｎ Ｘ－ｒａｙ Ａｂｓｏｒｐｔｉｏｎ Ｆｉｎｅ Ｓｔｒｕｃｔｕｒｅ：ＸＡＦＳ）を用いることが可能である。
【0010】
本明細書中「強誘電体」とは、外部から電場を印加せずとも自発的な分極（自発分極）があり、外部から電場を印加すると分極が反転する物質を意味する。また、本明細書中、自発分極はないが、外部から強い電場を印加することにより強誘電体と同様の特性を示す反強誘電体も「強誘電体」の範囲に含めるものとする。また、フェリ誘電体も「強誘電体」の範囲に含めるものとする。
【0011】
本明細書中「金属」とは、金属的性質を示す物質の総称であり、例えば、金属的性質を示す金属窒化物や金属炭化物などの金属化合物も「金属」の範囲に含めるものとする。
【0012】
（第１の実施形態）
第１の実施形態の記憶装置は、基板と、基板の表面に交差する第１の方向に延びた第１の電極層と、第１の方向に延びた第２の電極層と、第１の電極層及び第２の電極層を囲む第１の導電層と、第１の電極層と第１の導電層との間に設けられ、第１の電極層を囲み、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）から選ばれる少なくとも一つの元素及び酸素（Ｏ）を含む第１の絶縁層と、第２の電極層と第１の導電層との間に設けられ、第２の電極層を囲み、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）から選ばれる少なくとも一つの元素と酸素（Ｏ）を含む第２の絶縁層と、第１の方向に延びた第１のゲート電極層と、第１のゲート電極層を囲み、第１の導電層に電気的に接続された第１の半導体層と、第１のゲート電極層と第１の半導体層との間に設けられ、第１のゲート電極層を囲む第１のゲート絶縁層と、を備える。そして、第１の実施形態の記憶装置は、第１のゲート絶縁層は電荷を蓄えることが可能な電荷蓄積領域を含む。
第１の実施形態の記憶装置は、基板と、基板の表面に交差する第１の方向に延びた第１の電極層と、第１の方向に延びた第２の電極層と、第１の電極層及び第２の電極層を囲む第１の導電層と、第１の電極層と第１の導電層との間に設けられ、第１の電極層を囲み、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）から選ばれる少なくとも一つの元素及び酸素（Ｏ）を含む第１の絶縁層と、第２の電極層と第１の導電層との間に設けられ、第２の電極層を囲み、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）から選ばれる少なくとも一つの元素と酸素（Ｏ）を含む第２の絶縁層と、第１の方向に延びた第１のゲート電極層と、第１のゲート電極層を囲み、第１の導電層に電気的に接続された第１の半導体層と、第１のゲート電極層と第１の半導体層との間に設けられ、第１のゲート電極層を囲む第１のゲート絶縁層と、を備える。そして、第１の実施形態の記憶装置は、第１のゲート絶縁層は電荷を蓄えることが可能な電荷蓄積領域を含む。
【0013】
第１の実施形態の記憶装置は、３次元強誘電体メモリ１００である。３次元強誘電体メモリ１００は、メモリセルが３次元的に配置される。第１の実施形態の３次元強誘電体メモリ１００は、メモリセルとして、金属電極の間に強誘電体が挟まれた強誘電体キャパシタを用いる２端子型の強誘電体メモリである。３次元強誘電体メモリ１００は、不揮発性メモリである。
【0014】
図１は、第１の実施形態の記憶装置のブロック図である。図１は、第１の実施形態の３次元強誘電体メモリ１００の回路構成を示す。図１に示すように、３次元強誘電体メモリ１００は、メモリセルアレイ１０１、プレート線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、ワード線ドライバ回路１０６、ワード線デコーダ回路１０７、及び、制御回路１０８を備える。
【0015】
図２は、第１の実施形態の記憶装置のメモリセルアレイの等価回路図である。図２は、メモリセルアレイ１０１内の配線構造を模式的に示す。第１の実施形態のメモリセルアレイ１０１は、複数のセルキャパシタＣＣが立体的に配置された三次元構造を備える。
【0016】
以下、図２に示すｘ方向が第２の方向の一例である。ｙ方向が第３の方向の一例である。ｚ方向が第１の方向の一例である。ｙ方向はｘ方向と交差する。ｚ方向は、ｘ方向及びｙ方向と交差する。例えば、ｘ方向とｙ方向は直交する。例えば、ｚ方向とｘ方向及びｙ方向は直交する。
【0017】
メモリセルアレイ１０１は、図２に示すように複数のセルキャパシタＣＣ、キャパシタ接続線ＣＣＬ、選択トランジスタＳＴ、ローカルプレート線ＬＰＬ、グローバルプレート線ＧＰＬ、ローカルワード線ＬＷＬ、グローバルワード線ＧＷＬ、及び、ビット線ＢＬを備える。
【0018】
キャパシタ接続線ＣＣＬは、例えば、ｙ方向に延びる。ローカルプレート線ＬＰＬは、例えば、ｚ方向に延びる。グローバルプレート線ＧＰＬは、例えば、ｘ方向に延びる。ローカルワード線ＬＷＬは、例えば、ｚ方向に延びる。グローバルワード線ＧＷＬは、例えば、ｙ方向に延びる。また、ビット線ＢＬは、例えば、ｘ方向に延びる。
【0019】
複数のセルキャパシタＣＣが、ｙ方向に並んで設けられる。セルキャパシタＣＣは、第１の金属電極と第２の金属電極との間に強誘電体が挟まれた強誘電体キャパシタである。ｙ方向に並んで設けられる複数のセルキャパシタＣＣの第１の金属電極は電気的に接続される。複数のセルキャパシタＣＣの第１の金属電極は、キャパシタ接続線ＣＣＬによって電気的に接続される。複数のセルキャパシタＣＣの第２の金属電極は、それぞれ異なるローカルプレート線ＬＰＬに電気的に接続される。
【0020】
セルキャパシタＣＣの強誘電体の分極状態により、第１の金属電極と第２の金属電極との間に電圧を印加した場合の電流が変化する。例えば、強誘電体の分極反転が生じず、電流が低い状態をデータ“０”、強誘電体の分極反転が生じ、電流が高い状態をデータ“１”と定義すると、セルキャパシタＣＣは“０”と“１”の１ビットデータを記憶することが可能となる。
【0021】
キャパシタ接続線ＣＣＬは、複数のセルキャパシタＣＣの第１の金属電極の間を電気的に接続する。キャパシタ接続線ＣＣＬは、選択トランジスタＳＴのソース・ドレイン電極に接続される。
【0022】
選択トランジスタＳＴのソース・ドレイン電極の一方は、キャパシタ接続線ＣＣＬに電気的に接続される。選択トランジスタＳＴのソース・ドレイン電極の他方は、ビット線ＢＬに電気的に接続される。選択トランジスタＳＴのゲート電極は、ローカルワード線ＬＷＬに電気的に接続される。選択トランジスタＳＴは、ローカルワード線ＬＷＬに印加される電圧により制御される。
【0023】
ローカルプレート線ＬＰＬは、セルキャパシタＣＣの第２の金属電極に接続される。１本のローカルプレート線ＬＰＬは、例えば、ｚ方向に配置される複数のセルキャパシタＣＣの第２の金属電極に接続される。
【0024】
グローバルプレート線ＧＰＬは、ローカルプレート線ＬＰＬに電気的に接続される。１本のグローバルプレート線ＧＰＬは、例えば、ｘ方向に配置される複数のローカルプレート線ＬＰＬに電気的に接続される。
【0025】
ローカルワード線ＬＷＬは、選択トランジスタＳＴのゲート電極に電気的に接続される。１本のローカルワード線ＬＷＬは、例えば、ｚ方向に配置される複数の選択トランジスタＳＴのゲート電極に電気的に接続される。
【0026】
グローバルワード線ＧＷＬは、ローカルワード線ＬＷＬに電気的に接続される。１本のグローバルワード線ＧＷＬは、例えば、ｙ方向に配置される複数のローカルワード線ＬＷＬに電気的に接続される。
【0027】
ビット線ＢＬは、選択トランジスタＳＴのソース・ドレイン電極に電気的に接続される。１本のビット線ＢＬは、例えば、ｘ方向に配置される複数の選択トランジスタＳＴのソース・ドレイン電極に電気的に接続される。
【0028】
複数のグローバルプレート線ＧＰＬは、プレート線ドライバ回路１０２に電気的に接続される。複数のビット線ＢＬは、センスアンプ回路１０４に接続される。
【0029】
ローデコーダ回路１０３は、入力されたローアドレス信号に従って特定のグローバルプレート線ＧＰＬを選択する機能を備える。プレート線ドライバ回路１０２は、ローデコーダ回路１０３によって選択されたグローバルプレート線ＧＰＬに所定の電圧を印加する機能を備える。
【0030】
カラムデコーダ回路１０５は、入力されたカラムアドレス信号に従ってビット線ＢＬを選択する機能を備える。センスアンプ回路１０４は、カラムデコーダ回路１０５によって選択されたビット線ＢＬに所定の電圧を印加する機能を備える。また、選択されたビット線ＢＬに流れる電流又は電圧を検知して増幅する機能を備える。
【0031】
ワード線デコーダ回路１０７は、入力されたワード線アドレス信号に従って特定のグローバルワード線ＧＷＬを選択する機能を備える。ワード線ドライバ回路１０６は、ワード線デコーダ回路１０７によって選択されたグローバルワード線ＧＷＬに所定の電圧を印加する機能を備える。
【0032】
制御回路１０８は、プレート線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、ワード線ドライバ回路１０６、ワード線デコーダ回路１０７、及び、図示しないその他の回路を制御する機能を備える。
【0033】
プレート線ドライバ回路１０２、ローデコーダ回路１０３、センスアンプ回路１０４、カラムデコーダ回路１０５、ワード線ドライバ回路１０６、ワード線デコーダ回路１０７などの回路は、例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。
【0034】
例えば、図２において、破線で囲まれたセルキャパシタＣＣに記憶されたデータを読み出す場合、選択されたセルキャパシタＣＣに接続される選択トランジスタＳＴをオン状態にする。選択トランジスタＳＴのゲート電極に接続されるローカルワード線ＬＷＬにオン電圧を印加することにより、選択トランジスタＳＴがオン状態になる。ローカルワード線ＬＷＬにはグローバルワード線ＧＷＬからオン電圧が印加される。
【0035】
選択トランジスタＳＴがオン状態になることで、ビット線ＢＬと、選択されたセルキャパシタＣＣの第１の金属電極に接続されるキャパシタ接続線ＣＣＬとが導通する。
【0036】
そして、セルキャパシタＣＣの第２の金属電極に接続されるローカルプレート線ＬＰＬに読出し電圧を印加する。ローカルプレート線ＬＰＬにはグローバルプレート線ＧＰＬから読出し電圧が印加される。
【0037】
セルキャパシタＣＣの強誘電体の分極状態に応じて、ビット線ＢＬとローカルプレート線ＬＰＬとの間に電流が流れる。ビット線ＢＬとローカルプレート線ＬＰＬとの間に流れる電流に基づき、セルキャパシタＣＣに記憶されたデータを判定する。
【0038】
例えば、ビット線ＢＬに流れる電流をセンスアンプ回路１０４で増幅して、制御回路１０８でセルキャパシタＣＣに記憶されたデータを判定する。あるいは、ビット線ＢＬの電圧変化をセンスアンプ回路１０４で増幅して、制御回路１０８でセルキャパシタＣＣに記憶されたデータを判定する。
【0039】
図２では、一本のキャパシタ接続線ＣＣＬに接続されるセルキャパシタＣＣが４個の場合を例示しているが、一本のキャパシタ接続線ＣＣＬに接続されるセルキャパシタＣＣの数は４個に限定されるものではない。
【0040】
図３は、第１の実施形態の記憶装置のメモリセルアレイのパターンレイアウト図である。図３は、図２に示したメモリセルアレイ１０１の各配線のパターンレイアウトを示す。図３は、ｘｙ平面に各配線のパターンを投影した図である。
【0041】
【0042】
【0043】
【0044】
【0045】
【0046】
【0047】
メモリセルアレイ１０１は、半導体基板１０、基板絶縁層１２、第１の層間絶縁層１３、第２の層間絶縁層１４、コア絶縁領域１５、第１の配線絶縁層１６、第２の配線絶縁層１８、キャパシタ接続線層２０、プレート電極層２２、キャパシタ絶縁層２４、プレート配線層２６、ゲート電極層２８、チャネル半導体層３０、ゲート絶縁層３２、ゲート配線層３４、ビット線層３６、第１のコンタクトプラグ３８、及び第２のコンタクトプラグ４０を備える。
【0048】
半導体基板１０は、基板の一例である。コア絶縁領域１５は絶縁領域の一例である。
【0049】
キャパシタ接続線層２０は、第１のキャパシタ接続線層２０ａ、第２のキャパシタ接続線層２０ｂ、及び第３のキャパシタ接続線層２０ｃを含む。第１のキャパシタ接続線層２０ａは、第１の導電層の一例である。第２のキャパシタ接続線層２０ｂは、第２の導電層の一例である。第３のキャパシタ接続線層２０ｃは、第３の導電層の一例である。
【0050】
プレート電極層２２は、第１のプレート電極層２２ａ、第２のプレート電極層２２ｂ、第３のプレート電極層２２ｃ、及び第４のプレート電極層２２ｄを含む。第１のプレート電極層２２ａは第１の電極層の一例である。第２のプレート電極層２２ｂは第２の電極層の一例である。第３のプレート電極層２２ｃは第３の電極層の一例である。第４のプレート電極層２２ｄは第４の電極層の一例である。
【0051】
キャパシタ絶縁層２４は、第１のキャパシタ絶縁層２４ａ、第２のキャパシタ絶縁層２４ｂ、第３のキャパシタ絶縁層２４ｃ、第４のキャパシタ絶縁層２４ｄ、第５のキャパシタ絶縁層２４ｅ、及び第６のキャパシタ絶縁層２４ｆを含む。第１のキャパシタ絶縁層２４ａは、第１の絶縁層の一例である。第２のキャパシタ絶縁層２４ｂは、第２の絶縁層の一例である。第３のキャパシタ絶縁層２４ｃは、第３の絶縁層の一例である。第４のキャパシタ絶縁層２４ｄは、第４の絶縁層の一例である。第５のキャパシタ絶縁層２４ｅは、第５の絶縁層の一例である。第６のキャパシタ絶縁層２４ｆは、第６の絶縁層の一例である。
【0052】
ゲート電極層２８は、第１のゲート電極層２８ａ及び第２のゲート電極層２８ｂを含む。
【0053】
チャネル半導体層３０は、第１のチャネル半導体層３０ａ、第２のチャネル半導体層３０ｂ、及び第３のチャネル半導体層３０ｃを含む。第１のチャネル半導体層３０ａは、第１の半導体層の一例である。第２のチャネル半導体層３０ｂは、第２の半導体層の一例である。第３のチャネル半導体層３０ｃは、第３の半導体層の一例である。
【0054】
ゲート絶縁層３２は、第１のゲート絶縁層３２ａ、第２のゲート絶縁層３２ｂ、及び第３のゲート絶縁層３２ｃを含む。
【0055】
ビット線層３６は、ビット線半導体層３６ａとビット線金属層３６ｂを備える。ビット線層３６は、配線層の一例である。
【0056】
半導体基板１０は、例えば、単結晶シリコンである。半導体基板１０は、例えば、シリコン基板である。半導体基板１０は、ｘ方向及びｙ方向に平行な表面を有する。半導体基板１０の表面に垂直な方向は、ｚ方向である。
【0057】
基板絶縁層１２は、半導体基板１０の上に設けられる。基板絶縁層１２は、例えば、酸化アルミニウム又は酸化シリコンを含む。基板絶縁層１２は、例えば、酸化アルミニウム層又は酸化シリコン層である。
【0058】
第１の層間絶縁層１３及び第２の層間絶縁層１４は、基板絶縁層１２の上方に設けられる。第１の層間絶縁層１３及び第２の層間絶縁層１４は、ｚ方向に交互に繰り返し配置される。
【0059】
第１の層間絶縁層１３は、絶縁体である。第１の層間絶縁層１３は、例えば、酸化物、酸窒化物、又は、窒化物である。第１の層間絶縁層１３は、例えば、酸化シリコンを含む。第１の層間絶縁層１３は、例えば、酸化シリコン層である。第１の層間絶縁層１３のｚ方向の厚さは、例えば、５ｎｍ以上３０ｎｍ以下である。
【0060】
第２の層間絶縁層１４は、絶縁体である。第２の層間絶縁層１４は、第１の層間絶縁層１３と異なる材料を含む。第２の層間絶縁層１４は、例えば、酸化物、酸窒化物、又は、窒化物である。第２の層間絶縁層１４は、例えば、窒化シリコンを含む。第２の層間絶縁層１４は、例えば、窒化シリコン層である。第２の層間絶縁層１４のｚ方向の厚さは、例えば、５ｎｍ以上３０ｎｍ以下である。
【0061】
プレート電極層２２は、基板絶縁層１２の表面に交差する方向に延びる。プレート電極層２２は、例えば、ｚ方向に延びる。
【0062】
例えば、複数のプレート電極層２２がｙ方向に並んで設けられる。例えば、第２のプレート電極層２２ｂは、第１のプレート電極層２２ａに対しｙ方向に離隔する。例えば、第１のプレート電極層２２ａは、第２のプレート電極層２２ｂと第１のゲート電極層２８ａとの間に設けられる。
【0063】
例えば、第４のプレート電極層２２ｄは、第３のプレート電極層２２ｃに対しｙ方向に離隔する。例えば、第３のプレート電極層２２ｃは、第１のプレート電極層２２ａに対しｘ方向に離隔する。例えば、第４のプレート電極層２２ｄは、第２のプレート電極層２２ｂに対しｘ方向に離隔する。
【0064】
プレート電極層２２は、図２のローカルプレート線ＬＰＬに対応する。プレート電極層２２は、セルキャパシタＣＣの一方の電極として機能する。
【0065】
プレート電極層２２は、柱状である。プレート電極層２２は、例えば、円柱状である。
【0066】
プレート電極層２２は、導電体である。プレート電極層２２は、例えば、金属を含む。プレート電極層２２は、例えば、窒化チタン又はタングステンである。
【0067】
キャパシタ接続線層２０は、複数のプレート電極層２２を囲む。例えば、第１のキャパシタ接続線層２０ａは、第１のプレート電極層２２ａ及び第２のプレート電極層２２ｂを囲む。例えば、第２のキャパシタ接続線層２０ｂは、第３のプレート電極層２２ｃ及び第４のプレート電極層２２ｄを囲む。例えば、第３のキャパシタ接続線層２０ｃは、第１のプレート電極層２２ａ及び第２のプレート電極層２２ｂを囲む。
【0068】
キャパシタ接続線層２０は、例えば、基板絶縁層１２の表面に沿った方向に延びる。キャパシタ接続線層２０は、例えば、ｙ方向に延びる。
【0069】
例えば、第２のキャパシタ接続線層２０ｂは、第１のキャパシタ接続線層２０ａのｘ方向に設けられる。例えば、第３のキャパシタ接続線層２０ｃは、第１のキャパシタ接続線層２０ａのｚ方向に設けられる。
【0070】
キャパシタ接続線層２０は、例えば、幅広部分と狭窄部分を有する。幅広部分と狭窄部分は、例えば、ｙ方向に交互に設けられる。
【0071】
例えば、図４に示すように、第１のキャパシタ接続線層２０ａは、第１の幅広部分Ｗ１と第１の狭窄部分Ｎ１を有する。第１の幅広部分Ｗ１は、第１の部分の一例である。また、第１の狭窄部分Ｎ１は、第２の部分の一例である。
【0072】
第１の幅広部分Ｗ１と第１の狭窄部分Ｎ１は、ｙ方向に交互に設けられる。第１の幅広部分Ｗ１のｘ方向の幅は、第１の狭窄部分Ｎ１のｘ方向の幅よりも広い。
【0073】
なお、第１の幅広部分Ｗ１のｘ方向の幅、又は、第１の狭窄部分Ｎ１のｘ方向の幅とは、それぞれ、第１のキャパシタ接続線層２０ａの外縁上の２点を結ぶｘ方向の距離を意味する。言い換えれば、第１の幅広部分Ｗ１のｘ方向の幅、又は、第１の狭窄部分Ｎ１のｘ方向の幅とは、それぞれ、第１のキャパシタ接続線層２０ａと第２の層間絶縁層１４との境界上の２点を結ぶｘ方向の距離を意味する。
【0074】
キャパシタ接続線層２０は、図２のキャパシタ接続線ＣＣＬに対応する。キャパシタ接続線層２０は、セルキャパシタＣＣの他方の電極として機能する。
【0075】
キャパシタ接続線層２０は、導電体である。キャパシタ接続線層２０は、例えば、金属を含む。キャパシタ接続線層２０は、例えば、金属である。キャパシタ接続線層２０は、例えば、窒化チタン又はタングステンである。
【0076】
キャパシタ絶縁層２４は、プレート電極層２２とキャパシタ接続線層２０との間に設けられる。キャパシタ絶縁層２４は、プレート電極層２２を囲む。プレート電極層２２は、例えば、キャパシタ絶縁層２４に接する。
【0077】
例えば、第１のキャパシタ絶縁層２４ａは、第１のプレート電極層２２ａと第１のキャパシタ接続線層２０ａとの間に設けられる。例えば、第１のキャパシタ絶縁層２４ａは、第１のプレート電極層２２ａを囲む。
【0078】
例えば、第２のキャパシタ絶縁層２４ｂは、第２のプレート電極層２２ｂと第１のキャパシタ接続線層２０ａとの間に設けられる。例えば、第２のキャパシタ絶縁層２４ｂは、第２のプレート電極層２２ｂを囲む。
【0079】
例えば、第３のキャパシタ絶縁層２４ｃは、第３のプレート電極層２２ｃと第２のキャパシタ接続線層２０ｂとの間に設けられる。例えば、第３のキャパシタ絶縁層２４ｃは、第３のプレート電極層２２ｃを囲む。
【0080】
例えば、第４のキャパシタ絶縁層２４ｄは、第４のプレート電極層２２ｄと第２のキャパシタ接続線層２０ｂとの間に設けられる。例えば、第４のキャパシタ絶縁層２４ｄは、第４のプレート電極層２２ｄを囲む。
【0081】
例えば、第５のキャパシタ絶縁層２４ｅは、第１のプレート電極層２２ａと第３のキャパシタ接続線層２０ｃとの間に設けられる。例えば、第５のキャパシタ絶縁層２４ｅは、第１のプレート電極層２２ａを囲む。
【0082】
例えば、第６のキャパシタ絶縁層２４ｆは、第２のプレート電極層２２ｂと第３のキャパシタ接続線層２０ｃとの間に設けられる。例えば、第６のキャパシタ絶縁層２４ｆは、第２のプレート電極層２２ｂを囲む。
【0083】
キャパシタ絶縁層２４は、ハフニウム（Ｈｆ）及びジルコニウム（Ｚｒ）から選ばれる少なくとも一つの元素と酸素（Ｏ）を含む。
【0084】
キャパシタ絶縁層２４は、例えば、ハフニウム（Ｈｆ）及び酸素（Ｏ）を主成分とする。キャパシタ絶縁層２４がハフニウム（Ｈｆ）及び酸素（Ｏ）を主成分とするとは、キャパシタ絶縁層２４の中には、ハフニウム（Ｈｆ）又は酸素（Ｏ）よりも組成比率（原子パーセント）の高い元素が存在しないことを意味する。キャパシタ絶縁層２４のハフニウム（Ｈｆ）及び酸素（Ｏ）の組成比率の和は、例えば、９０原子％以上である。
【0085】
キャパシタ絶縁層２４は、例えば、酸化ハフニウムを含む。キャパシタ絶縁層２４は、例えば、酸化ハフニウムを主成分とする。酸化ハフニウムを主成分とするとは、キャパシタ絶縁層２４に含まれる物質の中で、酸化ハフニウムのモル分率が最も高いことを意味する。酸化ハフニウムのモル分率は、例えば、９０モル％以上である。
【0086】
キャパシタ絶縁層２４は、例えば、酸化ジルコニウムを含む。キャパシタ絶縁層２４は、例えば、酸化ジルコニウムを主成分とする。酸化ジルコニウムを主成分とするとは、キャパシタ絶縁層２４に含まれる物質の中で、酸化ジルコニウムのモル分率が最も高いことを意味する。酸化ジルコニウムのモル分率は、例えば、９０モル％以上である。
【0087】
キャパシタ絶縁層２４は、強誘電体を含む。キャパシタ絶縁層２４は、例えば、強誘電体である。
【0088】
キャパシタ絶縁層２４は、直方晶系又は三方晶系の結晶を含む。酸化ハフニウムは、直方晶系又は三方晶系の結晶である場合、強誘電性を有する。酸化ハフニウムは、直方晶系又は三方晶系の結晶である場合、強誘電体である。
【0089】
強誘電性を有する酸化ハフニウムは、例えば、第三直方晶系（Ｏｒｔｈｏｒｈｏｍｂｉｃ ＩＩＩ、空間群Ｐｂｃ２１、空間群番号２９番）、又は、三方晶系（Ｔｒｉｇｏｎａｌ、空間群Ｒ３ｍ又はＰ３又はＲ３、空間群番号１６０番又は１４３番又は１４６番）の結晶である場合に、強誘電性を有する。
【0090】
酸化ハフニウムは、直方晶系又は三方晶系の結晶以外の結晶である場合、又は、非晶質である場合、強誘電性を有しない。酸化ハフニウムは、直方晶系又は三方晶系の結晶以外の結晶である場合、又は、非晶質である場合は、常誘電体である。直方晶系又は三方晶系以外とは、立方晶系、六方晶系、正方晶系、単斜晶系、三斜晶系である。
【0091】
強誘電性を有する酸化ジルコニウムは、例えば、第三直方晶系（Ｏｒｔｈｏｒｈｏｍｂｉｃ ＩＩＩ、空間群Ｐｂｃ２１、空間群番号２９番）、又は、三方晶系（Ｔｒｉｇｏｎａｌ、空間群Ｒ３ｍ又はＰ３又はＲ３、空間群番号１６０番又は１４３番又は１４６番）の結晶である場合に、強誘電性を有する。
【0092】
酸化ジルコニウムは、直方晶系又は三方晶系の結晶以外の結晶である場合、又は、非晶質である場合、強誘電性を有しない。酸化ジルコニウムは、直方晶系又は三方晶系の結晶以外の結晶である場合、又は、非晶質である場合は、常誘電体である。直方晶系又は三方晶系以外とは、立方晶系、六方晶系、正方晶系、単斜晶系、三斜晶系である。
【0093】
キャパシタ絶縁層２４は、例えば、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、ストロンチウム（Ｓｒ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及びバリウム（Ｂａ）からなる群から選ばれる少なくとも一つの添加元素を含む。上記添加元素を含むことにより、酸化ハフニウム及び酸化ジルコニウムに強誘電性が発現しやすくなる。
【0094】
ｘｙ平面に平行な断面におけるキャパシタ絶縁層２４の厚さは、例えば、３ｎｍ以上３０ｎｍ以下である。
【0095】
ゲート電極層２８は、基板絶縁層１２の表面に交差する方向に延びる。ゲート電極層２８は、例えば、ｚ方向に延びる。ゲート電極層２８は、プレート電極層２２と同一方向に延びる。
【0096】
ゲート電極層２８は、図２のローカルワード線ＬＷＬに対応する。ゲート電極層２８は、選択トランジスタＳＴのゲート電極として機能する。
【0097】
ゲート電極層２８は、柱状である。ゲート電極層２８は、例えば、円柱状である。
【0098】
ゲート電極層２８は、導電体である。ゲート電極層２８は、例えば、金属を含む。ゲート電極層２８は、例えば、窒化チタン又はタングステンである。
【0099】
例えば、第１のゲート電極層２８ａと第２のゲート電極層２８ｂは、電気的に分離される。
【0100】
チャネル半導体層３０は、ゲート電極層２８を囲む。例えば、第１のチャネル半導体層３０ａは、第１のゲート電極層２８ａを囲む。例えば、第２のチャネル半導体層３０ｂは、第２のゲート電極層２８ｂを囲む。例えば、第３のチャネル半導体層３０ｃは、第１のゲート電極層２８ａを囲む。
【0101】
第１のチャネル半導体層３０ａと第２のチャネル半導体層３０ｂは、例えば、ｘ方向に離隔する。また、第１のチャネル半導体層３０ａと第３のチャネル半導体層３０ｃは、例えば、ｚ方向に離隔する。
【0102】
チャネル半導体層３０は、キャパシタ接続線層２０に電気的に接続される。第１のチャネル半導体層３０ａは、例えば、第１のキャパシタ接続線層２０ａに電気的に接続される。第２のチャネル半導体層３０ｂは、例えば、第２のキャパシタ接続線層２０ｂに電気的に接続される。第３のチャネル半導体層３０ｃは、例えば、第３のキャパシタ接続線層２０ｃに電気的に接続される。
【0103】
チャネル半導体層３０は、例えば、キャパシタ接続線層２０に接する。第１のチャネル半導体層３０ａは、例えば、第１のキャパシタ接続線層２０ａに接する。第２のチャネル半導体層３０ｂは、例えば、第２のキャパシタ接続線層２０ｂに接する。第３のチャネル半導体層３０ｃは、例えば、第３のキャパシタ接続線層２０ｃに接する。
【0104】
チャネル半導体層３０は、選択トランジスタＳＴがオン状態の時、チャネルが形成される。
【0105】
チャネル半導体層３０は、半導体を含む。チャネル半導体層３０は、例えば、シリコンを含む。チャネル半導体層３０は、例えば、多結晶質シリコンである。
【0106】
ゲート絶縁層３２は、ゲート電極層２８とチャネル半導体層３０との間に設けられる。ゲート絶縁層３２は、ゲート電極層２８を囲む。
【0107】
例えば、第１のゲート絶縁層３２ａは、第１のゲート電極層２８ａと第１のチャネル半導体層３０ａとの間に設けられる。例えば、第１のゲート絶縁層３２ａは、第１のゲート電極層２８ａを囲む。
【0108】
例えば、第２のゲート絶縁層３２ｂは、第２のゲート電極層２８ｂと第２のチャネル半導体層３０ｂとの間に設けられる。例えば、第２のゲート絶縁層３２ｂは、第２のゲート電極層２８ｂを囲む。
【0109】
例えば、第３のゲート絶縁層３２ｃは、第３のゲート電極層２８ｃと第３のチャネル半導体層３０ｃとの間に設けられる。例えば、第３のゲート絶縁層３２ｃは、第１のゲート電極層２８ａを囲む。
【0110】
ゲート絶縁層３２は、選択トランジスタＳＴのゲート絶縁層として機能する。
【0111】
ｘｙ平面に平行な断面におけるゲート絶縁層３２の厚さは、例えば、３ｎｍ以上３０ｎｍ以下である。
【0112】
【0113】
ゲート絶縁層３２は、トンネル絶縁膜３２ｘ、電荷蓄積領域３２ｙ、及びブロック絶縁膜３２ｚを含む。
【0114】
トンネル絶縁膜３２ｘは、チャネル半導体層３０とゲート電極層２８との間に設けられる。トンネル絶縁膜３２ｘは、ゲート電極層２８を囲む。トンネル絶縁膜３２ｘは、チャネル半導体層３０と電荷蓄積領域３２ｙとの間に設けられる。トンネル絶縁膜３２ｘは、チャネル半導体層３０に接する。トンネル絶縁膜３２ｘは、電荷蓄積領域３２ｙに接する。
【0115】
トンネル絶縁膜３２ｘは、ゲート電極層２８とチャネル半導体層３０との間に印加される電圧に応じて電荷を通過させる機能を有する。
【0116】
トンネル絶縁膜３２ｘは、例えば、酸化シリコン、窒化シリコン、又は酸窒化シリコンを含む。トンネル絶縁膜３２ｘは、例えば、酸化シリコン膜である。
【0117】
電荷蓄積領域３２ｙは、トンネル絶縁膜３２ｘとゲート電極層２８との間に設けられる。電荷蓄積領域３２ｙは、トンネル絶縁膜３２ｘとブロック絶縁膜３２ｚとの間に設けられる。電荷蓄積領域３２ｙは、トンネル絶縁膜３２ｘに接する。電荷蓄積領域３２ｙは、ブロック絶縁膜３２ｚに接する。
【0118】
電荷蓄積領域３２ｙは、電荷を蓄積する機能を有する。電荷は、例えば、電子である。電荷蓄積領域３２ｙに蓄積される電荷の量に応じて、選択トランジスタＳＴの閾値電圧が変化する。電荷蓄積領域３２ｙを設けることで、選択トランジスタＳＴの閾値電圧の調整が可能となる。
【0119】
電荷蓄積領域３２ｙは、絶縁体又は導電体である。電荷蓄積領域３２ｙは、例えば、窒化シリコンを含む。電荷蓄積領域３２ｙは、例えば、窒化シリコンである。電荷蓄積領域３２ｙは、例えば、多結晶シリコンを含む。電荷蓄積領域３２ｙは、例えば、多結晶シリコンである。
【0120】
ブロック絶縁膜３２ｚは、電荷蓄積領域３２ｙとゲート電極層２８との間に設けられる。ブロック絶縁膜３２ｚは、電荷蓄積領域３２ｙに接する。ブロック絶縁膜３２ｚは、ゲート電極層２８に接する。
【0121】
ブロック絶縁膜３２ｚは、電荷蓄積領域３２ｙとゲート電極層２８との間に流れる電流を阻止する機能を有する。
【0122】
ブロック絶縁膜３２ｚは、例えば、酸化物、酸窒化物、又は、窒化物である。ブロック絶縁膜３２ｚは、例えば、酸化シリコンを含む。ブロック絶縁膜３２ｚは、例えば、酸化シリコン膜である。
【0123】
ビット線層３６は、例えば、半導体基板１０の表面に沿って延びる。ビット線層３６は、例えば、ｘ方向に延びる。ビット線層３６は、チャネル半導体層３０に電気的に接続される。
【0124】
ビット線層３６は、例えば、チャネル半導体層３０に接する。ビット線層３６は、例えば、第１のチャネル半導体層３０ａ及び第２のチャネル半導体層３０ｂに接する。
【0125】
ビット線層３６は、例えば、コア絶縁領域１５を囲む。
【0126】
ビット線層３６は、図２のビット線ＢＬに対応する。
【0127】
ビット線層３６は、ビット線半導体層３６ａとビット線金属層３６ｂを備える。ビット線層３６は、ビット線半導体層３６ａとビット線金属層３６ｂとの積層構造を有する。ビット線半導体層３６ａはビット線金属層３６ｂに接する。
【0128】
ビット線半導体層３６ａは、例えば、複数のコア絶縁領域１５を囲む。ビット線金属層３６ｂは、コア絶縁領域１５とビット線半導体層３６ａとの間に設けられる。ビット線半導体層３６ａはビット線金属層３６ｂを囲む。
【0129】
ビット線半導体層３６ａは、チャネル半導体層３０に電気的に接続される。ビット線半導体層３６ａは、例えば、第１のチャネル半導体層３０ａ及び第２のチャネル半導体層３０ｂに電気的に接続される。
【0130】
ビット線半導体層３６ａは、例えば、チャネル半導体層３０に接する。ビット線半導体層３６ａは、例えば、第１のチャネル半導体層３０ａ及び第２のチャネル半導体層３０ｂに接する。
【0131】
ビット線層３６は、例えば、幅広部分と狭窄部分を有する。幅広部分と狭窄部分は、例えば、ｘ方向に交互に設けられる。
【0132】
例えば、図４に示すように、ビット線層３６は、第２の幅広部分Ｗ２と第２の狭窄部分Ｎ２を有する。第２の幅広部分Ｗ２は、第３の部分の一例である。また、第２の狭窄部分Ｎ２は、第４の部分の一例である。
【0133】
第２の幅広部分Ｗ２と第２の狭窄部分Ｎ２は、ｘ方向に交互に設けられる。第２の幅広部分Ｗ２のｙ方向の幅は、第２の狭窄部分Ｎ２のｙ方向の幅よりも広い。
【0134】
なお、第２の幅広部分Ｗ２のｙ方向の幅、又は、第２の狭窄部分Ｎ２のｙ方向の幅とは、それぞれ、ビット線層３６の外縁上の２点を結ぶｙ方向の距離を意味する。言い換えれば、第２の幅広部分Ｗ２のｙ方向の幅、又は、第２の狭窄部分Ｎ２のｙ方向の幅とは、それぞれ、ビット線層３６と第２の層間絶縁層１４との境界上の２点を結ぶｙ方向の距離を意味する。
【0135】
ビット線層３６は、導電体である。ビット線半導体層３６ａは、半導体を含む。ビット線半導体層３６ａは、例えば、ｎ型不純物を含むｎ型半導体である。ビット線半導体層３６ａは、例えば、ｎ型の多結晶シリコンである。
【0136】
ビット線半導体層３６ａのｎ型不純物濃度は、例えば、チャネル半導体層３０のｎ型不純物濃度より高い。
【0137】
ビット線金属層３６ｂは、金属を含む。ビット線金属層３６ｂは、例えば、金属である。ビット線金属層３６ｂは、例えば、窒化チタン又はタングステンである。
【0138】
コア絶縁領域１５は、例えば、ｚ方向に延びる。コア絶縁領域１５は、ビット線層３６に囲まれる。コア絶縁領域１５は、絶縁領域の一例である。
【0139】
コア絶縁領域１５は絶縁体である。コア絶縁領域１５は、例えば、酸化シリコンを含む。コア絶縁領域１５は、例えば、酸化シリコンである。
【0140】
プレート配線層２６は、例えば、半導体基板１０の表面に沿って延びる。プレート配線層２６は、例えば、ｘ方向に延びる。
【0141】
プレート配線層２６は、複数のプレート電極層２２に電気的に接続される。プレート配線層２６は、例えば、第１のコンタクトプラグ３８を用いてプレート電極層２２に電気的に接続される。
【0142】
例えば、図６に示されるように、第１のプレート電極層２２ａと第３のプレート電極層２２ｃは、１本のプレート配線層２６を用いて電気的に接続される。例えば、第２のプレート電極層２２ｂと第４のプレート電極層２２ｄは、１本のプレート配線層２６を用いて電気的に接続される。
【0143】
プレート配線層２６は、図２に示すグローバルプレート線ＧＰＬに対応する。
【0144】
プレート配線層２６は、金属を含む。プレート配線層２６は、例えば、銅、窒化チタン、又はタングステンである。
【0145】
第１のコンタクトプラグ３８は、金属を含む。第１のコンタクトプラグ３８は、例えば、銅又はタングステンである。
【0146】
第１の配線絶縁層１６は、キャパシタ接続線層２０とプレート配線層２６の間に設けられる。第１の配線絶縁層１６は、例えば、キャパシタ接続線層２０とプレート配線層２６を電気的に分離する機能を有する。
【0147】
第１の配線絶縁層１６は、絶縁体を含む。第１の配線絶縁層１６は、例えば、酸化シリコンである。
【0148】
ゲート配線層３４は、例えば、半導体基板１０の表面に沿って延びる。ゲート配線層３４は、例えば、ｙ方向に延びる。
【0149】
ゲート配線層３４は、ゲート電極層２８に電気的に接続される。ゲート配線層３４は、例えば、第２のコンタクトプラグ４０を用いてゲート電極層２８に電気的に接続される。
【0150】
ゲート配線層３４は、図２に示すグローバルワード線ＧＷＬに対応する。
【0151】
ゲート配線層３４は、金属を含む。ゲート配線層３４は、例えば、銅、窒化チタン、又はタングステンである。
【0152】
第２のコンタクトプラグ４０は、金属を含む。第２のコンタクトプラグ４０は、例えば、銅又はタングステンである。
【0153】
第２の配線絶縁層１８は、プレート配線層２６とゲート配線層３４の間に設けられる。第２の配線絶縁層１８は、例えば、プレート配線層２６とゲート配線層３４を電気的に分離する機能を有する。
【0154】
第２の配線絶縁層１８は、絶縁体を含む。第２の配線絶縁層１８は、例えば、酸化シリコンである。
【0155】
次に、第１の実施形態の記憶装置の製造方法の一例について説明する。
【0156】
図１０、図１１、図１２、図１３、図１４、図１５、図１６、図１７、図１８、図１９、図２０、図２１、図２２、図２３、図２４、図２５、図２６、及び図２７は、第１の実施形態の記憶装置の製造方法を示す模式断面図である。図１０ないし図２７は、図５に対応する断面を示す。
【0157】
最初に、シリコン基板５０の上に、酸化アルミニウム層５２を形成する。酸化アルミニウム層５２は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）により形成する。
【0158】
シリコン基板５０は、半導体基板１０となる。酸化アルミニウム層５２は、基板絶縁層１２となる。
【0159】
次に、酸化アルミニウム層５２の上に、複数の酸化シリコン層５４と複数の窒化シリコン層５６とを交互に積層する（図１０）。
【0160】
酸化シリコン層５４及び窒化シリコン層５６は、例えば、ＣＶＤ法により形成する。
【0161】
酸化シリコン層５４の一部は、最終的に第１の層間絶縁層１３となる。窒化シリコン層５６の一部は、最終的に第２の層間絶縁層１４となる。
【0162】
次に、酸化シリコン層５４及び窒化シリコン層５６を貫通する開口部５８を形成する（図１１）。開口部５８の底面に酸化アルミニウム層５２が露出する。
【0163】
開口部５８は、例えば、リソグラフィ法とＲｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法（ＲＩＥ法）により形成する。開口部５８は、ｚ方向に延びる。
【0164】
次に、開口部５８の中を第１の多結晶シリコン膜６０で埋め込む（図１２）。第１の多結晶シリコン膜６０は、例えば、ＣＶＤ法により形成する。
【0165】
次に、一部の開口部５８の中の第１の多結晶シリコン膜６０を除去する（図１３）。第１の多結晶シリコン膜６０は、例えば、ウェットエッチング法により除去する。
【0166】
次に、開口部５８の側面から窒化シリコン層５６を側方にエッチングする（図１４）。窒化シリコン層５６は、例えば、ウェットエッチング法を用いてエッチングする。
【0167】
次に、開口部５８の側面に第１の窒化チタン層６２を形成する（図１５）。第１の窒化チタン層６２は、例えば、ＣＶＤ法による窒化チタン膜の堆積とＲＩＥ法によるエッチングにより形成する。第１の窒化チタン層６２は、キャパシタ接続線層２０となる。
【0168】
次に、開口部５８の側面に強誘電体の酸化ハフニウム層６４を形成する（図１６）。酸化ハフニウム層６４は、例えば、ＣＶＤ法により酸化ハフニウム層の堆積とＲＩＥ法によるエッチングにより形成する。酸化ハフニウム層６４は、キャパシタ絶縁層２４となる。
【0169】
次に、開口部５８を第２の窒化チタン層６６で埋め込む（図１７）。第２の窒化チタン層６６は、例えば、ＣＶＤ法により形成する。第２の窒化チタン層６６は、プレート電極層２２となる。
【0170】
次に、一部の開口部５８の中の第１の多結晶シリコン膜６０を除去する（図１８）。第１の多結晶シリコン膜６０は、例えば、ウェットエッチング法により除去する。
【0171】
次に、開口部５８の側面から窒化シリコン層５６を側方にエッチングする（図１９）。開口部５８の側面に第１の窒化チタン層６２を露出させる。窒化シリコン層５６は、例えば、ウェットエッチング法を用いてエッチングする。
【0172】
次に、開口部５８の側面に第２の多結晶シリコン層６８を形成する（図２０）。第２の多結晶シリコン層６８は、例えば、ＣＶＤ法による多結晶シリコン膜の堆積とＲＩＥ法によるエッチングにより形成する。第２の多結晶シリコン層６８は、チャネル半導体層３０となる。
【0173】
次に、開口部５８の側面に積層絶縁層７０を形成する（図２１）。積層絶縁層７０は、酸化シリコン、窒化シリコン、及び酸化シリコンの積層構造を有する。積層絶縁層７０は、例えば、ＣＶＤ法による酸化シリコン膜、窒化シリコン膜、及び酸化シリコン膜の堆積と、ＲＩＥ法によるエッチングにより形成する。積層絶縁層７０は、ゲート絶縁層３２となる。
【0174】
次に、開口部５８を第３の窒化チタン層７２で埋め込む（図２２）。第３の窒化チタン層７２は、例えば、ＣＶＤ法により形成する。第３の窒化チタン層７２は、ゲート電極層２８となる。
【0175】
次に、一部の開口部５８の中の第１の多結晶シリコン膜６０を除去する（図２３）。第１の多結晶シリコン膜６０は、例えば、ウェットエッチング法により除去する。
【0176】
次に、開口部５８の側面から窒化シリコン層５６を側方にエッチングする（図２４）。開口部５８の側面に第２の多結晶シリコン層６８を露出させる。窒化シリコン層５６は、例えば、ウェットエッチング法を用いてエッチングする。
【0177】
次に、開口部５８の側面にｎ型不純物を含むｎ型の第３の多結晶シリコン層７４を形成する（図２５）。第３の多結晶シリコン層７４は、例えば、ＣＶＤ法による多結晶シリコン膜の堆積とＲＩＥ法によるエッチングにより形成する。第３の多結晶シリコン層７４は、ビット線半導体層３６ａとなる。
【0178】
次に、開口部５８の側面に第４の窒化チタン層７６を形成する（図２６）。第４の窒化チタン層７６は、例えば、ＣＶＤ法による窒化チタン膜の堆積と、ＲＩＥ法によるエッチングにより形成する。第４の窒化チタン層７６は、ビット線金属層３６ｂとなる。
【0179】
次に、開口部５８を酸化シリコン膜７８で埋め込む（図２７）。酸化シリコン膜７８は、例えば、ＣＶＤ法により形成する。酸化シリコン膜７８は、コア絶縁領域１５となる。
【0180】
その後、公知の製造方法により、第１の配線絶縁層１６、第１のコンタクトプラグ３８、プレート配線層２６、第２の配線絶縁層１８、第２のコンタクトプラグ４０、及びゲート配線層３４を形成する。
【0181】
以上の製造方法により、第１の実施形態の３次元強誘電体メモリ１００のメモリセルアレイ１０１が製造される。
【0182】
次に、第１の実施形態の記憶装置の作用及び効果について説明する。
【0183】
第１の実施形態の３次元強誘電体メモリ１００は、セルキャパシタＣＣのキャパシタ絶縁層に強誘電体を用いる。３次元強誘電体メモリ１００は、強誘電体の短い反転時間を利用することで、例えば、速い読み出し動作などの高速化が実現できる。
【0184】
また、３次元強誘電体メモリ１００は、セルキャパシタＣＣに金属－絶縁体－金属の構造を備える。したがって、例えば、半導体－絶縁体－金属の構造のセルキャパシタと比較して、エンデュランス特性が向上する。したがって、信頼性の高い強誘電体メモリが実現できる。
【0185】
また、３次元強誘電体メモリ１００は、メモリセルアレイ１０１中にセルキャパシタＣＣを３次元的に配置することで、高い集積度と低いコストを実現する。
【0186】
また、３次元強誘電体メモリ１００は、例えば、開口部５８を一括して開口し、プレート電極層２２、キャパシタ接続線層２０、ゲート電極層２８、及びビット線層３６を自己整合的に形成できる。したがって、メモリセルアレイ１０１の微細化と高集積化が可能となる。
【0187】
また、３次元強誘電体メモリ１００の選択トランジスタＳＴのゲート絶縁層３２は、電荷を蓄えることが可能な電荷蓄積領域３２ｙを含む。したがって、選択トランジスタＳＴの閾値電圧の調整が可能となる。したがって、例えば、読み出し動作などの高速化が実現できる。
【0188】
以上、第１の実施形態によれば、高速動作が可能な記憶装置が実現できる。
【0189】
（第２の実施形態）
第２の実施形態の記憶装置は、第１のゲート絶縁層が電荷蓄積領域を含まない点で、第１の実施形態の記憶装置と異なる。以下、第１の実施形態と重複する内容については一部記述を省略する場合がある。
第２の実施形態の記憶装置は、第１のゲート絶縁層が電荷蓄積領域を含まない点で、第１の実施形態の記憶装置と異なる。以下、第１の実施形態と重複する内容については一部記述を省略する場合がある。
【0190】
【0191】
ゲート絶縁層３２は、電荷蓄積領域を含まず、単層構造である。ゲート絶縁層３２は、例えば、酸化シリコン層である。
【0192】
以上、第２の実施形態によれば、高速動作が可能な記憶装置が実現できる。
【0193】
（第３の実施形態）
第３の実施形態の記憶装置は、第１の電極層及び第２の電極層のパターンと、配線層のパターンが異なる点で、第１の実施形態の記憶装置と異なる。以下、第１の実施形態と重複する内容については一部記述を省略する場合がある。
第３の実施形態の記憶装置は、第１の電極層及び第２の電極層のパターンと、配線層のパターンが異なる点で、第１の実施形態の記憶装置と異なる。以下、第１の実施形態と重複する内容については一部記述を省略する場合がある。
【0194】
【0195】
図２９に示すように、ローカルプレート線ＬＰＬがｙ方向に対してジグザグに配置されることで、キャパシタ接続線ＣＣＬがｙ方向にジグザグに延びる。また、ビット線ＢＬは、ｘ方向にジグザグに延びる。
【0196】
例えば、図２９に示すようなパターンレイアウトを採用することで、メモリセルアレイの更なる微細化と高集積化が可能となる。
【0197】
以上、第３の実施形態によれば、高速動作が可能な記憶装置が実現できる。
【0198】
実施形態では、基板が半導体基板の場合を例に説明したが、基板は絶縁基板であっても構わない。また、別の形態として、基板を設けない構造とすることも可能である。
【0199】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0200】
１０ 半導体基板（基板）
１５ コア絶縁領域（絶縁領域）
２０ａ 第１のキャパシタ接続線層（第１の導電層）
２０ｂ 第２のキャパシタ接続線層（第２の導電層）
２０ｃ 第３のキャパシタ接続線層（第３の導電層）
２２ａ 第１のプレート電極層（第１の電極層）
２２ｂ 第２のプレート電極層（第２の電極層）
２２ｃ 第３のプレート電極層（第３の電極層）
２２ｄ 第４のプレート電極層（第４の電極層）
２４ａ 第１のキャパシタ絶縁層（第１の絶縁層）
２４ｂ 第２のキャパシタ絶縁層（第２の絶縁層）
２４ｃ 第３のキャパシタ絶縁層（第３の絶縁層）
２４ｄ 第４のキャパシタ絶縁層（第４の絶縁層）
２４ｅ 第５のキャパシタ絶縁層（第５の絶縁層）
２４ｆ 第６のキャパシタ絶縁層（第６の絶縁層）
２８ａ 第１のゲート電極層
２８ｂ 第２のゲート電極層
３０ａ 第１のチャネル半導体層（第１の半導体層）
３０ｂ 第２のチャネル半導体層（第２の半導体層）
３０ｃ 第３のチャネル半導体層（第３の半導体層）
３２ａ 第１のゲート絶縁層
３２ｂ 第２のゲート絶縁層
３２ｃ 第３のゲート絶縁層
３２ｙ 電荷蓄積領域
３６ ビット線層（配線層）
１００ ３次元強誘電体メモリ（記憶装置）
Ｎ１ 第１の狭窄部分（第２の部分）
Ｎ２ 第２の狭窄部分（第４の部分）
Ｗ１ 第１の幅広部分（第１の部分）
Ｗ２ 第２の幅広部分（第３の部分）
１５ コア絶縁領域（絶縁領域）
２０ａ 第１のキャパシタ接続線層（第１の導電層）
２０ｂ 第２のキャパシタ接続線層（第２の導電層）
２０ｃ 第３のキャパシタ接続線層（第３の導電層）
２２ａ 第１のプレート電極層（第１の電極層）
２２ｂ 第２のプレート電極層（第２の電極層）
２２ｃ 第３のプレート電極層（第３の電極層）
２２ｄ 第４のプレート電極層（第４の電極層）
２４ａ 第１のキャパシタ絶縁層（第１の絶縁層）
２４ｂ 第２のキャパシタ絶縁層（第２の絶縁層）
２４ｃ 第３のキャパシタ絶縁層（第３の絶縁層）
２４ｄ 第４のキャパシタ絶縁層（第４の絶縁層）
２４ｅ 第５のキャパシタ絶縁層（第５の絶縁層）
２４ｆ 第６のキャパシタ絶縁層（第６の絶縁層）
２８ａ 第１のゲート電極層
２８ｂ 第２のゲート電極層
３０ａ 第１のチャネル半導体層（第１の半導体層）
３０ｂ 第２のチャネル半導体層（第２の半導体層）
３０ｃ 第３のチャネル半導体層（第３の半導体層）
３２ａ 第１のゲート絶縁層
３２ｂ 第２のゲート絶縁層
３２ｃ 第３のゲート絶縁層
３２ｙ 電荷蓄積領域
３６ ビット線層（配線層）
１００ ３次元強誘電体メモリ（記憶装置）
Ｎ１ 第１の狭窄部分（第２の部分）
Ｎ２ 第２の狭窄部分（第４の部分）
Ｗ１ 第１の幅広部分（第１の部分）
Ｗ２ 第２の幅広部分（第３の部分）
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】