特開 2024-123338 半導体装置の製造方法、支持基板の製造方法、及び基板の剥離方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024123338

(43)【公開日】2024-09-12

(54)【発明の名称】半導体装置の製造方法、支持基板の製造方法、及び基板の剥離方法

(51)【国際特許分類】

   H01L 21/02 20060101AFI20240905BHJP

   H01L 21/265 20060101ALI20240905BHJP

   H01L 21/306 20060101ALI20240905BHJP

   H10B 41/27 20230101ALI20240905BHJP

   H10B 43/27 20230101ALI20240905BHJP

   H01L 21/336 20060101ALI20240905BHJP

【ＦＩ】

H01L21/02 B

H01L21/265 W

H01L21/265 F

H01L21/265 602A

H01L21/265 602B

H01L21/306 B

H10B41/27

H10B43/27

H01L29/78 371

【審査請求】未請求

【請求項の数】13

【出願形態】ＯＬ

(21)【出願番号】P 2023030650

(22)【出願日】2023-03-01

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】小沼 将大

(72)【発明者】

【氏名】藤田 博

(72)【発明者】

【氏名】矢内 有美

(72)【発明者】

【氏名】加藤 久詞

【テーマコード（参考）】

5F043

5F083

5F101

【Ｆターム（参考）】

5F043AA02

5F043BB02

5F043DD08

5F043DD14

5F043EE01

5F083EP02

5F083EP18

5F083EP22

5F083EP42

5F083EP47

5F083EP48

5F083ER03

5F083ER09

5F083ER14

5F083ER19

5F083ER22

5F083MA06

5F083MA16

5F083PR05

5F083PR21

5F083PR25

5F101BA01

5F101BA45

5F101BB02

5F101BC02

5F101BD16

5F101BD30

5F101BD34

5F101BE07

5F101BH02

(57)【要約】

【課題】ポーラス層の層厚の均一性を向上させること。
【解決手段】実施形態の半導体装置の製造方法は、イオン注入法によりドーパントを注入して活性化した活性層を基板に形成し、陽極化成処理によって活性層をポーラス化してポーラス層を形成し、ポーラス層の上方に半導体装置の少なくとも一部の構成を含むデバイス層を形成し、ポーラス層を開裂させて基板を除去する。
【選択図】図７

【特許請求の範囲】

【請求項1】

イオン注入法によりドーパントを注入して活性化した活性層を基板に形成し、
陽極化成処理によって前記活性層をポーラス化してポーラス層を形成し、
前記ポーラス層の上方に半導体装置の少なくとも一部の構成を含むデバイス層を形成し、
前記ポーラス層を開裂させて前記基板を除去する、
半導体装置の製造方法。

【請求項2】

前記デバイス層は、
第１の導電層と、
前記第１の導電層の上方に位置し、複数の第２の導電層が積層された積層体と、
前記積層体を貫通して前記第１の導電層に接続されるメモリピラーと、を有する、
請求項１に記載の半導体装置の製造方法。

【請求項3】

前記基板を除去する前に、
第１の半導体基板上にトランジスタを含む周辺回路を形成し、
前記基板の前記デバイス層が形成された面と、前記第１の半導体基板の前記周辺回路が形成された面とを貼り合わせる、
請求項２に記載の半導体装置の製造方法。

【請求項4】

前記活性層を形成するときは、
前記基板の一端側のエッジ領域における前記ドーパントの注入量を他の領域の前記ドーパントの注入量よりも高め、
前記ポーラス層を形成するときは、
前記一端側のポーラス度を前記他の領域のポーラス度よりも高め、
前記基板を除去するときは、
前記一端側から前記ポーラス層を開裂させる、
請求項１に記載の半導体装置の製造方法。

【請求項5】

前記ポーラス層を形成するときは、
第１のポーラス度を有する第１のポーラス層を第１のパターンに形成し、
前記第１のパターンの間の領域に、前記第１のポーラス度より高い第２のポーラス度を有する第２のポーラス層を形成し、
前記積層体を形成するときは、
前記積層体を前記第１のパターンに形成し、
前記基板を除去するときは、
前記ポーラス層の一部を前記第１の導電層の表面に残して開裂させ、
前記基板を除去した後に、
前記第１の導電層の表面に残った前記ポーラス層のうち前記第１のポーラス層をマスクとして、前記積層体の前記第１のパターンに合わせて前記第１の導電層を前記第１のパターンに形成する、
請求項２に記載の半導体装置の製造方法。

【請求項6】

前記第１の導電層を前記第１のパターンに形成するときは、
前記基板を除去した後に前記第２のポーラス層を除去し、
前記第２のポーラス層を除去した後の前記第１のポーラス層をマスクとして前記第１の導電層を加工する、
請求項５に記載の半導体装置の製造方法。

【請求項7】

ドーパントを注入して活性化した活性層を基板に形成し、
陽極化成処理によって前記活性層をポーラス化してポーラス層を形成する、
支持基板の製造方法。

【請求項8】

前記活性層を形成するときは、
前記ドーパントを注入する加速エネルギを制御して前記活性層の層厚を制御する、
請求項７に記載の支持基板の製造方法。

【請求項9】

前記活性層を形成するときは、
前記ドーパントの注入量を制御して前記活性層の抵抗値を制御する、
請求項７に記載の支持基板の製造方法。

【請求項10】

前記活性層を形成するときは、
複数回に亘って前記ドーパントを注入する、
請求項７に記載の支持基板の製造方法。

【請求項11】

前記基板は、第２の半導体基板であり、
前記活性層を形成するときは、
前記第２の半導体基板の表面にドーパントを注入して活性化させる、
請求項７に記載の支持基板の製造方法。

【請求項12】

前記活性層を形成するときは、
前記基板上に半導体層を形成し、
前記半導体層にドーパントを注入して活性化させる、
請求項７に記載の支持基板の製造方法。

【請求項13】

イオン注入法によりドーパントを注入して活性化した活性層を基板に形成し、
陽極化成処理によって前記活性層をポーラス化してポーラス層を形成し、
前記ポーラス層の上方に第１の層を形成し、
前記ポーラス層を開裂させて前記基板を剥離する、
基板の剥離方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置の製造方法、支持基板の製造方法、及び基板の剥離方法に関する。

【背景技術】

【0002】

３次元不揮発性メモリ等の半導体装置は、複数のメモリピラーが形成された支持基板と、周辺回路が形成された半導体基板とを貼り合わせて構成されることがある。半導体基板との貼合後、支持基板は剥離されて再利用される。支持基板にはポーラス層が設けられており、このポーラス層を開裂させることで、支持基板を剥離させる。

【0003】

ポーラス層は、例えば陽極化成等により支持基板に形成される。しかしながら、支持基板の面内でポーラス層の厚さが不均一になってしまうという課題がある。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０００－１５０４５６号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

１つの実施形態は、ポーラス層の層厚の均一性を向上させることができる半導体装置の製造方法、支持基板の製造方法、及び基板の剥離方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

実施形態の半導体装置の製造方法は、イオン注入法によりドーパントを注入して活性化した活性層を基板に形成し、陽極化成処理によって前記活性層をポーラス化してポーラス層を形成し、前記ポーラス層の上方に半導体装置の少なくとも一部の構成を含むデバイス層を形成し、前記ポーラス層を開裂させて前記基板を除去する。

【図面の簡単な説明】

【0007】

【図1】実施形態１にかかる半導体記憶装置の構成例を示す断面図。

【図2】実施形態１にかかる支持基板の製造方法の手順の一部を順に例示する図。

【図3】実施形態１にかかる支持基板の製造方法の手順の一部を順に例示する図。

【図4】実施形態１にかかる支持基板の構成の一例を示す断面図。

【図5】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。

【図6】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。

【図7】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。

【図8】実施形態１にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。

【図9】実施形態１にかかる支持基板の再生処理の手順の一部を例示する断面図。

【図10】比較例にかかるポーラス層の形成処理の手順の一部を例示する断面図。

【図11】実施形態１にかかる支持基板の製造方法を用いて形成された活性層のシート抵抗と、活性層に形成されるポーラス層の形成速度およびポーラス径との関係を示すグラフ。

【図12】実施形態１の変形例１にかかる支持基板の製造方法の手順の一部を例示する断面図。

【図13】実施形態１の変形例２にかかる支持基板の製造方法の手順の一部を例示する断面図。

【図14】実施形態１の変形例２にかかる半導体記憶装置の製造方法の手順の一部を例示する断面図。

【図15】実施形態２にかかる支持基板の製造方法の手順の一部を例示する断面図。

【図16】実施形態２にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。

【図17】実施形態２にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。

【図18】実施形態２の変形例にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。

【図19】実施形態２の変形例にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図。

【発明を実施するための形態】

【0008】

以下に、本発明の実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。

【0009】

［実施形態１］
以下、図面を参照して実施形態１について詳細に説明する。

【0010】

（半導体記憶装置の構成例）
図１は、実施形態１にかかる半導体記憶装置１の構成例を示す断面図である。ただし、図１においては図面の見やすさを考慮してハッチングを省略する。

【0011】

図１に示すように、半導体記憶装置１は、紙面下側から順に、電極膜ＥＬと、ソース線ＳＬと、複数のワード線ＷＬが積層された積層体ＬＭとを備える。また、半導体記憶装置１は、積層体ＬＭの上方に、第１の半導体基板としての半導体基板ＳＢに設けられた周辺回路ＣＢＡを備える。

【0012】

電極膜ＥＬ上には、絶縁層６０を介してソース線ＳＬが配置されている。ソース線ＳＬは、例えばポリシリコン層等である。

【0013】

絶縁層６０中には複数のプラグＰＧが配置され、プラグＰＧを介してソース線ＳＬと電極膜ＥＬとが電気的な導通を保っている。これにより、半導体記憶装置１の外部から、電極膜ＥＬ及びプラグＰＧを介してソース線ＳＬにソース電位を印加することができる。

【0014】

ソース線ＳＬ上には複数の第２の導電層としてのワード線ＷＬが積層された積層体ＬＭが配置されている。積層体ＬＭの中央部にはメモリ領域ＭＲが配置され、積層体ＬＭの両端部にはコンタクト領域ＥＲが配置されている。

【0015】

メモリ領域ＭＲには、ワード線ＷＬを積層方向に貫通する複数のメモリピラーとしてのピラーＰＬが配置されている。ピラーＰＬとワード線ＷＬとの交差部には複数のメモリセルが形成される。これにより、半導体記憶装置１は、例えばメモリ領域ＭＲにメモリセルが３次元に配置された３次元不揮発性メモリとして構成される。

【0016】

コンタクト領域ＥＲには、複数のワード線ＷＬのそれぞれと接続する複数のコンタクトＣＣが配置されている。なお、本明細書では、コンタクトＣＣの延伸方向において、コンタクトＣＣのワード線ＷＬとの接続端側を半導体記憶装置１の下方側とする。

【0017】

コンタクトＣＣからは、積層体ＬＭ中央部のメモリ領域ＭＲに含まれるメモリセルに対し、そのメモリセルと同じ高さ位置のワード線ＷＬを介して書き込み電圧および読み出し電圧等が印加される。このように、これらのコンタクトＣＣにより、多層に積層されるワード線ＷＬが個々に引き出される。

【0018】

複数のワード線ＷＬ、ピラーＰＬ、及びコンタクトＣＣは絶縁層５０に覆われている。絶縁層５０は、複数のワード線ＷＬの周囲にも広がっている。

【0019】

絶縁層５０上方の第１の半導体基板としての半導体基板ＳＢは、例えばシリコン基板等である。半導体基板ＳＢの表面にはトランジスタＴＲ及び配線等を含む周辺回路ＣＢＡが配置されている。コンタクトＣＣからメモリセルに印加される各種電圧は、これらのコンタクトＣＣと電気的に接続される周辺回路ＣＢＡにより制御される。このように、周辺回路ＣＢＡはメモリセルの電気的な動作を制御する。

【0020】

周辺回路ＣＢＡは絶縁層４０で覆われており、この絶縁層４０と、積層体ＬＭを覆う絶縁層５０とが接合されることにより、複数のワード線ＷＬ、ピラーＰＬ、及びコンタクトＣＣ等の構成と、周辺回路ＣＢＡとを備える半導体記憶装置１が構成される。

【0021】

（半導体記憶装置の製造方法）
次に、図２～図９を用いて、実施形態１の半導体記憶装置１の製造方法について説明する。なお、半導体記憶装置１の製造方法は、支持基板ＳＳの製造方法および支持基板ＳＳの剥離方法を一部に含む。

【0022】

まずは、製造途中の半導体記憶装置１を支持する支持基板ＳＳ、及び支持基板ＳＳが製造される様子を図２～図４に示す。

【0023】

図２及び図３は、実施形態１にかかる支持基板ＳＳ（図４参照）の製造方法の手順の一部を順に例示する図である。以下に示す支持基板ＳＳの製造方法では、図４に示すように、ポーラス層９０を上面に有する支持基板ＳＳが製造される。

【0024】

図２（ａ）に示すように、シリコン基板等の第２の半導体基板としての半導体基板３０を準備する。

【0025】

図２（ｂ）に示すように、イオン注入等により、半導体基板３０の上面にドーパントＤＰを注入して不純物層７０を形成する。

【0026】

このとき、ドーパントＤＰとしては、ボロン、インジウム、ガリウム等のｐ型のドーパント、あるいは、リン、ヒ素、アンチモン等のｎ型のドーパント等を用いることができる。

【0027】

ドーパントＤＰは、支持基板ＳＳに形成したいポーラス層９０の厚さに応じて、半導体基板３０の表面から１０ｎｍ以上１００００ｎｍ以下の深さまで到達していることが好ましい。ドーパントＤＰの注入深さは、例えばドーパントＤＰ注入時のイオンの加速エネルギを変化させることで調整することができる。すなわち、加速エネルギを高めるほど、ドーパントＤＰの注入深さが増す。

【0028】

図２（ｃ）に示すように、不純物層７０が形成された半導体基板３０をアニールし、不純物層７０中のドーパントＤＰが活性化された活性層８０を形成する。アニールを行う際は、縦型炉、または、赤外線ランプを用いたＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）等を用いることができる。

【0029】

また、アニールの温度および処理時間を調整することによっても、半導体基板３０へのドーパントＤＰの注入深さが変化するため、ポーラス層９０の厚さを更に制御することが可能である。

【0030】

以上のように、半導体基板３０にドーパントＤＰを注入して活性化することで、半導体基板３０本来の抵抗値より低い抵抗値を有する活性層８０が形成される。

【0031】

半導体基板３０の抵抗率は例えば、２０Ωｃｍ～３０Ωｃｍである。これに対して、活性層８０の抵抗率は、例えば０．１Ωｃｍ以下であり、より好ましくは０．００１７Ωｃｍ以上０．０１５Ωｃｍ以下である。活性層８０の抵抗率が例えば０．００１７Ωｃｍ未満となると、この後、活性層８０をポーラス化してポーラス層９０を形成する際に、ポーラス層９０中に却ってムラが生じてしまうことがある。

【0032】

このような活性層８０の抵抗率は、ドーパントＤＰの種類および注入量等を変化させることで制御することができる。

【0033】

なお、図２（ｂ）に示すドーパントＤＰの注入は、複数回に亘って行われてもよい。ドーパントＤＰの注入を複数回行うことによっても、ドーパントＤＰの注入深さおよび注入量を調整することが可能である。

【0034】

図３（ａ）に示すように、活性層８０のポーラス化は、例えば陽極化成により行われる。なお、図３には、半導体基板３０を１枚ずつ処理する枚葉式の手法を用いる例を示す。しかし、半導体基板３０を陽極化成処理する手法は枚葉式に限られず、例えばバッチ式等の他の手法を用いてもよい。

【0035】

半導体基板３０に対して陽極化成処理を行う際には、フッ酸のイソプロピルアルコール溶液を満たした薬液槽２００中に、半導体基板３０を浸漬する。このとき、半導体基板３０のエッジ部分を、シール材２４０によりシーリングしておくことが好ましい。薬液槽２００の側方には、例えば紫外線等を照射する光源２３０が設けられている。

【0036】

また、薬液槽２００中には、陰極２１１が、半導体基板３０の活性層８０が形成された面と対向するよう浸漬されている。陰極２１１は、例えばメッシュ状の白金電極等である。薬液槽２００中にはまた、半導体基板３０を挟んで陰極２１１と対向するように、白金電極等の陽極２１２が設けられている。なお、上述のシール材２４０により、フッ酸溶液が陰極２１１側と陽極２１２側とで分離される。

【0037】

上記状態で、陰極２１１及び陽極２１２間に直流電源２２０から直流電圧を印加する。これにより、半導体基板３０中、主に活性層８０においてポーラス化が進行し、ポーラス層９０が形成される。

【0038】

図３（ｂ）～図３（ｄ）は、活性層８０がポーラス化される様子の詳細を示している。

【0039】

図３（ｂ）に示すように、陰極２１１及び陽極２１２間に直流電圧が印加されると、半導体基板３０中の正電荷が陰極２１１側へと引き寄せられる。

【0040】

図３（ｃ）に示すように、半導体基板３０の陰極２１１に対向する表面に引き寄せられた正電荷によって、半導体基板３０を構成するシリコン等が酸化される。更に、酸化シリコンがフッ酸溶液中のフッ酸によって溶解し、半導体基板３０の表面にポーラスＰＰが形成されていく。

【0041】

図３（ｄ）に示すように、正電荷による酸化シリコンの生成反応と、フッ酸による酸化シリコンの溶解反応とは、半導体基板３０の内部へと向かって進行していき、これにより、ポーラスＰＰも半導体基板３０中へと延びていく。

【0042】

図３（ｂ）～図３（ｄ）の処理によってポーラスＰＰが形成されていく際に起きると想定される反応式を以下に示す。

【0043】

Ｓｉ＋２ＨＦ＋２ｈ^＋→ＳｉＦ_２＋２Ｈ^＋
ＳｉＦ_２＋２ＨＦ→ＳｉＦ_４＋Ｈ_２↑
ＳｉＦ_４＋２ＨＦ→Ｈ_２ＳｉＦ_６

【0044】

ここで、半導体基板３０の他の領域よりも抵抗値の低い活性層８０中には正電荷が集中しやすく、ポーラスＰＰの形成速度が半導体基板３０の他の領域に比べて飛躍的に向上する。

【0045】

また、活性層８０中のドーパントＤＰがｐ型の場合、活性層８０が、半導体基板３０中におけるこのような正電荷の主な供給源となり得る。このため、活性層８０中でのポーラス化がいっそう促進される。

【0046】

活性層８０中のドーパントＤＰがｎ型の場合である場合には、光アシストによって、活性層８０の表面での上記反応を促進させることができる。すなわち、薬液槽２００の上方に設けられた光源２３０から、半導体基板３０に紫外線を照射する。光源２３０からの紫外線は、例えばメッシュ状となった陰極２１１を透過して半導体基板３０に照射される。これにより、活性層８０表面のシリコン等が光励起され、上記酸化反応が促進される。

【0047】

以上のように、活性層８０中において高レートで形成されていったポーラスＰＰは、活性層８０と半導体基板３０の他の領域との界面に先端部分が差しかかると、極度に形成速度が低下し、ポーラス化に関わる上記反応が略停止する。これにより、ポーラス層９０は、専ら活性層８０中に比較的均一な層厚で形成される。

【0048】

以上により、実施形態１の支持基板ＳＳが製造される。

【0049】

図４は、実施形態１にかかる支持基板ＳＳの構成の一例を示す断面図である。図４に示すように、支持基板ＳＳは、シリコン基板等の半導体基板３０の表層部分に、ポーラス層９０が配置された構成を有する。

【0050】

上述のように、ポーラス層９０は主に活性層８０部分に形成されるため、ポーラス層９０の厚さは、活性層８０と同等あるいは活性層８０より若干厚く、例えば１０ｎｍ以上１００００ｎｍ以下である。また、ポーラス層９０は、支持基板ＳＳの全面に亘って比較的均一な層厚を有しており、厚さが１００００ｎｍのポーラス層９０の場合、例えば支持基板ＳＳの面内における層厚差が６０ｎｍ未満、より好ましくは４０ｎｍ未満である。

【0051】

また、上述のように、抵抗率が例えば０．１Ωｃｍ以下、より好ましくは０．００１７Ωｃｍ以上０．０１５Ωｃｍ以下の活性層８０にポーラス層９０を形成しているので、ポーラス度およびポーラス径が略均一なポーラス層９０が得られる。ポーラス層９０のポーラス度は、例えば４０％以上６０％以下であることが好ましく、ポーラス径は５ｎｍ以上１０ｎｍ以下であることが好ましい。ここで、ポーラス度（Ｐｏｒｉｓｉｔｙ）は、ポーラス層９０全体に占める空隙の体積の比率、つまり、空隙率であるものとする。

【0052】

なお、上述のように、陽極化成処理では、半導体基板３０のエッジをシール材２４０でシーリングする場合がある。このため、図４の拡大断面図に示すように、半導体基板３０のエッジ部分の２ｍｍ幅程度の領域に、陽極化成処理を受けなかった活性層８０の一部が残っていてもよい。

【0053】

次に、支持基板ＳＳを用いて半導体記憶装置１が製造される様子を図５～図７に示す。

【0054】

図５～図７は、実施形態１にかかる半導体記憶装置１の製造方法の手順の一部を順に例示する断面図である。

【0055】

図５（ａ）に示すように、支持基板ＳＳのポーラス層９０上に導電層ＳＬｂを形成する。第１の導電層としての導電層ＳＬｂは、例えばポリシリコン層等であり、後に半導体記憶装置１のソース線ＳＬとなる。ただし、ポーラス層９０上に導電層ＳＬｂを形成するにあたり、酸化シリコン層またはポリシリコン層等の他の層を介して、導電層ＳＬｂを形成してもよい。ポーラス層９０と導電層ＳＬｂとの間に介在される層は、１層構造、同種層の多層構造、または異種層の多層構造等であってよい。

【0056】

図５（ｂ）に示すように、導電層ＳＬｂ上に、複数のワード線ＷＬが積層された複数の積層体ＬＭを形成する。図５（ｃ）の拡大断面図に示すように、個々の積層体ＬＭには、複数のピラーＰＬ及び複数のコンタクトＣＣ等が形成されている。

【0057】

このような、ピラーＰＬ及びコンタクトＣＣ等が形成された積層体ＬＭは、以下のように形成される。すなわち、支持基板ＳＳに形成した導電層ＳＬｂ上に、複数の窒化シリコン層と複数の酸化シリコン層とが１層ずつ交互に積層された積層体を形成する。

【0058】

また、この積層体の一部領域に個々の窒化シリコン層に到達する複数のコンタクトホールを形成する。また、積層体を貫通し導電層ＳＬｂに到達するメモリホールを形成し、メモリホール内にメモリ層および半導体層等を充填する。このとき、半導体層側面のメモリ層を一部除去して、半導体層と導電層ＳＬｂとを電気的に接続する。

【0059】

その後、リプレース処理と呼ばれる処理により、積層体の複数の窒化シリコン層を導電層に置き換えてワード線ＷＬを形成する。また、複数のコンタクトホールに導電層等を充填してコンタクトＣＣを形成し、積層体ＬＭの上層には上層配線等を形成する。

【0060】

なお、図５（ｃ）の拡大図に示す構成は、ポーラス層９０の上方に形成されるデバイス層の一例である。また、デバイス層は少なくとも第１の層を含みうる。

【0061】

図５（ｃ）に示すように、複数のピラーＰＬ及び複数のコンタクトＣＣ等が上記のように形成された複数の積層体ＬＭを覆う絶縁層５０を形成する。絶縁層５０の表面には、積層体ＬＭのピラーＰＬ及びコンタクトＣＣ等と電気的に接続される電極パッドを形成する。

【0062】

図６（ａ）に示すように、支持基板ＳＳとは別体の半導体基板ＳＢ上に、トランジスタＴＲを含む複数の周辺回路ＣＢＡを形成する。複数の周辺回路ＣＢＡは、例えば複数の積層体ＬＭのそれぞれに対応するよう形成されている。また、周辺回路ＣＢＡを覆う絶縁層４０を形成する。絶縁層４０の表面には、周辺回路ＣＢＡのトランジスタＴＲ等と電気的に接続される電極パッドを形成する。

【0063】

図６（ｂ）に示すように、支持基板ＳＳの積層体ＬＭ等が形成された面を、半導体基板ＳＢの周辺回路ＣＢＡ等が形成された面に対向させ、支持基板ＳＳ側の絶縁層５０と、半導体基板ＳＢ側の絶縁層４０とを接合して、これらの支持基板ＳＳ及び半導体基板ＳＢを貼り合わせる。

【0064】

これらの絶縁層５０，４０は、例えばそれらの表面を予めプラズマ処理等により活性化させておくことで接合することができる。また、絶縁層５０，４０を接合する際には、絶縁層５０に形成された電極パッドと、絶縁層４０に形成された電極パッドとが重なるように、支持基板ＳＳと半導体基板ＳＢとの位置合わせをする。

【0065】

絶縁層５０，４０を接合した後、アニール処理を行って、双方の電極パッドを例えばＣｕ－Ｃｕ接合により接合させる。これにより、互いに対応する積層体ＬＭと周辺回路ＣＢＡとが電気的に接続されるとともに、支持基板ＳＳと半導体基板ＳＢとが貼り合わされる。

【0066】

図７（ａ）に示すように、支持基板ＳＳの一端部からポーラス層９０を開裂させる。ポーラス層９０は、例えば支持基板ＳＳと半導体基板ＳＢとの接合面にブレードＢＤを差し込んだり、あるいは、ウォータージェットを噴射したりすることにより開裂させることができる。これにより、支持基板ＳＳと半導体基板ＳＢとの接合面に亀裂が生じる。その亀裂が、積層体ＬＭ等の半導体記憶装置１の一部構造が配置されない外周部をポーラス層９０へと向かって延びる。他の層よりも脆弱なポーラス層９０に亀裂が到達すると、ポーラス層９０に沿って更に亀裂が延びていくことにより、ポーラス層９０が開裂する。

【0067】

なお、上述のように、陽極化成の際、半導体基板３０にシーリングを施した場合には、半導体基板３０のエッジ部分に、ポーラス化されずに残った活性層８０が存在しうる。しかし、活性層８０は、主に半導体基板３０の未貼合部分に存在することとなるため、ポーラス層９０を開裂させる際の妨げとはならない。

【0068】

図７（ｂ）に示すように、複数のピラーＰＬ及び複数のコンタクトＣＣ等が形成された積層体ＬＭを含む構成から、支持基板ＳＳを剥離させる。

【0069】

図８（ａ）に示すように、半導体基板ＳＢ上に接合された積層体ＬＭの導電層ＳＬｂ側に残ったポーラス層９０を、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）等による研磨パッドＰＤを用いて研削除去する。

【0070】

図８（ｂ）に示すように、ポーラス層９０が研削除去されることにより、半導体基板ＳＢの上面に導電層ＳＬｂが露出する。

【0071】

図８（ｃ）に示すように、導電層ＳＬｂ上に、個々の積層体ＬＭの配置に合わせたパターンを有するレジストパターン２１を形成する。

【0072】

図８（ｄ）に示すように、レジストパターン２１を介して導電層ＳＬｂをエッチング加工し、個々の積層体ＬＭごとに分離された複数のソース線ＳＬのパターンを形成する。

【0073】

図８（ｅ）に示すように、例えば半導体基板ＳＢの面内にグリッド状に配置される複数の積層体ＬＭの配置に合わせ、ソース線ＳＬもまた、例えばグリッド状のパターンに形成される。

【0074】

ソース線ＳＬが複数のパターンに形成された後、酸素プラズマ等を用いたアッシング処理により、レジストパターン２１を除去する。

【0075】

この後、絶縁層６０中に形成されるプラグＰＧを介してソース線ＳＬに接続する電極膜ＥＬを形成し、少なくとも１つの積層体ＬＭを含むよう半導体基板ＳＢが個片化されて、実施形態１の半導体記憶装置１が製造される。

【0076】

一方、半導体基板ＳＢから剥離させた支持基板ＳＳは、以下に述べる再生処理を受けて、新たな半導体記憶装置１の製造に用いる支持基板ＳＳとして再利用される。

【0077】

図９は、実施形態１にかかる支持基板ＳＳの再生処理の手順の一部を例示する断面図である。

【0078】

図９（ａ）に示すように、開裂により支持基板ＳＳ側に残ったポーラス層９０を、研磨パッドＰＤを用いて研削除去する。ポーラス層９０はウェットエッチング等により除去されてもよい。

【0079】

図９（ｂ）に示すように、ポーラス層９０が研削除去されることにより、平坦な表面を有し、当初の半導体基板３０よりも若干薄くなった半導体基板３０が得られる。

【0080】

これ以降、上述の図２及び図３に示した処理を半導体基板３０に施す。

【0081】

すなわち、図９（ｃ）に示すように半導体基板３０の上面にドーパントＤＰを注入して不純物層７０を形成し、図９（ｄ）に示すようにアニールにより活性層８０を形成し、図９（ｅ）に示すように陽極化成によって主に活性層８０にポーラス層９０を形成する。

【0082】

以上により、使用済みの半導体基板３０から支持基板ＳＳが再生される。なお、上記の図９に示す支持基板ＳＳの再生処理も、支持基板ＳＳの製造方法に含めてもよい。

【0083】

（概括）
３次元不揮発性メモリ等の半導体記憶装置は、例えば複数のピラーを含む積層体を支持基板上に形成し、別途、周辺回路を形成した半導体基板と貼り合わせることで製造される場合がある。支持基板は、半導体基板と貼り合わされた後に剥離されて、繰り返し再利用される。

【0084】

支持基板には、例えばポーラス層が予め形成されており、このポーラス層を開裂させて支持基板を剥離する。ポーラス層は、例えば支持基板となる半導体基板に陽極化成処理を施すことにより形成される。しかしながら、陽極化成により半導体基板に形成されたポーラス層には、半導体基板の面内における層厚のばらつきが大きいという課題がある。

【0085】

図１０は、比較例にかかるポーラス層の形成処理の手順の一部を例示する断面図である。図１０（ａ）に示すように、フッ酸溶液中に半導体基板を浸漬して直流電圧を印加すると、半導体基板中の正電荷が陰極側に向いた半導体基板の面へと引き寄せられる。これにより、図１０（ｂ）に示すように、半導体基板を構成するシリコンの酸化反応、及び酸化シリコンのフッ酸による溶解反応等が進行し、ポーラスＰＰが半導体基板の内部へと延びていく。

【0086】

このとき、ポーラス層の厚さは、半導体基板に印加する直流電圧の値、及び陽極化成の処理時間等により調整される。しかし、半導体基板におけるポーラスＰＰの形成速度は極めて遅く、半導体基板の面内において、ポーラス層の厚さが不均一になってしまうことがある。厚さが１００００ｎｍのポーラス層の場合、例えば半導体基板の面内における層厚差が６０ｎｍ以上となってしまう場合もある。

【0087】

本発明者らは、半導体基板の抵抗値を下げることで、陽極化成によるポーラスの形成速度が高まることを見出した。このことから、本発明者らは、例えば半導体基板の表層にドーパントを注入して活性化することで、半導体基板の表面から所定深さまでの抵抗値を下げることができ、この部分を選択的にポーラス化することで、ポーラス層の面内における層厚の均一性を向上させることができると考えた。

【0088】

図１１は、実施形態１にかかる支持基板ＳＳの製造方法を用いて形成された活性層のシート抵抗と、活性層に形成されるポーラス層の形成速度およびポーラス径との関係を示すグラフである。

【0089】

図１１のグラフの横軸は、活性層のシート抵抗Ｒｓ（Ω／ｃｍ^２）である。図１１のグラフの左の縦軸はポーラス層の形成速度（μｍ／ｍｉｎ）であり、右の縦軸はポーラス層のポーラス径（ｎｍ）である。なお、活性層にポーラスを形成する際、陽極化成における直流電流の値を４．５アンペアとした。

【0090】

図１１に示すように、活性層のシート抵抗Ｒｓが低下するほど、ポーラスの形成速度が高まることが判る。また、活性層のシート抵抗Ｒｓが低下するほど、ポーラス径が増大していくことが判る。すなわち、活性層のシート抵抗Ｒｓを低下させることで、ポーラス度を高めることが可能である。

【0091】

なお、図１１のグラフ中のポーラス径は、例えば分光エリプソメトリまたはガス吸着法等により測定することができる。また、分光エリプソメトリまたはガス吸着法等により、上記のポーラス度を求めることも可能である。

【0092】

実施形態１の支持基板の製造方法によれば、半導体基板３０の表面にドーパントＤＰを注入して活性化した活性層８０を形成し、陽極化成処理によって活性層８０をポーラス化してポーラス層９０を形成する。これにより、ポーラス層９０の層厚の均一性を向上させることができる。

【0093】

実施形態１の支持基板の製造方法によれば、活性層８０を形成するときは、ドーパントＤＰを注入する加速エネルギを制御して活性層８０の層厚を制御する。これにより、ポーラス層９０を所望の厚さに形成することができる。

【0094】

実施形態１の支持基板の製造方法によれば、ドーパントＤＰの注入量を制御して活性層８０の抵抗値を制御する。これにより、ポーラス層９０を所望の形成速度で形成し、また、所望のポーラス度に調整することができる。

【0095】

実施形態１の支持基板の製造方法によれば、活性層８０を形成するときは、複数回に亘ってドーパントＤＰを注入する。これにより、ドーパントＤＰの注入深さおよび注入量をいっそう精密に制御することができる。ドーパントＤＰの注入深さを制御することで、上述のように、ポーラス層９０の厚さを制御することができる。また、ドーパントＤＰの注入量を制御することで活性層８０の抵抗率が調整され、上述のように、ポーラス層９０を所望の形成速度で形成し、また、所望のポーラス度に調整することができる。

【0096】

実施形態１の支持基板の製造方法によれば、ポーラス層９０を開裂させて半導体基板３０を剥離し、剥離させた半導体基板３０の表面を平坦化して再生する。これにより、使用済みの支持基板ＳＳを再生して繰り返し再利用することができる。支持基板ＳＳを繰り返し再利用することで、半導体記憶装置１の製造コストを削減することができる。

【0097】

なお、上述の実施形態１では、例えば活性層８０中のドーパントＤＰの注入量を極力均一にし、ポーラス度が略均一なポーラス層９０を形成することとした。しかし、ドーパントＤＰの注入量を活性層８０の深さ方向に異ならせることにより、ポーラス度が層方向に変化するポーラス層９０を形成してもよい。

【0098】

この場合、例えば活性層８０の深さ方向にドーパントＤＰの注入量を増加させ、ポーラス層９０の深さ方向にポーラス度を高めることができる。このようなポーラス層９０の内部には応力が発生し易く、ポーラス層９０を開裂させることがより容易になる。

【0099】

（変形例１）
次に、図１２を用いて、実施形態１の変形例１の支持基板ＳＳａについて説明する。変形例１の支持基板ＳＳａは、半導体基板３０上の半導体層１００にポーラス層１９０が形成されている点が上述の実施形態１とは異なる。

【0100】

図１２は、実施形態１の変形例１にかかる支持基板ＳＳａの製造方法の手順の一部を例示する断面図である。以下の図面では、上述の実施形態１と同様の構成に同様の符号を付し、その説明を省略することがある。

【0101】

図１２（ａ）に示すように、シリコン基板等の半導体基板３０の上面に半導体層１００を形成する。半導体層１００は、例えば化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により形成されたポリシリコン層またはアモルファスシリコン層等である。あるいは、半導体層１００は、半導体基板３０の上面のシリコン結晶をエピタキシャル成長させた単結晶シリコン層等であってもよい。

【0102】

なお、半導体層１００が、ＣＶＤ法等により形成されるポリシリコン層またはアモルファスシリコン層等である場合には、半導体基板３０に替えて、他の材質の基板を用いることも可能である。他の基板としては、例えばセラミック基板もしくは石英基板等の絶縁性基板、サファイア基板もしくは金属基板等の導電性基板等が挙げられる。

【0103】

半導体層１００の厚さは、例えば１０ｎｍ以上１００００ｎｍ以下とすることができる。

【0104】

図１２（ｂ）に示すように、半導体層１００にドーパントＤＰを注入して不純物層１７０を形成する。ドーパントＤＰの注入深さは、半導体層１００の厚さ以下とすることができ、例えば１０ｎｍ以上１００００ｎｍ以下であってよい。

【0105】

図１２（ｃ）に示すように、不純物層１７０が形成された半導体基板３０をアニールしてドーパントＤＰを活性化し、活性層１８０を形成する。

【0106】

図１２（ｄ）に示すように、活性層１８０が形成された半導体基板３０に対し、上述の実施形態１と同様に陽極化成処理を施し、主に活性層１８０をポーラス化して、半導体基板３０の上面にポーラス層１９０を形成する。

【0107】

以上により、変形例１の支持基板ＳＳａが製造される。

【0108】

変形例１の支持基板ＳＳａの製造方法によれば、活性層１８０を形成するときは、半導体基板３０上に半導体層１００を形成し、半導体層１００にドーパントＤＰを注入して活性化させる。

【0109】

このように、半導体基板３０上に形成した活性層１８０をポーラス化してポーラス層１９０を形成することで、使用後の支持基板ＳＳａを再生する際、半導体基板３０自体は研削処理を受けない。これにより、半導体基板３０の損耗を抑制し、支持基板ＳＳａの再利用回数を増加させることができる。よって、半導体記憶装置１の製造コストをよりいっそう削減することができる。

【0110】

なお、上述の実施形態１の変形例１の構成は、以下に説明する実施形態１の変形例２の構成、または実施形態２もしくは変形例の構成等と組み合わせて適用することも可能である。

【0111】

（変形例２）
次に、図１３及び図１４を用いて、実施形態１の変形例２の支持基板ＳＳｂについて説明する。変形例２の支持基板ＳＳｂでは、ポーラス層９１のポーラス度を面内で異ならせる点が上述の実施形態１とは異なる。

【0112】

なお、以下の図面では、上述の実施形態１と同様の構成に同様の符号を付し、その説明を省略することがある。

【0113】

図１３は、実施形態１の変形例２にかかる支持基板ＳＳｂの製造方法の手順の一部を例示する断面図である。

【0114】

図１３（ａ）に示すように、半導体基板３０の一端部に開口を有するレジストパターン２２を形成する。

【0115】

図１３（ｂ）に示すように、半導体基板３０のレジストパターン２２から露出する部分にドーパントＤＰを注入し、半導体基板３０の一端部に不純物層７１を形成する。その後、酸素プラズマ等を用いたアッシング処理により、レジストパターン２２を除去する。

【0116】

図１３（ｃ）に示すように、一端部に不純物層７１が形成された半導体基板３０をアニールして、不純物層７１内のドーパントＤＰを活性化して活性層８１を形成する。

【0117】

図１３（ｄ）に示すように、一端部に活性層８１が形成された半導体基板３０に対し、上述の実施形態１と同様に陽極化成処理を施し、半導体基板３０の上面にポーラス層９１を形成する。ポーラス層９１は、少なくとも半導体基板３０の一端部に活性層８１がポーラス化されたポーラス層９１ａを含む。ポーラス層９１は、また、ポーラス層９１ａが形成された一端部を除く領域に、半導体基板３０の上面がポーラス化されたポーラス層９１ｂを含んでいてもよい。

【0118】

この場合、抵抗値の調整されていない半導体基板３０がポーラス化されたポーラス層９１ｂは、低抵抗の活性層８１がポーラス化されたポーラス層９１ａよりも、ポーラス度が低く、また、層厚が薄く形成される。このとき、ポーラス層９１ａのポーラス度は例えば５０％以上６５％以下であることが好ましく、ポーラス層９１ｂのポーラス度は例えば４０％以上５０％以下であることが好ましい。

【0119】

以上により、変形例２の支持基板ＳＳｂが製造される。

【0120】

なお、図１３（ｂ）の処理の後、半導体基板３０の全面に改めてドーパントＤＰを注入することにより、半導体基板３０の一端部におけるドーパントＤＰの注入量が他の領域よりも高い活性層を形成してもよい。これによっても、半導体基板３０の一端部におけるポーラス度が他の領域よりも高いポーラス層を形成することができる。

【0121】

また、イオン注入の際、ドーパントＤＰの注入量の面内分布を調整可能なイオン注入装置を用いてもよい。この場合、レジストパターン２２等を形成することなく、イオン注入装置の機能を用いて、ドーパントＤＰの注入量を、半導体基板３０の面内で異ならせることも可能である。

【0122】

以上のように、半導体基板３０の一端部においてポーラス度の高いポーラス層９１を支持基板ＳＳｂが有することで、半導体記憶装置を製造する際、支持基板ＳＳｂの剥離が容易となる。

【0123】

図１４は、実施形態１の変形例２にかかる半導体記憶装置の製造方法の手順の一部を例示する断面図である。

【0124】

図１４（ａ）に示すように、複数のピラーＰＬ及び複数のコンタクトＣＣ等を有する複数の積層体ＬＭが形成された支持基板ＳＳｂを半導体基板ＳＢに貼り合わせた後、ポーラス度が他よりも高いポーラス層９１ａが形成された支持基板ＳＳｂ一端部側から、支持基板ＳＳｂと半導体基板ＳＢとの接合面にブレードＢＤを差し込み、あるいは、ウォータージェットを噴射する。

【0125】

図１４（ｂ）に示すように、上記により、支持基板ＳＳｂ一端部のポーラス層９１ａを起点としてポーラス層９１全体が開裂し、支持基板ＳＳｂが剥離される。

【0126】

変形例２の支持基板ＳＳｂの製造方法によれば、活性層８１を形成するときは、半導体基板３０の一端側のエッジ領域におけるドーパントＤＰの注入量を他の領域のドーパントＤＰの注入量よりも高め、ポーラス層９１を形成するときは、半導体基板３０の上記一端側のポーラス度を他の領域のポーラス度よりも高める。

【0127】

これにより、支持基板ＳＳｂの一端側を起点として、ポーラス層９１を開裂させることができ、支持基板ＳＳｂを容易に剥離することができる。また、支持基板ＳＳｂを剥離する際の半導体基板３０へのダメージが軽減されて、支持基板ＳＳｂの再利用回数を増加させることができる。

【0128】

［実施形態２］
以下、図面を参照して実施形態２について詳細に説明する。実施形態２においては、支持基板に形成されるポーラス層をマスクとしてソース線を所定のパターンに形成する点が上述の実施形態１とは異なる。

【0129】

なお、以下の図面では、上述の実施形態１と同様の構成に同様の符号を付し、その説明を省略することがある。

【0130】

図１５は、実施形態２にかかる支持基板ＳＳｃの製造方法の手順の一部を例示する断面図である。

【0131】

図１５（ａ）に示すように、半導体基板３０の上面に、ソース線ＳＬのパターンと略同じパターンを有するレジストパターン２３を形成する。また、半導体基板３０のレジストパターン２３から露出する部分にドーパントＤＰを注入して不純物層７２ｃを形成する。

【0132】

その後、酸素プラズマ等を用いたアッシング処理により、レジストパターン２３を除去する。

【0133】

図１５（ｂ）に示すように、一部に不純物層７２が形成された半導体基板３０の上面全体に、改めてドーパントＤＰを注入する。これにより、半導体基板３０の上面全体に不純物層７２が形成される。不純物層７２は、ドーパントＤＰの注入量がそれぞれ異なる不純物層７２ａ，７２ｂを含む。

【0134】

不純物層７２ｂは、半導体基板３０のレジストパターン２３が除去された部分に形成されており、ソース線ＳＬのパターンと略同じパターンを有する。不純物層７２ａは、図１５（ａ）の処理で形成された不純物層７２ｃに重ねてドーパントＤＰが注入された層であり、不純物層７２ｂのパターンの間の領域に、不純物層７２ｂよりも注入量の高いドーパントＤＰを含んで形成される。

【0135】

図１５（ｃ）に示すように、不純物層７２ａと不純物層７２ｂとを含む不純物層７２が形成された半導体基板３０をアニールして、不純物層７２内のドーパントＤＰを活性化して活性層８２を形成する。

【0136】

これにより、活性層８２もまた、ソース線ＳＬのパターンと同じパターンを有する活性層８２ｂと、活性層８２ｂのパターンの間の領域に、活性層８２ｂよりも更に低抵抗の活性層８２ａとを含んで形成される。

【0137】

図１５（ｄ）に示すように、活性層８２ａと活性層８２ｂとを含む活性層８２が形成された半導体基板３０に対し、上述の実施形態１と同様に陽極化成処理を施し、半導体基板３０の上面にポーラス層９２を形成する。

【0138】

これにより、ポーラス層９２もまた、ソース線ＳＬのパターンと同じ第１のパターンとしてのパターンを有するポーラス層９２ｂと、ポーラス層９２ｂのパターンの間の領域に、ポーラス層９２ｂよりもポーラス度の高いポーラス層９２ａとを含むこととなる。

【0139】

以上により、実施形態２の支持基板ＳＳｃが製造される。

【0140】

実施形態２の支持基板ＳＳｃも、以下に述べるように、例えば半導体記憶装置１の製造に用いられる。

【0141】

図１６及び図１７は、実施形態２にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図である。

【0142】

図１６（ａ）に示すように、支持基板ＳＳｃには、複数のピラーＰＬ及び複数のコンタクトＣＣ等を有する複数の積層体ＬＭが形成され、更に、周辺回路ＣＢＡが形成された半導体基板ＳＢが貼り合わされている。支持基板ＳＳｃ上に複数の積層体ＬＭを形成する際には、支持基板ＳＳｃのポーラス層９２ｂのパターンに合わせて個々の積層体ＬＭが配置されるよう位置合わせが行われる。

【0143】

複数の積層体ＬＭ等が形成された支持基板ＳＳｃを半導体基板ＳＢに貼り合わせた後、これらの接合面にブレードＢＤを差し込み、あるいは、ウォータージェットを噴射する。

【0144】

図１６（ｂ）に示すように、上記により、ポーラス層９２が開裂して、支持基板ＳＳｃが剥離される。

【0145】

図１７（ａ）に示すように、ドライエッチングを用いた全面エッチバック、あるいは、ウェットエッチング等によって、半導体基板ＳＢ上に接合された積層体ＬＭの導電層ＳＬｂ上に残ったポーラス層９２を処理する。

【0146】

図１７（ｂ）に示すように、上記処理により、ポーラス層９２に含まれるポーラス層９２ａ，９２ｂのうち、ポーラス度の高いポーラス層９２ａが選択的に除去される。これにより、ポーラス層９２ｂがソース線ＳＬのパターンに残ったポーラスパターン９２ｐが導電層ＳＬｂ上に形成される。

【0147】

図１７（ｃ）に示すように、ポーラスパターン９２ｐをマスクとして導電層ＳＬｂをエッチング加工し、個々の積層体ＬＭごとに分離された複数のソース線ＳＬのパターンを形成する。

【0148】

ソース線ＳＬを所定のパターンに形成した後、ポーラスパターン９２ｐを、ＣＭＰ等により研削除去し、ソース線ＳＬを露出させる。

【0149】

なお、ポーラス層９２と導電層ＳＬｂとの選択比が低い条件を用いることで、上記の図１７（ａ）（ｂ）の処理を一括して行ってもよい。このような処理においては、当初、ポーラス層９２のうちポーラス層９２ａが優先的に除去されて、その後、残ったポーラス層９２ｂをマスクとして、導電層ＳＬｂを所定パターンのソース線ＳＬに加工することができる。

【0150】

また、ポーラス層９２と導電層ＳＬｂとの選択比が低い条件を用いることで、ソース線ＳＬが所定のパターンに形成された時点で、ポーラス層９２が全て消失するようにしてもよい。この場合、上記の図１７（ｃ）の処理を省略することができる。

【0151】

その後、絶縁層６０中に形成されるプラグＰＧを介してソース線ＳＬに接続する電極膜ＥＬを形成し、少なくとも１つの積層体ＬＭを含むよう半導体基板ＳＢが個片化されて、実施形態２の半導体記憶装置が製造される。

【0152】

実施形態２の半導体記憶装置の製造方法によれば、所定のポーラス度を有するポーラス層９２ｂをソース線ＳＬのパターンに形成し、ポーラス層９２ｂのパターンの間の領域に、ポーラス層９２ｂより高いポーラス度を有するポーラス層９２ａを形成する。これにより、ポーラスパターン９２ｐをマスクとしてソース線ＳＬのパターンを形成することができる。

【0153】

なお、上述の実施形態１では、例えばポーラス層９０を除去した後に、導電層ＳＬｂの上面に形成したレジストパターン２１をマスクとして、導電層ＳＬをソース線ＳＬのパターンに形成することとした。この場合、レジストパターン２１と、既に形成済みの複数の積層体ＬＭ等との位置合わせのため、例えば積層体ＬＭと同一レイヤに位置合わせ用のマークを予め形成しておく。しかし、導電層ＳＬｂの上方からは、下層に形成されたマークの視認が困難な場合がある。

【0154】

実施形態２の支持基板ＳＳｃによれば、ソース線ＳＬのパターンを有するポーラス層９２ｂに合わせて複数の積層体ＬＭが形成される。したがって、マークの視認性に関する上記課題を解消することができる。

【0155】

（変形例）
次に、図１８及び図１９を用いて、実施形態２の変形例の半導体記憶装置の製造方法について説明する。

【0156】

以下に説明するように、上述の実施形態２の図１７（ａ）に示す処理の少なくとも一部を、図１５（ｄ）の処理後に行ってもよい。その場合の例を図１８及び図１９に示す。以下の図面では、上述の実施形態２と同様の構成に同様の符号を付し、その説明を省略することがある。

【0157】

図１８及び図１９は、実施形態２の変形例にかかる半導体記憶装置の製造方法の手順の一部を順に例示する断面図である。

【0158】

図１８（ａ）に示すように、支持基板ＳＳｃが図１５（ｄ）の処理により形成された後、支持基板ＳＳｃの表面を全面エッチバックし、あるいは、ウェットエッチングして、ポーラス層９２のうちポーラス層９２ａをハーフエッチングする。

【0159】

図１８（ｂ）に示すように、上記処理により、ポーラス層９２ａが層厚方向に一部除去される。

【0160】

図１８（ｃ）に示すように、ポーラス層９２ａが一部除去されて生じた複数のポーラス層９２ｂ間の凹部を埋めるよう、絶縁層５０の一部を支持基板ＳＳｃ側に形成しておく。これにより、支持基板ＳＳｃの表面の凹凸が埋め戻されて平坦な表面となる。

【0161】

図１９（ａ）に示すように、支持基板ＳＳｃに、複数のピラーＰＬ及び複数のコンタクトＣＣ等を有する複数の積層体ＬＭを形成し、更に、周辺回路ＣＢＡが形成された半導体基板ＳＢを貼り合わせる。また、支持基板ＳＳｃと半導体基板ＳＢとの接合面にブレードＢＤを差し込み、あるいは、ウォータージェットを噴射する。

【0162】

図１９（ｂ）に示すように、上記により、ポーラス層９２が開裂して、支持基板ＳＳｃが剥離される。このとき、上述の図１８（ａ）のハーフエッチング処理で残ったポーラス層９２ａが、支持基板ＳＳｃとともに剥離されることが好ましい。これにより、積層体ＬＭ等を含む半導体基板ＳＢの上面に、ポーラス層９２ｂのポーラスパターン９２ｐが形成される。

【0163】

その後、ポーラスパターン９２ｐをマスクとして、複数のポーラス層９２ｂ間の絶縁層５０を貫通させて一部の導電層ＳＬｂを露出させ、露出した導電層ＳＬｂをエッチング加工する。これにより、ソース線ＳＬが所定のパターンに形成される。

【0164】

以上により、変形例の半導体記憶装置が製造される。

【0165】

変形例の半導体記憶装置の製造方法によれば、実施形態２の半導体記憶装置の製造方法と同様の効果を奏する。

【0166】

なお、上述の変形例では、実施形態２の支持基板ＳＳｃを用いて、支持基板ＳＳｃのポーラス層９２からポーラスパターン９２ｐを形成することとした。しかし、上述の実施形態１等に示した均一なポーラス度のポーラス層９０を有する支持基板ＳＳ等を用いて、ポーラス層９０を所定のパターンに形成してもよい。この場合、図１８（ａ）に示した処理に替えて、ソース線ＳＬのパターンを有するレジストパターンをマスクにして、ポーラス層９０をエッチング加工することができる。

【0167】

［その他の実施形態］
上述の実施形態１，２及び変形例１，２では、コンタクト領域ＥＲは、積層体ＬＭのＸ方向両端部に配置されることとした。しかし、積層体ＬＭにおけるコンタクト領域ＥＲの配置位置はこれに限られない。コンタクト領域ＥＲは、例えば積層体ＬＭの中央部に配置されていてもよく、この場合、例えば積層体ＬＭの両端部にメモリ領域ＭＲを配置することができる。

【0168】

また、上述の実施形態１，２及び変形例１，２では、基板の貼合技術を用いた半導体記憶装置１の製造に支持基板ＳＳ，ＳＳａ～ＳＳｃを用いることとした。しかし、支持基板ＳＳ，ＳＳａ～ＳＳｃは、上述の半導体記憶装置１を製造する場合に限られず、種々の半導体装置の製造工程に適用することが可能である。

【0169】

また、上述の実施形態１，２及び変形例１，２の支持基板ＳＳ，ＳＳａ～ＳＳｃの製造方法を、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等の製造に用いてもよい。

【0170】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0171】

１…半導体記憶装置、４０，５０，６０…絶縁層、３０，ＳＢ…半導体基板、７０，７１，７２，７２ａ，７２ｂ，１７０…不純物層、８０，８１，８２，８２ａ，８２ｂ，１８０…活性層、９０，９１，９１ａ，９１ｂ，９２，９２ａ，９２ｂ，１９０…ポーラス層、ＣＢＡ…周辺回路、ＣＣ…コンタクト、ＥＲ…コンタクト領域、ＬＭ…積層体、ＭＲ…メモリ領域、ＰＬ…ピラー、ＳＳ，ＳＳａ～ＳＳｃ…支持基板、ＷＬ…ワード線。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】