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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024123390
(43)【公開日】2024-09-12
(54)【発明の名称】記憶装置
(51)【国際特許分類】
G11C 14/00 20060101AFI20240905BHJP
G11C 11/16 20060101ALI20240905BHJP
【ＦＩ】
G11C14/00 230
G11C11/16 230
G11C11/16 240
【審査請求】未請求
【請求項の数】17
【出願形態】ＯＬ
(21)【出願番号】P 2023030743
(22)【出願日】2023-03-01
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】100112955
【弁理士】
【氏名又は名称】丸島 敏一
(72)【発明者】
【氏名】平賀 啓三
(72)【発明者】
【氏名】阪井 塁
(72)【発明者】
【氏名】肥後 豊
(72)【発明者】
【氏名】細見 政功
(57)【要約】
【課題】揮発性記憶部に保持されているデータを電圧駆動に基づいて不揮発性記憶部にストア可能とする。
【解決手段】記憶装置は、データを相補的に保持する揮発性記憶部と、揮発性記憶部に相補的に保持されたデータを保持する電圧制御型磁気抵抗効果素子と、揮発性記憶部と電圧制御型磁気抵抗効果素子との間に接続され、揮発性記憶部と電圧制御型磁気抵抗効果素子との間の抵抗が可変な第１可変抵抗素子と、揮発性記憶部と電圧制御型磁気抵抗効果素子との間にインバータを介して接続され、揮発性記憶部と電圧制御型磁気抵抗効果素子との間の抵抗が可変な第２可変抵抗素子とを具備する。
【選択図】 図１
【解決手段】記憶装置は、データを相補的に保持する揮発性記憶部と、揮発性記憶部に相補的に保持されたデータを保持する電圧制御型磁気抵抗効果素子と、揮発性記憶部と電圧制御型磁気抵抗効果素子との間に接続され、揮発性記憶部と電圧制御型磁気抵抗効果素子との間の抵抗が可変な第１可変抵抗素子と、揮発性記憶部と電圧制御型磁気抵抗効果素子との間にインバータを介して接続され、揮発性記憶部と電圧制御型磁気抵抗効果素子との間の抵抗が可変な第２可変抵抗素子とを具備する。
【選択図】 図１
【特許請求の範囲】
【請求項1】
データを相補的に保持する揮発性記憶部と、
前記揮発性記憶部に相補的に保持されたデータを保持する電圧制御型磁気抵抗効果素子と、
前記揮発性記憶部と前記電圧制御型磁気抵抗効果素子との間に接続され、前記揮発性記憶部と前記電圧制御型磁気抵抗効果素子との間の抵抗が可変な第１可変抵抗素子と、
前記揮発性記憶部と前記電圧制御型磁気抵抗効果素子との間にインバータを介して接続され、前記揮発性記憶部と前記電圧制御型磁気抵抗効果素子との間の抵抗が可変な第２可変抵抗素子と
を具備する記憶装置。
前記揮発性記憶部に相補的に保持されたデータを保持する電圧制御型磁気抵抗効果素子と、
前記揮発性記憶部と前記電圧制御型磁気抵抗効果素子との間に接続され、前記揮発性記憶部と前記電圧制御型磁気抵抗効果素子との間の抵抗が可変な第１可変抵抗素子と、
前記揮発性記憶部と前記電圧制御型磁気抵抗効果素子との間にインバータを介して接続され、前記揮発性記憶部と前記電圧制御型磁気抵抗効果素子との間の抵抗が可変な第２可変抵抗素子と
を具備する記憶装置。
【請求項2】
前記第２可変抵抗素子および前記インバータは直列に接続され、前記第２可変抵抗素子および前記インバータの直列回路は、前記第１可変抵抗素子と並列に接続される
請求項１に記載の記憶装置。
請求項１に記載の記憶装置。
【請求項3】
前記第１可変抵抗素子および前記第２可変抵抗素子はそれぞれ、前記電圧制御型磁気抵抗効果素子が高抵抗状態から低抵抗状態に遷移する時と低抵抗状態から高抵抗状態に遷移する時とで前記電圧制御型磁気抵抗効果素子に印加されるセル電圧が互いに略等しくなるように抵抗を変化させる
請求項２に記載の記憶装置。
請求項２に記載の記憶装置。
【請求項4】
前記第１可変抵抗素子は、第１ゲート電圧に基づいてオン抵抗が変化する第１電界効果トランジスタを備え、
前記第２可変抵抗素子は、第２ゲート電圧に基づいてオン抵抗が変化する第２電界効果トランジスタを備える
請求項２に記載の記憶装置。
前記第２可変抵抗素子は、第２ゲート電圧に基づいてオン抵抗が変化する第２電界効果トランジスタを備える
請求項２に記載の記憶装置。
【請求項5】
前記第１電界効果トランジスタは、前記第１可変抵抗素子として用いられるだけでなく、前記揮発性記憶部から前記電圧制御型磁気抵抗効果素子にデータをストアするストアトランジスタおよび前記電圧制御型磁気抵抗効果素子から前記揮発性記憶部にデータをリストアするリストアトランジスタとしても用いられる
請求項４に記載の記憶装置。
請求項４に記載の記憶装置。
【請求項6】
前記電圧制御型磁気抵抗効果素子は、前記揮発性記憶部に相補的に保持されるデータに応じて互いに異なる抵抗状態が設定される第１電圧制御型磁気抵抗効果素子および第２電圧制御型磁気抵抗効果素子を備える
請求項１に記載の記憶装置。
請求項１に記載の記憶装置。
【請求項7】
前記第１電界効果トランジスタに印加される第１ゲート電圧に基づいて前記第１電圧制御型磁気抵抗効果素子が高抵抗書込みされる場合、前記第２電界効果トランジスタに印加される第２ゲート電圧に基づいて前記第２電圧制御型磁気抵抗効果素子が低抵抗書込みされる
請求項６に記載の記憶装置。
請求項６に記載の記憶装置。
【請求項8】
前記第１電圧制御型磁気抵抗効果素子が高抵抗書込みされる場合に低抵抗状態にある場合、前記第１ゲート電圧に基づいて、前記第１電圧制御型磁気抵抗効果素子の磁化方向を反転させる反転電圧が前記第１電圧制御型磁気抵抗効果素子に印加され、
前記第１電圧制御型磁気抵抗効果素子が高抵抗書込みされる場合に高抵抗状態にある場合、前記第１ゲート電圧に基づいて、前記反転電圧よりも大きな電圧が前記第１電圧制御型磁気抵抗効果素子に印加され、
前記第２電圧制御型磁気抵抗効果素子が低抵抗書込みされる場合に高抵抗状態にある場合、前記第２ゲート電圧に基づいて、前記第２電圧制御型磁気抵抗効果素子の磁化方向を反転させる反転電圧が前記第２電圧制御型磁気抵抗効果素子に印加され、
前記第２電圧制御型磁気抵抗効果素子が低抵抗書込みされる場合に低抵抗状態にある場合、前記第２ゲート電圧に基づいて、前記反転電圧よりも小さな電圧が前記第２電圧制御型磁気抵抗効果素子に印加される
請求項７に記載の記憶装置。
前記第１電圧制御型磁気抵抗効果素子が高抵抗書込みされる場合に高抵抗状態にある場合、前記第１ゲート電圧に基づいて、前記反転電圧よりも大きな電圧が前記第１電圧制御型磁気抵抗効果素子に印加され、
前記第２電圧制御型磁気抵抗効果素子が低抵抗書込みされる場合に高抵抗状態にある場合、前記第２ゲート電圧に基づいて、前記第２電圧制御型磁気抵抗効果素子の磁化方向を反転させる反転電圧が前記第２電圧制御型磁気抵抗効果素子に印加され、
前記第２電圧制御型磁気抵抗効果素子が低抵抗書込みされる場合に低抵抗状態にある場合、前記第２ゲート電圧に基づいて、前記反転電圧よりも小さな電圧が前記第２電圧制御型磁気抵抗効果素子に印加される
請求項７に記載の記憶装置。
【請求項9】
前記第１電界効果トランジスタに印加される第１ゲート電圧に基づいて前記第１電圧制御型磁気抵抗効果素子が低抵抗書込みされる場合、前記第２電界効果トランジスタに印加される第２ゲート電圧に基づいて前記第２電圧制御型磁気抵抗効果素子が高抵抗書込みされる
請求項６に記載の記憶装置。
請求項６に記載の記憶装置。
【請求項10】
前記第１電圧制御型磁気抵抗効果素子が低抵抗書込みされる場合に高抵抗状態にある場合、前記第１ゲート電圧に基づいて、前記第１電圧制御型磁気抵抗効果素子の磁化方向を反転させる反転電圧が前記第１電圧制御型磁気抵抗効果素子に印加され、
前記第１電圧制御型磁気抵抗効果素子が低抵抗書込みされる場合に低抵抗状態にある場合、前記第１ゲート電圧に基づいて、前記反転電圧よりも小さな電圧が前記第１電圧制御型磁気抵抗効果素子に印加され、
前記第２電圧制御型磁気抵抗効果素子が高抵抗書込みされる場合に低抵抗状態にある場合、前記第２ゲート電圧に基づいて、前記第２電圧制御型磁気抵抗効果素子の磁化方向を反転させる反転電圧が前記第２電圧制御型磁気抵抗効果素子に印加され、
前記第２電圧制御型磁気抵抗効果素子が高抵抗書込みされる場合に高抵抗状態にある場合、前記第２ゲート電圧に基づいて、前記反転電圧よりも大きな電圧が前記第２電圧制御型磁気抵抗効果素子に印加される
請求項９に記載の記憶装置。
前記第１電圧制御型磁気抵抗効果素子が低抵抗書込みされる場合に低抵抗状態にある場合、前記第１ゲート電圧に基づいて、前記反転電圧よりも小さな電圧が前記第１電圧制御型磁気抵抗効果素子に印加され、
前記第２電圧制御型磁気抵抗効果素子が高抵抗書込みされる場合に低抵抗状態にある場合、前記第２ゲート電圧に基づいて、前記第２電圧制御型磁気抵抗効果素子の磁化方向を反転させる反転電圧が前記第２電圧制御型磁気抵抗効果素子に印加され、
前記第２電圧制御型磁気抵抗効果素子が高抵抗書込みされる場合に高抵抗状態にある場合、前記第２ゲート電圧に基づいて、前記反転電圧よりも大きな電圧が前記第２電圧制御型磁気抵抗効果素子に印加される
請求項９に記載の記憶装置。
【請求項11】
前記第１電圧制御型磁気抵抗効果素子および前記第２電圧制御型磁気抵抗効果素子はそれぞれ、
磁化方向が固定されたピン層と、
電圧に基づいて誘起された磁気の磁化方向が反転可能なフリー層と、
前記ピン層と前記フリー層との間に挟まれたトンネルバリア層と
を備える請求項７に記載の記憶装置。
磁化方向が固定されたピン層と、
電圧に基づいて誘起された磁気の磁化方向が反転可能なフリー層と、
前記ピン層と前記フリー層との間に挟まれたトンネルバリア層と
を備える請求項７に記載の記憶装置。
【請求項12】
前記揮発性記憶部から前記電圧制御型磁気抵抗効果素子にデータをストアする場合、
前記第１電界効果トランジスタに前記第１ゲート電圧が印加されている時に前記反転電圧がかかるように前記第１電圧制御型磁気抵抗効果素子のフリー層に駆動電圧が印加され、
前記第２電界効果トランジスタに前記第２ゲート電圧が印加されている時に前記反転電圧がかかるように前記第２電圧制御型磁気抵抗効果素子のフリー層に前記駆動電圧が印加され、
前記電圧制御型磁気抵抗効果素子から前記揮発性記憶部にデータをリストアする場合、
前記ピン層に印加される電圧よりも低い電圧が前記フリー層に印加される
請求項１１に記載の記憶装置。
前記第１電界効果トランジスタに前記第１ゲート電圧が印加されている時に前記反転電圧がかかるように前記第１電圧制御型磁気抵抗効果素子のフリー層に駆動電圧が印加され、
前記第２電界効果トランジスタに前記第２ゲート電圧が印加されている時に前記反転電圧がかかるように前記第２電圧制御型磁気抵抗効果素子のフリー層に前記駆動電圧が印加され、
前記電圧制御型磁気抵抗効果素子から前記揮発性記憶部にデータをリストアする場合、
前記ピン層に印加される電圧よりも低い電圧が前記フリー層に印加される
請求項１１に記載の記憶装置。
【請求項13】
前記揮発性記憶部から前記電圧制御型磁気抵抗効果素子にデータをストアする場合、
前記第１電界効果トランジスタに前記第１ゲート電圧が印加されている時に前記反転電圧がかかるように前記第１電圧制御型磁気抵抗効果素子のピン層に駆動電圧が印加され、
前記第２電界効果トランジスタに前記第２ゲート電圧が印加されている時に前記反転電圧がかかるように前記第２電圧制御型磁気抵抗効果素子のピン層に前記駆動電圧が印加され、
前記電圧制御型磁気抵抗効果素子から前記揮発性記憶部にデータをリストアする場合、
前記フリー層に印加される電圧よりも低い電圧が前記ピン層に印加される
請求項１１に記載の記憶装置。
前記第１電界効果トランジスタに前記第１ゲート電圧が印加されている時に前記反転電圧がかかるように前記第１電圧制御型磁気抵抗効果素子のピン層に駆動電圧が印加され、
前記第２電界効果トランジスタに前記第２ゲート電圧が印加されている時に前記反転電圧がかかるように前記第２電圧制御型磁気抵抗効果素子のピン層に前記駆動電圧が印加され、
前記電圧制御型磁気抵抗効果素子から前記揮発性記憶部にデータをリストアする場合、
前記フリー層に印加される電圧よりも低い電圧が前記ピン層に印加される
請求項１１に記載の記憶装置。
【請求項14】
前記揮発性記憶部から前記電圧制御型磁気抵抗効果素子にデータをストアする場合、
前記第１電圧制御型磁気抵抗効果素子および前記第２電圧制御型磁気抵抗効果素子に同一方向の電圧がかかるように前記駆動電圧が設定される
請求項１２に記載の記憶装置。
前記第１電圧制御型磁気抵抗効果素子および前記第２電圧制御型磁気抵抗効果素子に同一方向の電圧がかかるように前記駆動電圧が設定される
請求項１２に記載の記憶装置。
【請求項15】
前記インバータのパワーゲーティングを実施するパワーゲーティングトランジスタ
をさらに具備する請求項１に記載の記憶装置。
をさらに具備する請求項１に記載の記憶装置。
【請求項16】
前記揮発性記憶部はラッチ回路である
請求項１に記載の記憶装置。
請求項１に記載の記憶装置。
【請求項17】
前記揮発性記憶部はＳＲＡＭ（Static Random Access Memory）である
請求項１に記載の記憶装置。
請求項１に記載の記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本技術は、記憶装置に関する。詳しくは、本技術は、不揮発性記憶部が揮発性記憶部に設けられた記憶装置に関する。
【背景技術】
【0002】
電源異常や電源断が発生しても、揮発性記憶部に保持されたデータが消失しないようにするために、揮発性記憶部が設けられたメモリセルに不揮発性記憶部を追加した記憶装置がある。このような記憶装置として、例えば、不揮発性記憶部に記憶されているデータとフリップフロップ部が保持するデータとが同一ではない場合は、フリップフロップ部が保持するデータを不揮発性記憶部に書き込ませる技術がある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－５００６８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
しかしながら、上述の従来技術では、不揮発性素子にデータをストアする場合、不揮発性素子を電流駆動し、ストアされるデータに応じて互いに逆向きの電流を不揮発性素子に流していた。このため、不揮発性素子によっては、データのストア時に流れる電流が大きくなり、消費電力の増大を招くおそれがあった。
【0005】
本技術はこのような状況に鑑みて生み出されたものであり、揮発性記憶部に保持されているデータを電圧駆動に基づいて不揮発性記憶部にストア可能とすることを目的とする。
【課題を解決するための手段】
【0006】
本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、データを相補的に保持する揮発性記憶部と、前記揮発性記憶部に相補的に保持されたデータを保持する電圧制御型磁気抵抗効果素子と、前記揮発性記憶部と前記電圧制御型磁気抵抗効果素子との間に接続され、前記揮発性記憶部と前記電圧制御型磁気抵抗効果素子との間の抵抗が可変な第１可変抵抗素子と、前記揮発性記憶部と前記電圧制御型磁気抵抗効果素子との間にインバータを介して接続され、前記揮発性記憶部と前記電圧制御型磁気抵抗効果素子との間の抵抗が可変な第２可変抵抗素子とを具備する記憶装置である。これにより、揮発性記憶部に保持されているデータが電圧駆動に基づいて不揮発性記憶部にストアされるという作用をもたらす。
【0007】
また、第１の側面において、前記第２可変抵抗素子および前記インバータは直列に接続され、前記第２可変抵抗素子および前記インバータの直列回路は、前記第１可変抵抗素子と並列に接続されてもよい。これにより、揮発性記憶部に保持されているデータの相補性を反映させつつ、不揮発性記憶部にデータが相補的にストアされるという作用をもたらす。
【0008】
また、第１の側面において、前記第１可変抵抗素子および前記第２可変抵抗素子はそれぞれ、前記電圧制御型磁気抵抗効果素子が高抵抗状態から低抵抗状態に遷移する時と低抵抗状態から高抵抗状態に遷移する時とで前記電圧制御型磁気抵抗効果素子に印加されるセル電圧が互いに略等しくなるように抵抗を変化させてもよい。これにより、電圧制御型磁気抵抗効果素子に印加される同一極性のセル電圧に基づいて電圧制御型磁気抵抗効果素子にデータが書込まれるという作用をもたらす。
【0009】
また、第１の側面において、前記第１可変抵抗素子は、第１ゲート電圧に基づいてオン抵抗が変化する第１電界効果トランジスタを備え、前記第２可変抵抗素子は、第２ゲート電圧に基づいてオン抵抗が変化する第２電界効果トランジスタを備えてもよい。これにより、第１ゲート電圧および第２ゲート電圧に基づいて、電圧制御型磁気抵抗効果素子の低抵抗状態および高抵抗状態の書込みが実施されるという作用をもたらす。
【0010】
また、第１の側面において、前記第１電界効果トランジスタは、前記第１可変抵抗素子として用いられるだけでなく、前記揮発性記憶部から前記電圧制御型磁気抵抗効果素子にデータをストアするストアトランジスタおよび前記電圧制御型磁気抵抗効果素子から前記揮発性記憶部にデータをリストアするリストアトランジスタとしても用いられてもよい。これにより、回路構成の簡易化を図りつつ、電圧制御型磁気抵抗効果素子と揮発性記憶部との間のストアおよびリストアが可能になるという作用をもたらす。
【0011】
また、第１の側面において、前記電圧制御型磁気抵抗効果素子は、前記揮発性記憶部に相補的に保持されるデータに応じて互いに異なる抵抗状態が設定される第１電圧制御型磁気抵抗効果素子および第２電圧制御型磁気抵抗効果素子を備えてもよい。これにより、揮発性記憶部に保持されているデータの相補性を反映させつつ、不揮発性記憶部にデータが相補的にストアされるという作用をもたらす。
【0012】
また、第１の側面において、前記第１電界効果トランジスタに印加される第１ゲート電圧に基づいて前記第１電圧制御型磁気抵抗効果素子が高抵抗書込みされる場合、前記第２電界効果トランジスタに印加される第２ゲート電圧に基づいて前記第２電圧制御型磁気抵抗効果素子が低抵抗書込みされてもよい。これにより、ＶＣＭＡ効果に基づいて電圧制御型磁気抵抗効果素子にデータが書込まれるという作用をもたらす。
【0013】
また、第１の側面において、前記第１電圧制御型磁気抵抗効果素子が高抵抗書込みされる場合に低抵抗状態にある場合、前記第１ゲート電圧に基づいて、前記第１電圧制御型磁気抵抗効果素子の磁化方向を反転させる反転電圧が前記第１電圧制御型磁気抵抗効果素子に印加され、前記第１電圧制御型磁気抵抗効果素子が高抵抗書込みされる場合に高抵抗状態にある場合、前記第１ゲート電圧に基づいて、前記反転電圧よりも大きな電圧が前記第１電圧制御型磁気抵抗効果素子に印加され、前記第２電圧制御型磁気抵抗効果素子が低抵抗書込みされる場合に高抵抗状態にある場合、前記第２ゲート電圧に基づいて、前記第２電圧制御型磁気抵抗効果素子の磁化方向を反転させる反転電圧が前記第２電圧制御型磁気抵抗効果素子に印加され、前記第２電圧制御型磁気抵抗効果素子が低抵抗書込みされる場合に低抵抗状態にある場合、前記第２ゲート電圧に基づいて、前記反転電圧よりも小さな電圧が前記第２電圧制御型磁気抵抗効果素子に印加されてもよい。これにより、第１電圧制御型磁気抵抗効果素子の抵抗状態に応じて第１電圧制御型磁気抵抗効果素子の抵抗状態が反転され、第２電圧制御型磁気抵抗効果素子の抵抗状態に応じて第２電圧制御型磁気抵抗効果素子の抵抗状態が反転されるという作用をもたらす。
【0014】
また、第１の側面において、前記第１電界効果トランジスタに印加される第１ゲート電圧に基づいて前記第１電圧制御型磁気抵抗効果素子が低抵抗書込みされる場合、前記第２電界効果トランジスタに印加される第２ゲート電圧に基づいて前記第２電圧制御型磁気抵抗効果素子が高抵抗書込みされてもよい。これにより、ＶＣＭＡ効果に基づいて電圧制御型磁気抵抗効果素子にデータが書込まれるという作用をもたらす。
【0015】
また、第１の側面において、前記第１電圧制御型磁気抵抗効果素子が低抵抗書込みされる場合に高抵抗状態にある場合、前記第１ゲート電圧に基づいて、前記第１電圧制御型磁気抵抗効果素子の磁化方向を反転させる反転電圧が前記第１電圧制御型磁気抵抗効果素子に印加され、前記第１電圧制御型磁気抵抗効果素子が低抵抗書込みされる場合に低抵抗状態にある場合、前記第１ゲート電圧に基づいて、前記反転電圧よりも小さな電圧が前記第１電圧制御型磁気抵抗効果素子に印加され、前記第２電圧制御型磁気抵抗効果素子が高抵抗書込みされる場合に低抵抗状態にある場合、前記第２ゲート電圧に基づいて、前記第２電圧制御型磁気抵抗効果素子の磁化方向を反転させる反転電圧が前記第２電圧制御型磁気抵抗効果素子に印加され、前記第２電圧制御型磁気抵抗効果素子が高抵抗書込みされる場合に高抵抗状態にある場合、前記第２ゲート電圧に基づいて、前記反転電圧よりも大きな電圧が前記第２電圧制御型磁気抵抗効果素子に印加されてもよい。これにより、第１電圧制御型磁気抵抗効果素子の抵抗状態に応じて第１電圧制御型磁気抵抗効果素子の抵抗状態が反転され、第２電圧制御型磁気抵抗効果素子の抵抗状態に応じて第２電圧制御型磁気抵抗効果素子の抵抗状態が反転されるという作用をもたらす。
【0016】
また、第１の側面において、前記第１電圧制御型磁気抵抗効果素子および前記第２電圧制御型磁気抵抗効果素子はそれぞれ、磁化方向が固定されたピン層と、電圧に基づいて誘起された磁気の磁化方向が反転可能なフリー層と、前記ピン層と前記フリー層との間に挟まれたトンネルバリア層とを備えてもよい。これにより、電圧駆動に基づいて、電圧制御型磁気抵抗効果素子の磁化方向が反転されるという作用をもたらす。
【0017】
また、第１の側面において、前記揮発性記憶部から前記電圧制御型磁気抵抗効果素子にデータをストアする場合、前記第１電界効果トランジスタに前記第１ゲート電圧が印加されている時に前記反転電圧がかかるように前記第１電圧制御型磁気抵抗効果素子のフリー層に駆動電圧が印加され、前記第２電界効果トランジスタに前記第２ゲート電圧が印加されている時に前記反転電圧がかかるように前記第２電圧制御型磁気抵抗効果素子のフリー層に前記駆動電圧が印加され、前記電圧制御型磁気抵抗効果素子から前記揮発性記憶部にデータをリストアする場合、前記ピン層に印加される電圧よりも低い電圧が前記フリー層に印加されてもよい。これにより、ＶＣＭＡ効果に基づいてデータがストアされるとともに、電圧制御型磁気抵抗効果素子に保持されているデータが破壊されることなく、データがリストアされるという作用をもたらす。
【0018】
また、第１の側面において、前記揮発性記憶部から前記電圧制御型磁気抵抗効果素子にデータをストアする場合、前記第１電界効果トランジスタに前記第１ゲート電圧が印加されている時に前記反転電圧がかかるように前記第１電圧制御型磁気抵抗効果素子のピン層に駆動電圧が印加され、前記第２電界効果トランジスタに前記第２ゲート電圧が印加されている時に前記反転電圧がかかるように前記第２電圧制御型磁気抵抗効果素子のピン層に前記駆動電圧が印加され、前記電圧制御型磁気抵抗効果素子から前記揮発性記憶部にデータをリストアする場合、前記フリー層に印加される電圧よりも低い電圧が前記ピン層に印加されてもよい。これにより、ＶＣＭＡ効果に基づいてデータがストアされるとともに、電圧制御型磁気抵抗効果素子に保持されているデータが破壊されることなく、データがリストアされるという作用をもたらす。
【0019】
また、第１の側面において、前記揮発性記憶部から前記電圧制御型磁気抵抗効果素子にデータをストアする場合、前記第１電圧制御型磁気抵抗効果素子および前記第２電圧制御型磁気抵抗効果素子に同一方向の電圧がかかるように前記駆動電圧が設定されてもよい。これにより、ＶＣＭＡ効果に基づいて揮発性記憶部から電圧制御型磁気抵抗効果素子にデータがストアされるという作用をもたらす。
【0020】
また、第１の側面において、前記インバータのパワーゲーティングを実施するパワーゲーティングトランジスタをさらに具備してもよい。これにより、電圧制御型磁気抵抗効果素子に保持されているデータが揮発性記憶部にリストアされるという作用をもたらす。
【0021】
また、第１の側面において、前記揮発性記憶部はラッチ回路でもよい。これにより、ラッチ回路に不揮発性記憶機能が付加されるという作用をもたらす。
【0022】
また、第１の側面において、前記揮発性記憶部はＳＲＡＭ（Static Random Access Memory）でもよい。これにより、ＳＲＡＭに不揮発性記憶機能が付加されるという作用をもたらす。
【図面の簡単な説明】
【0023】
【図1】第１の実施の形態に係る記憶装置の構成例を示す図である。
【図2】第１の実施の形態に係る記憶装置の第１ストア動作の第１の例を示す図である。
【図3】第１の実施の形態に係る記憶装置の第２ストア動作の第１の例を示す図である。
【図4】第１の実施の形態に係る記憶装置のストアタイミングの第１の例を示すタイミングチャートである。
【図5】第１の実施の形態に係る記憶装置の第１ストア動作の第２の例を示す図である。
【図6】第１の実施の形態に係る記憶装置の第２ストア動作の第２の例を示す図である。
【図7】第１の実施の形態に係る記憶装置のストアタイミングの第２の例を示すタイミングチャートである。
【図8】第１の実施の形態に係る記憶装置のリストア動作の一例を示す図である。
【図9】第１の実施の形態に係る記憶装置のリストアタイミングの一例を示すタイミングチャートである。
【図10】第２の実施の形態に係る記憶装置のストアタイミングの第１の例を示すタイミングチャートである。
【図11】第２の実施の形態に係る記憶装置のストアタイミングの第２の例を示すタイミングチャートである。
【図12】第２の実施の形態に係る記憶装置のリストアタイミングの一例を示すタイミングチャートである。
【図13】第３の実施の形態に係る記憶装置の構成例を示す図である。
【図14】第３の実施の形態に係る記憶装置のストアタイミングの第１の例を示すタイミングチャートである。
【図15】第３の実施の形態に係る記憶装置のストアタイミングの第２の例を示すタイミングチャートである。
【図16】第４の実施の形態に係る記憶装置のストアタイミングの第１の例を示すタイミングチャートである。
【図17】第４の実施の形態に係る記憶装置のストアタイミングの第２の例を示すタイミングチャートである。
【図18】第５の実施の形態に係る記憶装置の全体的な構成例を示すブロック図である。
【図19】第５の実施の形態に係る記憶装置のメモリセルの構成例を示す図である。
【発明を実施するための形態】
【0024】
以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
１．第１の実施の形態（ラッチ回路に電圧制御型磁気抵抗効果素子を設け、電圧制御型磁気抵抗効果素子のフリー層に駆動電圧を印加し、ラッチ回路の順論理を電圧制御型磁気抵抗効果素子にストアする例）
２．第２の実施の形態（ラッチ回路に電圧制御型磁気抵抗効果素子を設け、電圧制御型磁気抵抗効果素子のフリー層に駆動電圧を印加し、ラッチ回路の逆論理を電圧制御型磁気抵抗効果素子にストアする例）
３．第３の実施の形態（ラッチ回路に電圧制御型磁気抵抗効果素子を設け、電圧制御型磁気抵抗効果素子のピン層に駆動電圧を印加し、ラッチ回路の順論理を電圧制御型磁気抵抗効果素子にストアする例）
４．第４の実施の形態（ラッチ回路に電圧制御型磁気抵抗効果素子を設け、電圧制御型磁気抵抗効果素子のピン層に駆動電圧を印加し、ラッチ回路の逆論理を電圧制御型磁気抵抗効果素子にストアする例）
５．第５の実施の形態（ＳＲＡＭに電圧制御型磁気抵抗効果素子を設けた例）
１．第１の実施の形態（ラッチ回路に電圧制御型磁気抵抗効果素子を設け、電圧制御型磁気抵抗効果素子のフリー層に駆動電圧を印加し、ラッチ回路の順論理を電圧制御型磁気抵抗効果素子にストアする例）
２．第２の実施の形態（ラッチ回路に電圧制御型磁気抵抗効果素子を設け、電圧制御型磁気抵抗効果素子のフリー層に駆動電圧を印加し、ラッチ回路の逆論理を電圧制御型磁気抵抗効果素子にストアする例）
３．第３の実施の形態（ラッチ回路に電圧制御型磁気抵抗効果素子を設け、電圧制御型磁気抵抗効果素子のピン層に駆動電圧を印加し、ラッチ回路の順論理を電圧制御型磁気抵抗効果素子にストアする例）
４．第４の実施の形態（ラッチ回路に電圧制御型磁気抵抗効果素子を設け、電圧制御型磁気抵抗効果素子のピン層に駆動電圧を印加し、ラッチ回路の逆論理を電圧制御型磁気抵抗効果素子にストアする例）
５．第５の実施の形態（ＳＲＡＭに電圧制御型磁気抵抗効果素子を設けた例）
【0025】
＜１．第１の実施の形態＞
図１は、第１の実施の形態に係る記憶装置の構成例を示す図である。
図１は、第１の実施の形態に係る記憶装置の構成例を示す図である。
【0026】
同図において、記憶装置１０１は、ラッチ回路１０２、可変抵抗回路１０３、１０５、電圧制御型磁気抵抗効果素子１１４、１２４、インバータ１０７、１０８、１１５、１３５およびパワーゲーティングトランジスタ１０６を備える。
【0027】
なお、ラッチ回路１０２は、特許請求の範囲に記載の揮発性記憶部の一例である。各電圧制御型磁気抵抗効果素子１１４、１２４は、不揮発性記憶部の一例である。このとき、不揮発性記憶部は、揮発性記憶部に揮発的に保持されているデータを不揮発的に保持することができる。また、不揮発性記憶部は、不揮発性記憶部が不揮発的に保持しているデータを揮発性記憶部に書き戻すことができる。なお、ここで言う揮発的は、データの保持に電力を要することを言う。また、ここで言う不揮発的は、データの保持に電力を要しないことを言う。
【0028】
なお、本明細書では、揮発性記憶部に保持されているデータを不揮発性記憶部に書込む処理をストア、不揮発性記憶部に保持されているデータを揮発性記憶部に書き戻す処理をリストアと言う。
【0029】
ラッチ回路１０２は、データを相補的に保持する。このとき、ラッチ回路１０２は、双安定回路として動作し、データを揮発的に保持することができる。ラッチ回路１０２は、データを相補的に保持する揮発性記憶ノードＮおよびＮＢを備える。各揮発性記憶ノードＮおよびＮＢは、データを揮発的に保持する。このとき、ラッチ回路１０２は、入力データＩＮをラッチし、その入力データＩＮに応じた論理値を各揮発性記憶ノードＮおよびＮＢに相補的に保持し、インバータ１０７を介して出力データＯＵＴとして出力することができる。なお、ここで言う相補的は、揮発性記憶ノードＮにデータ'０'が保持されるときは、揮発性記憶ノードＮＢにデータ'１'が保持され、揮発性記憶ノードＮにデータ'１'が保持されるときは、揮発性記憶ノードＮＢにデータ'０'が保持される関係を言う。
【0030】
ラッチ回路１０２は、インバータ１１２および１２２を備える。各インバータ１１２および１２２は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタで構成することができる。例えば、各インバータ１１２および１２２は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとの直列接続にて構成してもよい。
【0031】
インバータ１１２の入力はインバータ１２２の出力に接続され、インバータ１２２の入力はインバータ１１２の出力に接続される。このとき、インバータ１１２の入力とインバータ１２２の出力との接続点に揮発性記憶ノードＮを設け、インバータ１２２の入力とインバータ１１２の出力との接続点に揮発性記憶ノードＮＢを設けることができる。
【0032】
各電圧制御型磁気抵抗効果素子１１４、１２４は、ＶＣＭＡ（Voltage Controlled Magnetic Anisotropy）効果を持つ。このとき、各電圧制御型磁気抵抗効果素子１１４、１２４は、ＶＣ－ＭＲＡＭ（Voltage Controlled Magnetoresistive Random Access Memory）として動作することができる。ここで、各電圧制御型磁気抵抗効果素子１１４、１２４の抵抗状態は、低抵抗状態と高抵抗状態とをとることができる。このとき、各電圧制御型磁気抵抗効果素子１１４、１２４は、ＶＣＭＡ効果に基づいて磁化方向を反転させることで、低抵抗状態と高抵抗状態との間を遷移することができる。
【0033】
各電圧制御型磁気抵抗効果素子１１４、１２４は、ピン層１４１、トンネルバリア層１４２およびフリー層１４３を備える。トンネルバリア層１４２は、ピン層１４１とフリー層１４３との間に挟まれている。電圧制御型磁気抵抗効果素子１１４のピン層１４１は、各ＭＯＳトランジスタ１１３、１２５に接続される。電圧制御型磁気抵抗効果素子１２４のピン層１４１は、各ＭＯＳトランジスタ１２３、１４５に接続される。各電圧制御型磁気抵抗効果素子１１４、１２４のフリー層１４３は、駆動端子ＮＤに接続される。
【0034】
ピン層１４１は、磁気異方性を有するとともに磁化方向が不変の層である。このピン層１４１は、例えば、ＣｏＦｅＢ、ＣｏＦｅＣ合金、ＮｉＦｅＢ合金及びＮｉＦｅＣ合金等により構成することができる。また、ピン層１４１は、非磁性層を介して複数の強磁性層を積層した積層フェリピン構造でもよい。この積層フェリピン構造の磁化固定層を構成する強磁性層の材料としては、Ｃｏ、ＣｏＦｅ、ＣｏＦｅＢ等を用いることができる。また、非磁性層の材料としては、Ｒｕ、Ｒｅ、Ｉｒ、Ｏｓ等を用いることができる。
【0035】
ピン層１４１は、反強磁性層および強磁性層の反強磁性結合を利用することにより、その磁化の向きが固定された構成にすることができる。反強磁性層の材料としては、ＦｅＭｎ合金、ＰｔＭｎ合金、ＰｔＣｒＭｎ合金、ＮｉＭｎ合金、ＩｒＭｎ合金、ＮｉＯ及びＦｅ２Ｏ３等の磁性体を挙げることができる。また、これらの磁性体に、Ａｇ、Ｃｕ、Ａｕ、Ａｌ、Ｓｉ、Ｂｉ、Ｔａ、Ｂ、Ｃ、Ｏ、Ｎ、Ｐｄ、Ｐｔ、Ｚｒ、Ｈｆ、Ｉｒ、Ｗ、Ｍｏ、Ｎｂ等の非磁性元素を添加することもできる。
【0036】
トンネルバリア層１４２は、フリー層１４３に電界を掛けて電圧制御磁気異方性効果を付与する。このトンネルバリア層１４２は、Ｍｇ、Ａｌ、Ｔｉ、Ｓｉ、Ｚｎ、Ｚｒ、Ｈｆ、Ｔａ、Ｂｉ、Ｃｒ、Ｇａ、Ｌａ、Ｇｄ、Ｓｒ、Ｂａの群から選択された少なくとも１種の元素の酸化物、もしくはＭｇ、Ａｌ、Ｔｉ、Ｓｉ、Ｚｎ、Ｚｒ、Ｈｆ、Ｔａ、Ｂｉ、Ｃｒ、Ｇａ、Ｌａ、Ｇｄ、Ｓｒ、Ｂａの群から選択された少なくとも１種の元素の窒化物により構成することができる。また、ＭｇＦ２、ＣａＦ、ＳｒＴｉＯ２、ＡｌＬａＯ３、ＡｌＮＯ等の絶縁体、誘電体および半導体を用いて構成してもよい。これらの層を積層してもよい。なお、トンネルバリア層１４２の厚さは、０．６ｎｍ以上に設定すると好適である。
【0037】
フリー層１４３は、磁気異方性を有するとともに、電圧に基づいて誘起された磁気の磁化方向が反転可能である。また、フリー層１４３は、ＶＣＭＡ効果を有する層である。フリー層１４３の磁化方向がピン層１４１の磁化方向と同じ状態および異なる状態は、それぞれ平行状態及び反平行状態と称される。各電圧制御型磁気抵抗効果素子１１４、１２４は、平行状態の時に低抵抗状態になり、反平行状態の時に高抵抗状態になる。フリー層１４３は、各電圧制御型磁気抵抗効果素子１１４、１２４への電圧印加に基づいて磁化方向を変化させることができる。
【0038】
また、フリー層１４３は、コバルト鉄（ＣｏＦｅ）、コバルト鉄ボロン（ＣｏＦｅＢ）、Ｆｅ、ホウ化鉄（ＦｅＢ）等により構成することができる。また、フリー層１４３は、遷移金属（Ｈｆ、Ｔａ、ＶＷｅ、Ｉｒ、Ｐｔ、Ａｕ、Ｚｒ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｎｉ、Ｃｕ）等を含んでもよい。また、フリー層１４３は、窒化物や酸化物を含んでもよい。また、磁性体への近接磁気モーメント誘起を起こす材料として、イリジウム（Ｉｒ）やオスミウム（Ｏｓ）を使用することができる。なお、フリー層１４３に重金属を添加してＶＣＭＡ効果を向上させてもよい。各電圧制御型磁気抵抗効果素子１１４、１２４にＶＣＭＡ効果を持たせるために、フリー層１４３の厚さは、３．０ｎｍ以下に構成すると好適である。
【0039】
また、フリー層１４３は、非磁性層を介して複数の強磁性層が積層された積層構造を有してもよい。このとき、非磁性層を介して隣接する２つの強磁性層は、交換結合してもよい。この非磁性層には、Ｍｇ、Ａｌ、Ｔｉ、Ｓｉ、Ｚｎ、Ｚｒ、Ｈｆ、Ｔａ、Ｂｉ、Ｃｒ、Ｇａ、Ｌａ、Ｇｄ、Ｓｒ、Ｂａ、ＶＷｅ、Ｉｒ、Ｐｔ、Ａｕ、Ｎｂ、Ｍｏ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｖ、Ｍｎ、Ｎｉ及びＣｕ等により構成することができる。
【0040】
ピン層１４１、トンネルバリア層１４２およびフリー層１４３の形成は、スパッタリング法、イオンビーム堆積法、真空蒸着法などのＰＶＤ（Physical Vapor Deposition）法でもよいし、ＡＬＤ（Atomic Layer Deposition）法でもよいし、ＣＶＤ（Chemical Vapor Deposition）法でもよい。また、ピン層１４１、トンネルバリア層１４２およびフリー層１４３のパターニングには、ＲＩＥ（Reactive Ion Etching）法を用いてもよいし、イオンミリング法を用いてもよい。
【0041】
可変抵抗回路１０３は、各電圧制御型磁気抵抗効果素子１１４、１２４が高抵抗状態から低抵抗状態に遷移する時と低抵抗状態から高抵抗状態に遷移する時とでセル電圧が互いに略等しくなるように抵抗を変化させる。なお、互いに略等しいは、互いに等しい場合だけでなく、数％程度のずれがある場合も含む。このときのセル電圧は反転電圧に等しい。セル電圧は、各電圧制御型磁気抵抗効果素子１１４、１２４にかかる電圧である。反転電圧は、ＶＣＭＡ効果に基づいて各電圧制御型磁気抵抗効果素子１１４、１２４の磁化方向を反転させる電圧である。各電圧制御型磁気抵抗効果素子１１４、１２４が高抵抗状態から低抵抗状態に遷移する時と低抵抗状態から高抵抗状態に遷移する時とで反転電圧は互いに略等しい。各電圧制御型磁気抵抗効果素子１１４、１２４に反転電圧が印加されると、各電圧制御型磁気抵抗効果素子１１４、１２４の垂直磁気異方性は０になる。可変抵抗回路１０３は、各電圧制御型磁気抵抗効果素子１１４、１２４と、ラッチ回路１０２との間に配置される。
【0042】
可変抵抗回路１０３は、ＭＯＳトランジスタ１１３、１２３を備える。各ＭＯＳトランジスタ１１３、１２３は、ゲート電圧Ｖｇ１に基づいてオン抵抗が変化する。ＭＯＳトランジスタ１１３は、電圧制御型磁気抵抗効果素子１１４と揮発性記憶ノードＮとの間に接続される。ＭＯＳトランジスタ１２３は、電圧制御型磁気抵抗効果素子１２４と揮発性記憶ノードＮＢとの間に接続される。このとき、ＭＯＳトランジスタ１１３は、可変抵抗素子としてだけでなく、ラッチ回路１０２から電圧制御型磁気抵抗効果素子１１４にデータをストアするストアトランジスタおよび電圧制御型磁気抵抗効果素子１１４からラッチ回路１０２にデータをリストアするリストアトランジスタとしても用いることができる。また、ＭＯＳトランジスタ１２３は、可変抵抗素子としてだけでなく、ラッチ回路１０２から電圧制御型磁気抵抗効果素子１２４にデータをストアするストアトランジスタおよび電圧制御型磁気抵抗効果素子１２４からラッチ回路１０２にデータをリストアするリストアトランジスタとしても用いることができる。なお、ＭＯＳトランジスタ１１３、１２３は、特許請求の範囲に記載の可変抵抗素子の一例である。
【0043】
可変抵抗回路１０５は、各電圧制御型磁気抵抗効果素子１１４、１２４が高抵抗状態から低抵抗状態に遷移する時と低抵抗状態から高抵抗状態に遷移する時とでセル電圧が互いに略等しくなるように抵抗を変化させる。このときのセル電圧は反転電圧に等しい。可変抵抗回路１０５は、インバータ１１５、１３５をそれぞれ介し、各電圧制御型磁気抵抗効果素子１１４、１２４と、ラッチ回路１０２との間に配置される。
【0044】
可変抵抗回路１０５は、ＭＯＳトランジスタ１２５、１４５を備える。各ＭＯＳトランジスタ１２５、１４５は、ゲート電圧Ｖｇ２に基づいてオン抵抗が変化する。ＭＯＳトランジスタ１２５は、インバータ１１５を介して電圧制御型磁気抵抗効果素子１１４と揮発性記憶ノードＮとの間に接続される。このとき、ＭＯＳトランジスタ１２５およびインバータ１１５は互いに直列に接続される。ＭＯＳトランジスタ１２５およびインバータ１１５の直列回路は、ＭＯＳトランジスタ１１３に並列に接続される。ＭＯＳトランジスタ１４５は、インバータ１３５を介して電圧制御型磁気抵抗効果素子１２４と揮発性記憶ノードＮＢとの間に接続される。このとき、ＭＯＳトランジスタ１４５およびインバータ１３５は互いに直列に接続される。ＭＯＳトランジスタ１４５およびインバータ１３５の直列回路は、ＭＯＳトランジスタ１１３に並列に接続される。なお、ＭＯＳトランジスタ１２５、１４５は、特許請求の範囲に記載の可変抵抗素子の一例である。
【0045】
パワーゲーティングトランジスタ１０６は、各インバータ１１２、１２２のパワーゲーティングを実施する。このとき、パワーゲーティングトランジスタ１０６は、各揮発性記憶ノードＮおよびＮＢに蓄積された電荷を電源電位に引き抜くことができる。パワーゲーティングトランジスタ１０６の開閉は、パワーゲーティング信号ＬＰＳに基づいて制御される。パワーゲーティングトランジスタ１０６は、ＰＭＯＳトランジスタでもよい。このとき、パワーゲーティング信号ＬＰＳは、パワーゲーティングトランジスタ１０６のゲートに印加される。
【0046】
駆動端子ＮＤには、各電圧制御型磁気抵抗効果素子１１４、１２４を駆動する駆動電圧が印加される。駆動電圧は、インバータ１０８に入力された制御電圧ＣＴＲＬを反転させて生成することができる。
【0047】
ここで、ゲート電圧Ｖｇ１に基づいて電圧制御型磁気抵抗効果素子１１４が高抵抗書込みされる場合、ゲート電圧Ｖｇ２に基づいて電圧制御型磁気抵抗効果素子１２４が低抵抗書込みされる。
【0048】
このとき、電圧制御型磁気抵抗効果素子１１４が高抵抗書込みされる場合に低抵抗状態にある場合、ゲート電圧Ｖｇ１に基づいて、反転電圧が電圧制御型磁気抵抗効果素子１１４に印加される。一方、電圧制御型磁気抵抗効果素子１１４が高抵抗書込みされる場合に高抵抗状態にある場合、ゲート電圧Ｖｇ１に基づいて、反転電圧よりも大きな電圧が電圧制御型磁気抵抗効果素子１１４に印加される。
【0049】
また、電圧制御型磁気抵抗効果素子１２４が低抵抗書込みされる場合に高抵抗状態にある場合、ゲート電圧Ｖｇ２に基づいて、反転電圧が電圧制御型磁気抵抗効果素子１２４に印加される。一方、電圧制御型磁気抵抗効果素子１２４が低抵抗書込みされる場合に低抵抗状態にある場合、ゲート電圧Ｖｇ２に基づいて、反転電圧よりも小さな電圧が電圧制御型磁気抵抗効果素子１２４に印加される。
【0050】
ゲート電圧Ｖｇ１に基づいて電圧制御型磁気抵抗効果素子１１４が低抵抗書込みされる場合、ゲート電圧Ｖｇ２に基づいて電圧制御型磁気抵抗効果素子１２４が高抵抗書込みされる。
【0051】
このとき、電圧制御型磁気抵抗効果素子１１４が低抵抗書込みされる場合に高抵抗状態にある場合、ゲート電圧Ｖｇ１に基づいて、反転電圧が電圧制御型磁気抵抗効果素子１１４に印加される。一方、電圧制御型磁気抵抗効果素子１１４が低抵抗書込みされる場合に低抵抗状態にある場合、ゲート電圧Ｖｇ１に基づいて、反転電圧よりも小さな電圧が電圧制御型磁気抵抗効果素子１１４に印加される。
【0052】
また、電圧制御型磁気抵抗効果素子１２４が高抵抗書込みされる場合に低抵抗状態にある場合、ゲート電圧Ｖｇ２に基づいて、反転電圧が電圧制御型磁気抵抗効果素子１２４に印加される。一方、電圧制御型磁気抵抗効果素子１２４が高抵抗書込みされる場合に高抵抗状態にある場合、ゲート電圧Ｖｇ２に基づいて、反転電圧よりも大きな電圧が電圧制御型磁気抵抗効果素子１２４に印加される。
【0053】
そして、ラッチ回路１０２から各電圧制御型磁気抵抗効果素子１１４、１２４にデータを相補的にストアするものとする。このとき、ラッチ回路１０２と各電圧制御型磁気抵抗効果素子１１４、１２４との間に可変抵抗回路１０３を介在させた第１ストア動作と、ラッチ回路１０２と各電圧制御型磁気抵抗効果素子１１４、１２４との間に可変抵抗回路１０５を介在させた第２ストア動作とを実施する。また、電圧制御型磁気抵抗効果素子１１４、１２４に同一方向の電圧がかかるように駆動端子ＮＤが駆動される。なお、第１ストア動作を実施した後に第２ストア動作を実施してもよいし、第２ストア動作を実施した後に第１ストア動作を実施してもよい。
【0054】
第１ストア動作では、各ＭＯＳトランジスタ１１３、１２３にゲート電圧Ｖｇ１が印加されている時に電圧制御型磁気抵抗効果素子１１４、１２４の一方に反転電圧がかかるように駆動端子ＮＤが駆動される。このとき、電圧制御型磁気抵抗効果素子１１４、１２４の他方には、反転電圧より小さい電圧が印加される。
【0055】
第２ストア動作では、各ＭＯＳトランジスタ１２５、１４５にゲート電圧Ｖｇ２が印加されている時に電圧制御型磁気抵抗効果素子１１４、１２４の他方に反転電圧がかかるように駆動端子ＮＤが駆動される。このとき、電圧制御型磁気抵抗効果素子１１４、１２４の一方には、反転電圧より小さい電圧が印加される。
【0056】
各電圧制御型磁気抵抗効果素子１１４、１２４からラッチ回路１０２にデータを相補的にリストアするものとする。このとき、ピン層１４１に印加される電圧よりも低い電圧がフリー層１４３にかかるように駆動端子ＮＤが駆動される。
【0057】
図２は、第１の実施の形態に係る記憶装置の第１ストア動作の第１の例を示す図、図３は、第１の実施の形態に係る記憶装置の第２ストア動作の第１の例を示す図である。なお、第１ストア動作および第２ストア動作の第１の例では、揮発性記憶ノードＮに論理値'１'、揮発性記憶ノードＮＢに論理値'０'が保持され、そのときのノード電圧ＶＡが１Ｖ、ノード電圧ＶＢが０Ｖである場合を例にとる。また、駆動端子ＮＤに論理値'０'が設定され、そのときの駆動電圧が０Ｖである場合を例にとる。なお、ノード電圧ＶＡ、ＶＢおよび駆動電圧は、これらの値に限定されない。
【0058】
図２において、第１ストア動作では、揮発性記憶ノードＮと駆動端子ＮＤとの間には、１Ｖの電圧が印加され、揮発性記憶ノードＮＢと駆動端子ＮＤとの間には、０Ｖの電圧が印加される。ここで、揮発性記憶ノードＮと駆動端子ＮＤとの間の電圧は、ＭＯＳトランジスタ１１３のオン抵抗にかかる電圧と、電圧制御型磁気抵抗効果素子１１４に印加されるセル電圧とに分圧される。このとき、ゲート電圧Ｖｇ１は、ＭＯＳトランジスタ１１３のオン抵抗にて揮発性記憶ノードＮと駆動端子ＮＤとの間の電圧が分圧されたときに、低抵抗状態の電圧制御型磁気抵抗効果素子１１４に印加されるセル電圧が反転電圧に一致するように設定される。ゲート電圧Ｖｇ２は、ＭＯＳトランジスタ１２５、１４５がオフするように設定される。
【0059】
ここで、高抵抗書込み時において、電圧制御型磁気抵抗効果素子１１４が低抵抗状態にある場合、電圧制御型磁気抵抗効果素子１１４には反転電圧が印加されるため、電圧制御型磁気抵抗効果素子１１４は低抵抗状態から高抵抗状態に遷移する。一方、高抵抗書込み時において、電圧制御型磁気抵抗効果素子１１４が高抵抗状態にある場合、電圧制御型磁気抵抗効果素子１１４が低抵抗状態にある場合に比べて、ＭＯＳトランジスタ１１３のオン抵抗への分圧比が低下する。このため、電圧制御型磁気抵抗効果素子１１４に印加されるセル電圧は反転電圧より大きくなり、電圧制御型磁気抵抗効果素子１１４の面内磁気異方性により面内の回転成分が現れるが、この回転成分は磁化方向の反転には寄与しないため、電圧制御型磁気抵抗効果素子１１４の高抵抗状態が維持される。
【0060】
一方、揮発性記憶ノードＮＢと駆動端子ＮＤとの間には０Ｖの電圧が印加され、電圧制御型磁気抵抗効果素子１２４のセル電圧は０Ｖになる。このため、電圧制御型磁気抵抗効果素子１２４の磁化方向は変化せず、電圧制御型磁気抵抗効果素子１２４には書込みは実施されない。
【0061】
図３において、第２ストア動作においても、揮発性記憶ノードＮと駆動端子ＮＤとの間には、１Ｖの電圧が印加され、揮発性記憶ノードＮＢと駆動端子ＮＤとの間には、０Ｖの電圧が印加される。一方、インバータ１１５の出力と駆動端子ＮＤとの間には、０Ｖの電圧が印加され、インバータ１３５の出力と駆動端子ＮＤとの間には、１Ｖの電圧が印加される。ここで、インバータ１３５の出力と駆動端子ＮＤとの間の電圧は、ＭＯＳトランジスタ１４５のオン抵抗にかかる電圧と、電圧制御型磁気抵抗効果素子１２４に印加されるセル電圧とに分圧される。このとき、ゲート電圧Ｖｇ２は、ＭＯＳトランジスタ１４５のオン抵抗にて揮発性記憶ノードＮＢと駆動端子ＮＤとの間の電圧が分圧されたときに、高抵抗状態の電圧制御型磁気抵抗効果素子１２４に印加されるセル電圧が反転電圧に一致するように設定される。ゲート電圧Ｖｇ１は、ＭＯＳトランジスタ１１３、１２３がオフするように設定される。
【0062】
ここで、低抵抗書込み時において、電圧制御型磁気抵抗効果素子１２４が高抵抗状態にある場合、電圧制御型磁気抵抗効果素子１２４には反転電圧が印加されるため、電圧制御型磁気抵抗効果素子１２４は高抵抗状態から低抵抗状態に遷移する。一方、低抵抗書込み時において、電圧制御型磁気抵抗効果素子１２４が低抵抗状態にある場合、電圧制御型磁気抵抗効果素子１２４が高抵抗状態にある場合に比べて、ＭＯＳトランジスタ１４５のオン抵抗への分圧比が増大する。このため、電圧制御型磁気抵抗効果素子１２４に印加されるセル電圧は反転電圧より小さくなり、電圧制御型磁気抵抗効果素子１２４の垂直磁気異方性により電圧制御型磁気抵抗効果素子１２４の低抵抗状態が維持される。
【0063】
一方、インバータ１１５の出力と駆動端子ＮＤとの間には０Ｖの電圧が印加され、電圧制御型磁気抵抗効果素子１１４のセル電圧は０Ｖになる。このため、電圧制御型磁気抵抗効果素子１１４の磁化方向は変化せず、電圧制御型磁気抵抗効果素子１１４の高抵抗状態が維持される。
【0064】
このように、ストア動作の第１の例において、電圧制御型磁気抵抗効果素子１１４の高抵抗書込みでは、揮発性記憶ノードＮと駆動端子ＮＤとの間のＭＯＳトランジスタ１１３を介して電圧制御型磁気抵抗効果素子１１４に電圧が印加される。一方、電圧制御型磁気抵抗効果素子１２４の低抵抗書込みでは、揮発性記憶ノードＮＢと駆動端子ＮＤとの間のインバータ１３５およびＭＯＳトランジスタ１４５を介して電圧制御型磁気抵抗効果素子１２４に電圧が印加される。
【0065】
図４は、第１の実施の形態に係る記憶装置のストアタイミングの第１の例を示すタイミングチャートである。なお、同図では、第１ストア動作を実施した後に第２ストア動作を実施する例を示すが、第２ストア動作を実施した後に第１ストア動作を実施してもよい。
【0066】
同図において、揮発性記憶ノードＮに論理値'１'、揮発性記憶ノードＮＢに論理値'０'が保持されるものとする。このとき、ノード電圧ＶＡは１Ｖ、ノード電圧ＶＢは０Ｖに設定され、出力データＯＵＴは論理値'１'に設定される。また、駆動端子ＮＤは０Ｖに設定される。
【0067】
次に、ゲート電圧Ｖｇ１がＶｇＨに設定される（ｔ１）。ＶｇＨは、各電圧制御型磁気抵抗効果素子１１４、１２４の高抵抗書込み時に各ＭＯＳトランジスタ１１３、１２３のゲートに印加される電圧である。このとき、第１ストア動作が実施され、電圧制御型磁気抵抗効果素子１１４が高抵抗状態に設定される。
【0068】
次に、ゲート電圧Ｖｇ１が０Ｖに設定された後、ゲート電圧Ｖｇ２がＶｇＬに設定される（ｔ２）。ＶｇＬは、各電圧制御型磁気抵抗効果素子１１４、１２４の低抵抗書込み時に各ＭＯＳトランジスタ１１３、１２３のゲートに印加される電圧である。なお、ＶｇＬは、ＶｇＨよりも高い電圧に設定される。このとき、第２ストア動作が実施され、電圧制御型磁気抵抗効果素子１２４が低抵抗状態に設定される。
【0069】
次に、ゲート電圧Ｖｇ２が０Ｖに設定され（ｔ３）、ラッチ回路１０２から各電圧制御型磁気抵抗効果素子１１４、１２４への順論理のストアが完了する。
【0070】
図５は、第１の実施の形態に係る記憶装置の第１ストア動作の第２の例を示す図、図６は、第１の実施の形態に係る記憶装置の第２ストア動作の第２の例を示す図である。なお、第１ストア動作および第２ストア動作の第２の例では、揮発性記憶ノードＮに論理値'０'、揮発性記憶ノードＮＢに論理値'１'が保持されている場合を例にとる。
【0071】
図５において、第１ストア動作では、揮発性記憶ノードＮと駆動端子ＮＤとの間には、０Ｖの電圧が印加され、揮発性記憶ノードＮＢと駆動端子ＮＤとの間には、１Ｖの電圧が印加される。ここで、揮発性記憶ノードＮＢと駆動端子ＮＤとの間の電圧は、ＭＯＳトランジスタ１２３のオン抵抗にかかる電圧と、電圧制御型磁気抵抗効果素子１２４に印加されるセル電圧とに分圧される。このとき、ゲート電圧Ｖｇ１は、ＭＯＳトランジスタ１２３のオン抵抗にて揮発性記憶ノードＮＢと駆動端子ＮＤとの間の電圧が分圧されたときに、低抵抗状態の電圧制御型磁気抵抗効果素子１２４に印加されるセル電圧が反転電圧に一致するように設定される。ゲート電圧Ｖｇ２は、ＭＯＳトランジスタ１２５、１４５がオフするように設定される。
【0072】
ここで、高抵抗書込み時において、電圧制御型磁気抵抗効果素子１２４が低抵抗状態にある場合、電圧制御型磁気抵抗効果素子１２４には反転電圧が印加されるため、電圧制御型磁気抵抗効果素子１２４は低抵抗状態から高抵抗状態に遷移する。一方、高抵抗書込み時において、電圧制御型磁気抵抗効果素子１２４が高抵抗状態にある場合、電圧制御型磁気抵抗効果素子１２４が低抵抗状態にある場合に比べて、ＭＯＳトランジスタ１２３のオン抵抗への分圧比が低下する。このため、電圧制御型磁気抵抗効果素子１２４に印加されるセル電圧は反転電圧より大きくなり、電圧制御型磁気抵抗効果素子１２４の面内磁気異方性により面内の回転成分が現れるが、この回転成分は磁化方向の反転には寄与しないため、電圧制御型磁気抵抗効果素子１２４の高抵抗状態が維持される。
【0073】
一方、揮発性記憶ノードＮと駆動端子ＮＤとの間には０Ｖの電圧が印加され、電圧制御型磁気抵抗効果素子１１４のセル電圧は０Ｖになる。このため、電圧制御型磁気抵抗効果素子１１４の磁化方向は変化せず、電圧制御型磁気抵抗効果素子１１４には書込みは実施されない。
【0074】
図６において、第２ストア動作においても、揮発性記憶ノードＮと駆動端子ＮＤとの間には、０Ｖの電圧が印加され、揮発性記憶ノードＮＢと駆動端子ＮＤとの間には、１Ｖの電圧が印加される。一方、インバータ１１５の出力と駆動端子ＮＤとの間には、１Ｖの電圧が印加され、インバータ１３５の出力と駆動端子ＮＤとの間には、０Ｖの電圧が印加される。ここで、インバータ１１５の出力と駆動端子ＮＤとの間の電圧は、ＭＯＳトランジスタ１２５のオン抵抗にかかる電圧と、電圧制御型磁気抵抗効果素子１１４に印加されるセル電圧とに分圧される。このとき、ゲート電圧Ｖｇ２は、ＭＯＳトランジスタ１２５のオン抵抗にて揮発性記憶ノードＮと駆動端子ＮＤとの間の電圧が分圧されたときに、高抵抗状態の電圧制御型磁気抵抗効果素子１１４に印加されるセル電圧が反転電圧に一致するように設定される。ゲート電圧Ｖｇ１は、ＭＯＳトランジスタ１１３、１２３がオフするように設定される。
【0075】
ここで、低抵抗書込み時において、電圧制御型磁気抵抗効果素子１１４が高抵抗状態にある場合、電圧制御型磁気抵抗効果素子１１４には反転電圧が印加されるため、電圧制御型磁気抵抗効果素子１１４は高抵抗状態から低抵抗状態に遷移する。一方、低抵抗書込み時において、電圧制御型磁気抵抗効果素子１１４が低抵抗状態にある場合、電圧制御型磁気抵抗効果素子１１４が高抵抗状態にある場合に比べて、ＭＯＳトランジスタ１２５のオン抵抗への分圧比が増大する。このため、電圧制御型磁気抵抗効果素子１１４に印加されるセル電圧は反転電圧より小さくなり、電圧制御型磁気抵抗効果素子１１４の垂直磁気異方性により電圧制御型磁気抵抗効果素子１１４の低抵抗状態が維持される。
【0076】
一方、インバータ１３５の出力と駆動端子ＮＤとの間には０Ｖの電圧が印加され、電圧制御型磁気抵抗効果素子１２４のセル電圧は０Ｖになる。このため、電圧制御型磁気抵抗効果素子１２４の磁化方向は変化せず、電圧制御型磁気抵抗効果素子１２４の高抵抗状態が維持される。
【0077】
このように、ストア動作の第２の例において、電圧制御型磁気抵抗効果素子１２４の高抵抗書込みでは、揮発性記憶ノードＮＢと駆動端子ＮＤとの間のＭＯＳトランジスタ１２３を介して電圧制御型磁気抵抗効果素子１２４に電圧が印加される。一方、電圧制御型磁気抵抗効果素子１１４の低抵抗書込みでは、揮発性記憶ノードＮと駆動端子ＮＤとの間のインバータ１１５およびＭＯＳトランジスタ１２５を介して電圧制御型磁気抵抗効果素子１１４に電圧が印加される。
【0078】
図７は、第１の実施の形態に係る記憶装置のストアタイミングの第２の例を示すタイミングチャートである。なお、同図では、第１ストア動作を実施した後に第２ストア動作を実施する例を示すが、第２ストア動作を実施した後に第１ストア動作を実施してもよい。
【0079】
同図において、揮発性記憶ノードＮに論理値'０'、揮発性記憶ノードＮＢに論理値'１'が保持されるものとする。このとき、ノード電圧ＶＡは０Ｖ、ノード電圧ＶＢは１Ｖに設定され、出力データＯＵＴは論理値'０'に設定される。また、駆動端子ＮＤは０Ｖに設定される。
【0080】
次に、ゲート電圧Ｖｇ１がＶｇＨに設定される（ｔ１）。このとき、第１ストア動作が実施され、電圧制御型磁気抵抗効果素子１２４が高抵抗状態に設定される。
【0081】
次に、ゲート電圧Ｖｇ１が０Ｖに設定された後、ゲート電圧Ｖｇ２がＶｇＬに設定される（ｔ２）。このとき、第２ストア動作が実施され、電圧制御型磁気抵抗効果素子１１４が低抵抗状態に設定される。
【0082】
次に、ゲート電圧Ｖｇ２が０Ｖに設定され（ｔ３）、ラッチ回路１０２から各電圧制御型磁気抵抗効果素子１１４、１２４への順論理のストアが完了する。
【0083】
図８は、第１の実施の形態に係る記憶装置のリストア動作の一例を示す図である。
【0084】
同図において、リストア動作では、ゲート電圧Ｖｇ１はＶｇＨに設定され、ピン層１４１に印加される電圧よりも低い電圧がフリー層１４３に印加されるように駆動端子ＮＤが駆動される。駆動端子ＮＤに印加される電圧は０Ｖでもよい。また、ゲート電圧Ｖｇ２は、各ＭＯＳトランジスタ１２５、１４５がオフするように設定される。ここで、電圧制御型磁気抵抗効果素子１１４が高抵抗状態、電圧制御型磁気抵抗効果素子１２４が低抵抗状態にあるものとする。そして、ゲート電圧Ｖｇ１がＶｇＨに設定されているときに、パワーゲーティングトランジスタ１０６がオフされ、ラッチ回路１０２に蓄積された電荷がディスチャージされる。そして、パワーゲーティングトランジスタ１０６がオンされると、ノード電圧ＶＡの方がノード電圧ＶＢより高くなり、揮発性記憶ノードＮに論理値'１'、揮発性記憶ノードＮＢに論理値'０'がリストアされる。
【0085】
ここで、揮発性記憶ノードＮに論理値'１'がリストアされると、ノード電圧ＶＡが１Ｖになり、電圧制御型磁気抵抗効果素子１１４に電圧がかかる。このとき、ゲート電圧Ｖｇ１はＶｇＨに設定され、電圧制御型磁気抵抗効果素子１１４が高抵抗状態にあるときは、電圧制御型磁気抵抗効果素子１１４の高抵抗状態はそのまま維持される。一方、揮発性記憶ノードＮＢに論理値'０'がリストアされると、ノード電圧ＶＢが０Ｖになり、電圧制御型磁気抵抗効果素子１２４には電圧がかからないので、電圧制御型磁気抵抗効果素子１２４の低抵抗状態はそのまま維持される。
【0086】
図９は、第１の実施の形態に係る記憶装置のリストアタイミングの一例を示すタイミングチャートである。
【0087】
同図において、電圧制御型磁気抵抗効果素子１１４は高抵抗状態を保持し、電圧制御型磁気抵抗効果素子１２４は低抵抗状態を保持しているものとする。
【0088】
ここで、リストア時には、ゲート電圧Ｖｇ１はＶｇＨに設定され、ゲート電圧Ｖｇ２は０Ｖに設定され、駆動端子ＮＤには０Ｖが印加される（ｔ１１）。また、パワーゲーティング信号ＬＰＳが立ち上がり、パワーゲーティングトランジスタ１０６がオフされてラッチ回路１０２に蓄積された電荷がディスチャージされる。
【0089】
次に、パワーゲーティング信号ＬＰＳが立ち下がり、パワーゲーティングトランジスタ１０６がオンされる（ｔ１２）。このとき、ノード電圧ＶＡの方がノード電圧ＶＢより高くなり、揮発性記憶ノードＮに論理値'１'、揮発性記憶ノードＮＢに論理値'０'がリストアされる。
【0090】
次に、ゲート電圧Ｖｇ１は０Ｖに設定される（ｔ１３）。このとき、電圧制御型磁気抵抗効果素子１１４、１２４は、ラッチ回路１０２から切り離される。また、電圧制御型磁気抵抗効果素子１１４は高抵抗状態を維持し、電圧制御型磁気抵抗効果素子１２４は低抵抗状態を維持する。
【0091】
このように、上述の第１の実施の形態では、ラッチ回路１０２に電圧制御型磁気抵抗効果素子１１４、１２４を設ける。これにより、ラッチ回路１０２に保持されているデータを電圧駆動に基づいて電圧制御型磁気抵抗効果素子１１４、１２４にストアすることができる。このため、ラッチ回路１０２に保持されたデータが電圧制御型磁気抵抗効果素子１１４、１２４にストアされるときの消費電力の増大を抑制しつつ、不揮発性記憶機能をラッチ回路１０２に付加することができる。
【0092】
また、ラッチ回路１０２と各電圧制御型磁気抵抗効果素子１１４、１２４との間において、ＭＯＳトランジスタ１１３、１２３を接続するとともに、インバータ１１５、１３５をそれぞれ介してＭＯＳトランジスタ１２５、１４５を接続する。これにより、ラッチ回路１０２に相補的に保持されているデータに対応しつつ、各電圧制御型磁気抵抗効果素子１１４、１２４に印加される同一極性のセル電圧に基づいて各電圧制御型磁気抵抗効果素子１１４、１２４にデータを書込むことができる。
【0093】
このとき、各ＭＯＳトランジスタ１１３、１２３は、各電圧制御型磁気抵抗効果素子１１４、１２４が高抵抗状態から低抵抗状態に遷移する時と低抵抗状態から高抵抗状態に遷移する時とでセル電圧が互いに略等しくなるように抵抗を変化させることができる。また、各ＭＯＳトランジスタ１２５、１４５は、各電圧制御型磁気抵抗効果素子１１４、１２４が高抵抗状態から低抵抗状態に遷移する時と低抵抗状態から高抵抗状態に遷移する時とでセル電圧が互いに略等しくなるように抵抗を変化させることができる。これにより、各電圧制御型磁気抵抗効果素子１１４、１２４は、低抵抗書込み時の低抵抗状態を維持しつつ、高抵抗状態から低抵抗状態に遷移可能となるとともに、高抵抗書込み時の高抵抗状態を維持しつつ、低抵抗状態から高抵抗状態に遷移可能となる。
【0094】
また、各電圧制御型磁気抵抗効果素子１１４、１２４からラッチ回路１０２にデータをリストアする場合、各電圧制御型磁気抵抗効果素子１１４、１２４のピン層１４１に印加される電圧よりも低い電圧をフリー層１４３に印加する。これにより、各電圧制御型磁気抵抗効果素子１１４、１２４に保持されているデータを破壊することなく、各電圧制御型磁気抵抗効果素子１１４、１２４からラッチ回路１０２にデータをリストアすることができる。
【0095】
＜２．第２の実施の形態＞
上述の第１の実施の形態では、ラッチ回路１０２に電圧制御型磁気抵抗効果素子１１４、１２４を設け、各電圧制御型磁気抵抗効果素子１１４、１２４のフリー層１４３に駆動電圧を印加し、ラッチ回路１０２の順論理をストアした。この第２の実施の形態では、ラッチ回路１０２に電圧制御型磁気抵抗効果素子１１４、１２４を設け、電圧制御型磁気抵抗効果素子１１４、１２４のフリー層１４３に駆動電圧を印加し、ラッチ回路１０２の逆論理をストアする。
上述の第１の実施の形態では、ラッチ回路１０２に電圧制御型磁気抵抗効果素子１１４、１２４を設け、各電圧制御型磁気抵抗効果素子１１４、１２４のフリー層１４３に駆動電圧を印加し、ラッチ回路１０２の順論理をストアした。この第２の実施の形態では、ラッチ回路１０２に電圧制御型磁気抵抗効果素子１１４、１２４を設け、電圧制御型磁気抵抗効果素子１１４、１２４のフリー層１４３に駆動電圧を印加し、ラッチ回路１０２の逆論理をストアする。
【0096】
図１０は、第２の実施の形態に係る記憶装置のストアタイミングの第１の例を示すタイミングチャートである。なお、同図では、第１ストア動作を実施した後に第２ストア動作を実施する例を示すが、第２ストア動作を実施した後に第１ストア動作を実施してもよい。
【0097】
同図において、第２の実施の形態の記憶装置の構成は、上述の第１の実施の記憶装置１０１の構成と同様である。ここで、揮発性記憶ノードＮに論理値'１'、揮発性記憶ノードＮＢに論理値'０'が保持されるものとする。このとき、ノード電圧ＶＡは１Ｖ、ノード電圧ＶＢは０Ｖに設定され、出力データＯＵＴは論理値'１'に設定される。また、駆動端子ＮＤは０Ｖに設定される。
【0098】
次に、ゲート電圧Ｖｇ１がＶｇＬに設定される（ｔ１）。このとき、第１ストア動作が実施され、電圧制御型磁気抵抗効果素子１１４が低抵抗状態に設定される。
【0099】
次に、ゲート電圧Ｖｇ１が０Ｖに設定された後、ゲート電圧Ｖｇ２がＶｇＨに設定される（ｔ２）。このとき、第２ストア動作が実施され、電圧制御型磁気抵抗効果素子１２４が高抵抗状態に設定される。
【0100】
次に、ゲート電圧Ｖｇ２が０Ｖに設定され（ｔ３）、ラッチ回路１０２から各電圧制御型磁気抵抗効果素子１１４、１２４への逆論理のストアが完了する。
【0101】
図１１は、第２の実施の形態に係る記憶装置のストアタイミングの第２の例を示すタイミングチャートである。なお、同図では、第１ストア動作を実施した後に第２ストア動作を実施する例を示すが、第２ストア動作を実施した後に第１ストア動作を実施してもよい。
【0102】
同図において、揮発性記憶ノードＮに論理値'０'、揮発性記憶ノードＮＢに論理値'１'が保持されるものとする。このとき、ノード電圧ＶＡは０Ｖ、ノード電圧ＶＢは１Ｖに設定され、出力データＯＵＴは論理値'０'に設定される。また、駆動端子ＮＤは０Ｖに設定される。
【0103】
次に、ゲート電圧Ｖｇ１がＶｇＬに設定される（ｔ１）。このとき、第１ストア動作が実施され、電圧制御型磁気抵抗効果素子１２４が低抵抗状態に設定される。
【0104】
次に、ゲート電圧Ｖｇ１が０Ｖに設定された後、ゲート電圧Ｖｇ２がＶｇＨに設定される（ｔ２）。このとき、第２ストア動作が実施され、電圧制御型磁気抵抗効果素子１１４が高抵抗状態に設定される。
【0105】
次に、ゲート電圧Ｖｇ２が０Ｖに設定され（ｔ３）、ラッチ回路１０２から各電圧制御型磁気抵抗効果素子１１４、１２４への逆論理のストアが完了する。
【0106】
図１２は、第２の実施の形態に係る記憶装置のリストアタイミングの一例を示すタイミングチャートである。なお、同図では、電圧制御型磁気抵抗効果素子１１４が高抵抗状態、電圧制御型磁気抵抗効果素子１２４が低抵抗状態に設定されている例を示す。
【0107】
同図において、電圧制御型磁気抵抗効果素子１１４は低抵抗状態を保持し、電圧制御型磁気抵抗効果素子１２４は高抵抗状態を保持しているものとする。
【0108】
ここで、リストア時には、ゲート電圧Ｖｇ１はＭＯＳトランジスタ１１３、１２３がオンするように設定され、ゲート電圧Ｖｇ２は０Ｖに設定され、駆動端子ＮＤには１Ｖが印加される（ｔ１１）。また、パワーゲーティング信号ＬＰＳが立ち上がり、パワーゲーティングトランジスタ１０６がオフされてラッチ回路１０２に蓄積された電荷がディスチャージされる。
【0109】
次に、パワーゲーティング信号ＬＰＳが立ち下がり、パワーゲーティングトランジスタ１０６がオンされる（ｔ１２）。このとき、ノード電圧ＶＡの方がノード電圧ＶＢより高くなり、揮発性記憶ノードＮに論理値'１'、揮発性記憶ノードＮＢに論理値'０'がリストアされる。
【0110】
次に、ゲート電圧Ｖｇ１は０Ｖに設定される（ｔ１３）。このとき、電圧制御型磁気抵抗効果素子１１４、１２４は、ラッチ回路１０２から切り離される。また、電圧制御型磁気抵抗効果素子１１４は低抵抗状態を維持し、電圧制御型磁気抵抗効果素子１２４は高抵抗状態を維持する。
【0111】
このように、上述の第２の実施の形態では、ラッチ回路１０２の逆論理を電圧制御型磁気抵抗効果素子１１４、１２４にストアする。そして、各電圧制御型磁気抵抗効果素子１１４、１２４からラッチ回路１０２にデータをリストアする場合、各電圧制御型磁気抵抗効果素子１１４、１２４のピン層１４１に印加される電圧よりも高い電圧をフリー層１４３に印加する。これにより、リストア時に各電圧制御型磁気抵抗効果素子１１４、１２４の垂直磁気異方性が増大するように電圧をかけることができる。このため、各電圧制御型磁気抵抗効果素子１１４、１２４に保持されているデータを破壊することなく、各電圧制御型磁気抵抗効果素子１１４、１２４からラッチ回路１０２にデータをリストアすることができる。
【0112】
＜３．第３の実施の形態＞
上述の第１の実施の形態では、ラッチ回路１０２に電圧制御型磁気抵抗効果素子１１４、１２４を設け、各電圧制御型磁気抵抗効果素子１１４、１２４のフリー層１４３に駆動電圧を印加し、ラッチ回路１０２の順論理をストアした。この第３の実施の形態では、ラッチ回路１０２に電圧制御型磁気抵抗効果素子１１４、１２４を設け、電圧制御型磁気抵抗効果素子１１４、１２４のピン層１４１に駆動電圧を印加し、ラッチ回路１０２の順論理をストアする。
上述の第１の実施の形態では、ラッチ回路１０２に電圧制御型磁気抵抗効果素子１１４、１２４を設け、各電圧制御型磁気抵抗効果素子１１４、１２４のフリー層１４３に駆動電圧を印加し、ラッチ回路１０２の順論理をストアした。この第３の実施の形態では、ラッチ回路１０２に電圧制御型磁気抵抗効果素子１１４、１２４を設け、電圧制御型磁気抵抗効果素子１１４、１２４のピン層１４１に駆動電圧を印加し、ラッチ回路１０２の順論理をストアする。
【0113】
図１３は、第３の実施の形態に係る記憶装置の構成例を示す図である。
【0114】
同図において、記憶装置３０１は、上述の第１の実施の形態の電圧制御型磁気抵抗効果素子１１４、１２４の接続方向が反転されている。第３の実施の形態の記憶装置３０１のそれ以外の構成は、上述の第１の実施の形態の記憶装置１０１の構成と同様である。
【0115】
電圧制御型磁気抵抗効果素子１１４、１２４は、ピン層１４１が駆動端子ＮＤに接続されている。また、電圧制御型磁気抵抗効果素子１１４のフリー層１４３は、各ＭＯＳトランジスタ１１３、１２５に接続され、電圧制御型磁気抵抗効果素子１２４のフリー層１４３は、各ＭＯＳトランジスタ１２３、１４５に接続されている。
【0116】
図１４は、第３の実施の形態に係る記憶装置のストアタイミングの第１の例を示すタイミングチャートである。なお、同図では、第１ストア動作を実施した後に第２ストア動作を実施する例を示すが、第２ストア動作を実施した後に第１ストア動作を実施してもよい。
【0117】
同図において、揮発性記憶ノードＮに論理値'１'、揮発性記憶ノードＮＢに論理値'０'が保持されるものとする。このとき、ノード電圧ＶＡは１Ｖ、ノード電圧ＶＢは０Ｖに設定され、出力データＯＵＴは論理値'１'に設定される。また、駆動端子ＮＤは１Ｖに設定される。
【0118】
次に、ゲート電圧Ｖｇ１がＶｇＨに設定される（ｔ１）。このとき、第１ストア動作が実施され、電圧制御型磁気抵抗効果素子１１４が高抵抗状態に設定される。
【0119】
次に、ゲート電圧Ｖｇ１が０Ｖに設定された後、ゲート電圧Ｖｇ２がＶｇＬに設定される（ｔ２）。このとき、第２ストア動作が実施され、電圧制御型磁気抵抗効果素子１２４が低抵抗状態に設定される。
【0120】
次に、ゲート電圧Ｖｇ２が０Ｖに設定され（ｔ３）、ラッチ回路１０２から各電圧制御型磁気抵抗効果素子１１４、１２４への順論理のストアが完了する。
【0121】
図１５は、第３の実施の形態に係る記憶装置のストアタイミングの第２の例を示すタイミングチャートである。なお、同図では、第１ストア動作を実施した後に第２ストア動作を実施する例を示すが、第２ストア動作を実施した後に第１ストア動作を実施してもよい。
【0122】
同図において、揮発性記憶ノードＮに論理値'０'、揮発性記憶ノードＮＢに論理値'１'が保持されるものとする。このとき、ノード電圧ＶＡは０Ｖ、ノード電圧ＶＢは１Ｖに設定され、出力データＯＵＴは論理値'０'に設定される。また、駆動端子ＮＤは１Ｖに設定される。
【0123】
次に、ゲート電圧Ｖｇ１がＶｇＨに設定される（ｔ１）。このとき、第１ストア動作が実施され、電圧制御型磁気抵抗効果素子１２４が高抵抗状態に設定される。
【0124】
次に、ゲート電圧Ｖｇ１が０Ｖに設定された後、ゲート電圧Ｖｇ２がＶｇＬに設定される（ｔ２）。このとき、第２ストア動作が実施され、電圧制御型磁気抵抗効果素子１１４が低抵抗状態に設定される。
【0125】
次に、ゲート電圧Ｖｇ２が０Ｖに設定され（ｔ３）、ラッチ回路１０２から各電圧制御型磁気抵抗効果素子１１４、１２４への順論理のストアが完了する。
【0126】
なお、第３の実施の形態の記憶装置３０１のリストア動作は、上述の第１の実施の形態の記憶装置１０１のリストア動作と同様である。
【0127】
このように、上述の第３の実施の形態では、各電圧制御型磁気抵抗効果素子１１４、１２４のピン層１４１を駆動端子ＮＤに接続する。そして、ストア時において、各電圧制御型磁気抵抗効果素子１１４、１２４のピン層１４１の電圧の方がフリー層１４３の電圧よりも高くなるように駆動端子ＮＤに駆動電圧を印加する。これにより、ラッチ回路１０２に保持されているデータを電圧駆動に基づいて電圧制御型磁気抵抗効果素子１１４、１２４にストアすることができる。
【0128】
また、各電圧制御型磁気抵抗効果素子１１４、１２４からラッチ回路１０２にデータをリストアする場合、各電圧制御型磁気抵抗効果素子１１４、１２４のピン層１４１に印加される電圧よりも高い電圧をフリー層１４３に印加する。これにより、リストア時に各電圧制御型磁気抵抗効果素子１１４、１２４の垂直磁気異方性が増大するように電圧をかけることができる。このため、各電圧制御型磁気抵抗効果素子１１４、１２４に保持されているデータを破壊することなく、各電圧制御型磁気抵抗効果素子１１４、１２４からラッチ回路１０２にデータをリストアすることができる。
【0129】
＜４．第４の実施の形態＞
上述の第３の実施の形態では、ラッチ回路１０２に電圧制御型磁気抵抗効果素子１１４、１２４を設け、各電圧制御型磁気抵抗効果素子１１４、１２４のピン層１４１に駆動電圧を印加し、ラッチ回路１０２の順論理をストアした。この第４の実施の形態では、ラッチ回路１０２に電圧制御型磁気抵抗効果素子１１４、１２４を設け、電圧制御型磁気抵抗効果素子１１４、１２４のピン層１４１に駆動電圧を印加し、ラッチ回路１０２の逆論理をストアする。
上述の第３の実施の形態では、ラッチ回路１０２に電圧制御型磁気抵抗効果素子１１４、１２４を設け、各電圧制御型磁気抵抗効果素子１１４、１２４のピン層１４１に駆動電圧を印加し、ラッチ回路１０２の順論理をストアした。この第４の実施の形態では、ラッチ回路１０２に電圧制御型磁気抵抗効果素子１１４、１２４を設け、電圧制御型磁気抵抗効果素子１１４、１２４のピン層１４１に駆動電圧を印加し、ラッチ回路１０２の逆論理をストアする。
【0130】
図１６は、第４の実施の形態に係る記憶装置のストアタイミングの第１の例を示すタイミングチャートである。なお、同図では、第１ストア動作を実施した後に第２ストア動作を実施する例を示すが、第２ストア動作を実施した後に第１ストア動作を実施してもよい。
【0131】
同図において、第４の実施の形態の記憶装置の構成は、上述の第３の実施の記憶装置３０１の構成と同様である。ここで、揮発性記憶ノードＮに論理値'１'、揮発性記憶ノードＮＢに論理値'０'が保持されるものとする。このとき、ノード電圧ＶＡは１Ｖ、ノード電圧ＶＢは０Ｖに設定され、出力データＯＵＴは論理値'１'に設定される。また、駆動端子ＮＤは１Ｖに設定される。
【0132】
次に、ゲート電圧Ｖｇ１がＶｇＬに設定される（ｔ１）。このとき、第１ストア動作が実施され、電圧制御型磁気抵抗効果素子１１４が低抵抗状態に設定される。
【0133】
次に、ゲート電圧Ｖｇ１が０Ｖに設定された後、ゲート電圧Ｖｇ２がＶｇＨに設定される（ｔ２）。このとき、第２ストア動作が実施され、電圧制御型磁気抵抗効果素子１２４が高抵抗状態に設定される。
【0134】
次に、ゲート電圧Ｖｇ２が０Ｖに設定され（ｔ３）、ラッチ回路１０２から各電圧制御型磁気抵抗効果素子１１４、１２４への逆論理のストアが完了する。
【0135】
図１７は、第４の実施の形態に係る記憶装置のストアタイミングの第２の例を示すタイミングチャートである。なお、同図では、第１ストア動作を実施した後に第２ストア動作を実施する例を示すが、第２ストア動作を実施した後に第１ストア動作を実施してもよい。
【0136】
同図において、揮発性記憶ノードＮに論理値'０'、揮発性記憶ノードＮＢに論理値'１'が保持されるものとする。このとき、ノード電圧ＶＡは０Ｖ、ノード電圧ＶＢは１Ｖに設定され、出力データＯＵＴは論理値'０'に設定される。また、駆動端子ＮＤは１Ｖに設定される。
【0137】
次に、ゲート電圧Ｖｇ１がＶｇＬに設定される（ｔ１）。このとき、第１ストア動作が実施され、電圧制御型磁気抵抗効果素子１２４が低抵抗状態に設定される。
【0138】
次に、ゲート電圧Ｖｇ１が０Ｖに設定された後、ゲート電圧Ｖｇ２がＶｇＨに設定される（ｔ２）。このとき、第２ストア動作が実施され、電圧制御型磁気抵抗効果素子１１４が高抵抗状態に設定される。
【0139】
次に、ゲート電圧Ｖｇ２が０Ｖに設定され（ｔ３）、ラッチ回路１０２から各電圧制御型磁気抵抗効果素子１１４、１２４への逆論理のストアが完了する。
【0140】
なお、第４の実施の形態の記憶装置のリストア動作は、上述の第２の実施の形態の記憶装置のリストア動作と同様である。
【0141】
このように、上述の第４の実施の形態では、各電圧制御型磁気抵抗効果素子１１４、１２４のピン層１４１を駆動端子ＮＤに接続する。そして、ストア時において、各電圧制御型磁気抵抗効果素子１１４、１２４のピン層１４１の電圧の方がフリー層１４３の電圧よりも高くなるように駆動端子ＮＤに駆動電圧を印加する。これにより、ラッチ回路１０２に保持されているデータを電圧駆動に基づいて電圧制御型磁気抵抗効果素子１１４、１２４にストアすることができる。
【0142】
＜５．第５の実施の形態＞
上述の第１の実施の形態では、電圧制御型磁気抵抗効果素子１１４、１２４をラッチ回路１０２に設けた。この第５の実施の形態では、電圧制御型磁気抵抗効果素子１１４、１２４をＳＲＡＭに設ける。
上述の第１の実施の形態では、電圧制御型磁気抵抗効果素子１１４、１２４をラッチ回路１０２に設けた。この第５の実施の形態では、電圧制御型磁気抵抗効果素子１１４、１２４をＳＲＡＭに設ける。
【0143】
図１８は、第５の実施の形態に係る記憶装置の構成例を示す図である。
【0144】
同図において、記憶装置６００は、メモリセルアレイ６７１、ワード線デコーダ６７２、ワード線ドライバ６７３、ビット線デコーダ６７４およびビット線ドライバ６７５を備える。また、記憶装置６００は、ストア／リストア制御回路６７６、センスアンプ６７７および制御回路６７８を備える。
【0145】
メモリセルアレイ６７１は、メモリセル６０１が、ロウ方向およびカラム方向にマトリックス状に配置されている。各メモリセル６０１には、揮発性記憶部と不揮発性記憶部とが設けられる。揮発性記憶部としてＳＲＡＭが設けられる。不揮発性記憶部として電圧制御型磁気抵抗効果素子１１４、１２４が設けられる。ＳＲＡＭと各電圧制御型磁気抵抗効果素子１１４、１２４との間には、ＭＯＳトランジスタ１１３、１２３がそれぞれ接続される。また、ＳＲＡＭと各電圧制御型磁気抵抗効果素子１１４、１２４との間には、インバータ１１５、１３５をそれぞれ介し、ＭＯＳトランジスタ１２５、１４５がそれぞれ接続される。このとき、各メモリセル６０１は、ＮＶ（Non Volatile）ＳＲＡＭを構成することができる。また、メモリセルアレイ６７１には、ワード線ＷＬがロウごとに設けられるとともに、ビット線ＢＬ、ＢＬＢがカラムごとに設けられる。さらに、メモリセルアレイ６７１には、ゲート電圧伝送線ＬＶ１、ＬＶ２および電圧駆動線ＣＴＬが設けられる。ゲート電圧伝送線ＬＶ１は、ゲート電圧Ｖｇ１を各ＭＯＳトランジスタ１１３、１２３のゲートに伝送する。ゲート電圧伝送線ＬＶ２は、ゲート電圧Ｖｇ２を各ＭＯＳトランジスタ１２５、１４５のゲートに伝送する。電圧駆動線ＣＴＬは、ストア時およびリストア時に用いられる駆動電圧を各電圧制御型磁気抵抗効果素子１１４、１２４に供給する。なお、以下の説明では、ＳＲＡＭへのデータの書込みをライト、ＳＲＡＭからのデータの読出しをリードと言う。
【0146】
ワード線デコーダ６７２は、コマンドおよびロウアドレスを解釈し、リードまたはライトの対象となるメモリセル６０１が接続されたワード線ＷＬを選択する。ワード線ドライバ６７３は、ワード線デコーダ６７２にて選択されたワード線ＷＬを駆動する。
【0147】
ビット線デコーダ６７４は、コマンドおよびロウアドレスを解釈し、リードまたはライトの対象となるメモリセル６０１が接続されたビット線ＢＬおよびＢＬＢを選択する。ビット線ドライバ６７５は、ビット線デコーダ６７４にて選択されたビット線ＢＬおよびＢＬＢを駆動する。
【0148】
ストア／リストア制御回路６７６は、メモリセルアレイ６７１に含まれるメモリセル６０１のストアおよびリストアを制御する。このとき、ストア／リストア制御回路６７６は、ＳＲＡＭに相補的に保持されたデータに基づいて電圧制御型磁気抵抗効果素子１１４、１２４の一方にストアする時にゲート電圧Ｖｇ１をゲート電圧伝送線ＬＶ１に印加する。また、ストア／リストア制御回路６７６は、ＳＲＡＭに相補的に保持されたデータに基づいて電圧制御型磁気抵抗効果素子１１４、１２４の他方にストア時にゲート電圧Ｖｇ２をゲート電圧伝送線ＬＶ２に印加する。また、ストア／リストア制御回路６７６は、ストア時およびリストア時に用いられる駆動電圧を電圧駆動線ＣＴＬに印加する。
【0149】
センスアンプ６７７は、ビット線デコーダ６７４にて選択されたビット線ＢＬおよびＢＬＢの電位に基づいて、メモリセルアレイ６７１から読み出されたデータを検出する。制御回路６７８は、センスアンプ６７７で検出されたデータが入力され、ビット線デコーダ６７４、ワード線デコーダ６７２およびストア／リストア制御回路６７６の動作を制御する。
【0150】
図１９は、第５の実施の形態に係る記憶装置のメモリセルの構成例を示す図である。
【0151】
同図において、メモリセル６０１は、上述の第１の実施の形態のラッチ回路１０２に代えて、ＳＲＡＭ６０２を備える。なお、ＳＲＡＭ６０２は、特許請求の範囲に記載の揮発性記憶部の一例である。
【0152】
ＳＲＡＭ６０２は、データを相補的に保持する。このとき、ＳＲＡＭ６０２は、双安定回路として動作し、データを揮発的に保持することができる。ＳＲＡＭ６０２は、データを相補的に保持する揮発性記憶ノードＮおよびＮＢを備える。各揮発性記憶ノードＮおよびＮＢは、データを揮発的に保持する。
【0153】
ＳＲＡＭ６０２は、アクセストランジスタ６３３および６４３がラッチ回路１０２に追加されている。アクセストランジスタ６３３および６４３は、ＭＯＳトランジスタでもよい。アクセストランジスタ６３３は、ビット線ＢＬと揮発性記憶ノードＮとの間に接続されている。アクセストランジスタ６４３は、ビット線ＢＬＢと揮発性記憶ノードＮＢとの間に接続されている。各アクセストランジスタ６３３および６４３のゲートは、ワード線ＷＬに接続されている。
【0154】
電圧制御型磁気抵抗効果素子１１４は、ＭＯＳトランジスタ１１３を介してＳＲＡＭ６０２の揮発性記憶ノードＮに接続される。また、電圧制御型磁気抵抗効果素子１１４は、ＭＯＳトランジスタ１２５を介してＳＲＡＭ６０２の揮発性記憶ノードＮに接続される。このとき、揮発性記憶ノードＮとＭＯＳトランジスタ１２５との間には、インバータ１１５が介在される。電圧制御型磁気抵抗効果素子１２４は、ＭＯＳトランジスタ１２３を介してＳＲＡＭ６０２の揮発性記憶ノードＮＢに接続される。また、電圧制御型磁気抵抗効果素子１２４は、ＭＯＳトランジスタ１４５を介してＳＲＡＭ６０２の揮発性記憶ノードＮＢに接続される。このとき、揮発性記憶ノードＮＢとＭＯＳトランジスタ１４５との間には、インバータ１３５が介在される。各電圧制御型磁気抵抗効果素子１１４、１２４のフリー層１４３は駆動端子ＮＤに接続される。駆動端子ＮＤには、電圧駆動線ＣＴＬを介して駆動電圧が印加される。ＭＯＳトランジスタ１１３、１２３のゲートには、ゲート電圧伝送線ＬＶ１を介してゲート電圧Ｖｇ１が印加される。ＭＯＳトランジスタ１２５、１４５のゲートには、ゲート電圧伝送線ＬＶ２を介してゲート電圧Ｖｇ２が印加される。
【0155】
このように、上述の第５の実施の形態では、ＳＲＡＭ６０２を含む各メモリセル６０１に電圧制御型磁気抵抗効果素子１１４、１２４を設ける。これにより、ＳＲＡＭに保持されたデータが電圧制御型磁気抵抗効果素子１１４、１２４にストアされるときの消費電力の増大を抑制しつつ、不揮発性記憶機能をＳＲＡＭに付加することができる。
【0156】
なお、上述の第５の実施の形態では、上述の第１の実施の形態のラッチ回路１０２に代えて、ＳＲＡＭ６０２を設けた例を示したが、上述の第２の実施の形態のラッチ回路１０２に代えて、ＳＲＡＭ６０２を設けてもよい。また、上述の第３の実施の形態のラッチ回路１０２に代えて、ＳＲＡＭ６０２を設けてもよいし、上述の第４の実施の形態のラッチ回路１０２に代えて、ＳＲＡＭ６０２を設けてもよい。
【0157】
なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。また、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
【0158】
なお、本技術は以下のような構成もとることができる。
（１）データを相補的に保持する揮発性記憶部と、
前記揮発性記憶部に相補的に保持されたデータを保持する電圧制御型磁気抵抗効果素子と、
前記揮発性記憶部と前記電圧制御型磁気抵抗効果素子との間に接続され、前記揮発性記憶部と前記電圧制御型磁気抵抗効果素子との間の抵抗が可変な第１可変抵抗素子と、
前記揮発性記憶部と前記電圧制御型磁気抵抗効果素子との間にインバータを介して接続され、前記揮発性記憶部と前記電圧制御型磁気抵抗効果素子との間の抵抗が可変な第２可変抵抗素子と
を具備する記憶装置。
（２）前記第２可変抵抗素子および前記インバータは直列に接続され、前記第２可変抵抗素子および前記インバータの直列回路は、前記第１可変抵抗素子と並列に接続される
前記（１）に記載の記憶装置。
（３）前記第１可変抵抗素子および前記第２可変抵抗素子はそれぞれ、前記電圧制御型磁気抵抗効果素子が高抵抗状態から低抵抗状態に遷移する時と低抵抗状態から高抵抗状態に遷移する時とで前記電圧制御型磁気抵抗効果素子に印加されるセル電圧が互いに略等しくなるように抵抗を変化させる
前記（１）または（２）に記載の記憶装置。
（４）前記第１可変抵抗素子は、第１ゲート電圧に基づいてオン抵抗が変化する第１電界効果トランジスタを備え、
前記第２可変抵抗素子は、第２ゲート電圧に基づいてオン抵抗が変化する第２電界効果トランジスタを備える
前記（１）から（３）のいずれかに記載の記憶装置。
（５）前記第１電界効果トランジスタは、前記第１可変抵抗素子として用いられるだけでなく、前記揮発性記憶部から前記電圧制御型磁気抵抗効果素子にデータをストアするストアトランジスタおよび前記電圧制御型磁気抵抗効果素子から前記揮発性記憶部にデータをリストアするリストアトランジスタとしても用いられる
前記（１）から（４）のいずれかに記載の記憶装置。
（６）前記電圧制御型磁気抵抗効果素子は、前記揮発性記憶部に相補的に保持されるデータに応じて互いに異なる抵抗状態が設定される第１電圧制御型磁気抵抗効果素子および第２電圧制御型磁気抵抗効果素子を備える
前記（１）から（５）のいずれかに記載の記憶装置。
（７）前記第１電界効果トランジスタに印加される第１ゲート電圧に基づいて前記第１電圧制御型磁気抵抗効果素子が高抵抗書込みされる場合、前記第２電界効果トランジスタに印加される第２ゲート電圧に基づいて前記第２電圧制御型磁気抵抗効果素子が低抵抗書込みされる
前記（６）に記載の記憶装置。
（８）前記第１電圧制御型磁気抵抗効果素子が高抵抗書込みされる場合に低抵抗状態にある場合、前記第１ゲート電圧に基づいて、前記第１電圧制御型磁気抵抗効果素子の磁化方向を反転させる反転電圧が前記第１電圧制御型磁気抵抗効果素子に印加され、
前記第１電圧制御型磁気抵抗効果素子が高抵抗書込みされる場合に高抵抗状態にある場合、前記第１ゲート電圧に基づいて、前記反転電圧よりも大きな電圧が前記第１電圧制御型磁気抵抗効果素子に印加され、
前記第２電圧制御型磁気抵抗効果素子が低抵抗書込みされる場合に高抵抗状態にある場合、前記第２ゲート電圧に基づいて、前記第２電圧制御型磁気抵抗効果素子の磁化方向を反転させる反転電圧が前記第２電圧制御型磁気抵抗効果素子に印加され、
前記第２電圧制御型磁気抵抗効果素子が低抵抗書込みされる場合に低抵抗状態にある場合、前記第２ゲート電圧に基づいて、前記反転電圧よりも小さな電圧が前記第２電圧制御型磁気抵抗効果素子に印加される
前記（７）に記載の記憶装置。
（９）前記第１電界効果トランジスタに印加される第１ゲート電圧に基づいて前記第１電圧制御型磁気抵抗効果素子が低抵抗書込みされる場合、前記第２電界効果トランジスタに印加される第２ゲート電圧に基づいて前記第２電圧制御型磁気抵抗効果素子が高抵抗書込みされる
前記（６）に記載の記憶装置。
（１０）前記第１電圧制御型磁気抵抗効果素子が低抵抗書込みされる場合に高抵抗状態にある場合、前記第１ゲート電圧に基づいて、前記第１電圧制御型磁気抵抗効果素子の磁化方向を反転させる反転電圧が前記第１電圧制御型磁気抵抗効果素子に印加され、
前記第１電圧制御型磁気抵抗効果素子が低抵抗書込みされる場合に低抵抗状態にある場合、前記第１ゲート電圧に基づいて、前記反転電圧よりも小さな電圧が前記第１電圧制御型磁気抵抗効果素子に印加され、
前記第２電圧制御型磁気抵抗効果素子が高抵抗書込みされる場合に低抵抗状態にある場合、前記第２ゲート電圧に基づいて、前記第２電圧制御型磁気抵抗効果素子の磁化方向を反転させる反転電圧が前記第２電圧制御型磁気抵抗効果素子に印加され、
前記第２電圧制御型磁気抵抗効果素子が高抵抗書込みされる場合に高抵抗状態にある場合、前記第２ゲート電圧に基づいて、前記反転電圧よりも大きな電圧が前記第２電圧制御型磁気抵抗効果素子に印加される
前記（９）に記載の記憶装置。
（１１）前記第１電圧制御型磁気抵抗効果素子および前記第２電圧制御型磁気抵抗効果素子はそれぞれ、
磁化方向が固定されたピン層と、
電圧に基づいて誘起された磁気の磁化方向が反転可能なフリー層と、
前記ピン層と前記フリー層との間に挟まれたトンネルバリア層と
を備える前記（１）から（１０）のいずれかに記載の記憶装置。
（１２）前記揮発性記憶部から前記電圧制御型磁気抵抗効果素子にデータをストアする場合、
前記第１電界効果トランジスタに前記第１ゲート電圧が印加されている時に前記反転電圧がかかるように前記第１電圧制御型磁気抵抗効果素子のフリー層に駆動電圧が印加され、
前記第２電界効果トランジスタに前記第２ゲート電圧が印加されている時に前記反転電圧がかかるように前記第２電圧制御型磁気抵抗効果素子のフリー層に前記駆動電圧が印加され、
前記電圧制御型磁気抵抗効果素子から前記揮発性記憶部にデータをリストアする場合、
前記ピン層に印加される電圧よりも低い電圧が前記フリー層に印加される
前記（１１）に記載の記憶装置。
（１３）前記揮発性記憶部から前記電圧制御型磁気抵抗効果素子にデータをストアする場合、
前記第１電界効果トランジスタに前記第１ゲート電圧が印加されている時に前記反転電圧がかかるように前記第１電圧制御型磁気抵抗効果素子のピン層に駆動電圧が印加され、
前記第２電界効果トランジスタに前記第２ゲート電圧が印加されている時に前記反転電圧がかかるように前記第２電圧制御型磁気抵抗効果素子のピン層に前記駆動電圧が印加され、
前記電圧制御型磁気抵抗効果素子から前記揮発性記憶部にデータをリストアする場合、
前記フリー層に印加される電圧よりも低い電圧が前記ピン層に印加される
前記（１１）または（１２）に記載の記憶装置。
（１４）前記揮発性記憶部から前記電圧制御型磁気抵抗効果素子にデータをストアする場合、
前記第１電圧制御型磁気抵抗効果素子および前記第２電圧制御型磁気抵抗効果素子に同一方向の電圧がかかるように前記駆動電圧が設定される
前記（１２）または（１３）に記載の記憶装置。
（１５）前記インバータのパワーゲーティングを実施するパワーゲーティングトランジスタ
をさらに具備する前記（１）から（１４）のいずれかに記載の記憶装置。
（１６）前記揮発性記憶部はラッチ回路である
前記（１）から（１５）のいずれかに記載の記憶装置。
（１７）前記揮発性記憶部はＳＲＡＭ（Static Random Access Memory）である
前記（１）から（１５）のいずれかに記載の記憶装置。
（１）データを相補的に保持する揮発性記憶部と、
前記揮発性記憶部に相補的に保持されたデータを保持する電圧制御型磁気抵抗効果素子と、
前記揮発性記憶部と前記電圧制御型磁気抵抗効果素子との間に接続され、前記揮発性記憶部と前記電圧制御型磁気抵抗効果素子との間の抵抗が可変な第１可変抵抗素子と、
前記揮発性記憶部と前記電圧制御型磁気抵抗効果素子との間にインバータを介して接続され、前記揮発性記憶部と前記電圧制御型磁気抵抗効果素子との間の抵抗が可変な第２可変抵抗素子と
を具備する記憶装置。
（２）前記第２可変抵抗素子および前記インバータは直列に接続され、前記第２可変抵抗素子および前記インバータの直列回路は、前記第１可変抵抗素子と並列に接続される
前記（１）に記載の記憶装置。
（３）前記第１可変抵抗素子および前記第２可変抵抗素子はそれぞれ、前記電圧制御型磁気抵抗効果素子が高抵抗状態から低抵抗状態に遷移する時と低抵抗状態から高抵抗状態に遷移する時とで前記電圧制御型磁気抵抗効果素子に印加されるセル電圧が互いに略等しくなるように抵抗を変化させる
前記（１）または（２）に記載の記憶装置。
（４）前記第１可変抵抗素子は、第１ゲート電圧に基づいてオン抵抗が変化する第１電界効果トランジスタを備え、
前記第２可変抵抗素子は、第２ゲート電圧に基づいてオン抵抗が変化する第２電界効果トランジスタを備える
前記（１）から（３）のいずれかに記載の記憶装置。
（５）前記第１電界効果トランジスタは、前記第１可変抵抗素子として用いられるだけでなく、前記揮発性記憶部から前記電圧制御型磁気抵抗効果素子にデータをストアするストアトランジスタおよび前記電圧制御型磁気抵抗効果素子から前記揮発性記憶部にデータをリストアするリストアトランジスタとしても用いられる
前記（１）から（４）のいずれかに記載の記憶装置。
（６）前記電圧制御型磁気抵抗効果素子は、前記揮発性記憶部に相補的に保持されるデータに応じて互いに異なる抵抗状態が設定される第１電圧制御型磁気抵抗効果素子および第２電圧制御型磁気抵抗効果素子を備える
前記（１）から（５）のいずれかに記載の記憶装置。
（７）前記第１電界効果トランジスタに印加される第１ゲート電圧に基づいて前記第１電圧制御型磁気抵抗効果素子が高抵抗書込みされる場合、前記第２電界効果トランジスタに印加される第２ゲート電圧に基づいて前記第２電圧制御型磁気抵抗効果素子が低抵抗書込みされる
前記（６）に記載の記憶装置。
（８）前記第１電圧制御型磁気抵抗効果素子が高抵抗書込みされる場合に低抵抗状態にある場合、前記第１ゲート電圧に基づいて、前記第１電圧制御型磁気抵抗効果素子の磁化方向を反転させる反転電圧が前記第１電圧制御型磁気抵抗効果素子に印加され、
前記第１電圧制御型磁気抵抗効果素子が高抵抗書込みされる場合に高抵抗状態にある場合、前記第１ゲート電圧に基づいて、前記反転電圧よりも大きな電圧が前記第１電圧制御型磁気抵抗効果素子に印加され、
前記第２電圧制御型磁気抵抗効果素子が低抵抗書込みされる場合に高抵抗状態にある場合、前記第２ゲート電圧に基づいて、前記第２電圧制御型磁気抵抗効果素子の磁化方向を反転させる反転電圧が前記第２電圧制御型磁気抵抗効果素子に印加され、
前記第２電圧制御型磁気抵抗効果素子が低抵抗書込みされる場合に低抵抗状態にある場合、前記第２ゲート電圧に基づいて、前記反転電圧よりも小さな電圧が前記第２電圧制御型磁気抵抗効果素子に印加される
前記（７）に記載の記憶装置。
（９）前記第１電界効果トランジスタに印加される第１ゲート電圧に基づいて前記第１電圧制御型磁気抵抗効果素子が低抵抗書込みされる場合、前記第２電界効果トランジスタに印加される第２ゲート電圧に基づいて前記第２電圧制御型磁気抵抗効果素子が高抵抗書込みされる
前記（６）に記載の記憶装置。
（１０）前記第１電圧制御型磁気抵抗効果素子が低抵抗書込みされる場合に高抵抗状態にある場合、前記第１ゲート電圧に基づいて、前記第１電圧制御型磁気抵抗効果素子の磁化方向を反転させる反転電圧が前記第１電圧制御型磁気抵抗効果素子に印加され、
前記第１電圧制御型磁気抵抗効果素子が低抵抗書込みされる場合に低抵抗状態にある場合、前記第１ゲート電圧に基づいて、前記反転電圧よりも小さな電圧が前記第１電圧制御型磁気抵抗効果素子に印加され、
前記第２電圧制御型磁気抵抗効果素子が高抵抗書込みされる場合に低抵抗状態にある場合、前記第２ゲート電圧に基づいて、前記第２電圧制御型磁気抵抗効果素子の磁化方向を反転させる反転電圧が前記第２電圧制御型磁気抵抗効果素子に印加され、
前記第２電圧制御型磁気抵抗効果素子が高抵抗書込みされる場合に高抵抗状態にある場合、前記第２ゲート電圧に基づいて、前記反転電圧よりも大きな電圧が前記第２電圧制御型磁気抵抗効果素子に印加される
前記（９）に記載の記憶装置。
（１１）前記第１電圧制御型磁気抵抗効果素子および前記第２電圧制御型磁気抵抗効果素子はそれぞれ、
磁化方向が固定されたピン層と、
電圧に基づいて誘起された磁気の磁化方向が反転可能なフリー層と、
前記ピン層と前記フリー層との間に挟まれたトンネルバリア層と
を備える前記（１）から（１０）のいずれかに記載の記憶装置。
（１２）前記揮発性記憶部から前記電圧制御型磁気抵抗効果素子にデータをストアする場合、
前記第１電界効果トランジスタに前記第１ゲート電圧が印加されている時に前記反転電圧がかかるように前記第１電圧制御型磁気抵抗効果素子のフリー層に駆動電圧が印加され、
前記第２電界効果トランジスタに前記第２ゲート電圧が印加されている時に前記反転電圧がかかるように前記第２電圧制御型磁気抵抗効果素子のフリー層に前記駆動電圧が印加され、
前記電圧制御型磁気抵抗効果素子から前記揮発性記憶部にデータをリストアする場合、
前記ピン層に印加される電圧よりも低い電圧が前記フリー層に印加される
前記（１１）に記載の記憶装置。
（１３）前記揮発性記憶部から前記電圧制御型磁気抵抗効果素子にデータをストアする場合、
前記第１電界効果トランジスタに前記第１ゲート電圧が印加されている時に前記反転電圧がかかるように前記第１電圧制御型磁気抵抗効果素子のピン層に駆動電圧が印加され、
前記第２電界効果トランジスタに前記第２ゲート電圧が印加されている時に前記反転電圧がかかるように前記第２電圧制御型磁気抵抗効果素子のピン層に前記駆動電圧が印加され、
前記電圧制御型磁気抵抗効果素子から前記揮発性記憶部にデータをリストアする場合、
前記フリー層に印加される電圧よりも低い電圧が前記ピン層に印加される
前記（１１）または（１２）に記載の記憶装置。
（１４）前記揮発性記憶部から前記電圧制御型磁気抵抗効果素子にデータをストアする場合、
前記第１電圧制御型磁気抵抗効果素子および前記第２電圧制御型磁気抵抗効果素子に同一方向の電圧がかかるように前記駆動電圧が設定される
前記（１２）または（１３）に記載の記憶装置。
（１５）前記インバータのパワーゲーティングを実施するパワーゲーティングトランジスタ
をさらに具備する前記（１）から（１４）のいずれかに記載の記憶装置。
（１６）前記揮発性記憶部はラッチ回路である
前記（１）から（１５）のいずれかに記載の記憶装置。
（１７）前記揮発性記憶部はＳＲＡＭ（Static Random Access Memory）である
前記（１）から（１５）のいずれかに記載の記憶装置。
【符号の説明】
【0159】
１０１ 記憶装置
１０２ ラッチ回路
１１２、１２２ インバータ
１０３、１０５ 可変抵抗回路
１１３、１２３、１２５、１４５ ＭＯＳトランジスタ
１１４、１２４ 電圧制御型磁気抵抗効果素子
１４１ ピン層
１４２ トンネルバリア層
１４３ フリー層
１１５、１３５、１０７、１０８ インバータ
１０６ パワーゲーティングトランジスタ
Ｎ、ＮＢ 揮発性記憶ノード
ＮＤ 駆動端子
１０２ ラッチ回路
１１２、１２２ インバータ
１０３、１０５ 可変抵抗回路
１１３、１２３、１２５、１４５ ＭＯＳトランジスタ
１１４、１２４ 電圧制御型磁気抵抗効果素子
１４１ ピン層
１４２ トンネルバリア層
１４３ フリー層
１１５、１３５、１０７、１０８ インバータ
１０６ パワーゲーティングトランジスタ
Ｎ、ＮＢ 揮発性記憶ノード
ＮＤ 駆動端子
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】