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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024123395
(43)【公開日】2024-09-12
(54)【発明の名称】不揮発性記憶回路
(51)【国際特許分類】
G11C 14/00 20060101AFI20240905BHJP
G11C 11/16 20060101ALI20240905BHJP
【ＦＩ】
G11C14/00 230
G11C11/16 240
G11C11/16 250
【審査請求】未請求
【請求項の数】13
【出願形態】ＯＬ
(21)【出願番号】P 2023030775
(22)【出願日】2023-03-01
(71)【出願人】
【識別番号】316005926
【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】弁理士法人酒井国際特許事務所
(72)【発明者】
【氏名】平賀 啓三
(57)【要約】
【課題】書き込み電流が大きくなり過ぎるのを抑制する。
【解決手段】不揮発性記憶回路は、揮発性記憶領域に書き込まれた情報に対応する電圧信号を保持するラッチ回路と、ラッチ回路によって保持された電圧信号に応じた不揮発性記憶素子の書き込み電流を駆動するドライバ回路と、を備え、ドライバ回路は、書き込み電流の大きさを変えることができるように構成される。
【選択図】図１
【解決手段】不揮発性記憶回路は、揮発性記憶領域に書き込まれた情報に対応する電圧信号を保持するラッチ回路と、ラッチ回路によって保持された電圧信号に応じた不揮発性記憶素子の書き込み電流を駆動するドライバ回路と、を備え、ドライバ回路は、書き込み電流の大きさを変えることができるように構成される。
【選択図】図１
【特許請求の範囲】
【請求項1】
揮発性記憶領域に書き込まれた情報に対応する電圧信号を保持するラッチ回路と、
前記ラッチ回路によって保持された前記電圧信号に応じた不揮発性記憶素子の書き込み電流を駆動するドライバ回路と、
を備え、
前記ドライバ回路は、前記書き込み電流の大きさを変えることができるように構成される、
不揮発性記憶回路。
前記ラッチ回路によって保持された前記電圧信号に応じた不揮発性記憶素子の書き込み電流を駆動するドライバ回路と、
を備え、
前記ドライバ回路は、前記書き込み電流の大きさを変えることができるように構成される、
不揮発性記憶回路。
【請求項2】
前記ドライバ回路は、
第１のドライバ回路と、
前記第１のドライバ回路に対して並列に設けられた第２のドライバ回路と、
前記第２のドライバ回路を前記第１のドライバ回路に接続し、または、前記第２のドライバ回路を前記第１のドライバ回路から切り離すスイッチと、
を含む、
請求項１に記載の不揮発性記憶回路。
第１のドライバ回路と、
前記第１のドライバ回路に対して並列に設けられた第２のドライバ回路と、
前記第２のドライバ回路を前記第１のドライバ回路に接続し、または、前記第２のドライバ回路を前記第１のドライバ回路から切り離すスイッチと、
を含む、
請求項１に記載の不揮発性記憶回路。
【請求項3】
前記スイッチは、前記第１のドライバ回路の駆動能力に応じた大きさの前記書き込み電流では前記不揮発性記憶素子に前記情報が正しく書き込まれなかった場合に、前記第２のドライバ回路を前記第１のドライバ回路に接続する、
請求項２に記載の不揮発性記憶回路。
請求項２に記載の不揮発性記憶回路。
【請求項4】
前記不揮発性記憶素子に前記情報が正しく書き込まれたか否かを判断するベリファイ回路を備え、
前記スイッチは、前記ベリファイ回路の判断結果に基づいて制御される、
請求項２に記載の不揮発性記憶回路。
前記スイッチは、前記ベリファイ回路の判断結果に基づいて制御される、
請求項２に記載の不揮発性記憶回路。
【請求項5】
前記第２のドライバ回路が前記第１のドライバ回路に接続されたときの前記書き込み電流のパルス幅は、前記第２のドライバ回路が前記第１のドライバ回路から切り離されたときの前記書き込み電流のパルス幅よりも大きい、
請求項２に記載の不揮発性記憶回路。
請求項２に記載の不揮発性記憶回路。
【請求項6】
前記スイッチは、前記書き込み電流の大きさをゼロに近づける際に、前記第２のドライバ回路を前記第１のドライバ回路から切り離す、
請求項２に記載の不揮発性記憶回路。
請求項２に記載の不揮発性記憶回路。
【請求項7】
前記第１のドライバ回路及び前記第２のドライバ回路それぞれは、電源とグラウンドとの間に接続されたインバータ回路を含む、
請求項２に記載の不揮発性記憶回路。
請求項２に記載の不揮発性記憶回路。
【請求項8】
前記第２のドライバ回路は、前記電源と前記グラウンドとの間にカスケード接続されたＰ型ＦＥＴ及びＮ型ＦＥＴを含み、
前記スイッチは、
前記第２のドライバ回路の前記Ｐ型ＦＥＴと前記電源との間に接続されたＰ型ＦＥＴと、
前記第２のドライバ回路の前記Ｎ型ＦＥＴと前記グラウンドとの間に接続されたＮ型ＦＥＴと、
を含む、
請求項７に記載の不揮発性記憶回路。
前記スイッチは、
前記第２のドライバ回路の前記Ｐ型ＦＥＴと前記電源との間に接続されたＰ型ＦＥＴと、
前記第２のドライバ回路の前記Ｎ型ＦＥＴと前記グラウンドとの間に接続されたＮ型ＦＥＴと、
を含む、
請求項７に記載の不揮発性記憶回路。
【請求項9】
前記スイッチのＰ型ＦＥＴ及びＮ型ＦＥＴそれぞれのゲートには、互いに反転された制御信号が入力される、
請求項８に記載の不揮発性記憶回路。
請求項８に記載の不揮発性記憶回路。
【請求項10】
前記ドライバ回路は、各々が前記第１のドライバ回路に対して並列に設けられた複数の前記第２のドライバ回路を含み、
前記スイッチは、前記複数の第２のドライバ回路それぞれに対して設けられる、
請求項２に記載の不揮発性記憶回路。
前記スイッチは、前記複数の第２のドライバ回路それぞれに対して設けられる、
請求項２に記載の不揮発性記憶回路。
【請求項11】
前記ドライバ回路は、前記第１のドライバ回路を電源及びグラウンドに接続し、または、前記第１のドライバ回路を前記電源及び前記グラウンドから切り離すスイッチを含む、
請求項２に記載の不揮発性記憶回路。
請求項２に記載の不揮発性記憶回路。
【請求項12】
前記不揮発性記憶素子は、磁気トンネル接合素子を含む、
請求項１に記載の不揮発性記憶回路。
請求項１に記載の不揮発性記憶回路。
【請求項13】
各々が前記不揮発性記憶素子を挟んで互いに反対側に位置するように前記不揮発性記憶素子に接続された２つの前記ドライバ回路を備える、
請求項１に記載の不揮発性記憶回路。
請求項１に記載の不揮発性記憶回路。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、不揮発性記憶回路に関する。
【背景技術】
【0002】
半導体記憶装置が低消費電力状態に移行する際に、揮発性記憶領域に書き込まれた情報を、不揮発性記憶領域内の不揮発性記憶素子に書き込む技術が知られている（例えば特許文献１を参照）。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１９－５００６８号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
磁気トンネル接合(ＭＴＪ：Magnetic Tunnel Junction)素子のような不揮発性記憶素子に情報を書き込む場合には、書き込み電流が必要になる。素子のばらつき等に起因して、必要な書き込み電流の大きさが素子ごとに異なり得る。どの素子にも確実に情報を書き込めるように書き込み電流を大きめに設定すると、不要な消費電力の増大を招き、また、不揮発性記憶素子の書き込み耐性が低下して劣化が進みやすくなる。
【0005】
本開示の一側面は、書き込み電流が大きくなり過ぎるのを抑制することが可能な不揮発性記憶回路を提供する。
【課題を解決するための手段】
【0006】
本開示の一側面に係る不揮発性記憶回路は、揮発性記憶領域に書き込まれた情報に対応する電圧信号を保持するラッチ回路と、ラッチ回路によって保持された電圧信号に応じた不揮発性記憶素子の書き込み電流を駆動するドライバ回路と、を備え、ドライバ回路は、書き込み電流の大きさを変えることができるように構成される。
【図面の簡単な説明】
【0007】
【図1】実施形態に係る不揮発性記憶回路を備える半導体記憶装置の概略構成の例を示す図である。
【図2】ドライバ回路の回路構成の例を示す図である。
【図3】スイッチの制御の例を示すタイミングチャートである。
【図4】スイッチの制御の例を示すタイミングチャートである。
【図5】書き込み電流の段階制御の例を示すタイミングチャートである。
【図6】ドライバ回路の回路構成の例を示す図である。
【図7】ドライバ回路の回路構成の例を示す図である。
【図8】ドライバ回路の回路構成の例を示す図である。
【図9】ドライバ回路の回路構成の例を示す図である。
【図10】不揮発性記憶回路の回路構成の例を示す図である。
【図11】書き込み電流の段階制御の例を示すタイミングチャートである。
【発明を実施するための形態】
【0008】
以下に、本開示の実施形態について図面に基づいて詳細に説明する。なお、以下の各実施形態において、同一の要素には同一の符号を付することにより重複する説明を省略する。
【0009】
以下に示す項目順序に従って本開示を説明する。
１．実施形態
２．変形例
３．効果の例
４．不揮発性記憶回路の回路構成例
１．実施形態
２．変形例
３．効果の例
４．不揮発性記憶回路の回路構成例
【0010】
１．実施形態
図１は、実施形態に係る不揮発性記憶回路を備える半導体記憶装置の概略構成の例を示す図である。図１には、半導体記憶装置１に含まれる要素のうち、揮発性記憶領域２、制御信号生成部３及び不揮発性記憶回路１０がブロックで模式的に示される。
図１は、実施形態に係る不揮発性記憶回路を備える半導体記憶装置の概略構成の例を示す図である。図１には、半導体記憶装置１に含まれる要素のうち、揮発性記憶領域２、制御信号生成部３及び不揮発性記憶回路１０がブロックで模式的に示される。
【0011】
揮発性記憶領域２は、揮発性記憶素子を含んで構成される。半導体記憶装置１が例えば電子機器等に搭載され記憶装置として用いられる際に、揮発性記憶領域２内の揮発性記憶素子に情報が書き込まれたり、揮発性記憶素子から情報が読み出されたりする。
【0012】
半導体記憶装置１は、低消費電力状態に移行可能に構成される。移行手法の一例は、ＰＧ（Power Gating）である。この場合、図示しないパワースイッチによって、半導体装置の状態が切り替えられる。パワースイッチがオン（導通状態）のときに、不揮発性記憶回路１０の各部は、電源に接続され電力を消費する。パワースイッチがオフ（非導通状態）のときに、不揮発性記憶回路１０の各部は、電源から切り離され電力を消費しない。
【0013】
なお、「接続され」は、要素どうしが電気的に接続される意味に解されてよく、その場合、要素どうしの間に他の要素が介在していてもよい。「切り離され」は、電気的に切り離される意味に解されてよい。
【0014】
低消費電力状態では、揮発性記憶領域２に書き込まれた情報が失われ得る。そこで、半導体記憶装置１が低消費電力状態に移行する際には、揮発性記憶領域２に書き込まれた情報が、不揮発性記憶回路１０に保持される。半導体記憶装置１が低消費電力状態から復帰すると、不揮発性記憶回路１０に保持された情報が読み出され、例えば揮発性記憶領域２に書き込まれる。
【0015】
制御信号生成部３は、不揮発性記憶回路１０の動作を制御するための種々の制御信号を生成し、不揮発性記憶回路１０に供給する。制御信号の例は後に説明する。
【0016】
不揮発性記憶回路１０は、例えば、揮発性記憶領域２に含まれるの揮発性記憶素子ごとに対応して設けられる。不揮発性記憶回路１０は、ラッチ回路６、ドライバ回路７、不揮発性記憶素子８及びベリファイ回路９を含む。これら以外の素子や回路も不揮発性記憶回路１０に含まれてよい。
【0017】
ラッチ回路６は、揮発性記憶領域２に書き込まれた情報に対応する電圧信号を保持する。この電圧信号を、電圧信号Ｖｄａｔと称し図示する。ラッチ回路６の例は、データフリップフロップ（ＤＦＦ）回路である。種々の公知の回路構成が採用されてよく、一例については後に図１０を参照して説明する。
【0018】
ドライバ回路７は、不揮発性記憶素子８の書き込み電流を駆動する。不揮発性記憶素子８は、書き込み電流が流れることによって情報が書き込まれる（ストアされる）素子である。不揮発性記憶素子８の例は、ＭＴＪ素子である。ＭＴＪ素子の例は、スピン注入磁化反転（ＳＴＴ：Spin Transfer Torque）型のＭＴＪ素子、スピン軌道トルク（ＳＯＴ：Spin Orbit Torque）型のＭＴＪ素子等である。不揮発性記憶素子８の書き込み電流を、書き込み電流Ｉｓｔｏｒｅと称し図示する。ドライバ回路７は、ラッチ回路６によって保持された電圧信号Ｖｄａｔに応じた書き込み電流Ｉｓｔｏｒｅを駆動する。ドライバ回路７の詳細については、後に改めて説明する。
【0019】
ベリファイ回路９は、不揮発性記憶素子８に情報が正しく書き込まれたか否かを判断する。種々の公知の回路構成が採用されてよく、一例については後に図７を参照して説明する。
【0020】
不揮発性記憶回路１０においては、不揮発性記憶素子８のバラつき等に起因して、不揮発性記憶素子８に情報を正しく書き込むことのできる書き込み電流Ｉｓｔｏｒｅの大きさが、不揮発性記憶素子８によって異なり得る。どの不揮発性記憶素子８にも確実に情報を書き込めるように書き込み電流Ｉｓｔｏｒｅを大きめに設定すると、必要以上に大きな書き込み電流Ｉｓｔｏｒｅ（オーバースペック電流）が流れる不揮発性記憶素子８が出てくる。書き込み電流Ｉｓｔｏｒｅが大きい分だけ、消費電力が増大し、また、不揮発性記憶素子８の書き込み耐性が低下して劣化が進みやすくなる。そこで、本実施形態では、ドライバ回路７は、書き込み電流Ｉｓｔｏｒｅの大きさを変えることができるように構成される。図２を参照して説明する。
【0021】
図２は、ドライバ回路の回路構成の例を示す図である。この例では、ドライバ回路７は、ドライバ回路７Ｕ及びドライバ回路７Ｌを含む。ドライバ回路７Ｕ及びドライバ回路７Ｌは、不揮発性記憶素子８を挟んで互いに反対側に位置するように（不揮発性記憶素子８がそれらの間に接続されるように）、不揮発性記憶素子８に接続される。ドライバ回路７Ｕ及びドライバ回路７Ｌのうち、ドライバ回路７Ｕは、ラッチ回路６と不揮発性記憶素子８との間に接続される。なお、ドライバ回路７Ｕ及びドライバ回路７Ｌをとくに区別しない場合には、単にドライバ回路７という場合もある。
【0022】
図２に示される例では、ドライバ回路７は、ドライバ回路７１と、ドライバ回路７２と、スイッチ７３１、７３２とを含む。図２には、電源ＶＤＤ及びグラウンドＧＮＤも符号を付して図示される。グラウンドＧＮＤは基準電位を有し、電源ＶＤＤは基準電位よりも高い電位を有する。
【0023】
ドライバ回路７１は、ドライバ回路７を構成する第１のドライバ回路である。ドライバ回路７１は、電源ＶＤＤとグラウンドＧＮＤとの間に接続されたインバータ回路を含む。具体的に、ドライバ回路７１は、トランジスタ７１１と、トランジスタ７１２とを含む。トランジスタ７１１はＰ型電界効果トランジスタ（ＦＥＴ：Field Effect Transisotr）であり、トランジスタ７１２はＮ型ＦＥＴである。
【0024】
トランジスタ７１１及びトランジスタ７１２は、カスケード接続される。トランジスタ７１１及びトランジスタ７１２のゲートどうしは、互いに接続される。トランジスタ７１１及びトランジスタ７１２のゲートを入力端とし、カスケード接続点を出力端とするインバータ回路が構成される。
【0025】
ドライバ回路７２は、ドライバ回路７を構成する第２のドライバ回路であり、ドライバ回路７１に対して並列に設けられる。ドライバ回路７２は、電源ＶＤＤとグラウンドＧＮＤとの間に接続されたインバータ回路を含む。具体的に、ドライバ回路７２は、トランジスタ７２１と、トランジスタ７２２とを含む。トランジスタ７２１はＰ型ＦＥＴであり、トランジスタ７２２はＮ型ＦＥＴである。
【0026】
トランジスタ７２１及びトランジスタ７２２はカスケード接続される。トランジスタ７２１及びトランジスタ７２２のゲートどうしは、互いに接続される。トランジスタ７２１及びトランジスタ７２２のゲートを入力端とし、カスケード接続点を出力端とするインバータ回路が構成される。
【0027】
ドライバ回路７１の入力端（すなわちインバータ回路の入力端）及びドライバ回路７２の入力端どうしが互いに接続され、ドライバ回路７の入力端を構成する。ドライバ回路７Ｕの入力端には、電圧信号Ｖｄａｔが入力される。ドライバ回路７Ｌの入力端には、制御信号ＣＴＲＬ０が入力される。
【0028】
ドライバ回路７１の出力端（すなわちインバータ回路の出力端）及びドライバ回路７２の出力端が接続され、ドライバ回路７の出力端を構成する。ドライバ回路７の出力端は、書き込み電流Ｉｓｔｏｒｅを送出したり引き込んだりする。例えば、電圧信号Ｖｄａｔがハイレベル（Ｈレベル）で制御信号ＣＴＲＬ０がローレベル（Ｌレベル）の場合、書き込み電流Ｉｓｔｏｒｅは、ドライバ回路７Ｕから不揮発性記憶素子８に向かって送出され、不揮発性記憶素子８を通り、ドライバ回路７Ｌに引き込まれる。反対に、ドライバ回路７Ｕの電圧信号ＶｄａｔがＬレベルで制御信号ＣＴＲＬ０がＨレベルの場合、書き込み電流Ｉｓｔｏｒｅは、ドライバ回路７Ｌから不揮発性記憶素子８に向かって送出され、不揮発性記憶素子８を通り、ドライバ回路７Ｕに引き込まれる。
【0029】
スイッチ７３１、７３２は、ドライバ回路７１とドライバ回路７２との間に接続される。スイッチ７３１、７３２は、オン（導通状態）のときにドライバ回路７２をドライバ回路７１に接続し、また、オフ（非導通状態）のときにドライバ回路７２をドライバ回路７１から切り離す。
【0030】
スイッチ７３１、７３２がオフのときには、ドライバ回路７１及びドライバ回路７２のうち、ドライバ回路７１の駆動能力（例えばトランジスタ７１１及びトランジスタ７１２が流すことができる電流の大きさ）に応じた大きさの書き込み電流Ｉｓｔｏｒｅが流れる。スイッチ７３がオンのときには、ドライバ回路７１及びドライバ回路７２の両方の駆動能力の合計に応じた大きさの書き込み電流Ｉｓｔｏｒｅが流れる。すなわち、スイッチ７３１、７３２をオフにすることで書き込み電流Ｉｓｔｏｒｅを小さくし、スイッチ７３１、７３２をオンにすることで書き込み電流Ｉｓｔｏｒｅを大きくすることができる。書き込み電流Ｉｓｔｏｒｅの大きさを段階的に制御すること、例えば書き込み電流Ｉｓｔｏｒｅを段階的に大きくすることができるので、書き込み電流Ｉｓｔｏｒｅが大きくなりすぎるのを抑制することが可能になる。
【0031】
図２に例示されるスイッチ７３１、７３２は、ＦＥＴである。具体的に、スイッチ７３１は、Ｐ型ＦＥＴであり、トランジスタ７２１と電源ＶＤＤとの間に接続される。スイッチ７３２は、Ｎ型ＦＥＴであり、トランジスタ７２２とグラウンドＧＮＤとの間に接続される。
【0032】
スイッチ７３１、７３２を制御するための制御信号が、それらのゲートに供給される。ドライバ回路７Ｕにおいて、スイッチ７３１のゲートに供給される制御信号を、制御信号ＳＢＯＯＳＴＢと称し図示する。スイッチ７３２のゲートに供給される制御信号を、制御信号ＳＢＯＯＳＴと称し図示する。制御信号ＳＢＯＯＳＴ及び制御信号ＳＢＯＯＳＴＢは、互いに反転された制御信号である。例えば、制御信号ＳＢＯＯＳＴがＬレベルであれば、制御信号ＳＢＯＯＳＴＢはＨレベルである。制御信号ＳＢＯＯＳＴがＨレベルであれば、制御信号ＳＢＯＯＳＴＢはＬレベルである。
【0033】
ドライバ回路７Ｌにおいて、スイッチ７３１のゲートに供給される制御信号を、制御信号ＣＴＲＬ１Ｂと称し図示する。スイッチ７３２のゲートに供給される制御信号を、制御信号ＣＴＲＬ１と称し図示する。制御信号ＣＴＲＬ１Ｂ及び制御信号ＣＴＲＬ１は、互いに反転された制御信号である。
【0034】
制御信号ＳＢＯＯＳＴ及び制御信号ＣＴＲＬ１は、制御信号生成部３（図１）によって生成される。制御信号ＳＢＯＯＳＴＢ及び制御信号ＣＴＲＬ１Ｂは、制御信号生成部３によって生成されてもよいし、制御信号生成部３によって生成された制御信号ＳＢＯＯＳＴ及び制御信号ＣＴＲＬ１を図示しないインバータで反転させることで生成されてもよい。インバータは、不揮発性記憶回路１０内に設けられてもよいし、不揮発性記憶回路１０外に設けられてもよい。
【0035】
スイッチ７３１、７３２は、ベリファイ回路９（図１）の判断結果に基づいて制御される。ベリファイ回路９の判断結果に応じた制御信号ＳＢＯＯＳＴＢ及び制御信号ＳＢＯＯＳＴ並びに制御信号ＣＴＲＬ１及び制御信号ＣＴＲＬ１Ｂが制御信号生成部３やインバータによって生成され、スイッチ７３１、７３２に供給される。具体的に、スイッチ７３１、７３２は、ドライバ回路７１の駆動能力に応じた大きさの書き込み電流Ｉｓｔｏｒｅでは不揮発性記憶素子８に情報が正しく書き込まれなかった場合に、オンになる。これにより、できるだけ小さい書き込み電流Ｉｓｔｏｒｅで、不揮発性記憶素子８に情報を正しく書き込むことができる。図３及び図４を参照して説明する。
【0036】
図３及び図４は、スイッチの制御の例を示すタイミングチャートである。チャートの横軸は時刻ｔを示し、縦軸は書き込み電流Ｉｓｔｏｒｅの大きさを示す。前提として、ラッチ回路６によって電圧信号Ｖｄａｔが保持されているものとする。
【0037】
時刻ｔ１～時刻ｔ２において、１回目の書き込みが行われる。制御信号ＳＢＯＯＳＴ及び制御信号ＣＴＲＬ１は、Ｌレベルに設定される。スイッチ７３１、７３２はオフになり、ドライバ回路７２はドライバ回路７１から切り離される。ドライバ回路７１の駆動の駆動能力に応じた大きさの書き込み電流Ｉｓｔｏｒｅが流れる。
【0038】
時刻ｔ２～時刻ｔ３において、ベリファイが行われる。ベリファイ回路９は、不揮発性記憶素子８に情報が正しく書き込まれたか否かを判断する。ここでは不揮発性記憶素子８に情報が正しく書き込まれなかったものとする。
【0039】
時刻ｔ３～時刻ｔ４において、２回目の書き込みが行われる。制御信号ＳＢＯＯＳＴ及び制御信号ＣＴＲＬ１は、Ｈレベルに設定される。スイッチ７３１、７３２はオンになり、ドライバ回路７２はドライバ回路７１に接続される。ドライバ回路７１及びドライバ回路７２の両方の駆動応力に応じた大きさの書き込み電流Ｉｓｔｏｒｅが流れる。この書き込み電流Ｉｓｔｏｒｅは、１回目の書き込み（時刻ｔ１～時刻ｔ２）における書き込み電流Ｉｓｔｏｒｅよりも大きい。
【0040】
その後、再度ベリファイが行われる。ここでは不揮発性記憶素子８に情報が正しく書き込まれたものとする。これにより、不揮発性記憶素子８への情報の書き込みが終了する。
【0041】
一実施形態において、２回目の書き込み時の書き込み電流Ｉｓｔｏｒｅのパルス幅（書き込み電流Ｉｓｔｏｒｅが流れている期間）は、１回目の書き込み時の書き込み電流Ｉｓｔｏｒｅのパルス幅よりも大きくてもよい。その場合、図４に示されるように、時刻ｔ３～時刻ｔ４の期間は、時刻ｔ１～時刻ｔ２の期間よりも長くなる。書き込み電流Ｉｓｔｏｒｅの電流量を大きくすることで、より確実に不揮発性記憶素子８に情報を正しく書き込むことができる。
【0042】
書き込み電流Ｉｓｔｏｒｅの大きさを段階的に制御できるので、書き込み電流Ｉｓｔｏｒｅを段階的に小さくすることも可能である。例えば、スイッチ７３１、７３２は、書き込み電流Ｉｓｔｏｒｅの大きさをゼロに近づける際に、ドライバ回路７２をドライバ回路７１から切り離してよい。これにより、書き込み電流Ｉｓｔｏｒｅが段階的に小さくなる。例えば書き込み電流Ｉｓｔｏｒｅを急激に小さくすることで生じ得る不揮発性記憶素子８の書込み結果の反転を防ぐことができる。図５を参照して説明する。
【0043】
図５は、書き込み電流の段階制御の例を示すタイミングチャートである。時刻ｔ１１～時刻ｔ１２において、ドライバ回路７Ｌの制御信号ＣＴＲＬ０及び制御信号ＣＴＲＬ１は、Ｈレベルに設定されている。図には表れないが、ドライバ回路７Ｕの電圧信号ＶｄａｔはＬレベルであり、また、制御信号ＳＢＯＯＳＴは制御信号ＣＴＲＬ１と同様に設定されるものとする。ドライバ回路７１及びドライバ回路７２の両方の駆動応力に応じた大きさの書き込み電流Ｉｓｔｏｒｅが流れる。
【0044】
時刻ｔ１２において、ドライバ回路７Ｌの制御信号ＣＴＲＬ１がＬレベルに設定される。ドライバ回路７１の駆動の駆動能力に応じた大きさの書き込み電流Ｉｓｔｏｒｅが流れる。先の時刻ｔ１１～時刻１２と比較して、書き込み電流Ｉｓｔｏｒｅが小さくなる。
【0045】
時刻ｔ１３において、ドライバ回路７Ｌの制御信号ＣＴＲＬ０もＬレベルに設定される。書き込み電流Ｉｓｔｏｒｅはゼロになる。
【0046】
例えば以上のようにして、書き込み電流Ｉｓｔｏｒｅを段階的に小さくすることができる。
【0047】
２．変形例
開示される技術は、上記実施形態に限定されない。いくつかの変形例について説明する。例えば、上記実施形態では、書き込み電流Ｉｓｔｏｒｅの大きさが２段階で変えられる場合を例に挙げて説明した。ただし、書き込み電流Ｉｓｔｏｒｅの大きさを３段階以上で変えることも可能である。図６を参照して説明する。
開示される技術は、上記実施形態に限定されない。いくつかの変形例について説明する。例えば、上記実施形態では、書き込み電流Ｉｓｔｏｒｅの大きさが２段階で変えられる場合を例に挙げて説明した。ただし、書き込み電流Ｉｓｔｏｒｅの大きさを３段階以上で変えることも可能である。図６を参照して説明する。
【0048】
図６は、ドライバ回路の回路構成の例を示す図である。図６に示されるドライバ回路７Ａは、ドライバ回路７（図２）と比較して、ドライバ回路７Ｕ及びドライバ回路７Ｌに代えて、ドライバ回路７ＵＡ及びドライバ回路７ＬＡを含む点において相違する。ドライバ回路７ＬＵＡ及びドライバ回路７ＬＡをとくに区別しない場合は、単にドライバ回路７Ａという場合もある。ドライバ回路７Ａは、ドライバ回路７（図２）と比較して、複数のドライバ回路７２及びこれらに対応するスイッチ７３１、７３２を含む点において相違する。複数のドライバ回路７２の各々は、ドライバ回路７１に対して並列に設けられる。スイッチ７３１、７３２は、複数のドライバ回路７２それぞれに対して設けられる。
【0049】
複数のドライバ回路７２として、Ｎ個（Ｎは２以上の整数）のドライバ回路７２が例示される。各ドライバ回路７２を区別できるように、ドライバ回路７２－１、ドライバ回路７２－２及びドライバ回路７２－Ｎ等と称し図示する。各ドライバ回路７２の構成要素及び制御信号の符号も同様に区別して図示される。
【0050】
ドライバ回路７２ごとに、スイッチ７３１、７３２の個別制御が可能である。Ｎ個のドライバ回路７２それぞれをドライバ回路７１に並列に接続したりドライバ回路７１しなかったりすることで、書き込み電流Ｉｓｔｏｒｅの大きさをＮ＋１段階で制御することができる。ドライバ回路７２の数（＝Ｎ）が大きくなるにつれて、書き込み電流Ｉｓｔｏｒｅの大きさをより細かく変えることができる。
【0051】
例えば、先に図３及び図４を参照して説明した２回目の書き込み（時刻ｔ３～時刻ｔ４）では、ドライバ回路７２－１がドライバ回路７１に接続される。それでも不揮発性記憶素子８に情報が正しく書き込まれなければ、ドライバ回路７２－２もドライバ回路７１に接続される。これを繰り返し、不揮発性記憶素子８に情報が正しく書き込まれるまで、ドライバ回路７１に接続されるドライバ回路７２の数が段階的に増やされる。また、先に図５を参照して説明したタイミングチャートにおいて、ドライバ回路７１に接続されるドライバ回路７２の数が段階的に減らされる。
【0052】
一実施形態において、ドライバ回路７のドライバ回路７１は、電源ＶＤＤ及びグラウンドＧＮＤから切り離し可能であってよい。図７を参照して説明する。
【0053】
図７は、ドライバ回路の回路構成の例を示す図である。図７に示されるドライバ回路７Ｂは、ドライバ回路７（図２）と比較して、ドライバ回路７Ｕ及びドライバ回路７Ｌに代えて、ドライバ回路７ＵＢ及びドライバ回路７ＬＢを含む点において相違する。ドライバ回路７ＵＢ及びドライバ回路７ＬＢをとくに区別しない場合は、単にドライバ回路７Ｂという場合もある。ドライバ回路７Ｂは、ドライバ回路７（図２）と比較して、スイッチ７４１、７４２をさらに含む点において相違する。
【0054】
スイッチ７４１、７４２は、ドライバ回路７１を電源ＶＤＤ及びグラウンドＧＮＤに接続し、または、ドライバ回路７１を電源ＶＤＤ及びグラウンドＧＮＤから切り離す。図７に例示されるスイッチ７４１、７４２は、ＦＥＴである。具体的に、スイッチ７４１は、Ｐ型ＦＥＴであり、ドライバ回路７１のトランジスタ７１１と電源ＶＤＤとの間に接続される。スイッチ７４２は、Ｎ型ＦＥＴであり、ドライバ回路７１のトランジスタ７１２とグラウンドＧＮＤとの間に接続される。
【0055】
スイッチ７４１、７４２を制御するための制御信号が、それらのゲートに供給される。スイッチ７４１のゲートに供給される制御信号を、ストア制御信号ＳＲ２Ｂと称し図示する。スイッチ７４２のゲートに供給される制御信号を、ストア制御信号ＳＲ２と称し図示する。ストア制御信号ＳＲ２及びストア制御信号ＳＲ２Ｂは、互いに反転された制御信号である。ストア制御信号ＳＲ２は、制御信号生成部３（図１）によって生成される。ストア制御信号ＳＲ２Ｂは、制御信号生成部３によって生成されてもよいし、ストア制御信号ＳＲ２を図示しないインバータで反転させることで生成されてもよい。インバータは、不揮発性記憶回路１０内に設けられてもよいし、不揮発性記憶回路１０外に設けられてもよい。
【0056】
不揮発性記憶素子８に情報を書き込むときには、ストア制御信号ＳＲ２は、Ｈレベルに設定される。スイッチ７４１、７４２はオンになり、ドライバ回路７１は電源ＶＤＤ及びグラウンドＧＮＤに接続される。ドライバ回路７１による書き込み電流Ｉｓｔｏｒｅの駆動が可能になる。不揮発性記憶素子８に情報を書き込まないときには、ストア制御信号ＳＲ２は、Ｌレベルに設定される。スイッチ７４１、７４２はオフになり、ドライバ回路７１は電源ＶＤＤ及びグラウンドＧＮＤから切り離される。これにより、例えば、ドライバ回路７１に不要な電流が流れることが抑制され、消費電力の低減や、動作の安定化等が図られる。
【0057】
【0058】
図８は、ドライバ回路の回路構成の例を示す図である。図８に示されるドライバ回路７Ｃは、ドライバ回路７（図２）と比較して、ドライバ回路７Ｌに代えて、ドライバ回路７ＬＣを含む点において相違する。ドライバ回路７ＬＣは、１つのドライバ回路７１だけを含む。このドライバ回路７ＬＣのドライバ回路７１は、ドライバ回路７Ｕのドライバ回路７１及びドライバ回路７２の両方の駆動能力の合計に応じた駆動能力を有してよい。回路構成から理解されるように、ドライバ回路７Ｕにおいてスイッチ７３１、スイッチ７３２をオン又はオフにするだけでも、書き込み電流Ｉｓｔｏｒｅの大きさを段階的に制御することができる。
【0059】
図９は、ドライバ回路の回路構成の例を示す図である。図９に示されるドライバ回路７Ｄは、ドライバ回路７（図２）と比較して、ドライバ回路７Ｕに代えて、ドライバ回路７ＵＤを含む点において相違する。ドライバ回路７ＵＤは、１つのドライバ回路７１だけを含む。このドライバ回路７ＵＤのドライバ回路７１は、ドライバ回路７ＵＬのドライバ回路７１及びドライバ回路７２の両方の駆動能力の合計に応じた駆動能力を有してよい。回路構成から理解されるように、ドライバ回路７Ｌにおいてスイッチ７３１、スイッチ７３２をオン又はオフにするだけでも、書き込み電流Ｉｓｔｏｒｅの大きさを段階的に制御することができる。
【0060】
３．効果の例
以上で説明した技術は、例えば次のように特定される。開示される技術の１つは、不揮発性記憶回路１０である。図１及び図２等を参照して説明したように、不揮発性記憶回路１０は、揮発性記憶領域２に書き込まれた情報に対応する電圧信号Ｖｄａｔを保持するラッチ回路６と、ラッチ回路６によって保持された電圧信号Ｖｄａｔに応じた不揮発性記憶素子８（例えばＭＴＪ素子）の書き込み電流Ｉｓｔｏｒｅを駆動するドライバ回路７と、を備え、ドライバ回路７は、書き込み電流Ｉｓｔｏｒｅの大きさを変えることができるように構成される。例えば、不揮発性記憶回路１０は、各々が不揮発性記憶素子８を挟んで互いに反対側に位置するように不揮発性記憶素子８に接続されたドライバ回路７Ｕ及びドライバ回路７Ｌを備える。
以上で説明した技術は、例えば次のように特定される。開示される技術の１つは、不揮発性記憶回路１０である。図１及び図２等を参照して説明したように、不揮発性記憶回路１０は、揮発性記憶領域２に書き込まれた情報に対応する電圧信号Ｖｄａｔを保持するラッチ回路６と、ラッチ回路６によって保持された電圧信号Ｖｄａｔに応じた不揮発性記憶素子８（例えばＭＴＪ素子）の書き込み電流Ｉｓｔｏｒｅを駆動するドライバ回路７と、を備え、ドライバ回路７は、書き込み電流Ｉｓｔｏｒｅの大きさを変えることができるように構成される。例えば、不揮発性記憶回路１０は、各々が不揮発性記憶素子８を挟んで互いに反対側に位置するように不揮発性記憶素子８に接続されたドライバ回路７Ｕ及びドライバ回路７Ｌを備える。
【0061】
上記の不揮発性記憶回路１０によれば、ドライバ回路７は、書き込み電流Ｉｓｔｏｒｅの大きさを変えることができるように構成される。従って、書き込み電流Ｉｓｔｏｒｅが大きくなり過ぎるのを抑制することが可能になる。
【0062】
図２等を参照して説明したように、ドライバ回路７は、ドライバ回路７１（第１のドライバ回路）と、ドライバ回路７１に対して並列に設けられたドライバ回路７２（第２のドライバ回路）と、ドライバ回路７２をドライバ回路７１に接続し、または、ドライバ回路７２をドライバ回路７１から切り離すスイッチ７３１、７３２と、を含んでよい。例えばこのようにして、書き込み電流Ｉｓｔｏｒｅの大きさを段階的に制御することができる。
【0063】
図１～図４等を参照して説明したように、スイッチ７３１、７３２は、ドライバ回路７１の駆動能力に応じた大きさの書き込み電流Ｉｓｔｏｒｅでは不揮発性記憶素子８に情報が正しく書き込まれなかった場合に、ドライバ回路７２をドライバ回路７１に接続してよい。例えば、不揮発性記憶回路１０は、不揮発性記憶素子８に情報が正しく書き込まれたか否かを判断するベリファイ回路９を備え、スイッチ７３１、７３２は、ベリファイ回路９の判断結果に基づいて制御されてよい。これにより、できるだけ小さい書き込み電流Ｉｓｔｏｒｅで、不揮発性記憶素子８に情報を正しく書き込むことができる。
【0064】
図４等を参照して説明したように、ドライバ回路７２がドライバ回路７１に接続されたときの書き込み電流Ｉｓｔｏｒｅのパルス幅（時刻ｔ３～時刻ｔ４の期間）は、ドライバ回路７２がドライバ回路７１から切り離されたときの書き込み電流Ｉｓｔｏｒｅのパルス幅（時刻ｔ１～時刻ｔ２の期間）よりも大きくてよい。これにより、書き込み電流Ｉｓｔｏｒｅの電流量を大きくし、より確実に不揮発性記憶素子８に情報を正しく書き込むことができる。
【0065】
図５等を参照して説明したように、スイッチ７３１、７３２は、書き込み電流Ｉｓｔｏｒｅの大きさをゼロに近づける際に、ドライバ回路７２をドライバ回路７１から切り離してよい。これにより、書き込み電流Ｉｓｔｏｒｅを段階的に小さくすることができる。例えば書き込み電流Ｉｓｔｏｒｅを急激に小さくすることで生じ得る不揮発性記憶素子８の書込み結果の反転を防ぐことができる。
【0066】
図２等を参照して説明したように、ドライバ回路７１及びドライバ回路７２それぞれは、電源ＶＤＤとグラウンドＧＮＤとの間に接続されたインバータ回路を含んでよい。例えばこのようなドライバ回路７１及びドライバ回路７２を用いて、書き込み電流Ｉｓｔｏｒｅを駆動することができる。
【0067】
図２等を参照して説明したように、ドライバ回路７２は、電源ＶＤＤとグラウンドＧＮＤとの間にカスケード接続されたトランジスタ７２１（Ｐ型ＦＥＴ）及びトランジスタ７２２（Ｎ型ＦＥＴ）を含み、スイッチ７３１は、ドライバ回路７２のトランジスタ７２１と電源ＶＤＤとの間に接続されたＰ型ＦＥＴであり、スイッチ７３２は、ドライバ回路７２のトランジスタ７２２とグラウンドＧＮＤとの間に接続されたＮ型ＦＥＴであってよい。スイッチ７３１及びスイッチ７３２それぞれのゲートには、互いに反転された制御信号ＳＢＯＯＳＴＢ及び制御信号ＳＢＯＯＳＴが入力されてよい。例えばこのような構成及び制御信号を用いて、ドライバ回路７２をドライバ回路７１に接続したり、ドライバ回路７２をドライバ回路７１から切り離したりすることができる。
【0068】
図６等を参照して説明したように、ドライバ回路７は、各々がドライバ回路７１に対して並列に設けられた複数のドライバ回路７２を含み、スイッチ７３１、７３２は、複数のドライバ回路７２それぞれに対して設けられてよい。これにより、書き込み電流Ｉｓｔｏｒｅの大きさをより細かく変えることができる。
【0069】
図７等を参照して説明したように、ドライバ回路７は、ドライバ回路７１を電源ＶＤＤ及びグラウンドＧＮＤに接続し、または、ドライバ回路７１を電源ＶＤＤ及びグラウンドＧＮＤから切り離すスイッチ７４１、７４２を含んでよい。これにより、例えば、ドライバ回路７１に不要な電流が流れることを抑制し、消費電力を低減したり、動作を安定化させたりすることができる。
【0070】
なお、本開示に記載された効果は、あくまで例示であって、開示された内容に限定されない。他の効果があってもよい。
【0071】
先に述べたように、不揮発性記憶回路１０に含まれるラッチ回路６及びベリファイ回路９には、種々の公知の回路構成が採用されてよい。一例について、図１０を参照して説明する。
【0072】
４．不揮発性記憶回路の回路構成例
図１０は、不揮発性記憶回路の回路構成の例を示す図である。例示される不揮発性記憶回路１０Ｂは、ヘッダ型のＳＳＲ－ＮＶＦＦ（Split Store/Restore-Non-Volatile Flip-Flop）回路方式のＮＶＤＦＦ（Non-Volatile D Flip-Flop：不揮発性フリップフロップ）回路である。
図１０は、不揮発性記憶回路の回路構成の例を示す図である。例示される不揮発性記憶回路１０Ｂは、ヘッダ型のＳＳＲ－ＮＶＦＦ（Split Store/Restore-Non-Volatile Flip-Flop）回路方式のＮＶＤＦＦ（Non-Volatile D Flip-Flop：不揮発性フリップフロップ）回路である。
【0073】
この例では、ドライバ回路として、２つのドライバ回路７ＵＢ及び１つのドライバ回路７ＬＢが用いられ、また、２つの不揮発性記憶素子８が用いられる。各ドライバ回路７ＵＢを区別できるように、ドライバ回路７ＵＢ－１及びドライバ回路７ＵＢ－２と称し図示する。各不揮発性記憶素子８を区別できるように、不揮発性記憶素子８－１及び不揮発性記憶素子８－２と称し図示する。不揮発性記憶回路１０Ｂは、トランジスタ１８と、トランジスタ１９と、ＯＲ回路２４とをさらに含む。トランジスタ１８及びトランジスタ１９は、Ｎ型ＦＥＴである。ドライバ回路７ＬＢ用のストア制御信号ＳＲ２は、ＯＲ回路２４に供給される。
【0074】
ラッチ回路６は、フリップフロップ回路であり、インバータ４１と、伝送ゲート４２と、マスターラッチ４３と、伝送ゲート４４と、スレーブラッチ４５と、インバータ４６とを含む。マスターラッチ４３は、インバータ５１と、インバータ５２と、伝送ゲート５３とを含む。スレーブラッチ４５は、インバータ６１と、インバータ６２と、伝送ゲート６３と、トランジスタ６４とを含む。トランジスタ６４は、Ｎ型ＦＥＴである。スレーブラッチ４５は、記憶ノードＮ１１及び記憶ノードＮ１２を有する。
【0075】
伝送ゲート４２、伝送ゲート４４、伝送ゲート５３及び伝送ゲート６３のオン・オフは、クロック信号Ｃ又は反転クロック信号ＣＢに応じて切り替わる。クロック信号ＣＢは、クロック信号Ｃの反転信号である。クロック信号Ｃの立ち下がり及び立ち上がりタイミングは、反転クロック信号ＣＢの立ち上がり及び立ち下がりタイミングにそれぞれ対応する。クロック信号Ｃ及び反転クロック信号ＣＢは、制御信号生成部３（図１）等によって生成されてよい。
【0076】
伝送ゲート４２及び伝送ゲート６３は、クロック信号Ｃの立ち下がりタイミングでオンになり、クロック信号Ｃの立ち上がりタイミングでオフになる。伝送ゲート５３及び伝送ゲート４４は、クロック信号Ｃの立ち下がりタイミングでオフになり、クロック信号Ｃの立ち上がりタイミングでオンになる。
【0077】
インバータ４１の入力端は、ラッチ回路６の入力端（不揮発性記憶回路１０Ｂの入力端）を構成する。インバータ４１の出力端は、伝送ゲート４２を介して、マスターラッチ４３のインバータ５１の入力端に接続される。インバータ５１の出力端は、伝送ゲート４４を介してスレーブラッチ４５の記憶ノードＮ１１に接続され、また、インバータ５２の入力端に接続される。インバータ５２の出力端は、伝送ゲート５３を介して、インバータ５１の入力端に接続される。
【0078】
スレーブラッチ４５の記憶ノードＮ１１及び記憶ノードＮ１２は、揮発性記憶領域２（図１）に書き込まれた情報に対応する電圧信号のレベル（これまで説明した電圧信号Ｖｄａｔに相当）を一時的に保持する。記憶ノードＮ１１と記憶ノードＮ１２の間には、インバータ６１が接続される。記憶ノードＮ１２には、インバータ４６の入力端、インバータ６２の入力端、及び、ドライバ回路７ＵＢ－２の入力端が接続される。インバータ４６の出力端は、ラッチ回路６の出力端（不揮発性記憶回路１０Ｂの出力端）を構成する。
【0079】
インバータ６２の出力端は、伝送ゲート６３を介して、記憶ノードＮ１１に接続される。また、伝送ゲート６３の両端には、トランジスタ６４が接続される。トランジスタ６４のゲートには、リストア制御信号ＳＲ１が供給される。
【0080】
ドライバ回路７ＵＢ－２には、先に説明したように、ストア制御信号ＳＲ２Ｂ、ストア制御信号ＳＲ２、制御信号ＳＢＯＯＳＴＢ及び制御信号ＳＢＯＯＳＴが供給される。ドライバ回路７ＵＢ－２の出力端は、ノードＮ１４を介して、不揮発性記憶素子８－２に接続される。
【0081】
記憶ノードＮ１１には、ドライバ回路７ＵＢ－１の入力端も接続される。ドライバ回路７ＵＢ－１にも、ドライバ回路７ＵＢ－２と同様に、ストア制御信号ＳＲ２Ｂ、ストア制御信号ＳＲ２、制御信号ＳＢＯＯＳＴＢ及び制御信号ＳＢＯＯＳＴが供給される。ドライバ回路７ＵＢ－１の出力端は、ノードＮ１３を介して、不揮発性記憶素子８－１に接続される。
【0082】
不揮発性記憶素子８は、先に説明したようにＭＴＪ素子であり、抵抗値が小さい状態と抵抗値が大きい状態との間で変化する。不揮発性記憶素子８－１は、ノードＮ１３と制御線Ｌ１１との間に接続される。不揮発性記憶素子８－２は、ノードＮ１４と制御線Ｌ１１との間に接続される。ノードＮ１３は、ドライバ回路７ＵＢ－１の出力端に接続されるとともに、トランジスタ１９を介して記憶ノードＮ１２に接続される。ノードＮ１４は、ドライバ回路７ＵＢ－２の出力端に接続されるとともに、トランジスタ１８を介して記憶ノードＮ１１に接続される。トランジスタ１８及びトランジスタ１９のゲートには、リストア制御信号ＳＲ１が供給される。
【0083】
制御線Ｌ１１は、不揮発性記憶素子８とドライバ回路７ＬＢの出力端との間に接続される。ドライバ回路７ＬＢは、制御線Ｌ１１の電圧レベルを制御する。ドライバ回路７ＬＢ用のストア制御信号ＳＲ２は、ＯＲ回路２４に供給され、ＯＲ回路２４の出力としてドライバ回路７ＬＢに供給され得る。ＯＲ回路２４の入力端には、リストア制御信号ＳＲ１、ストア制御信号ＳＲ２及びベリファイ制御信号ＳＲ３が供給される。ストア制御信号ＳＲ２と同様に、リストア制御信号ＳＲ１及びベリファイ制御信号ＳＲ３も、制御信号生成部３（図１）によって生成されてよい。
【0084】
不揮発性記憶回路１０Ｂの動作概要を説明する。例えば、不揮発性記憶回路１０Ｂは、アクティブモード、ストアモード、スリープモード及びリストアモードの順に切り替わる。
【0085】
アクティブモードでは、例えばＰＧ用のパワースイッチがオンになる。リストア制御信号ＳＲ１は、Ｈレベルに設定される。トランジスタ１８及びトランジスタ１９は、オンになる。ストア制御信号ＳＲ２は、Ｌレベルに設定される。ドライバ回路７ＵＢ－１及びドライバ回路７ＵＢ－２のドライバ回路７１は、電源ＶＤＤ及びグラウンドＧＮＤから切り離される。
【0086】
この状態で、インバータ４１にＬレベル又はＨレベル（の電圧信号）が入力される。一例として、ここでは、Ｌレベルが入力されるものとする。インバータ４１の出力は、Ｈレベルになる。このＨレベルは、クロック信号Ｃの立ち下がりタイミング（伝送ゲート４２がオンになるタイミング）で、インバータ５１に入力される。
【0087】
続くクロック信号Ｃの立ち上がりタイミングでは、伝送ゲート５３及び伝送ゲート４４がオンになり、インバータ５１及びインバータ５２のループによって、インバータ５１の出力がＬレベルになる。このＬレベルの電圧信号が、伝送ゲート４４を介して、記憶ノードＮ１１に供給される。記憶ノードＮ１１に接続されたインバータ６１の出力はＨレベルになり、記憶ノードＮ１２に接続されたインバータ４６の出力はＬレベルになる。
【0088】
その後のクロック信号Ｃの立ち下がりタイミングで、伝送ゲート５３及び伝送ゲート４４がオフになり、伝送ゲート４２及び伝送ゲート６３がオンになる。インバータ６１及びインバータ６２のループにより、記憶ノードＮ１１には、Ｌレベルが保持（記憶）される。記憶ノードＮ１２には、Ｈレベルが保持される。このようなスレーブラッチ４５によるラッチが行われると、クロック信号Ｃのトグルが停止される。
【0089】
ストアモードでは、リストア制御信号ＳＲ１は、Ｌレベルに設定される。トランジスタ１８及びトランジスタ１９は、オフになる。ストア制御信号ＳＲ２は、Ｈレベルに設定される。ドライバ回路７ＵＢ－１及びドライバ回路７ＵＢ－２のドライバ回路７１は、電源ＶＤＤ及びグラウンドＧＮＤに接続される。ＯＲ回路２４の出力はＨレベルになる。ドライバ回路７ＬＢのドライバ回路７１は、電源ＶＤＤ及びグラウンドＧＮＤに接続される。先に説明したように、１回目の書き込み時（ストア時）には、制御信号ＳＢＯＯＳＴ及び制御信号ＣＴＲＬ１は、Ｌレベルに設定される。
【0090】
記憶ノードＮ１１の状態がＬレベルであるので、ドライバ回路７Ｂ－１の出力端、すなわちノードＮ１３はＨレベルとなる。記憶ノードＮ１２の状態はＨレベルであるので、ドライバ回路７ＵＢ－２の出力端、すなわちノードＮ１４はＬレベルとなる。
【0091】
このタイミングで、例えば制御信号ＣＴＲＬがＬレベルに設定される。ドライバ回路７ＬＢの出力端、すなわち制御線Ｌ１１がＨレベルになる。
【0092】
制御線Ｌ１１がＨレベルでありノードＮ１４がＬレベルであるので、ドライバ回路７ＬＢ、制御線Ｌ１１、不揮発性記憶素子８－２、ノードＮ１４及びドライバ回路７ＵＢ－２をこの順に通る書き込み電流Ｉｓｔｏｒｅが流れる。ここでの書き込み電流Ｉｓｔｏｒｅは、不揮発性記憶素子８－２を抵抗値が小さい状態（Ｌレベルに対応）にするための電流であるものとする。書き込みが成功すれば、記憶ノードＮ１２のＨレベルが、反転されて不揮発性記憶素子８－２に書き込まれる。
【0093】
その後、制御信号ＣＴＲＬが、ＬレベルからＨレベルに切り替えられる。ドライバ回路７ＬＢの出力端が接続された制御線Ｌ１１は、Ｌレベルになる。
【0094】
制御線Ｌ１１がＬレベルでありノードＮ１３がＨレベルであるので、ドライバ回路７ＵＢ－１、ノードＮ１３、不揮発性記憶素子８－１、制御線Ｌ１１及びドライバ回路７ＬＢを通る書き込み電流Ｉｓｔｏｒｅが流れる。ここでの書き込み電流Ｉｓｔｏｒｅは、不揮発性記憶素子８－１を抵抗値が大きい状態（Ｈレベルに対応）にする電流であるものとする。書き込みが成功すれば、記憶ノードＮ１１に保持されているＬレベルが反転されて不揮発性記憶素子８－１に書き込まれる。
【0095】
上述の１回目の書き込みが行われた後、ベリファイ回路９によるベリファイが行われる。図７に例示されるベリファイ回路９は、比較回路であり、インバータ２５１と、インバータ２５２と、トランジスタ２５３と、トランジスタ２５４と、ＸＯＲ回路２５５とを含む。トランジスタ２５３及びトランジスタ２５４は、Ｎ型ＦＥＴである。トランジスタ２５３のゲート及びトランジスタ２５４のゲートには、ベリファイ制御信号ＳＲ３が供給される。
【0096】
インバータ２５１の入力端は、トランジスタ２５３の一方の電流端子に接続される。インバータ２５１の出力端は、インバータ２５２の入力端、及び、トランジスタ２５４の一方の電流端子に接続される。
【0097】
インバータ２５２の出力端は、インバータ２５１の入力端に接続される。インバータ２５１及びインバータ２５２は、ラッチ回路を構成する。トランジスタ２５３の他方の電流端子は、ノードＮ１４に接続される。トランジスタ２５４の他方の電流端子は、ノードＮ１３に接続される。
【0098】
ＸＯＲ回路２５５の一方の入力端は、インバータ２５１の出力端に接続され、他方の入力端は、記憶ノードＮ１２に接続される。後述するように、ＸＯＲ回路２５５は、不揮発性記憶素子８に書き込もうとしたレベルと、不揮発性記憶素子８に実際に書き込まれたレベルとが一致しない場合（不一致の場合）に、Ｈレベルを出力する。
【0099】
ベリファイ時は、リストア制御信号ＳＲ１は、Ｌレベルに設定される。トランジスタ１８及びトランジスタ１９は、オフになる。ストア制御信号ＳＲ２も、Ｌレベルに設定される。ドライバ回路７のドライバ回路７１は、電源ＶＤＤ及びグラウンドＧＮＤから切り離される。ベリファイ制御信号ＳＲ３は、Ｈレベルに設定される。ＯＲ回路２４の出力はＨレベルになる。トランジスタ２５３及びトランジスタ２５４もオンになる。
【0100】
その後、トランジスタ２５３及びトランジスタ２５４がオフになるまで、インバータ２５１及びインバータ２５２のループにより、ノードＮ１３及びノードＮ１４のレベルが保持（記憶）される。ＸＯＲ回路２５５の一方の入力端には、ノードＮ１４のレベルが反転されて入力される。
【0101】
ＸＯＲ回路２５５の他方の入力端には、記憶ノードＮ１２に記憶されていたレベルが入力される。不揮発性記憶素子８への情報の書き込みが正しく行われていれば、記憶ノードＮ１２のレベルは、ノードＮ１４のレベルを反転させたレベルと一致し、ＸＯＲ回路２５５の出力はＬレベルとなる。書き込みが正しく行われていなければ、そのような一致が無く、ＸＯＲ回路２５５の出力はＨレベルになる。この比較部２５０の出力レベルに基づいて、不揮発性記憶素子８への情報の書き込みが正しく行われたか否かを判断することができる。比較部２５０の出力レベルを示す信号は、例えば制御信号生成部３（図１）に送られ、制御信号生成部３による制御信号の生成にフィードバックされる。
【0102】
不揮発性記憶素子８に情報が正しく書き込まれていなかった場合には、制御信号ＳＢＯＯＳＴがＨレベルに設定され、２回目の書き込みが行われる。改めてベリファイ回路９によるベリファイが行われる。不揮発性記憶素子８に情報が正しく書き込まれると、制御信号ＣＴＲＬがＬレベルに設定され、ストア動作が終了する。
【0103】
スリープモードでは、パワースイッチがオフになる。不揮発性記憶回路１０Ｂへの供給電源が遮断され、インバータ４６の出力端はＬレベルになる。
【0104】
リストアモードでは、リストア制御信号ＳＲ１は、Ｈレベルに設定される。トランジスタ１８及びトランジスタ１９は、オンになる。ストア制御信号ＳＲ２はＬレベルに設定される。ドライバ回路７ＵＢ－１及びドライバ回路７ＵＢ－２のドライバ回路７１は、電源ＶＤＤ及びグラウンドＧＮＤから切り離される。ＯＲ回路２４の出力はＨレベルになり、ドライバ回路７ＬＢのドライバ回路７１は、電源ＶＤＤ及びグラウンドＧＮＤに接続される。制御信号ＣＴＲＬは、Ｈレベルに設定される。制御線Ｌ１１は、グランドに接続され、Ｌレベルになる。
【0105】
この状態でパワースイッチがオンされると、スレーブラッチ４５側から不揮発性記憶素子８－１及び不揮発性記憶素子８－２を介して制御線Ｌ１１に向かってリストア電流が流れる。具体的に、２つのリストア経路を通って、リストア電流が流れる。１つ目のリストア経路は、インバータ６１から、トランジスタ１９、ノードＮ１３、不揮発性記憶素子８－１、制御線Ｌ１１及びドライバ回路７ＬＢを通る経路である。２つ目のリストア経路は、インバータ６２から、伝送ゲート６３、トランジスタ１８、ノードＮ１４、不揮発性記憶素子８－２、制御線Ｌ１１及びドライバ回路７ＬＢを通る経路である。
【0106】
各リストア経路でリストア電流が流れると、不揮発性記憶素子８－１及び不揮発性記憶素子８－２の電気抵抗の差により、ノードＮ１３の電圧は、ノードＮ１４の電圧よりも上昇する。ノードＮ１３に接続されたトランジスタ１９のコンダクタンスが大きく低下し、トランジスタ１９を流れる電流が小さくなる。その結果、記憶ノードＮ１２の電圧は、記憶ノードＮ１１の電圧よりも高くなる。スレーブラッチ４５内のインバータ６１とインバータ６２からなるループの正帰還により、記憶ノードＮ１２はＨレベルになり、記憶ノードＮ１１はＬレベルになる。すなわち、ストア時のレベルに復帰する。
【0107】
例えば上記のような回路構成を備えて動作する不揮発性記憶回路１０Ｂを、半導体記憶装置１に実装して用いることができる。この場合の書き込み電流Ｉｓｔｏｒｅの段階的な制御の一例について、図１１を参照して説明する。
【0108】
図１１は、書き込み電流の段階制御の例を示すタイミングチャートである。図示されるようにドライバ回路７ＬＢの制御信号ＣＴＲＬ０及び制御信号ＣＴＲＬ１を制御することで、不揮発性記憶素子８－２の書き込み電流Ｉｓｔｏｒｅ及び不揮発性記憶素子８－１の書き込み電流Ｉｓｔｏｒｅのいずれの大きさも、段階的に小さくしたり、段階的に大きくしたりすることができる。詳細な動作原理はこれまで説明したとおりであるので、説明は繰り返さない。
【0109】
以上、本開示の実施形態について説明したが、本開示の技術的範囲は、上述の実施形態そのままに限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。また、異なる実施形態及び変形例にわたる構成要素を適宜組み合わせてもよい。
【0110】
なお、本技術は以下のような構成も取ることができる。
（１）
揮発性記憶領域に書き込まれた情報に対応する電圧信号を保持するラッチ回路と、
前記ラッチ回路によって保持された前記電圧信号に応じた不揮発性記憶素子の書き込み電流を駆動するドライバ回路と、
を備え、
前記ドライバ回路は、前記書き込み電流の大きさを変えることができるように構成される、
不揮発性記憶回路。
（２）
前記ドライバ回路は、
第１のドライバ回路と、
前記第１のドライバ回路に対して並列に設けられた第２のドライバ回路と、
前記第２のドライバ回路を前記第１のドライバ回路に接続し、または、前記第２のドライバ回路を前記第１のドライバ回路から切り離すスイッチと、
を含む、
（１）に記載の不揮発性記憶回路。
（３）
前記スイッチは、前記第１のドライバ回路の駆動能力に応じた大きさの前記書き込み電流では前記不揮発性記憶素子に前記情報が正しく書き込まれなかった場合に、前記第２のドライバ回路を前記第１のドライバ回路に接続する、
（２）に記載の不揮発性記憶回路。
（４）
前記不揮発性記憶素子に前記情報が正しく書き込まれたか否かを判断するベリファイ回路を備え、
前記スイッチは、前記ベリファイ回路の判断結果に基づいて制御される、
（２）又は（３）に記載の不揮発性記憶回路。
（５）
前記第２のドライバ回路が前記第１のドライバ回路に接続されたときの前記書き込み電流のパルス幅は、前記第２のドライバ回路が前記第１のドライバ回路から切り離されたときの前記書き込み電流のパルス幅よりも大きい、
（２）～（４）のいずれかに記載の不揮発性記憶回路。
（６）
前記スイッチは、前記書き込み電流の大きさをゼロに近づける際に、前記第２のドライバ回路を前記第１のドライバ回路から切り離す、
（２）～（５）のいずれかに記載の不揮発性記憶回路。
（７）
前記第１のドライバ回路及び前記第２のドライバ回路それぞれは、電源とグラウンドとの間に接続されたインバータ回路を含む、
（２）～（６）のいずれかに記載の不揮発性記憶回路。
（８）
前記第２のドライバ回路は、前記電源と前記グラウンドとの間にカスケード接続されたＰ型ＦＥＴ及びＮ型ＦＥＴを含み、
前記スイッチは、
前記第２のドライバ回路の前記Ｐ型ＦＥＴと前記電源との間に接続されたＰ型ＦＥＴと、
前記第２のドライバ回路の前記Ｎ型ＦＥＴと前記グラウンドとの間に接続されたＮ型ＦＥＴと、
を含む、
（７）に記載の不揮発性記憶回路。
（９）
前記スイッチのＰ型ＦＥＴ及びＮ型ＦＥＴそれぞれのゲートには、互いに反転された制御信号が入力される、
（８）に記載の不揮発性記憶回路。
（１０）
前記ドライバ回路は、各々が前記第１のドライバ回路に対して並列に設けられた複数の前記第２のドライバ回路を含み、
前記スイッチは、前記複数の第２のドライバ回路それぞれに対して設けられる、
（２）～（９）のいずれかに記載の不揮発性記憶回路。
（１１）
前記ドライバ回路は、前記第１のドライバ回路を電源及びグラウンドに接続し、または、前記第１のドライバ回路を前記電源及び前記グラウンドから切り離すスイッチを含む、
（２）～（１０）のいずれかに記載の不揮発性記憶回路。
（１２）
前記不揮発性記憶素子は、磁気トンネル接合素子を含む、
（１）～（１１）のいずれかに記載の不揮発性記憶回路。
（１３）
各々が前記不揮発性記憶素子を挟んで互いに反対側に位置するように前記不揮発性記憶素子に接続された２つの前記ドライバ回路を備える、
（１）～（１２）のいずれかに記載の不揮発性記憶回路。
（１）
揮発性記憶領域に書き込まれた情報に対応する電圧信号を保持するラッチ回路と、
前記ラッチ回路によって保持された前記電圧信号に応じた不揮発性記憶素子の書き込み電流を駆動するドライバ回路と、
を備え、
前記ドライバ回路は、前記書き込み電流の大きさを変えることができるように構成される、
不揮発性記憶回路。
（２）
前記ドライバ回路は、
第１のドライバ回路と、
前記第１のドライバ回路に対して並列に設けられた第２のドライバ回路と、
前記第２のドライバ回路を前記第１のドライバ回路に接続し、または、前記第２のドライバ回路を前記第１のドライバ回路から切り離すスイッチと、
を含む、
（１）に記載の不揮発性記憶回路。
（３）
前記スイッチは、前記第１のドライバ回路の駆動能力に応じた大きさの前記書き込み電流では前記不揮発性記憶素子に前記情報が正しく書き込まれなかった場合に、前記第２のドライバ回路を前記第１のドライバ回路に接続する、
（２）に記載の不揮発性記憶回路。
（４）
前記不揮発性記憶素子に前記情報が正しく書き込まれたか否かを判断するベリファイ回路を備え、
前記スイッチは、前記ベリファイ回路の判断結果に基づいて制御される、
（２）又は（３）に記載の不揮発性記憶回路。
（５）
前記第２のドライバ回路が前記第１のドライバ回路に接続されたときの前記書き込み電流のパルス幅は、前記第２のドライバ回路が前記第１のドライバ回路から切り離されたときの前記書き込み電流のパルス幅よりも大きい、
（２）～（４）のいずれかに記載の不揮発性記憶回路。
（６）
前記スイッチは、前記書き込み電流の大きさをゼロに近づける際に、前記第２のドライバ回路を前記第１のドライバ回路から切り離す、
（２）～（５）のいずれかに記載の不揮発性記憶回路。
（７）
前記第１のドライバ回路及び前記第２のドライバ回路それぞれは、電源とグラウンドとの間に接続されたインバータ回路を含む、
（２）～（６）のいずれかに記載の不揮発性記憶回路。
（８）
前記第２のドライバ回路は、前記電源と前記グラウンドとの間にカスケード接続されたＰ型ＦＥＴ及びＮ型ＦＥＴを含み、
前記スイッチは、
前記第２のドライバ回路の前記Ｐ型ＦＥＴと前記電源との間に接続されたＰ型ＦＥＴと、
前記第２のドライバ回路の前記Ｎ型ＦＥＴと前記グラウンドとの間に接続されたＮ型ＦＥＴと、
を含む、
（７）に記載の不揮発性記憶回路。
（９）
前記スイッチのＰ型ＦＥＴ及びＮ型ＦＥＴそれぞれのゲートには、互いに反転された制御信号が入力される、
（８）に記載の不揮発性記憶回路。
（１０）
前記ドライバ回路は、各々が前記第１のドライバ回路に対して並列に設けられた複数の前記第２のドライバ回路を含み、
前記スイッチは、前記複数の第２のドライバ回路それぞれに対して設けられる、
（２）～（９）のいずれかに記載の不揮発性記憶回路。
（１１）
前記ドライバ回路は、前記第１のドライバ回路を電源及びグラウンドに接続し、または、前記第１のドライバ回路を前記電源及び前記グラウンドから切り離すスイッチを含む、
（２）～（１０）のいずれかに記載の不揮発性記憶回路。
（１２）
前記不揮発性記憶素子は、磁気トンネル接合素子を含む、
（１）～（１１）のいずれかに記載の不揮発性記憶回路。
（１３）
各々が前記不揮発性記憶素子を挟んで互いに反対側に位置するように前記不揮発性記憶素子に接続された２つの前記ドライバ回路を備える、
（１）～（１２）のいずれかに記載の不揮発性記憶回路。
【符号の説明】
【0111】
１ 半導体記憶装置
２ 揮発性記憶領域
３ 制御信号生成部
６ ラッチ回路
７ ドライバ回路
７Ｕ ドライバ回路
７Ｌ ドライバ回路
７１ ドライバ回路（第１のドライバ回路）
７１１ トランジスタ
７１２ トランジスタ
７２ ドライバ回路（第２のドライバ回路）
７２１ トランジスタ
７２２ トランジスタ
７３１ スイッチ
７３２ スイッチ
７４１ スイッチ
７４２ スイッチ
８ 不揮発性記憶素子
９ ベリファイ回路
１０ 不揮発性記憶回路
ＶＤＤ 電源
ＧＮＤ グラウンド
２ 揮発性記憶領域
３ 制御信号生成部
６ ラッチ回路
７ ドライバ回路
７Ｕ ドライバ回路
７Ｌ ドライバ回路
７１ ドライバ回路（第１のドライバ回路）
７１１ トランジスタ
７１２ トランジスタ
７２ ドライバ回路（第２のドライバ回路）
７２１ トランジスタ
７２２ トランジスタ
７３１ スイッチ
７３２ スイッチ
７４１ スイッチ
７４２ スイッチ
８ 不揮発性記憶素子
９ ベリファイ回路
１０ 不揮発性記憶回路
ＶＤＤ 電源
ＧＮＤ グラウンド
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】